JP3386136B2 - デジタルテレビジョン信号のためのデータフレーム構造および同期システム - Google Patents
デジタルテレビジョン信号のためのデータフレーム構造および同期システムInfo
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
- H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
- H04N21/236—Assembling of a multiplex stream, e.g. transport stream, by combining a video stream with other content or additional data, e.g. inserting a URL [Uniform Resource Locator] into a video stream, multiplexing software data into a video stream; Remultiplexing of multiplex streams; Insertion of stuffing bits into the multiplex stream, e.g. to obtain a constant bit-rate; Assembling of a packetised elementary stream
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- H—ELECTRICITY
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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- H04L1/0071—Use of interleaving
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- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
- H04L27/3405—Modifications of the signal space to increase the efficiency of transmission, e.g. reduction of the bit error rate, bandwidth, or average power
- H04L27/3416—Modifications of the signal space to increase the efficiency of transmission, e.g. reduction of the bit error rate, bandwidth, or average power in which the information is carried by both the individual signal points and the subset to which the individual points belong, e.g. using coset coding, lattice coding, or related schemes
- H04L27/3427—Modifications of the signal space to increase the efficiency of transmission, e.g. reduction of the bit error rate, bandwidth, or average power in which the information is carried by both the individual signal points and the subset to which the individual points belong, e.g. using coset coding, lattice coding, or related schemes in which the constellation is the n - fold Cartesian product of a single underlying two-dimensional constellation
- H04L27/3433—Modifications of the signal space to increase the efficiency of transmission, e.g. reduction of the bit error rate, bandwidth, or average power in which the information is carried by both the individual signal points and the subset to which the individual points belong, e.g. using coset coding, lattice coding, or related schemes in which the constellation is the n - fold Cartesian product of a single underlying two-dimensional constellation using an underlying square constellation
-
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
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Description
【発明の詳細な説明】
発明の背景
本発明はトレリス符号化変調（TCM）送信装置および
受信装置に関するものであり、とくに高精細度テレビジ
ョン（HDTV）応用におけるTCMの使用に関するものであ
る。
受信装置に関するものであり、とくに高精細度テレビジ
ョン（HDTV）応用におけるTCMの使用に関するものであ
る。
トレリス符号化変調はデジタル送受信システムの性能
を向上させるための周知の技術である。向上は所与の電
力レベルにおけるS/N性能において達成でき、あるい
は、所与のS/N性能を達成するために求められる送信電
力を減少できる。要するに、TCMは、入力データビット
列のｋ個のデータビットのおのおのをｋ＋ｎ個の出力ビ
ットに変換するために、多状態コンボリューション符号
器の使用を含むものである。したがって、その符号器は
レートk/（ｋ＋ｎ）コンボリューション符号器と呼ばれ
る。変換の後で、データ送信のために、出力ビットは変
調された搬送波の個別記号の列（２（ｋ＋ｎ）個の値を
有する）にマップされる。記号は、たとえば、２（ｋ＋
ｎ）個の位相値または振幅値を持つことができる。入力
データビットを状態に依存する逐次的やり方で符号化す
ることにより、許容送信列の間の増大した最小ユークリ
ッド距離を達成できる。これにより、最高可能性デコー
ダ（maximum likelihood decoder）（たとえば、ビタ
ービ（Viterbi）デコーダ）を受信機に使用した時に誤
りの確率を低くする。
を向上させるための周知の技術である。向上は所与の電
力レベルにおけるS/N性能において達成でき、あるい
は、所与のS/N性能を達成するために求められる送信電
力を減少できる。要するに、TCMは、入力データビット
列のｋ個のデータビットのおのおのをｋ＋ｎ個の出力ビ
ットに変換するために、多状態コンボリューション符号
器の使用を含むものである。したがって、その符号器は
レートk/（ｋ＋ｎ）コンボリューション符号器と呼ばれ
る。変換の後で、データ送信のために、出力ビットは変
調された搬送波の個別記号の列（２（ｋ＋ｎ）個の値を
有する）にマップされる。記号は、たとえば、２（ｋ＋
ｎ）個の位相値または振幅値を持つことができる。入力
データビットを状態に依存する逐次的やり方で符号化す
ることにより、許容送信列の間の増大した最小ユークリ
ッド距離を達成できる。これにより、最高可能性デコー
ダ（maximum likelihood decoder）（たとえば、ビタ
ービ（Viterbi）デコーダ）を受信機に使用した時に誤
りの確率を低くする。
第１図は上記のような種類のシステムを全体的に示
す。入力データ列の各ｋビットがレートk/（ｋ＋ｎ）状
態コンボリューション符号器10によりｋ＋ｎ個の出力ビ
ットに変換される。その後で、（ｋ＋ｎ）個の出力ビッ
トの各群はマッパー12により２（ｋ＋ｎ）個の記号の１
つにマップされる。記号は選択したチャネルを介して送
信機14により送信される。受信機は、選択したチャネル
を介して受信した信号を中間周波数信号に変換する。そ
の中間周波数信号は復調器18によりベースバンド・アナ
ログ信号になる。そのアナログ信号はA/D20により適切
に標本化されて、送信された記号を回復する。その後
で、元のｋ個のデータビットを回復するために、それら
の記号はビタービ・デコーダ22に加えられる。
す。入力データ列の各ｋビットがレートk/（ｋ＋ｎ）状
態コンボリューション符号器10によりｋ＋ｎ個の出力ビ
ットに変換される。その後で、（ｋ＋ｎ）個の出力ビッ
トの各群はマッパー12により２（ｋ＋ｎ）個の記号の１
つにマップされる。記号は選択したチャネルを介して送
信機14により送信される。受信機は、選択したチャネル
を介して受信した信号を中間周波数信号に変換する。そ
の中間周波数信号は復調器18によりベースバンド・アナ
ログ信号になる。そのアナログ信号はA/D20により適切
に標本化されて、送信された記号を回復する。その後
で、元のｋ個のデータビットを回復するために、それら
の記号はビタービ・デコーダ22に加えられる。
米国特許第5,087,975号が、テレビジョン信号を逐次
Ｍレベル記号の形で標準の6MHzテレビジョン・チャネル
を介して送信するための残留側帯波（VSB）システムを
開示している。記号レートは約684H（約10.76Mega sym
bol/sec）に固定することが好ましい。ここにＨはNTSC
水平走査周波数である。この特許は、受信機内でのNTSC
同一チャネル妨害を減少するために、12記号クロック間
隔のフィード・フォーワード遅延を持つ受信機くし形フ
ィルタの使用も開示している。受信機くし形フィルタの
動作を容易にするために、帰還遅延が12記号クロック間
隔であるモジュロフィルタによりソースデータを先に符
号化する。特許されたシステムの受信機では、NTSC同一
チャネル妨害に起因するS/N性能の低下を避けるため
に、大きなNTSC同一チャネル妨害が存在しない時は、く
し形フィルタの代わりに相補モジュロ後符号器を用いて
受信信号を処理できる。
Ｍレベル記号の形で標準の6MHzテレビジョン・チャネル
を介して送信するための残留側帯波（VSB）システムを
開示している。記号レートは約684H（約10.76Mega sym
bol/sec）に固定することが好ましい。ここにＨはNTSC
水平走査周波数である。この特許は、受信機内でのNTSC
同一チャネル妨害を減少するために、12記号クロック間
隔のフィード・フォーワード遅延を持つ受信機くし形フ
ィルタの使用も開示している。受信機くし形フィルタの
動作を容易にするために、帰還遅延が12記号クロック間
隔であるモジュロフィルタによりソースデータを先に符
号化する。特許されたシステムの受信機では、NTSC同一
チャネル妨害に起因するS/N性能の低下を避けるため
に、大きなNTSC同一チャネル妨害が存在しない時は、く
し形フィルタの代わりに相補モジュロ後符号器を用いて
受信信号を処理できる。
本発明の目的は、NTSC同一チャネル妨害を減少し、高
いS/N性能を達成するために、TCM技術と受信機くし形フ
ィルタを含むデジタル送受信システムを得ることであ
る。
いS/N性能を達成するために、TCM技術と受信機くし形フ
ィルタを含むデジタル送受信システムを得ることであ
る。
本発明の別の目的は、受信機の構成が簡単で、しかも
性能が大きく低下することがない上記種類のデジタル送
受信システムを得ることである。
性能が大きく低下することがない上記種類のデジタル送
受信システムを得ることである。
本発明の別の目的は、デジタルテレビジョン信号のた
めのデータフレーム構造および同期システムを得ること
である。
めのデータフレーム構造および同期システムを得ること
である。
図面の簡単な説明
本発明のそれらの目的およびその他の目的は、図面と
ともに以下の説明を読むと明らかになるであろう。
ともに以下の説明を読むと明らかになるであろう。
第１図は最適MLSEビタービ・デコーダを用いる従来の
TCMシステムブロック図である。
TCMシステムブロック図である。
第２図Ａはビタービ復号を用いるTCMシステムを含む
テレビジョン信号送信機および受信機のシステムブロッ
ク図である。
テレビジョン信号送信機および受信機のシステムブロッ
ク図である。
第２図Ｂは第２図Ａの受信機の代わりの実施例のブロ
ック図である。
ック図である。
第３図は第２図の送信機で行われる記号はさみ込みを
示す。
示す。
第４図は第２図の回路32と34を一層詳しく示すブロッ
ク図である。
ク図である。
第５図は第４図のマッパー49の動作を示す線図であ
る。
る。
第６図は第４図のコンボリューション符号器の動作を
示す表である。
示す表である。
第７図は第６図の表を基にしたトレリス状態遷移図で
ある。
ある。
第８図は第２図の回路42、44、46および48を示すブロ
ック図である。
ック図である。
第９図は第８図の最適MLSEビタービ・デコーダ46A〜4
6Lの機能的なブロック図である。
6Lの機能的なブロック図である。
第10図はビットY1とY2の見積もりを回復するために第
８図のビタービ・デコーダ46A〜46Lの代わりに使用でき
る回路を示す。
８図のビタービ・デコーダ46A〜46Lの代わりに使用でき
る回路を示す。
第11図は第８図の最適MLSEビタービ・デコーダ44A〜4
4Lの機能的なブロック図である。
4Lの機能的なブロック図である。
第12図は第２図の受信機のくし形フィルタ42により導
入された効果を含む本発明のTCM符号器の動作を示す表
である。
入された効果を含む本発明のTCM符号器の動作を示す表
である。
第13図はくし形フィルタ42における２つのサブセット
を組合わせた結果としての効果と、その結果として生ず
る共セットとを示す。
を組合わせた結果としての効果と、その結果として生ず
る共セットとを示す。
第14図は第13図の表に生ずる７つの共セットを示す。
第15図は第12図の表を基にしたトレリス状態遷移図で
ある。
ある。
第16図は第15図のトレリス線図を基にしてプログラム
されたビタービ・デコーダの機能的なブロック図であ
る。
されたビタービ・デコーダの機能的なブロック図であ
る。
第17図は送信されたビットX1とX2の見積もりを回復す
るための第16図のビタービ・デコーダの使用を示すブロ
ック図である。
るための第16図のビタービ・デコーダの使用を示すブロ
ック図である。
第18図はセグメント同期間隔の後の第４図の遅延素子
48、54および56の状態を示す。
48、54および56の状態を示す。
第19図は第４図のマルチプレクサ62の出力端子に発生
された信号のセグメント同期信号付近のフォーマットを
示す。
された信号のセグメント同期信号付近のフォーマットを
示す。
第20図はデータセグメント信号およびフレーム同期信
号を処理するために変更した第８図のくし形フィルタ42
のブロック図である。
号を処理するために変更した第８図のくし形フィルタ42
のブロック図である。
第21図はデータセグメント信号およびフレーム同期信
号を処理するために変更した第８図の後符号器48A〜48L
のブロック図である。
号を処理するために変更した第８図の後符号器48A〜48L
のブロック図である。
第22図は第４図のマルチプレクサ62の出力端子に発生
された信号のフレーム同期信号付近のフォーマットを示
す。
された信号のフレーム同期信号付近のフォーマットを示
す。
第23図は記号当り３ビットの形で入力データを供給す
ることによりビット伝送速度を高くした本発明の実施例
を示す。
ることによりビット伝送速度を高くした本発明の実施例
を示す。
第24図Ａ及び第24図ＢはQAMシステムへの本発明の応
用を示す。
用を示す。
第25図Ａおよび第25図Ｂは第23図および第24図に示す
本発明の実施例の受信機において有用である後符号器の
構成をそれぞれ示す。
本発明の実施例の受信機において有用である後符号器の
構成をそれぞれ示す。
好適な実施例の説明
第２図Ａは′975特許に開示されている種類の多重レ
ベルVSB HDTV送受信装置に応用されたTCMシステムを示
す。多重レベルVSB HDTVへの応用は本発明の好適な実
施例で意図したものであるが、本発明はより一般的な性
質のものであって、解像度がより低いビデオステムおよ
びビデオをベースとしないデータシステムを含めて、他
の種類の送受信システムに応用できることを理解される
であろう。また、たとえば、直角振幅変調（QAM）を採
用している変調技術などの、他の変調技術を採用でき
る。
ベルVSB HDTV送受信装置に応用されたTCMシステムを示
す。多重レベルVSB HDTVへの応用は本発明の好適な実
施例で意図したものであるが、本発明はより一般的な性
質のものであって、解像度がより低いビデオステムおよ
びビデオをベースとしないデータシステムを含めて、他
の種類の送受信システムに応用できることを理解される
であろう。また、たとえば、直角振幅変調（QAM）を採
用している変調技術などの、他の変調技術を採用でき
る。
第２図Ａを更に参照して、データソース24が一連のデ
ータバイトを供給する。それらのデータバイトはたとえ
ば圧縮したHDTV信号、NTSC解像度の圧縮したテレビジョ
ン信号またはその他の任意のデジタルデータ信号を含む
ことができる。データバイトは、262のデータセグメン
トと263のデータセグメントを、交番し、おのおの含む
連続するフレームで配置することが好ましいが、必ずし
もそうする必要はない。前記各データセグメントは約1
0.76Msymbols/secの記号伝送速度で起きる684の２ビッ
ト記号を構成する。複数のタイミング信号も供給する、
ソース24からのデータバイトは順方向誤り訂正符号化の
ためにリード−ソロモン符号器28に加えられ、そこから
バイト・インターリーバー28に加えられる。バイト・イ
ンターリーバー28はデータバイトをフレーム全体にわた
って順序を整え直してシステムがノイズを非常に発生し
やすくなることを抑制する。
ータバイトを供給する。それらのデータバイトはたとえ
ば圧縮したHDTV信号、NTSC解像度の圧縮したテレビジョ
ン信号またはその他の任意のデジタルデータ信号を含む
ことができる。データバイトは、262のデータセグメン
トと263のデータセグメントを、交番し、おのおの含む
連続するフレームで配置することが好ましいが、必ずし
もそうする必要はない。前記各データセグメントは約1
0.76Msymbols/secの記号伝送速度で起きる684の２ビッ
ト記号を構成する。複数のタイミング信号も供給する、
ソース24からのデータバイトは順方向誤り訂正符号化の
ためにリード−ソロモン符号器28に加えられ、そこから
バイト・インターリーバー28に加えられる。バイト・イ
ンターリーバー28はデータバイトをフレーム全体にわた
って順序を整え直してシステムがノイズを非常に発生し
やすくなることを抑制する。
インターリーバー28からのはさみ込まれたデータバイ
トは記号インターリーバー30に加えられる。その記号イ
ンターリーバーは、好適な実施例では、２つの出力ビッ
ト流X1とX2を記号伝送速度で発生する。各ビット対X1と
X2はデータ記号に対応する。とくに、受信機にはくし形
フィルタが存在するために（後で詳しく説明する）、各
データセグメントの２ビット記号を12のサブセグメント
Ａ〜Ｌの間に、第３図に示すように、はさみ込むことが
望ましい。各サブセグメントは57個の記号を有する。し
たがって、各サブセグメント、たとえば、サブセグメン
トＡ、は相互に12記号間隔だけ分離されている57個の記
号、たとえば、A0〜A56、を有する。記号インターリー
バー30は各データバイトの加えられた２ビット記号をそ
れぞれのサブセグメントの４つの連続する記号として順
序を整え直すことによりそれを行う。このようにして、
たとえば、インターリーバー30に加えられた最初のデー
タバイトの４つの２ビット記号がサブセグメントＡの出
力記号A0、A1、A2、およびA3として供給され、加えられ
た第２のデータバイトの４つの２ビット記号がサブセグ
メントＢの出力記号B0、B1、B2、およびB3として供給さ
れる、等々である。これにより各データバイトの記号が
符号器および受信機においてユニットとして処理され
る。
トは記号インターリーバー30に加えられる。その記号イ
ンターリーバーは、好適な実施例では、２つの出力ビッ
ト流X1とX2を記号伝送速度で発生する。各ビット対X1と
X2はデータ記号に対応する。とくに、受信機にはくし形
フィルタが存在するために（後で詳しく説明する）、各
データセグメントの２ビット記号を12のサブセグメント
Ａ〜Ｌの間に、第３図に示すように、はさみ込むことが
望ましい。各サブセグメントは57個の記号を有する。し
たがって、各サブセグメント、たとえば、サブセグメン
トＡ、は相互に12記号間隔だけ分離されている57個の記
号、たとえば、A0〜A56、を有する。記号インターリー
バー30は各データバイトの加えられた２ビット記号をそ
れぞれのサブセグメントの４つの連続する記号として順
序を整え直すことによりそれを行う。このようにして、
たとえば、インターリーバー30に加えられた最初のデー
タバイトの４つの２ビット記号がサブセグメントＡの出
力記号A0、A1、A2、およびA3として供給され、加えられ
た第２のデータバイトの４つの２ビット記号がサブセグ
メントＢの出力記号B0、B1、B2、およびB3として供給さ
れる、等々である。これにより各データバイトの記号が
符号器および受信機においてユニットとして処理され
る。
インターリーバー30からの２ビット記号の流れが前符
号器およびトレリス符号器32に加えられて３つの出力ビ
ットに変換される。これについては後で更に詳しく説明
する。ユニット32は12記号の遅延により特徴付けられる
から、記号クロック速度の1/12でおのおの動作する12個
の並列符号器を含むものと考えることができる。インタ
ーリーバー30により発生された各サブセグメントは並列
符号器のそれぞれ１つにより処理される。ユニット32の
出力端子に発生された３ビット記号の流れは記号マッパ
ーおよび同期挿入器32に加えられ、そこからVSB変調器3
6に加えられて複数の８レベル記号として送信される。
号器およびトレリス符号器32に加えられて３つの出力ビ
ットに変換される。これについては後で更に詳しく説明
する。ユニット32は12記号の遅延により特徴付けられる
から、記号クロック速度の1/12でおのおの動作する12個
の並列符号器を含むものと考えることができる。インタ
ーリーバー30により発生された各サブセグメントは並列
符号器のそれぞれ１つにより処理される。ユニット32の
出力端子に発生された３ビット記号の流れは記号マッパ
ーおよび同期挿入器32に加えられ、そこからVSB変調器3
6に加えられて複数の８レベル記号として送信される。
送信された信号は、第１図のブロック16、18、20に対
応するチューナーと、復調器と、A/Dとを含む受信機40
により受信される。ユニット40の出力は多ビット（たと
えば、８ないし10ビット）８レベル記号の流れを含む。
その出力は選択スイッチ50の構成部品50a、50b、50c、
および50dにより（スイッチ50を動作させるための回路
の実施例については米国特許第5,260,793号を参照され
たい）、くし形フィルタ42と第１のビタービ・デコーダ
44を含む第１の処理経路と、第２のビタービ・デコーダ
46と後符号器48を含む第２の処理経路とに加えられる。
各処理経路はスイッチング要素50bと50cの間に接続され
たイコライザ38を含む。ビタービ・デコーダ44の出力と
後符号器48の出力とはビット流X1とX2の再構成されたも
のをおのおの含む。選択スイッチ50の部品50dは加えら
れたビット流対X1、X2の１つを記号デインターリーバー
52に結合する。そのデインターリーバーは元のデータバ
イトを再構成する。その後でそれらのデータバイトはバ
イト・デインターリーバー54によりはさみ込みを解除さ
れ、リード−ソロモン・デコーダ56により誤りを訂正さ
れて、受信器の残りの部分に加えられる。
応するチューナーと、復調器と、A/Dとを含む受信機40
により受信される。ユニット40の出力は多ビット（たと
えば、８ないし10ビット）８レベル記号の流れを含む。
その出力は選択スイッチ50の構成部品50a、50b、50c、
および50dにより（スイッチ50を動作させるための回路
の実施例については米国特許第5,260,793号を参照され
たい）、くし形フィルタ42と第１のビタービ・デコーダ
44を含む第１の処理経路と、第２のビタービ・デコーダ
46と後符号器48を含む第２の処理経路とに加えられる。
各処理経路はスイッチング要素50bと50cの間に接続され
たイコライザ38を含む。ビタービ・デコーダ44の出力と
後符号器48の出力とはビット流X1とX2の再構成されたも
のをおのおの含む。選択スイッチ50の部品50dは加えら
れたビット流対X1、X2の１つを記号デインターリーバー
52に結合する。そのデインターリーバーは元のデータバ
イトを再構成する。その後でそれらのデータバイトはバ
イト・デインターリーバー54によりはさみ込みを解除さ
れ、リード−ソロモン・デコーダ56により誤りを訂正さ
れて、受信器の残りの部分に加えられる。
第２図Ａの受信機の代わりの実施例を第２図Ｂに示
す。この実施例は、ただ１つのビタービ・デコーダ45設
けられていることを除き、第２図Ａの装置に全体として
類似する。更に詳しくいえば、ビタービ・デコーダ44は
選択スイッチ50からの制御信号に応じて第１の構成とな
り、第２の処理経路が構成された時にビタービ・デコー
ダ46の機能を実現する。
す。この実施例は、ただ１つのビタービ・デコーダ45設
けられていることを除き、第２図Ａの装置に全体として
類似する。更に詳しくいえば、ビタービ・デコーダ44は
選択スイッチ50からの制御信号に応じて第１の構成とな
り、第２の処理経路が構成された時にビタービ・デコー
ダ46の機能を実現する。
第４図を参照して、ユニット32はモジュロ２、記号
（各記号はビットX1およびX2として識別されている）を
インターリーバー32から受けて出力データY1、Y2を生ず
る帰還前符号器32aを含む。更に詳しくいえば、前符号
器32aはモジュロ２加算器44を有する。この加算器の第
１の入力端子がビットX2を受けるために接続され、第２
の入力端子が、マルチプレクサ46と12記号遅延素子47と
を介して、加算器の出力ビットY2を生ずる出力端子に接
続される。遅延素子47の出力端子はそれの入力端子にマ
ルチプレクサ46により結合されもする。加算器44の出力
ビットY2はビットZ2として記号マッパー49の１つの入力
端子に加えられる。記号マッパー49を第５図に詳しく示
す。
（各記号はビットX1およびX2として識別されている）を
インターリーバー32から受けて出力データY1、Y2を生ず
る帰還前符号器32aを含む。更に詳しくいえば、前符号
器32aはモジュロ２加算器44を有する。この加算器の第
１の入力端子がビットX2を受けるために接続され、第２
の入力端子が、マルチプレクサ46と12記号遅延素子47と
を介して、加算器の出力ビットY2を生ずる出力端子に接
続される。遅延素子47の出力端子はそれの入力端子にマ
ルチプレクサ46により結合されもする。加算器44の出力
ビットY2はビットZ2として記号マッパー49の１つの入力
端子に加えられる。記号マッパー49を第５図に詳しく示
す。
前符号器32aからの符号化されなかったビットY1はレ
ート1/2,4状態、系統的帰還コンボリューション符号器3
2bに加えられて、出力ビットZ1とZ2に変換される。コン
ボリューション符号器32bはビットY1をビットZ1として
マッパー49の第２の入力端子と、モジュロ２加算器52の
１つの入力端子とに直接加えるための信号路51を含む。
加算器52の出力はマルチプレクサ53を介して12記号遅延
素子54の入力端子に加えられる。その遅延素子の出力は
記号マッパー第３の入力端子にビットZ0として加えら
れ、かつ第２のマルチプレクサ55を介して第２の12記号
遅延素子56の入力端子に加えられる。遅延素子54と56と
の出力はマルチプレクサ53と55によりそれらの素子のそ
れぞれの入力端子にも帰還される。各遅延素子47、54、
56は記号伝送速度（約10.76Msymbols/sec）でクロック
される。各サブセグメントＡ〜Ｌ（第３図参照）は、そ
れぞれの動作を特徴付ける12記号遅延素子のために前符
号器32aおよびコンボリューション符号器32bにより独立
に処理される。
ート1/2,4状態、系統的帰還コンボリューション符号器3
2bに加えられて、出力ビットZ1とZ2に変換される。コン
ボリューション符号器32bはビットY1をビットZ1として
マッパー49の第２の入力端子と、モジュロ２加算器52の
１つの入力端子とに直接加えるための信号路51を含む。
加算器52の出力はマルチプレクサ53を介して12記号遅延
素子54の入力端子に加えられる。その遅延素子の出力は
記号マッパー第３の入力端子にビットZ0として加えら
れ、かつ第２のマルチプレクサ55を介して第２の12記号
遅延素子56の入力端子に加えられる。遅延素子54と56と
の出力はマルチプレクサ53と55によりそれらの素子のそ
れぞれの入力端子にも帰還される。各遅延素子47、54、
56は記号伝送速度（約10.76Msymbols/sec）でクロック
される。各サブセグメントＡ〜Ｌ（第３図参照）は、そ
れぞれの動作を特徴付ける12記号遅延素子のために前符
号器32aおよびコンボリューション符号器32bにより独立
に処理される。
コンボリューション符号器32bは、本発明を逸脱する
ことなしに、第４図に示すものとは異なる種々の他の構
成を取ることができる。たとえば、符号器の状態の数は
図示のものとは異ならせることができ、開示している帰
還構造ではなくてフィードフォーワード・アーキテクチ
ャを使用でき、帰還構成またはフィードフォーワード構
成のいずれにも非系統的符号化を採用できる。
ことなしに、第４図に示すものとは異なる種々の他の構
成を取ることができる。たとえば、符号器の状態の数は
図示のものとは異ならせることができ、開示している帰
還構造ではなくてフィードフォーワード・アーキテクチ
ャを使用でき、帰還構成またはフィードフォーワード構
成のいずれにも非系統的符号化を採用できる。
同期挿入を行えるようにするためにマルチプレクサ4
6、53および55が設けられる。その同期挿入の間はそれ
らのマルチプレクサのそれぞれのＢ入力端子が選択され
る。他の時間の全ての間はマルチプレクサのＡ入力端子
が選択される。マルチプレクサのＡ入力端子が選択され
ている時の回路の動作について考え、しばらくの間前符
号器32aの効果を無視すると、コンボリューション符号
器32bおよびマッパー49、以後トレリス符号器（TE）と
呼ぶ、の動作を第６図の表に示す。この表の１列目は、
コンボリューション符号器32bの遅延素子56、54の任意
の時刻ｎにおける４つの可能な状態Q1 Q0を表す。それ
らの状態は00、01、10、および11である。２列目は符号
器32bの時刻ｎにおける状態Q1 Q0についてのビットY2
Y1の可能な値を表す。表の３列目はビットY2 Y1の時
刻ｎにおける出力ビットZ2Z1Z0の値と、時刻ｎにおける
符号器状態Q1 Q0を表す。たとえば、符号器32bが状態Q
1Q0＝01、ビットY2Y1＝10であると出力ビットZ2 Z1 Z
0＝101になる。表の４列目、Ｒ（ｎ）と記されている、
は、出力ビットZ2 Z1 Z0に応じて記号マッパー49（第
５図参照）により供給された記号の振幅を表す。３つの
出力ビットが存在するから、８つの記号レベル（−７、
−５、−３、−１、＋１、＋３、＋５、および＋７）が
供給される。たとえば、出力ビットZ2Z1Z0＝101では記
号レベル＋３が記号マッパー49により発生される。最後
に、表の５列目は時刻（ｎ＋１）における符号器32bの
状態を表す。各遅延素子54、56は12記号長で、各サブセ
グメントＡ〜Ｌの記号に対しては符号器32bの時刻ｎと
（ｎ＋１）における状態Q1 Q0は逐次符号器状態遷移を
表す。
6、53および55が設けられる。その同期挿入の間はそれ
らのマルチプレクサのそれぞれのＢ入力端子が選択され
る。他の時間の全ての間はマルチプレクサのＡ入力端子
が選択される。マルチプレクサのＡ入力端子が選択され
ている時の回路の動作について考え、しばらくの間前符
号器32aの効果を無視すると、コンボリューション符号
器32bおよびマッパー49、以後トレリス符号器（TE）と
呼ぶ、の動作を第６図の表に示す。この表の１列目は、
コンボリューション符号器32bの遅延素子56、54の任意
の時刻ｎにおける４つの可能な状態Q1 Q0を表す。それ
らの状態は00、01、10、および11である。２列目は符号
器32bの時刻ｎにおける状態Q1 Q0についてのビットY2
Y1の可能な値を表す。表の３列目はビットY2 Y1の時
刻ｎにおける出力ビットZ2Z1Z0の値と、時刻ｎにおける
符号器状態Q1 Q0を表す。たとえば、符号器32bが状態Q
1Q0＝01、ビットY2Y1＝10であると出力ビットZ2 Z1 Z
0＝101になる。表の４列目、Ｒ（ｎ）と記されている、
は、出力ビットZ2 Z1 Z0に応じて記号マッパー49（第
５図参照）により供給された記号の振幅を表す。３つの
出力ビットが存在するから、８つの記号レベル（−７、
−５、−３、−１、＋１、＋３、＋５、および＋７）が
供給される。たとえば、出力ビットZ2Z1Z0＝101では記
号レベル＋３が記号マッパー49により発生される。最後
に、表の５列目は時刻（ｎ＋１）における符号器32bの
状態を表す。各遅延素子54、56は12記号長で、各サブセ
グメントＡ〜Ｌの記号に対しては符号器32bの時刻ｎと
（ｎ＋１）における状態Q1 Q0は逐次符号器状態遷移を
表す。
マッパー49の出力端子に発生される８レベル記号は零
レベルを中心として対称的であることに気がつくであろ
う。受信器における信号の獲得を容易にするために、各
記号を所与の量（たとえば、＋１ユニット）だけずらせ
て実際にパイロット成分を供給することが好ましい。そ
の後で記号およびパイロット成分はマルチプレクサ62を
介して変調器36（第２図参照）に供給される。そこでそ
れらは、前記′976特許に記載されているように、搬送
波抑圧VSBの形で送信するために選択した搬送波を変調
する。マッパー49の出力はRAM64のにしにも加えられ
る。そのRAMの出力はマルチプレクサ62の第２の入力端
子に供給される。マルチプレクサ62の第３の入力はセグ
メントおよびフレーム同期信号のソース66から供給され
る。
レベルを中心として対称的であることに気がつくであろ
う。受信器における信号の獲得を容易にするために、各
記号を所与の量（たとえば、＋１ユニット）だけずらせ
て実際にパイロット成分を供給することが好ましい。そ
の後で記号およびパイロット成分はマルチプレクサ62を
介して変調器36（第２図参照）に供給される。そこでそ
れらは、前記′976特許に記載されているように、搬送
波抑圧VSBの形で送信するために選択した搬送波を変調
する。マッパー49の出力はRAM64のにしにも加えられ
る。そのRAMの出力はマルチプレクサ62の第２の入力端
子に供給される。マルチプレクサ62の第３の入力はセグ
メントおよびフレーム同期信号のソース66から供給され
る。
第５図の記号マッパー49を更に参照して、８つの記号
レベルが４つのサブセットａ、ｂ、ｃ、およびｄに分割
されることが観察されるであろう。各サブセットは出力
ビットZ1 Z0の特定の状態により識別される。したがっ
て、出力ビットZ1 Z0＝00は記号サブセットｄを選択
し、出力ビットZ1 Z0＝01は記号サブセットｃを選択
し、出力ビットZ1 Z0＝10は記号サブセットｂを選択
し、出力ビットZ1 Z0＝11は記号サブセットａを選択す
る。格差部セット内では、それぞれの記号振幅は８ユニ
ットの大きさだけ異なる。逐次記号レベル（−７、−
５）、（−３、−１）、（＋１、＋３）、および（＋
５、＋７）が出力ビットZ2 Z1の共通状態により選択さ
れることも観察されるであろう。したがって、たとえ
ば、出力ビットZ2 Z1＝00は記号振幅レベル−７と−５
を選択する、等々である。記号マッパー49の上記特性は
受信機の構成を簡単にするために有用である。これにつ
いては後で詳しく説明する。
レベルが４つのサブセットａ、ｂ、ｃ、およびｄに分割
されることが観察されるであろう。各サブセットは出力
ビットZ1 Z0の特定の状態により識別される。したがっ
て、出力ビットZ1 Z0＝00は記号サブセットｄを選択
し、出力ビットZ1 Z0＝01は記号サブセットｃを選択
し、出力ビットZ1 Z0＝10は記号サブセットｂを選択
し、出力ビットZ1 Z0＝11は記号サブセットａを選択す
る。格差部セット内では、それぞれの記号振幅は８ユニ
ットの大きさだけ異なる。逐次記号レベル（−７、−
５）、（−３、−１）、（＋１、＋３）、および（＋
５、＋７）が出力ビットZ2 Z1の共通状態により選択さ
れることも観察されるであろう。したがって、たとえ
ば、出力ビットZ2 Z1＝00は記号振幅レベル−７と−５
を選択する、等々である。記号マッパー49の上記特性は
受信機の構成を簡単にするために有用である。これにつ
いては後で詳しく説明する。
第７図は第６図の表から得たコンボリューション符号
器32bのための状態遷移図である。この図は符号器の４
つの状態と、それらの状態の間の種々の遷移とを示す。
とくに、各状態は２つの平行分岐を有する。欠平行分岐
は同じ状態または他の状態まで伸びる。分岐には、状態
遷移を行わせる入力ビットY2 Y1とその結果のマッパー
49の出力Ｒとが表示されている。後で更に詳しく説明す
るように、この技術で周知のようにビットY2とY1の見積
もりを回復するために、受信機内の最適な最高可能性シ
ーケンス見積もり（MLSE）ビタービ・デコーダを設計す
るためにこの状態図を使用できる。
器32bのための状態遷移図である。この図は符号器の４
つの状態と、それらの状態の間の種々の遷移とを示す。
とくに、各状態は２つの平行分岐を有する。欠平行分岐
は同じ状態または他の状態まで伸びる。分岐には、状態
遷移を行わせる入力ビットY2 Y1とその結果のマッパー
49の出力Ｒとが表示されている。後で更に詳しく説明す
るように、この技術で周知のようにビットY2とY1の見積
もりを回復するために、受信機内の最適な最高可能性シ
ーケンス見積もり（MLSE）ビタービ・デコーダを設計す
るためにこの状態図を使用できる。
第８図は本発明の受信機復号の面を詳しく示す。チュ
ーナー、復調器、A/D40からの多重記号値が、くし形フ
ィルタ42とイコライザ38を含む第１の処理経路を介して
第１のデマルチプレクサ70に加えられ、かつイコライザ
38を含む第２の処理経路を介して第２のデマルチプレク
サ72に加えられる。くし形フィルタ42は、直線加算器74
と12記号遅延素子76を含むフィードフォーワードフィル
タを備える。前記′975特許に記載されているように、1
2の記号間隔だけ早く受けた記号を受けた各記号から差
し引くことにより、このフィルタはNTSC同一チャネル妨
害を減少するように動作する。送信機で行われた記号は
さみ込みのために、くし形フィルタは各サブセグメント
に対して独立に働き掛けて、A1−A0、B1−B0等の形の逐
次濾波された出力を生ずる。それらのくし形濾波された
出力はデマルチプレクサ70により12個の別々の出力に分
離される。各出力はサブセグメントＡ〜Ｌのそれぞれ１
つに対応する。くし形濾波された各サブセグメントはデ
マルチプレクサ70によりそれぞれのビタービ・デコーダ
44A〜44Lに供給される。それらのビタービ・デコーダは
記号クロックレート（fs）の1/12のレートで動作させら
れる。各デコーダ44A〜44Lは、入力ビットX1 X2の見積
もりを含む復号された一対のビットを供給する。第３図
にマルチプレクサ78によりに示すように、復号されたビ
ットははさみ込まれたビット流に多重化されている。
ーナー、復調器、A/D40からの多重記号値が、くし形フ
ィルタ42とイコライザ38を含む第１の処理経路を介して
第１のデマルチプレクサ70に加えられ、かつイコライザ
38を含む第２の処理経路を介して第２のデマルチプレク
サ72に加えられる。くし形フィルタ42は、直線加算器74
と12記号遅延素子76を含むフィードフォーワードフィル
タを備える。前記′975特許に記載されているように、1
2の記号間隔だけ早く受けた記号を受けた各記号から差
し引くことにより、このフィルタはNTSC同一チャネル妨
害を減少するように動作する。送信機で行われた記号は
さみ込みのために、くし形フィルタは各サブセグメント
に対して独立に働き掛けて、A1−A0、B1−B0等の形の逐
次濾波された出力を生ずる。それらのくし形濾波された
出力はデマルチプレクサ70により12個の別々の出力に分
離される。各出力はサブセグメントＡ〜Ｌのそれぞれ１
つに対応する。くし形濾波された各サブセグメントはデ
マルチプレクサ70によりそれぞれのビタービ・デコーダ
44A〜44Lに供給される。それらのビタービ・デコーダは
記号クロックレート（fs）の1/12のレートで動作させら
れる。各デコーダ44A〜44Lは、入力ビットX1 X2の見積
もりを含む復号された一対のビットを供給する。第３図
にマルチプレクサ78によりに示すように、復号されたビ
ットははさみ込まれたビット流に多重化されている。
ユニット40からのはさみ込まれた記号も、12個の別々
のサブセグメントＡ〜Ｌに分離される。各サブセグメン
トはビタービ・デコーダ46A〜46Lのそれぞれ１つに供給
される。したがって、ソース24からの元の各データバイ
トがデコーダ46A〜46Lのそれぞれ１つによりユニットと
して処理されることがわかるであろう。たとえば、記号
A3 A2 A1 A0により表されているデータバイトはデコ
ーダ46Aにより処理される等である。このことは、処理
された記号がフィルタ42により予め濾波されていること
を除き、デコーダ44A〜44Lについてもそうである。
のサブセグメントＡ〜Ｌに分離される。各サブセグメン
トはビタービ・デコーダ46A〜46Lのそれぞれ１つに供給
される。したがって、ソース24からの元の各データバイ
トがデコーダ46A〜46Lのそれぞれ１つによりユニットと
して処理されることがわかるであろう。たとえば、記号
A3 A2 A1 A0により表されているデータバイトはデコ
ーダ46Aにより処理される等である。このことは、処理
された記号がフィルタ42により予め濾波されていること
を除き、デコーダ44A〜44Lについてもそうである。
各デコーダ46A〜46Lはfs/12のレートで動作し、第７
図の状態図に従ってプログラムされて、この技術で周知
のようにビットY2とY1を回復するために最適MLSEビター
ビ復号を行う、ほぼ同一の装置を含むことができる。と
くに、各デコーダ46A〜46Lは、受けた記号レベル（すな
わち、８〜10ビット値）と、各記号サブセットａ、ｂ、
ｃ、およびｄの２つのサブセット・レベルの最も近い１
つとの間の差をおのおの表す４つの分岐メトリックを、
適切にプログラムされたROMを通常用いて発生する。第
９図はLSI Logic Corp.により製造されたビタービ・
デコーダを示す。そのデコーダは各デコーダ46A〜46Lの
機能を実行するためにプログラムできる。そのデコーダ
は分岐メトリック発生器ROM84を有する。そのROMは受け
た記号に応答して４つの分岐メトリックを発生し、それ
らを加算、比較および選択（ACS）ユニット86に加え
る。ACSユニット86は経路メトリック記憶メモリ88に双
方向的に結合され、トレースバックメモリ90にも供給す
る。一般に、ACSユニット86は発生器84により発生され
た分岐メトリックスをメモリ88に記憶されている以前の
経路メトリックスに加え合わせて新しい経路メトリック
スを発生し、同じ状態から出る経路メトリックスを比較
し、最低の経路メトリックスを有するものを記憶のため
に選択する。トレースバックメモリ90は、いくつかの分
岐が発生された後で、残る経路を選択し、残る経路を生
じたであろうビットY2とY1の見積もりを発生するために
動作できる。
図の状態図に従ってプログラムされて、この技術で周知
のようにビットY2とY1を回復するために最適MLSEビター
ビ復号を行う、ほぼ同一の装置を含むことができる。と
くに、各デコーダ46A〜46Lは、受けた記号レベル（すな
わち、８〜10ビット値）と、各記号サブセットａ、ｂ、
ｃ、およびｄの２つのサブセット・レベルの最も近い１
つとの間の差をおのおの表す４つの分岐メトリックを、
適切にプログラムされたROMを通常用いて発生する。第
９図はLSI Logic Corp.により製造されたビタービ・
デコーダを示す。そのデコーダは各デコーダ46A〜46Lの
機能を実行するためにプログラムできる。そのデコーダ
は分岐メトリック発生器ROM84を有する。そのROMは受け
た記号に応答して４つの分岐メトリックを発生し、それ
らを加算、比較および選択（ACS）ユニット86に加え
る。ACSユニット86は経路メトリック記憶メモリ88に双
方向的に結合され、トレースバックメモリ90にも供給す
る。一般に、ACSユニット86は発生器84により発生され
た分岐メトリックスをメモリ88に記憶されている以前の
経路メトリックスに加え合わせて新しい経路メトリック
スを発生し、同じ状態から出る経路メトリックスを比較
し、最低の経路メトリックスを有するものを記憶のため
に選択する。トレースバックメモリ90は、いくつかの分
岐が発生された後で、残る経路を選択し、残る経路を生
じたであろうビットY2とY1の見積もりを発生するために
動作できる。
前符号器32aの効果の上記分析においては入力ビット
流は無視されたことを思い出すであろう。以下に前符号
器の機能を一層詳しく説明するが、モジュロ２前符号器
の動作のために、入力ビットX2がビットY2とは異なるこ
とを認識することが今は十分である。第９図のビタービ
・デコーダ46A〜46Lは入力ビットX2ではなくて、ビット
Y2の見積もりのみを含む。したがって、それぞれの各デ
コーダ46A〜46Lから入力ビットX1とX2の見積もりを回復
するために相補モジュロ２後符号器48A〜48Lを受信機で
用いる。各後符号器48A〜48Lは入力ビットY1と出力ビッ
トX1の間に直接経路を有し、かつ、フィードフォーワー
ド回路を有する。そのフィードフォーワード回路では出
力ビットY2がモジュロ２加算器92の１つの入力端子に直
接加えられ、１記号遅延素子94を介して加算器92の第２
の入力端子に加えられる。加算器92の出力は入力ビット
X2の見積もりを有する。最後に、後符号器48A〜48Lから
復号されたビットX1、X2が、第３図にマルチプレクサ96
で示すようはさみ込まれたビット流に多重化される。
流は無視されたことを思い出すであろう。以下に前符号
器の機能を一層詳しく説明するが、モジュロ２前符号器
の動作のために、入力ビットX2がビットY2とは異なるこ
とを認識することが今は十分である。第９図のビタービ
・デコーダ46A〜46Lは入力ビットX2ではなくて、ビット
Y2の見積もりのみを含む。したがって、それぞれの各デ
コーダ46A〜46Lから入力ビットX1とX2の見積もりを回復
するために相補モジュロ２後符号器48A〜48Lを受信機で
用いる。各後符号器48A〜48Lは入力ビットY1と出力ビッ
トX1の間に直接経路を有し、かつ、フィードフォーワー
ド回路を有する。そのフィードフォーワード回路では出
力ビットY2がモジュロ２加算器92の１つの入力端子に直
接加えられ、１記号遅延素子94を介して加算器92の第２
の入力端子に加えられる。加算器92の出力は入力ビット
X2の見積もりを有する。最後に、後符号器48A〜48Lから
復号されたビットX1、X2が、第３図にマルチプレクサ96
で示すようはさみ込まれたビット流に多重化される。
本発明の他の実施例では、受信信号のS/N比が比較的
高い場合に、コストを低減した受信機を構成するため
に、第10図に示すように各ビタービ・デコーダ46A〜46L
をスライサー98で置き換えることができる。これは、地
上通信より高いS/N比を通常示すケーブル通信野場合に
しばしば行われることである。したがって、TCM符号化
利得と受信機の複雑さおよびコストとの全てを同時に最
適にすることはできない。第10図を参照して、すらいさ
ー98は３つのスライスレベル（−４、０、＋４）により
特徴付けられる。−４よりも負であるレベルを持つ受信
した記号はスライサー98によりビットY2Y1＝00として、
−４と０の間のレベルがY2Y1＝01として、０と＋４の間
のレベルがY2Y1＝10として、＋＄より正のレベルがビッ
トY2Y1として復号される。前のように、ビットY2Y1はそ
れぞれの後符号器48A〜48LによりっビットX2X1の見積も
りに変換される。第５図のマッパー49を再び参照して、
連続する記号レベルが前記したようにビットZ2Z1の共通
の値により表されるから、スライサー98は受けた記号の
適切な復号を行う。したがって、本発明のこの実施例
は、８レベルTCMシステムと等しいビット伝送速度を提
供する４レベル送受信装置を実現するが、TCM符号化利
得が実現されないためにS/N性能は悪い。
高い場合に、コストを低減した受信機を構成するため
に、第10図に示すように各ビタービ・デコーダ46A〜46L
をスライサー98で置き換えることができる。これは、地
上通信より高いS/N比を通常示すケーブル通信野場合に
しばしば行われることである。したがって、TCM符号化
利得と受信機の複雑さおよびコストとの全てを同時に最
適にすることはできない。第10図を参照して、すらいさ
ー98は３つのスライスレベル（−４、０、＋４）により
特徴付けられる。−４よりも負であるレベルを持つ受信
した記号はスライサー98によりビットY2Y1＝00として、
−４と０の間のレベルがY2Y1＝01として、０と＋４の間
のレベルがY2Y1＝10として、＋＄より正のレベルがビッ
トY2Y1として復号される。前のように、ビットY2Y1はそ
れぞれの後符号器48A〜48LによりっビットX2X1の見積も
りに変換される。第５図のマッパー49を再び参照して、
連続する記号レベルが前記したようにビットZ2Z1の共通
の値により表されるから、スライサー98は受けた記号の
適切な復号を行う。したがって、本発明のこの実施例
は、８レベルTCMシステムと等しいビット伝送速度を提
供する４レベル送受信装置を実現するが、TCM符号化利
得が実現されないためにS/N性能は悪い。
第８図を再び参照して、くし形フィルタ42はNTSC同一
チャネル妨害を減少する希望の作用を行うが、ビットX1
とX2を回復するために最適MLSEビタービ復号を用いる場
合にはデコーダ44A〜44Lが一層複雑になる。とくに、最
適MLSEビタービ・デコーダは符号器の状態ばかりでな
く、くし形フィルタ42の遅延素子76の状態も考慮に入れ
なければならない。符号器の状態は４つあり、各状態に
入るには４つの可能なやり方があるから（符号器32bの
各状態に対して遅延素子76の４つの可能なじ状態があ
る）、最適な復号器は16の状態トレリスを処理しなけれ
ばならない。また、デコーダは各状態に入る４つの分岐
を考慮しなければならない。各符号器状態にはただ２つ
の分岐が入る。そのようなデコーダを第11図に示す。そ
のデコーダは全く複雑であるがそれの設計は比較的容易
である。とくに、このデコーダの機能は第９図に示すデ
コーダのそれに類似するが（したがって、同じ参照番号
を用いている）、調度４つの分岐メトリックスの代わり
に15の分岐メトリックスを発生する要求を含めて、それ
の構成は非常に複雑になる。分岐メトリックスは受けた
記号レベルと、くし形フィルタ42の出力端子における可
能な15個の各コンステレーション点の間の差を表す（す
なわち、８つのレベルの直線組合わせが16の可能な出力
レベルを提供する）。
チャネル妨害を減少する希望の作用を行うが、ビットX1
とX2を回復するために最適MLSEビタービ復号を用いる場
合にはデコーダ44A〜44Lが一層複雑になる。とくに、最
適MLSEビタービ・デコーダは符号器の状態ばかりでな
く、くし形フィルタ42の遅延素子76の状態も考慮に入れ
なければならない。符号器の状態は４つあり、各状態に
入るには４つの可能なやり方があるから（符号器32bの
各状態に対して遅延素子76の４つの可能なじ状態があ
る）、最適な復号器は16の状態トレリスを処理しなけれ
ばならない。また、デコーダは各状態に入る４つの分岐
を考慮しなければならない。各符号器状態にはただ２つ
の分岐が入る。そのようなデコーダを第11図に示す。そ
のデコーダは全く複雑であるがそれの設計は比較的容易
である。とくに、このデコーダの機能は第９図に示すデ
コーダのそれに類似するが（したがって、同じ参照番号
を用いている）、調度４つの分岐メトリックスの代わり
に15の分岐メトリックスを発生する要求を含めて、それ
の構成は非常に複雑になる。分岐メトリックスは受けた
記号レベルと、くし形フィルタ42の出力端子における可
能な15個の各コンステレーション点の間の差を表す（す
なわち、８つのレベルの直線組合わせが16の可能な出力
レベルを提供する）。
第12図の表は、くし形フィルタ42の出力端子からビッ
トX1とX2を回復するために用いるビタービ・デコーダ44
A〜44Lの構成を簡単にし、それによりコストを低減する
ための本発明の技術を示す。第４図に示すようにビット
X2を前符号化することにより可能にされるこの簡単化
は、デコーダの基礎を成すトレリス線図を製作する際に
くし形フィルタ42の遅延素子76からの状態情報のいくら
かを無視することにより達成される。とくに、後で詳し
く説明するように、くし形フィルタの遅延素子76の可能
な８つの状態のサブセットa,b,c,dを特定する情報のみ
を考慮することにより、本発明のこの態様に従って達成
される。遅延素子76の出力が参照文字Ｖにより表される
ものとすると、符号器とチャネルとの組合わされた状態
をQ1（ｎ）Q0（ｎ）V1V0（ｎ）として表すことができ
る。ここにサブセットV1V0（ｎ）＝サブセットZ1Z0（ｎ
−１）である、すなわち、遅延素子76の状態は以前の記
号のサブセットにより表される。
トX1とX2を回復するために用いるビタービ・デコーダ44
A〜44Lの構成を簡単にし、それによりコストを低減する
ための本発明の技術を示す。第４図に示すようにビット
X2を前符号化することにより可能にされるこの簡単化
は、デコーダの基礎を成すトレリス線図を製作する際に
くし形フィルタ42の遅延素子76からの状態情報のいくら
かを無視することにより達成される。とくに、後で詳し
く説明するように、くし形フィルタの遅延素子76の可能
な８つの状態のサブセットa,b,c,dを特定する情報のみ
を考慮することにより、本発明のこの態様に従って達成
される。遅延素子76の出力が参照文字Ｖにより表される
ものとすると、符号器とチャネルとの組合わされた状態
をQ1（ｎ）Q0（ｎ）V1V0（ｎ）として表すことができ
る。ここにサブセットV1V0（ｎ）＝サブセットZ1Z0（ｎ
−１）である、すなわち、遅延素子76の状態は以前の記
号のサブセットにより表される。
次に第12図の表を参照する。１列目は組合わせた符号
器とチャネルの時刻ｎにおける状態（遅延素子76の状態
を表すためにサブセット情報のみを用いる）Q1Q0V1V0を
表す。図示のように、８つの可能な状態0000、0010、01
00、0110、1001、1011、1101および1111がある（全ての
例でQ1＝V0であることに注意されたい）。それら８つの
状態は、符号器32bの状態Q1Q0を与える第６図の表の最
後の２列と、任意の時刻（ｎ＋１）における遅延素子76
の出力Ｖの関連するV1V0サブセットから得たものであ
る。時刻（ｎ＋１）におけるV1V0サブセットは時刻ｎに
おける出力ビットZ1Z0と同じであることに気がつくであ
ろう（第６図の表の３列目を参照されたい）。組合わせ
た符号器とチャネルの各状態Q1Q0V1V0は、入力ビットX1
の可能な各値ごとに１回ずつ、第12図の表に２回記載し
ている（表の３列目を参照されたい）。表の４列目は符
号器／チャネルの各状態と入力ビットX1の各値について
時刻ｎにおけるサブセットZ1Z0を表す。それらの値は関
係Z1＝X1およびZ0＝Q0を基にして得られる。表の１列目
のV1V0サブセットと、表の４列目を構成するZ1Z0サブセ
ットは、第５図のマッパー49の２列目と５列目にそれぞ
れ示されているサブセット識別子により識別される。
器とチャネルの時刻ｎにおける状態（遅延素子76の状態
を表すためにサブセット情報のみを用いる）Q1Q0V1V0を
表す。図示のように、８つの可能な状態0000、0010、01
00、0110、1001、1011、1101および1111がある（全ての
例でQ1＝V0であることに注意されたい）。それら８つの
状態は、符号器32bの状態Q1Q0を与える第６図の表の最
後の２列と、任意の時刻（ｎ＋１）における遅延素子76
の出力Ｖの関連するV1V0サブセットから得たものであ
る。時刻（ｎ＋１）におけるV1V0サブセットは時刻ｎに
おける出力ビットZ1Z0と同じであることに気がつくであ
ろう（第６図の表の３列目を参照されたい）。組合わせ
た符号器とチャネルの各状態Q1Q0V1V0は、入力ビットX1
の可能な各値ごとに１回ずつ、第12図の表に２回記載し
ている（表の３列目を参照されたい）。表の４列目は符
号器／チャネルの各状態と入力ビットX1の各値について
時刻ｎにおけるサブセットZ1Z0を表す。それらの値は関
係Z1＝X1およびZ0＝Q0を基にして得られる。表の１列目
のV1V0サブセットと、表の４列目を構成するZ1Z0サブセ
ットは、第５図のマッパー49の２列目と５列目にそれぞ
れ示されているサブセット識別子により識別される。
第８図を再び参照して、各符号器44A〜44Lに加えられ
るくし形フィルタ42の直線加算器74の出力が文字Ｕによ
り識別され、受けた記号の値マイナス以前の記号の値を
有する。この値は第12図の表の６列目にＺサブセットZ1
Z0とＶサブセットV1V0の差としてサブセット識別子（ａ
−ｄ）で表されている。したがって、たとえば、表の１
行目について時刻ｎにおけるＵサブセットは（ｄ−ｄ）
であり、４行目については（ｃ−ｄ）、等である。第13
図でＵサブセットの可能な値が各Ｚサブセット（a,b,c
およびｄ）から各Ｖサブセット（a,b,cおよびｄ）を差
し引くことにより得られる。とくに、可能な各Ｚサブセ
ットが図の１番上に沿って、それぞれのサブセットのレ
ベルの対応する黒丸により識別される。たとえば、サブ
セットａは８レベルの−１と＋７を有し、サブセットｂ
はレベル−３と＋５を有する、等である。同様に、可能
な各Ｖサブセットは図の左側余白に沿って識別される。
Ｕサブセット（Ｕ＝Ｖ−Ｚ）を得るために各Ｖサブセッ
トを各Ｚサブセットから差し引いた結果を図の中に示
す。たとえば、Ｕサブセット（ａ−ａ）、第12図の最後
の行を見よ、はａサブセットレベル−１と＋７をａサブ
セット−１および＋７から差し引くことにより得られ
る。そうすると第13図の上左隅に示すように３つのレベ
ル＋８、０、−８が得られる。同様に、Ｕサブセット
（ａ−ｂ）、第12図の８行を見よ、はｂサブセットレベ
ル−３と＋５をａサブセット−１および＋７から差し引
くことにより得られる。そうすると図示のように３つの
レベル＋10、＋２、−６が得られる、等である。
るくし形フィルタ42の直線加算器74の出力が文字Ｕによ
り識別され、受けた記号の値マイナス以前の記号の値を
有する。この値は第12図の表の６列目にＺサブセットZ1
Z0とＶサブセットV1V0の差としてサブセット識別子（ａ
−ｄ）で表されている。したがって、たとえば、表の１
行目について時刻ｎにおけるＵサブセットは（ｄ−ｄ）
であり、４行目については（ｃ−ｄ）、等である。第13
図でＵサブセットの可能な値が各Ｚサブセット（a,b,c
およびｄ）から各Ｖサブセット（a,b,cおよびｄ）を差
し引くことにより得られる。とくに、可能な各Ｚサブセ
ットが図の１番上に沿って、それぞれのサブセットのレ
ベルの対応する黒丸により識別される。たとえば、サブ
セットａは８レベルの−１と＋７を有し、サブセットｂ
はレベル−３と＋５を有する、等である。同様に、可能
な各Ｖサブセットは図の左側余白に沿って識別される。
Ｕサブセット（Ｕ＝Ｖ−Ｚ）を得るために各Ｖサブセッ
トを各Ｚサブセットから差し引いた結果を図の中に示
す。たとえば、Ｕサブセット（ａ−ａ）、第12図の最後
の行を見よ、はａサブセットレベル−１と＋７をａサブ
セット−１および＋７から差し引くことにより得られ
る。そうすると第13図の上左隅に示すように３つのレベ
ル＋８、０、−８が得られる。同様に、Ｕサブセット
（ａ−ｂ）、第12図の８行を見よ、はｂサブセットレベ
ル−３と＋５をａサブセット−１および＋７から差し引
くことにより得られる。そうすると図示のように３つの
レベル＋10、＋２、−６が得られる、等である。
第13図に示す16個のＵサブセットを調べると、各サブ
セットは、以後コセットと呼ぶことにする７つの共通サ
ブセットの１つに属することがわかる。それら７つのコ
セットは第14図に示され、コセットＡ（Ｕサブセットａ
−ａ、ｂ−ｂ。ｃ−ｃおよびｄ−ｄ）、B1（Ｕサブセッ
トｂ−ａ、ｃ−ｂ。およびｄ−ｃ）、C1（Ｕサブセット
ｃ−ａ、およびｄ−ｄ）、C2（Ｕサブセットａ−ｃおよ
びｂ−ｄ）、D1（Ｕサブセットｄ−ａ）およびD2（Ｕサ
ブセットａ−ｂ、ｂ−ｃおよびｃ−ｄ）として識別され
ている。各Ｕサブセットに対するコセットも第12図の表
の７列に示されている。各コセットは可能な15のレベル
のうちの３つを有する。
セットは、以後コセットと呼ぶことにする７つの共通サ
ブセットの１つに属することがわかる。それら７つのコ
セットは第14図に示され、コセットＡ（Ｕサブセットａ
−ａ、ｂ−ｂ。ｃ−ｃおよびｄ−ｄ）、B1（Ｕサブセッ
トｂ−ａ、ｃ−ｂ。およびｄ−ｃ）、C1（Ｕサブセット
ｃ−ａ、およびｄ−ｄ）、C2（Ｕサブセットａ−ｃおよ
びｂ−ｄ）、D1（Ｕサブセットｄ−ａ）およびD2（Ｕサ
ブセットａ−ｂ、ｂ−ｃおよびｃ−ｄ）として識別され
ている。各Ｕサブセットに対するコセットも第12図の表
の７列に示されている。各コセットは可能な15のレベル
のうちの３つを有する。
第12図の表の最後の列は、第６図の表の最後の２列に
対応するが、時刻（ｎ＋１）における符号器／チャネル
の状態Q1Q0V1V0を表す。表の最初の列と最後の列をいま
用いて、第15図に示すように組合わせた符号器／チャネ
ルのためのトレリス状態遷移図を構成できる。したがっ
て、トレス状態遷移図は８つの状態を有する。各状態か
ら２つの分岐が出る。各分岐には入力ビットX1と記さ
れ、それぞれの遷移にはコセットＡ、B1、B2、C1、C2、
D1、およびD2が組合わされる。第15図のトレリス図をい
ま用いてくし形フィルタ42の加算器74の出力Ｕからの入
力ビットX1を見積もるために、複雑さを減少したビター
ビ・デコーダ（各デコーダ44A〜44Lのために）の基礎を
提供できる。第11図の最適ビタービ・デコーダの他の実
施例を構成するこのデコーダは第16図に示すビタービ・
デコーダの構成を取ることができる。このビタービ・デ
コーダを実現するために用いる装置は第９図および第11
図のデコーダに用いるものに類似したものにでき、した
がって、分岐メトリック発生器84と、ACSユニット86
と、経路メトリック記憶メモリ88と、トレースバックメ
モリ90とを有する。第16図のデコーダの場合には、正方
形状にされたユークリッド（squared Euclide）をおの
おの表し、または加算器112を受ける７つの分岐メトリ
ックを発生するために分岐メトリック発生器84がプログ
ラムされる。加算器112の１つの入力端子がくし形フィ
ルタの出力端子に直結され、第２の入力端子が12記号遅
延素子114によりくし形フィルタの出力端子に接続され
る。記号間隔13〜16の間にマルチプレクサ110のＢ入力
が選択され（すなわち、12記号クロックだけ遅延させら
れた同期期間）さもなければＡ入力が選択される。
対応するが、時刻（ｎ＋１）における符号器／チャネル
の状態Q1Q0V1V0を表す。表の最初の列と最後の列をいま
用いて、第15図に示すように組合わせた符号器／チャネ
ルのためのトレリス状態遷移図を構成できる。したがっ
て、トレス状態遷移図は８つの状態を有する。各状態か
ら２つの分岐が出る。各分岐には入力ビットX1と記さ
れ、それぞれの遷移にはコセットＡ、B1、B2、C1、C2、
D1、およびD2が組合わされる。第15図のトレリス図をい
ま用いてくし形フィルタ42の加算器74の出力Ｕからの入
力ビットX1を見積もるために、複雑さを減少したビター
ビ・デコーダ（各デコーダ44A〜44Lのために）の基礎を
提供できる。第11図の最適ビタービ・デコーダの他の実
施例を構成するこのデコーダは第16図に示すビタービ・
デコーダの構成を取ることができる。このビタービ・デ
コーダを実現するために用いる装置は第９図および第11
図のデコーダに用いるものに類似したものにでき、した
がって、分岐メトリック発生器84と、ACSユニット86
と、経路メトリック記憶メモリ88と、トレースバックメ
モリ90とを有する。第16図のデコーダの場合には、正方
形状にされたユークリッド（squared Euclide）をおの
おの表し、または加算器112を受ける７つの分岐メトリ
ックを発生するために分岐メトリック発生器84がプログ
ラムされる。加算器112の１つの入力端子がくし形フィ
ルタの出力端子に直結され、第２の入力端子が12記号遅
延素子114によりくし形フィルタの出力端子に接続され
る。記号間隔13〜16の間にマルチプレクサ110のＢ入力
が選択され（すなわち、12記号クロックだけ遅延させら
れた同期期間）さもなければＡ入力が選択される。
動作においては、同期期間中のくし形フィルタ42の出
力は： S0〜Ａ（ｎ−１） S1〜Ｂ（ｎ−１） S2〜Ｃ（ｎ−１） S3〜Ｄ（ｎ−１） マルチプレクサ110のＡ入力端子を介してデコーダに
加えられるこの情報は意味のあるデータを表さないか
ら、デコーダにより無視される。しかし、時刻ｎに生ず
るデータセグメント中の次の記号（すなわち、サブセグ
メントＥからの記号）から始まって、同じサブセグメン
トからの記号が一緒に適切にくし形濾波され、マルチプ
レクサ110のＡ入力端子を介してデコーダに供給され
る。時刻（ｎ＋１）に生ずるデータセグメントの初めの
４つの記号の間は、マルチプレクサ110のＢ入力が選択
される。この期間中のくし形フィルタ42の出力は： Ａ（ｎ＋１）〜S0 Ｂ（ｎ＋１）〜S1 Ｃ（ｎ＋１）〜S2 Ｄ（ｎ＋１）〜S3 それらの値は、同期期間中に発生されて遅延114に蓄
積されているくし形フィルタからの４つの出力に、加算
器112で組合わされ、４つの連続する出力Ａ（ｎ＋１）
−Ａ（ｎ−１）、Ｂ（ｎ＋１）−Ｂ（ｎ−１）、Ｃ（ｎ
＋１）−Ｃ（ｎ−１）およびＤ（ｎ＋１）−Ｄ（ｎ−
１）を供給する。各出力は希望したものと同じサブセグ
メントからの組合わされたデータ記号を表すことに気が
付くであろう。その後で、マルチプレクサ110のＡ入力
が再び選択され、正常な処理が続行される。
力は： S0〜Ａ（ｎ−１） S1〜Ｂ（ｎ−１） S2〜Ｃ（ｎ−１） S3〜Ｄ（ｎ−１） マルチプレクサ110のＡ入力端子を介してデコーダに
加えられるこの情報は意味のあるデータを表さないか
ら、デコーダにより無視される。しかし、時刻ｎに生ず
るデータセグメント中の次の記号（すなわち、サブセグ
メントＥからの記号）から始まって、同じサブセグメン
トからの記号が一緒に適切にくし形濾波され、マルチプ
レクサ110のＡ入力端子を介してデコーダに供給され
る。時刻（ｎ＋１）に生ずるデータセグメントの初めの
４つの記号の間は、マルチプレクサ110のＢ入力が選択
される。この期間中のくし形フィルタ42の出力は： Ａ（ｎ＋１）〜S0 Ｂ（ｎ＋１）〜S1 Ｃ（ｎ＋１）〜S2 Ｄ（ｎ＋１）〜S3 それらの値は、同期期間中に発生されて遅延114に蓄
積されているくし形フィルタからの４つの出力に、加算
器112で組合わされ、４つの連続する出力Ａ（ｎ＋１）
−Ａ（ｎ−１）、Ｂ（ｎ＋１）−Ｂ（ｎ−１）、Ｃ（ｎ
＋１）−Ｃ（ｎ−１）およびＤ（ｎ＋１）−Ｄ（ｎ−
１）を供給する。各出力は希望したものと同じサブセグ
メントからの組合わされたデータ記号を表すことに気が
付くであろう。その後で、マルチプレクサ110のＡ入力
が再び選択され、正常な処理が続行される。
第21図は本発明の受信機で用いられ、かつ本発明の同
期挿入の面に従って改造した後符号器の実施例を示す。
たとえば、第８図および第10図の後符号器48A〜48Lを参
照されたい、モジュロ加算器120とフィードフォーワー
ド遅延122を含む改造した後符号器は、同期期間中に遅
延122の出力端子をそれの入力端子に結合し、さもなけ
れば後符号器の入力信号を遅延122を介して加算器120の
入力端子に加えるためにマルチプレクサ124を更に含
む。その結果、後符号器の出力が無視される期間である
同期期間の後で、改造された各後符号器48A〜48Lはそれ
のそれぞれの遅延122に、希望に応じて組合わされるサ
ブセグメントからの記号を記憶する。
期挿入の面に従って改造した後符号器の実施例を示す。
たとえば、第８図および第10図の後符号器48A〜48Lを参
照されたい、モジュロ加算器120とフィードフォーワー
ド遅延122を含む改造した後符号器は、同期期間中に遅
延122の出力端子をそれの入力端子に結合し、さもなけ
れば後符号器の入力信号を遅延122を介して加算器120の
入力端子に加えるためにマルチプレクサ124を更に含
む。その結果、後符号器の出力が無視される期間である
同期期間の後で、改造された各後符号器48A〜48Lはそれ
のそれぞれの遅延122に、希望に応じて組合わされるサ
ブセグメントからの記号を記憶する。
フレーム同期の挿入および処理は、データセグメント
同期に関連して上で説明した方法とほとんどおなじよう
にして行われる。更に詳しくいえば、フレーム同期期間
中、すなわち、各フレームの初めのデータセグメント中
に、発生器66およびマルチプレクサ62が、フレーム同期
記号V0〜V672を、第22図に示すようにフレーム同期セグ
メントS0の初めの672個の記号位置に挿入するために、
最初に動作させられる。フレーム同期セグメントの最後
の12個の記号がRAM64によりデータ流に挿入され、以前
のフレーム（RAM64に以前に書込まれた）の最後のデー
タセグメントS312の12個の記号を構成する。また、マル
チプレクサ46、53および55のＢ入力がフレーム同期期間
中に選択され、遅延素子48、54および56が、次のデータ
セグメントS1のセグメント同期期間が終わった時に、第
18図に示す状態を取る。
同期に関連して上で説明した方法とほとんどおなじよう
にして行われる。更に詳しくいえば、フレーム同期期間
中、すなわち、各フレームの初めのデータセグメント中
に、発生器66およびマルチプレクサ62が、フレーム同期
記号V0〜V672を、第22図に示すようにフレーム同期セグ
メントS0の初めの672個の記号位置に挿入するために、
最初に動作させられる。フレーム同期セグメントの最後
の12個の記号がRAM64によりデータ流に挿入され、以前
のフレーム（RAM64に以前に書込まれた）の最後のデー
タセグメントS312の12個の記号を構成する。また、マル
チプレクサ46、53および55のＢ入力がフレーム同期期間
中に選択され、遅延素子48、54および56が、次のデータ
セグメントS1のセグメント同期期間が終わった時に、第
18図に示す状態を取る。
第20図および第21図の回路は、各サブセグメントＡ〜
Ｌからの記号が同じサブセグメントの記号のみにより処
理されるようにするために、前記したようにして動作す
る。フレーム同期セグメントS0中は２つの回路の出力は
意味のあるデータを表さず、したがって、サブセグメン
トの処理中は無視される。
Ｌからの記号が同じサブセグメントの記号のみにより処
理されるようにするために、前記したようにして動作す
る。フレーム同期セグメントS0中は２つの回路の出力は
意味のあるデータを表さず、したがって、サブセグメン
トの処理中は無視される。
前記したように、本発明のシステムは、たとえば、ビ
ット伝送速度を高くするために種々のマッピング・コン
ステレーションで利用され、かつ、QAMなどの種々の変
調法で利用される。第23図は、各記号が、前記した２ビ
ットの代わりに３ビットを表すようなシステムに本発明
を応用したことを示す。図示のように、３つの入力デー
タビットX1、X2およびX3が記号レートで供給され、ビッ
トX3とX2は、モジュロ４組合わせ器44′を含むモジュロ
４前符号器32a′によりビットY2とY2に変換され、ビッ
トZ3とZ2として16レベル記号マッパー491の第３の入力
端子と、コンボリューション符号器32bに加えられる。
符号器32bはマッパー491の第４の入力端子に加えるため
のビットZ0を発生する。前記実施例におけるように、ビ
ットZ1 Z0はサブセットａ、ｂ、ｃ、およびｄを識別す
る。各サブセットは４つの記号レベルを有する。また、
各サブセット内ではそれぞれの記号振幅は８ユニットの
大きさだけ異なり、ビットZ3Z2Z1の共通状態により、連
続する記号レベル（たとえば、−15、−13）が選択され
る。したがって、第23図の回路により発生された信号は
前記技術を用いて復号できる。この例では、最適MLSEデ
コーダ（すなわち、前符号器を考慮に入れず、かつくし
形フィルタの出力を復号するために使用される）が符号
器が有する状態の数の８倍の状態を有する。モジュロ４
前符号器を含んでいることにより、符号器の有する状態
の数の２倍だけを有し、符号化されていないビットを誤
りの伝播なしに依然として復号するトレリスで動作でき
るようにされる。
ット伝送速度を高くするために種々のマッピング・コン
ステレーションで利用され、かつ、QAMなどの種々の変
調法で利用される。第23図は、各記号が、前記した２ビ
ットの代わりに３ビットを表すようなシステムに本発明
を応用したことを示す。図示のように、３つの入力デー
タビットX1、X2およびX3が記号レートで供給され、ビッ
トX3とX2は、モジュロ４組合わせ器44′を含むモジュロ
４前符号器32a′によりビットY2とY2に変換され、ビッ
トZ3とZ2として16レベル記号マッパー491の第３の入力
端子と、コンボリューション符号器32bに加えられる。
符号器32bはマッパー491の第４の入力端子に加えるため
のビットZ0を発生する。前記実施例におけるように、ビ
ットZ1 Z0はサブセットａ、ｂ、ｃ、およびｄを識別す
る。各サブセットは４つの記号レベルを有する。また、
各サブセット内ではそれぞれの記号振幅は８ユニットの
大きさだけ異なり、ビットZ3Z2Z1の共通状態により、連
続する記号レベル（たとえば、−15、−13）が選択され
る。したがって、第23図の回路により発生された信号は
前記技術を用いて復号できる。この例では、最適MLSEデ
コーダ（すなわち、前符号器を考慮に入れず、かつくし
形フィルタの出力を復号するために使用される）が符号
器が有する状態の数の８倍の状態を有する。モジュロ４
前符号器を含んでいることにより、符号器の有する状態
の数の２倍だけを有し、符号化されていないビットを誤
りの伝播なしに依然として復号するトレリスで動作でき
るようにされる。
第24図Ａおよび第24図ＢはQAM変調器への本発明の応
用を示す。第24図Ａに示すように、３つの入力ビットX
1、X2およびX3が供給される。ビットX3とX2はそれぞれ
のモジュロ２前符号器3211と32111により独立に前復号
化されて出力ビットZ3とZ2を供給し、ビットX1はコンボ
リューション符号器32bに供給されて出力ビットZ1とZ0
を発生する。出力ビットZ3Z2Z1Z0は記号マッパー4911に
供給されて、サブセットａ−ｄの１つに属する直角に関
連させられた16個の記号を発生する。それらの記号はQA
M変調器361に供給される。上記したことに関連して、ビ
ットZ1Z0はそれぞれの記号サブセットａ−ｄを識別する
ことを再び観察されるであろう。前符号器なしに最適に
復号するには23＝符号器が有する状態の数の８倍を有す
るデコーダを要する。前符号器を用いると、デコーダは
２倍の状態数を持つだけである。
用を示す。第24図Ａに示すように、３つの入力ビットX
1、X2およびX3が供給される。ビットX3とX2はそれぞれ
のモジュロ２前符号器3211と32111により独立に前復号
化されて出力ビットZ3とZ2を供給し、ビットX1はコンボ
リューション符号器32bに供給されて出力ビットZ1とZ0
を発生する。出力ビットZ3Z2Z1Z0は記号マッパー4911に
供給されて、サブセットａ−ｄの１つに属する直角に関
連させられた16個の記号を発生する。それらの記号はQA
M変調器361に供給される。上記したことに関連して、ビ
ットZ1Z0はそれぞれの記号サブセットａ−ｄを識別する
ことを再び観察されるであろう。前符号器なしに最適に
復号するには23＝符号器が有する状態の数の８倍を有す
るデコーダを要する。前符号器を用いると、デコーダは
２倍の状態数を持つだけである。
第23図および第24図のシステムのための受信機は、第
８図に全体として示す構成を取ることができる。第23図
のシステムの場合には、第25図Ａに示すように、モジュ
ロ４組合わせ器92′を含むモジュロ４後符号器48′は各
モジュロ２後符号器48Aの代わりとなり、第24図Ａおよ
び第24図Ｂのシステムの場合には、第25B図に示すよう
に、後符号器48A″と48A′′′が各モジュロ２後符号器
48Aの代わりとな。
８図に全体として示す構成を取ることができる。第23図
のシステムの場合には、第25図Ａに示すように、モジュ
ロ４組合わせ器92′を含むモジュロ４後符号器48′は各
モジュロ２後符号器48Aの代わりとなり、第24図Ａおよ
び第24図Ｂのシステムの場合には、第25B図に示すよう
に、後符号器48A″と48A′′′が各モジュロ２後符号器
48Aの代わりとな。
本発明の以上説明した実施例を当業者は、それの真の
要旨および範囲を逸脱することなしに、数多く変更され
ることが明らかであろう。本発明は請求の範囲んいおい
て定められるものによってのみ限定されるべきである。
要旨および範囲を逸脱することなしに、数多く変更され
ることが明らかであろう。本発明は請求の範囲んいおい
て定められるものによってのみ限定されるべきである。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/08
H04L 27/34
H04N 7/08
H04N 7/081
H04N 7/24
Claims (13)
- 【請求項１】複数のソースデータバイトを表す複数の符
号化されたデータ記号を、データフレームを含む所定数
のデータセグメントであってそのうちの所定の１つがフ
レーム同期セグメントを含むような前記所定数のデータ
セグメントに配置する過程と、前記フレーム同期セグメ
ントの直前のデータセグメントの最後のＮ個の符号化さ
れた記号を前記フレーム同期セグメントの最後のＮ個の
記号位置にコピーする過程とを含むデータフレームを構
成する方法。 - 【請求項２】請求の範囲１記載の方法であって、Ｎは12
に等しく、前記所定数のデータセグメントは313個を含
む方法。 - 【請求項３】請求の範囲１または２記載の方法であっ
て、前記フレーム同期セグメントの直前のデータセグメ
ントの最後のＮ個の符号化された記号をメモリに記憶す
るために書込む過程と、記憶された前記Ｎ個の符号化さ
れた記号を前記メモリから読出し、前記フレーム同期セ
グメントの最後のＮ個の記号位置に挿入する過程とを含
む方法。 - 【請求項４】請求の範囲１または２記載の方法であっ
て、前記フレーム同期セグメント以外の各前記データセ
グメントは、前記ソースデータバイトの隣接する群を表
す複数の符号化された前記記号をおのおの含むＮ個のは
さみ込まれたサブセグメントを含み、最初のＭ個のサブ
セグメントのおのおのの最初の記号は所定のデータセグ
メント同期記号を含み、ＭはＮより小さくて、４に等し
いか、４より大きく、残りの各セグメントの最初の符号
化されたデータ記号を、それぞれのサブセグメントの符
号化されたデータ記号に適切にはさみ込む方法。 - 【請求項５】請求の範囲４記載の方法であって、Ｎは12
に等しく、Ｍは４に等しい方法。 - 【請求項６】請求の範囲５記載の方法であって、固定し
た記号レートで複数のデータ記号を供給する過程と、前
記複数のデータ記号を符号化して、符号化された前記デ
ータ記号を得る過程とを含み、前記符号化過程は、前記
データ記号を長さが12記号間隔である遅延素子に加える
過程と、前記データセグメント同期記号に対応する記号
間隔中に、前記遅延素子の出力をそれの入力端子に帰還
する過程とを含む方法。 - 【請求項７】複数の連続するデータフレームを含むデー
タ信号を受信する手段と、復号手段とを含み、各前記デ
ータフレームは、複数のソースデータバイトを表し、か
つ所定数のデータセグメント内に配置された複数の符号
化されたデータ記号を含み、各データフレームのデータ
セグメントの所定の１つはフレーム同期セグメントを含
み、それの最後のＮ個の記号は直前のデータセグメント
の最後のＮ個の符号化されたデータ記号のコピーを含
み、前記復号手段は前記受信データ信号に応答して前記
ソースデータバイトを表す複数の見積もったデータバイ
トを得ることを特徴とする受信機。 - 【請求項８】請求の範囲７記載の受信機であって、前記
所定の数は313に等しく、Ｎは12に等しい受信機。 - 【請求項９】請求の範囲７または８記載の受信機であっ
て、前記フレーム同期セグメント以外の各前記データセ
グメントは、前記ソースデータバイトの隣接する群を表
す複数の符号化された前記記号をおのおの含むＮ個のは
さみ込まれたサブセグメントを含み、前記復号手段は、
各前記サブセグメントを独立に復号して、隣接するデー
タバイトの前記群の対応する１つを表す複数の見積もっ
たデータバイトを得るための手段を含む受信機。 - 【請求項１０】請求の範囲９記載の装置であって、各デ
ータセグメントの最初のＭ個のサブセグメントのおのお
のの最初の記号は所定のデータセグメント同期記号を含
み、ＭはＮより小さく、４に等しいか、４より大きく、
残りの各セグメントの最初の符号化されたデータ記号
が、それぞれのサブセグメントの符号化されているデー
タ記号に適切にはさみ込まれる受信機。 - 【請求項１１】請求の範囲10記載の受信機であって、Ｎ
は12に等しく、Ｍは４に等しい受信機。 - 【請求項１２】請求の範囲11記載の受信機であって、前
記復号手段は長さが12記号間隔で、前記受信手段に結合
された遅延素子と、この遅延素子の出力を、前記データ
セグメント同期記号に対応する記号間隔中に、それの入
力端子に帰還する手段とを含む受信機。 - 【請求項１３】請求の範囲11または12記載の受信機であ
って、受けた符号化されたデータ記号を、それより12記
号間隔先行する符号化されたデータ記号から差し引くた
めの手段を含み、前記受信信号に応答して同一チャネル
妨害を減少する直線フィルタと、濾波された符号化され
た各記号をそれより12記号間隔先に発生された濾波され
た符号化された記号に加える手段と、各データセグメン
トの記号間隔13〜16の間に前記加える手段の出力を前記
復号手段に供給し、さもなければ前記差し引く手段の出
力を前記復号手段に供給する手段とを含む受信機。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/272,357 US5629958A (en) | 1994-07-08 | 1994-07-08 | Data frame structure and synchronization system for digital television signal |
| US08/272,357 | 1994-07-08 | ||
| PCT/US1995/008135 WO1996002108A1 (en) | 1994-07-08 | 1995-06-29 | Data frame structure and synchronization system for digital television signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10504689A JPH10504689A (ja) | 1998-05-06 |
| JP3386136B2 true JP3386136B2 (ja) | 2003-03-17 |
Family
ID=23039452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50432796A Expired - Lifetime JP3386136B2 (ja) | 1994-07-08 | 1995-06-29 | デジタルテレビジョン信号のためのデータフレーム構造および同期システム |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5629958A (ja) |
| JP (1) | JP3386136B2 (ja) |
| KR (1) | KR100274288B1 (ja) |
| CN (1) | CN1166192C (ja) |
| BR (1) | BR9508262A (ja) |
| CA (1) | CA2194354C (ja) |
| MX (1) | MX9700153A (ja) |
| WO (1) | WO1996002108A1 (ja) |
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- 1995-06-29 WO PCT/US1995/008135 patent/WO1996002108A1/en not_active Ceased
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- 1995-06-29 MX MX9700153A patent/MX9700153A/es unknown
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