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JP3389075B2 - 半導体装置の製造方法 - Google Patents
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JP3389075B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3389075B2
JP3389075B2 JP26851397A JP26851397A JP3389075B2 JP 3389075 B2 JP3389075 B2 JP 3389075B2 JP 26851397 A JP26851397 A JP 26851397A JP 26851397 A JP26851397 A JP 26851397A JP 3389075 B2 JP3389075 B2 JP 3389075B2
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、金属−絶縁膜−半
導体（ＭＩＳ）構造のトランジスタを用いたデバイスで
あって、ゲート電極上と拡散層上に金属シリサイドを有
する高速動作可能なデバイスを搭載した半導体装置及び
その製造方法に関するものである。
【０００２】
【従来の技術】近年、金属−絶縁膜−半導体（ＭＩＳ）
構造のなかで代表的な相補型金属酸化膜半導体（ＣＭＯ
Ｓ）構造のデバイスは、微細化により集積度と高速動作
性能を向上させてきた。
【０００３】ところで微細化の推進の中で、特にクォー
ターミクロン以降においては、トランジスタの真性遅延
成分に対し、寄生素子（抵抗、容量）による成分遅延の
割合が高くなるため、高速動作を実現するにはソース及
びドレインとゲート電極の低抵抗化が必須になってきて
いる。
【０００４】この低抵抗化の一例として、ソース、ドレ
イン拡散層とゲート電極が形成された半導体基板上に、
スパッタリング法により高融点金属（例えばＴｉ、Ｃ
ｏ、Ｎｉ）膜を形成しアニールした後、未反応金属を選
択除去して拡散層上及びゲート電極上にのみ自己整合的
に低抵抗のシリサイドを形成する方法、いわゆる、サリ
サイドが用いられている。以下上述のシリサイドの形成
方法をサイサイドと記述する。
【０００５】このようなサリサイドを用いたＭＯＳ構造
の電界効果トランジスタ（ＭＯＳ−ＦＥＴ）の基本構造
の一例は、図２９に示すようになっている。
【０００６】このＭＯＳ−ＦＥＴは、図２９に示すよう
に、シリコン基板１０１、またはシリコン基板１０１内
に形成したウェル１０８の表面にゲート酸化膜１０２を
介してポリシリコンからなるゲート電極１０３が設けら
れるとともに、その左右にシリコン窒化膜からなるゲー
ト側壁１０４が配されている。
【０００７】さらに、このゲート側壁１０４の下に、浅
いソース及びドレイン１０５と、深いソース及びドレイ
ン１０６が形成され、その後、３０ｎｍ程度の高融点金
属膜が堆積された後、未反応高融点金属を除去すること
により、上記深いソース及びドレイン１０６とゲート電
極１０３上にのみ、自己整合的に形成されたシリサイド
１０７が設けられている。
【０００８】この図２９に示すように、従来のサリサイ
ドを用いた構造ではソース及びドレインを深く形成する
必要がある。これは、上記サリサイドにおけるシリサイ
ドの形成時に拡散層のシリコンが消費されるため、ソー
ス及びドレインを浅く形成した場合、接合リークが発生
してしまうからである。なお、単位金属膜厚当たりの消
費シリコン膜厚は、２．２７［ＴｉＳｉ2 ］、３．６４
［ＣｏＳｉ2 ］、１．８３［ＮｉＳｉ］である。
【０００９】すなわち、従来のサリサイドを用いたＭＯ
Ｓ−ＦＥＴにおいては、ソース、ドレイン拡散層として
浅い接合を形成した場合、この浅い接合部に接合リーク
が発生しやすくなる。そこで、この接合リークを防ぐた
め、ソース及びドレインを構成する拡散層として深い接
合を形成しなければならなくなる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
ようにソース、ドレイン拡散層として深い接合を形成す
ると、ＭＯＳ−ＦＥＴにおける短チャネル効果の発生が
顕著になる。このため、ゲート側壁長を十分に確保しな
ければならず、これが微細化の障害となっている。
【００１１】また、サイサイドを用いた構造の場合、ソ
ース及びドレインにおける寄生抵抗全体に対して、シリ
サイド／シリコン界面のコンタクト抵抗と、浅い接合部
の抵抗の占める割合が非常に大きい。よって、上記寄生
抵抗は、拡散層上に形成するシリサイド膜のシート抵抗
が変化しても、あまり変化しない。例えば、寄生抵抗を
真性抵抗の５％に設定すると、微細化とともに寄生抵抗
を縮小していく必要があるが、上述の理由から拡散層上
に形成するシリサイド膜の膜厚は現状より薄くしてもか
まわない。
【００１２】一方、高速動作を可能にするには、例えば
ＣＭＯＳインバータのゲート遅延時間を減少させる必要
が有り、そのためには低抵抗のゲート電極が必要になっ
てくる。
【００１３】図３０は、ゲート長の各世代に対して要求
される、ソース、ドレイン拡散層上とゲート電極上のシ
リサイド膜のシート抵抗を示す図である。
【００１４】ここで、単純化するためシリサイド膜の抵
抗率が寸法に依存しない、すなわち、いわゆる細線効果
がなく細線化によって変化しないと仮定すると、シリサ
イド膜のシート抵抗はその膜厚に逆比例する。従って、
図３１に示すように、ゲート長が短くなるにしたがっ
て、ゲート電極上のシリサイド膜の膜厚は今後厚くして
いく必要がある。
【００１５】そこで本発明は、上記課題に鑑みてなされ
たものであり、ゲート電極上のシリサイド膜の膜厚がソ
ース、ドレイン拡散層上のシリサイド膜の膜厚より、十
分厚いＭＩＳトランジスタを実現し得る構造を有する半
導体装置の製造方法を提供し、また、この製造方法によ
り得られるサリサイド構造を有し、より微細化及び高速
動作を推進することができる半導体装置を提供すること
を目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体装置は、半導体基板上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲー
ト電極を形成する工程と、前記半導体基板内にソース及
びドレイン拡散層を形成する工程と、前記ソース及びド
レイン拡散層に、シリサイド化を阻害する原子を選択的
に導入する工程と、前記ゲート電極上、及びソース及び
ドレイン拡散層上に高融点金属膜を形成する工程と、前
記高融点金属膜をシリサイド化し、前記ソース及びドレ
イン拡散層上に第１のシリサイド膜を形成すると共に、
前記ゲート電極上に前記第１のシリサイド膜より膜厚が
厚い第２のシリサイド膜を形成する工程とを具備するこ
とを特徴とする。
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。
【００３５】［第１の実施の形態］まず、本発明に係る
第１の実施の形態として、サリサイド構造を有する半導
体装置について説明する。
【００３６】図１は、上記サリサイド構造を有する半導
体装置の構造を示す図である。
【００３７】図１に示すように、シリコン半導体基板２
上には素子分離領域４が形成され、この素子分離領域４
間の素子形成領域にはウェル６が形成されている。さら
に、上記素子形成領域の能動素子部には、シリコン酸化
膜からなるゲート絶縁膜８が形成されている。
【００３８】さらに、上記ゲート絶縁膜８上には、ポリ
シリコン膜１０及びこのポリシリコン膜１０上に積層さ
れたチタンシリサイド膜１２などのシリサイド膜からな
るポリサイド型のゲート電極が形成されている。上記ゲ
ート電極の両側の側壁には、シリコン窒化膜からなるゲ
ート側壁１４が形成されている。
【００３９】また、上記ゲート側壁１４の下のシリコン
半導体基板２内には、ソース及びドレインを構成する浅
い接合（拡散層）１６が形成され、さらにこの両側には
同様にソース及びドレインを構成する深い接合（拡散
層）１８が形成されている。さらに、上記深い接合１８
の上部には、チタンシリサイド膜２０などからなるシリ
サイド膜が形成されている。
【００４０】このようなサリサイド構造において、ゲー
ト電極を構成するポリシリコン膜１０上に形成された上
記チタンシリサイド膜１２は、ソース及びドレインを構
成する深い接合（拡散層）１８上に形成された上記チタ
ンシリサイド膜２０に対して、１．２倍以上、好ましく
は２倍以上厚い膜厚を有している。このためには、例え
ばこれらチタンシリサイド膜１２、２０の膜厚をそれぞ
れ、ゲート電極（ポリシリコン膜１０）上で６０ｎｍ以
上、拡散層（深い接合１８）上で５０ｎｍ以下とすれば
よい。
【００４１】なお、本第１の実施の形態では、ゲート電
極を構成するシリサイド膜と、ソース及びドレインを構
成するシリサイド膜を、チタン（Ｔｉ）のケイ化物であ
るチタンシリサイド膜１２、２０としたが、これに限る
わけではなく、例えばコバルト（Ｃｏ）、ニッケル（Ｎ
ｉ）など、その他の高融点金属のケイ化物であってもよ
い。
【００４２】また、ゲート絶縁膜８をシリコン酸化膜と
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、使用するシリコン半導体基板２は、ｐ形あるいはｎ
形のいずれの導電形であってもよい。
【００４３】以上説明したように本第１の実施の形態に
よれば、ゲート電極上に形成される上記チタンシリサイ
ド膜１２の膜厚を従来通常に用いられている膜厚より厚
く、あるいはソース、ドレイン拡散層上に形成される上
記チタンシリサイド膜２０の膜厚を従来通常に用いられ
ている膜厚より薄くして、チタンシリサイド膜２０の膜
厚に対してチタンシリサイド膜１２の膜厚が１．２倍以
上厚いサリサイド構造にすることにより、微細化及び高
速動作を可能にするＭＩＳトランジスタを有する半導体
装置が実現できる。
【００４４】次に、上記第１の実施の形態の変形例とし
てのサリサイド構造を有する半導体装置について説明す
る。
【００４５】図２は、上記第１の実施の形態の変形例の
サリサイド構造を有する半導体装置の構造を示す図であ
る。
【００４６】図１に示した上記第１の実施の形態におい
ては、ゲート電極の両側の側壁に、ゲート側壁１４とし
てシリコン窒化膜を形成したが、この変形例の半導体装
置は、図２に示すように上記シリコン窒化膜に代えてシ
リコン酸化膜からなるゲート側壁２２を有するものであ
る。その他の構成については、上記第１の実施の形態と
同様であるため、同じ符号を付し説明は省略する。
【００４７】この変形例によれば、上記第１の実施の形
態と同様に、ゲート電極上に形成される上記チタンシリ
サイド膜１２の膜厚を従来通常に用いられている膜厚よ
り厚く、あるいはソース、ドレイン拡散層上に形成され
る上記チタンシリサイド膜２０の膜厚を従来通常に用い
られている膜厚より薄くして、チタンシリサイド膜２０
の膜厚に対してチタンシリサイド膜１２の膜厚が１．２
倍以上厚いサリサイド構造にすることにより、微細化及
び高速動作を可能にするＭＩＳトランジスタを有する半
導体装置が実現できる。
【００４８】［第２の実施の形態］次に、第２の実施の
形態として、図１に示した上記第１の実施の形態のサリ
サイド構造を有する半導体装置の製造方法について説明
する。
【００４９】まず、ｐ形シリコン半導体基板２ａ上に、
埋め込み素子分離法により深さ約３００ｎｍの素子分離
領域４を形成する。この素子分離領域４間の素子形成領
域のシリコン基板２ａ表面に、約１０ｎｍのバッファ酸
化膜を形成する。
【００５０】続いて、シリコン基板２ａ上の上記素子形
成領域に、イオン注入法によりウェル６、２４及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、ｎウェル６の形成では
リン（Ｐ+ ）を加速エネルギー５００［ｋｅＶ］、ドー
ズ量３×１０13［ｃｍ-2］で、そのチャネルの形成では
ホウ素（Ｂ+ ）を加速エネルギー５０［ｋｅＶ］、ドー
ズ量１．５×１０13［ｃｍ-2］で注入する。また、ｐウ
ェル２４の形成では、ホウ素（Ｂ+ ）を加速エネルギー
２６０［ｋｅＶ］、ドーズ量２×１０13［ｃｍ-2］で、
そのチャネルの形成ではリン（Ｐ+ ）を加速エネルギー
１３０［ｋｅＶ］、ドーズ量１．０×１０13［ｃｍ-2］
で注入する。
【００５１】次に、上記バッファ酸化膜を除去した後、
熱酸化法あるいはＬＰＣＶＤ法により、２．５〜６．０
ｎｍのシリコン酸化膜からなるゲート絶縁膜８を形成す
る。このゲート絶縁膜８上に、ＬＰＣＶＤ法によりゲー
ト電極となるポリシリコン膜１０を２００ｎｍ形成し、
さらにこのポリシリコン膜１０上にＬＰＣＶＤ法等によ
り、ゲート電極のキャップ（保護膜）となるシリコン酸
化膜２６を３０ｎｍ形成する。
【００５２】その後、上記シリコン酸化膜２６上にフォ
トレジスト膜を塗布し、光リソグラフィ法、Ｘ線リソグ
ラフィ法、あるいは電子ビーム露光法により、上記フォ
トレジスト膜をパターニングする。続いて、反応性イオ
ンエッチング（ＲＩＥ）法により上記シリコン酸化膜２
６、ポリシリコン膜１０をエッチングしてゲート電極を
形成する。
【００５３】さらに、ｎウェル６、ｐウェル２４にそれ
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合（拡散層）１６、２８を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記拡散
層１６の形成ではＢＦ2 + を加速エネルギー１０［ｋｅ
Ｖ］、ドーズ量５．０×１０14［ｃｍ-2］ドーズ量１０
［ｋｅＶ］、５．０×１０14［ｃｍ-2］で注入する。ま
た、上記拡散層２８の形成では、ヒ素（Ａｓ+ ）を加速
エネルギー１５［ｋｅＶ］、ドーズ量５．０×１０
14［ｃｍ-2］で注入する。ここまでの工程が終了した半
導体装置を図３に示す。
【００５４】次に、シリコン基板２ａ全面に、ＬＰＣＶ
Ｄ法によりシリコン窒化膜を堆積する。その後、ＲＩＥ
法により上記シリコン窒化膜を異方性エッチングして、
上記ゲート電極の側壁にゲート側壁１４を形成する。続
いて、ｎウェル６、ｐウェル２４にそれぞれイオン注入
法により、ソース、ドレインとなる深い接合（拡散層）
１８、３０を形成する。このときのイオン注入は、通常
のイオン注入条件にて行われ、上記拡散層１８の形成で
はＢＦ2 + を加速エネルギー３０［ｋｅＶ］、ドーズ量
４．０×１０15［ｃｍ-2］で注入する。また、上記拡散
層３０の形成では、ヒ素（Ａｓ+ ）を加速エネルギー５
０［ｋｅＶ］、ドーズ量４．０×１０15［ｃｍ-2］ドー
ズ量５０［ｋｅＶ］、４．０×１０15［ｃｍ-2］で注入
する。
【００５５】なおこのとき、同時にゲート電極のポリシ
リコン膜１０にもシリコン酸化膜２６を通して不純物が
ドーピングされており、活性化ＲＴＡにより熱処理する
ことによって、拡散層１８、３０、及びゲート電極のポ
リシリコン膜１０ともに、通常１．０×１０20［ｃ
ｍ-3］以上の活性化したドーパントが生成される。ここ
までの工程が終了した半導体装置を図４に示す。
【００５６】続いて、図５に示すように、イオン注入法
により低加速でフッ素（あるいは窒素、酸素）原子を、
上記拡散層１８、３０の上部１８ａ、３０ａにのみ注入
する。イオン注入条件は、例えば加速エネルギー３〜１
０［ｋｅＶ］、ドーズ量１．０×１０14〜１．０×１０
15［ｃｍ-2］程度である。
【００５７】このとき、拡散層１８、３０上のゲート酸
化膜８は、上記ゲート側壁１４を形成したときの異方性
エッチングにより除去されるか、あるいはかなり薄くな
っているため、上記フッ素のイオン注入を妨げることは
ない。一方、ゲート電極のポリシリコン膜１０上にはシ
リコン酸化膜２６が形成されているため、このポリシリ
コン膜１０内には上記フッ素は注入されない。
【００５８】ここで、上記フッ素（あるいは窒素、酸
素）原子は、シリコン中に存在する場合、そのシリコン
のシリサイド化を阻害する原子として知られている。よ
って、上記拡散層１８、３０の上部１８ａ、３０ａに注
入されたフッ素（あるいは窒素、酸素）原子は、後述す
る工程において、拡散層１８の上部１８ａ及び拡散層３
０の上部３０ａに形成されるシリサイド膜の形成速度を
遅くする働きをする。ここまでの工程が終了した半導体
装置を図５に示す。
【００５９】次に、図６に示すように、ゲート電極上の
キャップであるシリコン酸化膜２６をウェットエッチン
グ法により除去する。さらに、図７に示すように、スパ
ッタリング法により金属チタニウム（Ｔｉ）３２を４０
ｎｍ堆積し、その後、ＲＴＡにより熱処理（７００℃、
３０ｓｅｃ）を行う。
【００６０】続いて、図８に示すように、硫酸と過酸化
水素の混合溶液による未反応金属の選択除去法を用い
て、未反応チタニウムを選択的に除去し、その後、ＲＴ
Ａにより熱処理（８５０℃、２０ｓｅｃ）して、ゲート
電極のポリシリコン膜１０上及び拡散層１８、３０の上
部１８ａ、３０ａにのみ、それぞれチタンシリサイド膜
１２、２０を形成する。
【００６１】このとき、上述したように、拡散層１８、
３０の上部１８ａ、３０ａには、シリサイド化を阻害す
るフッ素原子が存在するため、上部１８ａ、３０ａに形
成されるチタンシリサイド膜２０の形成速度は遅くな
る。一方、ポリシリコン膜１０上のチタンシリサイド膜
１２はシリサイド化が阻害されることなく、通常の形成
速度により形成される。これにより、ポリシリコン膜１
０上のチタンシリサイド膜１２の膜厚は、拡散層１８、
３０上のチタンシリサイド膜２０の膜厚に比べて１．２
倍以上の膜厚を有するようにする。
【００６２】以上の工程により、図１に示した第１の実
施の形態のサリサイド構造を形成することができる。な
お、以降の半導体装置の製造方法については、通常のＭ
ＯＳ−ＦＥＴの製造工程に従って行えばよい。
【００６３】以上説明したように本第２の実施の形態に
よれば、拡散層上にのみシリサイド化を阻害する原子を
注入して、拡散層上のシリサイドの形成速度を遅らせる
ことにより、拡散層上のシリサイド膜の膜厚に比べてゲ
ート電極上のシリサイド膜の膜厚が相対的に厚いサリサ
イド構造を構成することができる。ここで、ゲート電極
上のシリサイド膜の膜厚は、拡散層上のシリサイド膜の
膜厚に対して１．２倍以上厚いものとなる。
【００６４】なお、本第２の実施の形態では、ゲート電
極を構成する上記チタンシリサイド膜１２と、ソース及
びドレインを構成する上記チタンシリサイド膜２０を、
チタン（Ｔｉ）のケイ化物としたが、これに限るわけで
はなく、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）な
ど、その他の高融点金属のケイ化物としてもよい。
【００６５】また、ゲート絶縁膜８をシリコン酸化膜と
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第２の実施の形態では、ｐ型シリコン半導体基板
を用いて製造したが、ｎ型シリコン半導体基板を用いて
製造してもよい。
【００６６】［第３の実施の形態］次に、第３の実施の
形態として、図２に示した上記第１の実施の形態の変形
例のサリサイド構造を有する半導体装置の製造方法につ
いて説明する。
【００６７】まず、上記第２の実施の形態と同様に、ｐ
形シリコン半導体基板２ａ上に、埋め込み素子分離法に
より深さ約３００ｎｍの素子分離領域４を形成する。こ
の素子分離領域４間の素子形成領域のシリコン基板２ａ
表面に、約１０ｎｍのバッファ酸化膜を形成する。
【００６８】続いて、シリコン基板２ａ上の上記素子形
成領域に、イオン注入法によりウェル６、２４及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、上記第２の実施の形態
と同様である。
【００６９】次に、上記バッファ酸化膜を除去した後、
熱酸化法あるいはＬＰＣＶＤ法により、２．５〜６．０
ｎｍのシリコン酸化膜からなるゲート絶縁膜８を形成す
る。このゲート絶縁膜８上に、ＬＰＣＶＤ法によりゲー
ト電極となるポリシリコン膜１０を２００ｎｍ形成し、
さらにこのポリシリコン膜１０上にＬＰＣＶＤ法等によ
り、ゲート電極のキャップ（保護膜）となるシリコン窒
化膜４０を３０ｎｍ形成する。
【００７０】その後、上記シリコン窒化膜４０上にフォ
トレジスト膜を塗布し、光リソグラフィ法、Ｘ線リソグ
ラフィ法、あるいは電子ビーム露光法により、上記フォ
トレジスト膜をパターニングする。続いて、反応性イオ
ンエッチング（ＲＩＥ）法により上記シリコン窒化膜４
０、ポリシリコン膜１０をエッチングしてゲート電極を
形成する。
【００７１】その後、ｎウェル６、ｐウェル２４にそれ
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合（拡散層）１６、２８を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第２
の実施の形態と同様である。ここまでの工程が終了した
半導体装置を図９に示す。
【００７２】次に、シリコン基板２ａ全面に、ＬＰＣＶ
Ｄ法によりシリコン酸化膜を堆積する。その後、ＲＩＥ
法により上記シリコン酸化膜を異方性エッチングして、
上記ゲート電極の側壁にゲート側壁２２を形成する。続
いて、ｎウェル６、ｐウェル２４にそれぞれイオン注入
法により、ソース、ドレインとなる深い接合（拡散層）
１８、３０を形成する。このときのイオン注入は、通常
のイオン注入条件にて行われ、上記第２の実施の形態と
同様である。
【００７３】なおこのとき、同時にゲート電極のポリシ
リコン膜１０にもシリコン窒化膜４０を通して不純物が
ドーピングされており、活性化ＲＴＡにより熱処理する
ことによって、拡散層１８、３０、及びゲート電極のポ
リシリコン膜１０ともに、通常１．０×１０20［ｃ
ｍ-3］以上の活性化したドーパントが生成される。ここ
までの工程が終了した半導体装置を図１０に示す。
【００７４】続いて、図１１に示すように、熱酸化法あ
るいは化学的酸化法により上記拡散層１８、３０上に、
シリコン酸化膜４２を３．０〜５．０ｎｍ形成する。そ
の後、図１２に示すように、ゲート電極上のキャップで
あるシリコン窒化膜４０をホット燐酸などのウェットエ
ッチング法により除去する。この状態では、ゲート電極
のポリシリコン１０上には、極微量の自然酸化膜しか存
在しないが、一方、拡散層１８、３０上にはシリコン酸
化膜４２が依然として存在している。
【００７５】さらに、図１３に示すように、スパッタリ
ング法により金属チタニウム（Ｔｉ）４４を４０ｎｍ堆
積し、その後、ＲＴＡにより熱処理（７００℃、３０ｓ
ｅｃ）を行う。続いて、図１４に示すように、硫酸と過
酸化水素の混合溶液による未反応金属の選択除去法を用
いて、未反応チタニウムを選択的に除去し、その後、Ｒ
ＴＡにより熱処理（８５０℃、２０ｓｅｃ）して、ゲー
ト電極のポリシリコン膜１０上及び拡散層１８、３０上
にのみ、それぞれチタンシリサイド膜１２、２０を形成
する。
【００７６】このとき、上述したように、拡散層１８、
３０上にはシリコン酸化膜４２が厚く存在しているた
め、上記金属チタニウム４４はシリコン酸化膜４２中の
酸素を還元することにある程度まで費やされる。このた
め、拡散層１８、３０上に形成されるチタンシリサイド
膜２０の形成速度は遅くなる。一方、ポリシリコン膜１
０上のチタンシリサイド膜１２はシリサイド化が阻害さ
れることなく、通常の形成速度により形成される。した
がって、ポリシリコン膜１０上のチタンシリサイド膜１
２の膜厚は、拡散層１８、３０上のチタンシリサイド膜
２０の膜厚に比べて１．２倍以上の膜厚を有するように
なる。
【００７７】以上の工程により、図２に示した第１の実
施の形態の変形例のサリサイド構造を形成することがで
きる。なお、以降の半導体装置の製造方法については、
通常のＭＯＳ−ＦＥＴの製造工程に従って行えばよい。
【００７８】以上説明したように本第３の実施の形態に
よれば、拡散層上にのみ酸化膜を形成しておき、この酸
化膜上に形成されるチタニウムが酸素を還元することに
費やされるようにすることにより、拡散層上のシリサイ
ドの形成速度を遅らせる。これにより、拡散層上のシリ
サイド膜の膜厚に比べてゲート電極上のシリサイド膜の
膜厚が相対的に厚いサリサイド構造を構成することがで
きる。ここで、ゲート電極上のシリサイド膜の膜厚は、
拡散層上のシリサイド膜の膜厚に対して１．２倍以上厚
いものとなる。またこれとは逆に、ゲート電極上にシリ
コン酸化膜を形成し、このゲート側壁をシリコン窒化膜
で形成し、さらに、上記拡散層上にシリコン窒化膜を形
成した後、ゲート電極上のキャップであるシリコン酸化
膜をウェットエッチング法で除去することにより、上記
拡散層上のシリコン窒化膜をシリサイド化を阻害するた
めの膜として用いることも可能である。
【００７９】なお、本第３の実施の形態では、ゲート電
極を構成する上記チタンシリサイド膜１２と、ソース及
びドレインを構成する上記チタンシリサイド膜２０を、
チタン（Ｔｉ）のケイ化物としたが、これに限るわけで
はなく、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）な
ど、その他の高融点金属のケイ化物としてもよい。
【００８０】また、ゲート絶縁膜８をシリコン酸化膜と
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第３の実施の形態では、ｐ型シリコン半導体基板
を用いて製造したが、ｎ型シリコン半導体基板を用いて
製造してもよい。
【００８１】［第４の実施の形態］次に、第４の実施の
形態として、図１に示した上記第１の実施の形態のサリ
サイド構造を有する半導体装置の製造方法について説明
する。
【００８２】まず、上記第２の実施の形態と同様に、ｐ
形シリコン半導体基板２ａ上に、埋め込み素子分離法に
より深さ約３０ｎｍの素子分離領域４を形成する。この
素子分離領域４間の素子形成領域のシリコン基板２ａ表
面に、約１０ｎｍのバッファ酸化膜を形成する。
【００８３】続いて、シリコン基板２ａ上の上記素子形
成領域に、イオン注入法によりウェル６、２４及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、上記第２の実施の形態
と同様である。
【００８４】次に、上記バッファ酸化膜を除去した後、
熱酸化法あるいはＬＰＣＶＤ法により、２．５〜６．０
ｎｍのシリコン酸化膜からなるゲート絶縁膜８を形成す
る。このゲート絶縁膜８上に、ＬＰＣＶＤ法によりゲー
ト電極となるポリシリコン膜１０を２００ｎｍ形成す
る。
【００８５】その後、上記ポリシリコン膜１０上にフォ
トレジスト膜を塗布し、光リソグラフィ法、Ｘ線リソグ
ラフィ法、あるいは電子ビーム露光法により、上記フォ
トレジスト膜をパターニングする。続いて、反応性イオ
ンエッチング（ＲＩＥ）法により上記ポリシリコン膜１
０をエッチングしてゲート電極を形成する。
【００８６】さらに、ｎウェル６、ｐウェル２４にそれ
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合（拡散層）１６、２８を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第２
の実施の形態と同様である。次に、シリコン基板２ａ全
面に、ＬＰＣＶＤ法によりシリコン窒化膜を堆積する。
その後、ＲＩＥ法により上記シリコン窒化膜を異方性エ
ッチングして、上記ゲート電極の側壁にゲート側壁１４
を形成する。続いて、ｎウェル６、ｐウェル２４にそれ
ぞれイオン注入法により、ソース、ドレインとなる深い
接合（拡散層）１８、３０を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第２
の実施の形態と同様である。
【００８７】なおこのとき、ゲート電極のポリシリコン
膜１０には、直にイオン注入されるため、高濃度の不純
物がドーピングされており、活性化ＲＴＡにより熱処理
することによって、拡散層１８、３０、及びゲート電極
のポリシリコン膜１０ともに、通常１．０×１０20［ｃ
ｍ-3］以上の活性化したドーパントが生成される。ここ
までの工程が終了した半導体装置を図１５に示す。
【００８８】次に、図１６に示すように、シリコン基板
２ａ全面に、ＬＰＣＶＤ法により例えばＢＰＳＧなどの
絶縁膜５０を、６００ｎｍ程度堆積する。その後、ＣＭ
Ｐ（化学的機械的研磨）により上記絶縁膜５０の表面を
平坦化し、さらにポリシリコン膜１０をストッパにし
て、ＣＭＰによるか、あるいはＲＩＥ法によりエッチバ
ックすることにより、図１７に示すように、上記ポリシ
リコン膜１０の表面のみを露出させる。
【００８９】続いて、図１８に示すように、イオン注入
法により低加速でゲルマニウム（あるいはシリコン、ヒ
素、アンチモン）原子を、ゲート電極のポリシリコン膜
１０にのみ注入する。イオン注入条件は、例えば加速エ
ネルギー３〜１０［ｋｅＶ］、ドーズ量１．０×１０14
〜１．０×１０15［ｃｍ-2］程度である。すると、この
ポリシリコン膜１０の表面近傍がアモルファス化され、
アモルファス層５２が形成される。このとき、上記ポリ
シリコン膜１０以外の領域は絶縁膜５０で覆われている
ため、このポリシリコン膜１０以外の領域にはゲルマニ
ウムは注入されない。
【００９０】ここで、表面状態がアモルファス状態にな
っているシリコンをシリサイド化する場合、シリサイド
の形成が促進されることが知られている。よって、ゲー
ト電極の上記ポリシリコン膜１０表面に形成されたアモ
ルファス層５２は、後述する工程において、ポリシリコ
ン膜１０上に形成されるシリサイド膜の形成速度を速く
する働きをする。ここまでの工程が終了した半導体装置
を図１８に示す。
【００９１】次に、図１９に示すように、上記絶縁膜５
０を弗化アンモニウムなどのウェットエッチング法によ
り除去する。なお、上記アモルファス層５２が形成され
た後ここまでの工程において、熱処理が行われないた
め、ポリシリコン膜１０の表面はアモルファス状態に保
たれている。
【００９２】さらに、上記ポリシリコン膜１０上に、ス
パッタリング法により金属チタニウム（Ｔｉ）を４０ｎ
ｍ堆積し、その後、ＲＴＡにより熱処理（７００℃、３
０ｓｅｃ）を行う。続いて、図２０に示すように、硫酸
と過酸化水素の混合溶液による未反応金属の選択除去法
を用いて、未反応チタニウムを選択的に除去し、その
後、ＲＴＡにより熱処理（８５０℃、２０ｓｅｃ）し
て、ゲート電極のポリシリコン膜１０上及び拡散層１
８、３０上にのみ、それぞれチタンシリサイド膜１２、
２０を形成する。
【００９３】このとき、上述したように、ゲート電極の
ポリシリコン膜１０の表面のみにアモルファス層５２が
形成されているため、このポリシリコン膜１０上に形成
されるチタンシリサイド膜１２の形成速度は速くなる。
一方、拡散層１８、３０上のチタンシリサイド膜２０
は、通常の形成速度により形成される。したがって、ポ
リシリコン膜１０上のチタンシリサイド膜１２の膜厚
は、拡散層上のチタンシリサイド膜２０の膜厚に比べて
１．２倍以上の膜厚を有するようになる。
【００９４】以上の工程により、図１に示した第１の実
施の形態のサリサイド構造を形成することができる。な
お、以降の半導体装置の製造方法については、通常のＭ
ＯＳ−ＦＥＴの製造工程に従って行えばよい。
【００９５】以上説明したように本第４の実施の形態に
よれば、ゲート電極上にのみアモルファス層を形成し
て、このゲート電極上のシリサイドの形成速度を速くす
ることにより、拡散層上のシリサイド膜の膜厚に比べて
ゲート電極上のシリサイド膜の膜厚が相対的に厚いサリ
サイド構造を構成することができる。ここで、ゲート電
極上のシリサイド膜の膜厚は、拡散層上のシリサイド膜
の膜厚に対して１．２倍以上厚いものとなる。
【００９６】なお、本第４の実施の形態では、ゲート電
極を構成する上記チタンシリサイド膜１２と、ソース及
びドレインを構成する上記チタンシリサイド膜２０を、
チタン（Ｔｉ）のケイ化物としたが、これに限るわけで
はなく、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）な
ど、その他の高融点金属のケイ化物としてもよい。
【００９７】また、ゲート絶縁膜８をシリコン酸化膜と
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第４の実施の形態では、ｐ型シリコン半導体基板
を用いて製造したが、ｎ型シリコン半導体基板を用いて
製造してもよい。
【００９８】［第５の実施の形態］次に、第５の実施の
形態として、図１に示した上記第１の実施の形態のサリ
サイド構造を有する半導体装置の製造方法について説明
する。
【００９９】まず、上記第２の実施の形態と同様に、ｐ
形シリコン半導体基板２ａ上に、埋め込み素子分離法に
より深さ約３００ｎｍの素子分離領域４を形成する。こ
の素子分離領域４間の素子形成領域のシリコン基板２ａ
表面に、約１０ｎｍのバッファ酸化膜を形成する。
【０１００】続いて、シリコン基板２ａ上の上記素子形
成領域に、イオン注入法によりウェル６、２４及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、上記第２の実施の形態
と同様である。
【０１０１】次に、上記バッファ酸化膜を除去した後、
熱酸化法あるいはＬＰＣＶＤ法により、２．５〜６．０
ｎｍのシリコン酸化膜からなるゲート絶縁膜８を形成す
る。このゲート絶縁膜８上に、ＬＰＣＶＤ法によりゲー
ト電極となるアモルファスシリコン膜６０を２００ｎｍ
形成する。
【０１０２】その後、上記アモルファスシリコン膜６０
上にフォトレジスト膜を塗布し、光リソグラフィ法、Ｘ
線リソグラフィ法、あるいは電子ビーム露光法により、
上記フォトレジスト膜をパターニングする。続いて、反
応性イオンエッチング（ＲＩＥ）法により上記アモルフ
ァスシリコン膜６０をエッチングしてゲート電極状に加
工する。
【０１０３】その後、ｎウェル６、ｐウェル２４にそれ
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合（拡散層）１６、２８を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第２
の実施の形態と同様である。次に、シリコン基板２ａ全
面に、ＬＰＣＶＤ法によりシリコン窒化膜を堆積する。
その後、ＲＩＥ法により上記シリコン窒化膜を異方性エ
ッチングして、上記ゲート電極状のアモルファスシリコ
ン膜６０の側壁にゲート側壁１４を形成する。続いて、
ｎウェル６、ｐウェル２４にそれぞれイオン注入法によ
り、ソース、ドレインとなる深い接合（拡散層）１８、
３０を形成する。このときのイオン注入は、通常のイオ
ン注入条件にて行われ、上記第２の実施の形態と同様で
ある。
【０１０４】なお、上記アモルファスシリコン膜６０が
ポリシリコンに変化しないようにするために、アモルフ
ァスシリコン膜６０を堆積した後は、熱処理工程を極力
行わないようにする。ここまでの工程が終了した半導体
装置を図２１に示す。
【０１０５】続いて、図２２に示すように、スパッタリ
ング法により金属チタニウム（Ｔｉ）６２を４０ｎｍ堆
積し、その後、ＲＴＡにより熱処理（７００℃、３０ｓ
ｅｃ）を行う。さらに、図２３に示すように、硫酸と過
酸化水素の混合溶液による未反応金属の選択除去法を用
いて、未反応チタニウムを選択的に除去し、その後、Ｒ
ＴＡにより熱処理（８５０℃、２０ｓｅｃ）して、ゲー
ト電極状のアモルファスシリコン膜６０上及び拡散層１
８、３０上にのみ、それぞれチタンシリサイド膜１２、
２０を形成する。なお、ＲＴＡによる２回の上記熱処理
により、アモルファスシリコン膜６０がポリシリコン膜
に変化するとともに、拡散層１８、３０及びゲート電極
中のドーパントが活性化される。
【０１０６】このとき、上述したように、ゲート電極が
サリサイド時にはアモルファスシリコン膜６０であるた
め、このアモルファスシリコン膜６０上に形成されるチ
タンシリサイド膜１２の形成速度は速くなる。一方、拡
散層１８、３０上のチタンシリサイド膜２０は、通常の
形成速度により形成される。したがって、熱処理により
ポリシリコン化するアモルファスシリコン膜６０上のチ
タンシリサイド膜１２の膜厚は、拡散層１８、３０上の
チタンシリサイド膜２０の膜厚に比べて１．２倍以上の
膜厚を有するようになる。
【０１０７】以上の工程により、図１に示した第１の実
施の形態のサリサイド構造を形成することができる。な
お、以降の半導体装置の製造方法については、通常のＭ
ＯＳ−ＦＥＴの製造工程に従って行えばよい。
【０１０８】以上説明したように本第５の実施の形態に
よれば、ゲート電極をアモルファスシリコンを用いて形
成して、このゲート電極上のシリサイドの形成速度を速
くすることにより、拡散層上のシリサイド膜の膜厚に比
べてゲート電極上のシリサイド膜の膜厚が相対的に厚い
サリサイド構造を構成することができる。ここで、ゲー
ト電極上のシリサイド膜の膜厚は、拡散層上のシリサイ
ド膜の膜厚に対して１．２倍以上厚いものとなる。
【０１０９】なお、本第５の実施の形態では、ゲート電
極を構成する上記チタンシリサイド膜１２と、ソース及
びドレインを構成する上記チタンシリサイド膜２０を、
チタン（Ｔｉ）のケイ化物としたが、これに限るわけで
はなく、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）な
ど、その他の高融点金属のケイ化物としてもよい。
【０１１０】また、ゲート絶縁膜８をシリコン酸化膜と
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第５の実施の形態では、ｐ型シリコン半導体基板
を用いて製造したが、ｎ型シリコン半導体基板を用いて
製造してもよい。
【０１１１】［第６の実施の形態］次に、第６の実施の
形態として、図１に示した上記第１の実施の形態のサリ
サイド構造を有する半導体装置の製造方法について説明
する。
【０１１２】まず、上記第２の実施の形態と同様に、ｐ
形シリコン半導体基板２ａ上に、埋め込み素子分離法に
より深さ約３００ｎｍの素子分離領域４を形成する。こ
の素子分離領域４間の素子形成領域のシリコン基板２ａ
表面に、約１０ｎｍのバッファ酸化膜を形成する。
【０１１３】続いて、シリコン基板２ａ上の上記素子形
成領域に、イオン注入法によりウェル６、２４及びチャ
ネルの形成を行う。このときのイオン注入は、例えば通
常のイオン注入条件にて行われ、上記第２の実施の形態
と同様である。
【０１１４】次に、上記バッファ酸化膜を除去した後、
熱酸化法あるいはＬＰＣＶＤ法により、２．５〜６．０
ｎｍのシリコン酸化膜からなるゲート絶縁膜８を形成す
る。このゲート絶縁膜８上に、ＬＰＣＶＤ法によりゲー
ト電極となるポリシリコン膜１０を２００ｎｍ形成す
る。
【０１１５】その後、上記ポリシリコン膜１０上にフォ
トレジスト膜を塗布し、光リソグラフィ法、Ｘ線リソグ
ラフィ法、あるいは電子ビーム露光法により、上記フォ
トレジスト膜をパターニングする。続いて、反応性イオ
ンエッチング（ＲＩＥ）法により上記ポリシリコン膜１
０をエッチングしてゲート電極を形成する。
【０１１６】その後、ｎウェル６、ｐウェル２４にそれ
ぞれイオン注入法により、ソース、ドレインとなる浅い
接合（拡散層）１６、２８を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第２
の実施の形態と同様である。次に、シリコン基板２ａ全
面に、ＬＰＣＶＤ法によりシリコン窒化膜を堆積する。
その後、ＲＩＥ法により上記シリコン窒化膜を異方性エ
ッチングして、上記ゲート電極の側壁にゲート側壁１４
を形成する。続いて、ｎウェル６、ｐウェル２４にそれ
ぞれイオン注入法により、ソース、ドレインとなる深い
接合（拡散層）１８、３０を形成する。このときのイオ
ン注入は、通常のイオン注入条件にて行われ、上記第２
の実施の形態と同様である。
【０１１７】なおこのとき、ゲート電極のポリシリコン
膜１０には、直にイオン注入されるため、高濃度の不純
物がドーピングされており、活性化ＲＴＡにより熱処理
することによって、拡散層１８、３０、及びゲート電極
のポリシリコン膜１０ともに、通常１．０×１０20［ｃ
ｍ-3］以上の活性化したドーパントが生成される。
【０１１８】続いて、スパッタリング法により金属チタ
ニウム（Ｔｉ）を２０〜３０ｎｍ堆積し、その後、ＲＴ
Ａにより熱処理（７００℃、３０ｓｅｃ）を行う。さら
に、硫酸と過酸化水素の混合溶液による未反応金属の選
択除去法を用いて、未反応チタニウムを選択的に除去
し、その後、ＲＴＡにより熱処理（８５０℃、２０ｓｅ
ｃ）を行って、ゲート電極のポリシリコン膜１０上及び
拡散層１８、３０上にのみ、それぞれチタンシリサイド
膜７０、２０を形成する。
【０１１９】以上のようなサリサイドの一般的な製造方
法により、ゲート電極のポリシリコン膜１０上及び拡散
層１８、３０上に、膜厚のほぼ等しいチタンシリサイド
膜７０、２０を形成する。但し、上記ポリシリコン膜１
０上及び拡散層１８、３０上に堆積させる金属チタニウ
ムは、他の実施の形態に比べて薄いため、他の実施の形
態より膜厚の薄いチタンシリサイド膜７０、２０が形成
される。ここまでの工程が終了した半導体装置を図２４
に示す。
【０１２０】次に、図２５に示すように、シリコン基板
２ａ全面に、ＬＰＣＶＤ法により例えばＢＰＳＧなどの
絶縁膜７２を、６００ｎｍ程度堆積する。その後、ＣＭ
Ｐ（化学的機械的研磨）により上記絶縁膜７２の表面を
平坦化し、さらにポリシリコン膜１０をストッパにし
て、ＣＭＰによるか、あるいはＲＩＥ法によりエッチバ
ックすることにより、図２６に示すように、上記チタン
シリサイド膜７０の表面のみを露出させる。
【０１２１】続いて、図２７に示すように、スパッタリ
ング法により金属チタニウム（Ｔｉ）７４を４０ｎｍ堆
積し、その後、ＲＴＡにより熱処理（７００℃、３０ｓ
ｅｃ）を行う。さらに、図２８に示すように、硫酸と過
酸化水素の混合溶液による未反応金属の選択除去法を用
いて、未反応チタニウムを選択的に除去し、その後、Ｒ
ＴＡにより熱処理（８５０℃、２０ｓｅｃ）を行って、
ゲート電極のポリシリコン膜１０上のチタンシリサイド
膜７０の上に、さらにチタンシリサイドを生成してチタ
ンシリサイド膜１２を形成する。
【０１２２】このように、ゲート電極のポリシリコン膜
１０上のチタンシリサイド膜７０上にのみ、さらにチタ
ンシリサイド膜を形成することにより、ポリシリコン膜
１０上のチタンシリサイド膜１２の膜厚は、拡散層上の
チタンシリサイド膜２０の膜厚に比べて１．２倍以上の
膜厚を有するようになる。
【０１２３】以上の工程により、図１に示した第１の実
施の形態のサリサイド構造を形成することができる。な
お、以降の半導体装置の製造方法については、通常のＭ
ＯＳ−ＦＥＴの製造工程に従って行えばよい。
【０１２４】以上説明したように本第６の実施の形態に
よれば、一般的な製造方法によりサリサイドを形成した
後、ゲート電極上のシリサイド膜の表面のみを露出させ
てその他の領域を絶縁膜で覆うことにより、このゲート
電極上にのみさらにシリサイド膜を形成することができ
る。これにより、拡散層上のシリサイド膜の膜厚に比べ
てゲート電極上のシリサイド膜の膜厚が相対的に厚いサ
リサイド構造を構成することができる。ここで、ゲート
電極上のシリサイド膜の膜厚は、拡散層上のシリサイド
膜の膜厚に対して１．２倍以上厚いものとなる。
【０１２５】なお、本第６の実施の形態では、ゲート電
極を構成する上記チタンシリサイド膜１２と、ソース及
びドレインを構成する上記チタンシリサイド膜２０を、
チタン（Ｔｉ）のケイ化物としたが、これに限るわけで
はなく、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）な
ど、その他の高融点金属のケイ化物としてもよい。
【０１２６】また、ゲート絶縁膜８をシリコン酸化膜と
したが、これに限るわけではなく、シリコン窒化膜、窒
化酸化膜など、その他の絶縁膜であってもよい。さら
に、本第６の実施の形態では、ｐ型シリコン半導体基板
を用いて製造したが、ｎ型シリコン半導体基板を用いて
製造してもよい。
【０１２７】すでに説明したように、サリサイドを用い
たＭＩＳ構造を有する半導体装置において、高速動作を
可能とするためには、ゲート遅延時間を減少させる観点
から、ゲート電極を低抵抗化することは必須である。よ
って、ゲート電極上のシリサイド膜のシート抵抗は低く
していく必要があり、このために上記シリサイド膜は厚
くしていかなければならない。
【０１２８】しかし、ソース、ドレイン拡散層上におい
ては、従来通常に用いられている膜厚のシリサイド膜を
形成するか、あるいはこれ以上の厚いシリサイド膜を形
成すると、拡散層における接合リーク防止の観点から、
上記拡散層として深い接合を形成しなければならなくな
る。これは、短チャネル効果の発生を顕著とするため、
微細化推進の障害となっている。
【０１２９】ここで、上記拡散層上のシリサイド膜は、
寄生抵抗全体に対してそのシート抵抗の占める割合が小
さいため、微細化する際にも、従来通常に用いられてい
る膜厚より薄くしても問題はない。
【０１３０】したがって、本発明の上記実施の形態を適
用すれば、ゲート電極上には従来通常に用いられている
膜厚のシリサイド膜より、厚い膜厚のシリサイド膜を形
成でき、かつ拡散層上には従来通常に用いられている膜
厚のシリサイド膜より、薄い膜厚のシリサイド膜を形成
できるため、上述した２つの課題、すなわちゲート電極
上のシリサイド膜の厚膜化と、拡散層上のシリサイド膜
の薄膜化とを同時に達成することが可能である。
【０１３１】すなわち、本発明によればゲート電極上の
シリサイド膜の膜厚がソース、ドレイン拡散層上のシリ
サイド膜の膜厚より、１．２倍以上厚いサリサイド構造
を用いたＭＩＳトランジスタにより、より微細化及び高
速動作が可能な半導体装置、及びその製造方法を提供す
ることができる。
【０１３２】
【発明の効果】以上述べたように本発明によれば、ゲー
ト電極上のシリサイド膜の膜厚がソース、ドレイン拡散
層上のシリサイド膜の膜厚より、十分厚いＭＩＳトラン
ジスタを実現し得る半導体装置の製造方法を提供でき、
かつこの製造方法により得られるサリサイドを有するＭ
ＩＳトランジスタを用いることで、より微細化及び高速
動作を推進することが可能な半導体装置を提供すること
ができ、その工業的価値は大なるものがある。
【図面の簡単な説明】
【図１】第１の実施の形態のサリサイド構造を有する半
導体装置の構造を示す図である。
【図２】第１の実施の形態の変形例のサリサイド構造を
有する半導体装置の構造を示す図である。
【図３】第２の実施の形態としての図１に示すサリサイ
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
【図４】第２の実施の形態としての図１に示すサリサイ
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
【図５】第２の実施の形態としての図１に示すサリサイ
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
【図６】第２の実施の形態としての図１に示すサリサイ
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
【図７】第２の実施の形態としての図１に示すサリサイ
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
【図８】第２の実施の形態としての図１に示すサリサイ
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
【図９】第３の実施の形態としての図２に示すサリサイ
ド構造を有する半導体装置の製造方法を説明するための
断面図である。
【図１０】第３の実施の形態としての図２に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図１１】第３の実施の形態としての図２に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図１２】第３の実施の形態としての図２に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図１３】第３の実施の形態としての図２に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図１４】第３の実施の形態としての図２に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図１５】第４の実施の形態としての図１に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図１６】第４の実施の形態としての図１に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図１７】第４の実施の形態としての図１に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図１８】第４の実施の形態としての図１に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図１９】第４の実施の形態としての図１に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図２０】第４の実施の形態としての図１に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図２１】第５の実施の形態としての図１に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図２２】第５の実施の形態としての図１に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図２３】第５の実施の形態としての図１に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図２４】第６の実施の形態としての図１に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図２５】第６の実施の形態としての図１に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図２６】第６の実施の形態としての図１に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図２７】第６の実施の形態としての図１に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図２８】第６の実施の形態としての図１に示すサリサ
イド構造を有する半導体装置の製造方法を説明するため
の断面図である。
【図２９】従来のサリサイドを用いたＭＯＳ構造の半導
体装置の基本構造の一例を示す図である。
【図３０】ゲート長の各世代に対して要求される、ソー
ス／ドレイン上及びゲート電極上のシリサイド膜のシー
ト抵抗を示す図である。
【図３１】ゲート長の各世代に対して要求される、ソー
ス／ドレイン上及びゲート電極上のシリサイド膜の膜厚
を示す図である。
【符号の説明】
２…シリコン半導体基板 ２ａ…ｐ形シリコン半導体基板 ４…素子分離領域 ６…ｎウェル ８…ゲート絶縁膜 １０…ポリシリコン膜 １２、２０、７０…チタンシリサイド膜 １４、２２…ゲート側壁 １６、２８…浅い接合（拡散層） １８、３０…深い接合（拡散層） １８ａ…拡散層１８の上部 ２４…ｐウェル ２６…シリコン酸化膜（ゲート電極のキャップ） ３０ａ…拡散層３０の上部 ３２、４４、６２、７４…金属チタニウム（Ｔｉ） ４０…シリコン窒化膜 ４２…シリコン酸化膜 ５０、７２…絶縁膜 ５２…アモルファス層 ６０…アモルファスシリコン膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−209834（ＪＰ，Ａ) 特開 平８−330254（ＪＰ，Ａ) 特開 平９−64349（ＪＰ，Ａ) 特開 平７−74128（ＪＰ，Ａ) 特開 平10−135152（ＪＰ，Ａ) 特開 平１−133368（ＪＰ，Ａ) 特開 平４−230039（ＪＰ，Ａ) 特開 昭62−66679（ＪＰ，Ａ) 特開 平７−221297（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上にゲート絶縁膜を形成する
    工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と 、前記半導体基板内にソース及びドレイン拡散層を形成す
    る工程と 、前記ソース及びドレイン拡散層に、シリサイド化を阻害
    する原子を選択的に導入する工程と 、前記ゲート電極上、及びソース及びドレイン拡散層上に
    高融点金属膜を形成する工程と 、前記高融点金属膜をシリサイド化し、前記ソース及びド
    レイン拡散層上に第１のシリサイド膜を形成すると共
    に、前記ゲート電極上に前記第１のシリサイド膜より膜
    厚が厚い第２のシリサイド膜を形成する工程と 、を具備することを特徴とする半導体装置の製造方法 。
  2. 【請求項２】 前記シリサイド化を阻害する原子は、フ
    ッ素、窒素あるいは酸素のいずれかであることを特徴と
    する請求項１に記載の半導体装置の製造方法。
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