JP3394466B2 - 外部負荷容量検出回路およびそのフィードバック信号発生方法 - Google Patents
外部負荷容量検出回路およびそのフィードバック信号発生方法Info
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- 238000001514 detection method Methods 0.000 title claims description 25
- 238000000034 method Methods 0.000 title claims description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title description 8
- 230000008878 coupling Effects 0.000 claims description 23
- 238000010168 coupling process Methods 0.000 claims description 23
- 238000005859 coupling reaction Methods 0.000 claims description 23
- 239000003990 capacitor Substances 0.000 claims description 13
- 230000003111 delayed effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 14
- 239000004065 semiconductor Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は半導体駆動回路の外
部負荷容量に関し、特に外部負荷容量検出回路および外
部負荷容量検出回路におけるフィードバック信号発生方
法に関する。
部負荷容量に関し、特に外部負荷容量検出回路および外
部負荷容量検出回路におけるフィードバック信号発生方
法に関する。
【０００２】
【従来の技術】最近の半導体回路は、動作速度の高速化
と、供給電圧の低電圧化とが要求されている。特に、半
導体回路に接続する負荷の変動に対して広範な適応性が
要求されている。
と、供給電圧の低電圧化とが要求されている。特に、半
導体回路に接続する負荷の変動に対して広範な適応性が
要求されている。
【０００３】半導体回路の動作速度が高速化し、供給電
圧が低電圧化するに従い、半導体回路は、その駆動回路
に接続される外部負荷が変化しても、最適な駆動能力を
維持する必要がある。一般に、駆動回路の動作遅延は、
小さいことが望まれることが多いが、そのためには駆動
回路の半導体の駆動能力を大きくする必要がある。しか
し、その場合、動作時にノイズが発生しやすく、また貫
通電流が増大するなどの問題が発生する。そこで駆動回
路の動作遅延はその最適値に保たれることが望ましく、
外部負荷の大きく変化する場合には設計者にとってこれ
らに対する検討や配慮はかなりの負荷となっている。さ
らに、駆動回路に広い汎用性が求められる結果、駆動回
路は、その外部に接続される負荷による変動を押さえる
ことが求められる。これらの要求は半導体回路の設計を
困難にしている。
圧が低電圧化するに従い、半導体回路は、その駆動回路
に接続される外部負荷が変化しても、最適な駆動能力を
維持する必要がある。一般に、駆動回路の動作遅延は、
小さいことが望まれることが多いが、そのためには駆動
回路の半導体の駆動能力を大きくする必要がある。しか
し、その場合、動作時にノイズが発生しやすく、また貫
通電流が増大するなどの問題が発生する。そこで駆動回
路の動作遅延はその最適値に保たれることが望ましく、
外部負荷の大きく変化する場合には設計者にとってこれ
らに対する検討や配慮はかなりの負荷となっている。さ
らに、駆動回路に広い汎用性が求められる結果、駆動回
路は、その外部に接続される負荷による変動を押さえる
ことが求められる。これらの要求は半導体回路の設計を
困難にしている。
【０００４】図６、７は駆動回路の従来例の構成を示す
図である。図８は図７の動作を説明する図である。図６
の構成を示す図は特開平９−１８６５７７号公報に開示
された出力バッファ回路の構成図である。その出力バッ
ファ回路は、外部負荷の大きさが変わっても最適な駆動
能力を得る手段として、開発されたものである。特開平
９−１８６５７７号公報に開示された出力バッファ回路
は、出力信号をフィードバックし、出力の遅延時間から
駆動能力をコントロールすることが記載されている。
図である。図８は図７の動作を説明する図である。図６
の構成を示す図は特開平９−１８６５７７号公報に開示
された出力バッファ回路の構成図である。その出力バッ
ファ回路は、外部負荷の大きさが変わっても最適な駆動
能力を得る手段として、開発されたものである。特開平
９−１８６５７７号公報に開示された出力バッファ回路
は、出力信号をフィードバックし、出力の遅延時間から
駆動能力をコントロールすることが記載されている。
【０００５】図７、８に示した特開平６−３３４４９９
号公報には、スルーレート状態を検出するトリガ回路が
開示されている。そのトリガ回路は、測定対象の信号の
設定されたレベル間の遷移時間を測定し、その時間幅に
よって、トリガの立ち上がりを制御しているものであ
る。
号公報には、スルーレート状態を検出するトリガ回路が
開示されている。そのトリガ回路は、測定対象の信号の
設定されたレベル間の遷移時間を測定し、その時間幅に
よって、トリガの立ち上がりを制御しているものであ
る。
【０００６】
【発明が解決しようとする課題】しかし、特開平９−１
８６５７７号公報に示す出力バッファ回路には、次のよ
うな問題点がある。一般に、出力バッファ回路は、高負
荷状態においては出力波形が鈍り、出力レベルが変化し
始める時期に迅速に電位変化を捕らえることは困難であ
る。特開平９−１８６５７７号公報では、このような場
合、出力段のトランジスタのサイズを切替えることで、
出力バッファ回路の駆動能力を高め、出力波形の電位変
化率を検出するまでの出力波形が鈍らないように制御し
ている。しかし、このような制御方法では初期の出力バ
ッファ回路の駆動能力が過剰で、ノイズを発生せてしま
う恐れが多い。
８６５７７号公報に示す出力バッファ回路には、次のよ
うな問題点がある。一般に、出力バッファ回路は、高負
荷状態においては出力波形が鈍り、出力レベルが変化し
始める時期に迅速に電位変化を捕らえることは困難であ
る。特開平９−１８６５７７号公報では、このような場
合、出力段のトランジスタのサイズを切替えることで、
出力バッファ回路の駆動能力を高め、出力波形の電位変
化率を検出するまでの出力波形が鈍らないように制御し
ている。しかし、このような制御方法では初期の出力バ
ッファ回路の駆動能力が過剰で、ノイズを発生せてしま
う恐れが多い。
【０００７】また、出力バッファ回路の外部出力信号を
そのままフィードバックするので余分な貫通電流が増大
する。
そのままフィードバックするので余分な貫通電流が増大
する。
【０００８】さらに、特開平６−３３４４９９号公報に
開示されたトリガ回路には、次のような問題点がある。
そのトリガ回路を低電圧で動作させる際に、異なるレベ
ルの判定電圧を複数設定することは困難である。また、
それぞれの異なるレベルを検出する際に遅延時間を伴う
ため、出力変化の途中で動作を制御するような装置に使
用することは困難である。
開示されたトリガ回路には、次のような問題点がある。
そのトリガ回路を低電圧で動作させる際に、異なるレベ
ルの判定電圧を複数設定することは困難である。また、
それぞれの異なるレベルを検出する際に遅延時間を伴う
ため、出力変化の途中で動作を制御するような装置に使
用することは困難である。
【０００９】本発明の目的は、外部負荷の大きさによら
ず、出力信号が変化し始める初期の段階でその電位変化
を検出する外部負荷容量検出回路とそのフィードバック
信号発生方法を提供することである。
ず、出力信号が変化し始める初期の段階でその電位変化
を検出する外部負荷容量検出回路とそのフィードバック
信号発生方法を提供することである。
【００１０】
【課題を解決するための手段】本発明による外部負荷容
量検出回路は、入力信号に応じて変化する外部負荷駆動
回路の出力により駆動される外部負荷容量を検出する外
部負荷容量検出回路であって、前記入力信号を入力して
前記外部負荷駆動回路と平行に動作するバッファ回路と
前記外部負荷駆動回路の出力を前記バッファ回路出力に
加算して出力するためのカップリング容量とからなり、
前記外部負荷容量に対して前記外部負荷駆動回路と並列
に設けられたフィードバック信号発生回路と、前記入力
信号を入力し、所定時間遅延させて出力する遅延素子
と、前記遅延素子出力と前記フィードバック発生回路出
力とを入力し、前記遅延素子出力が変化した時点でこれ
らを比較し、その大小関係を出力する比較回路とを有す
ることを特徴とする。
量検出回路は、入力信号に応じて変化する外部負荷駆動
回路の出力により駆動される外部負荷容量を検出する外
部負荷容量検出回路であって、前記入力信号を入力して
前記外部負荷駆動回路と平行に動作するバッファ回路と
前記外部負荷駆動回路の出力を前記バッファ回路出力に
加算して出力するためのカップリング容量とからなり、
前記外部負荷容量に対して前記外部負荷駆動回路と並列
に設けられたフィードバック信号発生回路と、前記入力
信号を入力し、所定時間遅延させて出力する遅延素子
と、前記遅延素子出力と前記フィードバック発生回路出
力とを入力し、前記遅延素子出力が変化した時点でこれ
らを比較し、その大小関係を出力する比較回路とを有す
ることを特徴とする。
【００１１】本発明の他の形態による外部負荷容量検出
回路は、入力信号に応じて変化する外部負荷駆動回路の
出力により駆動される外部負荷容量を検出する外部負荷
容量検出回路であって、前記入力信号を入力して前記外
部負荷駆動回路と平行に動作するバッファ回路と前記外
部負荷駆動回路の出力を前記バッファ回路出力に加算し
て出力するためのカップリング容量とからなり、前記外
部負荷容量に対して前記外部負荷駆動回路と並列に設け
られたフィードバック信号発生回路と、前記入力信号を
入力し、それぞれ異なる所定時間遅延させて出力する複
数の遅延素子と、前記複数の遅延素子に対応して複数設
けられ、各遅延素子出力と前記フィードバック発生回路
出力とを入力し、前記遅延素子出力が変化した時点でこ
れらを比較し、その大小関係を出力する比較回路とを有
することを特徴とする。
回路は、入力信号に応じて変化する外部負荷駆動回路の
出力により駆動される外部負荷容量を検出する外部負荷
容量検出回路であって、前記入力信号を入力して前記外
部負荷駆動回路と平行に動作するバッファ回路と前記外
部負荷駆動回路の出力を前記バッファ回路出力に加算し
て出力するためのカップリング容量とからなり、前記外
部負荷容量に対して前記外部負荷駆動回路と並列に設け
られたフィードバック信号発生回路と、前記入力信号を
入力し、それぞれ異なる所定時間遅延させて出力する複
数の遅延素子と、前記複数の遅延素子に対応して複数設
けられ、各遅延素子出力と前記フィードバック発生回路
出力とを入力し、前記遅延素子出力が変化した時点でこ
れらを比較し、その大小関係を出力する比較回路とを有
することを特徴とする。
【００１２】本発明による外部負荷容量検出方法は、入
力信号に応じて変化する外部負荷駆動回路の出力により
駆動される外部負荷容量を検出する外部負荷容量検出方
法であって、前記入力信号を入力して前記外部負荷駆動
回路と平行に動作するバッファ回路と前記外部負荷駆動
回路の出力を前記バッファ回路出力に加算して出力する
ためのカップリング容量とからなり、前記外部負荷容量
に対して前記外部負荷駆動回路と並列に設けられたフィ
ードバック信号発生回路を設け、前記入力信号を入力
し、所定時間遅延させて出力させ、前記フィードバック
発生回路出力とを前記遅延出力が変化した時点で、その
大小関係を比較することを特徴とする。
力信号に応じて変化する外部負荷駆動回路の出力により
駆動される外部負荷容量を検出する外部負荷容量検出方
法であって、前記入力信号を入力して前記外部負荷駆動
回路と平行に動作するバッファ回路と前記外部負荷駆動
回路の出力を前記バッファ回路出力に加算して出力する
ためのカップリング容量とからなり、前記外部負荷容量
に対して前記外部負荷駆動回路と並列に設けられたフィ
ードバック信号発生回路を設け、前記入力信号を入力
し、所定時間遅延させて出力させ、前記フィードバック
発生回路出力とを前記遅延出力が変化した時点で、その
大小関係を比較することを特徴とする。
【００１３】本発明の他の形態による外部負荷容量検出
方法は、入力信号に応じて変化する外部負荷駆動回路の
出力により駆動される外部負荷容量を検出する外部負荷
容量検出方法であって、前記入力信号を入力して前記外
部負荷駆動回路と平行に動作するバッファ回路と前記外
部負荷駆動回路の出力を前記バッファ回路出力に加算し
て出力するためのカップリング容量とからなり、前記外
部負荷容量に対して前記外部負荷駆動回路と並列に設け
られたフィードバック信号発生回路を設け、前記入力信
号を入力し、それぞれ異なる所定時間遅延させ、各遅延
出力と前記フィードバック発生回路出力とを前記遅延出
力が変化した時点で、その大小関係を比較することを特
徴とする。
方法は、入力信号に応じて変化する外部負荷駆動回路の
出力により駆動される外部負荷容量を検出する外部負荷
容量検出方法であって、前記入力信号を入力して前記外
部負荷駆動回路と平行に動作するバッファ回路と前記外
部負荷駆動回路の出力を前記バッファ回路出力に加算し
て出力するためのカップリング容量とからなり、前記外
部負荷容量に対して前記外部負荷駆動回路と並列に設け
られたフィードバック信号発生回路を設け、前記入力信
号を入力し、それぞれ異なる所定時間遅延させ、各遅延
出力と前記フィードバック発生回路出力とを前記遅延出
力が変化した時点で、その大小関係を比較することを特
徴とする。
【００１４】
【００１５】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１６】図１は、本発明の一実施例の構成図であ
る。図において、本発明の実施例は外部負荷駆動回路１
１と、内部信号ＩＮが接続される入力端子１２と、外部
負荷ＣＬが接続されている出力端子１３と外部負荷駆動
回路１１に並列に接続される本発明の外部負荷容量検出
回路１０とから構成されている。
る。図において、本発明の実施例は外部負荷駆動回路１
１と、内部信号ＩＮが接続される入力端子１２と、外部
負荷ＣＬが接続されている出力端子１３と外部負荷駆動
回路１１に並列に接続される本発明の外部負荷容量検出
回路１０とから構成されている。
【００１７】外部負荷容量検出回路１０は、外部負荷駆
動回路１１と平行して動作するバッファ回路１と外部負
荷駆動回路１１の出力端子１３に接続されるカップリン
グ容量（ＣＣ）２とを含むフィードバック信号発生回路
２０と、入力端子１２に接続される一定の遅延時間を持
つ遅延回路３と、フィードバック信号発生回路２０のフ
ィードバック信号と遅延回路３の出力信号を入力とする
比較回路４から構成されている。
動回路１１と平行して動作するバッファ回路１と外部負
荷駆動回路１１の出力端子１３に接続されるカップリン
グ容量（ＣＣ）２とを含むフィードバック信号発生回路
２０と、入力端子１２に接続される一定の遅延時間を持
つ遅延回路３と、フィードバック信号発生回路２０のフ
ィードバック信号と遅延回路３の出力信号を入力とする
比較回路４から構成されている。
【００１８】フィードバック信号発生回路２０は、バッ
ファ回路１とカップリング容量２とが接続され、その接
続点からのフィードバック信号が比較回路４に接続され
る。遅延回路３の入力端子には内部信号ＩＮが接続され
る。
ファ回路１とカップリング容量２とが接続され、その接
続点からのフィードバック信号が比較回路４に接続され
る。遅延回路３の入力端子には内部信号ＩＮが接続され
る。
【００１９】比較回路４の第１の入力端子はバッファ回
路１とカップリング容量２との接続点に接続され、第２
の入力端子は遅延回路３の出力端子に接続される。比較
回路４は、バッファ回路１とカップリング容量２との接
続点からのフィードバック信号と遅延回路３からの一定
時間遅延した信号を比較してその大小関係を予め設定さ
れた信号で出力する。
路１とカップリング容量２との接続点に接続され、第２
の入力端子は遅延回路３の出力端子に接続される。比較
回路４は、バッファ回路１とカップリング容量２との接
続点からのフィードバック信号と遅延回路３からの一定
時間遅延した信号を比較してその大小関係を予め設定さ
れた信号で出力する。
【００２０】ここで、内部信号ＩＮが入力されてから、
外部負荷駆動回路１１の出力が変化し始めるまでの時間
と、バッファ回路１の出力が変化し始めるまでの時間は
等しく、その遅れ時間ＴｐｄＳが等しくなるように設計
されているものとする。
外部負荷駆動回路１１の出力が変化し始めるまでの時間
と、バッファ回路１の出力が変化し始めるまでの時間は
等しく、その遅れ時間ＴｐｄＳが等しくなるように設計
されているものとする。
【００２１】次に本発明の実施例の動作について図２を
用いて説明する。図２は、内部信号ＩＮが‘Ｌ’から
‘Ｈ’に変化した場合の図１内の各点における動作を示
す波形図である。図に示すＶＴＨは比較回路４の入力ス
レッシュホルド電圧、ｂ２はバッファ回路１の出力信
号、ｄは遅延回路３の出力信号で、ｂ２’はカップリン
グ容量（ＣＣ）２がバッファ回路１の出力と低電位電源
の間に接続された場合のバッファ回路１の出力信号を示
す。
用いて説明する。図２は、内部信号ＩＮが‘Ｌ’から
‘Ｈ’に変化した場合の図１内の各点における動作を示
す波形図である。図に示すＶＴＨは比較回路４の入力ス
レッシュホルド電圧、ｂ２はバッファ回路１の出力信
号、ｄは遅延回路３の出力信号で、ｂ２’はカップリン
グ容量（ＣＣ）２がバッファ回路１の出力と低電位電源
の間に接続された場合のバッファ回路１の出力信号を示
す。
【００２２】内部信号ＩＮが‘Ｌ’から‘Ｈ’に変化し
て時間ＴｐｄＳ経過後、外部負荷駆動回路１１の出力信
号ＯＵＴと、バッファ回路１の出力信号ｂ２が‘Ｌ’か
ら‘Ｈ’に変化し始める。
て時間ＴｐｄＳ経過後、外部負荷駆動回路１１の出力信
号ＯＵＴと、バッファ回路１の出力信号ｂ２が‘Ｌ’か
ら‘Ｈ’に変化し始める。
【００２３】外部負荷駆動回路１１と、バッファ回路１
はそれぞれ外部負荷ＣＬと、カップリング容量ＣＣを充
電しなければならないため、内部信号ＩＮより穏やかに
変化する。
はそれぞれ外部負荷ＣＬと、カップリング容量ＣＣを充
電しなければならないため、内部信号ＩＮより穏やかに
変化する。
【００２４】比較器４の入力寄生容量をＣＨｉｎ、外部
負荷駆動回路１１の駆動電流をＩＢ１、バッファ回路１
の駆動電流をＩＢ２で一定で、 ＣＨｉｎ＜＜ＣＣ＜＜ＣＬ ＣＣ／ＩＢ２＜＜ＣＬ／ＩＢ１ とすると、充電開始から時間ｔ経過した時点における外
部負荷駆動回路１１の出力信号ＯＵＴの電圧Ｖｂ１ｔ、
バッファ回路１の出力信号ｂ２の電圧Ｖｂ２ｔは以下の
ように表わすことができる。
負荷駆動回路１１の駆動電流をＩＢ１、バッファ回路１
の駆動電流をＩＢ２で一定で、 ＣＨｉｎ＜＜ＣＣ＜＜ＣＬ ＣＣ／ＩＢ２＜＜ＣＬ／ＩＢ１ とすると、充電開始から時間ｔ経過した時点における外
部負荷駆動回路１１の出力信号ＯＵＴの電圧Ｖｂ１ｔ、
バッファ回路１の出力信号ｂ２の電圧Ｖｂ２ｔは以下の
ように表わすことができる。
【００２５】Ｖｂ１ｔ＝ｔ×ＩＢ１／ＣＬ
Ｖｂ２ｔ＝ｔ×ＩＢ２／ＣＣ＋Ｖｂ１ｔ
（尚、ｔ×ＩＢ２／ＣＣはカップリング容量ＣＣがバッ
ファ回路１の出力と低電位電源の間に接続された場合の
バッファ回路１の出力信号ｂ２’の充電開始から時間ｔ
経過した時点における電圧Ｖｂ２’ｔと置き換えること
ができる。） つまり、バッファ回路１の出力信号ｂ２は出力信号ＯＵ
Ｔが加算され変化速度が上昇する。
ファ回路１の出力と低電位電源の間に接続された場合の
バッファ回路１の出力信号ｂ２’の充電開始から時間ｔ
経過した時点における電圧Ｖｂ２’ｔと置き換えること
ができる。） つまり、バッファ回路１の出力信号ｂ２は出力信号ＯＵ
Ｔが加算され変化速度が上昇する。
【００２６】図３に外部負荷ＣＬの変化に対する外部負
荷駆動回路１１の出力信号ＯＵＴと、バッファ回路１の
出力信号ｂ２が比較回路４の入力スレッシュホルド電圧
ＶＴＨに変化するまでの遅延時間Ｔｐｄの関係を示す。
荷駆動回路１１の出力信号ＯＵＴと、バッファ回路１の
出力信号ｂ２が比較回路４の入力スレッシュホルド電圧
ＶＴＨに変化するまでの遅延時間Ｔｐｄの関係を示す。
【００２７】遅延回路３の出力信号ｄは、内部信号ＩＮ
が‘Ｌ’から‘Ｈ’に変化してから予め設定された時間
経過後、‘Ｌ’から‘Ｈ’に変化する。
が‘Ｌ’から‘Ｈ’に変化してから予め設定された時間
経過後、‘Ｌ’から‘Ｈ’に変化する。
【００２８】比較器４の出力信号Ｃｏｎｔは、遅延回路
３の出力信号ｄが‘Ｌ’から‘Ｈ’に変化する時点で、
バッファ回路１の出力信号ｂ２が‘Ｌ’の場合は‘Ｈ’
を出力し、バッファ回路１の出力信号ｂ２が‘Ｈ’の場
合は‘Ｌ’を出力する。
３の出力信号ｄが‘Ｌ’から‘Ｈ’に変化する時点で、
バッファ回路１の出力信号ｂ２が‘Ｌ’の場合は‘Ｈ’
を出力し、バッファ回路１の出力信号ｂ２が‘Ｈ’の場
合は‘Ｌ’を出力する。
【００２９】図４は、本発明の他の実施例の構成図であ
る。図において、本実施例は外部負荷駆動回路１１と、
内部信号ＩＮが接続される入力端子１２と、外部負荷Ｃ
Ｌが接続されている出力端子１３と外部負荷駆動回路１
１に並列に接続される本発明の外部負荷容量検出回路３
０とから構成されている。
る。図において、本実施例は外部負荷駆動回路１１と、
内部信号ＩＮが接続される入力端子１２と、外部負荷Ｃ
Ｌが接続されている出力端子１３と外部負荷駆動回路１
１に並列に接続される本発明の外部負荷容量検出回路３
０とから構成されている。
【００３０】外部負荷容量検出回路３０は、外部負荷駆
動回路１１と平行して動作するバッファ回路１と外部負
荷駆動回路１１の出力端子１３に接続されるカップリン
グ容量（ＣＣ）２とを含むフィードバック信号発生回路
２０と、入力端子１２に接続される一定の遅延時間を持
つ複数の遅延回路３１〜３ｎと、フィードバック信号発
生回路２０のフィードバック信号と遅延回路３１〜３ｎ
の出力信号を入力とする複数の比較回路４１〜４ｎから
構成されている。
動回路１１と平行して動作するバッファ回路１と外部負
荷駆動回路１１の出力端子１３に接続されるカップリン
グ容量（ＣＣ）２とを含むフィードバック信号発生回路
２０と、入力端子１２に接続される一定の遅延時間を持
つ複数の遅延回路３１〜３ｎと、フィードバック信号発
生回路２０のフィードバック信号と遅延回路３１〜３ｎ
の出力信号を入力とする複数の比較回路４１〜４ｎから
構成されている。
【００３１】フィードバック信号発生回路２０は、バッ
ファ回路１とカップリング容量２とが接続され、その接
続点からのフィードバック信号が共通に比較回路４１〜
４ｎに接続されている。遅延回路３１〜３ｎの入力端子
には共通に内部信号ＩＮが接続される。遅延回路３１〜
３ｎはそれぞれ定められた互いに異なる遅延時間の遅延
素子から構成されている。
ファ回路１とカップリング容量２とが接続され、その接
続点からのフィードバック信号が共通に比較回路４１〜
４ｎに接続されている。遅延回路３１〜３ｎの入力端子
には共通に内部信号ＩＮが接続される。遅延回路３１〜
３ｎはそれぞれ定められた互いに異なる遅延時間の遅延
素子から構成されている。
【００３２】比較回路４１〜４ｎの第１の入力端子はバ
ッファ回路１の出力端子とカップリング容量２との接続
点に接続され、第２の入力端子は遅延回路３１〜３ｎの
出力端子に接続されている。比較回路４１〜４ｎは、バ
ッファ回路１とカップリング容量２との接続点からのフ
ィードバック信号と遅延回路３１〜３ｎからのそれぞれ
が異なる時間遅延した信号を比較してその大小関係を予
め設定された信号で出力する。
ッファ回路１の出力端子とカップリング容量２との接続
点に接続され、第２の入力端子は遅延回路３１〜３ｎの
出力端子に接続されている。比較回路４１〜４ｎは、バ
ッファ回路１とカップリング容量２との接続点からのフ
ィードバック信号と遅延回路３１〜３ｎからのそれぞれ
が異なる時間遅延した信号を比較してその大小関係を予
め設定された信号で出力する。
【００３３】次に、本発明の外部負荷駆動回路と並列に
接続される外部負荷容量検出回路におけるフィードバッ
ク信号発生方法について、図面を使用して説明する。図
５は外部負荷容量検出回路におけるフィードバック信号
発生方法を示すフローチャートである。
接続される外部負荷容量検出回路におけるフィードバッ
ク信号発生方法について、図面を使用して説明する。図
５は外部負荷容量検出回路におけるフィードバック信号
発生方法を示すフローチャートである。
【００３４】図に示すように、本実施例の動作フロー
は、外部負荷駆動回路と同じ内部信号を入力とするバッ
ファ回路と、外部負荷駆動回路の出力に接続するカップ
リング容量との出力信号をフィードバック信号とする発
生ステップ（Ｓ１０）と、内部信号を一定の遅延時間を
持つ遅延素子を介する出力信号と、フィードバック信号
とを比較してその大小関係を出力する比較ステップ（Ｓ
２０）とを有する。
は、外部負荷駆動回路と同じ内部信号を入力とするバッ
ファ回路と、外部負荷駆動回路の出力に接続するカップ
リング容量との出力信号をフィードバック信号とする発
生ステップ（Ｓ１０）と、内部信号を一定の遅延時間を
持つ遅延素子を介する出力信号と、フィードバック信号
とを比較してその大小関係を出力する比較ステップ（Ｓ
２０）とを有する。
【００３５】発生ステップ（Ｓ１０）は、入力信号とし
て外部負荷駆動回路と同じ内部信号をバッファ回路に与
え（Ｓ１１）、外部負荷駆動回路の出力をカップリング
容量を介して出力し（Ｓ１２）、バッファ回路の出力と
カップリング容量を介する出力を接続してフィードバッ
ク信号として発生する（Ｓ１３）。比較ステップ（Ｓ２
０）は、内部信号を予め設定された遅延時間を持つ遅延
素子に与え（Ｓ２１）、フィードバック信号と前記遅延
素子の出力信号とを比較し（Ｓ２２）、比較の結果、予
め、フィードバックが早い場合は‘Ｈ’、遅い場合は
‘Ｌ’と決めておき、早い方の信号変化のタイミングで
‘Ｈ’の出力を送出する（Ｓ２３）。また、その逆であ
ってもよい。
て外部負荷駆動回路と同じ内部信号をバッファ回路に与
え（Ｓ１１）、外部負荷駆動回路の出力をカップリング
容量を介して出力し（Ｓ１２）、バッファ回路の出力と
カップリング容量を介する出力を接続してフィードバッ
ク信号として発生する（Ｓ１３）。比較ステップ（Ｓ２
０）は、内部信号を予め設定された遅延時間を持つ遅延
素子に与え（Ｓ２１）、フィードバック信号と前記遅延
素子の出力信号とを比較し（Ｓ２２）、比較の結果、予
め、フィードバックが早い場合は‘Ｈ’、遅い場合は
‘Ｌ’と決めておき、早い方の信号変化のタイミングで
‘Ｈ’の出力を送出する（Ｓ２３）。また、その逆であ
ってもよい。
【００３６】
【実施例】内部信号ＩＮが変化してから外部負荷駆動回
路１１の出力信号ＯＵＴがＶＴＨになるまでの遅延時間
ＴｐｄＢ１と、バッファ回路１の出力信号ｂ２がＶＴＨ
になるまでの遅延時間ＴｐｄＢ２は以下のようになる。
路１１の出力信号ＯＵＴがＶＴＨになるまでの遅延時間
ＴｐｄＢ１と、バッファ回路１の出力信号ｂ２がＶＴＨ
になるまでの遅延時間ＴｐｄＢ２は以下のようになる。
【００３７】
ＴｐｄＢ１＝Ｖｂ１ｔ×ＣＬ／ＩＢ１＋ＴｐｄＳ
ＴｐｄＢ２＝Ｖｂ２ｔ／（ＩＢ２／ＣＣ＋ＩＢ１／Ｃ
Ｌ） 具体的数値例として、 電源電圧ＶＤＤ＝３Ｖ、ＶＴＨ＝ＶＤＤ／２＝１．５Ｖ ＩＢ１＝２５．０ｍＡ、ＩＢ２＝０．１ｍＡ、ＣＣ＝
０．５ｐＦ、ＴｐｄＳ＝２．０ｎＳ とした場合、ＣＬ＝１００ｐＦの時、 ＴｐｄＢ１＝８．０ｎＳ、ＴｐｄＢ２＝５．３ｎＳ、 ＣＬ＝２００ｐＦの時、 ＴｐｄＢ１＝１４．０ｎＳ、ＴｐｄＢ２＝６．６ｎＳ となる。
Ｌ） 具体的数値例として、 電源電圧ＶＤＤ＝３Ｖ、ＶＴＨ＝ＶＤＤ／２＝１．５Ｖ ＩＢ１＝２５．０ｍＡ、ＩＢ２＝０．１ｍＡ、ＣＣ＝
０．５ｐＦ、ＴｐｄＳ＝２．０ｎＳ とした場合、ＣＬ＝１００ｐＦの時、 ＴｐｄＢ１＝８．０ｎＳ、ＴｐｄＢ２＝５．３ｎＳ、 ＣＬ＝２００ｐＦの時、 ＴｐｄＢ１＝１４．０ｎＳ、ＴｐｄＢ２＝６．６ｎＳ となる。
【００３８】
【発明の効果】本発明によれば、外部負荷駆動回路の出
力信号ＯＵＴに平行して動作するバッファ回路の出力信
号を加えてフィードバック信号とすることにより、出力
信号ＯＵＴが変化し始める初期の段階でその電位変化を
検出することができると言う効果がある。
力信号ＯＵＴに平行して動作するバッファ回路の出力信
号を加えてフィードバック信号とすることにより、出力
信号ＯＵＴが変化し始める初期の段階でその電位変化を
検出することができると言う効果がある。
【００３９】すなわち、本発明の外部負荷容量検出回路
は、外部負荷の大きさによらず、出力信号ＯＵＴが変化
し始める初期の段階でその電位変化を検出することによ
り、制御方法の自由度が増す。その結果、外部負荷容量
検出回路を外部負荷駆動回路の駆動力制御に用いれば、
初期の駆動力を小さくすることができる。従って、外部
負荷駆動回路の駆動力が不足する場合に、駆動素子とし
て追加することで、駆動力過剰によるノイズ発生を回避
できる。
は、外部負荷の大きさによらず、出力信号ＯＵＴが変化
し始める初期の段階でその電位変化を検出することによ
り、制御方法の自由度が増す。その結果、外部負荷容量
検出回路を外部負荷駆動回路の駆動力制御に用いれば、
初期の駆動力を小さくすることができる。従って、外部
負荷駆動回路の駆動力が不足する場合に、駆動素子とし
て追加することで、駆動力過剰によるノイズ発生を回避
できる。
【００４０】また、フィードバック信号の鈍りが少なく
なり、中間電位入力による余分な貫通電流の発生を少な
くできると言う効果がある。
なり、中間電位入力による余分な貫通電流の発生を少な
くできると言う効果がある。
【図１】本発明の一実施例の構成図である。
【図２】内部信号ＩＮが‘Ｌ’から‘Ｈ’に変化した場
合の図１内の各点における動作を示す波形図である。
合の図１内の各点における動作を示す波形図である。
【図３】外部負荷ＣＬの変化に対する外部負荷駆動回路
の出力信号ＯＵＴと、バッファ回路の出力信号ｂ２の比
較回路の入力スレッシュホルド電圧ＶＴＨに変化するま
での遅延時間Ｔｐｄの関係を示す図である。
の出力信号ＯＵＴと、バッファ回路の出力信号ｂ２の比
較回路の入力スレッシュホルド電圧ＶＴＨに変化するま
での遅延時間Ｔｐｄの関係を示す図である。
【図４】本発明の他の実施例の構成図である。
【図５】外部負荷容量検出回路におけるフィードバック
信号発生方法を示すフローチャートである。
信号発生方法を示すフローチャートである。
【図６】第１の従来例の構成を示す図である。
【図７】第２の従来例の構成を示す図である。
【図８】図５の動作を説明する図である。
１ バッファ回路
２ カップリング容量
３ 遅延回路
４ 比較回路
１０ 外部負荷容量検出回路
１１ 部負荷駆動回路
１２ 入力端子
１３ 出力端子
２０ フィードバック信号発生回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/153
H03K 5/0233
H03K 17/04
H03K 19/0175
Claims (4)
- 【請求項１】 入力信号に応じて変化する外部負荷駆動
回路の出力により駆動される外部負荷容量を検出する外
部負荷容量検出回路であって、 前記入力信号を入力して前記外部負荷駆動回路と平行に
動作するバッファ回路と前記外部負荷駆動回路の出力を
前記バッファ回路出力に加算して出力するためのカップ
リング容量とからなり、前記外部負荷容量に対して前記
外部負荷駆動回路と並列に設けられたフィードバック信
号発生回路と、 前記入力信号を入力し、所定時間遅延させて出力する遅
延素子と、 前記遅延素子出力と前記フィードバック発生回路出力と
を入力し、前記遅延素子出力が変化した時点でこれらを
比較し、その大小関係を出力する比較回路とを有するこ
とを特徴とする外部負荷容量検出回路。 - 【請求項２】 入力信号に応じて変化する外部負荷駆動
回路の出力により駆動される外部負荷容量を検出する外
部負荷容量検出回路であって、 前記入力信号を入力して前記外部負荷駆動回路と平行に
動作するバッファ回路と前記外部負荷駆動回路の出力を
前記バッファ回路出力に加算して出力するためのカップ
リング容量とからなり、前記外部負荷容量に対して前記
外部負荷駆動回路と並列に設けられたフィードバック信
号発生回路と、 前記入力信号を入力し、それぞれ異なる所定時間遅延さ
せて出力する複数の遅延素子と、 前記複数の遅延素子に対応して複数設けられ、各遅延素
子出力と前記フィードバック発生回路出力とを入力し、
前記遅延素子出力が変化した時点でこれらを比較し、そ
の大小関係を出力する比較回路とを有することを特徴と
する外部負荷容量検出回路。 - 【請求項３】 入力信号に応じて変化する外部負荷駆動
回路の出力により駆動される外部負荷容量を検出する外
部負荷容量検出方法であって、 前記入力信号を入力して前記外部負荷駆動回路と平行に
動作するバッファ回路と前記外部負荷駆動回路の出力を
前記バッファ回路出力に加算して出力するためのカップ
リング容量とからなり、前記外部負荷容量に対して前記
外部負荷駆動回路と並列に設けられたフィードバック信
号発生回路を設け、 前記入力信号を入力し、所定時間遅延させて出力させ、
前記フィードバック発生回路出力とを前記遅延出力が変
化した時点で、その大小関係を比較することを特徴とす
る外部負荷容量検出方法。 - 【請求項４】 入力信号に応じて変化する外部負荷駆動
回路の出力により駆動される外部負荷容量を検出する外
部負荷容量検出方法であって、 前記入力信号を入力して前記外部負荷駆動回路と平行に
動作するバッファ回路と前記外部負荷駆動回路の出力を
前記バッファ回路出力に加算して出力するためのカップ
リング容量とからなり、前記外部負荷容量に対して前記
外部負荷駆動回路と並列に設けられたフィードバック信
号発生回路を設け、 前記入力信号を入力し、それぞれ異なる所定時間遅延さ
せ、各遅延出力と前記フィードバック発生回路出力とを
前記遅延出力が変化した時点で、その大小関係を比較す
ることを特徴とする外部負荷容量検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07073299A JP3394466B2 (ja) | 1999-03-16 | 1999-03-16 | 外部負荷容量検出回路およびそのフィードバック信号発生方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07073299A JP3394466B2 (ja) | 1999-03-16 | 1999-03-16 | 外部負荷容量検出回路およびそのフィードバック信号発生方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269796A JP2000269796A (ja) | 2000-09-29 |
| JP3394466B2 true JP3394466B2 (ja) | 2003-04-07 |
Family
ID=13440012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07073299A Expired - Fee Related JP3394466B2 (ja) | 1999-03-16 | 1999-03-16 | 外部負荷容量検出回路およびそのフィードバック信号発生方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3394466B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5210226B2 (ja) * | 2009-03-31 | 2013-06-12 | ラピスセミコンダクタ株式会社 | 信号状態報知装置、変化回路機能判定装置、信号状態報知方法、及び変化回路機能判定方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000232351A (ja) | 1999-02-10 | 2000-08-22 | Kawasaki Steel Corp | 低ノイズ出力バッファ |
-
1999
- 1999-03-16 JP JP07073299A patent/JP3394466B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000232351A (ja) | 1999-02-10 | 2000-08-22 | Kawasaki Steel Corp | 低ノイズ出力バッファ |
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| Publication number | Publication date |
|---|---|
| JP2000269796A (ja) | 2000-09-29 |
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