JP3398686B2 - 半導体記憶装置 - Google Patents
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/842—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by introducing a delay in a signal path
-
- G—PHYSICS
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- G11C—STATIC STORES
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にリダンダンシ回路を有する半導体記憶装置に
関する。
関し、特にリダンダンシ回路を有する半導体記憶装置に
関する。
【０００２】
【従来の技術】リダンダンシ回路は、特にダイナミック
ＲＡＭのようなメモリの不良セル置換のために用いられ
ている。
ＲＡＭのようなメモリの不良セル置換のために用いられ
ている。
【０００３】このような不良セルの置換には一般的にノ
ーマルワードとリダンダンシワードの双方が活性化して
しまうマルチワード状態を防ぐために、リダンダンシワ
ード及びノーマルワードのどちらを活性化するかどうか
が確実に決まるまで、ノーマルワードの活性化を遅らせ
ていたが、近年特にアドレスを取り込んでから該当のメ
モリセルに蓄えられているデータを呼び出すまでの時間
の高速化を要求されている。
ーマルワードとリダンダンシワードの双方が活性化して
しまうマルチワード状態を防ぐために、リダンダンシワ
ード及びノーマルワードのどちらを活性化するかどうか
が確実に決まるまで、ノーマルワードの活性化を遅らせ
ていたが、近年特にアドレスを取り込んでから該当のメ
モリセルに蓄えられているデータを呼び出すまでの時間
の高速化を要求されている。
【０００４】従来技術の一例の回路構成図を図８に、そ
の回路のタイミング波形図を図９に示す。
の回路のタイミング波形図を図９に示す。
【０００５】まず、ＲＯＷアドレスバッファ１１０に外
部アドレス信号Ａ０〜Ａｊが与えられる。ＲＯＷアドレ
スバッファ１１０は外部アドレスラッチ信号ＥＣＬＫの
立ち上がりで外部アドレス信号Ａ０〜Ａｊを取り込み、
その出力であるＲＯＷアドレス信号ＸＡ０〜ＸＡｊはア
ドレス判定回路１３０及びアドレスプリデコーダ１２０
へと入力される。アドレス判定回路１３０は、ＲＯＷア
ドレス信号ＸＡ０〜ＸＡｊと予めプログラムされたアド
レスとをリダンダンシ用ラッチ信号によって比較し、一
致したならば、リダンダンシ判定信号ＡＣは活性状態を
保持したまま（図９ＡＣ実線）、不一致ならば非活性状
態（図９ＡＣ破線）を示す。リダンダンシ制御回路１５
０は、アドレス判定が終了した後ＲＯＷアドレスラッチ
信号ＲＣＬＫの立ち上がりでリダンダンシ判定信号ＡＣ
を読み取り、リダンダンシワードを活性化するかどうか
の判定を行う。また、このときアドレスプリデコーダ１
２０は、ＲＯＷアドレス信号ＸＡ０〜ＸＡｊをプリデコ
ードした信号を取り込みアドレスプリデコード信号ＰＸ
Ａ０〜ＰＸＡｋをノーマルワードデコーダ１６０へと出
力する。そして、リダンダンシ制御回路１５０の出力信
号であるリダンダンシワードイネーブル信号ＲＤＣ及び
ノーマルワードイネーブル信号ＸＤＣに基づいて、ノー
マルワード及びリダンダンシワードのどちらか一方が活
性化される。
部アドレス信号Ａ０〜Ａｊが与えられる。ＲＯＷアドレ
スバッファ１１０は外部アドレスラッチ信号ＥＣＬＫの
立ち上がりで外部アドレス信号Ａ０〜Ａｊを取り込み、
その出力であるＲＯＷアドレス信号ＸＡ０〜ＸＡｊはア
ドレス判定回路１３０及びアドレスプリデコーダ１２０
へと入力される。アドレス判定回路１３０は、ＲＯＷア
ドレス信号ＸＡ０〜ＸＡｊと予めプログラムされたアド
レスとをリダンダンシ用ラッチ信号によって比較し、一
致したならば、リダンダンシ判定信号ＡＣは活性状態を
保持したまま（図９ＡＣ実線）、不一致ならば非活性状
態（図９ＡＣ破線）を示す。リダンダンシ制御回路１５
０は、アドレス判定が終了した後ＲＯＷアドレスラッチ
信号ＲＣＬＫの立ち上がりでリダンダンシ判定信号ＡＣ
を読み取り、リダンダンシワードを活性化するかどうか
の判定を行う。また、このときアドレスプリデコーダ１
２０は、ＲＯＷアドレス信号ＸＡ０〜ＸＡｊをプリデコ
ードした信号を取り込みアドレスプリデコード信号ＰＸ
Ａ０〜ＰＸＡｋをノーマルワードデコーダ１６０へと出
力する。そして、リダンダンシ制御回路１５０の出力信
号であるリダンダンシワードイネーブル信号ＲＤＣ及び
ノーマルワードイネーブル信号ＸＤＣに基づいて、ノー
マルワード及びリダンダンシワードのどちらか一方が活
性化される。
【０００６】
【発明が解決しようとする課題】図８及び図９に示した
従来技術では、マルチワードを防ぐために、ノーマルワ
ードを活性化するのかリダンダンシワードを活性化する
のかを確定する時刻まで、ノーマルワードデコーダ１６
０及びリダンダンシワードデコーダ１５０共に非選択状
態としており、この判定が確定してからＲＯＷアドレス
ラッチ信号ＲＣＬＫを立ち上げてノーマルワードデコー
ダ１６０及びリダンダンシワードデコーダ１５０のいず
れか一方を選択している。よって、ノーマルワードの活
性化に要する時間は、この判定結果であるノーマルワー
ドイネーブル信号ＸＤＣに依存する。ところが、ノーマ
ルワードはリダンダンシワードよりもその本数が多いた
め、ノーマルワードデコーダ１６０に含まれる論理回路
の段数は、リダンダンシワードデコーダ１５０に含まれ
るそれの数に比べて非常に多く、このため、図９に示す
ようにノーマルワードの活性化には時間がかかってしま
う。そのために、従来はメモリセルへの高速なアクセス
が妨げられていた。
従来技術では、マルチワードを防ぐために、ノーマルワ
ードを活性化するのかリダンダンシワードを活性化する
のかを確定する時刻まで、ノーマルワードデコーダ１６
０及びリダンダンシワードデコーダ１５０共に非選択状
態としており、この判定が確定してからＲＯＷアドレス
ラッチ信号ＲＣＬＫを立ち上げてノーマルワードデコー
ダ１６０及びリダンダンシワードデコーダ１５０のいず
れか一方を選択している。よって、ノーマルワードの活
性化に要する時間は、この判定結果であるノーマルワー
ドイネーブル信号ＸＤＣに依存する。ところが、ノーマ
ルワードはリダンダンシワードよりもその本数が多いた
め、ノーマルワードデコーダ１６０に含まれる論理回路
の段数は、リダンダンシワードデコーダ１５０に含まれ
るそれの数に比べて非常に多く、このため、図９に示す
ようにノーマルワードの活性化には時間がかかってしま
う。そのために、従来はメモリセルへの高速なアクセス
が妨げられていた。
【０００７】したがって、本発明の主な目的は、リダン
ダンシ回路を有する半導体記憶装置において、アドレス
信号に対応したメモリセルのアクセスを高速に行う手段
を提供することである。
ダンシ回路を有する半導体記憶装置において、アドレス
信号に対応したメモリセルのアクセスを高速に行う手段
を提供することである。
【０００８】
【課題を解決するための手段】 本発明の半導体記憶装
置は、ノーマルメモリセルと、ノーマルメモリセルを選
択するためのノーマルワードラインと、ノーマルメモリ
セルにおける欠陥救済用に設けられたリダンダンシメモ
リセルと、リダンダンシメモリセルを選択するためのリ
ダンダンシワードラインと、第１のクロック信号に応答
して外部から入力されたアドレス信号をデコードするプ
リデコーダと、プリデコーダより出力されるプリデコー
ド信号に応じてノーマルワードラインを選択駆動するノ
ーマルワードデコーダと、アドレス信号がノーマルメモ
リセルにおける欠陥アドレスかどうかを判定するアドレ
ス判定手段と、リダンダンシワードラインを選択駆動す
るリダンダンシワードデコーダと、第１のクロック信号
とは異なる第２のクロック信号に応答してノーマルワー
ドデコーダ及びリダンダンシワードデコーダのいずれか
一方をアドレス判定手段の出力結果に基づき活性状態と
し他方を非活性状態とする制御手段とを有する半導体記
憶装置において、制御手段は、初期状態においてアドレ
ス判定手段の判定結果に関わらずノーマルワードデコー
ダを活性化状態とするとともにリダンダンシワードデコ
ーダを非活性化状態とし、且つ、第２のクロック信号に
応答してアドレス判定手段の出力結果に基づきアドレス
信号が欠陥アドレスであった場合にノーマルワードデコ
ーダを非活性状態としリダンダンシワードデコーダを活
性状態とすることを特徴とする。
置は、ノーマルメモリセルと、ノーマルメモリセルを選
択するためのノーマルワードラインと、ノーマルメモリ
セルにおける欠陥救済用に設けられたリダンダンシメモ
リセルと、リダンダンシメモリセルを選択するためのリ
ダンダンシワードラインと、第１のクロック信号に応答
して外部から入力されたアドレス信号をデコードするプ
リデコーダと、プリデコーダより出力されるプリデコー
ド信号に応じてノーマルワードラインを選択駆動するノ
ーマルワードデコーダと、アドレス信号がノーマルメモ
リセルにおける欠陥アドレスかどうかを判定するアドレ
ス判定手段と、リダンダンシワードラインを選択駆動す
るリダンダンシワードデコーダと、第１のクロック信号
とは異なる第２のクロック信号に応答してノーマルワー
ドデコーダ及びリダンダンシワードデコーダのいずれか
一方をアドレス判定手段の出力結果に基づき活性状態と
し他方を非活性状態とする制御手段とを有する半導体記
憶装置において、制御手段は、初期状態においてアドレ
ス判定手段の判定結果に関わらずノーマルワードデコー
ダを活性化状態とするとともにリダンダンシワードデコ
ーダを非活性化状態とし、且つ、第２のクロック信号に
応答してアドレス判定手段の出力結果に基づきアドレス
信号が欠陥アドレスであった場合にノーマルワードデコ
ーダを非活性状態としリダンダンシワードデコーダを活
性状態とすることを特徴とする。
【０００９】
【００１０】この場合、第１のクロック信号はアドレス
判定回路の結果が出力されるよりも前に変化し、且つ、
第２のクロック信号はノーマルワードデコーダにプリデ
コード信号が供給されるよりも前に変化する。
判定回路の結果が出力されるよりも前に変化し、且つ、
第２のクロック信号はノーマルワードデコーダにプリデ
コード信号が供給されるよりも前に変化する。
【００１１】そして、第２のクロック信号は、前記第１
のクロック信号を所定時間遅延することによって生成さ
れる。
のクロック信号を所定時間遅延することによって生成さ
れる。
【００１２】
【００１３】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１４】本発明の第１の実施の形態の回路構成を図
１に示す。本発明による半導体記憶装置は、ＲＯＷアド
レスバッファ１０と、アドレスプリデコーダ２０と、ア
ドレス判定回路３０と、リダンダンシ制御回路４０と、
リダンダンシワードデコーダ５０と、ノーマルワードデ
コーダ６０とを有する。
１に示す。本発明による半導体記憶装置は、ＲＯＷアド
レスバッファ１０と、アドレスプリデコーダ２０と、ア
ドレス判定回路３０と、リダンダンシ制御回路４０と、
リダンダンシワードデコーダ５０と、ノーマルワードデ
コーダ６０とを有する。
【００１５】ＲＯＷアドレスバッファ１０は外部から与
えられる外部アドレス信号数分あり、外部アドレスラッ
チ信号ＥＣＬＫの立ち上がりによって外部アドレス信号
Ａ０〜Ａｊを取り込み、その出力のＲＯＷアドレス信号
ＸＡ０〜ＸＡｊはアドレス判定回路３０とアドレスプリ
デコーダ２０に供給される。
えられる外部アドレス信号数分あり、外部アドレスラッ
チ信号ＥＣＬＫの立ち上がりによって外部アドレス信号
Ａ０〜Ａｊを取り込み、その出力のＲＯＷアドレス信号
ＸＡ０〜ＸＡｊはアドレス判定回路３０とアドレスプリ
デコーダ２０に供給される。
【００１６】アドレスプリデコーダ２０は複数のＲＯＷ
アドレス信号ＸＡ０〜ＸＡｊをプリデコードし、かつＲ
ＯＷアドレスラッチ信号ＲＣＬＫの立ち上がりでプリデ
コードした信号を取り込み、その出力はアドレスプリデ
コード信号ＰＸＡ０〜ＰＸＡｋとしてノーマルワードデ
コーダ６０に供給される。
アドレス信号ＸＡ０〜ＸＡｊをプリデコードし、かつＲ
ＯＷアドレスラッチ信号ＲＣＬＫの立ち上がりでプリデ
コードした信号を取り込み、その出力はアドレスプリデ
コード信号ＰＸＡ０〜ＰＸＡｋとしてノーマルワードデ
コーダ６０に供給される。
【００１７】アドレス判定回路３０は任意の数が用意さ
れていて、例えば図２に示されるように、それぞれヒュ
ーズなどを用いて不良のあるノーマルメモリセルのアド
レスがプログラムできるようになっており、ＲＯＷアド
レス信号ＸＡ０〜ＸＡｊの表すアドレスとプログラムさ
れたアドレスとの比較をリダンダンシ用アドレスラッチ
信号ＰＸＲによって行い、その結果をリダンダンシ判定
信号ＡＣ０〜ＡＣ３としてリダンダンシ制御回路４０に
供給する。例えば、リダンダンシ判定結果が一致ならハ
イレベル、不一致ならロウレベルとしてリダンダンシ制
御回路に取り込まれる。
れていて、例えば図２に示されるように、それぞれヒュ
ーズなどを用いて不良のあるノーマルメモリセルのアド
レスがプログラムできるようになっており、ＲＯＷアド
レス信号ＸＡ０〜ＸＡｊの表すアドレスとプログラムさ
れたアドレスとの比較をリダンダンシ用アドレスラッチ
信号ＰＸＲによって行い、その結果をリダンダンシ判定
信号ＡＣ０〜ＡＣ３としてリダンダンシ制御回路４０に
供給する。例えば、リダンダンシ判定結果が一致ならハ
イレベル、不一致ならロウレベルとしてリダンダンシ制
御回路に取り込まれる。
【００１８】リダンダンシ制御回路４０は、リダンダン
シ判定ラッチ信号ＣＣＬＫの立ち上がりでリダンダンシ
判定信号ＡＣ０〜ＡＣ３を取り込み、リダンダンシワー
ドを活性化するかどうかの判定処理を行う。その結果、
リダンダンシ判定信号ＡＣ０〜ＡＣ３にそれぞれ対応し
て出力されるリダンダンシワードイネーブル信号ＲＤＣ
０、ＲＤＣ１はリダンダンシワードデコーダ５０に供給
され、また、他の出力であるノーマルワードディセーブ
ル信号ＸＤＥＳはノーマルワードデコーダ６０に供給さ
れる。ここで、特に限定されないが、Ｒｅｄ．Ｗｏｒｄ
０及びＲｅｄ．Ｗｏｒｄ１が図示しないサブワード構成
となっている場合のリダンダンシ制御回路４０の回路構
成を図４に示す。リダンダンシ判定信号ＡＣ０〜ＡＣ３
は、リダンダンシ判定ラッチ信号の立ち上がりでＮＯＲ
回路４１に取り込まれ、リダンダンシワードイネーブル
信号ＲＤＣ０及びＲＤＣ１を出力する。そして、リダン
ダンシ判定信号ＡＣ０〜ＡＣ３に対応してさらに別のワ
ードラインが選択駆動される。
シ判定ラッチ信号ＣＣＬＫの立ち上がりでリダンダンシ
判定信号ＡＣ０〜ＡＣ３を取り込み、リダンダンシワー
ドを活性化するかどうかの判定処理を行う。その結果、
リダンダンシ判定信号ＡＣ０〜ＡＣ３にそれぞれ対応し
て出力されるリダンダンシワードイネーブル信号ＲＤＣ
０、ＲＤＣ１はリダンダンシワードデコーダ５０に供給
され、また、他の出力であるノーマルワードディセーブ
ル信号ＸＤＥＳはノーマルワードデコーダ６０に供給さ
れる。ここで、特に限定されないが、Ｒｅｄ．Ｗｏｒｄ
０及びＲｅｄ．Ｗｏｒｄ１が図示しないサブワード構成
となっている場合のリダンダンシ制御回路４０の回路構
成を図４に示す。リダンダンシ判定信号ＡＣ０〜ＡＣ３
は、リダンダンシ判定ラッチ信号の立ち上がりでＮＯＲ
回路４１に取り込まれ、リダンダンシワードイネーブル
信号ＲＤＣ０及びＲＤＣ１を出力する。そして、リダン
ダンシ判定信号ＡＣ０〜ＡＣ３に対応してさらに別のワ
ードラインが選択駆動される。
【００１９】ノーマルワードデコーダ６０は、アドレス
プリデコード信号ＰＸＡ０〜ＰＸＡｋとノーマルワード
ディセーブル信号ＸＤＥＳによって制御され、入力され
た外部アドレスに対応するノーマルワードを駆動する。
ノーマルワードデコーダ６０は、例えば多入力ＡＮＤ回
路６１で構成され、ノーマルワードディセーブル信号Ｘ
ＤＥＳがハイレベルである場合に、アドレスプリデコー
ド信号ＰＸＡ０〜ＰＸＡｋが所定の組み合わせとなると
所定のノーマルワードを活性化する。なお、図１では簡
単のため、１本のノーマルワードのみを示している。
プリデコード信号ＰＸＡ０〜ＰＸＡｋとノーマルワード
ディセーブル信号ＸＤＥＳによって制御され、入力され
た外部アドレスに対応するノーマルワードを駆動する。
ノーマルワードデコーダ６０は、例えば多入力ＡＮＤ回
路６１で構成され、ノーマルワードディセーブル信号Ｘ
ＤＥＳがハイレベルである場合に、アドレスプリデコー
ド信号ＰＸＡ０〜ＰＸＡｋが所定の組み合わせとなると
所定のノーマルワードを活性化する。なお、図１では簡
単のため、１本のノーマルワードのみを示している。
【００２０】また、リダンダンシワードデコーダ５０
は、リダンダンシ制御回路４０の出力する制御信号ＲＤ
Ｃ０、ＲＤＣ１によって制御され、アドレス判定回路３
０にプログラムされたアドレスに対応するリダンダンシ
ワードＲｅｄ．Ｗｏｒｄ０、Ｒｅｄ．Ｗｏｒｄ１を選択
駆動する。リダンダンシメモリセルを使用する場合は、
ノーマルワードディセーブル信号ＸＤＥＳをロウレベル
としノーマルワードデコーダ６０を非活性化する。
は、リダンダンシ制御回路４０の出力する制御信号ＲＤ
Ｃ０、ＲＤＣ１によって制御され、アドレス判定回路３
０にプログラムされたアドレスに対応するリダンダンシ
ワードＲｅｄ．Ｗｏｒｄ０、Ｒｅｄ．Ｗｏｒｄ１を選択
駆動する。リダンダンシメモリセルを使用する場合は、
ノーマルワードディセーブル信号ＸＤＥＳをロウレベル
としノーマルワードデコーダ６０を非活性化する。
【００２１】以下に、本実施の形態の動作について図１
の回路構成図及び図４のタイミング波形図を用いて説明
する。
の回路構成図及び図４のタイミング波形図を用いて説明
する。
【００２２】外部アドレスバッファ１０は外部アドレス
ラッチ信号ＥＣＬＫの立ち上がりで外部アドレス信号Ａ
ｊを取り込み、ＲＯＷアドレス信号ＸＡ０〜ＸＡｊとし
てアドレス判定回路３０とアドレスプリデコーダ２０に
出力する。
ラッチ信号ＥＣＬＫの立ち上がりで外部アドレス信号Ａ
ｊを取り込み、ＲＯＷアドレス信号ＸＡ０〜ＸＡｊとし
てアドレス判定回路３０とアドレスプリデコーダ２０に
出力する。
【００２３】アドレスプリデコーダ２０は、ＸＡ０〜Ｘ
Ａｊを予めプリデコードしておき、その結果をＲＯＷア
ドレスラッチ信号ＲＣＬＫの立ち上がりで取り込み、ア
ドレスプリデコード信号ＰＸＡ０〜ＰＸＡｋを出力す
る。ここでは、アドレスラッチ信号ＲＣＬＫが後述のリ
ダンダンシ判定ラッチ信号ＣＣＬＫに先立って活性化し
ている点に注目されたい。
Ａｊを予めプリデコードしておき、その結果をＲＯＷア
ドレスラッチ信号ＲＣＬＫの立ち上がりで取り込み、ア
ドレスプリデコード信号ＰＸＡ０〜ＰＸＡｋを出力す
る。ここでは、アドレスラッチ信号ＲＣＬＫが後述のリ
ダンダンシ判定ラッチ信号ＣＣＬＫに先立って活性化し
ている点に注目されたい。
【００２４】ここで、アドレス判定回路３０は例えばヒ
ューズを用いてプログラムされたノーマルメモリセルの
不良アドレスとＲＯＷアドレス信号ＸＡｊとをリダンダ
ンシ用ラッチ信号ＰＸＲによって比較を行い、一致した
ならば、リダンダンシ判定信号ＡＣはハイレベルを保持
したまま（図４ＡＣ破線）、不一致ならばリダンダンシ
判定信号ＡＣはロウレベルとなる（図４ＡＣ実線）。
ューズを用いてプログラムされたノーマルメモリセルの
不良アドレスとＲＯＷアドレス信号ＸＡｊとをリダンダ
ンシ用ラッチ信号ＰＸＲによって比較を行い、一致した
ならば、リダンダンシ判定信号ＡＣはハイレベルを保持
したまま（図４ＡＣ破線）、不一致ならばリダンダンシ
判定信号ＡＣはロウレベルとなる（図４ＡＣ実線）。
【００２５】リダンダンシ制御回路４０では、該回路の
出力信号の初期値を、例えばリダンダンシワードイネー
ブル信号ＲＤＣはロウレベル、ノーマルワードディセー
ブル信号ＸＤＥＳはハイレベルとする。リダンダンシ判
定ラッチ信号ＣＣＬＫの立ち上がりによってリダンダン
シ判定信号ＡＣの値を読み取り、リダンダンシメモリセ
ルを使用するかどうかの判定が行われる。例えばリダン
ダンシメモリセルを使用する場合は、リダンダンシワー
ドイネーブル信号ＲＤＣをハイレベル（図４ＲＤＣ破
線）にすると共に、ノーマルワードディセーブル信号Ｘ
ＤＥＳをロウレベル（図４ＸＤＥＳ破線）にする。この
とき、既にアドレスラッチ信号ＲＣＬＫは活性化されて
いるため、アドレスプリデコーダ２０より既にアドレス
プリデコード信号ＰＸＡ０〜ＰＸＡｋはノーマルワード
デコーダ６０に印加されている。
出力信号の初期値を、例えばリダンダンシワードイネー
ブル信号ＲＤＣはロウレベル、ノーマルワードディセー
ブル信号ＸＤＥＳはハイレベルとする。リダンダンシ判
定ラッチ信号ＣＣＬＫの立ち上がりによってリダンダン
シ判定信号ＡＣの値を読み取り、リダンダンシメモリセ
ルを使用するかどうかの判定が行われる。例えばリダン
ダンシメモリセルを使用する場合は、リダンダンシワー
ドイネーブル信号ＲＤＣをハイレベル（図４ＲＤＣ破
線）にすると共に、ノーマルワードディセーブル信号Ｘ
ＤＥＳをロウレベル（図４ＸＤＥＳ破線）にする。この
とき、既にアドレスラッチ信号ＲＣＬＫは活性化されて
いるため、アドレスプリデコーダ２０より既にアドレス
プリデコード信号ＰＸＡ０〜ＰＸＡｋはノーマルワード
デコーダ６０に印加されている。
【００２６】ノーマルワードデコーダ６０は、初期状態
においてノーマルワードディセーブル信号ＸＤＥＳがハ
イレベル（図４ＸＤＥＳ実線）であるため、ノーマルワ
ードディセーブル信号ＸＤＥＳの確定を待たずに、アド
レスプリデコード信号ＰＸＡ０〜ＰＸＡｋに基づきノー
マルワードを選択駆動する（図４ＮｏｒｍａｌＷｏｒｄ
実線）。リダンダンシワード使用の場合は、ノーマルワ
ードディセーブル信号ＸＤＥＳがロウレベル（図４ＸＤ
ＥＳ破線）となるためアドレスプリデコード信号ＰＸＡ
０〜ＰＸＡｋに関わらず、ノーマルワードは選択駆動さ
れずロウレベルのままである（図４ＮｏｒｍａｌＷｏｒ
ｄ破線）。
においてノーマルワードディセーブル信号ＸＤＥＳがハ
イレベル（図４ＸＤＥＳ実線）であるため、ノーマルワ
ードディセーブル信号ＸＤＥＳの確定を待たずに、アド
レスプリデコード信号ＰＸＡ０〜ＰＸＡｋに基づきノー
マルワードを選択駆動する（図４ＮｏｒｍａｌＷｏｒｄ
実線）。リダンダンシワード使用の場合は、ノーマルワ
ードディセーブル信号ＸＤＥＳがロウレベル（図４ＸＤ
ＥＳ破線）となるためアドレスプリデコード信号ＰＸＡ
０〜ＰＸＡｋに関わらず、ノーマルワードは選択駆動さ
れずロウレベルのままである（図４ＮｏｒｍａｌＷｏｒ
ｄ破線）。
【００２７】一方、リダンダンシワードデコーダ５０
は、リダンダンシ判定回路４０から出力されるリダンダ
ンシワードイネーブル信号ＲＤＣに基づき、リダンダン
シワードイネーブル信号ＲＤＣがハイレベル（図４ＲＤ
Ｃ破線）ならリダンダンシワードを選択駆動し（図４Ｒ
ｅｄ．Ｗｏｒｄ破線）、リダンダンシワードイネーブル
信号ＲＤＣがロウレベル（図４ＲＤＣ実線）ならリダン
ダンシワードを駆動せずロウレベルのままとする（図４
Ｒｅｄ．Ｗｏｒｄ実線）。
は、リダンダンシ判定回路４０から出力されるリダンダ
ンシワードイネーブル信号ＲＤＣに基づき、リダンダン
シワードイネーブル信号ＲＤＣがハイレベル（図４ＲＤ
Ｃ破線）ならリダンダンシワードを選択駆動し（図４Ｒ
ｅｄ．Ｗｏｒｄ破線）、リダンダンシワードイネーブル
信号ＲＤＣがロウレベル（図４ＲＤＣ実線）ならリダン
ダンシワードを駆動せずロウレベルのままとする（図４
Ｒｅｄ．Ｗｏｒｄ実線）。
【００２８】ここで、上述したとおり、ノーマルワード
はリダンダンシワードよりもその本数が多いため、ノー
マルワードデコーダ６０に含まれる論理回路の段数は、
リダンダンシワードデコーダ５０に含まれるそれの数に
比べて非常に多い。そのため、リダンダンシワードイネ
ーブル信号ＲＤＣが活性化してからリダンダンシワード
が活性化するまでの時間と、ノーマルワードディセーブ
ル信号ＸＤＥＳが活性状態にあり且つアドレスプリデコ
ード信号ＰＸＡ０〜ＰＸＡｋが所定の組み合わせとなっ
てからノーマルワードが活性化するまでの時間との間に
はタイムラグΔｔ０がある。このタイムラグΔｔ０をＲ
ＯＷアドレスラッチ信号ＲＣＬＫとリダンダンシ判定ラ
ッチ信号ＣＣＬＫとの時間差Δｔと実質的に等しくすれ
ば、ノーマルワードデコーダ６０による選択の遅れは解
消される。
はリダンダンシワードよりもその本数が多いため、ノー
マルワードデコーダ６０に含まれる論理回路の段数は、
リダンダンシワードデコーダ５０に含まれるそれの数に
比べて非常に多い。そのため、リダンダンシワードイネ
ーブル信号ＲＤＣが活性化してからリダンダンシワード
が活性化するまでの時間と、ノーマルワードディセーブ
ル信号ＸＤＥＳが活性状態にあり且つアドレスプリデコ
ード信号ＰＸＡ０〜ＰＸＡｋが所定の組み合わせとなっ
てからノーマルワードが活性化するまでの時間との間に
はタイムラグΔｔ０がある。このタイムラグΔｔ０をＲ
ＯＷアドレスラッチ信号ＲＣＬＫとリダンダンシ判定ラ
ッチ信号ＣＣＬＫとの時間差Δｔと実質的に等しくすれ
ば、ノーマルワードデコーダ６０による選択の遅れは解
消される。
【００２９】以上のとおり、本実施の形態によれば、ア
ドレスプリデコーダ２０とリダンダンシ制御回路４０を
独立に制御するため、ＲＯＷアドレスラッチ信号ＲＣＬ
Ｋはリダンダンシ判定信号ＡＣが確定するか否かに関わ
らず先行して立ち上げ、リダンダンシメモリセルを使用
する場合のみノーマルワードの立ち上げを中止すること
ができ、従来よりもノーマルワードの活性化を早めるこ
とができる。すなわち、ノーマルワードデコーダに含ま
れる多数の論理回路を経由して活性化されるノーマルワ
ードの制御を先行することにより、装置全体の動作の高
速化を図ることができるのである。
ドレスプリデコーダ２０とリダンダンシ制御回路４０を
独立に制御するため、ＲＯＷアドレスラッチ信号ＲＣＬ
Ｋはリダンダンシ判定信号ＡＣが確定するか否かに関わ
らず先行して立ち上げ、リダンダンシメモリセルを使用
する場合のみノーマルワードの立ち上げを中止すること
ができ、従来よりもノーマルワードの活性化を早めるこ
とができる。すなわち、ノーマルワードデコーダに含ま
れる多数の論理回路を経由して活性化されるノーマルワ
ードの制御を先行することにより、装置全体の動作の高
速化を図ることができるのである。
【００３０】なお、本実施の形態では、当該半導体記憶
装置を分割デコード方式とすることができる。この場合
は、ノーマルワードがアドレスプリデコード信号ＰＸＡ
０〜ＰＸＡｋに対応して選択された後、下位アドレス
（例えばＸＡ０、ＸＡ１）に対応してそれぞれ選択信号
が選択駆動され、ノーマルワードと選択信号の組み合わ
せによって最終的にメモリセルに接続された所定のサブ
ワードが駆動される。このような分割デコード方式を採
用する場合は、ノーマルワードもしくはリダンダンシワ
ードが活性化してから実際にサブワードが駆動されるま
でにある程度の時間Δｔ１を要するので、ＲＯＷアドレ
スラッチ信号ＲＣＬＫとリダンダンシ判定ラッチ信号Ｃ
ＣＬＫとの時間差ΔｔをΔｔ０とΔｔ１の和と実質的に
等しくすることによって、そのアクセス速度はさらに高
速化される。
装置を分割デコード方式とすることができる。この場合
は、ノーマルワードがアドレスプリデコード信号ＰＸＡ
０〜ＰＸＡｋに対応して選択された後、下位アドレス
（例えばＸＡ０、ＸＡ１）に対応してそれぞれ選択信号
が選択駆動され、ノーマルワードと選択信号の組み合わ
せによって最終的にメモリセルに接続された所定のサブ
ワードが駆動される。このような分割デコード方式を採
用する場合は、ノーマルワードもしくはリダンダンシワ
ードが活性化してから実際にサブワードが駆動されるま
でにある程度の時間Δｔ１を要するので、ＲＯＷアドレ
スラッチ信号ＲＣＬＫとリダンダンシ判定ラッチ信号Ｃ
ＣＬＫとの時間差ΔｔをΔｔ０とΔｔ１の和と実質的に
等しくすることによって、そのアクセス速度はさらに高
速化される。
【００３１】図５は、ノーマルワード制御及びリダンダ
ンシワード制御信号に更に工夫した本発明の第２の実施
の形態を示す回路構成図である。図５においては、図１
の第１の実施の形態と同一の部分には同一の符号を付
し、説明を省略する。
ンシワード制御信号に更に工夫した本発明の第２の実施
の形態を示す回路構成図である。図５においては、図１
の第１の実施の形態と同一の部分には同一の符号を付
し、説明を省略する。
【００３２】本発明の第２の実施の形態では、遅延回路
７０を用いてＲＯＷアドレスラッチ信号ＲＣＬＫよりΔ
ｔだけ遅れた信号ＲＣＬＫ′を生成し、リダンダンシ判
定ラッチ信号ＣＣＬＫの代わりに、ＲＣＬＫ′を用い
る。このことにより不必要に回路を増加させることな
く、且つ、第１の実施の形態と同等の効果を得ることが
可能であることは言うまでもない。
７０を用いてＲＯＷアドレスラッチ信号ＲＣＬＫよりΔ
ｔだけ遅れた信号ＲＣＬＫ′を生成し、リダンダンシ判
定ラッチ信号ＣＣＬＫの代わりに、ＲＣＬＫ′を用い
る。このことにより不必要に回路を増加させることな
く、且つ、第１の実施の形態と同等の効果を得ることが
可能であることは言うまでもない。
【００３３】次に、本発明の第３の実施の形態を表す回
路構成を図６、そのタイミング波形図を図７に示す。本
実施の形態においては、ＲＯＷアドレスバッファ１０
と、アドレスプリデコーダ２０と、アドレス判定回路３
０と、リダンダンシ制御回路４０と、リダンダンシワー
ドデコーダ５０と、ノーマルワードデコーダ６０と、セ
レプレート選択回路８０とを有する。
路構成を図６、そのタイミング波形図を図７に示す。本
実施の形態においては、ＲＯＷアドレスバッファ１０
と、アドレスプリデコーダ２０と、アドレス判定回路３
０と、リダンダンシ制御回路４０と、リダンダンシワー
ドデコーダ５０と、ノーマルワードデコーダ６０と、セ
レプレート選択回路８０とを有する。
【００３４】セルプレート選択回路８０は、外部より入
力された外部アドレスＡｊに対応したセンスアンプ列を
活性化する。例えばアドレスプリデコード信号ＰＸＡ０
〜ＰＸＡｋ、センスアンプイネーブル信号ＳＥ及びディ
セーブル信号ＸＤＥＳの３つの信号を入力とするＡＮＤ
回路８１で構成され、センスアンプ駆動信号ＳＡＰＮを
ノーマルメモリセルを選択駆動するセンスアンプに供給
する。そして、ノーマルワードより立ち上がりの遅いセ
ンスアンプ駆動信号ＳＡＰＮを非活性とすることにより
不良メモリセルが活性化されるのを抑える。ここで、ノ
ーマルメモリセルとリダンダンシメモリセルは異なるプ
レートで構成されているため、ノーマルワードラインは
リダンダンシメモリセル使用の判定信号が確定するか否
かに関わらず先行して活性化しておくことができる。つ
まり、リダンダンシメモリセルが使用されない場合は、
先行して活性化したノーマルワードラインに基づきデー
タを読み出すことが可能となるのである。したがって、
本発明の第１の実施の形態では、リダンダンシワード使
用時のノーマルワードの非活性化をノーマルワードデコ
ーダ６０において行っているが、これをノーマルワード
立ち上がりよりも更に遅い信号を非活性化することで、
より一層ノーマルワードを活性化する制御を先行してい
るのである。
力された外部アドレスＡｊに対応したセンスアンプ列を
活性化する。例えばアドレスプリデコード信号ＰＸＡ０
〜ＰＸＡｋ、センスアンプイネーブル信号ＳＥ及びディ
セーブル信号ＸＤＥＳの３つの信号を入力とするＡＮＤ
回路８１で構成され、センスアンプ駆動信号ＳＡＰＮを
ノーマルメモリセルを選択駆動するセンスアンプに供給
する。そして、ノーマルワードより立ち上がりの遅いセ
ンスアンプ駆動信号ＳＡＰＮを非活性とすることにより
不良メモリセルが活性化されるのを抑える。ここで、ノ
ーマルメモリセルとリダンダンシメモリセルは異なるプ
レートで構成されているため、ノーマルワードラインは
リダンダンシメモリセル使用の判定信号が確定するか否
かに関わらず先行して活性化しておくことができる。つ
まり、リダンダンシメモリセルが使用されない場合は、
先行して活性化したノーマルワードラインに基づきデー
タを読み出すことが可能となるのである。したがって、
本発明の第１の実施の形態では、リダンダンシワード使
用時のノーマルワードの非活性化をノーマルワードデコ
ーダ６０において行っているが、これをノーマルワード
立ち上がりよりも更に遅い信号を非活性化することで、
より一層ノーマルワードを活性化する制御を先行してい
るのである。
【００３５】さらに、本実施の形態によれば、ディセー
ブル信号ＸＤＥＳのタイミングを後ろにずらしたことに
より他の信号のマージン調整が容易となるだけでなく、
例えばノーマルワードディセーブル信号ＸＤＥＳの活性
化が遅かったとしても、ノーマルワードを活性化させる
のを遅らせる必要はないため、さらなる高速化が期待で
きる。
ブル信号ＸＤＥＳのタイミングを後ろにずらしたことに
より他の信号のマージン調整が容易となるだけでなく、
例えばノーマルワードディセーブル信号ＸＤＥＳの活性
化が遅かったとしても、ノーマルワードを活性化させる
のを遅らせる必要はないため、さらなる高速化が期待で
きる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
アドレスに呼応したワードを立ち上げる時間の高速化を
行うことができる。
アドレスに呼応したワードを立ち上げる時間の高速化を
行うことができる。
【００３７】その理由は、リダンダンシワードを使用す
るか否かに関わらず、ノーマルワードの制御を先行して
行うため、ノーマルワード又はリダンダンシワードのど
ちらを使用するかの判定が決まるまである特定の信号を
不必要に待たせる必要がなくなるためである。この結
果、従来製品に比べて例えば２ｎｓ程度アドレスに呼応
したワードを立ち上げる時間の高速化を行うことができ
る。
るか否かに関わらず、ノーマルワードの制御を先行して
行うため、ノーマルワード又はリダンダンシワードのど
ちらを使用するかの判定が決まるまである特定の信号を
不必要に待たせる必要がなくなるためである。この結
果、従来製品に比べて例えば２ｎｓ程度アドレスに呼応
したワードを立ち上げる時間の高速化を行うことができ
る。
【図１】本発明の第１の実施の形態の回路構成図であ
る。
る。
【図２】本発明の第１の実施の形態のアドレス判定回路
である。
である。
【図３】本発明の第１の実施の形態のリダンダンシ制御
回路である。
回路である。
【図４】本発明の第１の実施の形態の動作を示すタイミ
ング波形図である。
ング波形図である。
【図５】本発明の第２の実施の形態の回路構成図であ
る。
る。
【図６】本発明の第３の実施の形態の回路構成図であ
る。
る。
【図７】本発明の第３の実施の形態の動作を示すタイミ
ング波形図である。
ング波形図である。
【図８】本発明の従来技術の回路構成図である。
【図９】本発明の従来技術の動作を示すタイミング波形
図である。
図である。
１０，１１０ ＲＯＷアドレスバッファ
２０，１２０ アドレスプリデコーダ
３０，３１，１３０ アドレス判定回路
３２ ヒューズ
４０，１４０ リダンダンシ制御回路
４１ ＮＯＲ回路
４２ インバータ
４３ ＡＮＤ回路
５０，１５０ リダンダンシワードデコーダ
６０，１６０ ノーマルワードデコーダ
６１ ＡＮＤ回路
７０ 遅延回路
８０ セルプレート選択回路
８１ ＡＮＤ回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−172295（ＪＰ，Ａ)
特開 平６−150686（ＪＰ，Ａ)
特開 平７−220494（ＪＰ，Ａ)
特開 平８−227597（ＪＰ，Ａ)
特開 平２−21500（ＪＰ，Ａ)
特開 平４−143999（ＪＰ，Ａ)
特開 平６−325590（ＪＰ，Ａ)
特開 昭58−102395（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 29/00
Claims (4)
- 【請求項１】 ノーマルメモリセルと、前記ノーマルメ
モリセルを選択するためのノーマルワードラインと、前
記ノーマルメモリセルにおける欠陥救済用に設けられた
リダンダンシメモリセルと、前記リダンダンシメモリセ
ルを選択するためのリダンダンシワードラインと、第１
のクロック信号に応答して外部から入力されたアドレス
信号をデコードするプリデコーダと、前記プリデコーダ
より出力されるプリデコード信号に応じて前記ノーマル
ワードラインを選択駆動するノーマルワードデコーダ
と、前記アドレス信号が前記ノーマルメモリセルにおけ
る欠陥アドレスかどうかを判定するアドレス判定手段
と、前記リダンダンシワードラインを選択駆動するリダ
ンダンシワードデコーダと、前記第１のクロック信号と
は異なる第２のクロック信号に応答して前記ノーマルワ
ードデコーダ及び前記リダンダンシワードデコーダのい
ずれか一方を前記アドレス判定手段の出力結果に基づき
活性状態とし他方を非活性状態とする制御手段とを有す
る半導体記憶装置において、前記制御手段は、初期状態
において前記アドレス判定手段の判定結果に関わらず前
記ノーマルワードデコーダを活性化状態とするとともに
前記リダンダンシワードデコーダを非活性化状態とし、
且つ、前記第２のクロック信号に応答して前記アドレス
判定手段の出力結果に基づき前記アドレス信号が前記欠
陥アドレスであった場合に前記ノーマルワードデコーダ
を非活性状態とし前記リダンダンシワードデコーダを活
性状態とすることを特徴とする半導体記憶装置。 - 【請求項２】 前記第１のクロック信号は、前記第２の
クロック信号が活性化する前に活性化することを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】 前記第２のクロック信号は、前記第１の
クロック信号を所定時間遅延することによって生成され
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記ノーマルメモリセルは、前記アドレ
ス信号に応じて選択駆動されたノーマルワードライン
と、前記判定手段の結果が出力された後に前記アドレス
信号の一部によって更に選択駆動されるワードラインに
よって選択されることを特徴とする請求項１記載の半導
体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16681199A JP3398686B2 (ja) | 1999-06-14 | 1999-06-14 | 半導体記憶装置 |
| TW089111466A TW509949B (en) | 1999-06-14 | 2000-06-12 | Semiconductor memory having a redundancy judgment circuit |
| US09/593,210 US6269034B1 (en) | 1999-06-14 | 2000-06-14 | Semiconductor memory having a redundancy judgment circuit |
| KR10-2000-0032663A KR100376599B1 (ko) | 1999-06-14 | 2000-06-14 | 용장판정회로를 갖는 반도체 메모리 |
| DE10029240A DE10029240A1 (de) | 1999-06-14 | 2000-06-14 | Halbleiterspeicher mit Redundanzbeurteilungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16681199A JP3398686B2 (ja) | 1999-06-14 | 1999-06-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000357395A JP2000357395A (ja) | 2000-12-26 |
| JP3398686B2 true JP3398686B2 (ja) | 2003-04-21 |
Family
ID=15838116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16681199A Expired - Fee Related JP3398686B2 (ja) | 1999-06-14 | 1999-06-14 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP3398686B2 (ja) |
| KR (1) | KR100376599B1 (ja) |
| DE (1) | DE10029240A1 (ja) |
| TW (1) | TW509949B (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4607360B2 (ja) * | 2001-03-22 | 2011-01-05 | Ｏｋｉセミコンダクタ株式会社 | 半導体記憶装置 |
| JP2003217294A (ja) * | 2001-11-16 | 2003-07-31 | Fujitsu Ltd | 半導体記憶装置、及び冗長判定方法 |
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| US9733625B2 (en) | 2006-03-20 | 2017-08-15 | General Electric Company | Trip optimization system and method for a train |
| US9233696B2 (en) * | 2006-03-20 | 2016-01-12 | General Electric Company | Trip optimizer method, system and computer software code for operating a railroad train to minimize wheel and track wear |
| US10308265B2 (en) | 2006-03-20 | 2019-06-04 | Ge Global Sourcing Llc | Vehicle control system and method |
| US8924049B2 (en) | 2003-01-06 | 2014-12-30 | General Electric Company | System and method for controlling movement of vehicles |
| JPWO2004097841A1 (ja) | 2003-04-30 | 2006-07-13 | 富士通株式会社 | アクセスタイムを短くしたスペアセクタを有するフラッシュメモリ |
| JP3984209B2 (ja) | 2003-07-31 | 2007-10-03 | 株式会社東芝 | 半導体記憶装置 |
| US9156477B2 (en) | 2006-03-20 | 2015-10-13 | General Electric Company | Control system and method for remotely isolating powered units in a vehicle system |
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| US8473127B2 (en) | 2006-03-20 | 2013-06-25 | General Electric Company | System, method and computer software code for optimizing train operations considering rail car parameters |
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