JP3399252B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、層間絶縁膜の一部に有機低誘電率
膜を用いる半導体装置の製造に適用して好適なものであ
る。
造方法に関し、特に、層間絶縁膜の一部に有機低誘電率
膜を用いる半導体装置の製造に適用して好適なものであ
る。
【０００２】
【従来の技術】半導体装置の高集積化に伴って、配線幅
の微細化および配線ピッチの縮小化が必要となってい
る。また、同時に、低消費電力化、高速化などの要求に
伴って、層間絶縁膜の低誘電率化が必要になっている。
特に、ロジック系の半導体装置では、微細配線による抵
抗上昇や配線間容量の増加が半導体装置の動作速度の劣
化につながるため、微細でかつ低誘電率の膜を層間絶縁
膜として用いた多層配線が必要となっている。
の微細化および配線ピッチの縮小化が必要となってい
る。また、同時に、低消費電力化、高速化などの要求に
伴って、層間絶縁膜の低誘電率化が必要になっている。
特に、ロジック系の半導体装置では、微細配線による抵
抗上昇や配線間容量の増加が半導体装置の動作速度の劣
化につながるため、微細でかつ低誘電率の膜を層間絶縁
膜として用いた多層配線が必要となっている。
【０００３】配線幅の微細化および配線ピッチの縮小化
は、配線自身のアスペクト比を大きくするだけでなく、
配線間のスペースのアスペクト比を大きくし、結果とし
て、縦方向に細長い微細配線を形成する技術や微細な配
線間のスペースを層間絶縁膜で埋め込む技術などに負担
がかかり、半導体装置の製造プロセスを複雑にすると同
時に、プロセス数の増大を招いている。
は、配線自身のアスペクト比を大きくするだけでなく、
配線間のスペースのアスペクト比を大きくし、結果とし
て、縦方向に細長い微細配線を形成する技術や微細な配
線間のスペースを層間絶縁膜で埋め込む技術などに負担
がかかり、半導体装置の製造プロセスを複雑にすると同
時に、プロセス数の増大を招いている。
【０００４】接続孔（ヴィアホールともいう）と配線溝
とを例えばＡｌ系の配線材料のリフロースパッタリング
などにより同時に埋め込み、ＣＭＰ（Chemical Mechani
calPolish) 法により研磨を行って不要部分の配線材料
を除去することにより接続孔および配線溝に埋め込まれ
た配線を形成する、いわゆるダマシン（Damascene)プロ
セスでは、高アスペクト比の配線をエッチングで形成す
ることも、配線間のスペースを層間絶縁膜で埋め込む必
要もなく、半導体装置の製造に要するプロセス数を大幅
に減らすことが可能である。このダマシンプロセスは、
配線のアスペクト比が高くなるほど、また、配線総数が
増大するほど、半導体装置の製造に要するコストの削減
に大きく寄与するようになる。
とを例えばＡｌ系の配線材料のリフロースパッタリング
などにより同時に埋め込み、ＣＭＰ（Chemical Mechani
calPolish) 法により研磨を行って不要部分の配線材料
を除去することにより接続孔および配線溝に埋め込まれ
た配線を形成する、いわゆるダマシン（Damascene)プロ
セスでは、高アスペクト比の配線をエッチングで形成す
ることも、配線間のスペースを層間絶縁膜で埋め込む必
要もなく、半導体装置の製造に要するプロセス数を大幅
に減らすことが可能である。このダマシンプロセスは、
配線のアスペクト比が高くなるほど、また、配線総数が
増大するほど、半導体装置の製造に要するコストの削減
に大きく寄与するようになる。
【０００５】
【発明が解決しようとする課題】一方、層間絶縁膜の低
誘電率化は、配線間容量を低減するが、例えば設計ルー
ルが０．１８μｍルール以下の半導体装置においては、
比誘電率が２．５以下の膜が層間絶縁膜に用いられる。
このような比誘電率が２．５以下の膜としては、フルオ
ロカーボン膜などの有機低誘電率膜が最も有望視されて
いる。しかしながら、この有機低誘電率膜は、従来の半
導体装置において層間絶縁膜に用いられている酸化シリ
コン膜と膜質が大きく異なることから、この有機低誘電
率膜を層間絶縁膜に用いた場合に適した製造プロセスが
求められていた。
誘電率化は、配線間容量を低減するが、例えば設計ルー
ルが０．１８μｍルール以下の半導体装置においては、
比誘電率が２．５以下の膜が層間絶縁膜に用いられる。
このような比誘電率が２．５以下の膜としては、フルオ
ロカーボン膜などの有機低誘電率膜が最も有望視されて
いる。しかしながら、この有機低誘電率膜は、従来の半
導体装置において層間絶縁膜に用いられている酸化シリ
コン膜と膜質が大きく異なることから、この有機低誘電
率膜を層間絶縁膜に用いた場合に適した製造プロセスが
求められていた。
【０００６】したがって、この発明の目的は、層間絶縁
膜の一部に有機低誘電率膜を用いた場合に、ダマシンプ
ロセスにより、接続孔および配線溝に埋め込まれた配線
をプロセス数を増やすことなく容易に形成することがで
きる半導体装置の製造方法を提供することにある。
膜の一部に有機低誘電率膜を用いた場合に、ダマシンプ
ロセスにより、接続孔および配線溝に埋め込まれた配線
をプロセス数を増やすことなく容易に形成することがで
きる半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明による半導体装置の製造方法は、基板上に
絶縁膜および有機低誘電率膜を層間絶縁膜として順次形
成する工程と、有機低誘電率膜上に、有機低誘電率膜を
エッチングする際にエッチング耐性を有する物質からな
り、かつ、配線パターンの形状を有する開口を有するエ
ッチングマスクを形成する工程と、エッチングマスクの
開口の内部の領域の一部分の有機低誘電率膜および絶縁
膜を順次エッチングすることにより接続孔を形成する工
程と、エッチングマスクを用いて有機低誘電率膜をエッ
チングすることにより配線溝を形成する工程と、基板の
全面に配線材料を成膜する工程と、配線材料を研磨する
ことにより接続孔および配線溝に埋め込まれた配線を形
成する工程とを有することを特徴とするものである。
に、この発明による半導体装置の製造方法は、基板上に
絶縁膜および有機低誘電率膜を層間絶縁膜として順次形
成する工程と、有機低誘電率膜上に、有機低誘電率膜を
エッチングする際にエッチング耐性を有する物質からな
り、かつ、配線パターンの形状を有する開口を有するエ
ッチングマスクを形成する工程と、エッチングマスクの
開口の内部の領域の一部分の有機低誘電率膜および絶縁
膜を順次エッチングすることにより接続孔を形成する工
程と、エッチングマスクを用いて有機低誘電率膜をエッ
チングすることにより配線溝を形成する工程と、基板の
全面に配線材料を成膜する工程と、配線材料を研磨する
ことにより接続孔および配線溝に埋め込まれた配線を形
成する工程とを有することを特徴とするものである。
【０００８】この発明において、絶縁膜は、典型的に
は、酸化シリコン膜である。ここで、この酸化シリコン
膜には、ＳｉＯ2 膜、ＳｉＯx （ｘ≠２）膜、ＳｉＯＦ
膜などのほか、これらの膜にＰ、Ｂ、Ａｓなどをドーピ
ングした膜（ＢＰＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＡｓＳ
Ｇ膜など）も含まれる。また、有機低誘電率膜の例をい
くつか挙げると、ポリテトラフルオロエチレン、フッ化
ポリアリルエーテル、フッ化ポリイミドなどからなる膜
である。さらに、エッチングマスクは、例えば酸化シリ
コン膜や窒化シリコン膜などにより形成される。この場
合も、この酸化シリコン膜には、ＳｉＯ2 膜、ＳｉＯx
（ｘ≠２）膜、ＳｉＯＦ膜などのほか、これらの膜に
Ｐ、Ｂ、Ａｓなどをドーピングした膜（ＢＰＳＧ膜、Ｐ
ＳＧ膜、ＢＳＧ膜、ＡｓＳＧ膜など）も含まれる。
は、酸化シリコン膜である。ここで、この酸化シリコン
膜には、ＳｉＯ2 膜、ＳｉＯx （ｘ≠２）膜、ＳｉＯＦ
膜などのほか、これらの膜にＰ、Ｂ、Ａｓなどをドーピ
ングした膜（ＢＰＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＡｓＳ
Ｇ膜など）も含まれる。また、有機低誘電率膜の例をい
くつか挙げると、ポリテトラフルオロエチレン、フッ化
ポリアリルエーテル、フッ化ポリイミドなどからなる膜
である。さらに、エッチングマスクは、例えば酸化シリ
コン膜や窒化シリコン膜などにより形成される。この場
合も、この酸化シリコン膜には、ＳｉＯ2 膜、ＳｉＯx
（ｘ≠２）膜、ＳｉＯＦ膜などのほか、これらの膜に
Ｐ、Ｂ、Ａｓなどをドーピングした膜（ＢＰＳＧ膜、Ｐ
ＳＧ膜、ＢＳＧ膜、ＡｓＳＧ膜など）も含まれる。
【０００９】上述のように構成されたこの発明による半
導体装置の製造方法によれば、有機低誘電率膜をエッチ
ングする際にエッチング耐性を有する物質からなり、か
つ、配線パターンの形状を有する開口を有するエッチン
グマスクを有機低誘電率膜上に形成し、そのエッチング
マスクの開口の内部の領域の一部分の有機低誘電率膜お
よび絶縁膜を順次エッチングすることにより接続孔を形
成した後、そのエッチングマスクを用いて有機低誘電率
膜をエッチングすることにより配線溝を形成するので、
絶縁膜とその上の有機低誘電率膜との複合膜からなる層
間絶縁膜に接続孔および配線溝を容易に形成することが
できる。そして、ダマシンプロセスにより、これらの接
続孔および配線溝に埋め込まれた配線を容易に形成する
ことができる。これらのプロセスにおいて必要なリソグ
ラフィーの回数は、エッチングマスクを形成するための
リソグラフィーと、接続孔を形成するためのリソグラフ
ィーとの２回であり、従来と同じである。
導体装置の製造方法によれば、有機低誘電率膜をエッチ
ングする際にエッチング耐性を有する物質からなり、か
つ、配線パターンの形状を有する開口を有するエッチン
グマスクを有機低誘電率膜上に形成し、そのエッチング
マスクの開口の内部の領域の一部分の有機低誘電率膜お
よび絶縁膜を順次エッチングすることにより接続孔を形
成した後、そのエッチングマスクを用いて有機低誘電率
膜をエッチングすることにより配線溝を形成するので、
絶縁膜とその上の有機低誘電率膜との複合膜からなる層
間絶縁膜に接続孔および配線溝を容易に形成することが
できる。そして、ダマシンプロセスにより、これらの接
続孔および配線溝に埋め込まれた配線を容易に形成する
ことができる。これらのプロセスにおいて必要なリソグ
ラフィーの回数は、エッチングマスクを形成するための
リソグラフィーと、接続孔を形成するためのリソグラフ
ィーとの２回であり、従来と同じである。
【００１０】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
【００１１】図１〜図１０は、この発明の第１の実施形
態による半導体装置の製造方法を示す。この第１の実施
形態による半導体装置の製造方法においては、まず、図
１に示すように、あらかじめ素子（図示せず）が形成さ
れたシリコン基板１上に膜厚が例えば５００ｎｍの酸化
シリコン膜２を成膜する。この酸化シリコン膜２の成膜
には、例えば、反応ガスとしてＳｉＨ4 とＯ2 との混合
ガスを用いたＣＶＤ法、あるいは、反応ガスとしてテト
ラエトキシシラン（ＴＥＯＳ）とＯ2 との混合ガスを用
いたプラズマＣＶＤ法が用いられる。
態による半導体装置の製造方法を示す。この第１の実施
形態による半導体装置の製造方法においては、まず、図
１に示すように、あらかじめ素子（図示せず）が形成さ
れたシリコン基板１上に膜厚が例えば５００ｎｍの酸化
シリコン膜２を成膜する。この酸化シリコン膜２の成膜
には、例えば、反応ガスとしてＳｉＨ4 とＯ2 との混合
ガスを用いたＣＶＤ法、あるいは、反応ガスとしてテト
ラエトキシシラン（ＴＥＯＳ）とＯ2 との混合ガスを用
いたプラズマＣＶＤ法が用いられる。
【００１２】次に、酸化シリコン膜２上に例えば化学構
造式
造式
【化１】
で表されるポリテトラフルオロエチレンからなる膜厚が
例えば５００ｎｍの有機低誘電率膜３を成膜する。この
ポリテトラフルオロエチレンからなる有機低誘電率膜３
の成膜は、具体的には例えば次のようにして行う。すな
わち、まず、このポリテトラフルオロエチレンをフルオ
ロカーボン系の溶媒に溶かし、粘性を３０ｃｐに調整し
た後、これをスピンコーターで基板上に回転塗布し、膜
厚５００ｎｍの薄膜を形成する。このときの回転数は例
えば３０００ｒｐｍとする。引き続いて、不活性ガスで
あるＮ2 ガスを用い、１００℃、大気圧の雰囲気でベー
キング（キュア）を２分間行い、溶媒を蒸発させる。な
お、このベーキングの雰囲気ガスとしては、Ｎ2 ガスの
代わりにＡｒガスやＨｅガスなどを用いてもよい。次
に、不活性ガス、例えばＮ2 ガス雰囲気において例えば
３００℃で熱処理を行い、有機低誘電率膜３を固化す
る。
例えば５００ｎｍの有機低誘電率膜３を成膜する。この
ポリテトラフルオロエチレンからなる有機低誘電率膜３
の成膜は、具体的には例えば次のようにして行う。すな
わち、まず、このポリテトラフルオロエチレンをフルオ
ロカーボン系の溶媒に溶かし、粘性を３０ｃｐに調整し
た後、これをスピンコーターで基板上に回転塗布し、膜
厚５００ｎｍの薄膜を形成する。このときの回転数は例
えば３０００ｒｐｍとする。引き続いて、不活性ガスで
あるＮ2 ガスを用い、１００℃、大気圧の雰囲気でベー
キング（キュア）を２分間行い、溶媒を蒸発させる。な
お、このベーキングの雰囲気ガスとしては、Ｎ2 ガスの
代わりにＡｒガスやＨｅガスなどを用いてもよい。次
に、不活性ガス、例えばＮ2 ガス雰囲気において例えば
３００℃で熱処理を行い、有機低誘電率膜３を固化す
る。
【００１３】次に、図３に示すように、有機低誘電率膜
３上に膜厚が例えば１００ｎｍの酸化シリコン膜４を成
膜する。この酸化シリコン膜４の成膜には、反応ガスと
して例えばＳｉＨ4 とＯ2 との混合ガスを用いたプラズ
マＣＶＤ法を用いる。この１００ｎｍという酸化シリコ
ン膜４の膜厚は、基板表面上のものであり、図示省略し
た配線間の狭い溝部における膜厚はこれよりも薄い。次
に、図４に示すように、リソグラフィーにより、酸化シ
リコン膜４上に配線パターン形成用のレジストパターン
５を形成する。
３上に膜厚が例えば１００ｎｍの酸化シリコン膜４を成
膜する。この酸化シリコン膜４の成膜には、反応ガスと
して例えばＳｉＨ4 とＯ2 との混合ガスを用いたプラズ
マＣＶＤ法を用いる。この１００ｎｍという酸化シリコ
ン膜４の膜厚は、基板表面上のものであり、図示省略し
た配線間の狭い溝部における膜厚はこれよりも薄い。次
に、図４に示すように、リソグラフィーにより、酸化シ
リコン膜４上に配線パターン形成用のレジストパターン
５を形成する。
【００１４】次に、例えば一般的なマグネトロン方式の
ドライエッチング装置を用い、レジストパターン５をマ
スクとして酸化シリコン膜４をエッチングする。この
後、レジストパターン５を除去する。これによって、図
５に示すように、配線パターンの形状を有する開口６が
形成される。このときのエッチング条件の一例を挙げる
と、ＲＦプラズマ電力を１５００Ｗとし、エッチングガ
スとしてＣ2 Ｆ6 とＣＯとＡｒとＯ2 との混合ガスを用
い、それらの流量をそれぞれ１４ｓｃｃｍ、１８０ｓｃ
ｃｍ、２４０ｓｃｃｍおよび６ｓｃｃｍとし、圧力は
６．７Ｐａ（５０ｍＴｏｒｒ）とし、基板温度は室温程
度に保つ。次に、図６に示すように、リソグラフィーに
より、酸化シリコン膜４および有機低誘電率膜３上にヴ
ィアホール形成用のレジストパターン７を形成する。
ドライエッチング装置を用い、レジストパターン５をマ
スクとして酸化シリコン膜４をエッチングする。この
後、レジストパターン５を除去する。これによって、図
５に示すように、配線パターンの形状を有する開口６が
形成される。このときのエッチング条件の一例を挙げる
と、ＲＦプラズマ電力を１５００Ｗとし、エッチングガ
スとしてＣ2 Ｆ6 とＣＯとＡｒとＯ2 との混合ガスを用
い、それらの流量をそれぞれ１４ｓｃｃｍ、１８０ｓｃ
ｃｍ、２４０ｓｃｃｍおよび６ｓｃｃｍとし、圧力は
６．７Ｐａ（５０ｍＴｏｒｒ）とし、基板温度は室温程
度に保つ。次に、図６に示すように、リソグラフィーに
より、酸化シリコン膜４および有機低誘電率膜３上にヴ
ィアホール形成用のレジストパターン７を形成する。
【００１５】次に、例えば一般的なマグネトロン方式の
ドライエッチング装置を用い、レジストパターン７をマ
スクとして酸化シリコン膜４の開口６の部分の有機低誘
電率膜３および酸化シリコン膜２を順次選択的にエッチ
ングする。この後、レジストパターン７を除去する。こ
れによって、図７に示すように、ヴィアホール８が形成
される。このときの有機低誘電率膜３のエッチング条件
の一例を挙げると、ＲＦプラズマ電力を５００Ｗとし、
エッチングガスとしてＣＨＦ3 とＣＦ4 とＨｅとの混合
ガスを用い、それらの流量をそれぞれ２５ｓｃｃｍ、５
０ｓｃｃｍおよび２００ｓｃｃｍとし、圧力は６．７Ｐ
ａ（５０ｍＴｏｒｒ）とし、基板温度は室温程度に保
つ。また、酸化シリコン膜２のエッチング条件の一例を
挙げると、ＲＦプラズマ電力を１５００Ｗとし、エッチ
ングガスとしてＣ2 Ｆ6 とＣＯとＡｒとＯ2 との混合ガ
スを用い、それらの流量をそれぞれ１４ｓｃｃｍ、１８
０ｓｃｃｍ、２４０ｓｃｃｍおよび６ｓｃｃｍとし、圧
力は６．７Ｐａ（５０ｍＴｏｒｒ）とし、基板温度は室
温程度に保つ。
ドライエッチング装置を用い、レジストパターン７をマ
スクとして酸化シリコン膜４の開口６の部分の有機低誘
電率膜３および酸化シリコン膜２を順次選択的にエッチ
ングする。この後、レジストパターン７を除去する。こ
れによって、図７に示すように、ヴィアホール８が形成
される。このときの有機低誘電率膜３のエッチング条件
の一例を挙げると、ＲＦプラズマ電力を５００Ｗとし、
エッチングガスとしてＣＨＦ3 とＣＦ4 とＨｅとの混合
ガスを用い、それらの流量をそれぞれ２５ｓｃｃｍ、５
０ｓｃｃｍおよび２００ｓｃｃｍとし、圧力は６．７Ｐ
ａ（５０ｍＴｏｒｒ）とし、基板温度は室温程度に保
つ。また、酸化シリコン膜２のエッチング条件の一例を
挙げると、ＲＦプラズマ電力を１５００Ｗとし、エッチ
ングガスとしてＣ2 Ｆ6 とＣＯとＡｒとＯ2 との混合ガ
スを用い、それらの流量をそれぞれ１４ｓｃｃｍ、１８
０ｓｃｃｍ、２４０ｓｃｃｍおよび６ｓｃｃｍとし、圧
力は６．７Ｐａ（５０ｍＴｏｒｒ）とし、基板温度は室
温程度に保つ。
【００１６】次に、例えば一般的なマグネトロン方式の
ドライエッチング装置を用い、酸化シリコン膜４をマス
クとして有機低誘電率膜３をエッチングする。これによ
って、図８に示すように、酸化シリコン膜４の開口６と
同一形状の配線溝９が形成される。このときのエッチン
グ条件の一例を挙げると、ＲＦプラズマ電力を５００Ｗ
とし、エッチングガスとしてＣＨＦ3 とＣＦ4 とＨｅと
の混合ガスを用い、それらの流量をそれぞれ２５ｓｃｃ
ｍ、５０ｓｃｃｍおよび２００ｓｃｃｍとし、圧力は
６．７Ｐａ（５０ｍＴｏｒｒ）とし、基板温度は室温程
度に保つ。
ドライエッチング装置を用い、酸化シリコン膜４をマス
クとして有機低誘電率膜３をエッチングする。これによ
って、図８に示すように、酸化シリコン膜４の開口６と
同一形状の配線溝９が形成される。このときのエッチン
グ条件の一例を挙げると、ＲＦプラズマ電力を５００Ｗ
とし、エッチングガスとしてＣＨＦ3 とＣＦ4 とＨｅと
の混合ガスを用い、それらの流量をそれぞれ２５ｓｃｃ
ｍ、５０ｓｃｃｍおよび２００ｓｃｃｍとし、圧力は
６．７Ｐａ（５０ｍＴｏｒｒ）とし、基板温度は室温程
度に保つ。
【００１７】次に、図９に示すように、金属膜成膜用の
一般的なスパッタリング装置を用いて、基板全面に例え
ばＡｌ−Ｃｕ合金膜などのようなＡｌ合金膜１０を配線
材料として成膜する。この場合、この成膜時の基板温度
をＡｌ合金の融点近くにしたり、成膜後にＡｌ合金の融
点近くの温度でリフローを行うことにより、このＡｌ合
金膜１０により接続孔８および配線溝９が完全に埋め込
まれるようにする。次に、一般的なＣＭＰ装置を用い、
酸化シリコン膜４を研磨ストッパー層として用いてＡｌ
合金膜１０をＣＭＰ法により研磨し、このＡｌ合金膜１
０のうち酸化シリコン膜４上にある不要部分を除去す
る。このとき、硬度が非常に高い酸化シリコン膜４を研
磨ストッパー層として用いているため、酸化シリコン膜
４などと比較して硬度が非常に低い有機低誘電率膜３を
直接ＣＭＰ法により研磨したときに見られるような、ス
クラッチなどの発生を防止することができる。以上によ
り、図１０に示すように、ヴィアホール８および配線溝
９に埋め込まれ、ヴィアホール８の直下のシリコン基板
１中に形成された拡散層（図示せず）とコンタクトした
Ａｌ合金配線１１が形成される。
一般的なスパッタリング装置を用いて、基板全面に例え
ばＡｌ−Ｃｕ合金膜などのようなＡｌ合金膜１０を配線
材料として成膜する。この場合、この成膜時の基板温度
をＡｌ合金の融点近くにしたり、成膜後にＡｌ合金の融
点近くの温度でリフローを行うことにより、このＡｌ合
金膜１０により接続孔８および配線溝９が完全に埋め込
まれるようにする。次に、一般的なＣＭＰ装置を用い、
酸化シリコン膜４を研磨ストッパー層として用いてＡｌ
合金膜１０をＣＭＰ法により研磨し、このＡｌ合金膜１
０のうち酸化シリコン膜４上にある不要部分を除去す
る。このとき、硬度が非常に高い酸化シリコン膜４を研
磨ストッパー層として用いているため、酸化シリコン膜
４などと比較して硬度が非常に低い有機低誘電率膜３を
直接ＣＭＰ法により研磨したときに見られるような、ス
クラッチなどの発生を防止することができる。以上によ
り、図１０に示すように、ヴィアホール８および配線溝
９に埋め込まれ、ヴィアホール８の直下のシリコン基板
１中に形成された拡散層（図示せず）とコンタクトした
Ａｌ合金配線１１が形成される。
【００１８】この第１の実施形態によれば、ヴィアホー
ル８および配線溝９に埋め込まれたＡｌ合金配線１１の
形成に必要なリソグラフィーの回数は、配線パターン形
成用のレジストパターン５の形成用のリソグラフィー
と、ヴィアホール形成用のレジストパターン７の形成用
のリソグラフィーとの２回であり、従来と同じであるの
で、従来に比べてプロセス数の増加はない。すなわち、
プロセス数を増やすことなく、ダマシンプロセスによ
り、絶縁膜２とその上の有機低誘電率膜３との複合膜か
らなる低誘電率の層間絶縁膜に形成されたヴィアホール
８および配線溝９に埋め込まれたＡｌ合金配線１１を容
易に形成することができる。
ル８および配線溝９に埋め込まれたＡｌ合金配線１１の
形成に必要なリソグラフィーの回数は、配線パターン形
成用のレジストパターン５の形成用のリソグラフィー
と、ヴィアホール形成用のレジストパターン７の形成用
のリソグラフィーとの２回であり、従来と同じであるの
で、従来に比べてプロセス数の増加はない。すなわち、
プロセス数を増やすことなく、ダマシンプロセスによ
り、絶縁膜２とその上の有機低誘電率膜３との複合膜か
らなる低誘電率の層間絶縁膜に形成されたヴィアホール
８および配線溝９に埋め込まれたＡｌ合金配線１１を容
易に形成することができる。
【００１９】また、有機低誘電率膜３は一般に酸化シリ
コン膜と比較して、耐熱性、硬度、耐酸化性などの特性
が悪く、膜質の点でも劣るが、この第１の実施形態にお
いては、Ａｌ合金配線１１のうち配線間隔が最も短い配
線溝９に埋め込まれた部分間の絶縁膜だけがこの有機低
誘電率膜３により形成され、Ａｌ合金配線１１のうち配
線間隔が比較的広い接続孔８に埋め込まれた部分間の絶
縁膜は膜質が良好な酸化シリコン膜２により形成されて
いるので、有機低誘電率膜３の特性や膜質は実際上問題
とならず、この有機低誘電率膜３による層間絶縁膜の低
誘電率化、したがって配線間容量の低減の効果を十分に
発揮することができる。
コン膜と比較して、耐熱性、硬度、耐酸化性などの特性
が悪く、膜質の点でも劣るが、この第１の実施形態にお
いては、Ａｌ合金配線１１のうち配線間隔が最も短い配
線溝９に埋め込まれた部分間の絶縁膜だけがこの有機低
誘電率膜３により形成され、Ａｌ合金配線１１のうち配
線間隔が比較的広い接続孔８に埋め込まれた部分間の絶
縁膜は膜質が良好な酸化シリコン膜２により形成されて
いるので、有機低誘電率膜３の特性や膜質は実際上問題
とならず、この有機低誘電率膜３による層間絶縁膜の低
誘電率化、したがって配線間容量の低減の効果を十分に
発揮することができる。
【００２０】次に、この発明の第２の実施形態について
説明する。この第２の実施形態による半導体装置の製造
方法においては、第１の実施形態と同様にしてシリコン
基板１上に酸化シリコン膜２を成膜した後、この酸化シ
リコン膜２上に例えば化学構造式
説明する。この第２の実施形態による半導体装置の製造
方法においては、第１の実施形態と同様にしてシリコン
基板１上に酸化シリコン膜２を成膜した後、この酸化シ
リコン膜２上に例えば化学構造式
【化２】
で表されるポリテトラフルオロエチレンからなる膜厚が
例えば５００ｎｍの有機低誘電率膜３を成膜する。この
ポリテトラフルオロエチレンからなる有機低誘電率膜３
の成膜法は、最後に行われる固化のための熱処理の温度
を３５０℃とすることを除いて、第１の実施形態と同様
である。この後、第１の実施形態と同様に工程を進め
て、接続孔８および配線溝９に埋め込まれたＡｌ合金配
線１１を形成する。
例えば５００ｎｍの有機低誘電率膜３を成膜する。この
ポリテトラフルオロエチレンからなる有機低誘電率膜３
の成膜法は、最後に行われる固化のための熱処理の温度
を３５０℃とすることを除いて、第１の実施形態と同様
である。この後、第１の実施形態と同様に工程を進め
て、接続孔８および配線溝９に埋め込まれたＡｌ合金配
線１１を形成する。
【００２１】この第２の実施形態によっても、第１の実
施形態と同様な利点を得ることができる。
施形態と同様な利点を得ることができる。
【００２２】次に、この発明の第３の実施形態について
説明する。この第３の実施形態による半導体装置の製造
方法においては、第１の実施形態と同様にしてシリコン
基板１上に酸化シリコン膜２を成膜した後、この酸化シ
リコン膜２上に例えば化学構造式
説明する。この第３の実施形態による半導体装置の製造
方法においては、第１の実施形態と同様にしてシリコン
基板１上に酸化シリコン膜２を成膜した後、この酸化シ
リコン膜２上に例えば化学構造式
【化３】
で表されるフッ化ポリアリルエーテルからなる有機低誘
電率膜３を成膜する。このフッ化ポリアリルエーテルか
らなる有機低誘電率膜３の成膜法は、最後に行われる固
化のための熱処理の温度を３５０℃とすることを除い
て、第１の実施形態と同様である。この後、第１の実施
形態と同様に工程を進めて、接続孔８および配線溝９に
埋め込まれたＡｌ合金配線１１を形成する。
電率膜３を成膜する。このフッ化ポリアリルエーテルか
らなる有機低誘電率膜３の成膜法は、最後に行われる固
化のための熱処理の温度を３５０℃とすることを除い
て、第１の実施形態と同様である。この後、第１の実施
形態と同様に工程を進めて、接続孔８および配線溝９に
埋め込まれたＡｌ合金配線１１を形成する。
【００２３】この第３の実施形態によっても、第１の実
施形態と同様な利点を得ることができる。
施形態と同様な利点を得ることができる。
【００２４】次に、この発明の第４の実施形態について
説明する。この第４の実施形態による半導体装置の製造
方法においては、第１の実施形態と同様にしてシリコン
基板１上に酸化シリコン膜２を成膜した後、この酸化シ
リコン膜２上に例えばフッ化ポリイミド（ポリイミドに
フルオロカーボン材料を混合したもの）からなる有機低
誘電率膜３を成膜する。このフッ化ポリイミドからなる
有機低誘電率膜３の成膜法は、最後に行われる固化のた
めの熱処理の温度を３５０℃とすることを除いて、第１
の実施形態と同様である。この後、第１の実施形態と同
様に工程を進めて、接続孔８および配線溝９に埋め込ま
れたＡｌ合金配線１１を形成する。
説明する。この第４の実施形態による半導体装置の製造
方法においては、第１の実施形態と同様にしてシリコン
基板１上に酸化シリコン膜２を成膜した後、この酸化シ
リコン膜２上に例えばフッ化ポリイミド（ポリイミドに
フルオロカーボン材料を混合したもの）からなる有機低
誘電率膜３を成膜する。このフッ化ポリイミドからなる
有機低誘電率膜３の成膜法は、最後に行われる固化のた
めの熱処理の温度を３５０℃とすることを除いて、第１
の実施形態と同様である。この後、第１の実施形態と同
様に工程を進めて、接続孔８および配線溝９に埋め込ま
れたＡｌ合金配線１１を形成する。
【００２５】この第４の実施形態によっても、第１の実
施形態と同様な利点を得ることができる。
施形態と同様な利点を得ることができる。
【００２６】次に、この発明の第５の実施形態について
説明する。この第５の実施形態による半導体装置の製造
方法においては、第１の実施形態と同様にしてポリテト
ラフルオロエチレンをフルオロカーボン系の溶媒に溶か
したものを基板上に回転塗布して有機低誘電率膜３を成
膜した後、その溶媒の蒸気圧以下の圧力、例えば１０Ｐ
ａ程度の圧力の真空中において、ポリテトラフルオロエ
チレンのガラス転移温度以上熱分解温度以下の温度、例
えば２００℃で５分間ベーキングを行い、引き続いてさ
らに、真空中において４００℃で３０分間熱処理を行
う。これによって、有機低誘電率膜３中の溶媒が気化
し、有機低誘電率膜３の構成分子から脱離する際、溶媒
の体積が急激に膨張することから、図１１に示すよう
に、有機低誘電率膜３中に例えば径がサブクォーターミ
クロン以下の微細な気泡からなるボイド１２が多数形成
され、この有機低誘電率膜３は多孔質化される。
説明する。この第５の実施形態による半導体装置の製造
方法においては、第１の実施形態と同様にしてポリテト
ラフルオロエチレンをフルオロカーボン系の溶媒に溶か
したものを基板上に回転塗布して有機低誘電率膜３を成
膜した後、その溶媒の蒸気圧以下の圧力、例えば１０Ｐ
ａ程度の圧力の真空中において、ポリテトラフルオロエ
チレンのガラス転移温度以上熱分解温度以下の温度、例
えば２００℃で５分間ベーキングを行い、引き続いてさ
らに、真空中において４００℃で３０分間熱処理を行
う。これによって、有機低誘電率膜３中の溶媒が気化
し、有機低誘電率膜３の構成分子から脱離する際、溶媒
の体積が急激に膨張することから、図１１に示すよう
に、有機低誘電率膜３中に例えば径がサブクォーターミ
クロン以下の微細な気泡からなるボイド１２が多数形成
され、この有機低誘電率膜３は多孔質化される。
【００２７】この後、第１の実施形態と同様に工程を進
めて、図１２に示すように、接続孔８および配線溝９に
埋め込まれたＡｌ合金配線１１を形成する。
めて、図１２に示すように、接続孔８および配線溝９に
埋め込まれたＡｌ合金配線１１を形成する。
【００２８】この第５の実施形態によれば、第１の実施
形態と同様な利点を得ることができるほか、有機低誘電
率膜３が多孔質化されることによりその比誘電率を１．
５程度に低減することができるため、層間絶縁膜をより
一層低誘電率化することができ、配線間容量を一層低減
することができるという利点を得ることができる。
形態と同様な利点を得ることができるほか、有機低誘電
率膜３が多孔質化されることによりその比誘電率を１．
５程度に低減することができるため、層間絶縁膜をより
一層低誘電率化することができ、配線間容量を一層低減
することができるという利点を得ることができる。
【００２９】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００３０】例えば、上述の第５の実施形態において
は、第１の実施形態において用いられた有機低誘電率膜
３中に微細なボイド１２を形成して多孔質化する場合に
ついて説明したが、第２〜第４の実施形態において用い
られた有機低誘電率膜３中に同様にして微細なボイド１
２を形成してもよい。
は、第１の実施形態において用いられた有機低誘電率膜
３中に微細なボイド１２を形成して多孔質化する場合に
ついて説明したが、第２〜第４の実施形態において用い
られた有機低誘電率膜３中に同様にして微細なボイド１
２を形成してもよい。
【００３１】また、上述の第１〜第５の実施形態におい
ては、シリコン基板１中に形成された拡散層にＡｌ合金
配線１１をコンタクトさせる場合について説明している
が、この発明は、例えば、下層Ａｌ合金配線に上層Ａｌ
合金配線をコンタクトさせる場合に適用することもでき
る。
ては、シリコン基板１中に形成された拡散層にＡｌ合金
配線１１をコンタクトさせる場合について説明している
が、この発明は、例えば、下層Ａｌ合金配線に上層Ａｌ
合金配線をコンタクトさせる場合に適用することもでき
る。
【００３２】さらに、上述の第１〜第５の実施形態にお
いては、配線材料としてＡｌ合金を用いているが、配線
材料としては、必要に応じて他の材料、例えば純Ａｌ、
Ｃｕ合金、純Ｃｕなどを用いてもよい。
いては、配線材料としてＡｌ合金を用いているが、配線
材料としては、必要に応じて他の材料、例えば純Ａｌ、
Ｃｕ合金、純Ｃｕなどを用いてもよい。
【００３３】
【発明の効果】以上説明したように、この発明による半
導体装置の製造方法によれば、層間絶縁膜の一部に有機
低誘電率膜を用いた場合に、ダマシンプロセスにより、
接続孔および配線溝に埋め込まれた配線をプロセス数を
増やすことなく容易に形成することができる。
導体装置の製造方法によれば、層間絶縁膜の一部に有機
低誘電率膜を用いた場合に、ダマシンプロセスにより、
接続孔および配線溝に埋め込まれた配線をプロセス数を
増やすことなく容易に形成することができる。
【図１】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図２】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図３】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図４】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図５】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図６】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図７】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図８】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図９】この発明の第１の実施形態による半導体装置の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１０】この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１１】この発明の第５の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図１２】この発明の第５の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
１・・・シリコン基板、２、４・・・酸化シリコン膜、
３・・・有機低誘電率膜、５、７・・・レジストパター
ン、６・・・開口、８・・・ヴィアホール、９・・・配
線溝、１０・・・Ａｌ合金膜、１１・・・Ａｌ合金配
線、１２・・・ボイド
３・・・有機低誘電率膜、５、７・・・レジストパター
ン、６・・・開口、８・・・ヴィアホール、９・・・配
線溝、１０・・・Ａｌ合金膜、１１・・・Ａｌ合金配
線、１２・・・ボイド
Claims (5)
- 【請求項１】 基板上に絶縁膜および有機低誘電率膜を
層間絶縁膜として順次形成する工程と、 上記有機低誘電率膜上に、上記有機低誘電率膜をエッチ
ングする際にエッチング耐性を有する物質からなり、か
つ、配線パターンの形状を有する開口を有するエッチン
グマスクを形成する工程と、 上記エッチングマスクの上記開口の内部の領域の一部分
の上記有機低誘電率膜および上記絶縁膜を順次エッチン
グすることにより接続孔を形成する工程と、 上記エッチングマスクを用いて上記有機低誘電率膜をエ
ッチングすることにより配線溝を形成する工程と、 上記基板の全面に配線材料を成膜する工程と、 上記配線材料を研磨することにより上記接続孔および上
記配線溝に埋め込まれた配線を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 上記絶縁膜は酸化シリコン膜であること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記有機低誘電率膜はポリテトラフルオ
ロエチレン、フッ化ポリアリルエーテルまたはフッ化ポ
リイミドからなることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項４】 上記エッチングマスクは酸化シリコンま
たは窒化シリコンからなることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項５】 上記接続孔を形成するためのエッチング
マスクとしてレジストパターンを用いることを特徴とす
る請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28177596A JP3399252B2 (ja) | 1996-10-03 | 1996-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28177596A JP3399252B2 (ja) | 1996-10-03 | 1996-10-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10112503A JPH10112503A (ja) | 1998-04-28 |
| JP3399252B2 true JP3399252B2 (ja) | 2003-04-21 |
Family
ID=17643812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28177596A Expired - Fee Related JP3399252B2 (ja) | 1996-10-03 | 1996-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3399252B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12009288B2 (en) | 2020-08-24 | 2024-06-11 | Samsung Electronics Co., Ltd. | Interconnection structure and semiconductor package including the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW437040B (en) * | 1998-08-12 | 2001-05-28 | Applied Materials Inc | Interconnect line formed by dual damascene using dielectric layers having dissimilar etching characteristics |
| US6319815B1 (en) | 1998-10-21 | 2001-11-20 | Tokyo Ohka Kogyo Co., Ltd. | Electric wiring forming method with use of embedding material |
| JP2000133710A (ja) | 1998-10-26 | 2000-05-12 | Tokyo Electron Ltd | 半導体装置及びその製造方法 |
| JP2000174123A (ja) | 1998-12-09 | 2000-06-23 | Nec Corp | 半導体装置及びその製造方法 |
| KR20010046918A (ko) * | 1999-11-16 | 2001-06-15 | 박종섭 | 이중 상감 금속 배선의 형성 방법 |
| JP4002704B2 (ja) | 1999-12-14 | 2007-11-07 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| KR100439111B1 (ko) * | 1999-12-30 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 형성방법 |
| JP2001308179A (ja) | 2000-04-25 | 2001-11-02 | Sharp Corp | 半導体装置の製造方法 |
| KR100575227B1 (ko) * | 2000-04-28 | 2006-05-02 | 동경 엘렉트론 주식회사 | 반도체 장치 및 그 제조 방법 |
| JP4858895B2 (ja) * | 2000-07-21 | 2012-01-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4095763B2 (ja) * | 2000-09-06 | 2008-06-04 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| US6677680B2 (en) * | 2001-02-28 | 2004-01-13 | International Business Machines Corporation | Hybrid low-k interconnect structure comprised of 2 spin-on dielectric materials |
| US6803314B2 (en) * | 2001-04-30 | 2004-10-12 | Chartered Semiconductor Manufacturing Ltd. | Double-layered low dielectric constant dielectric dual damascene method |
| TW544855B (en) | 2001-06-25 | 2003-08-01 | Nec Electronics Corp | Dual damascene circuit with upper wiring and interconnect line positioned in regions formed as two layers including organic polymer layer and low-permittivity layer |
| KR100558036B1 (ko) * | 2004-12-28 | 2006-03-07 | 주식회사 하이닉스반도체 | 반도체메모리장치의 제조 방법 |
| JP4566283B2 (ja) * | 2010-03-18 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-10-03 JP JP28177596A patent/JP3399252B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12009288B2 (en) | 2020-08-24 | 2024-06-11 | Samsung Electronics Co., Ltd. | Interconnection structure and semiconductor package including the same |
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| JPH10112503A (ja) | 1998-04-28 |
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