JP3402086B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の集積回
路部を保護し、かつ外部装置と半導体素子の電気的接続
を安定に確保し、さらに最も高密度な実装を可能とした
半導体装置およびその製造方法に関するものである。本
発明により、情報通信機器、事務用電子機器、家庭用電
子機器、測定装置、組み立てロボット等の産業用電子機
器、医療用電子機器、電子玩具等の小型化を容易にする
ものである。
路部を保護し、かつ外部装置と半導体素子の電気的接続
を安定に確保し、さらに最も高密度な実装を可能とした
半導体装置およびその製造方法に関するものである。本
発明により、情報通信機器、事務用電子機器、家庭用電
子機器、測定装置、組み立てロボット等の産業用電子機
器、医療用電子機器、電子玩具等の小型化を容易にする
ものである。
【０００２】
【従来の技術】以下、半導体装置としてＣＳＰ（チップ
・サイズ・パッケージ）タイプの半導体装置の従来例に
ついて図面を参照しながら説明する。図２３〜図２５
は、従来のＣＳＰタイプの半導体装置を示す図であり、
図２３は平面図、図２４は底面図、図２５は図２３のＡ
１−Ａ２間の断面図である。
・サイズ・パッケージ）タイプの半導体装置の従来例に
ついて図面を参照しながら説明する。図２３〜図２５
は、従来のＣＳＰタイプの半導体装置を示す図であり、
図２３は平面図、図２４は底面図、図２５は図２３のＡ
１−Ａ２間の断面図である。
【０００３】図２３〜図２５に示すように、半導体素子
１は、半導体キャリア２にフェイスダウンで搭載され、
金属突起３と導電性の接続材料４により電気的に接続さ
れている。さらに、半導体素子１と半導体キャリア２の
隙間は封止樹脂５により充填されている。また、半導体
キャリア２の表面電極６はビア７と内装電極８により裏
面電極９と電気的に接続される。
１は、半導体キャリア２にフェイスダウンで搭載され、
金属突起３と導電性の接続材料４により電気的に接続さ
れている。さらに、半導体素子１と半導体キャリア２の
隙間は封止樹脂５により充填されている。また、半導体
キャリア２の表面電極６はビア７と内装電極８により裏
面電極９と電気的に接続される。
【０００４】図２３〜図２５に示したように、従来のＣ
ＳＰタイプの半導体装置は、搭載する半導体素子１に比
べて、半導体キャリア２が大きくなっている。これは、
マイコン等の外部電極端子数が多い半導体素子１を中心
にＣＳＰを構成したため、半導体キャリア２の底面の外
部端子数を十分に確保するためと、ＣＳＰ製造の封止工
程において封止樹脂５を半導体素子１と半導体キャリア
２との隙間に浸透させるために必要な樹脂の塗布エリア
を半導体素子１の存在しない半導体キャリア２の周辺部
にもたせていたからである。これらのことから、場合に
よっては半導体キャリア２の大きさが搭載する半導体素
子１の２倍程度の大きさになることも十分考えられる。
ＳＰタイプの半導体装置は、搭載する半導体素子１に比
べて、半導体キャリア２が大きくなっている。これは、
マイコン等の外部電極端子数が多い半導体素子１を中心
にＣＳＰを構成したため、半導体キャリア２の底面の外
部端子数を十分に確保するためと、ＣＳＰ製造の封止工
程において封止樹脂５を半導体素子１と半導体キャリア
２との隙間に浸透させるために必要な樹脂の塗布エリア
を半導体素子１の存在しない半導体キャリア２の周辺部
にもたせていたからである。これらのことから、場合に
よっては半導体キャリア２の大きさが搭載する半導体素
子１の２倍程度の大きさになることも十分考えられる。
【０００５】また、半導体素子１をＣＳＰ化する際に、
フリップチップ（ＦＣ）実装と称する極めて高度な技術
を用いており、フリップチップを行うための他材料への
制限と工程数の多さにより、製造コストがかなり高価な
ものになっている。
フリップチップ（ＦＣ）実装と称する極めて高度な技術
を用いており、フリップチップを行うための他材料への
制限と工程数の多さにより、製造コストがかなり高価な
ものになっている。
【０００６】
【発明が解決しようとする課題】従来のＣＳＰタイプの
半導体装置においては、外部端子数であるピン数の特に
多いもの、あるいはウェハ状態で半導体素子の入手がで
きないものについては工法的にもコスト的にも十分であ
るが、ピン数の少ないＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリー）素子や汎用マイコン素子など
はＱＦＰ（ＴＳＯＰ）に対して、かなりコスト高になる
とともに、小型化のメリットもそれほど大きくなくなっ
てしまうという課題があった。
半導体装置においては、外部端子数であるピン数の特に
多いもの、あるいはウェハ状態で半導体素子の入手がで
きないものについては工法的にもコスト的にも十分であ
るが、ピン数の少ないＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリー）素子や汎用マイコン素子など
はＱＦＰ（ＴＳＯＰ）に対して、かなりコスト高になる
とともに、小型化のメリットもそれほど大きくなくなっ
てしまうという課題があった。
【０００７】本発明は、製造コストを低減し、ピン数の
少ないＤＲＡＭや汎用マイコン等の半導体素子をより高
密度で実装した半導体装置およびその製造方法を提供す
ることを目的とする。
少ないＤＲＡＭや汎用マイコン等の半導体素子をより高
密度で実装した半導体装置およびその製造方法を提供す
ることを目的とする。
【０００８】
【０００９】また半導体装置の製造方法においては、半
導体素子のパシベーション膜上に前記半導体素子の電極
部が開口部になるように第１の樹脂層を形成する工程
と、前記第１の樹脂層と前記電極の表層の一部をＯ2プ
ラズマにて削り取る工程と、前記第１の樹脂層上に前記
電極と接続する金属配線を形成する工程と、前記金属配
線上と前記第１の樹脂層上に前記金属配線上の一部に開
口部を有する第２の樹脂層を形成する工程と、前記開口
部に金属電極を形成する工程と、前記第１の樹脂層、前
記第２の樹脂層、前記金属配線および前記金属電極を形
成したウェハを裏面研磨およびダイシングする工程とか
らなるものである。
導体素子のパシベーション膜上に前記半導体素子の電極
部が開口部になるように第１の樹脂層を形成する工程
と、前記第１の樹脂層と前記電極の表層の一部をＯ2プ
ラズマにて削り取る工程と、前記第１の樹脂層上に前記
電極と接続する金属配線を形成する工程と、前記金属配
線上と前記第１の樹脂層上に前記金属配線上の一部に開
口部を有する第２の樹脂層を形成する工程と、前記開口
部に金属電極を形成する工程と、前記第１の樹脂層、前
記第２の樹脂層、前記金属配線および前記金属電極を形
成したウェハを裏面研磨およびダイシングする工程とか
らなるものである。
【００１０】
【発明の実施の形態】前記構成の通り、チップ状態から
半導体装置を構成するものではなく、半導体素子が形成
された半導体ウェハ状態から半導体装置を構成すること
ができ、製造コスト的にも安価な工程を実現できるもの
である。また半導体装置においては、従来のような半導
体キャリアを用いた構造ではなく、高密度に構成された
ものである。そして半導体素子と外部基板との応力ひず
みに対しても、各樹脂層を介在させて対策しているの
で、信頼性上も優れた半導体装置である。
半導体装置を構成するものではなく、半導体素子が形成
された半導体ウェハ状態から半導体装置を構成すること
ができ、製造コスト的にも安価な工程を実現できるもの
である。また半導体装置においては、従来のような半導
体キャリアを用いた構造ではなく、高密度に構成された
ものである。そして半導体素子と外部基板との応力ひず
みに対しても、各樹脂層を介在させて対策しているの
で、信頼性上も優れた半導体装置である。
【００１１】以下、本発明の一実施形態について図面を
参照しながら説明する。第１の実施形態として、ＬＯＣ
（リード・オン・チップ）タイプのＤＲＡＭ素子をＣＳ
Ｐ構造にした場合について説明する。
参照しながら説明する。第１の実施形態として、ＬＯＣ
（リード・オン・チップ）タイプのＤＲＡＭ素子をＣＳ
Ｐ構造にした場合について説明する。
【００１２】図１は本実施形態のＣＳＰタイプの半導体
装置の平面図であり、図２は、図１のＢ１−Ｂ２箇所の
断面図である。以下、本実施形態の半導体装置の構造を
説明する。
装置の平面図であり、図２は、図１のＢ１−Ｂ２箇所の
断面図である。以下、本実施形態の半導体装置の構造を
説明する。
【００１３】本実施形態の半導体装置は、外部との電気
的な接続は第２の樹脂層１０の開口部に位置するパッケ
ージ電極１１で行い、必要であればハンダボール等をそ
のパッケージ電極１１に付けるものである。半導体素子
１２の素子電極１３から引き出される金属配線１４は第
１の樹脂層１５上に形成され、この金属配線１４により
半導体素子１２の素子電極１３とパッケージ電極１１が
電気的に接続されている。また、パシベーション膜１６
上に形成されるポリイミド樹脂層１７、第１の樹脂層１
５および第２の樹脂層１０により、この半導体装置と外
部の実装基板とを実装した際に、その実装基板と半導体
素子１２のシリコン（Ｓｉ）との熱膨脹差によって生じ
る応力を緩和するものである。なお、第１の樹脂層１
５、第２の樹脂層１０は、エポキシ系ドライフィルムで
あるが、エポキシ系樹脂、シリコーン系樹脂、ポリイミ
ド系樹脂から選択した樹脂を用いるものである。なお、
金属配線１４、金属電極であるパッケージ電極１１の金
属には、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン
（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、クロム（Ｃ
ｒ）、パラジウム（Ｐｄ）、およびそれら金属の合金を
用いるものである。
的な接続は第２の樹脂層１０の開口部に位置するパッケ
ージ電極１１で行い、必要であればハンダボール等をそ
のパッケージ電極１１に付けるものである。半導体素子
１２の素子電極１３から引き出される金属配線１４は第
１の樹脂層１５上に形成され、この金属配線１４により
半導体素子１２の素子電極１３とパッケージ電極１１が
電気的に接続されている。また、パシベーション膜１６
上に形成されるポリイミド樹脂層１７、第１の樹脂層１
５および第２の樹脂層１０により、この半導体装置と外
部の実装基板とを実装した際に、その実装基板と半導体
素子１２のシリコン（Ｓｉ）との熱膨脹差によって生じ
る応力を緩和するものである。なお、第１の樹脂層１
５、第２の樹脂層１０は、エポキシ系ドライフィルムで
あるが、エポキシ系樹脂、シリコーン系樹脂、ポリイミ
ド系樹脂から選択した樹脂を用いるものである。なお、
金属配線１４、金属電極であるパッケージ電極１１の金
属には、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン
（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、クロム（Ｃ
ｒ）、パラジウム（Ｐｄ）、およびそれら金属の合金を
用いるものである。
【００１４】次に図３〜図１３を参照して、本実施形態
の半導体装置の製造方法について説明する。なお、ここ
で本実施形態の半導体装置は、チップ状態から半導体装
置を構成するものではなく、半導体素子が形成された半
導体ウェハ状態から半導体装置を構成するものである。
の半導体装置の製造方法について説明する。なお、ここ
で本実施形態の半導体装置は、チップ状態から半導体装
置を構成するものではなく、半導体素子が形成された半
導体ウェハ状態から半導体装置を構成するものである。
【００１５】まず図３に示すように、半導体素子１２を
その表面に形成したシリコンよりなる半導体ウェハ１８
の表面全体にポリイミド層１７を形成し、素子電極１３
部とダイシング時のカットラインであるスクライブライ
ン部の除去を行い、パシベーション膜１６上にポリイミ
ド層を形成する。
その表面に形成したシリコンよりなる半導体ウェハ１８
の表面全体にポリイミド層１７を形成し、素子電極１３
部とダイシング時のカットラインであるスクライブライ
ン部の除去を行い、パシベーション膜１６上にポリイミ
ド層を形成する。
【００１６】次に図４に示すように、ポリイミド層１７
を形成した半導体ウェハ１８上にあらかじめフィルム状
に加工したエポキシ系ドライフィルム１９を貼り付け、
真空と熱により熱圧着させる。これにより第１の樹脂層
１５が形成される。
を形成した半導体ウェハ１８上にあらかじめフィルム状
に加工したエポキシ系ドライフィルム１９を貼り付け、
真空と熱により熱圧着させる。これにより第１の樹脂層
１５が形成される。
【００１７】次に図５に示すように、第１の樹脂層１５
上にレジスト塗布を行い、プリ硬化、パターン露光、現
像およびポスト硬化を行って、半導体ウェハ１８の第１
の樹脂層１５上にエッチング用のレジストマスク２０を
形成する。
上にレジスト塗布を行い、プリ硬化、パターン露光、現
像およびポスト硬化を行って、半導体ウェハ１８の第１
の樹脂層１５上にエッチング用のレジストマスク２０を
形成する。
【００１８】次に図６に示すように、前工程で形成した
レジストマスク２０を用いてエッチングを行い、マスク
開口部の第１の樹脂層１５を除去し、半導体素子１２の
素子電極１３を露出させる。
レジストマスク２０を用いてエッチングを行い、マスク
開口部の第１の樹脂層１５を除去し、半導体素子１２の
素子電極１３を露出させる。
【００１９】次に図７に示すように、レジストマスク２
０の除去を行い、半導体ウェハ１８表面に第１の樹脂層
１５を露出させる。
０の除去を行い、半導体ウェハ１８表面に第１の樹脂層
１５を露出させる。
【００２０】次に図８に示すように、半導体素子１２上
の素子電極１３のアルミニウム（Ａｌ）酸化膜（図示せ
ず）の除去と、第１の樹脂層１５の表面の粗面化を行う
ために、Ｏ2プラズマ２１を照射し、第１の樹脂層１５
の表面のプラズマエッチングを行う。
の素子電極１３のアルミニウム（Ａｌ）酸化膜（図示せ
ず）の除去と、第１の樹脂層１５の表面の粗面化を行う
ために、Ｏ2プラズマ２１を照射し、第１の樹脂層１５
の表面のプラズマエッチングを行う。
【００２１】次に図９に示すように、開口部を有する半
導体ウェハ１８の全面に蒸着により、金属薄膜２２を形
成する。
導体ウェハ１８の全面に蒸着により、金属薄膜２２を形
成する。
【００２２】次に図１０に示すように、全面に金属薄膜
２２を形成した半導体ウェハ１８をエッチング、さらに
めっきを行うことにより金属配線１４を形成する。
２２を形成した半導体ウェハ１８をエッチング、さらに
めっきを行うことにより金属配線１４を形成する。
【００２３】次に図１１に示すように、半導体ウェハ１
８表面に第２の樹脂層１０を形成する。
８表面に第２の樹脂層１０を形成する。
【００２４】そして図１２に示すように、金属配線１４
上に無電解めっき法によりパッケージ電極１１を形成
し、個々の半導体装置が完成する。
上に無電解めっき法によりパッケージ電極１１を形成
し、個々の半導体装置が完成する。
【００２５】最後に図１３に示すように、半導体ウェハ
１８の裏面研磨と、半導体ウェハ１８のスクライブライ
ン２３のダイシングにより、個々の半導体装置２４を分
離する。
１８の裏面研磨と、半導体ウェハ１８のスクライブライ
ン２３のダイシングにより、個々の半導体装置２４を分
離する。
【００２６】以上のような工程により、ウェハ状態から
ＬＯＣ（リード・オン・チップ）タイプのＤＲＡＭ素子
のＣＳＰタイプの半導体装置を製造することができる。
ＬＯＣ（リード・オン・チップ）タイプのＤＲＡＭ素子
のＣＳＰタイプの半導体装置を製造することができる。
【００２７】次に図１４〜図１８を参照して、本実施形
態のＣＳＰタイプの半導体装置を製造するための第１の
樹脂層の形成工程の別の方法について説明する。
態のＣＳＰタイプの半導体装置を製造するための第１の
樹脂層の形成工程の別の方法について説明する。
【００２８】まず図１４に示すように、半導体素子１２
を形成した半導体ウェハ１８全面に接着剤用樹脂２５を
塗布し、プリ硬化させる。
を形成した半導体ウェハ１８全面に接着剤用樹脂２５を
塗布し、プリ硬化させる。
【００２９】次に図１５に示すように、前工程で形成し
た接着剤用樹脂２５に対して、エポキシ系ドライフィル
ム１９を貼り付けポスト硬化して接着させる。
た接着剤用樹脂２５に対して、エポキシ系ドライフィル
ム１９を貼り付けポスト硬化して接着させる。
【００３０】次に図１６に示すように、半導体ウェハ１
８の半導体素子１２の素子電極１３部に開口部ができる
ようにエッチング用のレジストマスク２０をエポキシ系
ドライフィルム１９上に形成する。
８の半導体素子１２の素子電極１３部に開口部ができる
ようにエッチング用のレジストマスク２０をエポキシ系
ドライフィルム１９上に形成する。
【００３１】次に図１７に示すように、エッチングによ
り、マスク開口部下のエポキシ系ドライフィルム１９と
接着剤用樹脂２５を除去し、パシベーション膜１６上に
接着剤用樹脂２５、エポキシ系ドライフィルム１９を形
成する。
り、マスク開口部下のエポキシ系ドライフィルム１９と
接着剤用樹脂２５を除去し、パシベーション膜１６上に
接着剤用樹脂２５、エポキシ系ドライフィルム１９を形
成する。
【００３２】最後に図１８に示すように、レジストマス
ク２０を除去し、パシベーション膜１６上に接着剤用樹
脂２５、エポキシ系ドライフィルム１９よりなる第１の
樹脂層１５を形成する。
ク２０を除去し、パシベーション膜１６上に接着剤用樹
脂２５、エポキシ系ドライフィルム１９よりなる第１の
樹脂層１５を形成する。
【００３３】以上、図１４〜図１８に示したような工程
により、接着剤用樹脂を用いて第１の樹脂層１５を形成
することができる。
により、接着剤用樹脂を用いて第１の樹脂層１５を形成
することができる。
【００３４】次に図１９〜図２２を参照して、本実施形
態のＣＳＰタイプの半導体装置を製造するための第１の
樹脂層の形成工程の別の方法について説明する。
態のＣＳＰタイプの半導体装置を製造するための第１の
樹脂層の形成工程の別の方法について説明する。
【００３５】まず図１９に示すように、半導体素子１２
が形成された半導体ウェハ１８全体にエポキシ系ドライ
フィルム１９を貼り付け、真空圧と熱により熱圧着させ
る。
が形成された半導体ウェハ１８全体にエポキシ系ドライ
フィルム１９を貼り付け、真空圧と熱により熱圧着させ
る。
【００３６】次に図２０に示すように、半導体素子１２
の素子電極１３部に開口部ができるようにエッチング用
のレジストマスク２０をエポキシ系ドライフィルム１９
上に形成する。
の素子電極１３部に開口部ができるようにエッチング用
のレジストマスク２０をエポキシ系ドライフィルム１９
上に形成する。
【００３７】そして図２１に示すように、エッチングに
より、マスク開口部下のエポキシ系ドライフィルム１９
を除去し、パシベーション膜１６上にのみエポキシ系ド
ライフィルム１９を残存させる。
より、マスク開口部下のエポキシ系ドライフィルム１９
を除去し、パシベーション膜１６上にのみエポキシ系ド
ライフィルム１９を残存させる。
【００３８】最後に図２２に示すように、レジストマス
ク２０を除去し、第１の樹脂層１５を形成する。
ク２０を除去し、第１の樹脂層１５を形成する。
【００３９】以上のようにこの方法は、ポリイミド樹脂
層なしの第１の樹脂層１５を形成するものである。
層なしの第１の樹脂層１５を形成するものである。
【００４０】以上、本実施形態は、チップ状態から半導
体装置を構成するものではなく、半導体素子が形成され
た半導体ウェハー状態から半導体装置を構成することが
でき、製造コスト的にも安価な工程を実現できるもので
ある。また半導体装置においては、従来のような半導体
キャリアを用いた構造ではなく、高密度に構成されたも
のである。そして半導体素子と外部基板との応力ひずみ
に対しても、各樹脂層を介在させて対策しているので、
信頼性上も優れた半導体装置である。
体装置を構成するものではなく、半導体素子が形成され
た半導体ウェハー状態から半導体装置を構成することが
でき、製造コスト的にも安価な工程を実現できるもので
ある。また半導体装置においては、従来のような半導体
キャリアを用いた構造ではなく、高密度に構成されたも
のである。そして半導体素子と外部基板との応力ひずみ
に対しても、各樹脂層を介在させて対策しているので、
信頼性上も優れた半導体装置である。
【００４１】
【発明の効果】以上、本発明のような構造を取ることに
より、ピン数の少ないＤＲＡＭや汎用マイコン等の半導
体素子がより高密度に実装できるようになる。また、Ｃ
ＳＰタイプの半導体装置の製造をウェハ単位で一括して
行うので、低コストで供給することができる。またパッ
ケージ電極の下にヤング率の小さい樹脂層を形成してい
るので、外部基板との実装時の熱膨脹差によって生じる
応力を緩和することができる半導体装置である。
より、ピン数の少ないＤＲＡＭや汎用マイコン等の半導
体素子がより高密度に実装できるようになる。また、Ｃ
ＳＰタイプの半導体装置の製造をウェハ単位で一括して
行うので、低コストで供給することができる。またパッ
ケージ電極の下にヤング率の小さい樹脂層を形成してい
るので、外部基板との実装時の熱膨脹差によって生じる
応力を緩和することができる半導体装置である。
【図１】本発明の一実施形態の半導体装置を示す平面図
【図２】本発明の一実施形態の半導体装置を示す断面図
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図
示す断面図
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図
示す断面図
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図
示す断面図
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図
示す断面図
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図
示す断面図
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図
示す断面図
【図９】本発明の一実施形態の半導体装置の製造方法を
示す断面図
示す断面図
【図１０】本発明の一実施形態の半導体装置の製造方法
を示す断面図
を示す断面図
【図１１】本発明の一実施形態の半導体装置の製造方法
を示す断面図
を示す断面図
【図１２】本発明の一実施形態の半導体装置の製造方法
を示す断面図
を示す断面図
【図１３】本発明の一実施形態の半導体装置の製造方法
を示す断面図
を示す断面図
【図１４】本発明の一実施形態の半導体装置の製造方法
を示す断面図
を示す断面図
【図１５】本発明の一実施形態の半導体装置の製造方法
を示す断面図
を示す断面図
【図１６】本発明の一実施形態の半導体装置の製造方法
を示す断面図
を示す断面図
【図１７】本発明の一実施形態の半導体装置の製造方法
を示す断面図
を示す断面図
【図１８】本発明の一実施形態の半導体装置の製造方法
を示す断面図
を示す断面図
【図１９】本発明の一実施形態の半導体装置の製造方法
を示す断面図
を示す断面図
【図２０】本発明の一実施形態の半導体装置の製造方法
を示す断面図
を示す断面図
【図２１】本発明の一実施形態の半導体装置の製造方法
を示す断面図
を示す断面図
【図２２】本発明の一実施形態の半導体装置の製造方法
を示す断面図
を示す断面図
【図２３】従来の半導体装置を示す平面図
【図２４】従来の半導体装置を示す底面図
【図２５】従来の半導体装置を示す断面図
１ 半導体素子
２ 半導体キャリア
３ 金属突起
４ 接続材料
５ 封止樹脂
６ 表面電極
７ ビア
８ 内装電極
９ 裏面電極
１０ 第２の樹脂層
１１ パッケージ電極
１２ 半導体素子
１３ 素子電極
１４ 金属配線
１５ 第１の樹脂層
１６ パシベーション膜
１７ ポリイミド樹脂層
１８ 半導体ウェハ
１９ エポキシ系ドライフィルム
２０ レジストマスク
２１ Ｏ2プラズマ
２２ 金属薄膜
２３ スクライブライン
２４ 半導体装置
２５ 接着剤用樹脂
Claims (4)
- 【請求項１】 半導体素子の形成されたウェハ上に第１
の樹脂層を塗布する工程と、前記第１の樹脂層を硬化す
る工程と、前記第１の樹脂層を形成した前記ウェハ上に
予め形成された樹脂フィルムを貼り付ける工程と、前記
樹脂フィルム上に前記半導体素子の電極を有する位置に
開口部を有するレジスト膜を形成する工程と、前記ウェ
ハの前記レジストの前記開口部に相当する位置の前記第
１の樹脂層および前記樹脂フィルムをエッチングにより
除去する工程と、前記レジスト層を除去する工程と、前
記第１の樹脂層と前記電極の表層の一部をＯ 2 プラズマ
にて削り取る工程と、前記第１の樹脂層上に前記電極と
接続する金属配線を形成する工程と、前記金属配線上と
前記第１の樹脂層上に、前記金属配線上の一部に開口部
を有する第２の樹脂層を形成する工程と、前記開口部に
金属電極を形成する工程と、前記第１の樹脂層、前記第
２の樹脂層、前記金属配線および前記金属電極を形成し
たウェハを裏面研磨およびダイシングする工程とからな
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体素子の形成されたウェハ上に電極
部が開口部になるようにポリイミドからなる第１の樹脂
層を形成する工程と、前記第１の樹脂層を形成した前記
ウェハ上に予め形成された樹脂フィルムを貼り付ける工
程と、前記樹脂フィルム上に前記半導体素子の電極を有
する位置に開口部を有するレジスト膜を形成する工程
と、前記ウェハの前記レジストの前記開口部に相当する
位置の前記第１の樹脂層および前記樹脂フィルムをエッ
チングにより除去する工程と、前記レジスト層を除去す
る工程と、前記ウェハの前記レジストの前記開口部に相
当する位置の前記第１の樹脂層および前記樹脂フィルム
をエッチングにより除去する工程と、前記レジスト層を
除去する工程と、前記第１の樹脂層と前記電極の表層の
一部をＯ 2 プラズマにて削り取る工程と、前記第１の樹
脂層上に前記電極と接続する金属配線を形成する工程
と、前記金属配線上と前記第１の樹脂層上に、前記金属
配線上の一部に開口部を有する第２の樹脂層を形成する
工程と、前記開口部に金属電極を形成する工程と、前記
第１の樹脂層、前記第２の樹脂層、前記金属配線および
前記金属電極を形成したウェハを裏面研磨およびダイシ
ングする工程とからなることを特徴とする半導体装置の
製造方法。 - 【請求項３】 半導体素子の形成されたウェハ上に予め
形成された樹脂フィルムを貼り付ける工程と、前記樹脂
フィルム上に前記半導体素子の電極を有する位置に開口
部を有するレジスト膜を形成する工程と、前記ウェハの
前記レジストの前記開口部に相当する位置の前記樹脂フ
ィルムをエッチングにより除去する工程と、前記レジス
ト層を除去する工程と、前記ウェハの前記レジストの前
記開口部に相当する位置の前記樹脂フィルムをエッチン
グにより除去する工程と、前記レジスト層を除去する工
程と、前記電極の表層の一部をＯ 2 プラズマにて削り取
る工程と、前記樹脂フィルム上に前記電極と接続する金
属配線を形成する工程と、前記金属配線上と前記樹脂フ
ィルム上に、前記金属配線上の一部に開口部を有する樹
脂層を形成する工程と、前記開口部に金属電極を形成す
る工程と、前記樹脂層、前記金属配線および前記金属電
極を形成したウェハを裏面研磨およびダイシングする工
程とからなることを特徴とする半導体装置の製造方法。 - 【請求項４】 金属配線および金属電極の形成に蒸着
法、またはめっき法を用いることを特徴とする請求項１
〜３のいずれかに記載の半導体装置の製造方法。
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| JPH1092865A JPH1092865A (ja) | 1998-04-10 |
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1996
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| JPH1092865A (ja) | 1998-04-10 |
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