JP3408679B2

JP3408679B2 - 表示装置の駆動回路、表示装置ならびに表示装置の駆動方法

Info

Publication number: JP3408679B2
Application number: JP27234595A
Authority: JP
Inventors: 哲関戸; 克憲田中; 幹夫大城; 高英伊藤
Original assignee: 富士通ディスプレイテクノロジーズ株式会社
Priority date: 1995-10-20
Filing date: 1995-10-20
Publication date: 2003-05-19
Anticipated expiration: 2015-10-20
Also published as: JPH09114422A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置の駆動技
術に関し、特に、アクティブマトリクス方式の液晶表示
装置等の表示装置の駆動回路に関する。近年、情報の多
様化に伴って、情報を視覚により与える表示ディスプレ
イが重要なものとなって来ている。ところで、表示装置
は、情報機器の多様化と機器間の互換性を高めるために
表示位置を指定するイネーブル信号を使用することが多
くなっている。このイネーブル信号はデータの表示位置
に出力されるため、表示装置の表示ライン数より表示デ
ータが少ない場合には残りの表示ラインを表示できな
い。そこで、様々な情報機器に対して、適切な表示を行
うことのできる表示装置の駆動技術が要望されている。

【０００２】

【従来の技術】従来、液晶の画質を向上させるために薄
膜トランジスタ（ＴＦＴ）を使用したアクティブマトリ
クス方式の液晶表示装置が提供されている。図１１はア
クティブマトリクス方式の液晶表示装置の一例を示すブ
ロック図、また、図１２は図１１の液晶表示装置におけ
る各画素の構成を説明するための図、そして、図１３は
図１１の液晶表示装置の動作を説明するためのタイミン
グチャートである。

【０００３】図１１において、参照符号１０１はＬＣＤ
パネル，１０２はデータライン駆動回路，１０３はゲー
トライン駆動回路，１０６および１０８はシフトレジス
タ，１０７はデータホールド回路，そして，１０９はゲ
ート駆動回路を示している。図１１に示されるように、
アクティブマトリクス方式ＬＣＤ（液晶表示装置）は、
ＬＣＤパネル１０１，データライン駆動回路１０２，お
よび，ゲートライン駆動回路１０３を備えて構成されて
いる。ＬＣＤパネル１０１は、２枚のガラス板（ＴＦＴ
基板およびコモン基板）の隙間に液晶材料（１０５）を
封止した構造になっており、各ガラス板の内側面には画
素電極がマトリクス状に形成されている。

【０００４】データライン駆動回路１０２は、シフトレ
ジスタ１０６およびデータホールド回路１０７を備え、
入力されたデータ電圧をデータクロックに従って、第１
番目の出力から順にホールドし、１ライン分のデータを
垂直方向画素ライン（データライン）に順次供給するよ
うになっている。ゲートライン駆動回路１０３は、シフ
トレジスタ回路１０８およびゲート駆動回路１０９を備
え、第１番目の出力からシフトクロックに従って順次ゲ
ート駆動電圧を出力して、１ライン毎に選択してデータ
書き込みを行うようになっている。

【０００５】図１２に示されるように、ＬＣＤパネル１
０１における各画素は、ゲート電極にゲートライン駆動
回路１０３の出力が供給され、ドレイン電極にデータラ
イン駆動回路１０２の出力が供給されたトランジスタ
（ＴＦＴ）１０４によりスイッチング制御されるように
なっている。すなわち、ゲートライン駆動回路１０３の
出力により、１ライン分のＴＦＴ１０４がスイッチ・オ
ンとされ、データライン駆動回路１０２からの１ライン
分のデータが各画素（１０５）の画素電極に印加され、
データの書き込みが行われる。

【０００６】図１３に示されるように、まず、データラ
イン駆動回路１０２およびゲートライン駆動回路１０３
を一旦リセット状態にした後、データライン駆動回路１
０２に対してデータクロックと共に水平１ライン分のデ
ータ（データ出力 No. 1〜No. n)を送り込み、ホールド
が完了した時点でゲートライン駆動回路１０３から第１
番目の水平ラインに対して駆動電圧（ゲート駆動信号 N
o. 1) が出力される。これにより、第１番目の水平ライ
ンの各ＴＦＴ１０４が導通状態となって各画素への書き
込みが行われる。さらに、次の周期では、データライン
駆動回路１０２に対して第２番目の水平ラインに対する
データ電圧（データ出力 No. 1〜No. n)がセットされ、
ゲートライン駆動回路１０３から第２番目の水平ライン
に対して駆動電圧（ゲート駆動 No. 2) が出力される。
以上の操作を順次繰り返して最終の水平ラインまでデー
タの書き込みが完了すると、第１番目の水平ラインに戻
り、新たなデータの書き込み動作に入り、順次所定の画
像を表示するようになっている。

【０００７】

【発明が解決しようとする課題】上述したアクティブマ
トリクス方式の液晶表示装置等の表示装置は、通常、表
示データと同期が取れているクロック信号、水平表示タ
イミングを決める水平表示信号（ＨＳＹＮＣ信号）、お
よび、画面の切り替わりに当たるフレーム表示タイミン
グを決める垂直表示信号（ＶＳＹＮＣ信号）により表示
を制御しているが、情報機器の多様化と機器間の互換性
を高めるために表示位置を指定するイネーブル信号が使
われることが多くなって来ている。このイネーブル信号
は、データの表示位置に出力されるため表示装置の表示
ライン数より表示データが少ない場合は、残りの表示ラ
インが表示できないことになる。

【０００８】そこで、従来の表示装置においては、信号
源となる情報装置側（情報装置）で表示タイミングを制
御しているため、該情報装置によっては表示データに関
わらずイネーブル信号を出し続けたり、或いは、イネー
ブル信号を補って出力している。しかしながら、表示装
置側は情報装置の仕様に従っているため、情報装置が変
わって表示方式や表示データ数が変化すると、表示でき
なかったり、表示がずれて正常に表示が行えないことが
あった。

【０００９】さらに、表示装置によっては、ＨＳＹＮＣ
信号およびＶＳＹＮＣ信号の極性やパルス数等により表
示データ数を判別して正常に表示するよう制御したもの
もあるが、このような判別法によるマルチ表示では限ら
れたデータ方式しか表示することができず、全ての条件
に合わせるためには膨大な判別回路が必要となってい
た。そして、現実には、情報の多様化により多くの表示
方式が考えられるため、判別方式による限定表示では対
応できなくなっている。

【００１０】具体的に、表示データの表示位置を示すイ
ネーブル信号が情報装置より出力されている場合、その
イネーブル信号の表示データ数が表示装置の表示データ
数より少ない時には、残りの水平表示ラインに直流が乗
って液晶の劣化を招いたり、正常に表示を行うことがで
きないといった不都合があった。本発明は、上述した従
来の表示装置が有する課題に鑑み、様々な表示方式に対
しても適切な表示を行うことができる表示装置の提供を
目的とする。

【００１１】

【課題を解決するための手段】本発明の第１の形態によ
れば、信号源となる情報装置本体からデータ表示位置を
示す入力イネーブルが供給されて表示を行う表示装置の
駆動回路であって、前記入力イネーブルの入力期間を検
出するイネーブル入力期間検出回路と、前記入力イネー
ブルの入力期間が終了した後も、内部で作成する表示制
御信号により引き続き表示を行うように制御する表示制
御回路部とを具備することを特徴とする表示装置の駆動
回路が提供される。

【００１２】本発明の第２の形態によれば、信号源とな
る情報装置本体からデータ表示位置を示す入力イネーブ
ルが供給されて表示を行う表示装置の駆動方法であっ
て、前記情報装置本体から入力される入力イネーブルの
出力が終了した後も、内部で作成する表示制御信号によ
り引き続き表示を行うようにしたことを特徴とする表示
装置の駆動方法が提供される。

【００１３】

【発明の実施の形態】本発明の表示装置の駆動回路によ
れば、入力期間検出回路により入力イネーブルの入力期
間が検出され、表示制御回路部により入力イネーブルの
入力期間が終了した後も、内部で作成する表示制御信号
により引き続き表示を行うように制御される。

【００１４】本発明の表示装置の駆動方法によれば、情
報装置本体から入力される入力イネーブルの出力が終了
した後も、内部で作成する表示制御信号により引き続き
表示を行うようになっている。これによって、様々な表
示方式に対しても適切な表示を行うことができる。

【００１５】

【実施例】以下、図面を参照して本発明に係る表示装置
の駆動回路の各実施例を説明する。図１は本発明に係る
表示装置の駆動回路の第１実施例の基本的な構成を示す
ブロック図であり、図２は図１の駆動回路の動作を説明
するためのタイミング図である。

【００１６】図１に示されるように、イネーブル入力期
間検出回路１には、入力イネーブルＩＥおよび検出フラ
グＤＦが入力され、イネーブル入力フラグＥＦが出力さ
れる。このイネーブル入力フラグＥＦは、表示制御回路
部２０における内部同期式表示制御回路２１および外部
同期式表示制御回路２２に供給される。ここで、外部同
期式表示制御回路２２には、入力イネーブルＩＥも供給
され、内部同期式表示制御回路２１および外部同期式表
示制御回路２２の出力が表示部（ＬＣＤパネル１０１）
に供給されるようになっている。

【００１７】イネーブル入力期間検出回路１は、情報装
置（信号源）から供給される入力イネーブルＩＥが情報
装置の表示データ域を越えて出力されなくなるまでを検
出する回路であり、また、表示制御回路部２０は、イネ
ーブル入力フラグＥＦの検出を受けて、内部同期式表示
制御回路２１による表示制御と外部同期式表示制御回路
２２による表示制御とを切り換えて、外部からの入力が
終了した後も引き続き内部で作成した制御信号によって
表示を行い続けるようになっている。

【００１８】図１および図２において、入力イネーブル
ＩＥは、情報装置から入力されるデータの表示位置を示
す信号であり、また、イネーブル入力フラグＥＦは、情
報装置から入力される入力イネーブルＩＥが情報装置の
表示データ域を越えて出力されなくなるタイミングを検
出したフラグ信号である。さらに、補足イネーブルＳＥ
は、表示装置内部で作成するデータの表示タイミングで
あり、入力イネーブルＩＥが出力されなくなって、上記
イネーブル入力フラグＥＦの検出を受けて表示の制御を
引き続き行うための表示制御信号である。

【００１９】本第１実施例によれば、入力イネーブルＩ
Ｅが供給されている間は、該入力イネーブルＩＥ（外部
同期式表示制御回路２２の出力）を出力イネーブルＯＥ
（表示制御回路部２０の出力）として出力し、また、入
力イネーブルＩＥが供給されなくなった場合には、内部
同期式表示制御回路２１により作成した補足イネーブル
ＳＥを出力イネーブルＯＥとして出力するようになって
いる。これにより、情報装置から供給される入力イネー
ブルＩＥの数に関わらず、情報装置の表示データ域が終
了した後も引き続き内部で作成した表示タイミングで表
示が行えるようになっている。ここで、補足イネーブル
ＳＥを出力しているときの表示データとしては、例え
ば、補足表示データ域の各ラインを全面『黒』表示する
ようなデータとなっている。

【００２０】すなわち、本第１実施例は、情報装置より
供給される入力イネーブル数（情報装置からの表示デー
タ域）が表示装置の表示データ数（表示装置の表示デー
タ域）より少ない場合でも、表示装置内部で足りない表
示データ域を表示するための制御信号（補足イネーブ
ル：補足表示データ域）を作成して表示を行うようにな
っている。従って、本第１実施例によれば、情報装置か
ら出力する表示データ数が表示装置の表示データ数より
少ない場合にも、引き続き内部で表示制御信号（ＳＥ）
を作成して表示を続けるため、表示の欠けや直流の乗っ
た表示等を防止して正常な表示を行うことができる。

【００２１】図３は図１の駆動回路におけるイネーブル
入力期間検出回路１の構成例を示すブロック図である。
図３において、参照符号１１〜１４はＤ型フリップ・フ
ロップ（D-F.F.) を示し、１５はアンド回路を示してい
る。また、参照符号Ｖccは高電位の電源線（高電位電源
電圧）を示している。図３に示されるように、イネーブ
ル入力期間検出回路１は、４つのＤ型フリップ・フロッ
プ１１〜１４およびアンド回路１５を備えて構成されて
いる。そして、入力イネーブルＩＥは、水平周期(HSYN
C) および垂直周期(VSYNC) に分割され、その入力タイ
ミングを検出し、該入力タイミングでさらにイネーブル
の入力フラグＥＦを作成するようになっている。このイ
ネーブル入力フラグＥＦは、図１に示されるように、表
示制御回路２０における内部同期式表示制御回路２１お
よび外部同期式表示制御回路２２に供給されることにな
る。

【００２２】ここで、検出パルスＤＰ（検出フラグＤ
Ｆ）は、入力イネーブルＩＥの開始タイミングを考慮し
たスキャンパルスであり、検出されるイネーブル入力フ
ラグＥＦは水平周期（ライン）における出力フラグと垂
直周期（フレーム）における出力フラグのアンド（論理
積）を取ったものである。なお、上述の実施例では、イ
ネーブル入力フラグＥＦは、フリップ・フロップ１２お
よび１４の出力のアンドを取ったものとなっているが、
水平周期における出力フラグ、或いは、垂直周期におけ
る出力フラグの何れかに限っても良い。また、図３に示
す回路では、ノイズによる誤動作を避けるために、２段
のフリップ・フロップ１１，１２および１３，１４で構
成するようになっているが、１段のフリップ・フロップ
（１１，１３）だけで構成することもできる。さらに、
Ｄ型フリップ・フロップ１１〜１４は、Ｊ−Ｋフリップ
・フロップやカウンタ等の回路により構成することもで
きる。

【００２３】図４は本発明に係る表示装置の駆動回路の
第２実施例の基本的な構成を示すブロック図である。図
４に示されるように、メモリ回路３には、イネーブル入
力タイミングＥＴが供給され、情報装置からの正常入力
時のイネーブル信号（入力イネーブルＩＥ）の入力タイ
ミングを記憶するようになっている。また、内部同期式
表示制御回路４には、メモリ回路３の出力およびイネー
ブル入力フラグＥＦが供給され、内部で作成する制御信
号（補足イネーブルＳＥ）を該メモリ回路３の出力（イ
ネーブル信号の入力タイミング）により内部制御するよ
うになっている。

【００２４】すなわち、情報装置からの正常入力時の入
力イネーブルＩＥのイネーブル入力タイミングＥＴを記
憶回路３で記憶し、該記憶されたイネーブル入力タイミ
ングに従って、内部同期式表示制御回路４が表示制御信
号（補足イネーブルＳＥ）を内部で作成して引き続き表
示を行うようになっている。図５は図４の駆動回路の構
成例を示すブロック図である。

【００２５】図５に示されるように、入力タイミング検
出回路３２には、入力イネーブルＩＥおよびインバータ
３１を介して反転されたイネーブル入力フラグＥＦが供
給され、これにより、該入力タイミング検出回路（カウ
ンタ回路）３２からイネーブル入力タイミングＥＴが出
力される。このイネーブル入力タイミングＥＴは、メモ
リ回路３３（３）に供給される。メモリ回路３３の出力
（Ａ）は、イネーブル入力フラグＥＦと共に内部イネー
ブル作成回路（カウンタ回路）３４に供給され、さら
に、該内部イネーブル作成回路３４の出力は、イネーブ
ル入力フラグＥＦと共に内部同期式表示制御回路３５
（４）に供給されている。

【００２６】ここで、イネーブル入力フラグＥＦは、例
えば、図３に示したイネーブル入力期間検出回路（１）
により作成することができる。図６は本発明に係る表示
装置の駆動回路の第３実施例の基本的な構成を示すブロ
ック図である。本実施例では、入力イネーブル（ＩＥ）
が出力されなくなった時に補足イネーブル（ＳＥ）を出
力するだけでなく、表示データも内部的に作成して出力
せんとするものである。すなわち、補足イネーブルＳＥ
を出力して表示する補足表示データ域の各ラインを全面
『白』、或いは、所定のパターンを表示するようになっ
ている。

【００２７】図６に示されるように、表示制御回路部５
には、イネーブル入力フラグＥＦが供給され、該表示制
御回路部５の出力（表示タイミングＤＴ）は表示データ
作成回路６へ供給されている。また、表示データ作成回
路６の出力は、表示データ切り換え回路７へ供給されて
いる。ここで、イネーブル入力フラグＥＦは、表示デー
タ切り換え回路７にも供給されている。また、イネーブ
ル入力フラグＥＦは、例えば、図３に示したイネーブル
入力期間検出回路（１）により作成することができる。

【００２８】表示データ作成回路６は、表示制御回路部
５から出力される表示タイミングＤＴに従って、予め決
められた任意の表示データ（例えば、全面『白』、或い
は、所定のパターン）を作成する。そして、表示データ
切り換え回路７により、イネーブル入力フラグＥＦで選
択される補足表示データ域を内部で作成された表示デー
タで表示するようになっている。

【００２９】図７は図６の駆動回路における表示データ
切り換え回路７の一例を示す図である。図７に示される
ように、表示データ切り換え回路７はセレクタ３０によ
り構成され、該セレクタ３０には入力データおよび作成
データが供給され、イネーブル入力フラグＥＦ（選択信
号）に応じて、情報装置から供給される入力データと内
部で作成する作成データとを選択して出力するようにな
っている。すなわち、イネーブル入力フラグＥＦが低レ
ベル『Ｌ』で情報装置からの入力イネーブル（ＩＥ）が
供給されている場合には入力データ（表示データＤＤ）
を選択し、逆に、イネーブル入力フラグＥＦが高レベル
『Ｈ』で情報装置からの入力イネーブル（ＩＥ）が供給
されなくなった場合には作成データ（表示データ作成回
路６の出力）を選択して出力するようになっている。

【００３０】ここで、上記の実施例では、選択されるデ
ータは内部で予め作成した作成データとなっているが、
回路外からの信号を選択して切り換え、それを出力する
ように構成してもよい。また、表示の切り換えをセレク
タで行っているが、ＡＮＤゲートおよびＯＲゲート等の
論理回路により構成した出力制御回路とすることもでき
る。

【００３１】図８は本発明に係る表示装置の駆動回路の
第４実施例の基本的な構成を示すブロック図であり、図
９は図８の駆動回路の動作を説明するためのタイミング
図である。図８に示されるように、イネーブル入力検出
回路８には、入力イネーブルＩＥおよび検出フラグＤＦ
が入力され、イネーブル入力立ち上がりフラグＥＲＦが
出力される。このイネーブル入力立ち上がりフラグＥＲ
Ｆは、カウンタ回路９に供給される。そして、ここで、
カウンタ回路９からは、出力マスクＯＭが出力されて、
表示制御部へ供給される。

【００３２】本第４実施例において、イネーブル入力検
出回路８により情報装置からの表示データの先頭位置
（水平方向および垂直方向のデータの先頭位置）を決め
られ、カウンタ回路９により表示装置毎に決まっている
表示装置の表示データ数のマスク信号ＯＭが作成され
る。そして、この出力マスクＯＭの出力域に従って表示
制御部で制御することにより、表示装置の表示データ数
を固有のものにするように構成されている。

【００３３】すなわち、図９に示されるように、出力マ
スクＯＭは、表示装置の表示データ数に従ったマスク信
号であり、該出力マスクＯＭにより、情報装置からの表
示データ数が表示装置の表示データ数より少ない時に
は、内部で作成した制御信号（補足イネーブルＳＥ）に
より補足表示を行い、情報装置からの表示データ数が表
示装置の表示データ数と同じか、或いは、多い場合にも
表示データ数を表示装置のものに一致させるようになっ
ている。

【００３４】従って、本第４実施例によれば、情報装置
からの表示データ数に関わらず表示制御信号を表示装置
の表示データ数に固定して表示することが可能となる。
図１０は図８の駆動回路の構成例を示すブロック図であ
る。図８に示されるように、本実施例の駆動回路は、２
つのカウンタ４１および４２を備えて構成されている。
すなわち、図８におけるイネーブル入力検出回路８およ
びカウンタ回路９をそれぞれカウンタ４１および４２に
より構成することができる。なお、図１０に示す本実施
例では、カウンタ４１のクロック端子に入力イネーブル
ＩＥを供給し、データ入力端子には高電位電源電圧（Ｖ
cc）を印加するようになっている。この図１０に示す回
路により、図９に示すような出力マスクＯＭが出力さ
れ、情報装置からの表示データ数を表示装置の表示デー
タ数に一致させるようになっている。

【００３５】以上において、本発明が対象とする表示装
置は、主として図１１〜図１３を参照して説明したアク
ティブマトリクス方式の液晶表示装置であるが、本発明
の適用はこのアクティブマトリクス方式の液晶表示装置
に限定されるものではなく、信号源となる情報装置本体
からデータ表示位置を示す入力イネーブル（ＩＥ）が供
給されて表示を行うような表示装置に対して広く適用す
ることができる。

【００３６】

【発明の効果】以上、詳述したように、本発明の表示装
置の駆動回路によれば、情報装置から供給されるイネー
ブル信号の表示データ数に関わらず、該供給された表示
データ数が表示装置の表示データ数よりも少ない時で
も、足りない表示データ領域を表示する制御信号を補足
することによって、様々な表示方式に対しても適切な表
示を行うことができる表示装置（マルチ表示ディスプレ
イ）を提供することが可能となる。

【図面の簡単な説明】

【図１】本発明に係る表示装置の駆動回路の第１実施例
の基本的な構成を示すブロック図である。

【図２】図１の駆動回路の動作を説明するためのタイミ
ング図である。

【図３】図１の駆動回路におけるイネーブル入力期間検
出回路の構成例を示すブロック図である。

【図４】本発明に係る表示装置の駆動回路の第２実施例
の基本的な構成を示すブロック図である。

【図５】図４の駆動回路の構成例を示すブロック図であ
る。

【図６】本発明に係る表示装置の駆動回路の第３実施例
の基本的な構成を示すブロック図である。

【図７】図６の駆動回路における表示データ切り換え回
路の一例を示す図である。

【図８】本発明に係る表示装置の駆動回路の第４実施例
の基本的な構成を示すブロック図である。

【図９】図８の駆動回路の動作を説明するためのタイミ
ング図である。

【図１０】図８の駆動回路の構成例を示すブロック図で
ある。

【図１１】アクティブマトリクス方式の液晶表示装置の
一例を示すブロック図である。

【図１２】図１１の液晶表示装置における各画素の構成
を説明するための図である。

【図１３】図１１の液晶表示装置の動作を説明するため
のタイミング図である。

【符号の説明】

１…イネーブル入力期間検出回路３…メモリ回路４…内部同期式表示制御回路５…表示制御回路部６…表示データ作成回路７…表示データ切り換え回路８…イネーブル入力検出回路９…カウンタ回路２０…表示制御回路部２１…内部同期式表示制御回路２２…外部同期式表示制御回路３０…セレクタ４１…カウンタ４２…カウンタ１０１…表示パネル（ＬＣＤパネル）１０２…データライン駆動回路１０３…ゲートライン駆動回路１０４…薄膜トランジスタ（ＴＦＴ）１０５…液晶

───────────────────────────────────────────────────── フロントページの続き (72)発明者大城幹夫神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者伊藤高英神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開平４−9095（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/36 G02F 1/133 550 G09G 3/20 633

Claims

(57)【特許請求の範囲】

【請求項１】信号源となる情報装置本体からデータ表
示位置を示す入力イネーブルが供給されて表示を行う表
示装置の駆動回路であって、前記入力イネーブルの入力期間を検出するイネーブル入
力期間検出回路と、前記入力イネーブルの入力期間が終了した後も、内部で
作成する表示制御信号により引き続き表示を行うように
制御する表示制御回路部とを具備することを特徴とする
表示装置の駆動回路。
【請求項２】前記表示制御回路部は、前記入力イネー
ブルの入力期間に該入力イネーブルを出力する外部同期
式表示制御回路および該入力イネーブルの入力期間が終
了した後に内部で作成した表示制御信号を出力する内部
同期式表示制御回路を備えていることを特徴とする請求
項１の表示装置の駆動回路。
【請求項３】信号源となる情報装置本体からデータ表
示位置を示す入力イネーブルが供給されて表示を行う表
示装置の駆動回路であって、前記情報装置からの正常入力時の入力イネーブルのイネ
ーブル入力タイミングを記憶する記憶回路と、該記憶さ
れたイネーブル入力タイミングに従って，該入力イネー
ブルの入力期間が終了した後も内部で作成する表示制御
信号により引き続き表示を行う内部同期式表示制御回路
とを具備することを特徴とする表示装置の駆動回路。
【請求項４】前記表示装置の駆動回路は、さらに、前
記入力イネーブルおよびイネーブル入力フラグから前記
イネーブル入力タイミングを作成する入力タイミング検
出回路と、前記記憶回路に記憶されたイネーブル入力タ
イミングおよび前記イネーブル入力フラグから内部イネ
ーブルを作成する内部イネーブル作成回路とを具備する
ことを特徴とする請求項３の表示装置の駆動回路。
【請求項５】信号源となる情報装置本体からデータ表
示位置を示す入力イネーブルが供給されて表示を行う表
示装置の駆動回路であって、前記入力イネーブルの立ち上がりタイミングを検出する
イネーブル入力検出回路と、該イネーブル入力検出回路
の出力をカウントして出力マスクを出力するカウンタ回
路を具備し、データの表示数を前記表示装置の表示数に
一致させるようにしたことを特徴とする表示装置の駆動
回路。
【請求項６】前記請求項１〜５のいずれか１項に記載
の表示装置の駆動回路を備えたことを特徴とするアクテ
ィブマトリクス方式の液晶表示装置。
【請求項７】信号源となる情報装置本体からデータ表
示位置を示す入力イネーブルが供給されて表示を行う表
示装置の駆動方法であって、前記情報装置本体から入力される入力イネーブルの出力
が終了した後も、内部で作成する表示制御信号により引
き続き表示を行うようにしたことを特徴とする表示装置
の駆動方法。
【請求項８】信号源となる情報装置本体からデータ表
示位置を示す入力イネーブルが供給されて表示を行う表
示装置の駆動方法であって、前記情報装置からの正常入力時の入力イネーブルのイネ
ーブル入力タイミングを記憶し、該記憶されたイネーブ
ル入力タイミングに従って、該入力イネーブルの入力期間が終了した後も内部で作成
する表示制御信号により引き続き表示を行うようにした
ことを特徴とする表示装置の駆動方法。
【請求項９】信号源となる情報装置本体からデータ表
示位置を示す入力イネーブルが供給されて表示を行う表
示装置の駆動方法であって、前記入力イネーブルの立ち上がりタイミングを検出し、
該検出された入力イネーブルの立ち上がりタイミングを
カウントして出力マスクを出力して、データの表示数を
前記表示装置の表示数に一致させるようにしたことを特
徴とする表示装置の駆動方法。