JP3412155B2 - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
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- JP3412155B2 JP3412155B2 JP2001106678A JP2001106678A JP3412155B2 JP 3412155 B2 JP3412155 B2 JP 3412155B2 JP 2001106678 A JP2001106678 A JP 2001106678A JP 2001106678 A JP2001106678 A JP 2001106678A JP 3412155 B2 JP3412155 B2 JP 3412155B2
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Description
【０００１】
【発明の属する技術分野】本発明はスイッチング電源装
置、特にリンギングチョークコンバータ（ＲＣＣ）動作
をするフライバック方式のスイッチング電源装置に属す
る。
置、特にリンギングチョークコンバータ（ＲＣＣ）動作
をするフライバック方式のスイッチング電源装置に属す
る。
【０００２】
【従来の技術】従来から一般的に広く使用されているリ
ンギングチョークコンバータ（ＲＣＣ）動作を行うフラ
イバック方式のスイッチング電源装置を図６に示す。図
６に示すスイッチング電源装置は、交流電源に接続され
た整流回路又はバッテリ（蓄電池）等で構成された直流
電源(1)と、１次巻線(2a)及び２次巻線(2b)並びにリセ
ット検出用巻線(2c)を有するトランス(2)と、主スイッ
チング素子としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果
トランジスタ）(3)と、整流ダイオード(4)及び平滑コン
デンサ(5)を有する整流平滑回路(6)と、ＭＯＳ-ＦＥＴ
(3)をオン・オフ制御する制御回路(7)と、負荷(8)の電
圧ＶOを検出し且つフォトカプラ(9)の発光部(9a)及び受
光部(9b)を介してその検出信号を電圧制御信号として制
御回路(7)に付与する出力電圧検出回路(10)とを備えて
いる。トランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ
(3)は直流電源(1)に対して直列に接続される。整流平滑
回路(6)はトランス(2)の２次巻線(2b)と負荷(8)との間
に接続され、負荷(8)に電圧ＶOの直流電力を供給する。
ンギングチョークコンバータ（ＲＣＣ）動作を行うフラ
イバック方式のスイッチング電源装置を図６に示す。図
６に示すスイッチング電源装置は、交流電源に接続され
た整流回路又はバッテリ（蓄電池）等で構成された直流
電源(1)と、１次巻線(2a)及び２次巻線(2b)並びにリセ
ット検出用巻線(2c)を有するトランス(2)と、主スイッ
チング素子としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果
トランジスタ）(3)と、整流ダイオード(4)及び平滑コン
デンサ(5)を有する整流平滑回路(6)と、ＭＯＳ-ＦＥＴ
(3)をオン・オフ制御する制御回路(7)と、負荷(8)の電
圧ＶOを検出し且つフォトカプラ(9)の発光部(9a)及び受
光部(9b)を介してその検出信号を電圧制御信号として制
御回路(7)に付与する出力電圧検出回路(10)とを備えて
いる。トランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ
(3)は直流電源(1)に対して直列に接続される。整流平滑
回路(6)はトランス(2)の２次巻線(2b)と負荷(8)との間
に接続され、負荷(8)に電圧ＶOの直流電力を供給する。
【０００３】制御回路(7)は、フォトカプラ(9)の受光部
(9b)に流れる制御電流に対応する電流を出力するカレン
トミラー回路(11)と、カレントミラー回路(11)から出力
される電流により充電され且つ電圧ＶCPを発生するオン
時間設定用コンデンサ(12)と、基準電圧ＶREFを発生す
る基準電源(13)と、オン時間設定用コンデンサ(12)に接
続された非反転入力端子(+)の電圧ＶCPのレベルと基準
電源(13)に接続された反転入力端子(-)の基準電圧ＶREF
のレベルとを比較して非反転入力端子(+)の電圧ＶCPの
レベルが反転入力端子(-)の基準電圧ＶREFのレベルを超
えたときに高い電圧(Ｈ)レベルの比較出力信号を発生す
るコンパレータ(14)と、ＭＯＳ-ＦＥＴ(3)がオフ状態と
なったときにトランス(2)のリセット検出用巻線(2c)に
発生するフライバック電圧ＶFBの立ち上がりを検出する
電圧立ち上がり検出回路(15)と、電圧立ち上がり検出回
路(15)からの検出信号により駆動され且つ検出信号の立
ち下がりに同期して出力信号を発生する発振回路(16)
と、発振回路(16)の出力信号によりセット状態となり高
い電圧(Ｈ)レベルのオン信号ＶFF1を駆動回路(18)を介
してＭＯＳ-ＦＥＴ(3)のゲート端子に付与すると共にコ
ンパレータ(14)の比較出力信号によりリセット状態とな
り低い電圧(Ｌ)レベルのオフ信号ＶFF1を駆動回路(18)
を介してＭＯＳ-ＦＥＴ(3)のゲート端子に付与するリセ
ット優先ＲＳフリップフロップ(17)とを備えている。オ
ン時間設定用コンデンサ(12)、基準電源(13)及びコンパ
レータ(14)はオン時間決定回路(19)を構成する。また、
図６で符号(20)、(21)は逆流防止用ダイオードを示し、
(22)は抵抗を示す。
(9b)に流れる制御電流に対応する電流を出力するカレン
トミラー回路(11)と、カレントミラー回路(11)から出力
される電流により充電され且つ電圧ＶCPを発生するオン
時間設定用コンデンサ(12)と、基準電圧ＶREFを発生す
る基準電源(13)と、オン時間設定用コンデンサ(12)に接
続された非反転入力端子(+)の電圧ＶCPのレベルと基準
電源(13)に接続された反転入力端子(-)の基準電圧ＶREF
のレベルとを比較して非反転入力端子(+)の電圧ＶCPの
レベルが反転入力端子(-)の基準電圧ＶREFのレベルを超
えたときに高い電圧(Ｈ)レベルの比較出力信号を発生す
るコンパレータ(14)と、ＭＯＳ-ＦＥＴ(3)がオフ状態と
なったときにトランス(2)のリセット検出用巻線(2c)に
発生するフライバック電圧ＶFBの立ち上がりを検出する
電圧立ち上がり検出回路(15)と、電圧立ち上がり検出回
路(15)からの検出信号により駆動され且つ検出信号の立
ち下がりに同期して出力信号を発生する発振回路(16)
と、発振回路(16)の出力信号によりセット状態となり高
い電圧(Ｈ)レベルのオン信号ＶFF1を駆動回路(18)を介
してＭＯＳ-ＦＥＴ(3)のゲート端子に付与すると共にコ
ンパレータ(14)の比較出力信号によりリセット状態とな
り低い電圧(Ｌ)レベルのオフ信号ＶFF1を駆動回路(18)
を介してＭＯＳ-ＦＥＴ(3)のゲート端子に付与するリセ
ット優先ＲＳフリップフロップ(17)とを備えている。オ
ン時間設定用コンデンサ(12)、基準電源(13)及びコンパ
レータ(14)はオン時間決定回路(19)を構成する。また、
図６で符号(20)、(21)は逆流防止用ダイオードを示し、
(22)は抵抗を示す。
【０００４】図６に示すスイッチング電源装置の動作は
以下の通りである。直流電源(1)より電力供給が開始さ
れ、制御回路(7)内の発振回路(16)が動作を開始する
と、リセット優先ＲＳフリップフロップ(17)のセット端
子(S)に出力信号が付与される。これにより、リセット
優先ＲＳフリップフロップ(17)がセット状態となり、駆
動回路(18)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高
い電圧(Ｈ)レベルのオン信号ＶFF1が付与されてＭＯＳ-
ＦＥＴ(3)がオン状態となる。このとき、ＭＯＳ-ＦＥＴ
(3)のドレイン−ソース端子間の電圧ＶDSが図７(Ａ)に
示すように略０Ｖとなり、ＭＯＳ-ＦＥＴ(3)に流れる電
流ＩDが図７(Ｂ)に示すように直線的に増加してトラン
ス(2)にエネルギが蓄積される。これと共に、図７(Ｃ)
に示すようにトランス(2)のリセット検出用巻線(2c)に
負極性の電圧ＶFBが発生し、制御回路(7)内のカレント
ミラー回路(11)から出力される電流によりオン時間決定
回路(19)内のオン時間設定用コンデンサ(12)が充電さ
れ、その両端の電圧ＶCPが図７(Ｄ)に示すように直線的
に上昇する。
以下の通りである。直流電源(1)より電力供給が開始さ
れ、制御回路(7)内の発振回路(16)が動作を開始する
と、リセット優先ＲＳフリップフロップ(17)のセット端
子(S)に出力信号が付与される。これにより、リセット
優先ＲＳフリップフロップ(17)がセット状態となり、駆
動回路(18)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高
い電圧(Ｈ)レベルのオン信号ＶFF1が付与されてＭＯＳ-
ＦＥＴ(3)がオン状態となる。このとき、ＭＯＳ-ＦＥＴ
(3)のドレイン−ソース端子間の電圧ＶDSが図７(Ａ)に
示すように略０Ｖとなり、ＭＯＳ-ＦＥＴ(3)に流れる電
流ＩDが図７(Ｂ)に示すように直線的に増加してトラン
ス(2)にエネルギが蓄積される。これと共に、図７(Ｃ)
に示すようにトランス(2)のリセット検出用巻線(2c)に
負極性の電圧ＶFBが発生し、制御回路(7)内のカレント
ミラー回路(11)から出力される電流によりオン時間決定
回路(19)内のオン時間設定用コンデンサ(12)が充電さ
れ、その両端の電圧ＶCPが図７(Ｄ)に示すように直線的
に上昇する。
【０００５】オン時間設定用コンデンサ(12)の電圧ＶCP
はコンパレータ(14)の非反転入力端子(+)に入力され、
図７(Ｄ)に示すようにオン時間設定用コンデンサ(12)の
電圧ＶCPのレベルが基準電源(13)の基準電圧ＶREFのレ
ベルを超えると、コンパレータ(14)から高い電圧(Ｈ)レ
ベルの比較出力信号が発生し、リセット優先ＲＳフリッ
プフロップ(17)のリセット端子(R)に付与される。これ
により、リセット優先ＲＳフリップフロップ(17)がリセ
ット状態となり、駆動回路(18)を介してＭＯＳ-ＦＥＴ
(3)のゲート端子に低い電圧(Ｌ)レベルのオフ信号ＶFF1
が付与されてＭＯＳ-ＦＥＴ(3)がオフ状態となる。この
とき、図７(Ｂ)に示すようにＭＯＳ-ＦＥＴ(3)に流れる
電流ＩDが略０になると共にドレイン−ソース端子間の
電圧ＶDSが図７(Ａ)に示すように０Ｖから急速に上昇
し、トランス(2)に蓄積されたエネルギが２次巻線(2b)
から整流平滑回路(6)を介して負荷(8)に供給され、トラ
ンス(2)がリセットされる。これと同時に、トランス(2)
のリセット検出用巻線(2c)に発生するフライバック電圧
ＶFBの極性が図７(Ｃ)に示すように負から正となり、電
圧立ち上がり検出回路(15)及びコンパレータ(14)の非反
転入力端子(+)に入力される。電圧立ち上がり検出回路
(15)に入力された電圧ＶCPのレベルが図７(Ｄ)に示すよ
うに立ち上がり検出電圧ＶUPのレベルを超えると、電圧
立ち上がり検出回路(15)から検出信号が出力され、発振
回路(16)が駆動される。なお、電圧立ち上がり検出回路
(15)の立ち上がり検出電圧ＶUPのレベルは基準電源(13)
の基準電圧ＶREFのレベルよりも予め高く設定されてい
るので、コンパレータ(14)の比較出力信号は高い電圧
(Ｈ)レベルを保持する。これにより、リセット優先ＲＳ
フリップフロップ(17)のリセット状態が保持され、ＭＯ
Ｓ-ＦＥＴ(3)のオフ状態が保持される。
はコンパレータ(14)の非反転入力端子(+)に入力され、
図７(Ｄ)に示すようにオン時間設定用コンデンサ(12)の
電圧ＶCPのレベルが基準電源(13)の基準電圧ＶREFのレ
ベルを超えると、コンパレータ(14)から高い電圧(Ｈ)レ
ベルの比較出力信号が発生し、リセット優先ＲＳフリッ
プフロップ(17)のリセット端子(R)に付与される。これ
により、リセット優先ＲＳフリップフロップ(17)がリセ
ット状態となり、駆動回路(18)を介してＭＯＳ-ＦＥＴ
(3)のゲート端子に低い電圧(Ｌ)レベルのオフ信号ＶFF1
が付与されてＭＯＳ-ＦＥＴ(3)がオフ状態となる。この
とき、図７(Ｂ)に示すようにＭＯＳ-ＦＥＴ(3)に流れる
電流ＩDが略０になると共にドレイン−ソース端子間の
電圧ＶDSが図７(Ａ)に示すように０Ｖから急速に上昇
し、トランス(2)に蓄積されたエネルギが２次巻線(2b)
から整流平滑回路(6)を介して負荷(8)に供給され、トラ
ンス(2)がリセットされる。これと同時に、トランス(2)
のリセット検出用巻線(2c)に発生するフライバック電圧
ＶFBの極性が図７(Ｃ)に示すように負から正となり、電
圧立ち上がり検出回路(15)及びコンパレータ(14)の非反
転入力端子(+)に入力される。電圧立ち上がり検出回路
(15)に入力された電圧ＶCPのレベルが図７(Ｄ)に示すよ
うに立ち上がり検出電圧ＶUPのレベルを超えると、電圧
立ち上がり検出回路(15)から検出信号が出力され、発振
回路(16)が駆動される。なお、電圧立ち上がり検出回路
(15)の立ち上がり検出電圧ＶUPのレベルは基準電源(13)
の基準電圧ＶREFのレベルよりも予め高く設定されてい
るので、コンパレータ(14)の比較出力信号は高い電圧
(Ｈ)レベルを保持する。これにより、リセット優先ＲＳ
フリップフロップ(17)のリセット状態が保持され、ＭＯ
Ｓ-ＦＥＴ(3)のオフ状態が保持される。
【０００６】トランス(2)のリセット期間が終了し、ト
ランス(2)のリセット検出用巻線(2c)のフライバック電
圧ＶFBの極性が図７(Ｃ)に示すように正から負になる
と、オン時間設定用コンデンサ(12)及びオン時間設定用
コンデンサ(12)と並列に接続された抵抗(22)による遅延
時間後にコンパレータ(14)の非反転入力端子(+)に入力
される電圧ＶCPが図７(Ｄ)に示すように基準電源(13)の
基準電圧ＶREFのレベル以下となり、コンパレータ(14)
から低い電圧(Ｌ)レベルの比較出力信号が発生する。こ
のため、リセット優先ＲＳフリップフロップ(17)のリセ
ット端子(R)には何も入力されず、電圧立ち上がり検出
回路(15)の検出信号の立ち下がりに同期してセット端子
(S)に入力される発振回路(16)の出力信号によりリセッ
ト優先ＲＳフリップフロップ(17)がセット状態となる。
これにより、リセット優先ＲＳフリップフロップ(17)か
ら駆動回路(18)を介してＭＯＳ-ＦＥＴ(3)のゲート端子
に高い電圧(Ｈ)レベルのオン信号ＶFF1が付与され、ト
ランス(2)のリセット検出用巻線(2c)に発生するフライ
バック電圧ＶFBの立ち下がりに同期してＭＯＳ-ＦＥＴ
(3)がオン状態となる。このとき、トランス(2)の２次巻
線(2b)側にはエネルギの伝達が行われず、ＭＯＳ-ＦＥ
Ｔ(3)のオフ期間中に整流平滑回路(6)の平滑コンデンサ
(5)に充電された電荷が負荷(8)に供給される。以上のよ
うにして、ＭＯＳ-ＦＥＴ(3)がオン・オフ制御され、ト
ランス(2)の２次巻線(2b)から整流平滑回路(6)を介して
負荷(8)に直流出力が供給される。なお、ＭＯＳ-ＦＥＴ
(3)のドレイン−ソース端子間の電圧ＶDSが最小値とな
るようにオン時間設定用コンデンサ(12)及び抵抗(22)に
よる遅延時間を調整すると、ＭＯＳ-ＦＥＴ(3)のターン
オン時のスイッチング損失が低減され、変換効率が向上
する。
ランス(2)のリセット検出用巻線(2c)のフライバック電
圧ＶFBの極性が図７(Ｃ)に示すように正から負になる
と、オン時間設定用コンデンサ(12)及びオン時間設定用
コンデンサ(12)と並列に接続された抵抗(22)による遅延
時間後にコンパレータ(14)の非反転入力端子(+)に入力
される電圧ＶCPが図７(Ｄ)に示すように基準電源(13)の
基準電圧ＶREFのレベル以下となり、コンパレータ(14)
から低い電圧(Ｌ)レベルの比較出力信号が発生する。こ
のため、リセット優先ＲＳフリップフロップ(17)のリセ
ット端子(R)には何も入力されず、電圧立ち上がり検出
回路(15)の検出信号の立ち下がりに同期してセット端子
(S)に入力される発振回路(16)の出力信号によりリセッ
ト優先ＲＳフリップフロップ(17)がセット状態となる。
これにより、リセット優先ＲＳフリップフロップ(17)か
ら駆動回路(18)を介してＭＯＳ-ＦＥＴ(3)のゲート端子
に高い電圧(Ｈ)レベルのオン信号ＶFF1が付与され、ト
ランス(2)のリセット検出用巻線(2c)に発生するフライ
バック電圧ＶFBの立ち下がりに同期してＭＯＳ-ＦＥＴ
(3)がオン状態となる。このとき、トランス(2)の２次巻
線(2b)側にはエネルギの伝達が行われず、ＭＯＳ-ＦＥ
Ｔ(3)のオフ期間中に整流平滑回路(6)の平滑コンデンサ
(5)に充電された電荷が負荷(8)に供給される。以上のよ
うにして、ＭＯＳ-ＦＥＴ(3)がオン・オフ制御され、ト
ランス(2)の２次巻線(2b)から整流平滑回路(6)を介して
負荷(8)に直流出力が供給される。なお、ＭＯＳ-ＦＥＴ
(3)のドレイン−ソース端子間の電圧ＶDSが最小値とな
るようにオン時間設定用コンデンサ(12)及び抵抗(22)に
よる遅延時間を調整すると、ＭＯＳ-ＦＥＴ(3)のターン
オン時のスイッチング損失が低減され、変換効率が向上
する。
【０００７】負荷(8)の電圧ＶOは出力電圧検出回路(10)
により検出され、出力電圧検出回路(10)から出力される
検出信号によりフォトカプラ(9)の発光部(9a)の光強度
が変化し、これに伴って受光部(9b)に流れる制御電流が
変化する。これにより、カレントミラー回路(11)から出
力される電流が制御され、オン時間設定用コンデンサ(1
2)の電圧ＶCPの上昇速度が制御される。オン時間設定用
コンデンサ(12)の電圧ＶCPは、コンパレータ(14)の非反
転入力端子(+)に入力され、反転入力端子(-)に接続され
た基準電源(13)の基準電圧ＶREFと比較される。
により検出され、出力電圧検出回路(10)から出力される
検出信号によりフォトカプラ(9)の発光部(9a)の光強度
が変化し、これに伴って受光部(9b)に流れる制御電流が
変化する。これにより、カレントミラー回路(11)から出
力される電流が制御され、オン時間設定用コンデンサ(1
2)の電圧ＶCPの上昇速度が制御される。オン時間設定用
コンデンサ(12)の電圧ＶCPは、コンパレータ(14)の非反
転入力端子(+)に入力され、反転入力端子(-)に接続され
た基準電源(13)の基準電圧ＶREFと比較される。
【０００８】負荷(8)のインピーダンスが高くなると、
出力電圧検出回路(10)の検出信号の電圧が上昇するの
で、フォトカプラ(9)の発光部(9a)の光強度が増加して
受光部(9b)に流れる制御電流が増加する。このため、カ
レントミラー回路(11)の電流が増加してオン時間設定用
コンデンサ(12)の電圧ＶCPの上昇速度が速くなるので、
オン時間設定用コンデンサ(12)の電圧ＶCPが基準電源(1
3)の基準電圧ＶREFのレベルに達するまでの時間が短く
なる。したがって、リセット優先ＲＳフリップフロップ
(17)から駆動回路(18)を介してＭＯＳ-ＦＥＴ(3)のゲー
ト端子に付与される制御パルス信号のパルス幅が狭くな
り、ＭＯＳ-ＦＥＴ(3)に流れる電流の時間幅が狭くな
る。逆に、負荷(8)のインピーダンスが低くなると、前
記の動作と逆の動作が行われ、リセット優先ＲＳフリッ
プフロップ(17)から駆動回路(18)を介してＭＯＳ-ＦＥ
Ｔ(3)のゲート端子に付与される制御パルス信号のパル
ス幅が広くなる。以上により、負荷(8)の電圧又はイン
ピーダンスの変動に応じてリセット優先ＲＳフリップフ
ロップ(17)から駆動回路(18)を介してＭＯＳ-ＦＥＴ(3)
のゲート端子に付与する制御パルス信号のパルス幅が制
御され、負荷(8)に印加される直流電圧ＶOが一定レベル
に保持される。
出力電圧検出回路(10)の検出信号の電圧が上昇するの
で、フォトカプラ(9)の発光部(9a)の光強度が増加して
受光部(9b)に流れる制御電流が増加する。このため、カ
レントミラー回路(11)の電流が増加してオン時間設定用
コンデンサ(12)の電圧ＶCPの上昇速度が速くなるので、
オン時間設定用コンデンサ(12)の電圧ＶCPが基準電源(1
3)の基準電圧ＶREFのレベルに達するまでの時間が短く
なる。したがって、リセット優先ＲＳフリップフロップ
(17)から駆動回路(18)を介してＭＯＳ-ＦＥＴ(3)のゲー
ト端子に付与される制御パルス信号のパルス幅が狭くな
り、ＭＯＳ-ＦＥＴ(3)に流れる電流の時間幅が狭くな
る。逆に、負荷(8)のインピーダンスが低くなると、前
記の動作と逆の動作が行われ、リセット優先ＲＳフリッ
プフロップ(17)から駆動回路(18)を介してＭＯＳ-ＦＥ
Ｔ(3)のゲート端子に付与される制御パルス信号のパル
ス幅が広くなる。以上により、負荷(8)の電圧又はイン
ピーダンスの変動に応じてリセット優先ＲＳフリップフ
ロップ(17)から駆動回路(18)を介してＭＯＳ-ＦＥＴ(3)
のゲート端子に付与する制御パルス信号のパルス幅が制
御され、負荷(8)に印加される直流電圧ＶOが一定レベル
に保持される。
【０００９】
【発明が解決しようとする課題】図６に示す従来のスイ
ッチング電源装置では、負荷(8)のインピーダンスが高
い軽負荷状態になると、図８(Ａ)〜(Ｄ)に示すようにＭ
ＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧ＶDS及
びドレイン電流ＩD、トランス(2)のリセット検出用巻線
(2c)の電圧ＶFB並びにコンパレータ(14)の非反転入力端
子(+)の電圧ＶCPの各波形の間隔が図７(Ａ)〜(Ｄ)に示
す重負荷時の場合に比較して狭くなるため、ＭＯＳ-Ｆ
ＥＴ(3)のスイッチング周波数が高くなる。したがっ
て、負荷(8)が軽くなるにつれてＭＯＳ-ＦＥＴ(3)のオ
ン・オフ回数が増加するため、スイッチング損失が増加
し、軽負荷時の変換効率が低下する問題点があった。
ッチング電源装置では、負荷(8)のインピーダンスが高
い軽負荷状態になると、図８(Ａ)〜(Ｄ)に示すようにＭ
ＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧ＶDS及
びドレイン電流ＩD、トランス(2)のリセット検出用巻線
(2c)の電圧ＶFB並びにコンパレータ(14)の非反転入力端
子(+)の電圧ＶCPの各波形の間隔が図７(Ａ)〜(Ｄ)に示
す重負荷時の場合に比較して狭くなるため、ＭＯＳ-Ｆ
ＥＴ(3)のスイッチング周波数が高くなる。したがっ
て、負荷(8)が軽くなるにつれてＭＯＳ-ＦＥＴ(3)のオ
ン・オフ回数が増加するため、スイッチング損失が増加
し、軽負荷時の変換効率が低下する問題点があった。
【００１０】そこで、本発明は軽負荷時のスイッチング
損失を低減して広い負荷の範囲で変換効率を向上できる
スイッチング電源装置を提供することを目的とする。
損失を低減して広い負荷の範囲で変換効率を向上できる
スイッチング電源装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明によるスイッチン
グ電源装置は、直流電源(1)に対して直列に接続された
トランス(2)の１次巻線(2a)及び主スイッチング素子(3)
と、トランス(2)の２次巻線(2b)に接続され且つ直流出
力(VO)を負荷(8)に供給する整流平滑回路(6)と、１次又
は２次巻線(2a,2b)と電磁的に結合するリセット検出用
巻線(2c)と、主スイッチング素子(3)をオン・オフ制御
する制御回路(7)とを備えている。制御回路(7)は、主ス
イッチング素子(3)がオフした後にリセット検出用巻線
(2c)に発生する電圧(VFB)によりトランス(2)のリセット
期間を検出し、リセット期間の終了後に主スイッチング
素子(3)をオン状態にし、負荷(8)の電圧(VO)のレベルが
基準電圧(VREF)のレベルを超えたときに主スイッチング
素子(3)をオフ状態にすることにより、直流出力(VO)の
レベルを一定に保持する。また、制御回路(7)は、負荷
(8)の電圧(VO)又は負荷(8)に流れる電流(IO)により負荷
(8)の軽負荷状態又は軽負荷以外の状態を検出する負荷
状態検出手段(51)と、リセット検出用巻線(2c)の電圧(V
FB)の立ち下がり回数を計数するカウンタ手段(52)と、
負荷状態検出手段(51)が軽負荷状態を検出し且つトラン
ス(2)のリセット期間終了後にカウンタ手段(52)がリセ
ット検出用巻線(2c)のフライバック電圧(VFB)の２回目
以降の立ち下がりを計数したとき又は負荷状態検出手段
(51)が軽負荷以外の状態を検出し且つカウンタ手段(52)
がリセット検出用巻線(2c)のフライバック電圧(VFB)の
最初の立ち下がりを計数したときに主スイッチング素子
(3)の制御端子にオン信号(VFF1)を付与するオン信号発
生手段(53)とを備えている。
グ電源装置は、直流電源(1)に対して直列に接続された
トランス(2)の１次巻線(2a)及び主スイッチング素子(3)
と、トランス(2)の２次巻線(2b)に接続され且つ直流出
力(VO)を負荷(8)に供給する整流平滑回路(6)と、１次又
は２次巻線(2a,2b)と電磁的に結合するリセット検出用
巻線(2c)と、主スイッチング素子(3)をオン・オフ制御
する制御回路(7)とを備えている。制御回路(7)は、主ス
イッチング素子(3)がオフした後にリセット検出用巻線
(2c)に発生する電圧(VFB)によりトランス(2)のリセット
期間を検出し、リセット期間の終了後に主スイッチング
素子(3)をオン状態にし、負荷(8)の電圧(VO)のレベルが
基準電圧(VREF)のレベルを超えたときに主スイッチング
素子(3)をオフ状態にすることにより、直流出力(VO)の
レベルを一定に保持する。また、制御回路(7)は、負荷
(8)の電圧(VO)又は負荷(8)に流れる電流(IO)により負荷
(8)の軽負荷状態又は軽負荷以外の状態を検出する負荷
状態検出手段(51)と、リセット検出用巻線(2c)の電圧(V
FB)の立ち下がり回数を計数するカウンタ手段(52)と、
負荷状態検出手段(51)が軽負荷状態を検出し且つトラン
ス(2)のリセット期間終了後にカウンタ手段(52)がリセ
ット検出用巻線(2c)のフライバック電圧(VFB)の２回目
以降の立ち下がりを計数したとき又は負荷状態検出手段
(51)が軽負荷以外の状態を検出し且つカウンタ手段(52)
がリセット検出用巻線(2c)のフライバック電圧(VFB)の
最初の立ち下がりを計数したときに主スイッチング素子
(3)の制御端子にオン信号(VFF1)を付与するオン信号発
生手段(53)とを備えている。
【００１２】負荷状態検出手段(51)が軽負荷状態を検出
し且つトランス(2)のリセット期間終了後にカウンタ手
段(52)がリセット検出用巻線(2c)の電圧(VFB)の２回目
以降の立ち下がりを計数したとき、オン信号発生手段(5
3)から主スイッチング素子(3)の制御端子にオン信号(V
FF1)が付与されて主スイッチング素子(3)がオフ状態か
らオン状態となるため、主スイッチング素子(3)のオフ
期間が延長され、主スイッチング素子(3)のスイッチン
グ周波数が低下する。したがって、主スイッチング素子
(3)のオン・オフ回数が減少するので、軽負荷時でのス
イッチング損失を低減でき、広い負荷の範囲でスイッチ
ング電源装置の変換効率を向上することが可能となる。
即ち、負荷状態検出手段(51)が軽負荷状態を検出したと
きは、主スイッチング素子(3)がオフ状態となった後に
トランス(2)のフライバックエネルギが比較的短期間の
うちに２次巻線(2b)から整流平滑回路(6)を介して負荷
(8)に供給されるため、トランス(2)のリセット期間が短
くなる。これにより、トランス(2)のリセット検出用巻
線(2c)に自由振動分を含む狭幅の電圧パルスが発生する
ので、カウンタ手段(52)が狭幅の電圧パルスの２回目以
降の立ち下がりを計数したときにオン信号発生手段(53)
から主スイッチング素子(3)の制御端子にオン信号
(VFF1)を付与することにより、主スイッチング素子(3)
のオフ期間が延長され、主スイッチング素子(3)のスイ
ッチング周波数が低下する。また、負荷状態検出手段(5
1)が軽負荷以外の状態を検出したときは、主スイッチン
グ素子(3)がオフ状態となった後にトランス(2)のフライ
バックエネルギが比較的長期間に亘り２次巻線(2b)から
整流平滑回路(6)を介して負荷(8)に供給されるため、ト
ランス(2)のリセット期間が長くなる。これにより、ト
ランス(2)のリセット検出用巻線(2c)に広幅の電圧パル
スが発生するので、カウンタ手段(52)が広幅の電圧パル
スの最初の立ち下がりを計数したときにオン信号発生手
段(53)から主スイッチング素子(3)の制御端子にオン信
号(VFF1)を付与することにより、トランス(2)のリセッ
ト期間の終了後に主スイッチング素子(3)をオフ状態か
らオン状態に切り換える通常のリンギングチョークコン
バータ（ＲＣＣ）動作が行われる。
し且つトランス(2)のリセット期間終了後にカウンタ手
段(52)がリセット検出用巻線(2c)の電圧(VFB)の２回目
以降の立ち下がりを計数したとき、オン信号発生手段(5
3)から主スイッチング素子(3)の制御端子にオン信号(V
FF1)が付与されて主スイッチング素子(3)がオフ状態か
らオン状態となるため、主スイッチング素子(3)のオフ
期間が延長され、主スイッチング素子(3)のスイッチン
グ周波数が低下する。したがって、主スイッチング素子
(3)のオン・オフ回数が減少するので、軽負荷時でのス
イッチング損失を低減でき、広い負荷の範囲でスイッチ
ング電源装置の変換効率を向上することが可能となる。
即ち、負荷状態検出手段(51)が軽負荷状態を検出したと
きは、主スイッチング素子(3)がオフ状態となった後に
トランス(2)のフライバックエネルギが比較的短期間の
うちに２次巻線(2b)から整流平滑回路(6)を介して負荷
(8)に供給されるため、トランス(2)のリセット期間が短
くなる。これにより、トランス(2)のリセット検出用巻
線(2c)に自由振動分を含む狭幅の電圧パルスが発生する
ので、カウンタ手段(52)が狭幅の電圧パルスの２回目以
降の立ち下がりを計数したときにオン信号発生手段(53)
から主スイッチング素子(3)の制御端子にオン信号
(VFF1)を付与することにより、主スイッチング素子(3)
のオフ期間が延長され、主スイッチング素子(3)のスイ
ッチング周波数が低下する。また、負荷状態検出手段(5
1)が軽負荷以外の状態を検出したときは、主スイッチン
グ素子(3)がオフ状態となった後にトランス(2)のフライ
バックエネルギが比較的長期間に亘り２次巻線(2b)から
整流平滑回路(6)を介して負荷(8)に供給されるため、ト
ランス(2)のリセット期間が長くなる。これにより、ト
ランス(2)のリセット検出用巻線(2c)に広幅の電圧パル
スが発生するので、カウンタ手段(52)が広幅の電圧パル
スの最初の立ち下がりを計数したときにオン信号発生手
段(53)から主スイッチング素子(3)の制御端子にオン信
号(VFF1)を付与することにより、トランス(2)のリセッ
ト期間の終了後に主スイッチング素子(3)をオフ状態か
らオン状態に切り換える通常のリンギングチョークコン
バータ（ＲＣＣ）動作が行われる。
【００１３】本発明の一実施の形態では、負荷状態検出
手段(51)は、負荷(8)の電圧(VO)又は負荷(8)に流れる電
流(IO)に対してヒステリシス特性を有する。これによ
り、重負荷状態から軽負荷状態又は軽負荷状態から重負
荷状態への切り替え時に負荷(8)の電圧(VO)のレベルが
第１の基準電圧(VR1)と第１の基準電圧(VR1)よりも高い
第２の基準電圧(VR2)との中間レベルとなる期間が発生
した場合でも、負荷状態検出手段(51)の出力信号(VFF2)
の電圧レベルが以前の電圧レベルに保持されるため、重
負荷状態と軽負荷状態との間の負荷状態での無用な切り
替えを避けることができる。このため、重負荷状態と軽
負荷状態とを円滑に切り替えることができ、トランス
(2)のコアの振動による騒音を防止できる利点がある。
手段(51)は、負荷(8)の電圧(VO)又は負荷(8)に流れる電
流(IO)に対してヒステリシス特性を有する。これによ
り、重負荷状態から軽負荷状態又は軽負荷状態から重負
荷状態への切り替え時に負荷(8)の電圧(VO)のレベルが
第１の基準電圧(VR1)と第１の基準電圧(VR1)よりも高い
第２の基準電圧(VR2)との中間レベルとなる期間が発生
した場合でも、負荷状態検出手段(51)の出力信号(VFF2)
の電圧レベルが以前の電圧レベルに保持されるため、重
負荷状態と軽負荷状態との間の負荷状態での無用な切り
替えを避けることができる。このため、重負荷状態と軽
負荷状態とを円滑に切り替えることができ、トランス
(2)のコアの振動による騒音を防止できる利点がある。
【００１４】また、本発明の一実施の形態での制御回路
(7)は、主スイッチング素子(3)がオフしてからスイッチ
ング周期内にカウンタ手段(52)から計数信号が出力され
ないときは主スイッチング素子(3)の制御端子にオン信
号(VFF1)を付与する最大オフ時間設定手段(54)を備えて
いるので、起動時等でトランス(2)のリセット検出用巻
線(2c)に発生するフライバック電圧(VFB)が極めて小さ
く、フライバック電圧(VFB)の立ち下がりを検出できな
い場合は、最大オフ時間設定手段(54)から主スイッチン
グ素子(3)の制御端子にオン信号(VFF1)が付与され、主
スイッチング素子(3)が強制的にオフ状態からオン状態
となる。これにより、負荷(8)の電圧(VO)が上昇し、こ
れ以降はトランス(2)のリセット検出用巻線(2c)の電圧
(VFB)の立ち下がりに同期した通常のリンギングチョー
クコンバータ（ＲＣＣ）動作に移行するので、スイッチ
ング電源装置の円滑な起動が可能となる利点がある。更
に、制御回路(7)は、リセット検出用巻線(2c)の電圧(V
FB)の立ち下がり時点を遅延させる遅延回路(56)を有
し、主スイッチング素子(3)の両主端子間に印加される
電圧(VD S)の最下点とリセット検出用巻線(2c)の電圧(V
FB)の立ち下がり時点とが略一致するようにしたので、
主スイッチング素子(3)の両主端子間の電圧(VDS)が最小
となる時点でオン状態に切換えることができ、スイッチ
ング損失を最小限に抑えることが可能となる。このた
め、スイッチング電源装置の変換効率を向上できる利点
がある。
(7)は、主スイッチング素子(3)がオフしてからスイッチ
ング周期内にカウンタ手段(52)から計数信号が出力され
ないときは主スイッチング素子(3)の制御端子にオン信
号(VFF1)を付与する最大オフ時間設定手段(54)を備えて
いるので、起動時等でトランス(2)のリセット検出用巻
線(2c)に発生するフライバック電圧(VFB)が極めて小さ
く、フライバック電圧(VFB)の立ち下がりを検出できな
い場合は、最大オフ時間設定手段(54)から主スイッチン
グ素子(3)の制御端子にオン信号(VFF1)が付与され、主
スイッチング素子(3)が強制的にオフ状態からオン状態
となる。これにより、負荷(8)の電圧(VO)が上昇し、こ
れ以降はトランス(2)のリセット検出用巻線(2c)の電圧
(VFB)の立ち下がりに同期した通常のリンギングチョー
クコンバータ（ＲＣＣ）動作に移行するので、スイッチ
ング電源装置の円滑な起動が可能となる利点がある。更
に、制御回路(7)は、リセット検出用巻線(2c)の電圧(V
FB)の立ち下がり時点を遅延させる遅延回路(56)を有
し、主スイッチング素子(3)の両主端子間に印加される
電圧(VD S)の最下点とリセット検出用巻線(2c)の電圧(V
FB)の立ち下がり時点とが略一致するようにしたので、
主スイッチング素子(3)の両主端子間の電圧(VDS)が最小
となる時点でオン状態に切換えることができ、スイッチ
ング損失を最小限に抑えることが可能となる。このた
め、スイッチング電源装置の変換効率を向上できる利点
がある。
【００１５】
【発明の実施の形態】以下、本発明によるスイッチング
電源装置の一実施の形態を図１〜図４に基づいて説明す
る。但し、これらの図面では図６〜図８と実質的に同一
の箇所には同一の符号を付し、その説明を省略する。本
実施の形態のスイッチング電源装置は、図１に示すよう
に、出力電圧検出回路(10)の検出信号により負荷(8)の
状態を検出する負荷状態検出手段としての負荷状態検出
回路(51)と、リセット検出用巻線(2c)のフライバック電
圧ＶFBの立ち下がり回数を計数するカウンタ手段として
のカウンタ回路(52)と、負荷状態検出回路(51)が軽負荷
状態を検出し且つトランス(2)のリセット期間終了後に
カウンタ回路(52)がリセット検出用巻線(2c)のフライバ
ック電圧ＶFBの２回目の立ち下がりを計数したとき又は
負荷状態検出回路(51)が重負荷状態を検出し且つカウン
タ回路(52)がリセット検出用巻線(2c)のフライバック電
圧ＶFBの最初の立ち下がりを計数したときにＭＯＳ-Ｆ
ＥＴ(3)をオン状態にする出力信号ＶW1を発生するオン
信号発生手段としてのオン信号発生回路(53)と、ＭＯＳ
-ＦＥＴ(3)がオフしてからスイッチング周期（数十μs
程度）内にカウンタ回路(52)から計数信号が出力されな
いときはＭＯＳ-ＦＥＴ(3)をオン状態にする出力信号Ｖ
W2を発生する最大オフ時間設定手段としての最大オフ時
間設定回路(54)と、オン信号発生回路(53)の出力信号Ｖ
W1と最大オフ時間設定回路(54)の出力信号ＶW2との論理
和信号ＶF1Sをリセット優先ＲＳフリップフロップ(17)
のセット端子(S)に付与するＯＲゲート(55)と、リセッ
ト検出用巻線(2c)とカウンタ回路(52)との間に設けられ
且つリセット検出用巻線(2c)のフライバック電圧ＶFBの
立ち下がり時点を遅延させてフライバック電圧ＶFBの遅
延信号ＶDLを発生する遅延回路(56)とを図６に示す制御
回路(7)の電圧立ち上がり検出回路(15)及び発振回路(1
6)の代わりに追加したものである。負荷状態検出回路(5
1)は、出力電圧検出回路(10)の検出信号のレベルに対し
てヒステリシス特性を有する。遅延回路(56)の遅延時間
は、遅延回路(56)を構成する抵抗の抵抗値又はコンデン
サの静電容量を適宜選択することにより、ＭＯＳ-ＦＥ
Ｔ(3)のドレイン−ソース端子間の電圧ＶDSの最下点と
リセット検出用巻線(2c)のフライバック電圧ＶFBの立ち
下がり時点とが一致するように設定される。なお、図１
に示すオン時間決定回路(19)では、図６に示す抵抗(22)
の代わりにリセット優先ＲＳフリップフロップ(17)から
反転器(24)を介してゲート端子に入力される高い電圧
(Ｈ)レベルの信号によりオン状態となる放電用ＭＯＳ-
ＦＥＴ(23)がオン時間設定用コンデンサ(12)と並列に接
続されている。カレントミラー回路(11)は、２つの電流
出力を発生する以外は図６と同様である。また、リセッ
ト優先ＲＳフリップフロップ(17)、駆動回路(18)及び逆
流防止用ダイオード(20)は図６と同様であるから、説明
は省略する。
電源装置の一実施の形態を図１〜図４に基づいて説明す
る。但し、これらの図面では図６〜図８と実質的に同一
の箇所には同一の符号を付し、その説明を省略する。本
実施の形態のスイッチング電源装置は、図１に示すよう
に、出力電圧検出回路(10)の検出信号により負荷(8)の
状態を検出する負荷状態検出手段としての負荷状態検出
回路(51)と、リセット検出用巻線(2c)のフライバック電
圧ＶFBの立ち下がり回数を計数するカウンタ手段として
のカウンタ回路(52)と、負荷状態検出回路(51)が軽負荷
状態を検出し且つトランス(2)のリセット期間終了後に
カウンタ回路(52)がリセット検出用巻線(2c)のフライバ
ック電圧ＶFBの２回目の立ち下がりを計数したとき又は
負荷状態検出回路(51)が重負荷状態を検出し且つカウン
タ回路(52)がリセット検出用巻線(2c)のフライバック電
圧ＶFBの最初の立ち下がりを計数したときにＭＯＳ-Ｆ
ＥＴ(3)をオン状態にする出力信号ＶW1を発生するオン
信号発生手段としてのオン信号発生回路(53)と、ＭＯＳ
-ＦＥＴ(3)がオフしてからスイッチング周期（数十μs
程度）内にカウンタ回路(52)から計数信号が出力されな
いときはＭＯＳ-ＦＥＴ(3)をオン状態にする出力信号Ｖ
W2を発生する最大オフ時間設定手段としての最大オフ時
間設定回路(54)と、オン信号発生回路(53)の出力信号Ｖ
W1と最大オフ時間設定回路(54)の出力信号ＶW2との論理
和信号ＶF1Sをリセット優先ＲＳフリップフロップ(17)
のセット端子(S)に付与するＯＲゲート(55)と、リセッ
ト検出用巻線(2c)とカウンタ回路(52)との間に設けられ
且つリセット検出用巻線(2c)のフライバック電圧ＶFBの
立ち下がり時点を遅延させてフライバック電圧ＶFBの遅
延信号ＶDLを発生する遅延回路(56)とを図６に示す制御
回路(7)の電圧立ち上がり検出回路(15)及び発振回路(1
6)の代わりに追加したものである。負荷状態検出回路(5
1)は、出力電圧検出回路(10)の検出信号のレベルに対し
てヒステリシス特性を有する。遅延回路(56)の遅延時間
は、遅延回路(56)を構成する抵抗の抵抗値又はコンデン
サの静電容量を適宜選択することにより、ＭＯＳ-ＦＥ
Ｔ(3)のドレイン−ソース端子間の電圧ＶDSの最下点と
リセット検出用巻線(2c)のフライバック電圧ＶFBの立ち
下がり時点とが一致するように設定される。なお、図１
に示すオン時間決定回路(19)では、図６に示す抵抗(22)
の代わりにリセット優先ＲＳフリップフロップ(17)から
反転器(24)を介してゲート端子に入力される高い電圧
(Ｈ)レベルの信号によりオン状態となる放電用ＭＯＳ-
ＦＥＴ(23)がオン時間設定用コンデンサ(12)と並列に接
続されている。カレントミラー回路(11)は、２つの電流
出力を発生する以外は図６と同様である。また、リセッ
ト優先ＲＳフリップフロップ(17)、駆動回路(18)及び逆
流防止用ダイオード(20)は図６と同様であるから、説明
は省略する。
【００１６】図２に示すように、負荷状態検出回路(51)
は、カレントミラー回路(11)の電流を負荷状態検出電圧
ＶRLに変換する負荷状態検出用抵抗(57)と、第１の基準
電圧ＶR1を発生する第１の基準電源(58)と、負荷状態検
出用抵抗(57)の検出電圧ＶRLのレベルが第１の基準電圧
ＶR1のレベルを超えたときに高い電圧(Ｈ)レベルの比較
出力信号ＶCP1を発生する第１の負荷状態検出用コンパ
レータ(59)と、第１の負荷状態検出用コンパレータ(59)
の比較出力信号ＶCP1を反転した信号を出力する反転器
(60)と、第２の基準電圧ＶR2を発生する第２の基準電源
(61)と、負荷状態検出用抵抗(57)の検出電圧ＶRLのレベ
ルが第２の基準電圧ＶR2のレベルを超えたときに高い電
圧(Ｈ)レベルの比較出力信号ＶCP2を発生する第２の負
荷状態検出用コンパレータ(62)と、セット端子(S)に入
力される反転器(60)の高い電圧(Ｈ)レベルの反転出力信
号によりセット状態となり高い電圧(Ｈ)レベルの出力信
号ＶFF2を発生し且つリセット端子(R)に入力される第２
の負荷状態検出用コンパレータ(62)の高い電圧(Ｈ)レベ
ルの比較出力信号ＶCP2によりリセット状態となり低い
電圧(Ｌ)レベルの出力信号ＶFF2を発生するＲＳフリッ
プフロップ(63)とを備えている。この例では、第１の基
準電源(58)の第１の基準電圧ＶR1を１[Ｖ]、第２の基準
電源(61)の第２の基準電圧ＶR2を２[Ｖ]に設定してい
る。これにより、負荷(8)が重負荷状態で負荷状態検出
用抵抗(57)の検出電圧ＶRLのレベルがＶR 1＝１[Ｖ]以下
のときはＲＳフリップフロップ(63)から高い電圧(Ｈ)レ
ベルの出力信号ＶFF2が発生し、負荷(8)が軽負荷状態で
負荷状態検出用抵抗(57)の検出電圧ＶRLのレベルがＶR2
＝２[Ｖ]以上のときはＲＳフリップフロップ(63)から低
い電圧(Ｌ)レベルの出力信号ＶFF2が発生する。即ち、
負荷状態検出回路(51)から高い電圧(Ｈ)レベルの出力信
号ＶFF2が発生した場合は負荷(8)が重い状態を示し、負
荷状態検出回路(51)から低い電圧(Ｌ)レベルの出力信号
ＶFF2が発生した場合は負荷(8)が軽い状態を示す。ま
た、負荷状態検出回路(51)は負荷状態検出用抵抗(57)の
検出電圧ＶRLのレベルに対してヒステリシス特性を有す
るから、負荷状態検出用抵抗(57)の検出電圧ＶRLのレベ
ルがＶR1＝１[Ｖ]よりも高く且つＶR2＝２[Ｖ]よりも低
いレベルのときはＲＳフリップフロップ(63)の出力信号
ＶFF2の以前の電圧レベルが保持される。
は、カレントミラー回路(11)の電流を負荷状態検出電圧
ＶRLに変換する負荷状態検出用抵抗(57)と、第１の基準
電圧ＶR1を発生する第１の基準電源(58)と、負荷状態検
出用抵抗(57)の検出電圧ＶRLのレベルが第１の基準電圧
ＶR1のレベルを超えたときに高い電圧(Ｈ)レベルの比較
出力信号ＶCP1を発生する第１の負荷状態検出用コンパ
レータ(59)と、第１の負荷状態検出用コンパレータ(59)
の比較出力信号ＶCP1を反転した信号を出力する反転器
(60)と、第２の基準電圧ＶR2を発生する第２の基準電源
(61)と、負荷状態検出用抵抗(57)の検出電圧ＶRLのレベ
ルが第２の基準電圧ＶR2のレベルを超えたときに高い電
圧(Ｈ)レベルの比較出力信号ＶCP2を発生する第２の負
荷状態検出用コンパレータ(62)と、セット端子(S)に入
力される反転器(60)の高い電圧(Ｈ)レベルの反転出力信
号によりセット状態となり高い電圧(Ｈ)レベルの出力信
号ＶFF2を発生し且つリセット端子(R)に入力される第２
の負荷状態検出用コンパレータ(62)の高い電圧(Ｈ)レベ
ルの比較出力信号ＶCP2によりリセット状態となり低い
電圧(Ｌ)レベルの出力信号ＶFF2を発生するＲＳフリッ
プフロップ(63)とを備えている。この例では、第１の基
準電源(58)の第１の基準電圧ＶR1を１[Ｖ]、第２の基準
電源(61)の第２の基準電圧ＶR2を２[Ｖ]に設定してい
る。これにより、負荷(8)が重負荷状態で負荷状態検出
用抵抗(57)の検出電圧ＶRLのレベルがＶR 1＝１[Ｖ]以下
のときはＲＳフリップフロップ(63)から高い電圧(Ｈ)レ
ベルの出力信号ＶFF2が発生し、負荷(8)が軽負荷状態で
負荷状態検出用抵抗(57)の検出電圧ＶRLのレベルがＶR2
＝２[Ｖ]以上のときはＲＳフリップフロップ(63)から低
い電圧(Ｌ)レベルの出力信号ＶFF2が発生する。即ち、
負荷状態検出回路(51)から高い電圧(Ｈ)レベルの出力信
号ＶFF2が発生した場合は負荷(8)が重い状態を示し、負
荷状態検出回路(51)から低い電圧(Ｌ)レベルの出力信号
ＶFF2が発生した場合は負荷(8)が軽い状態を示す。ま
た、負荷状態検出回路(51)は負荷状態検出用抵抗(57)の
検出電圧ＶRLのレベルに対してヒステリシス特性を有す
るから、負荷状態検出用抵抗(57)の検出電圧ＶRLのレベ
ルがＶR1＝１[Ｖ]よりも高く且つＶR2＝２[Ｖ]よりも低
いレベルのときはＲＳフリップフロップ(63)の出力信号
ＶFF2の以前の電圧レベルが保持される。
【００１７】カウンタ回路(52)は、トランス(2)のリセ
ット検出用巻線(2c)のフライバック電圧ＶFBの検出レベ
ルを規定する基準電圧ＶTHを発生する基準電源(64)と、
トランス(2)のリセット検出用巻線(2c)から遅延回路(5
6)を介して入力される遅延信号ＶDLの電圧が基準電源(6
4)の基準電圧ＶTHのレベルを超えたときに高い電圧(Ｈ)
レベルの比較出力信号ＶCKを発生するエッジ検出用コン
パレータ(65)と、クロック入力端子(CK)に入力されるエ
ッジ検出用コンパレータ(65)の出力信号ＶCKの立ち下が
りエッジに同期して出力される信号ＶTF1の電圧レベル
が反転すると共にクリア入力端子(CLR)に入力されるリ
セット優先ＲＳフリップフロップ(17)の出力信号ＶFF1
の立ち上がりエッジに同期して出力される信号ＶTF1の
電圧レベルがリセットされる第１のＴフリップフロップ
(66)と、クロック入力端子(CK)に入力される第１のＴフ
リップフロップ(66)の出力信号ＶTF1の立ち下がりエッ
ジに同期して出力される信号ＶTF2の電圧レベルが反転
すると共にクリア入力端子(CLR)に入力されるリセット
優先ＲＳフリップフロップ(17)の出力信号ＶFF1の立ち
上がりエッジに同期して出力される信号ＶTF2の電圧レ
ベルがリセットされる第２のＴフリップフロップ(67)と
を備えている。即ち、第１及び第２のＴフリップフロッ
プ(66,67)は、第１のＴフリップフロップ(66)の出力信
号ＶTF1を下位ビット、第２のＴフリップフロップ(67)
の出力信号ＶTF2を上位ビットとする２ビットのバイナ
リ（２進）カウンタを形成する。また、基準電源(64)の
基準電圧Ｖ THは例えば０.５[Ｖ]程度に設定される。こ
れにより、トランス(2)のリセット検出用巻線(2c)に発
生するフライバック電圧ＶFBの立ち下がり回数が計数さ
れる。
ット検出用巻線(2c)のフライバック電圧ＶFBの検出レベ
ルを規定する基準電圧ＶTHを発生する基準電源(64)と、
トランス(2)のリセット検出用巻線(2c)から遅延回路(5
6)を介して入力される遅延信号ＶDLの電圧が基準電源(6
4)の基準電圧ＶTHのレベルを超えたときに高い電圧(Ｈ)
レベルの比較出力信号ＶCKを発生するエッジ検出用コン
パレータ(65)と、クロック入力端子(CK)に入力されるエ
ッジ検出用コンパレータ(65)の出力信号ＶCKの立ち下が
りエッジに同期して出力される信号ＶTF1の電圧レベル
が反転すると共にクリア入力端子(CLR)に入力されるリ
セット優先ＲＳフリップフロップ(17)の出力信号ＶFF1
の立ち上がりエッジに同期して出力される信号ＶTF1の
電圧レベルがリセットされる第１のＴフリップフロップ
(66)と、クロック入力端子(CK)に入力される第１のＴフ
リップフロップ(66)の出力信号ＶTF1の立ち下がりエッ
ジに同期して出力される信号ＶTF2の電圧レベルが反転
すると共にクリア入力端子(CLR)に入力されるリセット
優先ＲＳフリップフロップ(17)の出力信号ＶFF1の立ち
上がりエッジに同期して出力される信号ＶTF2の電圧レ
ベルがリセットされる第２のＴフリップフロップ(67)と
を備えている。即ち、第１及び第２のＴフリップフロッ
プ(66,67)は、第１のＴフリップフロップ(66)の出力信
号ＶTF1を下位ビット、第２のＴフリップフロップ(67)
の出力信号ＶTF2を上位ビットとする２ビットのバイナ
リ（２進）カウンタを形成する。また、基準電源(64)の
基準電圧Ｖ THは例えば０.５[Ｖ]程度に設定される。こ
れにより、トランス(2)のリセット検出用巻線(2c)に発
生するフライバック電圧ＶFBの立ち下がり回数が計数さ
れる。
【００１８】オン信号発生回路(53)は、負荷状態検出回
路(51)の出力信号ＶFF2とカウンタ回路(52)の第１のＴ
フリップフロップ(66)の出力信号ＶTF1との論理積信号
ＶS1を出力する第１のＡＮＤゲート(68)と、負荷状態検
出回路(51)の出力信号ＶFF2の反転信号を出力する反転
器(69)と、反転器(69)の出力信号とカウンタ回路(52)の
第２のＴフリップフロップ(67)の出力信号ＶTF2との論
理積信号ＶS2を出力する第２のＡＮＤゲート(70)と、第
１のＡＮＤゲート(68)の出力信号ＶS1と第２のＡＮＤゲ
ート(70)の出力信号ＶS2との論理和信号ＶW1を出力する
ＯＲゲート(71)とを備えている。ＯＲゲート(71)の論理
和信号ＶW1は、最大オフ時間設定回路(54)の出力信号Ｖ
W2と共にＯＲゲート(55)に入力される。これにより、負
荷状態検出回路(51)の出力信号ＶFF2が低い電圧(Ｌ)レ
ベル（軽負荷状態）で且つトランス(2)のリセット期間
終了後にカウンタ回路(52)がリセット検出用巻線(2c)の
電圧ＶFBの２回目の立ち下がりを計数して第１及び第２
のＴフリップフロップ(66,67)の各出力信号ＶTF1,ＶTF2
がそれぞれ低い電圧(Ｌ)レベルと高い電圧(Ｈ)レベルに
なったとき、ＯＲゲート(71)から高い電圧(Ｈ)レベルの
論理和信号ＶW1が出力されるので、リセット優先ＲＳフ
リップフロップ(17)がセット状態となり、高い電圧(Ｈ)
レベルのオン信号ＶFF1が駆動回路(18)を介してＭＯＳ-
ＦＥＴ(3)のゲート端子に付与されてＭＯＳ-ＦＥＴ(3)
がオン状態となる。また、負荷状態検出回路(51)の出力
信号ＶFF2が高い電圧(Ｈ)レベル（重負荷状態）で且つ
トランス(2)のリセット期間終了後にカウンタ回路(52)
がリセット検出用巻線(2c)の電圧ＶFBの最初の立ち下が
りを計数して第１及び第２のＴフリップフロップ(66,6
7)の各出力信号ＶTF1,ＶTF2がそれぞれ高い電圧(Ｈ)レ
ベルと低い電圧(Ｌ)レベルになったときも前記と同様に
ＯＲゲート(71)から高い電圧(Ｈ)レベルの論理和信号Ｖ
W1が出力されるので、ＭＯＳ-ＦＥＴ(3)がオン状態とな
る。
路(51)の出力信号ＶFF2とカウンタ回路(52)の第１のＴ
フリップフロップ(66)の出力信号ＶTF1との論理積信号
ＶS1を出力する第１のＡＮＤゲート(68)と、負荷状態検
出回路(51)の出力信号ＶFF2の反転信号を出力する反転
器(69)と、反転器(69)の出力信号とカウンタ回路(52)の
第２のＴフリップフロップ(67)の出力信号ＶTF2との論
理積信号ＶS2を出力する第２のＡＮＤゲート(70)と、第
１のＡＮＤゲート(68)の出力信号ＶS1と第２のＡＮＤゲ
ート(70)の出力信号ＶS2との論理和信号ＶW1を出力する
ＯＲゲート(71)とを備えている。ＯＲゲート(71)の論理
和信号ＶW1は、最大オフ時間設定回路(54)の出力信号Ｖ
W2と共にＯＲゲート(55)に入力される。これにより、負
荷状態検出回路(51)の出力信号ＶFF2が低い電圧(Ｌ)レ
ベル（軽負荷状態）で且つトランス(2)のリセット期間
終了後にカウンタ回路(52)がリセット検出用巻線(2c)の
電圧ＶFBの２回目の立ち下がりを計数して第１及び第２
のＴフリップフロップ(66,67)の各出力信号ＶTF1,ＶTF2
がそれぞれ低い電圧(Ｌ)レベルと高い電圧(Ｈ)レベルに
なったとき、ＯＲゲート(71)から高い電圧(Ｈ)レベルの
論理和信号ＶW1が出力されるので、リセット優先ＲＳフ
リップフロップ(17)がセット状態となり、高い電圧(Ｈ)
レベルのオン信号ＶFF1が駆動回路(18)を介してＭＯＳ-
ＦＥＴ(3)のゲート端子に付与されてＭＯＳ-ＦＥＴ(3)
がオン状態となる。また、負荷状態検出回路(51)の出力
信号ＶFF2が高い電圧(Ｈ)レベル（重負荷状態）で且つ
トランス(2)のリセット期間終了後にカウンタ回路(52)
がリセット検出用巻線(2c)の電圧ＶFBの最初の立ち下が
りを計数して第１及び第２のＴフリップフロップ(66,6
7)の各出力信号ＶTF1,ＶTF2がそれぞれ高い電圧(Ｈ)レ
ベルと低い電圧(Ｌ)レベルになったときも前記と同様に
ＯＲゲート(71)から高い電圧(Ｈ)レベルの論理和信号Ｖ
W1が出力されるので、ＭＯＳ-ＦＥＴ(3)がオン状態とな
る。
【００１９】図２に示す構成において、図３に示す時刻
ｔ0にて直流電源(1)より直流電力の供給が開始される
と、数十μs後に最大オフ時間設定回路(54)から出力信
号ＶW2が発生し、ＯＲゲート(55)を介してリセット優先
ＲＳフリップフロップ(17)のセット端子(S)に図３(Ｈ)
に示すセットパルス信号ＶF1Sが付与される。これによ
り、リセット優先ＲＳフリップフロップ(17)がセット状
態となり、図３(Ｊ)に示すように駆動回路(18)を介して
ＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルの
オン信号ＶFF1が付与されてＭＯＳ-ＦＥＴ(3)がオン状
態となる。このとき、図３(Ａ)に示すようにＭＯＳ-Ｆ
ＥＴ(3)のドレイン−ソース端子間の電圧ＶDSが略０Ｖ
となり、図３(Ｂ)に示すようにＭＯＳ-ＦＥＴ(3)に流れ
る電流ＩDが直線的に増加してトランス(2)にエネルギが
蓄積される。これと共に、トランス(2)のリセット検出
用巻線(2c)に負極性の電圧ＶFBが発生し、制御回路(7)
内のカレントミラー回路(11)から出力される電流により
逆流防止用ダイオード(20)を介してオン時間設定用コン
デンサ(12)が充電され、その両端の電圧ＶCPが上昇す
る。トランス(2)のリセット検出用巻線(2c)に発生した
負極性の電圧ＶFBは、遅延回路(56)を介してカウンタ回
路(52)内のエッジ検出用コンパレータ(65)に入力され、
基準電源(64)の基準電圧ＶTHと比較される。このとき、
遅延回路(56)の遅延信号ＶDLの電圧は図３(Ｃ)に示すよ
うに基準電源(64)の基準電圧ＶTHのレベルよりも低いた
め、エッジ検出用コンパレータ(65)の比較出力信号ＶCK
は図３(Ｄ)に示すように低い電圧(Ｌ)レベルとなる。
ｔ0にて直流電源(1)より直流電力の供給が開始される
と、数十μs後に最大オフ時間設定回路(54)から出力信
号ＶW2が発生し、ＯＲゲート(55)を介してリセット優先
ＲＳフリップフロップ(17)のセット端子(S)に図３(Ｈ)
に示すセットパルス信号ＶF1Sが付与される。これによ
り、リセット優先ＲＳフリップフロップ(17)がセット状
態となり、図３(Ｊ)に示すように駆動回路(18)を介して
ＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルの
オン信号ＶFF1が付与されてＭＯＳ-ＦＥＴ(3)がオン状
態となる。このとき、図３(Ａ)に示すようにＭＯＳ-Ｆ
ＥＴ(3)のドレイン−ソース端子間の電圧ＶDSが略０Ｖ
となり、図３(Ｂ)に示すようにＭＯＳ-ＦＥＴ(3)に流れ
る電流ＩDが直線的に増加してトランス(2)にエネルギが
蓄積される。これと共に、トランス(2)のリセット検出
用巻線(2c)に負極性の電圧ＶFBが発生し、制御回路(7)
内のカレントミラー回路(11)から出力される電流により
逆流防止用ダイオード(20)を介してオン時間設定用コン
デンサ(12)が充電され、その両端の電圧ＶCPが上昇す
る。トランス(2)のリセット検出用巻線(2c)に発生した
負極性の電圧ＶFBは、遅延回路(56)を介してカウンタ回
路(52)内のエッジ検出用コンパレータ(65)に入力され、
基準電源(64)の基準電圧ＶTHと比較される。このとき、
遅延回路(56)の遅延信号ＶDLの電圧は図３(Ｃ)に示すよ
うに基準電源(64)の基準電圧ＶTHのレベルよりも低いた
め、エッジ検出用コンパレータ(65)の比較出力信号ＶCK
は図３(Ｄ)に示すように低い電圧(Ｌ)レベルとなる。
【００２０】時刻ｔ1にてコンパレータ(14)の非反転入
力端子(+)に入力されるオン時間設定用コンデンサ(12)
の電圧ＶCPが基準電源(13)の基準電圧ＶREFのレベルを
超えると、コンパレータ(14)から高い電圧(Ｈ)レベルの
比較出力信号が発生し、リセット優先ＲＳフリップフロ
ップ(17)のリセット端子(R)に図３(Ｉ)に示すリセット
パルス信号ＶF1Rが付与される。これにより、リセット
優先ＲＳフリップフロップ(17)がリセット状態となり、
図３(Ｊ)に示すように駆動回路(18)を介してＭＯＳ-Ｆ
ＥＴ(3)のゲート端子に低い電圧(Ｌ)レベルのオフ信号
ＶFF1が付与されてＭＯＳ-ＦＥＴ(3)がオフ状態とな
る。このとき、ＭＯＳ-ＦＥＴ(3)に流れる電流ＩDが図
３(Ｂ)に示すように略０になると共にドレイン−ソース
端子間の電圧ＶD Sが図３(Ａ)に示すように０Ｖから急速
に上昇し、トランス(2)に蓄積されたエネルギが２次巻
線(2b)から整流平滑回路(6)を介して負荷(8)に供給さ
れ、トランス(2)がリセットされる。これと同時に、ト
ランス(2)のリセット検出用巻線(2c)に発生するフライ
バック電圧ＶFBが負から正の方向に上昇するので、遅延
回路(56)から出力される遅延信号ＶDLの電圧が図３(Ｃ)
に示すように負から正となる。また、リセット優先ＲＳ
フリップフロップ(17)の低い電圧(Ｌ)レベルのオフ信号
Ｖ FF1は、反転器(24)により高い電圧(Ｈ)レベルの信号
に変換されて放電用ＭＯＳ-ＦＥＴ(23)がオン状態とな
り、オン時間設定用コンデンサ(12)の電圧ＶCPが略０
[Ｖ]まで降下する。これにより、コンパレータ(14)の比
較出力信号が低い電圧(Ｌ)レベルとなる。
力端子(+)に入力されるオン時間設定用コンデンサ(12)
の電圧ＶCPが基準電源(13)の基準電圧ＶREFのレベルを
超えると、コンパレータ(14)から高い電圧(Ｈ)レベルの
比較出力信号が発生し、リセット優先ＲＳフリップフロ
ップ(17)のリセット端子(R)に図３(Ｉ)に示すリセット
パルス信号ＶF1Rが付与される。これにより、リセット
優先ＲＳフリップフロップ(17)がリセット状態となり、
図３(Ｊ)に示すように駆動回路(18)を介してＭＯＳ-Ｆ
ＥＴ(3)のゲート端子に低い電圧(Ｌ)レベルのオフ信号
ＶFF1が付与されてＭＯＳ-ＦＥＴ(3)がオフ状態とな
る。このとき、ＭＯＳ-ＦＥＴ(3)に流れる電流ＩDが図
３(Ｂ)に示すように略０になると共にドレイン−ソース
端子間の電圧ＶD Sが図３(Ａ)に示すように０Ｖから急速
に上昇し、トランス(2)に蓄積されたエネルギが２次巻
線(2b)から整流平滑回路(6)を介して負荷(8)に供給さ
れ、トランス(2)がリセットされる。これと同時に、ト
ランス(2)のリセット検出用巻線(2c)に発生するフライ
バック電圧ＶFBが負から正の方向に上昇するので、遅延
回路(56)から出力される遅延信号ＶDLの電圧が図３(Ｃ)
に示すように負から正となる。また、リセット優先ＲＳ
フリップフロップ(17)の低い電圧(Ｌ)レベルのオフ信号
Ｖ FF1は、反転器(24)により高い電圧(Ｈ)レベルの信号
に変換されて放電用ＭＯＳ-ＦＥＴ(23)がオン状態とな
り、オン時間設定用コンデンサ(12)の電圧ＶCPが略０
[Ｖ]まで降下する。これにより、コンパレータ(14)の比
較出力信号が低い電圧(Ｌ)レベルとなる。
【００２１】時刻ｔ1Aにて遅延回路(56)の遅延信号ＶDL
の電圧が図３(Ｃ)に示すようにカウンタ回路(52)内の基
準電源(64)の基準電圧ＶTHのレベルよりも高くなると、
図３(Ｄ)に示すようにエッジ検出用コンパレータ(65)の
比較出力信号ＶCKが低い電圧(Ｌ)レベルから高い電圧
(Ｈ)レベルとなる。このとき、第１及び第２のＴフリッ
プフロップ(66,67)の各出力信号ＶTF1,ＶTF2は図３(Ｅ)
及び(Ｆ)に示すように共に低い電圧(Ｌ)レベルを保持す
る。ここで、負荷(8)のインピーダンスが低い重負荷状
態の場合は、負荷状態検出回路(51)内の負荷状態検出用
抵抗(57)の電圧Ｖ RLが第１の基準電源(58)の第１の基準
電圧ＶR1＝１[Ｖ]以下であるから、第１及び第２の負荷
状態検出用コンパレータ(58,61)の各出力信号ＶCP1,Ｖ
CP2は共に低い電圧(Ｌ)レベルとなる。これにより、反
転器(60)から高い電圧(Ｈ)レベルの反転出力信号がＲＳ
フリップフロップ(63)のセット端子(S)に付与されてセ
ット状態となるので、図３(Ｇ)に示すようにＲＳフリッ
プフロップ(63)から高い電圧(Ｈ)レベルの出力信号Ｖ
FF2が出力される。したがって、オン信号発生回路(53)
内の第１及び第２のＡＮＤゲート(67,69)の各出力信号
ＶS1,ＶS2が共に低い電圧(Ｌ)レベルとなるので、ＯＲ
ゲート(71)から低い電圧(Ｌ)レベルの論理和信号ＶW 1が
出力される。また、最大オフ時間設定回路(54)からは出
力信号ＶW2を発生しないので、ＯＲゲート(55)を介して
リセット優先ＲＳフリップフロップ(17)のセット端子
(S)に付与されるセットパルス信号ＶF1Sは図３(Ｈ)に示
すように低い電圧(Ｌ)レベルを保持する。
の電圧が図３(Ｃ)に示すようにカウンタ回路(52)内の基
準電源(64)の基準電圧ＶTHのレベルよりも高くなると、
図３(Ｄ)に示すようにエッジ検出用コンパレータ(65)の
比較出力信号ＶCKが低い電圧(Ｌ)レベルから高い電圧
(Ｈ)レベルとなる。このとき、第１及び第２のＴフリッ
プフロップ(66,67)の各出力信号ＶTF1,ＶTF2は図３(Ｅ)
及び(Ｆ)に示すように共に低い電圧(Ｌ)レベルを保持す
る。ここで、負荷(8)のインピーダンスが低い重負荷状
態の場合は、負荷状態検出回路(51)内の負荷状態検出用
抵抗(57)の電圧Ｖ RLが第１の基準電源(58)の第１の基準
電圧ＶR1＝１[Ｖ]以下であるから、第１及び第２の負荷
状態検出用コンパレータ(58,61)の各出力信号ＶCP1,Ｖ
CP2は共に低い電圧(Ｌ)レベルとなる。これにより、反
転器(60)から高い電圧(Ｈ)レベルの反転出力信号がＲＳ
フリップフロップ(63)のセット端子(S)に付与されてセ
ット状態となるので、図３(Ｇ)に示すようにＲＳフリッ
プフロップ(63)から高い電圧(Ｈ)レベルの出力信号Ｖ
FF2が出力される。したがって、オン信号発生回路(53)
内の第１及び第２のＡＮＤゲート(67,69)の各出力信号
ＶS1,ＶS2が共に低い電圧(Ｌ)レベルとなるので、ＯＲ
ゲート(71)から低い電圧(Ｌ)レベルの論理和信号ＶW 1が
出力される。また、最大オフ時間設定回路(54)からは出
力信号ＶW2を発生しないので、ＯＲゲート(55)を介して
リセット優先ＲＳフリップフロップ(17)のセット端子
(S)に付与されるセットパルス信号ＶF1Sは図３(Ｈ)に示
すように低い電圧(Ｌ)レベルを保持する。
【００２２】時刻ｔ2にてトランス(2)のリセット期間が
終了すると、トランス(2)のリセット検出用巻線(2c)に
発生するフライバック電圧ＶFBが正から負の方向に降下
し、図３(Ｃ)に示すようにカウンタ回路(52)に入力され
る遅延回路(56)の遅延信号Ｖ DLの電圧が基準電源(64)の
基準電圧ＶTHのレベルよりも低くなると、図３(Ｄ)に示
すようにエッジ検出用コンパレータ(65)の比較出力信号
ＶCKが高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとな
る。このとき、第１のＴフリップフロップ(66)の出力信
号ＶTF1が図３(Ｅ)に示すように低い電圧(Ｌ)レベルか
ら高い電圧(Ｈ)レベルとなり、第２のＴフリップフロッ
プ(67)の出力信号ＶTF2は図３(Ｆ)に示すように低い電
圧(Ｌ)レベルを保持する。第１のＴフリップフロップ(6
6)の高い電圧(Ｈ)レベルの出力信号ＶTF1は、負荷状態
検出回路(51)から入力される高い電圧(Ｈ)レベルの出力
信号ＶFF2（図３(Ｇ)）と共にオン信号発生回路(53)内
の第１のＡＮＤゲート(68)に入力され、その出力信号Ｖ
S1が高い電圧(Ｈ)レベルとなる。また、第２のＴフリッ
プフロップ(67)の低い電圧(Ｌ)レベルの出力信号Ｖ TF2
は、負荷状態検出回路(51)からオン信号発生回路(53)内
の反転器(69)を介して入力される低い電圧(Ｌ)レベルの
反転信号と共に第２のＡＮＤゲート(70)に入力され、そ
の出力信号ＶS2が低い電圧(Ｌ)レベルとなる。したがっ
て、オン信号発生回路(53)内のＯＲゲート(71)から高い
電圧(Ｈ)レベルの論理和信号ＶW1が出力される。これに
より、ＯＲゲート(55)からリセット優先ＲＳフリップフ
ロップ(17)のセット端子(S)に図３(Ｈ)に示す高い電圧
(Ｈ)レベルのセットパルス信号ＶF1Sが入力される。こ
れと同時に、リセット優先ＲＳフリップフロップ(17)の
リセット端子(R)にはコンパレータ(14)から図３(Ｉ)に
示す低い電圧(Ｌ)レベルのリセットパルス信号ＶF1Rが
入力されるので、リセット優先ＲＳフリップフロップ(1
7)がセット状態となる。これにより、図３(Ｊ)に示すよ
うにリセット優先ＲＳフリップフロップ(17)から駆動回
路(18)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電
圧(Ｈ)レベルのオン信号ＶFF1が付与され、ＭＯＳ-ＦＥ
Ｔ(3)がオン状態となる。このとき、図３(Ａ)に示すよ
うにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧
ＶDSが略０Ｖとなり、図３(Ｂ)に示すようにＭＯＳ-Ｆ
ＥＴ(3)に流れる電流ＩDが直線的に増加してトランス
(2)にエネルギが蓄積される。リセット優先ＲＳフリッ
プフロップ(17)から出力される高い電圧(Ｈ)レベルのオ
ン信号ＶFF1は反転器(24)により低い電圧(Ｌ)レベルの
信号に変換され、放電用ＭＯＳ-ＦＥＴ(23)がオフ状態
となる。また、リセット優先ＲＳフリップフロップ(17)
の高い電圧(Ｈ)レベルのオン信号ＶFF1は、カウンタ回
路(52)内の第１及び第２のＴフリップフロップ(66,67)
の各クリア入力端子(CLR)に入力されて各Ｔフリップフ
ロップ(66,67)がリセットされ、第１及び第２のＴフリ
ップフロップ(66,67)の各出力信号ＶTF1,ＶTF2が図３
(Ｅ)及び(Ｆ)に示すように共に低い電圧(Ｌ)レベルとな
る。このとき、トランス(2)の２次巻線(2b)側にはエネ
ルギの伝達が行われず、ＭＯＳ-ＦＥＴ(3)のオフ期間中
に整流平滑回路(6)の平滑コンデンサ(5)に充電された電
荷が負荷(8)に供給される。
終了すると、トランス(2)のリセット検出用巻線(2c)に
発生するフライバック電圧ＶFBが正から負の方向に降下
し、図３(Ｃ)に示すようにカウンタ回路(52)に入力され
る遅延回路(56)の遅延信号Ｖ DLの電圧が基準電源(64)の
基準電圧ＶTHのレベルよりも低くなると、図３(Ｄ)に示
すようにエッジ検出用コンパレータ(65)の比較出力信号
ＶCKが高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとな
る。このとき、第１のＴフリップフロップ(66)の出力信
号ＶTF1が図３(Ｅ)に示すように低い電圧(Ｌ)レベルか
ら高い電圧(Ｈ)レベルとなり、第２のＴフリップフロッ
プ(67)の出力信号ＶTF2は図３(Ｆ)に示すように低い電
圧(Ｌ)レベルを保持する。第１のＴフリップフロップ(6
6)の高い電圧(Ｈ)レベルの出力信号ＶTF1は、負荷状態
検出回路(51)から入力される高い電圧(Ｈ)レベルの出力
信号ＶFF2（図３(Ｇ)）と共にオン信号発生回路(53)内
の第１のＡＮＤゲート(68)に入力され、その出力信号Ｖ
S1が高い電圧(Ｈ)レベルとなる。また、第２のＴフリッ
プフロップ(67)の低い電圧(Ｌ)レベルの出力信号Ｖ TF2
は、負荷状態検出回路(51)からオン信号発生回路(53)内
の反転器(69)を介して入力される低い電圧(Ｌ)レベルの
反転信号と共に第２のＡＮＤゲート(70)に入力され、そ
の出力信号ＶS2が低い電圧(Ｌ)レベルとなる。したがっ
て、オン信号発生回路(53)内のＯＲゲート(71)から高い
電圧(Ｈ)レベルの論理和信号ＶW1が出力される。これに
より、ＯＲゲート(55)からリセット優先ＲＳフリップフ
ロップ(17)のセット端子(S)に図３(Ｈ)に示す高い電圧
(Ｈ)レベルのセットパルス信号ＶF1Sが入力される。こ
れと同時に、リセット優先ＲＳフリップフロップ(17)の
リセット端子(R)にはコンパレータ(14)から図３(Ｉ)に
示す低い電圧(Ｌ)レベルのリセットパルス信号ＶF1Rが
入力されるので、リセット優先ＲＳフリップフロップ(1
7)がセット状態となる。これにより、図３(Ｊ)に示すよ
うにリセット優先ＲＳフリップフロップ(17)から駆動回
路(18)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電
圧(Ｈ)レベルのオン信号ＶFF1が付与され、ＭＯＳ-ＦＥ
Ｔ(3)がオン状態となる。このとき、図３(Ａ)に示すよ
うにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧
ＶDSが略０Ｖとなり、図３(Ｂ)に示すようにＭＯＳ-Ｆ
ＥＴ(3)に流れる電流ＩDが直線的に増加してトランス
(2)にエネルギが蓄積される。リセット優先ＲＳフリッ
プフロップ(17)から出力される高い電圧(Ｈ)レベルのオ
ン信号ＶFF1は反転器(24)により低い電圧(Ｌ)レベルの
信号に変換され、放電用ＭＯＳ-ＦＥＴ(23)がオフ状態
となる。また、リセット優先ＲＳフリップフロップ(17)
の高い電圧(Ｈ)レベルのオン信号ＶFF1は、カウンタ回
路(52)内の第１及び第２のＴフリップフロップ(66,67)
の各クリア入力端子(CLR)に入力されて各Ｔフリップフ
ロップ(66,67)がリセットされ、第１及び第２のＴフリ
ップフロップ(66,67)の各出力信号ＶTF1,ＶTF2が図３
(Ｅ)及び(Ｆ)に示すように共に低い電圧(Ｌ)レベルとな
る。このとき、トランス(2)の２次巻線(2b)側にはエネ
ルギの伝達が行われず、ＭＯＳ-ＦＥＴ(3)のオフ期間中
に整流平滑回路(6)の平滑コンデンサ(5)に充電された電
荷が負荷(8)に供給される。
【００２３】負荷(8)のインピーダンスが高い軽負荷状
態の場合は、時刻ｔ1にて制御回路(7)のオン時間設定用
コンデンサ(12)の電圧ＶCPが基準電源(13)の基準電圧Ｖ
REFのレベルに達し、ＭＯＳ-ＦＥＴ(3)がオフ状態にな
ると、ＭＯＳ-ＦＥＴ(3)に流れる電流ＩDが図４(Ｂ)に
示すように略０になると共にドレイン−ソース端子間の
電圧ＶDSが図４(Ａ)に示すように０Ｖから急速に上昇
し、トランス(2)に蓄積されたエネルギが２次巻線(2b)
から整流平滑回路(6)を介して負荷(8)に供給され、トラ
ンス(2)がリセットされる。このとき、トランス(2)のリ
セット検出用巻線(2c)にフライバック電圧ＶFBが発生
し、遅延回路(56)を介してカウンタ回路(52)に図４(Ｃ)
に示すようなフライバック電圧ＶFBの遅延信号ＶDLが入
力される。そして、時刻ｔ1Aにて遅延回路(56)の遅延信
号ＶDLの電圧が図４(Ｃ)に示すように基準電源(64)の基
準電圧ＶTHのレベルよりも高くなると、図４(Ｄ)に示す
ようにエッジ検出用コンパレータ(65)の比較出力信号Ｖ
CKが低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとな
る。このとき、第１及び第２のＴフリップフロップ(66,
67)の各出力信号ＶTF1,ＶTF2は図４(Ｅ)及び(Ｆ)に示す
ように共に低い電圧(Ｌ)レベルを保持する。一方、負荷
状態検出回路(51)内の負荷状態検出用抵抗(57)の電圧Ｖ
RLは第２の基準電源(61)の第２の基準電圧ＶR2＝２[Ｖ]
以上であるから、第１及び第２の負荷状態検出用コンパ
レータ(58,61)の各出力信号ＶCP1,ＶCP2は共に高い電圧
(Ｈ)レベルとなる。これにより、第１の負荷状態検出用
コンパレータ(59)から反転器(60)を介して低い電圧(Ｈ)
レベルの反転出力信号がＲＳフリップフロップ(63)のセ
ット端子(S)に付与されると共に、第２の負荷状態検出
用コンパレータ(62)から高い電圧(Ｈ)レベルの出力信号
ＶCPがＲＳフリップフロップ(63)のリセット端子(R)に
付与されてＲＳフリップフロップ(63)がリセット状態と
なるので、図４(Ｇ)に示すようにＲＳフリップフロップ
(63)から低い電圧(Ｌ)レベルの出力信号ＶFF2が出力さ
れる。したがって、オン信号発生回路(53)内の第１及び
第２のＡＮＤゲート(67,69)の各出力信号ＶS1,ＶS2が共
に低い電圧(Ｌ)レベルとなるので、ＯＲゲート(71)から
低い電圧(Ｌ)レベルの論理和信号ＶW1が出力される。ま
た、最大オフ時間設定回路(54)からは出力信号ＶW2を発
生しないので、ＯＲゲート(55)を介してリセット優先Ｒ
Ｓフリップフロップ(17)のセット端子(S)に付与される
セットパルス信号ＶF1Sは図４(Ｈ)に示すように低い電
圧(Ｌ)レベルを保持する。
態の場合は、時刻ｔ1にて制御回路(7)のオン時間設定用
コンデンサ(12)の電圧ＶCPが基準電源(13)の基準電圧Ｖ
REFのレベルに達し、ＭＯＳ-ＦＥＴ(3)がオフ状態にな
ると、ＭＯＳ-ＦＥＴ(3)に流れる電流ＩDが図４(Ｂ)に
示すように略０になると共にドレイン−ソース端子間の
電圧ＶDSが図４(Ａ)に示すように０Ｖから急速に上昇
し、トランス(2)に蓄積されたエネルギが２次巻線(2b)
から整流平滑回路(6)を介して負荷(8)に供給され、トラ
ンス(2)がリセットされる。このとき、トランス(2)のリ
セット検出用巻線(2c)にフライバック電圧ＶFBが発生
し、遅延回路(56)を介してカウンタ回路(52)に図４(Ｃ)
に示すようなフライバック電圧ＶFBの遅延信号ＶDLが入
力される。そして、時刻ｔ1Aにて遅延回路(56)の遅延信
号ＶDLの電圧が図４(Ｃ)に示すように基準電源(64)の基
準電圧ＶTHのレベルよりも高くなると、図４(Ｄ)に示す
ようにエッジ検出用コンパレータ(65)の比較出力信号Ｖ
CKが低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとな
る。このとき、第１及び第２のＴフリップフロップ(66,
67)の各出力信号ＶTF1,ＶTF2は図４(Ｅ)及び(Ｆ)に示す
ように共に低い電圧(Ｌ)レベルを保持する。一方、負荷
状態検出回路(51)内の負荷状態検出用抵抗(57)の電圧Ｖ
RLは第２の基準電源(61)の第２の基準電圧ＶR2＝２[Ｖ]
以上であるから、第１及び第２の負荷状態検出用コンパ
レータ(58,61)の各出力信号ＶCP1,ＶCP2は共に高い電圧
(Ｈ)レベルとなる。これにより、第１の負荷状態検出用
コンパレータ(59)から反転器(60)を介して低い電圧(Ｈ)
レベルの反転出力信号がＲＳフリップフロップ(63)のセ
ット端子(S)に付与されると共に、第２の負荷状態検出
用コンパレータ(62)から高い電圧(Ｈ)レベルの出力信号
ＶCPがＲＳフリップフロップ(63)のリセット端子(R)に
付与されてＲＳフリップフロップ(63)がリセット状態と
なるので、図４(Ｇ)に示すようにＲＳフリップフロップ
(63)から低い電圧(Ｌ)レベルの出力信号ＶFF2が出力さ
れる。したがって、オン信号発生回路(53)内の第１及び
第２のＡＮＤゲート(67,69)の各出力信号ＶS1,ＶS2が共
に低い電圧(Ｌ)レベルとなるので、ＯＲゲート(71)から
低い電圧(Ｌ)レベルの論理和信号ＶW1が出力される。ま
た、最大オフ時間設定回路(54)からは出力信号ＶW2を発
生しないので、ＯＲゲート(55)を介してリセット優先Ｒ
Ｓフリップフロップ(17)のセット端子(S)に付与される
セットパルス信号ＶF1Sは図４(Ｈ)に示すように低い電
圧(Ｌ)レベルを保持する。
【００２４】時刻ｔ1Bにてトランス(2)のリセット期間
が終了すると、トランス(2)の１次巻線(2a)及びリセッ
ト検出用巻線(2c)に発生する減衰振動波状のリンギング
電圧により、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子
間の電圧ＶDS及び遅延回路(56)の遅延信号ＶDLの電圧が
図４(Ａ)及び(Ｃ)に示すように低下する。そして、リセ
ット検出用巻線(2c)から遅延回路(56)を介してカウンタ
回路(52)内のエッジ検出用コンパレータ(65)の非反転入
力端子(+)に入力される遅延信号ＶDLの電圧が図４(Ｃ)
に示すように基準電源(64)の基準電圧ＶTHのレベルより
も低くなると、図４(Ｄ)に示すようにエッジ検出用コン
パレータ(65)の比較出力信号ＶCKが高い電圧(Ｈ)レベル
から低い電圧(Ｌ)レベルとなる。このとき、第１のＴフ
リップフロップ(66)の出力信号ＶTF1が図４(Ｅ)に示す
ように低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとな
り、第２のＴフリップフロップ(67)の出力信号ＶTF2は
図４(Ｆ)に示すように低い電圧(Ｌ)レベルを保持する。
これにより、第１のＴフリップフロップ(66)の高い電圧
(Ｈ)レベルの出力信号ＶTF1は、負荷状態検出回路(51)
から入力される低い電圧(Ｌ)レベルの出力信号Ｖ
FF2（図４(Ｇ)）と共にオン信号発生回路(53)内の第１
のＡＮＤゲート(68)に入力され、その出力信号ＶS1が低
い電圧(Ｌ)レベルとなる。また、第２のＴフリップフロ
ップ(67)の低い電圧(Ｌ)レベルの出力信号ＶTF2は、負
荷状態検出回路(51)からオン信号発生回路(53)内の反転
器(69)を介して入力される高い電圧(Ｈ)レベルの反転信
号と共に第２のＡＮＤゲート(70)に入力され、その出力
信号ＶS2が低い電圧(Ｌ)レベルとなる。したがって、オ
ン信号発生回路(53)内のＯＲゲート(71)から低い電圧
(Ｌ)レベルの論理和信号ＶW1が出力されると共に最大オ
フ時間設定回路(54)からは出力信号Ｖ W2を発生しないの
で、ＯＲゲート(55)を介してリセット優先ＲＳフリップ
フロップ(17)のセット端子(S)に付与されるセットパル
ス信号ＶF1Sは図４(Ｈ)に示すように低い電圧(Ｌ)レベ
ルを保持する。これによって、ＭＯＳ-ＦＥＴ(3)はオフ
状態を保持する。
が終了すると、トランス(2)の１次巻線(2a)及びリセッ
ト検出用巻線(2c)に発生する減衰振動波状のリンギング
電圧により、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子
間の電圧ＶDS及び遅延回路(56)の遅延信号ＶDLの電圧が
図４(Ａ)及び(Ｃ)に示すように低下する。そして、リセ
ット検出用巻線(2c)から遅延回路(56)を介してカウンタ
回路(52)内のエッジ検出用コンパレータ(65)の非反転入
力端子(+)に入力される遅延信号ＶDLの電圧が図４(Ｃ)
に示すように基準電源(64)の基準電圧ＶTHのレベルより
も低くなると、図４(Ｄ)に示すようにエッジ検出用コン
パレータ(65)の比較出力信号ＶCKが高い電圧(Ｈ)レベル
から低い電圧(Ｌ)レベルとなる。このとき、第１のＴフ
リップフロップ(66)の出力信号ＶTF1が図４(Ｅ)に示す
ように低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとな
り、第２のＴフリップフロップ(67)の出力信号ＶTF2は
図４(Ｆ)に示すように低い電圧(Ｌ)レベルを保持する。
これにより、第１のＴフリップフロップ(66)の高い電圧
(Ｈ)レベルの出力信号ＶTF1は、負荷状態検出回路(51)
から入力される低い電圧(Ｌ)レベルの出力信号Ｖ
FF2（図４(Ｇ)）と共にオン信号発生回路(53)内の第１
のＡＮＤゲート(68)に入力され、その出力信号ＶS1が低
い電圧(Ｌ)レベルとなる。また、第２のＴフリップフロ
ップ(67)の低い電圧(Ｌ)レベルの出力信号ＶTF2は、負
荷状態検出回路(51)からオン信号発生回路(53)内の反転
器(69)を介して入力される高い電圧(Ｈ)レベルの反転信
号と共に第２のＡＮＤゲート(70)に入力され、その出力
信号ＶS2が低い電圧(Ｌ)レベルとなる。したがって、オ
ン信号発生回路(53)内のＯＲゲート(71)から低い電圧
(Ｌ)レベルの論理和信号ＶW1が出力されると共に最大オ
フ時間設定回路(54)からは出力信号Ｖ W2を発生しないの
で、ＯＲゲート(55)を介してリセット優先ＲＳフリップ
フロップ(17)のセット端子(S)に付与されるセットパル
ス信号ＶF1Sは図４(Ｈ)に示すように低い電圧(Ｌ)レベ
ルを保持する。これによって、ＭＯＳ-ＦＥＴ(3)はオフ
状態を保持する。
【００２５】トランス(2)のリセット検出用巻線(2c)に
発生する減衰振動波状のリンギング電圧により、時刻ｔ
1Cにてリセット検出用巻線(2c)から遅延回路(56)を介し
てカウンタ回路(52)に入力される遅延信号ＶDLの電圧が
図４(Ｃ)に示すように基準電源(64)の基準電圧ＶTHのレ
ベルよりも高くなると、図４(Ｄ)に示すようにエッジ検
出用コンパレータ(65)の比較出力信号ＶCKが再び低い電
圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなる。このと
き、第１のＴフリップフロップ(66)の出力信号Ｖ TF1は
図４(Ｅ)に示すように高い電圧(Ｈ)レベルを保持し、第
２のＴフリップフロップ(67)の出力信号ＶTF2は図４
(Ｆ)に示すように低い電圧(Ｌ)レベルを保持する。
発生する減衰振動波状のリンギング電圧により、時刻ｔ
1Cにてリセット検出用巻線(2c)から遅延回路(56)を介し
てカウンタ回路(52)に入力される遅延信号ＶDLの電圧が
図４(Ｃ)に示すように基準電源(64)の基準電圧ＶTHのレ
ベルよりも高くなると、図４(Ｄ)に示すようにエッジ検
出用コンパレータ(65)の比較出力信号ＶCKが再び低い電
圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなる。このと
き、第１のＴフリップフロップ(66)の出力信号Ｖ TF1は
図４(Ｅ)に示すように高い電圧(Ｈ)レベルを保持し、第
２のＴフリップフロップ(67)の出力信号ＶTF2は図４
(Ｆ)に示すように低い電圧(Ｌ)レベルを保持する。
【００２６】図４(Ｃ)に示すように、トランス(2)のリ
セット検出用巻線(2c)から遅延回路(56)を介してカウン
タ回路(52)に入力される遅延信号ＶDLの電圧が時刻ｔ2
にて基準電源(64)の基準電圧ＶTHのレベルよりも低くな
ると、図４(Ｄ)に示すようにエッジ検出用コンパレータ
(65)の比較出力信号ＶCKが高い電圧(Ｈ)レベルから低い
電圧(Ｌ)レベルとなる。このとき、第１のＴフリップフ
ロップ(66)の出力信号Ｖ TF1が図４(Ｅ)に示すように高
い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、第２
のＴフリップフロップ(67)の出力信号ＶTF2が図４(Ｆ)
に示すように低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベ
ルとなる。これにより、第１のＴフリップフロップ(66)
の低い電圧(Ｌ)レベルの出力信号ＶTF1は、負荷状態検
出回路(51)から入力される低い電圧(Ｌ)レベルの出力信
号ＶFF2（図４(Ｇ)）と共にオン信号発生回路(53)内の
第１のＡＮＤゲート(68)に入力され、その出力信号ＶS1
が低い電圧(Ｌ)レベルとなる。また、第２のＴフリップ
フロップ(67)の高い電圧(Ｈ)レベルの出力信号Ｖ
TF2は、負荷状態検出回路(51)からオン信号発生回路(5
3)内の反転器(69)を介して入力される高い電圧(Ｈ)レベ
ルの反転信号と共に第２のＡＮＤゲート(70)に入力さ
れ、その出力信号ＶS2が高い電圧(Ｈ)レベルとなる。し
たがって、オン信号発生回路(53)内のＯＲゲート(71)か
ら高い電圧(Ｈ)レベルの論理和信号ＶW1が出力されると
共に最大オフ時間設定回路(54)からは出力信号Ｖ W2を発
生しないので、ＯＲゲート(55)を介してリセット優先Ｒ
Ｓフリップフロップ(17)のセット端子(S)に付与される
セットパルス信号ＶF1Sが図４(Ｈ)に示すように低い電
圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなる。これと同
時に、リセット優先ＲＳフリップフロップ(17)のリセッ
ト端子(R)にはコンパレータ(14)から図４(Ｉ)に示す低
い電圧(Ｌ)レベルのリセットパルス信号ＶF1Rが入力さ
れるので、リセット優先ＲＳフリップフロップ(17)がセ
ット状態となる。これにより、図４(Ｊ)に示すようにリ
セット優先ＲＳフリップフロップ(17)から駆動回路(18)
を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)
レベルのオン信号ＶFF1が付与され、ＭＯＳ-ＦＥＴ(3)
がオン状態となる。このとき、図４(Ａ)に示すようにＭ
ＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧ＶDSが
略０Ｖとなり、図４(Ｂ)に示すようにＭＯＳ-ＦＥＴ(3)
に流れる電流ＩDが直線的に増加してトランス(2)にエネ
ルギが蓄積される。リセット優先ＲＳフリップフロップ
(17)から出力された高い電圧(Ｈ)レベルのオン信号Ｖ
FF1は、カウンタ回路(52)内の第１及び第２のＴフリッ
プフロップ(66,67)の各クリア入力端子(CLR)に入力され
て各Ｔフリップフロップ(66,67)がリセットされ、第１
及び第２のＴフリップフロップ(66,67)の各出力信号Ｖ
TF1,ＶTF2が図４(Ｅ)及び(Ｆ)に示すように共に低い電
圧(Ｌ)レベルとなる。このとき、トランス(2)の２次巻
線(2b)側にはエネルギの伝達が行われず、ＭＯＳ-ＦＥ
Ｔ(3)のオフ期間中に整流平滑回路(6)の平滑コンデンサ
(5)に充電された電荷が負荷(8)に供給される。
セット検出用巻線(2c)から遅延回路(56)を介してカウン
タ回路(52)に入力される遅延信号ＶDLの電圧が時刻ｔ2
にて基準電源(64)の基準電圧ＶTHのレベルよりも低くな
ると、図４(Ｄ)に示すようにエッジ検出用コンパレータ
(65)の比較出力信号ＶCKが高い電圧(Ｈ)レベルから低い
電圧(Ｌ)レベルとなる。このとき、第１のＴフリップフ
ロップ(66)の出力信号Ｖ TF1が図４(Ｅ)に示すように高
い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、第２
のＴフリップフロップ(67)の出力信号ＶTF2が図４(Ｆ)
に示すように低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベ
ルとなる。これにより、第１のＴフリップフロップ(66)
の低い電圧(Ｌ)レベルの出力信号ＶTF1は、負荷状態検
出回路(51)から入力される低い電圧(Ｌ)レベルの出力信
号ＶFF2（図４(Ｇ)）と共にオン信号発生回路(53)内の
第１のＡＮＤゲート(68)に入力され、その出力信号ＶS1
が低い電圧(Ｌ)レベルとなる。また、第２のＴフリップ
フロップ(67)の高い電圧(Ｈ)レベルの出力信号Ｖ
TF2は、負荷状態検出回路(51)からオン信号発生回路(5
3)内の反転器(69)を介して入力される高い電圧(Ｈ)レベ
ルの反転信号と共に第２のＡＮＤゲート(70)に入力さ
れ、その出力信号ＶS2が高い電圧(Ｈ)レベルとなる。し
たがって、オン信号発生回路(53)内のＯＲゲート(71)か
ら高い電圧(Ｈ)レベルの論理和信号ＶW1が出力されると
共に最大オフ時間設定回路(54)からは出力信号Ｖ W2を発
生しないので、ＯＲゲート(55)を介してリセット優先Ｒ
Ｓフリップフロップ(17)のセット端子(S)に付与される
セットパルス信号ＶF1Sが図４(Ｈ)に示すように低い電
圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなる。これと同
時に、リセット優先ＲＳフリップフロップ(17)のリセッ
ト端子(R)にはコンパレータ(14)から図４(Ｉ)に示す低
い電圧(Ｌ)レベルのリセットパルス信号ＶF1Rが入力さ
れるので、リセット優先ＲＳフリップフロップ(17)がセ
ット状態となる。これにより、図４(Ｊ)に示すようにリ
セット優先ＲＳフリップフロップ(17)から駆動回路(18)
を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)
レベルのオン信号ＶFF1が付与され、ＭＯＳ-ＦＥＴ(3)
がオン状態となる。このとき、図４(Ａ)に示すようにＭ
ＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧ＶDSが
略０Ｖとなり、図４(Ｂ)に示すようにＭＯＳ-ＦＥＴ(3)
に流れる電流ＩDが直線的に増加してトランス(2)にエネ
ルギが蓄積される。リセット優先ＲＳフリップフロップ
(17)から出力された高い電圧(Ｈ)レベルのオン信号Ｖ
FF1は、カウンタ回路(52)内の第１及び第２のＴフリッ
プフロップ(66,67)の各クリア入力端子(CLR)に入力され
て各Ｔフリップフロップ(66,67)がリセットされ、第１
及び第２のＴフリップフロップ(66,67)の各出力信号Ｖ
TF1,ＶTF2が図４(Ｅ)及び(Ｆ)に示すように共に低い電
圧(Ｌ)レベルとなる。このとき、トランス(2)の２次巻
線(2b)側にはエネルギの伝達が行われず、ＭＯＳ-ＦＥ
Ｔ(3)のオフ期間中に整流平滑回路(6)の平滑コンデンサ
(5)に充電された電荷が負荷(8)に供給される。
【００２７】ここで、負荷状態検出回路(51)内の負荷状
態検出用抵抗(57)の電圧ＶRLが低下して第１の基準電源
(58)の第１の基準電圧ＶR1＝１[Ｖ]よりも高く且つ第２
の基準電源(61)の第２の基準電圧ＶR2＝２[Ｖ]よりも低
くなると、第１の負荷状態検出用コンパレータ(59)の出
力信号ＶCP1が高い電圧(Ｈ)レベルとなると共に第２の
負荷状態検出用コンパレータ(62)の出力信号ＶCP2が低
い電圧(Ｌ)レベルとなる。第１の負荷状態検出用コンパ
レータ(59)の高い電圧(Ｈ)レベルの出力信号Ｖ CP1は反
転器(60)により低い電圧(Ｌ)レベルに変換されてＲＳフ
リップフロップ(63)のセット端子(S)に入力され、第２
の負荷状態検出用コンパレータ(62)の低い電圧(Ｌ)レベ
ルの出力信号ＶCP2はＲＳフリップフロップ(63)のリセ
ット端子(R)に入力される。このとき、ＲＳフリップフ
ロップ(63)の出力信号ＶFF2は負荷状態検出用抵抗(57)
の電圧ＶRLが第１の基準電源(58)の第１の基準電圧ＶR1
＝１[Ｖ]以下になるまで以前の電圧レベル、即ち低い電
圧(Ｌ)レベルを保持する。また、前記とは逆に、重負荷
状態から負荷状態検出回路(51)内の負荷状態検出用抵抗
(57)の電圧ＶRLが上昇して第１の基準電源(58)の第１の
基準電圧ＶR1＝１[Ｖ]よりも高く且つ第２の基準電源(6
1)の第２の基準電圧ＶR2＝２[Ｖ]よりも低くなったと
き、ＲＳフリップフロップ(63)の出力信号ＶFF2は負荷
状態検出用抵抗(57)の電圧ＶRLが第２の基準電源(61)の
第２の基準電圧ＶR2＝２[Ｖ]以上になるまで以前の電圧
レベル、即ち高い電圧(Ｈ)レベルを保持する。なお、負
荷(8)に印加される直流電圧ＶOの安定化に関する動作に
ついては、図６に示す従来のスイッチング電源装置の場
合と略同様であるので、説明は省略する。
態検出用抵抗(57)の電圧ＶRLが低下して第１の基準電源
(58)の第１の基準電圧ＶR1＝１[Ｖ]よりも高く且つ第２
の基準電源(61)の第２の基準電圧ＶR2＝２[Ｖ]よりも低
くなると、第１の負荷状態検出用コンパレータ(59)の出
力信号ＶCP1が高い電圧(Ｈ)レベルとなると共に第２の
負荷状態検出用コンパレータ(62)の出力信号ＶCP2が低
い電圧(Ｌ)レベルとなる。第１の負荷状態検出用コンパ
レータ(59)の高い電圧(Ｈ)レベルの出力信号Ｖ CP1は反
転器(60)により低い電圧(Ｌ)レベルに変換されてＲＳフ
リップフロップ(63)のセット端子(S)に入力され、第２
の負荷状態検出用コンパレータ(62)の低い電圧(Ｌ)レベ
ルの出力信号ＶCP2はＲＳフリップフロップ(63)のリセ
ット端子(R)に入力される。このとき、ＲＳフリップフ
ロップ(63)の出力信号ＶFF2は負荷状態検出用抵抗(57)
の電圧ＶRLが第１の基準電源(58)の第１の基準電圧ＶR1
＝１[Ｖ]以下になるまで以前の電圧レベル、即ち低い電
圧(Ｌ)レベルを保持する。また、前記とは逆に、重負荷
状態から負荷状態検出回路(51)内の負荷状態検出用抵抗
(57)の電圧ＶRLが上昇して第１の基準電源(58)の第１の
基準電圧ＶR1＝１[Ｖ]よりも高く且つ第２の基準電源(6
1)の第２の基準電圧ＶR2＝２[Ｖ]よりも低くなったと
き、ＲＳフリップフロップ(63)の出力信号ＶFF2は負荷
状態検出用抵抗(57)の電圧ＶRLが第２の基準電源(61)の
第２の基準電圧ＶR2＝２[Ｖ]以上になるまで以前の電圧
レベル、即ち高い電圧(Ｈ)レベルを保持する。なお、負
荷(8)に印加される直流電圧ＶOの安定化に関する動作に
ついては、図６に示す従来のスイッチング電源装置の場
合と略同様であるので、説明は省略する。
【００２８】本実施の形態では、負荷状態検出回路(51)
から高い電圧(Ｈ)レベルの出力信号ＶFF2が出力され重
負荷状態を検出したときは、ＭＯＳ-ＦＥＴ(3)がオフ状
態となった後にトランス(2)のフライバックエネルギが
比較的長期間に亘り２次巻線(2b)から整流平滑回路(6)
を介して負荷(8)に供給されるため、トランス(2)のリセ
ット期間が長くなる。これにより、トランス(2)のリセ
ット検出用巻線(2c)に広幅の電圧パルスが発生するの
で、カウンタ回路(52)が広幅の電圧パルスの最初の立ち
下がりを計数したとき、即ちカウンタ回路(52)内の第１
及び第２のＴフリップフロップ(66,67)の各出力信号Ｖ
TF1,ＶTF2がそれぞれ高い電圧(Ｈ)レベル及び低い電圧
(Ｌ)レベルとなったときにオン信号発生回路(53)からＯ
Ｒゲート(71)、リセット優先ＲＳフリップフロップ(17)
及び駆動回路(18)を介してＭＯＳ-ＦＥＴ(3)のゲート端
子に高い電圧(Ｈ)レベルのオン信号ＶFF1を付与するこ
とにより、トランス(2)のリセット期間の終了後にＭＯ
Ｓ-ＦＥＴ(3)をオフ状態からオン状態に切り換える通常
のリンギングチョークコンバータ（ＲＣＣ）動作が行わ
れる。また、負荷状態検出回路(51)から低い電圧(Ｌ)レ
ベルの出力信号ＶFF2が出力され軽負荷状態を検出した
ときは、ＭＯＳ-ＦＥＴ(3)がオフ状態となった後にトラ
ンス(2)のフライバックエネルギが比較的短期間のうち
に２次巻線(2b)から整流平滑回路(6)を介して負荷(8)に
供給されるため、トランス(2)のリセット期間が短くな
る。これにより、トランス(2)のリセット検出用巻線(2
c)にリンギング電圧分を含む狭幅の電圧パルスが発生す
るので、カウンタ回路(52)が狭幅の電圧パルスの２回目
の立ち下がりを計数したとき、即ちカウンタ回路(52)内
の第１及び第２のＴフリップフロップ(66,67)の各出力
信号ＶTF1,ＶTF2がそれぞれ低い電圧(Ｌ)レベル及び高
い電圧(Ｈ)レベルとなったときにオン信号発生回路(53)
からＯＲゲート(71)、リセット優先ＲＳフリップフロッ
プ(17)及び駆動回路(18)を介してＭＯＳ-ＦＥＴ(3)のゲ
ート端子に高い電圧(Ｈ)レベルのオン信号ＶFF1を付与
することにより、ＭＯＳ-ＦＥＴ(3)のオフ期間が延長さ
れ、ＭＯＳ-ＦＥＴ(3)のスイッチング周波数が低下す
る。したがって、ＭＯＳ-ＦＥＴ(3)のオン・オフ回数が
減少し、負荷(8)のインピーダンスが高い軽負荷時にＭ
ＯＳ-ＦＥＴ(3)で発生するスイッチング損失を低減でき
るので、広い負荷の範囲でスイッチング電源装置の変換
効率を向上することが可能となる。また、負荷状態検出
回路(51)内の負荷状態検出用抵抗(57)の電圧ＶRLのレベ
ルが第１の基準電圧ＶR1又は第２の基準電圧ＶR2のレベ
ルから第１の基準電圧ＶR1と第２の基準電圧ＶR2の中間
レベルとなる期間が発生したときでも、ヒステリシス特
性により負荷状態検出回路(51)の出力信号ＶFF2の電圧
レベルが以前の電圧レベルに保持されるので、重負荷状
態と軽負荷状態とを円滑に切り替えることができ、トラ
ンス(2)のコアの振動による騒音を防止できる利点があ
る。また、起動時等でトランス(2)のリセット検出用巻
線(2c)に発生するフライバック電圧ＶFBが極めて小さ
く、フライバック電圧ＶFBの立ち下がりを検出できない
場合は、最大オフ時間設定回路(54)からＭＯＳ-ＦＥＴ
(3)のゲート端子に高い電圧(Ｈ)レベルのオン信号ＭＯ
Ｓ-ＦＥＴF F1が付与され、ＭＯＳ-ＦＥＴ(3)が強制的に
オフ状態からオン状態となる。これにより、負荷(8)の
電圧ＶOが上昇し、これ以降はトランス(2)のリセット検
出用巻線(2c)のフライバック電圧ＶFBの立ち下がりに同
期した通常のリンギングチョークコンバータ（ＲＣＣ）
動作に移行するので、スイッチング電源装置の円滑な起
動が可能となる利点がある。更に、遅延回路(56)でリセ
ット検出用巻線(2c)の電圧ＶFBの立ち下がり時点を遅延
させることにより、ＭＯＳ-ＦＥＴ(3)のドレイン−ソー
ス端子間の電圧ＶDSの最下点とリセット検出用巻線(2c)
の電圧ＶFBの立ち下がり時点とを一致させたので、トラ
ンス(2)のリセット検出用巻線(2c)のフライバック電圧
ＶFBの立ち下がり時にＭＯＳ-ＦＥＴ(3)がオフ状態から
オン状態となり、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース
端子間の電圧ＶDSが最小となる時点でオン状態に切換え
られる。したがって、スイッチング損失を最小限に抑え
て変換効率を向上することが可能となる。
から高い電圧(Ｈ)レベルの出力信号ＶFF2が出力され重
負荷状態を検出したときは、ＭＯＳ-ＦＥＴ(3)がオフ状
態となった後にトランス(2)のフライバックエネルギが
比較的長期間に亘り２次巻線(2b)から整流平滑回路(6)
を介して負荷(8)に供給されるため、トランス(2)のリセ
ット期間が長くなる。これにより、トランス(2)のリセ
ット検出用巻線(2c)に広幅の電圧パルスが発生するの
で、カウンタ回路(52)が広幅の電圧パルスの最初の立ち
下がりを計数したとき、即ちカウンタ回路(52)内の第１
及び第２のＴフリップフロップ(66,67)の各出力信号Ｖ
TF1,ＶTF2がそれぞれ高い電圧(Ｈ)レベル及び低い電圧
(Ｌ)レベルとなったときにオン信号発生回路(53)からＯ
Ｒゲート(71)、リセット優先ＲＳフリップフロップ(17)
及び駆動回路(18)を介してＭＯＳ-ＦＥＴ(3)のゲート端
子に高い電圧(Ｈ)レベルのオン信号ＶFF1を付与するこ
とにより、トランス(2)のリセット期間の終了後にＭＯ
Ｓ-ＦＥＴ(3)をオフ状態からオン状態に切り換える通常
のリンギングチョークコンバータ（ＲＣＣ）動作が行わ
れる。また、負荷状態検出回路(51)から低い電圧(Ｌ)レ
ベルの出力信号ＶFF2が出力され軽負荷状態を検出した
ときは、ＭＯＳ-ＦＥＴ(3)がオフ状態となった後にトラ
ンス(2)のフライバックエネルギが比較的短期間のうち
に２次巻線(2b)から整流平滑回路(6)を介して負荷(8)に
供給されるため、トランス(2)のリセット期間が短くな
る。これにより、トランス(2)のリセット検出用巻線(2
c)にリンギング電圧分を含む狭幅の電圧パルスが発生す
るので、カウンタ回路(52)が狭幅の電圧パルスの２回目
の立ち下がりを計数したとき、即ちカウンタ回路(52)内
の第１及び第２のＴフリップフロップ(66,67)の各出力
信号ＶTF1,ＶTF2がそれぞれ低い電圧(Ｌ)レベル及び高
い電圧(Ｈ)レベルとなったときにオン信号発生回路(53)
からＯＲゲート(71)、リセット優先ＲＳフリップフロッ
プ(17)及び駆動回路(18)を介してＭＯＳ-ＦＥＴ(3)のゲ
ート端子に高い電圧(Ｈ)レベルのオン信号ＶFF1を付与
することにより、ＭＯＳ-ＦＥＴ(3)のオフ期間が延長さ
れ、ＭＯＳ-ＦＥＴ(3)のスイッチング周波数が低下す
る。したがって、ＭＯＳ-ＦＥＴ(3)のオン・オフ回数が
減少し、負荷(8)のインピーダンスが高い軽負荷時にＭ
ＯＳ-ＦＥＴ(3)で発生するスイッチング損失を低減でき
るので、広い負荷の範囲でスイッチング電源装置の変換
効率を向上することが可能となる。また、負荷状態検出
回路(51)内の負荷状態検出用抵抗(57)の電圧ＶRLのレベ
ルが第１の基準電圧ＶR1又は第２の基準電圧ＶR2のレベ
ルから第１の基準電圧ＶR1と第２の基準電圧ＶR2の中間
レベルとなる期間が発生したときでも、ヒステリシス特
性により負荷状態検出回路(51)の出力信号ＶFF2の電圧
レベルが以前の電圧レベルに保持されるので、重負荷状
態と軽負荷状態とを円滑に切り替えることができ、トラ
ンス(2)のコアの振動による騒音を防止できる利点があ
る。また、起動時等でトランス(2)のリセット検出用巻
線(2c)に発生するフライバック電圧ＶFBが極めて小さ
く、フライバック電圧ＶFBの立ち下がりを検出できない
場合は、最大オフ時間設定回路(54)からＭＯＳ-ＦＥＴ
(3)のゲート端子に高い電圧(Ｈ)レベルのオン信号ＭＯ
Ｓ-ＦＥＴF F1が付与され、ＭＯＳ-ＦＥＴ(3)が強制的に
オフ状態からオン状態となる。これにより、負荷(8)の
電圧ＶOが上昇し、これ以降はトランス(2)のリセット検
出用巻線(2c)のフライバック電圧ＶFBの立ち下がりに同
期した通常のリンギングチョークコンバータ（ＲＣＣ）
動作に移行するので、スイッチング電源装置の円滑な起
動が可能となる利点がある。更に、遅延回路(56)でリセ
ット検出用巻線(2c)の電圧ＶFBの立ち下がり時点を遅延
させることにより、ＭＯＳ-ＦＥＴ(3)のドレイン−ソー
ス端子間の電圧ＶDSの最下点とリセット検出用巻線(2c)
の電圧ＶFBの立ち下がり時点とを一致させたので、トラ
ンス(2)のリセット検出用巻線(2c)のフライバック電圧
ＶFBの立ち下がり時にＭＯＳ-ＦＥＴ(3)がオフ状態から
オン状態となり、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース
端子間の電圧ＶDSが最小となる時点でオン状態に切換え
られる。したがって、スイッチング損失を最小限に抑え
て変換効率を向上することが可能となる。
【００２９】本発明の実施態様は前記の実施の形態に限
定されず、種々の変更が可能である。例えば、上記の実
施形態では出力電圧検出回路(10)の検出信号により負荷
(8)の状態を検出する負荷状態検出回路(51)を使用した
形態を示したが、図５に示すように負荷(8)に流れる電
流ＩOを検出する電流検出器(72)を設け、電流検出器(7
2)の検出出力を負荷状態検出回路(51)内の負荷状態検出
用抵抗(57)により負荷状態検出電圧ＶRLに変換して負荷
(8)の状態を検出してもよい。また、上記の実施形態で
は２個の基準電源(58,61)及びコンパレータ(59,62)と１
個の反転器(60)及びＲＳフリップフロップ(63)で１ビッ
トの負荷状態検出回路(51)を構成すると共にＴフリップ
フロップ(66,67)を２段接続してカウンタ回路(52)を構
成した形態を示したが、負荷状態検出回路(51)のビット
数を増加すると共にＴフリップフロップを２段以上接続
してより精密なスイッチング周波数の制御を行なっても
よい。また、上記の実施形態では１次巻線(2a)及び２次
巻線(2b)並びにリセット検出用巻線(2c)がそれぞれ独立
して形成されたトランス(2)を使用した形態を示した
が、リセット検出用巻線(2c)を１次巻線(2a)又は２次巻
線(2b)の一部として構成することも可能である。更に、
上記の実施形態では主スイッチング素子としてＭＯＳ-
ＦＥＴを使用した形態を示したが、バイポーラトランジ
スタ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジス
タ）、Ｊ-ＦＥＴ（接合型電界効果トランジスタ）又は
サイリスタ等も主スイッチング素子として使用すること
も可能である。
定されず、種々の変更が可能である。例えば、上記の実
施形態では出力電圧検出回路(10)の検出信号により負荷
(8)の状態を検出する負荷状態検出回路(51)を使用した
形態を示したが、図５に示すように負荷(8)に流れる電
流ＩOを検出する電流検出器(72)を設け、電流検出器(7
2)の検出出力を負荷状態検出回路(51)内の負荷状態検出
用抵抗(57)により負荷状態検出電圧ＶRLに変換して負荷
(8)の状態を検出してもよい。また、上記の実施形態で
は２個の基準電源(58,61)及びコンパレータ(59,62)と１
個の反転器(60)及びＲＳフリップフロップ(63)で１ビッ
トの負荷状態検出回路(51)を構成すると共にＴフリップ
フロップ(66,67)を２段接続してカウンタ回路(52)を構
成した形態を示したが、負荷状態検出回路(51)のビット
数を増加すると共にＴフリップフロップを２段以上接続
してより精密なスイッチング周波数の制御を行なっても
よい。また、上記の実施形態では１次巻線(2a)及び２次
巻線(2b)並びにリセット検出用巻線(2c)がそれぞれ独立
して形成されたトランス(2)を使用した形態を示した
が、リセット検出用巻線(2c)を１次巻線(2a)又は２次巻
線(2b)の一部として構成することも可能である。更に、
上記の実施形態では主スイッチング素子としてＭＯＳ-
ＦＥＴを使用した形態を示したが、バイポーラトランジ
スタ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジス
タ）、Ｊ-ＦＥＴ（接合型電界効果トランジスタ）又は
サイリスタ等も主スイッチング素子として使用すること
も可能である。
【００３０】
【発明の効果】本発明によれば、負荷のインピーダンス
が高くなり軽負荷状態になるとスイッチング周波数が低
下して主スイッチング素子のオン・オフ回数が減少する
ので、軽負荷時のスイッチング損失を低減でき、広い負
荷の範囲で変換効率を向上することが可能である。ま
た、トランスのリセット検出用巻線の電圧の立ち下がり
時に主スイッチング素子をオフ状態からオン状態にする
ため、主スイッチング素子の両主端子間の電圧が最小と
なる時点でオン状態に切換えることができ、スイッチン
グ損失を最小限に抑えることが可能となる。更に、本発
明はＯＲゲート、ＡＮＤゲート、反転器、コンパレータ
及び各種フリップフロップ等の論理集積回路（ロジック
ＩＣ）を主体として制御回路を構成することができるの
で、消費電力が極めて少ないＣＭＯＳ-ＩＣ（ＣＭＯＳ
型集積回路）で制御回路を構成してスイッチング電源装
置の電力損失を低減することが可能となる。
が高くなり軽負荷状態になるとスイッチング周波数が低
下して主スイッチング素子のオン・オフ回数が減少する
ので、軽負荷時のスイッチング損失を低減でき、広い負
荷の範囲で変換効率を向上することが可能である。ま
た、トランスのリセット検出用巻線の電圧の立ち下がり
時に主スイッチング素子をオフ状態からオン状態にする
ため、主スイッチング素子の両主端子間の電圧が最小と
なる時点でオン状態に切換えることができ、スイッチン
グ損失を最小限に抑えることが可能となる。更に、本発
明はＯＲゲート、ＡＮＤゲート、反転器、コンパレータ
及び各種フリップフロップ等の論理集積回路（ロジック
ＩＣ）を主体として制御回路を構成することができるの
で、消費電力が極めて少ないＣＭＯＳ-ＩＣ（ＣＭＯＳ
型集積回路）で制御回路を構成してスイッチング電源装
置の電力損失を低減することが可能となる。
【図１】 本発明によるスイッチング電源装置の一実施
の形態を示す電気回路図
の形態を示す電気回路図
【図２】 図１の構成の詳細を示す電気回路図
【図３】 重負荷時における図２の各部の電圧及び電流
を示す波形図
を示す波形図
【図４】 軽負荷時における図２の各部の電圧及び電流
を示す波形図
を示す波形図
【図５】 図１の変更実施の形態を示す電気回路図
【図６】 従来のスイッチング電源装置を示す電気回路
図
図
【図７】 重負荷時における図６の各部の電圧及び電流
を示す波形図
を示す波形図
【図８】 軽負荷時における図６の各部の電圧及び電流
を示す波形図
を示す波形図
(1)・・直流電源、 (2)・・トランス、 (2a)・・１次
巻線、 (2b)・・２次巻線、 (2c)・・リセット検出用
巻線、 (3)・・ＭＯＳ-ＦＥＴ（主スイッチング素
子）、 (4)・・整流ダイオード、 (5)・・平滑コンデ
ンサ、 (6)・・整流平滑回路、 (7)・・制御回路、
(8)・・負荷、 (9)・・フォトカプラ、 (9a)・・発光
部、 (9b)・・受光部、 (10)・・出力電圧検出回路、
(11)・・カレントミラー回路、 (12)・・オン時間設
定用コンデンサ、 (13)・・基準電源、 (14)・・コン
パレータ、 (15)・・電圧立ち上がり検出回路、 (16)
・・発振回路、 (17)・・リセット優先ＲＳフリップフ
ロップ、 (18)・・駆動回路、 (19)・・オン時間決定
回路、 (20,21)・・逆流防止用ダイオード、 (22)・
・抵抗、 (23)・・放電用ＭＯＳ-ＦＥＴ、 (24)・・
反転器、 (51)・・負荷状態検出回路（負荷状態検出手
段）、 (52)・・カウンタ回路（カウンタ手段）、 (5
3)・・オン信号発生回路（オン信号発生手段）、 (54)
・・最大オフ時間設定回路（最大オフ時間設定手段）、
(55)・・ＯＲゲート、 (56)・・遅延回路、 (57)・
・負荷状態検出用抵抗、 (58)・・第１の基準電源、
(59)・・第１の負荷状態検出用コンパレータ、 (60)・
・反転器、 (61)・・第２の基準電源、 (62)・・第２
の負荷状態検出用コンパレータ、 (63)・・ＲＳフリッ
プフロップ、 (64)・・基準電源、 (65)・・エッジ検
出用コンパレータ、 (66)・・第１のＴフリップフロッ
プ、 (67)・・第２のＴフリップフロップ、 (68)・・
第１のＡＮＤゲート、 (69)・・反転器、 (70)・・第
２のＡＮＤゲート、(71)・・ＯＲゲート、 (72)・・電
流検出器
巻線、 (2b)・・２次巻線、 (2c)・・リセット検出用
巻線、 (3)・・ＭＯＳ-ＦＥＴ（主スイッチング素
子）、 (4)・・整流ダイオード、 (5)・・平滑コンデ
ンサ、 (6)・・整流平滑回路、 (7)・・制御回路、
(8)・・負荷、 (9)・・フォトカプラ、 (9a)・・発光
部、 (9b)・・受光部、 (10)・・出力電圧検出回路、
(11)・・カレントミラー回路、 (12)・・オン時間設
定用コンデンサ、 (13)・・基準電源、 (14)・・コン
パレータ、 (15)・・電圧立ち上がり検出回路、 (16)
・・発振回路、 (17)・・リセット優先ＲＳフリップフ
ロップ、 (18)・・駆動回路、 (19)・・オン時間決定
回路、 (20,21)・・逆流防止用ダイオード、 (22)・
・抵抗、 (23)・・放電用ＭＯＳ-ＦＥＴ、 (24)・・
反転器、 (51)・・負荷状態検出回路（負荷状態検出手
段）、 (52)・・カウンタ回路（カウンタ手段）、 (5
3)・・オン信号発生回路（オン信号発生手段）、 (54)
・・最大オフ時間設定回路（最大オフ時間設定手段）、
(55)・・ＯＲゲート、 (56)・・遅延回路、 (57)・
・負荷状態検出用抵抗、 (58)・・第１の基準電源、
(59)・・第１の負荷状態検出用コンパレータ、 (60)・
・反転器、 (61)・・第２の基準電源、 (62)・・第２
の負荷状態検出用コンパレータ、 (63)・・ＲＳフリッ
プフロップ、 (64)・・基準電源、 (65)・・エッジ検
出用コンパレータ、 (66)・・第１のＴフリップフロッ
プ、 (67)・・第２のＴフリップフロップ、 (68)・・
第１のＡＮＤゲート、 (69)・・反転器、 (70)・・第
２のＡＮＤゲート、(71)・・ＯＲゲート、 (72)・・電
流検出器
Claims (4)
- 【請求項１】 直流電源に対して直列に接続されたトラ
ンスの１次巻線及び主スイッチング素子と、前記トラン
スの２次巻線に接続され且つ直流出力を負荷に供給する
整流平滑回路と、前記１次又は２次巻線と電磁的に結合
するリセット検出用巻線と、前記主スイッチング素子を
オン・オフ制御する制御回路とを備え、前記制御回路
は、前記主スイッチング素子がオフした後に前記リセッ
ト検出用巻線に発生する電圧により前記トランスのリセ
ット期間を検出し、該リセット期間の終了後に前記主ス
イッチング素子をオン状態にし、前記負荷の電圧のレベ
ルが基準電圧のレベルを超えたときに前記主スイッチン
グ素子をオフ状態にすることにより、前記直流出力のレ
ベルを一定に保持するスイッチング電源装置において、 前記制御回路は、前記負荷の電圧又は前記負荷に流れる
電流により前記負荷の軽負荷状態又は該軽負荷以外の状
態を検出する負荷状態検出手段と、前記リセット検出用
巻線の電圧の立ち下がり回数を計数するカウンタ手段
と、前記負荷状態検出手段が軽負荷状態を検出し且つ前
記トランスのリセット期間終了後に前記カウンタ手段が
前記リセット検出用巻線のフライバック電圧の２回目以
降の立ち下がりを計数したとき又は前記負荷状態検出手
段が前記軽負荷以外の状態を検出し且つ前記カウンタ手
段が前記リセット検出用巻線のフライバック電圧の最初
の立ち下がりを計数したときに前記主スイッチング素子
の制御端子にオン信号を付与するオン信号発生手段とを
備えたことを特徴とするスイッチング電源装置。 - 【請求項２】 前記負荷状態検出手段は、前記負荷の電
圧又は前記負荷に流れる電流に対してヒステリシス特性
を有する請求項１に記載のスイッチング電源装置。 - 【請求項３】 前記制御回路は、前記主スイッチング素
子がオフしてからスイッチング周期内に前記カウンタ手
段から計数信号が出力されないとき、前記主スイッチン
グ素子の制御端子にオン信号を付与する最大オフ時間設
定手段を備えた請求項１又は２に記載のスイッチング電
源装置。 - 【請求項４】 前記制御回路は、前記リセット検出用巻
線の電圧の立ち下がり時点を遅延させる遅延回路を有
し、前記主スイッチング素子の両主端子間に印加される
電圧の最下点と前記リセット検出用巻線の電圧の立ち下
がり時点とが略一致するようにした請求項１〜３の何れ
か１項に記載のスイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106678A JP3412155B2 (ja) | 2001-04-05 | 2001-04-05 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106678A JP3412155B2 (ja) | 2001-04-05 | 2001-04-05 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002315325A JP2002315325A (ja) | 2002-10-25 |
| JP3412155B2 true JP3412155B2 (ja) | 2003-06-03 |
Family
ID=18959138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001106678A Expired - Lifetime JP3412155B2 (ja) | 2001-04-05 | 2001-04-05 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3412155B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4682647B2 (ja) * | 2005-03-07 | 2011-05-11 | サンケン電気株式会社 | スイッチング電源装置 |
| US20070047270A1 (en) * | 2005-09-01 | 2007-03-01 | Creative Technology Ltd. | Load detector for an AC-AC power supply |
| CN103728572B (zh) * | 2014-01-10 | 2016-06-01 | 矽力杰半导体技术(杭州)有限公司 | 一种负载检测方法、检测电路及应用其的开关电源 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000324823A (ja) | 1999-05-12 | 2000-11-24 | Sharp Corp | スイッチング電源装置 |
-
2001
- 2001-04-05 JP JP2001106678A patent/JP3412155B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000324823A (ja) | 1999-05-12 | 2000-11-24 | Sharp Corp | スイッチング電源装置 |
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|---|---|
| JP2002315325A (ja) | 2002-10-25 |
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