JP3415502B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤＲＡＭ（Dynamic
Random Access Memory）などに代表される半導体記憶装
置に関するものであり、特に、２値を越える多値のデー
タをメモリセルに記憶する半導体記憶装置に関するもの
である。

【０００２】

【従来の技術】多値の半導体記憶装置に関する第１の従
来技術として例えば特開平９−３２０２８０号公報には
４値のＤＲＡＭが開示されている。図２１はこのＤＲＡ
Ｍの全体構成の中から１個分のメモリセルと当該メモリ
セルに対する読み出し／書き込みを行うための回路を抽
出したものであって、上記公報に示されている回路をさ
らに簡略化して描いたものである。そこでメモリセルか
らの読み出し動作の概略について以下に説明する。

【０００３】なお、図示したメモリセル１００は自身に
記憶されるデータに応じた電位を保持するものであり、
例えば電源電位をＶＣＣとしたときに、データ“０
０”，“０１”，“１０”，“１１”に対応してそれぞ
れ“０”，“（１／３）ＶＣＣ”，“（２／３）ＶＣ
Ｃ”，“ＶＣＣ”を保持する。また、この第１の従来技
術では主ビット線および副ビット線からなる階層化ビッ
ト線構造を採用するとともに、図示を省略した主センス
アンプおよび副センスアンプ１０１からなるセンスアン
プ構造を採っている。

【０００４】まず、主ビット線ＧＢＬＴ，ＧＢＬＮおよ
び副ビット線ＢＬＴＵ，ＢＬＴＬ，ＢＬＮＵ，ＢＬＮＬ
を何れも“（１／２）ＶＣＣ”にプリチャージしてお
く。次に、信号ＴＧＬを“Ｌ”レベルにすることでトラ
ンジスタ（以後、「Ｔｒ」と略記する場合がある）Ｑ１
００，ＴｒＱ１０１をオフにする。これにより、副セン
スアンプ１０１を挟んで副ビット線ＢＬＴＵ，ＢＬＴＬ
間および副ビット線ＢＬＮＵ，ＢＬＮＬ間を互いに切り
離す。次に、ワード線ＷＬを活性化させてメモリセル１
００に保持されている電位を副ビット線ＢＬＴＵ上に読
み出して、メモリセル１００が記憶しているデータに応
じた電位差を副ビット線ＢＬＮＵ，ＢＬＴＵ間に生じさ
せる。

【０００５】次に、リードスイッチに相当する信号ＲＳ
を“Ｈ”レベルにして副センスアンプ１０１内のＴｒＱ
１０２，ＴｒＱ１０３をオンさせる。すると、副センス
アンプ１０１は副ビット線ＢＬＮＵ，ＢＬＴＵ間の電位
差に応じたセンス結果をＴｒＱ１０４，ＴｒＱ１０５お
よび上述したＴｒＱ１０３，ＴｒＱ１０２を通じて主ビ
ット線ＧＢＬＴ，ＧＢＬＮにそれぞれ伝達する。そこで
信号ＲＳを“Ｌ”レベルに戻するとともに、図示しない
主センスアンプで主ビット線ＧＢＬＴ，ＧＢＬＮ間の電
位差を増幅して上位ビットの読み出しを行う。このとき
同時に信号ＣＰＳを“Ｈ”レベルにしてＴｒＱ１０６，
ＴｒＱ１０７をオンさせて、メモリセル１００の“１／
３”の容量値（図中の“１／３Ｃｓ”）を持つキャパシ
タ１０２，１０３を通じて、主ビット線ＧＢＬＴ，ＧＢ
ＬＮの電位変動を副ビット線ＢＬＮＵ，ＢＬＴＵにそれ
ぞれ伝える。

【０００６】これによって、メモリセル１００の記憶し
ているデータが“１０”又は“０１”であれば、副ビッ
ト線ＢＬＮＵ，ＢＬＴＵ間の電位の大小関係が逆転す
る。この後、信号ＣＰＳを“Ｌ”レベルに戻して主ビッ
ト線ＧＢＬＴ，ＧＢＬＮと副ビット線ＢＬＮＵ，ＢＬＴ
Ｕの間を切り離すとともに、信号ＴＧＵを“Ｌ”レベル
にしてＴｒＱ１０８，ＴｒＱ１０９をオフさせて副ビッ
ト線ＢＬＴＵ，ＢＬＮＵと副センスアンプ１０１の間を
切り離す。次に、信号ＷＳＵを“Ｈ”レベルにしてＴｒ
Ｑ１１０，ＴｒＱ１１１をオンとして、増幅された主ビ
ット線ＧＢＬＴ，ＧＢＬＮの電位をそれぞれ副ビット線
ＢＬＴＵ，ＢＬＮＵに書き込む。次に、信号ＷＳＵを
“Ｌ”レベルに戻した後に、信号ＲＳを“Ｈ”レベルと
して副ビット線ＢＬＮＬ，ＢＬＴＬの電位差に応じたセ
ンス結果を主ビット線ＧＢＬＴ，ＧＢＬＮに伝達して、
上位ビットの場合と同様にして下位ビットの読み出しを
行う。

【０００７】次に、信号ＷＳＬを“Ｈ”レベルにしてＴ
ｒＱ１１２，ＴｒＱ１１３をオンさせて、主ビット線Ｇ
ＢＬＴ，ＧＢＬＮの電位を副ビット線ＢＬＴＬ，ＢＬＮ
Ｌに書き込む。このとき同時に信号ＴＧＬを“Ｈ”レベ
ルにしてＴｒＱ１００，ＴｒＱ１０１をオンさせてお
く。次いで、信号ＴＧＵを“Ｈ”レベルにして副ビット
線ＢＬＴＵ，ＢＬＴＬ間および副ビット線ＢＬＮＵ，Ｂ
ＬＮＬ間を接続する。その結果、両ビット線の容量結合
がなされ、副ビット線ＢＬＴＵの電位は読み出し前にメ
モリセル１００に保持されていた電位と等しくなる。そ
こで、ワード線ＷＬを活性化させて上記読み出し動作で
破壊されたメモリセル１００の電位を副ビット線ＢＬＴ
Ｕから再書き込みする。

【０００８】一方、多値の半導体記憶装置に関する第２
の従来技術として、例えば「Masakazu Aoki et al.，A
16-Levels/Cell Dynamic Memory, IEEE Internationl S
olid-State Circuits Conference(ISSCC) 1985, Digest
of Technical Papers, pp.246-247」に開示された技術
が挙げられる。この文献には、メモリセルの記憶データ
に応じてワード線の電位を振って階段状に変化させてゆ
くことにより、メモリセルの記憶された多値データの読
み出しやメモリセルに対する多値データの書き込みを行
う手法が開示されている。

【０００９】

【発明が解決しようとする課題】以上のように、第１の
従来技術では上位ビットのセンス結果を下位ビットのセ
ンスためにフィードバックするようにしている。このた
めに第１の従来技術ではフィードバック用のキャパシタ
を個々の副センスアンプに対応して設けておく必要があ
る。ここで、上述したようにフィードバック用のキャパ
シタはメモリセルの容量値Ｃｓの“１／３”に相当する
容量値“１／３Ｃｓ”であって、通常のメモリセルとは
異なるものが要求される。こうした特殊な容量値を持っ
たキャパシタを実現するために、第１の従来技術では、
メモリセルが備えているのと同等のキャパシタを３個直
列に接続して実効的に上記キャパシタを実現するように
している。しかしながら、このようにキャパシタを直列
接続して実現すると大きな面積が必要となってしまって
コストを上昇させてしまうことにもなる。

【００１０】この点において、上記容量値のキャパシタ
をトランジスタのゲート容量で作ることも考えられなく
はない。しかしながら、ゲート容量のバラツキの特性と
メモリセル容量のバラツキの特性は互いに異なっている
ため、ゲート容量で実現する手法では容量値のバラツキ
が許容範囲外となってしまい、実際の製品への適用は現
実には困難である。また、こうした容量のバラツキの問
題に加えて、上述したフィードバック用のキャパシタの
容量値のバラツキがさらに歩留まりに影響を与えてしま
うことも問題である。しかも、主センスアンプに比べて
多数存在する副センスアンプにそれぞれ対応させてフィ
ードバック用のキャパシタを設ける必要があるため、上
述したような問題はさらに顕著なものとなる。

【００１１】一方、上述した第２の従来技術では、ＳＳ
Ａよりもはるかに数が多いメモリセルの持つ閾値のバラ
ツキが動作マージンに影響してしまうので歩留まりが悪
いという問題がある。本発明は上記の点に鑑みてなされ
たものであり、その目的は、フィードバック用のキャパ
シタを必要としたりワード線の電位を階段状に変化させ
たりする必要がなく、面積が小さく低コストで歩留まり
の良い多値の半導体記憶装置を提供することにある。

【００１２】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、メモリセルアレイを構成
する複数のサブアレイの各々に設けられ、メモリセルに
記憶される多値データの各値に対応する電位をそれぞれ
記憶するダミーセル対と、前記各サブアレイに設けら
れ、選択したワード線によって活性化されるメモリセル
が前記複数のサブアレイのうちの何れに属するかに応じ
て、副ビット線経由で前記メモリセルから読み出した前
記多値データの電位をセンスして主ビット線に出力する
メモリ副センスアンプ（以下ＳＳＡ）として動作する
か、あるいは、副ビット線対を経由して前記ダミーセル
対から読み出した電位をバランスさせることで、前記多
値データ間を識別するリファレンスレベルを生成して前
記主ビット線と異なる主ビット線に出力するダミーＳＳ
Ａとして動作する複数のＳＳＡと、前記各主ビット線に
出力された前記多値データの電位及び前記各リファレン
スレベルに基づいて該多値データの値を判定する主セン
スアンプ（以下ＭＳＡ）とを具備することを特徴として
いる。また、請求項２記載の発明は、請求項１記載の発
明において、複数の前記ダミーＳＳＡは前記各リファレ
ンスレベルを前記主ビット線へ時分割で順次出力してゆ
き、前記ＭＳＡは、前記多値データの電位を前記各リフ
ァレンスレベルと逐次的に比較してゆくことで前記多値
データの値を判定することを特徴としている。また、請
求項３記載の発明は、請求項１記載の発明において、同
一のワード線で駆動されるメモリセルをセンスする複数
の前記メモリＳＳＡの出力を同一の主ビット線に時分割
で供給するとともに、複数の前記ダミーＳＳＡがセンス
する前記ダミーセル対を同一のダミーワード線対で駆動
して、前記主ビット線とは異なる別々の主ビット線に前
記各リファレンスレベルをそれぞれ供給し、前記複数の
メモリＳＳＡの何れか及び前記複数のダミーＳＳＡから
前記各多値データの電位及び全ての前記リファレンスレ
ベルを同時に出力して、前記ＭＳＡが前記各メモリＳＳ
Ａによってセンスされた前記各多値データの値を判定す
る動作を、時分割で供給される前記複数のメモリＳＳＡ
の出力の各々について順次行うことを特徴としている。

【００１３】また、請求項４記載の発明は、請求項１記
載の発明において、同一のワード線で駆動されるメモリ
セルをセンスする複数の前記メモリＳＳＡの出力を複数
の主ビット線にそれぞれ供給するとともに、複数の前記
ダミーＳＳＡがセンスする前記ダミーセル対を同一のダ
ミーワード線対で駆動して、前記複数の主ビット線とは
異なる別々の主ビット線に前記各リファレンスレベルを
供給して前記複数のＭＳＡにそれぞれ分配し、前記複数
のメモリＳＳＡ及び前記複数のダミーＳＳＡから全ての
前記多値データの電位及び全ての前記リファレンスレベ
ルを同時に出力して、前記複数のＭＳＡが前記複数のメ
モリＳＳＡによってセンスされた全ての前記多値データ
の値を同時に判定することを特徴としている。また、請
求項５記載の発明は、請求項１〜４の何れかの項記載の
発明において、前記メモリＳＳＡは、前記多値データを
読み出すための副ビット線と対になる副ビット線上に前
記多値データの最上位ビットを識別するためのリファレ
ンスレベルを生成して出力し、該リファレンスレベルを
前記多値データの電位を出力する主ビット線とは異なる
主ビット線へ出力することを特徴としている。

【００１４】また、請求項６記載の発明は、請求項５記
載の発明において、前記ＭＳＡは、前記多値データの電
位及び該多値データの最上位ビットを識別するリファレ
ンスレベルがそれぞれ載せられる２本の主ビット線のう
ち、選択されたメモリセルのデータの電位が該２本の主
ビット線の何れに読み出されるかに応じて、該２本の主
ビット線上の電位を入れ替えてセンスすることを特徴と
している。また、請求項７記載の発明は、請求項６又は
７記載の発明において、前記ＭＳＡは、所定の条件下で
発生するノイズがワード線を介して伝搬することで前記
副ビット線上に生じるノイズが治まる所定時間を経過し
た後に、前記ダミーＳＳＡの出力するリファレンスレベ
ルと前記メモリセルのデータの電位を比較するととも
に、該比較に先行して、前記メモリＳＳＡの出力するリ
ファレンスレベルと前記メモリセルのデータの電位を比
較することを特徴としている。また、請求項８記載の発
明は、請求項１〜７の何れかの項記載の発明において、
前記ＳＳＡは、前記副ビット線の対の電位をそれぞれセ
ンスするセンストランジスタ対の間に存在する閾値電圧
の相違に起因するオフセットをキャンセルするためのオ
フセットキャンセル手段を有することを特徴としてい
る。また、請求項９記載の発明は、請求項１〜８の何れ
かの項記載の発明において、前記多値データの各値に対
応する電位のうち、接地電位及び内部電源電位を除く電
位を同一の所定電位だけ低く設定することを特徴として
いる。

【００１５】 また、請求項１０記載の発明は、請求項
１〜９の何れかの項記載の発明において、前記各ダミー
ＳＳＡには、前記ダミーセル対以外にリダンダンシ用の
ダミーセル対が副ビット線対を介して接続されているこ
とを特徴としている。また、請求項１１記載の発明は、
請求項１〜１０の何れかの項記載の発明において、半導
体記憶装置の外部から供給される外部電源電位に基づい
て、前記多値データの各値に対応する電位のうち、接地
電位及び内部電源電位を除く電位をそれぞれ生成する疑
似電源回路を有することを特徴としている。また、請求
項１２記載の発明は、請求項１１記載の発明において、
スタンバイ状態にある前記副ビット線を前記疑似電源回
路で生成した電位で充電することを特徴としている。ま
た、請求項１３記載の発明は、請求項１１又は１２記載
の発明において、前記ＭＳＡは、前記判定によって得た
前記多値データの電位に対応した前記疑似電源回路の出
力を利用して、前記メモリセルからの読み出しの過程で
行われる前記メモリセルへの再書き込みを行うことを特
徴としている。また、請求項１４記載の発明は、請求項
１２記載の発明において、前記疑似電源回路の生成する
電位で充電された前記副ビット線の対の電位をバランス
させることで、前記多値データの最上位ビットを識別す
る請求項５記載のリファレンスレベルを生成することを
特徴としている。また、請求項１５記載の発明は、請求
項１〜１４の何れかの項記載の発明において、前記メモ
リセルからの読み出しの過程で行われる前記ダミーセル
対への再書き込みを前記ダミーＳＳＡで行うことを特徴
としている。また、請求項１６記載の発明は、請求項１
〜１５の何れかの項記載の発明において、前記ダミーセ
ル対と該ダミーセル対を駆動するダミーワード線対がそ
れぞれ前記メモリセルと該メモリセルを駆動するワード
線と同じ特性になっていることを特徴としている。ま
た、請求項１７記載の発明は、請求項１〜１６の何れか
の項記載の発明において、前記多値データの各値に対応
する各電位は、隣接する電位間の電位差が互いに異なっ
ていることを特徴としている。

【００１６】

【発明の実施の形態】以下、図面を参照して本発明の各
実施形態について説明する。なお、以下に説明する各実
施形態では多値の半導体記憶装置の具体例として４値の
ＤＲＡＭを取り上げることにするが、本発明はこうした
形態にのみ限定されるものではなく、任意数の多値レベ
ルを記憶する半導体記憶装置に適用することが可能であ
る。

【００１７】〔第１実施形態〕図１は本実施形態による
ＤＲＡＭの要部の構成を示したブロック図であって、第
１の従来技術と同じくメモリセル及びセンスアンプに関
連する部分だけを抽出して描いている。図示した以外の
回路については一般的な多値のＤＲＡＭが備える回路と
同等の機能のものを使用することができる。また、ＤＲ
ＡＭのメモリセルアレイは多数のサブアレイに分割され
て構成されるが、同図ではこれら多数のサブアレイのう
ち、ある特定のサブアレイに属するメモリセルの読み出
し／書き込みを行うときに活性化される３個のサブアレ
イのみを示してある。

【００１８】本発明の各実施形態におけるＤＲＡＭでも
階層化されたビット線構造を採用しており、相補になっ
た１組の主ビット線の対および相補になった４本の副ビ
ット線の対を単位とした構成例を想定している。主ビッ
ト線にはアルミなどの金属配線が使用され、副ビット線
にはより高抵抗のシリサイドなどが使用される。また、
ビット線の構造に対応するように、センスアンプは主セ
ンスアンプ（メインセンスアンプ：以下「ＭＳＡ」と略
称する）および副センスアンプ（サブセンスアンプ：以
下「ＳＳＡ」と略称する）で構成されている。ＭＳＡ及
びＳＳＡはサブアレイと同様に図示した以外にも多数存
在しているが、４値のＤＲＡＭでは１個のＭＳＡ及び３
個のＳＳＡを単位として読み出し／書き込みが行われる
ため、上述したように３個のサブアレイのみを描いてい
る。

【００１９】以下さらに詳述すると、符号ＷＬはワード
線であって図示の都合から図１では１本のみ示している
が、実際には１サブアレイ当たり６４本〜５１２本程度
のワード線が配線されている。次に、符号ＧＢＬＴ０，
ＧＢＬＮ０は主ビット線であり、符号ＢＬＴｘ０，ＢＬ
Ｎｘ０（ｘ＝０〜３）は副ビット線である。本実施形態
では１組の主ビット線対に対して４組の副ビット線対が
設けられており、これら副ビット線でＳＳＡおよびＭＳ
Ａを共有している。なお、主ビット線ＧＢＬＴ０，ＧＢ
ＬＮ０のように２つの信号名の相違が「Ｔ」と「Ｎ」の
みであるものは両信号が互いに相補（True/Not）である
ことを意味している。もっとも、後掲する各種のタイミ
ングチャートにも示すように、互いに相補となっている
信号が常に True/Not の関係にあるわけではないことに
留意する必要がある。また、これ以降の説明において、
例えば４本の副ビット線ＢＬＴｘ０（ｘ＝０〜３）を総
称するときに単に「ＢＬＴｘ０」と表記することがあ
る。

【００２０】次に、ワード線ＷＬと４本の副ビット線Ｂ
ＬＮｘ０の交差した部分には一般的な多値のＤＲＡＭに
備えられているのと同様のメモリセル（図中の○）が配
置されている。ここで、ＤＲＡＭ内部で使用される内部
電源電位をＶＣＣとすると、メモリセルに保持される４
値のデータ“１１”，“１０”，“０１”，“００”に
対応する電位はそれぞれ“０”，“（１／３）ＶＣ
Ｃ”，“（２／３）ＶＣＣ”，“ＶＣＣ”となる〔図２
（ａ）なども参照のこと〕。なお、本実施形態ではデー
タと電位の関係を通常とは逆にしてあるが、当業者であ
れば適宜回路変更を行うことによって、通常のように例
えばデータ“１１”を電位“ＶＣＣ”に対応させること
も可能である。また、これ以降の説明では“（１／３）
ＶＣＣ”等を“１／３ＶＣＣ”等と略記することとし、
これら以外の電位についても同様の表記とする。

【００２１】次に、ＳＳＡ１０はワード線ＷＬに接続さ
れているメモリセルの保持データをセンスするととも
に、メモリセルの保持データが“１ｘ”／“０ｘ”の何
れかを識別するためのリファレンスレベルを生成し、当
該リファレンスレベル，保持データに対応する電位をそ
れぞれ信号ＲＳ０Ｔ，ＲＳ０Ｎに従って主ビット線ＧＢ
ＬＴ０，ＧＢＬＮ０に出力する。次に、符号ＤＷＬＮ
１，ＤＷＬＴ１，ＤＷＬＮ２，ＤＷＬＴ２は何れもダミ
ーワード線であって、各ダミーワード線と副ビット線の
交差する部分には何れもダミーセル（図中の○）が配置
されている。これらダミーセルは上述したメモリセルと
全く同様のセルを用いることができ、セル内のキャパシ
タの容量値といった各種の特性もメモリセルと同一にし
てある。ここで、同一のダミーワード線に接続されてい
るダミーセルには全て同一の電位が書き込まれる、その
一方で、異なるダミーワード線に接続されているダミー
セルには互いに異なる電位が書き込まれる。具体的に言
うと、ダミーワード線ＤＷＬＮ１，ＤＷＬＴ１，ＤＷＬ
Ｎ２，ＤＷＬ２２に接続されるダミーセルにはそれぞれ
“０”，“１／３ＶＣＣ”，“２／３ＶＣＣ”，“ＶＣ
Ｃ”が書き込まれる。

【００２２】そして、ＳＳＡ１１はダミーワード線ＤＷ
ＬＴ１，ＤＷＬＮ１に接続されたダミーセル対の保持電
位に基づいて、メモリセルの保持データが“１０”／
“１１”の何れであるのかを識別するためのリファレン
スレベルを生成し、これを信号ＲＳ１Ｔ，ＲＳ１Ｎに従
って主ビット線ＧＢＬＴ０，ＧＢＬＮ０に出力する。同
様に、ＳＳＡ１２はダミーワード線ＤＷＬＴ２，ＤＷＬ
Ｎ２に接続されたダミーセル対の保持電位に基づいて、
メモリセルの保持データが“００”／“０１”の何れで
あるのかを識別するためのリファレンスレベルを生成
し、これを信号ＲＳ２Ｔ，ＲＳ２Ｎに従って主ビット線
ＧＢＬＴ０，ＧＢＬＮ０の出力する。なお、ＳＳＡ１０
〜ＳＳＡ１２の構成そのものは何れも同一であって、選
択したワード線によって活性化される各メモリセルがど
のサブアレイに存在するかに応じて、各ＳＳＡがＳＳＡ
１０〜ＳＳＡ１２のうちの何れの役割を果たすようにな
るかが定まる。また、これらＳＳＡの詳細な構成につい
ては後述する。また、同図では各ダミーワード線対に４
組のダミーセル対が設けられているが、実際にはそれぞ
れ最低１組のダミーセル対があれば良い。このため、残
りの３組のダミーセル対は、デフォルトで使用されるダ
ミーセル対が不良となったときの代替となる（リダンダ
ンシの）ダミーセル対として使用することが可能であ
る。

【００２３】次に、ＭＳＡ１３はＳＳＡ１０〜ＳＳＡ１
２によるセンス結果に基づいてメモリセルの保持データ
の値を判別して、その上位ビットＵＰＢＩＴ及び下位ビ
ットＬＷＢＩＴを独立に出力する。ちなみに、このＭＳ
Ａ１３の詳細な構成についてもＳＳＡの詳細構成ととも
に後述することとする。なお、図１では図示を簡潔化す
るために、活性化されるワード線及びダミーワード線の
みを示してある。すなわち、実際には後掲する図３に示
されている通り、各サブアレイにはいずれも複数本数の
ワード線と２本のダミーワード線が配線されている。こ
れらのうち、図１では一番上のサブアレイにおいてワー
ド線ＷＬのみが活性化され、真ん中のサブアレイにおい
てダミーワード線ＤＷＬＮ１，ＤＷＬＴ１のみが活性化
され、一番下のサブアレイにおいてダミーワード線ＤＷ
ＬＮ２，ＤＷＬＴ２のみが活性化される。

【００２４】ここで、図２を参照してメモリセル／ダミ
ーセルに保持される電位とデータ間を識別するためのリ
ファレンスレベルの関係などについて説明する。図中、
「Memory Cell」はメモリセルに保持される各データに
対応した電位，「SBL」は副ビット線上の電位，「GBL」
は主ビット線上の電位，「Dummy Cell」 はダミーセル
に書き込まれて保持される各データ対応の電位である。
さらに詳述すると、同図（ａ）においてメモリセルの保
持データと電位の関係は上述した通りになっている。ま
た、メモリセルから副ビット線上に読み出しがなされる
と、その電位は「SBL 」で示したように“１／３ＶＣ
Ｃ”弱〜“２／３ＶＣＣ”強の範囲となる。さらに、副
ビット線から主ビット線に読み出されたときの電位は
「GBL」 で示したようにおおよそ“１／６ＶＣＣ”〜
“５／６ＶＣＣ”の範囲となる。

【００２５】一方、図２（ｂ）はダミーセルに書き込ま
れた電位に基づいて生成されたリファレンスレベルが副
ビット線上，主ビット線上に順次読み出されてゆくとき
の電位を同図（ａ）に準じて示したものである。図２
（ｂ）のうち、ダミーセルに書き込まれる電位とデータ
の関係は上述した通りになっている。また、副ビット線
上のリファレンスレベルは、同図（ａ）に示した副ビッ
ト線上のデータレベルのうち隣接している２つのレベル
のほぼ中間の電位になっている。同様にして、主ビット
線上のリファレンスレベルも、同図（ａ）に示した主ビ
ット線上のデータレベルのうち隣接している２つのレベ
ルのほぼ中間の電位になっている。なお、後述するよう
にＳＳＡによるセンスによって論理レベルが反転するこ
とになるが、図２では理解を容易にするためにこの点を
考慮しないで図示してある。

【００２６】次に、図３を参照してＳＳＡの詳細構成に
ついて説明する。なお、図３において図１に示したもの
と同じ構成要素については同一の符号を付してある。ま
た、前述したように図１では活性化されるワード線，ダ
ミーワード線のみを示していたが、図３では各ＳＳＡに
配線されている“ｎ（自然数）＋１”本のワード線ＷＬ
００〜ＷＬｎ０と２本のダミーワード線ＤＷＬＴ０，Ｄ
ＷＬＮ０を描いてある。なお、ダミーワード線ＤＷＬＮ
０は図１の信号ＤＷＬＮ１，ＤＷＬＮ２に対応し、ダミ
ーワード線ＤＷＬＴ０は同図の信号ＤＷＬＴ１，ＤＷＬ
Ｔ２に対応している。このほか、信号ＲＳＴ０は同図の
信号ＲＳｘＴ（ｘ＝０〜２）に対応するとともに、信号
ＲＳＮ０は同図の信号ＲＳｘＮ（ｘ＝０〜２）に対応し
ている。

【００２７】次に、信号ＴＧｘ０（ｘ＝０〜３）は４組
の副ビット線ＢＬＴｘ０，ＢＬＮｘ０の対の中から何れ
かを選択して信号線ＢＬＳＴ０，ＢＬＳＮ０につなぐた
めの信号である。そのために、ＴｒＱ１，ＴｒＱ２は信
号ＴＧ００を“Ｈ”レベルにすることで、副ビット線Ｂ
ＬＴ００，ＢＬＮ００の対をそれぞれ信号線ＢＬＳＴ
０，ＢＬＳＮ０に接続する。なお、これらＴｒＱ１，Ｔ
ｒＱ２を含めて、特記しない限り全てのトランジスタは
ｎチャンネルＭＯＳＦＥＴ（金属酸化物半導体電界効果
トランジスタ）である。ＴｒＱ３〜ＴｒＱ８もＴｒＱ
１，ＴｒＱ２と同等の機能のものであって、信号ＴＧ１
０，ＴＧ２０，ＴＧ３０をそれぞれ“Ｈ”レベルにする
ことで、それぞれに対応する副ビット線対を信号線ＢＬ
ＳＴ０，ＢＬＳＮ０と接続する。なお、ＳＳＡ１０では
信号ＴＧｘ０のうちの何れかを“Ｈ”レベルにして４組
の副ビット線対を時分割で切り替えてゆくことになる。
一方、ＳＳＡ１１，ＳＳＡ１２では、不良でないダミー
セルの接続された何れかのビット線対を信号ＴＧｘ０の
何れかを活性化することによって選択する。

【００２８】次に、信号ＰＣＬ０は信号線ＢＬＳＴ０，
ＢＬＳＮ０を“１／２ＶＣＣ”にプリチャージする際
に、これら信号線の電位を速やかに“１／２ＶＣＣ”へ
落ち着かせるために活性化させる信号である。すなわ
ち、信号ＰＣＬ０を“Ｈ”レベルにすると、ＴｒＱ９，
ＴｒＱ１０がオンして信号線ＢＬＳＴ０，ＢＬＳＮ０に
信号ＨＶＣＤを接続する。この信号ＨＶＣＤの電位は
“１／２ＶＣＣ”であって、ＤＲＡＭ内部に設けられた
図示しない疑似電源回路から供給される。なお、信号Ｈ
ＶＣＤを生成する疑似電源回路の出力はメモリセルを構
成しているキャパシタの対極（すなわち、セルトランジ
スタに接続されているのとは反対側の端子）にも接続さ
れており、これが上記疑似電源回路を安定化させる役割
を担っている。次に、ＴｒＱ１１は信号ＰＢＬ０を
“Ｈ”レベルとすることで、信号線ＢＬＳＴ０，ＢＬＳ
Ｎ０をショートさせてこれら信号線上の電位をバランス
させるためのものである。

【００２９】なお、本実施形態では、通常のＤＲＡＭの
ようにスタンバイ状態において副ビット線を“１／２Ｖ
ＣＣ”にプリチャージしておきこれをそのままリファレ
ンスレベルとすることはしていない。その代わり本実施
形態では、後に詳述するように、副ビット線ＢＬＴｘ
０，ＢＬＮｘ０をそれぞれ電位Ｖ３Ｑ（＝２／３ＶＣ
Ｃ），Ｖ１Ｑ（＝１／３ＶＣＣ）に充電しておき、これ
ら電位をバランスさせることによって“１／２ＶＣＣ”
の電位を作るようにしている。このようにするのは次の
ような理由によるものである。すなわち、内部電源電位
などを生成する電源回路の出力はＤＲＡＭ内部の様々な
回路素子に接続されているため、これら回路素子が当該
電源回路の安定化に寄与している面がある。

【００３０】ところが、電位Ｖ３Ｑや電位Ｖ１Ｑはメモ
リセル及びダミーセルへの書き込みのためだけに使用さ
れるため、内部電源電位などとは違って安定化に寄与す
る部分がＤＲＡＭ内に全く存在しない。そのためこれが
原因で書き込み時における電位が低下してしまうことな
ども想定されうる。こうした事態を避けるには疑似電源
を構成しているアンプ自体を大容量なものにすれば良い
が、それではチップの回路規模が大きくなってしまう問
題が生じてしまう。そこで本実施形態では、ＤＲＡＭ内
部に電位Ｖ３Ｑ，Ｖ１Ｑで動作する部分をなるべく多く
作ることで疑似電源を安定化させるようにしており、そ
のためにスタンバイ状態にある空いた副ビット線対を電
位Ｖ３Ｑ，Ｖ１Ｑで充電しておくようにしている。

【００３１】次に、ＴｒＱ１２は、信号ＰＤＬＴ０が
“Ｈ”レベルであるときに信号Ｖ３Ｑの電位を信号線Ｂ
ＬＳＴ０に供給するものであって、信号Ｖ３Ｑには図示
しない疑似電源回路から“２／３ＶＣＣ”の電位が供給
される。また、ＴｒＱ１３は、信号ＰＤＬＮ０が“Ｈ”
レベルであるときに信号Ｖ１Ｑの電位を信号線ＢＬＳＮ
０に供給するものであって、信号Ｖ１Ｑには図示しない
疑似電源回路から“１／３ＶＣＣ”の電位が供給され
る。同様に、ＴｒＱ１４，ＴｒＱ１５はそれぞれ信号Ｐ
ＦＬＴ０，ＰＦＬＮ０が“Ｈ”レベルであるときに、信
号ＧＮＤ，ＶＩＮＴの電位をそれぞれ信号線ＢＬＳＴ
０，ＢＬＳＮ０に供給する。ここで、信号ＧＮＤの電位
は接地レベルである。また、信号ＶＩＮＴの電位は電源
電位ＶＣＣであって、図示しない内部電源回路がＤＲＡ
Ｍ外部から供給される外部電源電位に基づいて生成す
る。なお、これら信号ＰＤＬＮ０，ＰＤＬＴ０，ＰＦＬ
Ｎ０，ＰＦＬＴ０が如何なるタイミングで活性化される
か等については動作説明のところで詳述する。

【００３２】次に、ＴｒＱ１６は上述した信号ＲＳＴ０
によって活性化され、ソース端子が接地されたＴｒＱ１
７を通じて信号線ＢＬＳＴ０の電位を反転増幅して主ビ
ット線ＧＢＬＴ０に伝達する。同様にして、ＴｒＱ１８
は上述した信号ＲＳＮ０によって活性化され、ソース端
子が接地されたＴｒＱ１９を通じて信号線ＢＬＳＮ０の
電位を反転増幅して主ビット線ＧＢＬＮ０に伝達する。
つまり、ＴｒＱ１７，ＴｒＱ１９は信号線ＢＬＳＴ０，
ＢＬＳＮ０間のレベル差をセンスして主ビット線上に出
力するセンス用トランジスタである。次に、ＴｒＱ２０
は、メモリセルへの書き込み時に信号ＷＳ０が活性化さ
れたときに、主ビット線ＧＢＬＮ０上の電位を信号線Ｂ
ＬＳＴ０に伝達する。同様にして、ＴｒＱ２１は信号Ｗ
Ｓ０が活性化されたときに主ビット線ＧＢＬＴ０上の電
位を信号線ＢＬＳＮ０に伝達する。ちなみに、メモリセ
ルに対する書き込み経路が読み出し経路とＴｒｕｅ／Ｎ
ｏｔ反転しているのは、上述したようにメモリセルに記
憶されるデータと電位の関係が通常とは逆になっている
ためである。

【００３３】なお、図３ではＳＳＡの両側に副ビット線
が接続されていることを示すために、信号ＴＧｘ０と同
種の信号ＴＧｘ１（ｘ＝０〜３）がゲート端子に接続さ
れた４組のトランジスタ対を図中の右端部分に示してあ
る。そして、これらトランジスタ対に接続された図示し
ない副ビット線においても、副ビット線ＢＬＴｘ０，Ｂ
ＬＮｘ０と同様に（ｎ＋１）本のワード線と２本のダミ
ーワード線が交差するように配線されている。

【００３４】次に、図４を参照してＭＳＡの詳細構成に
ついて説明する。なお、同図において図１〜図３に示し
たものと同じ構成要素については同一の符号を付してあ
る。図４において、プリチャージ回路２０は主ビット線
ＧＢＬＴ０，ＧＢＬＮ０を何れも“１／２ＶＣＣ”にプ
リチャージするための一般的な回路である。次に、Ｔｒ
Ｑ４０，ＴｒＱ４１は主ビット線ＧＢＬＴ０，ＧＢＬＮ
０をセンスするにあたって、信号ＲＭＴＧが“Ｈ”レベ
ルとなったときに主ビット線ＧＢＬＴ０，ＧＢＬＮ０を
それぞれ信号線ＭＳＬＴ０，ＭＳＬＮ０に接続する。ま
た、センス回路２１は一般的なＤＲＡＭで用いられてい
るセンスアンプと同様のものであって、信号ＳＡＰ，Ｓ
ＡＮに従って、信号線ＭＳＬＴ０，ＭＳＬＮ０に伝達さ
れた主ビット線ＧＢＬＴ０，ＧＢＬＮ０の電位をセンス
して“Ｈ”レベル又は“Ｌ”レベルを出力する。なお、
信号ＳＡＰ，ＳＡＮはセンスアンプ活性化信号であって
それぞれセンスアンプを構成するＰチャンネル，Ｎチャ
ンネルの各トランジスタを活性化させるものである。

【００３５】次に、ラッチ回路２２，２３はセンス回路
２１によるセンスで得られたメモリセルのデータの上位
／下位ビットをそれぞれ保持する。ここで、本実施形態
ではメモリセルのデータを上位ビット，上位ビット＝
“１”のときの下位ビット，上位ビット＝“０”のとき
の下位ビットの順に３段階でセンスする。そのために、
信号ＤＴＧＰ，ＤＴＧＳ，ＤＴＧＵを所定のタイミング
（その詳細は動作説明に譲る）で変化させてＴｒＱ４２
〜ＴｒＱ４４を制御するとともに、ラッチ回路２２の出
力をインバータ２５で反転させた信号でＴｒＱ４５の導
通状態を制御することによって、上位／下位ビットをそ
れぞれラッチ回路２２，２３に取り込む。

【００３６】次に、書き込み回路２４はメモリセルへ書
き込み又は読み出し過程における再書き込みを行う際の
書き込み電位を生成する回路であって、ラッチ回路２
２，２３に保持されているデータに応じた電位を出力す
る。具体的に言うと、出力端ＯＵＴＮの電位は、ラッチ
回路２２，２３の保持データが“００”であれば電位Ｇ
ＮＤ（＝０），“０１”であれば電位Ｖ１Ｑ（＝１／３
ＶＣＣ），“１０”であれば電位Ｖ３Ｑ（＝２／３ＶＣ
Ｃ），“１１”であれば電位ＶＩＮＴ（＝ＶＣＣ）とな
る。一方、出力端ＯＵＴＴの電位はこれと逆であって、
データ“００”，“０１”，“１０”，“１１”に対応
してそれぞれ電位ＶＩＮＴ，Ｖ３Ｑ，Ｖ１Ｑ，ＧＮＤが
生成される。なお、書き込み回路２４を実現するには、
例えば、ＵＰＢＩＴ，ＬＷＢＩＴをデコードしてこのデ
コード結果に基づいて上記４種類の電位の何れかを選択
すれば良い。

【００３７】次に、ＴｒＱ４６，ＴｒＱ４７は、メモリ
セルへの書き込みにあたって信号ＷＭＴＧが“Ｈ”レベ
ルとなったときに、書き込み回路２４の出力端ＯＵＴ
Ｔ，ＯＵＴＮの電位をそれぞれ主ビット線ＧＢＬＴ０，
ＧＢＬＮ０に伝達する。なお、後述するようにメモリセ
ルへの書き込みは出力端ＯＵＴＴから主ビット線ＧＢＬ
Ｔ０を介して行うようになっている。また、出力端ＯＵ
ＴＴ，ＯＵＴＮの電位の和はラッチ回路２２，２３の保
持データによらず全て“ＶＣＣ”となっている。このた
め、これら電位を主ビット線ＧＢＬＴ０，ＧＢＬＮ０に
与えて書き込みを行った後に両電位をバランスさせれば
“１／２ＶＣＣ”を作ることができる。

【００３８】なお、上述したＭＳＡ及び各ＳＳＡに供給
される信号のうち、信号ＶＩＮＴ，Ｖ１Ｑ，Ｖ３Ｑ，Ｇ
ＮＤ，ＨＶＣＤは上述したように内部電源回路又は疑似
電源回路から供給される。一方、一般的なＤＲＡＭと同
様にワード線ＷＬ００〜ＷＬｎ０は図示しないロウデコ
ーダの出力で駆動され、また、主ビット線は図示しない
カラムスイッチを介してカラムデコーダに接続される。
そして、これら以外の信号は何れもＤＲＡＭ内に設けら
れた図示しないコントローラから供給されるようになっ
ている。

【００３９】次に、上記構成によるＤＲＡＭの動作を説
明するが、まずはメモリセルからの読み出しを行う場合
について説明する。 （１）読み出し動作 上述したように、本実施形態では上位ビット，上位ビッ
ト＝“１”のときの下位ビット，上位ビット＝“０”の
ときの下位ビットの順番で判定してゆく。その際、上位
ビット判定用のリファレンスレベルはＳＳＡ１０（図１
参照）内部で生成し、下位ビット判定用のリファレンス
レベルはＳＳＡ１１，ＳＳＡ１２にそれぞれ接続されて
いる２種類のダミーセルの電位をバランスさせることで
生成するようにしている。なお以下では、副ビット線対
ＢＬＴｘ０に接続されたダミーセルの対をデフォルトと
してこれらダミーセルが何れも良品であるとする。

【００４０】さて、図５は図１に示したＳＳＡ１０の動
作タイミング，図６はＳＳＡ１１及びＳＳＡ１２の動作
タイミングを示したものである。また、図７はＭＳＡ１
３の動作タイミングを主に示したものであって、同図に
示した期間は図５における時刻ｔ７〜ｔ２２の間に相当
している。なお以下の説明に関連する範囲において、図
１に示した以外のサブアレイではワード線，ダミーワー
ド線とも活性化されないため、図示した以外のサブアレ
イにおける動作に関しては特に言及しない。まず、電源
投入後の初期化処理において、図１に示したダミーワー
ド線ＤＷＬＮ１，ＤＷＬＴ１，ＤＷＬＮ２，ＤＷＬＴ２
に接続されている各４個のダミーセルに対して予め
“０”，“１／３ＶＣＣ”，“２／３ＶＣＣ”，“ＶＣ
Ｃ”の電位を書き込んでおく。なお、後述するようにダ
ミーセルへの書き込みは読み出し動作の過程でも行われ
る（再書き込み動作）ようになっており、初期化処理に
おけるダミーセルへの書き込みもこれと全く同様に行え
ば良い。したがって、ここではその詳細について説明し
ない。

【００４１】 スタンバイ状態 次に、時刻ｔ１までのスタンバイ状態では、ＳＳＡ１０
〜ＳＳＡ１２へ供給する信号ＰＤＬＮ０，ＰＤＬＴ０を
何れも“Ｈ”レベルとしておく。そうすることで、これ
らＳＳＡ内では信号線ＢＬＳＴ０，ＢＬＳＮ０がそれぞ
れ電位Ｖ３Ｑ（＝“２／３ＶＣＣ”），電位Ｖ１Ｑ（＝
“１／３ＶＣＣ”）にプリチャージされる。また、スタ
ンバイ状態では信号ＴＧｘ０を何れも“Ｈ”レベルにし
て全ての副ビット線対を選択した状態にしておく。これ
によって図３に示したＴｒＱ１〜ＴｒＱ８が全てオンと
なるので、副ビット線のＴｒｕｅ側（ＢＬＴｘ０）は何
れも“２／３ＶＣＣ”にプリチャージされ、Ｎｏｔ側
（ＢＬＮｘ０）は何れも“１／３ＶＣＣ”にプリチャー
ジされる。一方、スタンバイ状態において、ＭＳＡ１３
ではプリチャージ回路２０が主ビット線ＧＢＬＴ０，Ｇ
ＢＬＮ０をともに“１／２ＶＣＣ”にプリチャージす
る。

【００４２】 リファレンスレベルの設定 次に、時刻ｔ２で信号ＰＤＬＮ０，ＰＤＬＴ０をともに
“Ｌ”レベルに戻す。次に、ＤＲＡＭに与えられた読み
出しアドレスをデコードした結果、図１に示したワード
線ＷＬ上にあるメモリセルが選択されたならば、時刻ｔ
３において信号ＰＢＬ０を立ち上げる。この信号ＰＢＬ
０が十分立ち上がって“Ｈ”レベルになると、ＴｒＱ１
１がオンして信号線ＢＬＳＴ０，ＢＬＳＮ０上の両電位
がバランスして、信号線ＢＬＳＴ０，ＢＬＳＮ０および
副ビット線ＢＬＴｘ０，ＢＬＮｘ０の電位が時刻ｔ４に
おいて何れも“１／２ＶＣＣ”になる。なお、図５〜図
７のタイミングチャートには特に示していないが、信号
ＰＢＬ０を活性化させるのに伴って各ＳＳＡ内で信号Ｐ
ＣＬ０を活性化させている。このため、信号線ＢＬＳＴ
０，ＢＬＳＮ０および副ビット線ＢＬＴｘ０，ＢＬＮｘ
０が信号ＨＶＣＤに接続されて、これら信号線の電位が
速やかに“１／２ＶＣＣ”へ落ち着く。

【００４３】次に、ＳＳＡ１０では時刻ｔ５にて信号Ｐ
ＢＬ０を“Ｌ”レベルに戻して信号線ＢＬＳＴ０，ＢＬ
ＳＮ０間を切り離しておく。これは後述するように、副
ビット線ＢＬＴｘ０上の電位“１／２ＶＣＣ”をリファ
レンスレベルとしてメモリセルの保持データの上位ビッ
トを判定するのに、これらを信号線ＢＬＳＴ０，ＢＬＳ
Ｎ０から主ビット線ＧＢＬＴ０，ＧＢＬＮ０に別々に読
み出すためである。次に、時刻ｔ６では、ＳＳＡ１０〜
ＳＳＡ１２の各々において信号ＴＧｘ０のうち、信号Ｔ
Ｇ００のみを“Ｈ”レベルのままとしてそれ以外の信号
を“Ｌ”レベルとする。このとき同時にワード線ＷＬ
（図３のワード線ＷＬ００に対応）を立ち上げるほか、
ダミーワード線ＤＷＬＴ１，ＤＷＬＮ１，ＤＷＬＴ２，
ＤＷＬＮ２をすべて立ち上げる。またこのとき、各ＳＳ
Ａ１０〜ＳＳＡ１２において信号ＴＧｘ１（ｘ＝０〜
３）を全て“Ｌ”レベルにして、選択されていない側の
副ビット線対を各ＳＳＡから切り離しておく。

【００４４】以上の各動作によって、ＳＳＡ１０ではワ
ード線ＷＬ００に接続されたメモリセルに蓄積されてい
る電荷が副ビット線ＢＬＮｘ０上に読み出されて、これ
ら各副ビット線に接続されているメモリセルの保持デー
タに応じた電位〔図２（ａ）の「ＳＢＬ」を参照〕とな
る。そしてこれらのうちで副ビット線ＢＬＮ００上の電
位が、信号ＴＧ００により活性化されたＴｒＱ２を通じ
て信号線ＢＬＳＮ０に伝達される。このとき、副ビット
線ＢＬＴ００及びＴｒＱ１を介した信号線ＢＬＳＴ０の
電位はプリチャージ時における“１／２ＶＣＣ”のまま
となっている。なお、この電位はデータ“１ｘ”とデー
タ“０ｘ”を識別するためのリファレンスレベルに相当
するものである。

【００４５】一方、ＳＳＡ１１では、ダミーワード線Ｄ
ＷＬＮ１に接続されたダミーセルの保持する電位“０”
に対応した電位が副ビット線ＢＬＴｘ０上に現れるとと
もに、ダミーワード線ＤＷＬＴ１に接続されたダミーセ
ルの持つ電位“１／３ＶＣＣ”に対応した電位が副ビッ
ト線ＢＬＮｘ０上に現れる。なお、これら副ビット線上
の電位は、図２（ａ）に「ＳＢＬ」で示したデータレベ
ルの電位と同じものである。ところで、この時点におい
てＳＳＡ１１，ＳＳＡ１２では信号ＰＢＬ０が“Ｈ”レ
ベルのままであってＴｒＱ１１がオンした状態であるこ
とから、ＴｒＱ１，ＴｒＱ２を通じて副ビット線ＢＬＴ
００，ＢＬＮ００から信号線ＢＬＳＴ０，ＢＬＳＮ０に
伝達される電位がバランスされる。このため、これら信
号線ＢＬＳＴ０，ＢＬＳＮ０の電位はデータ“１０”と
データ“１１”を識別するためのリファレンスレベルと
なる。このレベルは“１／６ＶＣＣ”に相当する電位で
あって、図２（ｂ）に「ＳＢＬ」で示した電位のうち
“１／２ＶＣＣ”の下方に位置する電位である。

【００４６】他方、ＳＳＡ１２でもＳＳＡ１１と同様の
動作が行われる。すなわち、ダミーワード線ＤＷＬＮ２
に接続されたダミーセルの持つ電位“２／３ＶＣＣ”に
対応する電位が副ビット線ＢＬＴ００上に現れ、ダミー
ワード線ＤＷＬＴ２に接続されたダミーセルの持つ電位
“ＶＣＣ”に対応する電位が副ビット線ＢＬＮ００上に
現れる。そして、これら副ビット線対における電位がそ
れぞれ信号線ＢＬＳＴ０，ＢＬＳＮ０に伝達されて互い
にバランスされる結果、信号線ＢＬＳＴ０，ＢＬＳＮ０
の電位はデータ“００”とデータ“０１”を識別するた
めのリファレンスレベルとなる。このレベルは“５／６
ＶＣＣ”に相当する電位であって、図２（ｂ）に「ＳＢ
Ｌ」で示した電位のうち“１／２ＶＣＣ”の上方に位置
する電位である。

【００４７】 上位ビットのセンス 次に、ＳＳＡ１０のセンス結果をＭＳＡ１３に転送して
上位ビットを判定するために、以下に述べる動作が行わ
れてゆく。まず時刻ｔ７では、図７に示すようにＳＳＡ
１０において信号ＲＳ０Ｔ，ＲＳ０Ｎ（図３の信号ＲＳ
Ｔ０，ＲＳＮ０に対応）の双方を立ち上げるようにす
る。この結果、ＳＳＡ１０ではＴｒＱ１６，ＴｒＱ１８
がオンして、信号線ＢＬＳＴ０の電位“１／２ＶＣＣ”
に応じた電位がＴｒＱ１７，ＴｒＱ１６を通じて主ビッ
ト線ＧＢＬＴ０上に現れる〔図２（ｂ）に「ＧＢＬ」で
示した“１／２ＶＣＣ”を参照〕。

【００４８】これと同時に、信号線ＢＬＳＮ０上に読み
出されたメモリセルの保持データに対応する電位がＴｒ
Ｑ１９，ＴｒＱ１８を通じて主ビット線ＧＢＬＮ０上に
現れる〔図２（ａ）に「ＧＢＬ」で示した電位を参
照〕。なお、かかるＳＳＡ１０のセンス動作によって、
主ビット線ＧＢＬＴ０，ＧＢＬＮ０間におけるデータと
リファレンスレベルの関係は、信号線ＢＬＳＴ０，ＢＬ
ＳＮ０における関係を反転させたものとなる。またこの
ときＭＳＡ１３では、図７に示したように信号ＲＭＴＧ
を“Ｈ”レベルとしているため、ＴｒＱ４０，ＴｒＱ４
１を通じて主ビット線ＧＢＬＴ０，ＧＢＬＮ０の電位が
そのまま信号線ＭＳＬＴ０，ＭＳＬＮ０に伝えられる。

【００４９】次に、ＭＳＡ１３にて信号ＲＭＴＧを立ち
下げて時刻ｔ８で“Ｌ”レベルにすることで、主ビット
線ＧＢＬＴ０，ＧＢＬＮ０と信号線ＭＳＬＴ０，ＭＳＬ
Ｎ０の間をそれぞれ切り離す。このとき同時に信号ＳＡ
Ｐ，ＳＡＮを活性化してセンス回路２１におけるセンス
動作を開始させて、主ビット線ＧＢＬＴ０，ＧＢＬＮ０
から伝えられた信号線ＭＳＬＴ０，ＭＳＬＴ０間のレベ
ル差をセンスする。この結果、メモリセルの保持データ
の上位ビットが“０”であれば、これに対応する電位が
リファレンスレベル“１／２ＶＣＣ”よりも高くなるた
め信号線ＭＳＬＴ０には“Ｈ”レベルが得られる。一
方、同ビットが“１”であれば、これに対応する電位が
リファレンスレベル“１／２ＶＣＣ”よりも低くなるた
め信号線ＭＳＬＴ０に“Ｈ”レベルが得られる。またこ
のとき、ＭＳＡ１３では信号ＤＴＧＰ，ＤＴＧＳ，ＤＴ
ＧＵを全て立ち上げているため、信号線ＭＳＬＴ０のレ
ベルはＴｒＱ４２，ＴｒＱ４３を通じてラッチ回路２３
にいったん取り込まれ、それからＴｒＱ４４を通じてラ
ッチ回路２２に取り込まれて上位ビットＵＰＢＩＴとな
る。この後、時刻ｔ９で信号ＤＴＧＰを立ち下げて一旦
“Ｌ”レベルに戻すとともに、信号ＤＴＧＵを“Ｌ”レ
ベルにして下位ビットのセンス時にラッチ回路２２の内
容が変更されないようにする。

【００５０】 上位ビット＝“１”のときの下位ビッ
トのセンス 次に、時刻ｔ１０にてＭＳＡ１３で信号ＳＡＰ，ＳＡＮ
を非活性化するとともに、信号ＲＭＴＧを“Ｈ”レベル
に立ち上げて主ビット線ＧＢＬＴ０，ＧＢＬＴ０と信号
線ＭＳＬＴ０，ＭＳＬＴ０を再び接続する。またこのと
き、ＳＳＡ１０ではＲＳ０Ｔを立ち下げて主ビット線Ｇ
ＢＬＴ０を信号線ＢＬＳＴ０から切り離す。この後の時
刻ｔ１１では、ＳＳＡ１１において信号ＲＳ１Ｔ（図３
では信号ＲＳＴ０）を立ち上げる。この結果、ＳＳＡ１
１内では信号線ＢＬＳＴ０の電位（つまり“１０”／
“１１”を識別するためのリファレンスレベル）がＴｒ
Ｑ１７，ＴｒＱ１６を通じて主ビット線ＧＢＬＴ０上に
現れる。このとき、ＭＳＡ１３では時刻ｔ１０で信号Ｒ
ＭＴＧを立ち上げて“Ｈ”レベルとしているため、Ｔｒ
Ｑ４０を通じてリファレンスレベルの電位が信号線ＭＳ
ＬＴ０に伝えられる。一方、信号線ＭＳＬＮ０の電位は
上位ビットをセンスしたときと同じく、メモリセルのデ
ータに応じた主ビット線上の電位になる。なおこの場合
も、データとリファレンスレベルの関係は信号線ＢＬＳ
Ｔ０，ＢＬＳＮ０と主ビット線ＧＢＬＴ０，ＧＢＬＮ０
間で反転したものとなる。

【００５１】次に、時刻ｔ１２ではＭＳＡ１３にて信号
ＲＭＴＧを立ち下げて主ビット線ＧＢＬＴ０，ＧＢＬＮ
０と信号線ＭＳＬＴ０，ＭＳＬＮ０の間を再び切り離
す。次に、時刻ｔ１３ではＭＳＡ１３にて信号ＳＡＰ，
ＳＡＮを活性化させ、センス回路２１が信号線ＭＳＬＴ
０，ＭＳＬＴ０の間のレベル差に応じてセンス動作を行
う。これによって、メモリセルの保持データに対応する
電位が“１０”／“１１”のリファレンスレベルよりも
低ければ、下位ビットに相当する“Ｌ”レベルが信号線
ＭＳＬＴ０，ＭＳＬＮ０間に得られる。一方、メモリセ
ルの保持データに対応する電位が上記リファレンスレベ
ルよりも高ければ、いまの場合とは逆に“Ｈ”レベルが
信号線ＭＳＬＴ０，ＭＳＬＮ０間に得られる。

【００５２】またこのとき、ＭＳＡ１３において信号Ｄ
ＴＧＰを立ち上げて“Ｈ”レベルとし、信号ＤＴＧＳは
“Ｈ”レベルのままとするため、ＴｒＱ４２，ＴｒＱ４
３を通じて信号線ＭＳＬＴ０の電位がラッチ回路２３に
取り込まれる。この後、時刻ｔ１４で信号ＤＴＧＰを一
旦立ち下げるとともに、信号ＤＴＧＵを“Ｌ”レベルに
する。このほか、時刻ｔ１５になった時点で信号ＳＡ
Ｐ，ＳＡＮを非活性化させるようにする。なお、メモリ
セルのデータの上位ビットが“０”の場合は、センス回
路２１によるセンス結果は実際には意味がなく、この次
に説明するセンス動作によって正しいデータがラッチ回
路２３に再設定される。

【００５３】 上位ビット＝“０”のときの下位ビッ
トのセンス 次に、同じ時刻ｔ１５ではＭＳＡ１３において信号ＲＭ
ＴＧを立ち上げて主ビット線ＧＢＬＴ０，ＧＢＬＴ０と
信号線ＭＳＬＴ０，ＭＳＬＴ０を再度接続する。また、
このときＳＳＡ１１ではＲＳ１Ｔを立ち下げて主ビット
線ＧＢＬＴ０を信号線ＢＬＳＴ０から切り離す。次に、
時刻ｔ１６ではＳＳＡ１２にて信号ＲＳ２Ｔ（図３の信
号ＲＳＴ０に相当）を立ち上げる結果、信号線ＢＬＳＴ
０の電位（つまり“００”／“０１”を識別するための
リファレンスレベル）が主ビット線ＧＢＬＴ０上に現れ
る。なおこの場合も、データとリファレンスレベルの関
係は信号線ＢＬＳＴ０，ＢＬＳＮ０と主ビット線ＧＢＬ
Ｔ０，ＧＢＬＮ０間で互いに反転したものとなる。ま
た、このときＭＳＡ１３では信号ＲＭＴＧが“Ｈ”レベ
ルとなっているため、上記同様にＴｒＱ４０を通じて主
ビット線ＧＢＬＴ０の電位が信号線ＭＳＬＴ０に伝えら
れるとともに、信号線ＭＳＬＮ０の電位はメモリセルの
データに応じた主ビット線上の電位のままとなる。

【００５４】次に、時刻ｔ１７でＭＳＡ１３にて信号Ｒ
ＭＴＧを立ち下げて主ビット線ＧＢＬＴ０，ＧＢＬＮ０
と信号線ＭＳＬＴ０，ＭＳＬＮ０の間を切り離す。次い
で、時刻ｔ１８で信号ＳＡＰ，ＳＡＮを活性化させ、セ
ンス回路２１で信号線ＭＳＬＴ０，ＭＳＬＴ０間のレベ
ル差に応じたセンス動作を行う。この結果、上位ビット
＝“１”のときの下位ビットのセンスの場合に準じて、
メモリセルの保持データに対応する電位が“００”／
“０１”のリファレンスレベルよりも高いか低いかに応
じて、信号ＭＳＬＴ０上には下位ビットに対応する
“Ｈ”／“Ｌ”レベルがそれぞれ得られる。

【００５５】また、このときＭＳＡ１３にて信号ＤＴＧ
Ｐを立ち上げて“Ｈ”レベルにするが、上記の場合とは
違って信号ＤＴＧＳを“Ｌ”レベルのままとする。この
ため、ラッチ回路２２の出力が“Ｌ”レベル（すなわ
ち、メモリセルの上位ビットが“０”）の場合にのみＴ
ｒＱ４５がオンとなって、このＴｒＱ４５を通じて信号
線ＭＳＬＴ０の電位がラッチ回路２３に取り込まれる。
こうして、メモリセルの下位ビットが最終的に決定され
るため、下位ビットＬＷＢＩＴをＭＳＡ１３から出力可
能な状態となる。そこでこの後は、時刻ｔ１９で信号Ｄ
ＴＧＰを立ち下げたのち、時刻ｔ２０で信号ＳＡＰ，Ｓ
ＡＮを非活性化させるようにする。また同じ時刻ｔ２０
では、信号ＲＳ０Ｎ，ＲＳ２Ｔをそれぞれ立ち下げるこ
とで、主ビット線ＧＢＬＮ０をＳＳＡ１０内の信号線Ｂ
ＬＳＮ０から切り離すとともに、主ビット線ＧＢＬＴ０
をＳＳＡ１２内の信号線ＢＬＳＴ０から切り離す。

【００５６】 メモリセルへの再書き込み 一般的なＤＲＡＭと同様に本発明の各実施形態によるＤ
ＲＡＭでも読み出しによってメモリセルのデータが破壊
される。このため、副ビット線上に出力されたメモリセ
ルのデータはこれを必ずセンスアンプで増幅してからメ
モリセルへ書き戻してやる必要がある。しかも、このこ
とはメモリセルに限らずダミーセルについても同様であ
る。そこで、上述した読み出しに引き続いてまずメモリ
セルに対する再書き込みを行う。ここで、ラッチ回路２
２，２３には読み出し前の時点でメモリセルの保持して
いたデータが取り込まれているため、このデータに基づ
いて再書き込みを行うようにする。

【００５７】すなわち、ＭＳＡ１３内の書き込み回路２
４はラッチ回路２２，２３から出力されるデータ“０
０”，“０１”，“１０”，“１１”に応じてそれぞれ
“ＶＣＣ”，“２／３ＶＣＣ”，“０”，“１／３ＶＣ
Ｃ”を出力端ＯＵＴＴに出力する。このとき、書き込み
回路２４は出力端ＯＵＴＴ，ＯＵＴＮの和が“ＶＣＣ”
となる電位を出力端ＯＵＴＮに出力している。そしてこ
の後の時刻ｔ２１においてＭＳＡ１３で信号ＷＭＴＧを
立ち上げ、ＴｒＱ４６，ＴｒＱ４７を通じて書き込み回
路２４の出力端ＯＵＴＴ，ＯＵＴＮの電位を主ビット線
ＧＢＬＴ０，ＧＢＬＮ０に供給する。

【００５８】次に、図５に示したように、時刻ｔ２２に
おいてＳＳＡ１０で信号ＷＳ０を立ち上げると、ＴｒＱ
２０，ＴｒＱ２１がオンして主ビット線ＧＢＬＴ０が信
号線ＢＬＳＮ０に接続され、また、主ビット線ＧＢＬＮ
０が信号線ＢＬＳＴ０に接続される。これにより、書き
込み回路２４の出力端ＯＵＴＴにおける書き込み電位が
主ビット線ＧＢＬＴ０を介して信号線ＢＬＳＮ０に伝え
られる。その結果、時刻ｔ２３で信号ＷＳ０が十分立ち
上がって“Ｈ”レベルになると、活性化されているワー
ド線ＷＬ００に接続されたメモリセルのうち、信号ＴＧ
００で選択されている副ビット線ＢＬＮ００に繋がって
いるメモリセルに対してだけ、ＴｒＱ２を通じて信号線
ＢＬＳＮ０の電位が再書き込みされる。

【００５９】なお、図６に示したようにこのときＳＳＡ
１１，ＳＳＡ１２では信号ＷＳ０が“Ｌ”レベルに維持
されているため、ダミーワード線ＤＷＬＴ１，ＤＷＬＮ
１，ＤＷＬＴ２，ＤＷＬＮ２に接続されているダミーセ
ルには書き込みが行われないようになっている。そして
この後の時刻ｔ２４になると、ＳＳＡ１０において信号
ＴＧ００及び信号ＷＳ０をともに立ち下げて再書き込み
動作を終了させる。これによって、副ビット線ＢＬＮ０
０に接続されたメモリセルの読み出し動作が完了したこ
とになる。

【００６０】 他メモリセルの読み出し この後は、信号ＴＧ１０，ＴＧ２０，ＴＧ３０を順次有
効化してゆくことで、ワード線ＷＬ００と副ビット線Ｂ
ＬＮ１０，ＢＬＮ２０，ＢＬＮ３０の交点に配置された
各メモリセルの読み出しを時分割で順番に行ってゆく。
すなわち、まず時刻ｔ２５でＳＳＡ１０にて信号ＰＢＬ
０を立ち上げるとともに、ＭＳＡ１３ではプリチャージ
回路２０が主ビット線ＧＢＬＴ０，ＧＢＬＮ０のプリチ
ャージを行う。この結果、時刻ｔ２６で主ビット線ＧＢ
ＬＴ０，ＧＢＬＴ０がともに“１／２ＶＣＣ”にプリチ
ャージされる。また、上述したように書き込み回路２４
が主ビット線ＧＢＬＮ０，ＧＢＬＴ０経由で信号線ＢＬ
ＳＴ０，ＢＬＳＴＮ０に与えた電位の和は“ＶＣＣ”で
あることから、信号線ＢＬＳＴ０，ＢＬＳＴＮ０上の電
位がバランスして時刻ｔ２７でこれらの信号線が“１／
２ＶＣＣ”にプリチャージされる。そしていま説明した
プリチャージ動作の完了を待って信号ＰＢＬ０を立ち下
げるようにする。

【００６１】次に、時刻ｔ２８で信号ＴＧ１０を立ち上
げると、副ビットＢＬＮ１０に接続されたメモリセルの
データに対応する電位がＴｒＱ４を通じて信号線ＢＬＳ
Ｎ０に読み出される。そこで、時刻ｔ７〜ｔ２２に準じ
て時刻ｔ２９〜ｔ３０で３段階のセンスを行って、メモ
リセルに保持されているデータの上位／下位ビットをそ
れぞれＭＳＡ１３内のラッチ回路２２，２３に設定した
のち、これらラッチ回路のデータに従って読み出し前と
同じ電位でメモリセルへ再書き込みを行う（時刻ｔ３０
〜ｔ３２）。なお、この場合には時刻ｔ３１にて信号Ｔ
Ｇ００の代わりに信号ＴＧ１０を立ち下げるようにす
る。このようにして、副ビット線ＢＬＮ１０に接続され
たメモリセルの読み出しも完了する。次に、信号ＴＧ２
０を“Ｈ”レベルにして副ビット線ＢＬＮ２０に接続さ
れたメモリセルの読み出しを行うが、この場合の動作は
信号ＴＧ１０を“Ｈ”レベルにしたときと全く同様であ
るため、図５ではあえて図示を省略してある。

【００６２】次に、信号ＴＧ３０を“Ｈ”レベルにして
副ビット線ＢＬＮ３０に接続されたメモリセルの読み出
しを行う場合の動作も信号ＴＧ１０，ＴＧ２０を活性化
させたときと基本的に同じである。すなわち、時刻ｔ３
２〜ｔ３６におけるＳＳＡ１０及びＭＳＡ１３の動作
は、信号ＴＧ１０の場合における時刻ｔ２７〜ｔ３１に
おける動作と同じである。ここで、上記期間における時
刻ｔ３３〜ｔ３５の各タイミングはそれぞれ時刻２８〜
ｔ３０の各タイミングに対応している。もっとも信号Ｔ
Ｇ００〜ＴＧ２０の場合と異なる点として、再書き込み
の終了に伴って時刻ｔ３６で信号ＷＳ０を立ち下げるの
と同時に、ワード線ＷＬ００も立ち下げてメモリセルに
対するアクセスがこれ以上行われないようにする。そし
て、再びスタンバイ状態にするために時刻ｔ３７で信号
ＰＤＬＮ０，ＰＤＬＴ０，ＴＧｘ０を全て立ち上げる。
この結果、その後の時刻ｔ３８で時刻ｔ１までと同じ状
態へと復帰する。このほか、ＳＳＡ１０で信号ＴＧ３０
を開けた場合のＳＳＡ１１，ＳＳＡ１２における動作
は、ＳＳＡ１０で信号ＴＧ１０又は信号ＴＧ２０を開け
た場合の動作と一部異なっている。すなわち、この場合
には以下に詳述するようなダミーセルへの再書き込みが
行われることになる。

【００６３】 ダミーセルへの再書き込み まず、図６に示すように、時刻ｔ３２でＳＳＡ１１，Ｓ
ＳＡ１２にて信号ＰＢＬ０をともに立ち下げて、各ＳＳ
Ａで信号線ＢＬＳＴ０，ＢＬＳＮ０の間を切り離してお
く。この後、時刻ｔ３５になって上述したダミーセルの
センスが終了したのに伴って信号ＲＳＴ２を立ち下げて
から次の動作を行う。すなわち、ＳＳＡ１２において信
号ＰＤＬＴ０及び信号ＰＦＬＮ０を立ち上げ、信号線Ｂ
ＬＳＴ０を電位Ｖ３Ｑに接続するとともに信号線ＢＬＳ
Ｎ０を電位ＶＩＮＴに接続する。このときＳＳＡ１２で
は信号ＴＧ００が“Ｈ”レベルに維持されているため、
ダミーワード線ＤＷＬＴ２と副ビット線ＢＬＮ００が交
差するところに配置されたダミーセルに対して、時刻ｔ
３６で確定する電位ＶＩＮＴを書き込む。同様にして、
ダミーワード線ＤＷＬＮ２と副ビット線ＢＬＴ００が交
差するところのダミーセルに対して、同時刻ｔ３６で確
定する電位Ｖ３Ｑを書き込む。

【００６４】また、図６には示していないがいま述べた
のと同様の動作がＳＳＡ１１で並行して行われる。すな
わち、時刻ｔ３５で信号ＰＦＬＴ０及び信号ＰＤＬＮ０
をともに立ち上げ、時刻ｔ３６で確定する電位ＧＮＤ及
び電位Ｖ１Ｑをそれぞれ信号線ＢＬＳＴ０，ＢＬＳＮ０
を通じてダミーワード線ＤＷＬＮ１，ＤＷＬＴ１に接続
されたダミーセルへ書き込む。この後、時刻ｔ３７でダ
ミーワード線ＤＷＬＴ１，ＤＷＬＮ１，ＤＷＬＴ２，Ｄ
ＷＬＮ２を全て立ち下げて“Ｌ”レベルにする。次に、
時刻ｔ３８で信号ＰＦＬＮ０を立ち下げてから、時刻ｔ
３９で信号ＰＤＬＮ０を立ち上げるとともに、信号ＴＧ
００以外の信号ＴＧｘ０も全て立ち上げる。これらの結
果、時刻ｔ４０ではＳＳＡ１１，ＳＳＡ１２に接続され
た副ビット線ＢＬＴｘ０及び信号線ＢＬＳＴ０が電位Ｖ
３Ｑとなり、副ビット線ＢＬＮｘ０及び信号線ＢＬＳＮ
０が電位Ｖ１Ｑとなって、時刻ｔ１までのスタンバイ状
態と同じ状態に復帰する。

【００６５】（２）書き込み動作 次に、上記構成によるＤＲＡＭの書き込み動作について
説明するが、メモリセルに対する書き込み動作は上述し
た読み出し過程における再書き込みの動作と基本的に同
じである。すなわち、書き込むべきデータを上位ビット
ＵＰＢＩＴ及び下位ビットＬＷＢＩＴとして予めＭＳＡ
１３に与えておく。また、ＤＲＡＭに対して書き込みア
ドレスを供給することで、書き込みアドレスのデコード
結果に応じたワード線ＷＬ００〜ＷＬｎ０（図３を参
照）のうちの何れかのワード線を選択して活性化させる
とともに、ＳＳＡ１０では信号ＴＧｘ０の何れかを活性
化させてこれに対応する副ビット線対を選択しておく。
その後、ＭＳＡ１３にて信号ＷＭＴＧを“Ｈ”レベルに
するとともに、ＳＳＡ１０において信号ＷＳ０を“Ｈ”
レベルにする。すると、書き込み回路２４が書き込みデ
ータに応じて発生させた電位が、主ビット線ＧＢＬＴ
０，ＳＳＡ１０内の信号ＢＳＬＮ０を通じて、活性化さ
れたワード線及び選択された副ビット線対のＮｏｔ側の
ビット線の交差するところに配置されたメモリセルへ書
き込まれる。

【００６６】以上のように、本実施形態ではダミーワー
ド線やダミーセルとして普通のワード線やメモリセルと
同じものを使用することができ、第１の従来技術のよう
に特殊な容量値を持ったフィードバック用のキャパシタ
などをいっさい必要としないため、面積を小さくするこ
とができ、コストも低減させることが可能である。ま
た、第２の従来技術のようにワード線電位を振る必要も
全くないため、ＳＳＡに比べてはるかに多数のメモリセ
ルが持つ閾値電圧のバラツキによって動作マージンが低
下して歩留まりが悪くなるといった問題が生じることも
ない。また、メモリセルに記憶されている多値データと
各リファレンスレベルを逐次的に比較するようにしてい
るため、２本の主ビット線ＧＢＬＴ０，ＧＢＬＮ０を設
けるだけで、多値レベルのレベル数（４値，８値，１６
値など）に依らず、メモリセルに記憶された多値データ
の値を判別することができる。

【００６７】また、メモリセルおよびダミーセルへの書
き込み電位を疑似電源で生成しているため、従来のよう
に２本の副ビット線にそれぞれ書き込みを行ってからそ
れらをバランスさせて最終的な書き込みを行うような手
法と比べて書き込み時間を短縮することができる。ま
た、スタンバイ状態におけるＴｒｕｅ／Ｎｏｔの副ビッ
ト線対をそれぞれ電位Ｖ３Ｑ，Ｖ１Ｑにプリチャージし
ているため、これら両電位を発生させるための疑似電源
回路の安定化に寄与することになる。また、リダンダン
シ用のダミーセルを３対用意しているため、ＳＳＡ１
１，ＳＳＡ１２にて信号ＴＧｘ０の何れかを適宜選択す
ることによって、リダンダンシ用に用意された任意のダ
ミーセル対に切り換えることが可能となる。このため、
デフォルトのダミーセルが不良であったりホールド特性
が悪かったりしても信頼性や歩留まりを低下させずに済
む。

【００６８】〔第２実施形態〕上述した第１実施形態で
はメモリセルに記憶されている多値データを読み出すた
めに３段階でセンスを行うようにしていたが、理論的に
は、個々のＳＳＡに対応させて３個のＭＳＡを設けるこ
とによって１段階のセンスで読み出せるはずである。し
かしそうした構成にすると、主ビット線を配線すること
が物理的に困難となるのみならずＭＳＡを配置すること
も困難となるため、こうした手法は現実的なものとは言
い難い。そこで本実施形態では、第１実施形態で３段階
のセンスを行っていたところを２段階でセンスするよう
にして、構成をあまり複雑化させることなく動作時間を
短縮するようにしている。

【００６９】図８は本実施形態によるＤＲＡＭの要部の
構成を示したブロック図であって、図１（第１実施形
態）に示したものと同じ構成要素については同一の符号
を付してある。同図に示したように、本実施形態では４
個のサブアレイにそれぞれ属している４個のＳＳＡで１
個のＭＳＡを共有する形態としている。ここで、ＳＳＡ
３０〜ＳＳＡ３２，ＭＳＡ３３はそれぞれ第１実施形態
で説明したＳＳＡ１０〜ＳＳＡ１２，ＭＳＡ１３とほぼ
同様の機能を有している。また、第１実施形態と同じく
全てのＳＳＡ３０〜ＳＳＡ３２，ＳＳＡ３４は同一の構
成であるほか、ＳＳＡ３０及びＳＳＡ３４に関してはそ
れらが果たす役割（機能）も同じである。なお、ＳＳＡ
３０，ＳＳＡ３４は主ビット線を共有しているため、Ｍ
ＳＡ３３がＳＳＡ３０，ＳＳＡ３４を使用してメモリセ
ルの読み出しを行う場合には、これらＳＳＡを使用して
同時に読み出しを行うのではなく、各ＳＳＡからの読み
出しを時分割で行ってゆくことになる。

【００７０】次に、符号ＧＢＬＴ０，ＧＢＬＴ０，ＧＢ
ＬＴ４，ＧＢＬＮ４は何れも主ビット線である。このう
ち、メモリセルのデータに対応する電位が主ビット線Ｇ
ＢＬＮ０に載せられ、“１／２ＶＣＣ”に相当するリフ
ァレンスレベル（“０ｘ”／“１ｘ”の識別）が主ビッ
ト線ＧＢＬＴ０に載せられることは、第１実施形態と同
様である。一方、主ビット線ＧＢＬＮ４には“１／６Ｖ
ＣＣ”に相当するリファレンスレベル（“１０”／“１
１”の識別）が載せられ、主ビット線ＧＢＬＴ４には
“５／６ＶＣＣ”に相当するリファレンスレベル（“０
０”／“０１”の識別）が載せられる。このほか、ワー
ド線ＷＬは第１実施形態と同様のものであって、図８に
示した範囲内で言うならば２個のサブアレイに属してい
る８個のメモリセルをワード線ＷＬで同時に駆動するこ
とになる。

【００７１】同様にして、ダミーワード線ＤＷＬＴ，Ｄ
ＷＬＮはそれぞれに接続されているダミーセルを駆動す
るものである。このうち、ダミーワード線ＤＷＬＮとＳ
ＳＡ３１の接続された副ビット線が交差するところに配
置されたダミーセルには電位ＧＮＤ（＝０）が書き込ま
れ、同ダミーワード線とＳＳＡ３２に接続された副ビッ
ト線が交差するところに配置されたダミーセルには電位
Ｖ３Ｑ（＝２／３ＶＣＣ）が書き込まれる。また、ダミ
ーワード線ＤＷＬＴとＳＳＡ３１に接続された副ビット
線が交差するところに配置されたダミーセルには電位Ｖ
１Ｑ（＝１／３ＶＣＣ）が書き込まれ、同ダミーワード
線とＳＳＡ３２に接続された副ビット線が交差するとこ
ろに配置されたダミーセルには電位ＶＣＣ（＝ＶＩＮ
Ｔ）が書き込まれる。

【００７２】次に、図９を参照してＳＳＡ３０〜ＳＳＡ
３２，ＳＳＡ３４の具体的な構成について説明する。な
お、同図において図３又は図８に示した構成要素と同じ
ものについては同一の符号を付してある。以下、第１実
施形態との相違部分についてのみ説明することにする。
本実施形態のＳＳＡでは主ビット線ＧＢＬＴ０，ＧＢＬ
Ｎ０に加えてさらに主ビット線ＧＢＬＴ４，ＧＢＬＮ４
に接続されているため、第１実施形態のＳＳＡに対して
ＴｒＱ３０，ＴｒＱ３１を追加してある。ＴｒＱ３０は
ＴｒＱ１６と同等の機能を有しており、リードスイッチ
である信号ＲＳＴ４０が“Ｈ”レベルとなったときに、
信号線ＢＬＳＴ０上の電位を反転増幅して主ビット線Ｇ
ＢＬＮ４に伝える。同様に、ＴｒＱ３１はＴｒＱ１８と
同等の機能を有しており、リードスイッチである信号Ｒ
ＳＮ４０が“Ｈ”レベルとなったときに、信号線ＢＬＳ
Ｎ０上の電位を反転増幅して主ビット線ＧＢＬＴ４に伝
える。なお、第１実施形態では信号ＲＳＴ０，ＲＳＮ０
をＴｒＱ１６，ＴｒＱ１８のゲートに与えていたが、説
明の都合上、本実施形態ではこれらの信号名をそれぞれ
信号ＲＳＴ００，ＲＳＮ００にしている。

【００７３】次に、図１０を参照してＭＳＡ３３の具体
的な構成について説明する。なお、同図において図４又
は図９に示した構成要素と同じものについては同一の符
号を付してある。以下、第１実施形態との相違部分につ
いてのみ説明すると、まず第１実施形態（図４）では主
ビット線ＧＢＬＴ０，ＧＢＬＮ０とＴｒＱ４０，ＴｒＱ
４１の間が何れも直接接続されていたが、本実施形態で
はこれらの間にセレクタ４１を挿入している。このセレ
クタ４１は信号ＳＥＬに従って主ビット線ＧＢＬＴ０，
ＧＢＬＮ０の各々をＴｒＱ４０，ＴｒＱ４１の何れに接
続するかを決定する。具体的に言うと、メモリセルのデ
ータが載せられる一方の主ビット線をＤ端子に接続し、
“１／２ＶＣＣ”に対応するリファレンスレベルが載せ
られる他方の主ビット線をＲ端子に接続するように信号
ＳＥＬのレベルを制御することになる。

【００７４】セレクタ４１の存在意義は、本発明の各実
施形態におけるＤＲＡＭがいわゆるFolded Bit Line
（折り返し形ビット線）を採用しているために、メモリ
セルがダミーセルと同様にＴｒｕｅ／Ｎｏｔで交互に配
置されていることによる。例えば図９において、ワード
線ＷＬ００に隣接するワード線ＷＬ０１（図示省略）に
はワード線ＷＬｎ０に接続されたものと同様に配列され
たメモリセルを接続してある。このため、例えばワード
線ＷＬ００を活性化させた場合に信号ＳＥＬを“Ｈ”レ
ベルとしたのであれば、ワード線ＷＬ０１を活性化させ
た場合にはこれと反対に信号ＳＥＬを“Ｌ”レベルとす
る必要があることになる。なお、セレクタ４１はＳＳＡ
内に設けるようにしても良いのであるが、１個のＭＳＡ
に対して複数のＳＳＡ（実際には図８に示したよりも遙
かに多くのＳＳＡ）が存在するため、回路規模を可能な
限り縮減するためにセレクタ４１をＭＳＡ内に設けるよ
うにしている。なお、上述した第１実施形態でも同様の
セレクタを図４に示したＭＳＡ内に設けるようにしても
良い。

【００７５】次に、プリチャージ回路４２はプリチャー
ジ回路２０と同様の構成をしており、主ビット線ＧＢＬ
Ｔ４，ＧＢＬＮ４をともに“１／２ＶＣＣ”にプリチャ
ージするものである。次に、第１実施形態では、メモリ
セルのデータと３種類のリファレンスレベルとの間の比
較を１個のセンス回路２１を共用して時分割動作させて
いた。これに対し、本実施形態では各リファレンスレベ
ルとの比較を３個のセンス回路２１，４３，４４で並行
して行うようにしている。すなわち、センス回路２１は
信号線ＭＳＬＴ０，ＭＳＬＮ０間のレベル差をセンスし
て“０ｘ”／“１ｘ”の何れであるかを判別し、センス
回路４３は信号線ＭＳＬＴ１，ＭＳＬＮ１間のレベル差
をセンスして“００”／“０１”の何れであるかを判別
し、センス回路４４は信号線ＭＳＬＴ２，ＭＳＬＮ２の
間のレベル差をセンスして“１０”／“１１”の何れで
あるかを判別する。

【００７６】次に、ＴｒＱ５１，ＴｒＱ５２はそれぞれ
ＴｒＱ４０，ＴｒＱ４１と同等の機能を果たすものであ
って、信号ＲＭＴＧに応じて主ビット線ＧＢＬＴ４と信
号線ＭＳＬＴ１の間，セレクタ４１のＤ端子と信号線Ｍ
ＳＬＮ１の間をそれぞれ接続／分離する。同様に、Ｔｒ
Ｑ５３，ＴｒＱ５４は信号ＲＭＴＧに応じて主ビット線
ＧＢＬＮ４と信号線ＭＳＬＴ２の間，セレクタ４１のＤ
端子と信号線ＭＳＬＮ２の間をそれぞれ接続／分離す
る。次に、ラッチ回路２２は第１実施形態で説明したよ
うにメモリセルのデータの上位ビットを保持する。一
方、ラッチ回路４５は上位ビットが“０”のときの下位
ビットのデータを保持し、ラッチ回路４６は上位ビット
が“１”のときの下位ビットのデータを保持する。他
方、セレクタ４７はラッチ回路２２の出力に基づいて、
上位ビットが“０”であればラッチ回路４５の出力を下
位ビットＬＷＢＩＴとして選択し、さもなくばラッチ回
路４６の出力を下位ビットＬＷＢＩＴとして選択する。
また、ＴｒＱ５５〜ＴｒＱ５７は信号ＤＴＧＰのレベル
に応じて、センス回路２１，４３，４４のセンス結果が
出力される信号線ＭＳＬＴ０，ＭＳＬＴ１，ＭＳＬＴ２
とラッチ回路２２，４５，４６の間をそれぞれ接続／分
離する。

【００７７】次に、上記構成によるＤＲＡＭの動作を説
明するが、最初はメモリセルからの読み出しを行う場合
について説明する。 （１）読み出し動作 以下の説明では図８のワード線ＷＬに接続されているメ
モリセルの読み出しを行うものとする。本実施形態で
は、まずＳＳＡ３０が属するサブアレイ中の４個のメモ
リセルの読み出しを順次行い、その後にＳＳＡ３４が属
するサブアレイ中の４個のメモリセルの読み出しを順に
行う。その際、第１実施形態では各メモリセルに対して
時分割で３回センスしていたが、本実施形態ではそれぞ
れ１回のセンスのみで読み出しを行うことが可能であ
る。ここで、図１１は図８に示したＳＳＡ３０の動作タ
イミング，図１２はＳＳＡ３１及びＳＳＡ３２の動作タ
イミングを示している。なお、ＭＳＡ３３の動作は第１
実施形態で説明したＭＳＡ１３の動作に比べて単純であ
ることから特にタイミングチャートを作成していない。

【００７８】 スタンバイ状態 まず、時刻ｔ５１までのスタンバイ状態では、ＳＳＡ３
０〜ＳＳＡ３２の各々において信号ＰＤＬＮ０，信号Ｐ
ＤＬＴ０，信号ＴＧｘ０を何れも“Ｈ”レベルにしてお
く。これによって、副ビット線ＢＬＴｘ０および各ＳＳ
Ａ内の信号線ＢＬＳＴ０を電位Ｖ３Ｑに充電し、副ビッ
ト線ＢＬＮｘ０および各ＳＳＡ内の信号線ＢＬＳＮ０を
電位Ｖ１Ｑに充電しておく。また、ＭＳＡ３３ではプリ
チャージ回路２０が主ビット線ＧＢＬＴ０，ＧＢＬＮ０
をともに“１／２ＶＣＣ”へプリチャージし、プリチャ
ージ回路４２が主ビット線ＧＢＬＴ４，ＧＢＬＮ４をと
もに“１／２ＶＣＣ”へプリチャージする。さらに、Ｍ
ＳＡ３３にて信号ＳＥＬのレベルを適宜設定して、ワー
ド線ＷＬ００に接続されているメモリセルのデータが載
せられる主ビット線ＧＢＬＮ０とセレクタ４１のＤ端子
の間を接続するとともに、リファレンスレベルが載せら
れる主ビット線ＧＢＬＴ０とセレクタ４１のＲ端子の間
を接続しておく。

【００７９】 リファレンスレベルの設定 次に、ＳＳＡ３０〜ＳＳＡ３２の各々にて信号ＰＤＬＴ
０及び信号ＰＤＬＮ０を立ち下げて時刻ｔ５２でこれら
信号を“Ｌ”レベルとする。次に、時刻ｔ５３で信号Ｐ
ＢＬ０を立ち上げ、これが時刻ｔ５４で“Ｈ”レベルに
なると、副ビット線ＢＬＴｘ０，ＢＬＮｘ０及び各ＳＳ
Ａ内の信号線ＢＬＳＴ０，ＢＬＳＮ０がそれぞれバラン
スし、これら信号線の全ての電位が“１／２ＶＣＣ”に
プリチャージされる。次に、時刻ｔ５５においてはＳＳ
Ａ３０でのみ信号ＰＢＬ０を立ち下げて信号線ＢＬＳＴ
０，ＢＬＳＮ０間を切り離しておく。

【００８０】その後の時刻ｔ５６では、ワード線ＷＬ０
０を活性化させるとともに、ＳＳＡ３０においては信号
ＴＧｘ０（ｘ＝０〜３）のうち信号ＴＧ００以外を全て
立ち下げる。またこのとき、ダミーワード線ＤＷＬＴ，
ＤＷＬＮをともに活性化させるほか、ＳＳＡ３０と同様
にＳＳＡ３１，ＳＳＡ３２において信号ＴＧ００を除く
信号ＴＧｘ０を全て立ち下げる。これにより、時刻ｔ５
７でワード線ＷＬ００が十分立ち上がると、ワード線Ｗ
Ｌ００及び副ビット線ＢＬＮ００の交点に配置されたメ
モリセル（図８を参照）のデータに対応する電位が副ビ
ット線ＢＬＮ００を通じてＳＳＡ３０内の信号線ＢＬＳ
Ｎ０に伝えられる。

【００８１】また、同時刻ｔ５７でダミーワード線ＤＷ
ＬＴ，ＤＷＬＮがともに十分立ち上がると、ＳＳＡ３１
ではダミーワード線ＤＷＬＮに接続されたダミーセルの
電位“０”が信号線ＢＬＳＴ０に読み出され、また、ダ
ミーワード線ＤＷＬＴに接続されたダミーセルの電位
“１／３ＶＣＣ”が信号線ＢＬＳＮ０に読み出される。
このときＳＳＡ３１では信号ＰＢＬ０が“Ｈ”レベルの
まま維持されているため、これら２本の信号線上の電位
がバランスして“１０”／“１１”を判別するためのリ
ファレンスレベル（“１／６ＶＣＣ”に相当する電位）
が信号線ＢＬＳＴ０，ＢＬＳＮ０上に得られる。同様に
して、ＳＳＡ３２ではダミーワード線ＤＷＬＮに接続さ
れたダミーセルの電位“２／３ＶＣＣ”が信号線ＢＬＳ
Ｔ０に読み出され、また、ダミーワード線ＤＬＷＴに接
続されたダミーセルの電位“ＶＣＣ”が信号線ＢＬＳＮ
０に読み出される。このため、両電位のバランスによっ
て“００”／“０１”を判別するためのリファレンスレ
ベル（“５／６ＶＣＣ”に相当する電位）が信号線ＢＬ
ＳＴ０，ＢＬＳＮ０上に得られる

【００８２】 上位ビット／下位ビットの同時センス 次に、時刻ｔ５８になってＳＳＡ３０にて信号ＲＳＴ０
０，ＲＳＮ００をともに立ち上げると、メモリセルのデ
ータに対応する信号線ＢＬＳＮ０上の電位が反転増幅さ
れて主ビット線ＧＢＬＮ０に伝えられ、また、信号線Ｂ
ＬＳＴ０上の“１／２ＶＣＣ”に対応するリファレンス
レベルが反転増幅されて主ビット線ＧＢＬＴ０に伝えら
れる。また同時刻ｔ５８では、ＳＳＡ３１にて信号ＲＳ
Ｔ４０を立ち上げることで、信号線ＢＬＳＴ０上のリフ
ァレンスレベル（“１／６ＶＣＣ”に相当）を反転増幅
して主ビット線ＧＢＬＮ４に伝える。さらに同時刻ｔ５
８では、ＳＳＡ３２にて信号ＲＳＮ４０を立ち上げるこ
とで、信号線ＢＬＳＮ０上のリファレンスレベル（“５
／６ＶＣＣ”に相当）を反転増幅して主ビット線ＧＢＬ
Ｔ４に伝える。

【００８３】このとき、ＭＳＡ３３内のセレクタ４１に
よって主ビット線ＧＢＬＴ０，ＧＢＬＮ０がそれぞれＲ
端子，Ｄ端子に接続されているため、同Ｄ端子からはメ
モリセルの保持するデータに対応した電位が出力され、
同Ｒ端子からは“１／２ＶＣＣ”に対応した電位が出力
される。また、このときには第１実施形態（図７）で説
明したのと同様に信号ＲＭＴＧが“Ｈ”レベルとなって
いるため、セレクタ４１のＤ端子から出力される電位が
信号線ＭＳＬＮ０〜ＭＳＬＮ２へ伝えられる。一方、セ
レクタ４１のＲ端子から出力される電位は信号線ＭＳＬ
Ｔ０に伝えられ、主ビット線ＧＢＬＴ４，ＧＢＬＮ４の
電位はそれぞれ信号線ＭＳＬＴ１，ＭＳＬＴ２に伝えら
れる。この後の時刻ｔ５９では、ＳＳＡ３０において信
号ＲＳＴ００及び信号ＲＳＮ００を立ち下げ、ＳＳＡ３
１において信号ＲＳＴ４０を立ち下げ、ＳＳＡ３２にお
いて信号ＲＳＮ４０を立ち下げる。また、同時刻ｔ５９
では、図示していないがＭＳＡ３３で信号ＲＭＴＧを立
ち下げるようにする。

【００８４】次に、ＭＳＡ３３にて信号ＳＡＰ，ＳＡＮ
を活性化させてセンス回路２１，４３，４４に対して同
時並行的にセンス動作を行わせる。この結果、センス回
路２１は信号線ＭＳＬＴ０，ＭＳＬＮ０のレベル差を増
幅して、メモリセルの保持データの上位ビットの値
“１”／“０”にそれぞれ対応するように“Ｈ”／
“Ｌ”レベルを信号線ＭＳＬＴ０上に出力する。ここ
で、第１実施形態で説明したのと同様に、信号ＳＡＰ，
ＳＡＮを活性化させるのに伴って信号ＤＴＧＰを立ち上
げるため、センス回路２１によるセンス結果がＴｒＱ５
５を通じてラッチ回路２２に取り込まれ、上位ビットＵ
ＰＢＩＴを出力可能な状態となる。同様にして、センス
回路４３が信号線ＭＳＬＴ１，ＭＳＬＮ１のレベル差を
増幅し、メモリセルのデータと“５／６ＶＣＣ”のリフ
ァレンスレベルの比較から上位ビットが“０”のときの
下位ビットのデータを信号線ＭＳＬＴ１上に出力し、ラ
ッチ回路４５がこのデータをＴｒＱ５６経由で取り込
む。さらに、センス回路４４が信号線ＭＳＬＴ２，ＭＳ
ＬＮ２のレベル差を増幅し、メモリセルのデータと“１
／６ＶＣＣ”のリファレンスレベルの比較から上位ビッ
トが“１”のときの下位ビットのデータを信号線ＭＳＬ
Ｔ２上に出力し、ラッチ回路４６がこれをＴｒＱ５７経
由で取り込む。こうして各ラッチへの取り込みを完了さ
せたならば、信号ＤＴＧＰを立ち下げるとともに信号Ｓ
ＡＰ，ＳＡＮを非活性化させる。そして、セレクタ４７
はラッチ回路２２から出力される上位ビットＵＰＢＩＴ
に応じて、ラッチ回路４５，ラッチ回路４６のうちの何
れかの出力を選択してこれを下位ビットＬＷＢＩＴとし
て出力する。

【００８５】 メモリセルへの再書き込み この後、時刻ｔ６０では、図示していないがＭＳＡ３３
にて信号ＷＭＴＧを立ち下げ、書き込み回路２４が上位
ビットＵＰＢＩＴ／下位ビットＬＷＢＩＴに応じて生成
した書き込み電位をセレクタ４１のＤ端子及びＲ端子を
通じて主ビット線ＧＢＬＮ０，ＧＢＬＴ０に与える。次
に、時刻ｔ６１においてＳＳＡ３０でのみ信号ＷＳ０を
立ち上げてこれが時刻ｔ６２で“Ｈ”レベルになると、
主ビット線ＧＢＬＮ０の電位が信号線ＢＬＳＴ０及び副
ビット線ＢＬＴ００に与えられ、主ビット線ＧＢＬＴ０
の電位が信号線ＢＬＳＮ０および副ビット線ＢＬＮ００
に与えられる。この結果、ＳＳＡ３０はワード線ＷＬ０
０及び副ビット線ＢＬＮ００の交点に位置するメモリセ
ルに対して再書き込みを行う。次に、時刻ｔ６３ではＳ
ＳＡ３０にて信号ＴＧ００及び信号ＷＳ０をともに立ち
下げて再書き込みを終了させる。以上によって、ＳＳＡ
３０が属しているサブアレイにおいて信号ＴＧ００に対
応するメモリセルの読み出し動作が完了する。

【００８６】 他メモリセルの読み出し この後は、信号ＴＧ１０，ＴＧ２０，ＴＧ３０に対応す
るメモリセルからの読み出しを順次行ってゆくが、これ
らの動作は信号ＴＧ００を活性化させた場合と基本的に
同じである。まず信号ＴＧ１０を活性化させるにあたっ
ては、時刻ｔ６４でＳＳＡ３０にて信号ＰＢＬ０を立ち
上げるとともに、ＭＳＡ３３内のプリチャージ回路２
０，４２で主ビット線をプリチャージする。この結果、
時刻ｔ６５で主ビット線ＧＢＬＴ０，ＧＢＬＴ０，ＧＢ
ＬＴ４，ＧＢＬＮ４がともに“１／２ＶＣＣ”へプリチ
ャージされる。また、書き込み回路２４の出力端ＯＵＴ
Ｔ，ＯＵＴＮにおける電位の和は“ＶＣＣ”になってい
るため、時刻ｔ６６になると信号線ＢＬＳＴ０，ＢＬＳ
ＴＮ０がバランスして“１／２ＶＣＣ”にプリチャージ
される。そしてこのプリチャージを待ってＳＳＡ３０に
て信号ＰＢＬ０を立ち下げる。次に、時刻ｔ６７で信号
ＴＧ１０を立ち上げると、副ビットＢＬＮ１０に接続さ
れたメモリセルの保持電位が信号線ＢＬＳＮ０に読み出
される。そして、この時点以降の時刻ｔ６８までの動作
は、信号ＴＧ００を活性化させたときの時刻ｔ５８〜ｔ
６４における動作と同じである。次に、信号ＴＧ２０
（時刻ｔ６８〜ｔ６９），ＴＧ３０（時刻ｔ６９以降）
を活性化させた場合の動作は信号ＴＧ１０を活性化させ
た場合の動作（時刻ｔ６４〜ｔ６８）と基本的に同様で
ある。

【００８７】 ダミーセルへの再書き込み もっとも第１実施形態と同様に、信号ＴＧ３０を活性化
させた場合の動作は一部異なっていてダミーセルへの再
書き込みが行われる。すなわち、時刻ｔ７０においてＳ
ＳＡ３１，ＳＳＡ３２で信号ＰＢＬ０を立ち下げて信号
線ＢＬＳＴ０，ＢＬＳＮ０間を切り離しておく。またこ
の時点に至ってＭＳＡ３３によるセンス動作が完了する
ため、ＳＳＡ３１，ＳＳＡ３２ではそれぞれ信号ＲＳＴ
４０，ＲＳＮ４０が立ち下げられ、主ビット線ＧＢＬＮ
４，ＧＢＬＴ４がこれらＳＳＡと切り離される。そこで
時刻ｔ７１になった時点で、図１２のタイミングチャー
トには示していないがＳＳＡ３１にて信号ＰＤＬＮ０及
び信号ＰＦＬＴ０をともに立ち上げる。

【００８８】すると、時刻ｔ７２でＳＳＡ３１内の信号
線ＢＬＳＮ０，ＢＬＳＴ０がそれぞれ電位Ｖ１Ｑ，電位
ＧＮＤになるが、このとき信号ＴＧ００は“Ｈ”レベル
のまま維持されているため、これら電位がそれぞれダミ
ーワード線ＤＷＬＴ，ＤＷＬＮに接続されたダミーセル
へそれぞれ再書き込みされる。これと並行して、同時刻
ｔ７１ではＳＳＡ３２にて信号ＰＦＬＮ０及び信号ＰＤ
ＬＴ０をともに立ち上げる。すると、時刻ｔ７２でＳＳ
Ａ３２内の信号線ＢＬＳＮ０，ＢＬＳＴ０がそれぞれ電
位ＶＩＮＴ，電位Ｖ３Ｑになるが、このＳＳＡ３２でも
信号ＴＧ００が“Ｈ”レベルに維持されているため、こ
れら電位がダミーワード線ＤＷＬＴ，ＤＷＬＮに接続さ
れたダミーセルへそれぞれ再書き込みされる。

【００８９】こうしてダミーセルへの再書き込みを行っ
たならば、時刻ｔ７３にてワード線ＷＬ００，ダミーワ
ード線ＤＷＬＴ，ＤＷＬＮを全て立ち下げる。またＳＳ
Ａ３１，ＳＳＡ３２では、同時刻ｔ７３で信号ＰＦＬＮ
０を立ち下げたのち、この後の時刻ｔ７４で信号ＰＤＬ
Ｎ０を立ち上げるとともに、既に“Ｈ”レベルとなって
いる信号ＴＧ００以外の信号ＴＧｘ０（ｘ＝１〜３）を
全て立ち上げる。これら動作の結果、時刻ｔ７５になる
とＳＳＡ３１，ＳＳＡ３２は時刻ｔ５１と同様にスタン
バイ状態へ復帰して、信号線ＢＬＳＴ０及びこれに接続
された副ビット線ＢＬＴｘ０が電位Ｖ３Ｑとなり、信号
線ＢＬＳＮ０及びこれに接続された副ビット線ＢＬＮｘ
０が電位Ｖ１Ｑとなる。

【００９０】一方、ＳＳＡ３０に関しては時刻ｔ７４で
信号ＰＤＬＮ０，信号ＰＤＬＴ０及び信号ＴＧｘ０を全
て立ち上げる。この結果、時刻ｔ７５において副ビット
線ＢＬＴｘ０，ＢＬＮｘ０及びＳＳＡ３０内の信号線Ｂ
ＬＳＴ０，ＢＬＳＮ０が何れも時刻ｔ５１におけるスタ
ンバイ状態のときと同じ電位となる。以上のようにして
ＳＳＡ３０からの読み出しが完了するので、この後はＳ
ＳＡ３４からの読み出しをＳＳＡ３０からの読み出しの
場合と同様に行うようにする。こうすることで、ワード
線ＷＬとＳＳＡ３４に接続された副ビット線の交差する
ところに配置されたメモリセルについても、これらメモ
リセルに元々保持されていた電位が再書き込みされるこ
とになる。

【００９１】（２）書き込み動作 メモリセルに対する書き込み動作は第１実施形態で説明
した書き込み動作と同じであるため、ここではその説明
を省略する。

【００９２】〔第３実施形態〕上述した第２実施形態で
は実質的に２段階でセンスを行っていたが、本実施形態
では１段階でセンスを行うようにして動作時間をさらに
短縮させたものである。図１３は本実施形態によるＤＲ
ＡＭの要部の構成を示したブロック図であって、図８
（第２実施形態）に示したものと同じ構成要素について
は同一の符号を付してある。本実施形態では、サブアレ
イ，ＳＳＡ，主ビット線をそれぞれ第２実施形態の２倍
使用するとともに、ＭＳＡを第２実施形態の４倍使用し
てメモリセルに対するアクセスを行うことになる。

【００９３】そのため本実施形態では、１本のワード線
ＷＬに対して４対×４＝１６対の副ビット線を交差さ
せ、これらが交差するところに１６個のメモリセルを配
置している。同様に、ダミーワード線ＤＷＬＴ，ＤＷＬ
Ｎに対してそれぞれ１６本の副ビット線を交差させ、こ
れらが交差するところにそれぞれ１６個のダミーセルを
配置している。また、図中のＭＳＡ５１〜ＭＳＡ５４は
何れも第２実施形態で説明したＭＳＡ３３と同様の構成
であって、後述するＳＳＡ６１〜ＳＳＡ６４がそれぞれ
センスしたメモリセルのデータと３種類のリファレンス
レベルに基づいて、１回のセンス動作で当該データの上
位／下位ビットを判定する。なお同図では、煩雑になる
ため、各ＭＳＡから出力される上位ビットＵＰＢＩＴ／
下位ビットＬＷＢＩＴの図示を全て省略している。

【００９４】次に、ＳＳＡ６１〜ＳＳＡ６８の構成は何
れも第２実施形態で説明したＳＳＡと同じであって、そ
れぞれの果たす機能が異なっている。すなわち、ＳＳＡ
６１〜ＳＳＡ６４は図８に示したＳＳＡ３０，ＳＳＡ３
４と同機能のＳＳＡであって、メモリセルのデータに対
応する電位と“１／２ＶＣＣ”のリファレンスレベルを
出力する。具体的に言うと、ＳＳＡ６１は主ビット線Ｇ
ＢＬＮ０を通じてデータをＭＳＡ５１に供給するととも
に、主ビット線ＧＢＬＴ０を通じてリファレンスレベル
をＭＳＡ５１，ＭＳＡ５２に供給する。また、ＳＳＡ６
２は主ビット線ＧＢＬＮ１を通じてデータをＭＳＡ５２
に供給するが、主ビット線ＧＢＬＴ１には何も出力しな
い。また、ＳＳＡ６３は主ビット線ＧＢＬＮ２を通じて
データをＭＳＡ５３に供給するとともに、主ビット線Ｇ
ＢＬＴ２を通じてリファレンスレベルをＭＳＡ５３，Ｍ
ＳＡ５４に供給する。また、ＳＳＡ６４は主ビット線Ｇ
ＢＬＮ３を通じてデータをＭＳＡ５４に供給するが、主
ビット線ＧＢＬＴ３には何も出力しない。なお、データ
又はリファレンスレベルを何れの主ビット線に出力する
かや主ビット線に何も出力しないかなどは、ＳＳＡ内の
信号ＲＳＴ００，ＲＳＮ００，ＲＳＴ４０，ＲＳＮ４０
（図９を参照）を適宜制御することで容易に実現可能で
ある。

【００９５】一方、ＳＳＡ６５，ＳＳＡ６６は図８に示
したＳＳＡ３１，ＳＳＡ３２と同機能のものであって、
ダミーワード線ＤＷＬＴ，ＤＷＬＮに接続されたダミー
セルの保持する両電位をバランスさせてリファレンスレ
ベルを生成して出力する。このうち、ＳＳＡ６５は主ビ
ット線ＧＢＬＴ１を通じて“１／６ＶＣＣ”のリファレ
ンスレベルを各ＭＳＡ５１〜ＭＳＡ５４へ分配する。一
方、ＳＳＡ６６は主ビット線ＧＢＬＴ３を通じて“５／
６ＶＣＣ”のリファレンスレベルを各ＭＳＡ５１〜ＭＳ
Ａ５４へ分配する。なお、図１３に示した場合について
のみ言えばＳＳＡ６７，ＳＳＡ６８は主ビット線に何も
出力せず、以下に説明する動作とも直接関係しない。

【００９６】上記構成によるＤＲＡＭの動作は第２実施
形態における動作から容易に理解することができるた
め、ここでは特にタイミングチャートを作成していな
い。例えばメモリセルから読み出しを行う場合、ＳＳＡ
６１〜ＳＳＡ６４はそれぞれ選択された副ビット線に接
続されているメモリセルのデータを並行して読み出し、
主ビット線ＧＢＬＮ０〜ＧＢＬＮ３を通じてこれらデー
タに対応する電位をそれぞれＭＳＡ５１〜ＭＳＡ５４に
供給する。これと同時に、ＳＳＡ６１は主ビット線ＧＢ
ＬＴ０を通じて“１／２ＶＣＣ”に相当するリファレン
スレベルをＭＳＡ５１，ＭＳＡ５２に供給し、ＳＳＡ６
３は主ビット線ＧＢＬＴ２を通じてこれと同じリファレ
ンスレベルをＭＳＡ５３，ＭＳＡ５４に供給する。

【００９７】一方、ＳＳＡ６５は主ビット線ＧＢＬＴ１
を通じて“１／６ＶＣＣ”に相当するリファレンスレベ
ルを各ＭＳＡに供給し、ＳＳＡ６６は主ビット線ＧＢＬ
Ｔ３を通じて“５／６ＶＣＣ”に相当するリファレンス
レベルを各ＭＳＡに供給する。そこで、ＭＳＡ５１〜Ｍ
ＳＡ５４は個別に読み出されたデータと３種類のリファ
レンスレベルに基づき、第２実施形態に準じて読み出し
データの上位／下位ビットを同時並行的に判定して出力
する。なお、読み出しに伴ってメモリセル及びダミーセ
ルへの再書き込みが行われることは第２実施形態と全く
同じである。このほか、メモリセルに対する書き込み動
作は第１実施形態や第２実施形態における書き込み動作
と同様であるため、ここでもその説明を省略する。な
お、図１３では“１／２ＶＣＣ”のリファレンスレベル
をＳＳＡ６１，ＳＳＡ６３からそれぞれ２個のＭＳＡへ
供給していたが、これらのうちの何れかのＳＳＡのみか
ら全てのＭＳＡへ分配するようにしても良い。

【００９８】〔参考例〕本参考例は第２実施形態の構成
に変形を加えることによって動作時間をさらに“１／
２”に短縮するようにしたものである。図１４は本実施
形態によるＤＲＡＭの要部の構成を示したブロック図で
あって、図８（第２実施形態）に示したものと同じ構成
要素については同一の符号を付してある。なお、図１４
ではメモリセルから読み出されるデータの流れを中心に
して図示しているため、図８に示したダミーセル，ダミ
ーワード線を全て省略しているほか、副ビット線に関し
てもワード線ＷＬに接続されたものの一部についてだけ
図示してある。また、ＭＳＡ７１，ＭＳＡ７２は何れも
図８に示したＭＳＡ３３と同じ構成であって、実際はこ
れら各ＭＳＡに４本の主ビット線がそれぞれ接続されて
いるが、図示を簡潔にするために、主ビット線ＧＢＬＴ
０，ＧＢＬＮ０をまとめて主ビット線ＧＢＬｘ０として
示すとともに、主ビット線ＧＢＬＴ４，ＧＢＬＮ４をま
とめて主ビット線ＧＢＬｘ４として示している。これに
伴って図８に示したＳＳＡ３１，ＳＳＡ３２を一緒にし
たものをＳＳＡ７３として示してある。このほか、ＳＳ
Ａ７４はＳＳＡ７３と同一の構成をしたＳＳＡである。
なお、ＳＳＡ７５は図８で図示を省略していた他のＳＳ
Ａであって、以下で説明する動作には関係しない。

【００９９】次に、本参考例では、主ビット線ＧＢＬｘ
０又は主ビット線ＧＢＬｘ４上において、隣接するＭＳ
Ａ−ＳＳＡ間またはＳＳＡ−ＳＳＡ間にＴｒＱ６０〜Ｔ
ｒＱ６９を挿入している。そして、これらトランジスタ
を信号ＧＢＬＤＩＶ０〜ＧＢＬＤＩＶ４でそれぞれ制御
することによって主ビット線ＧＢＬｘ０，ＧＢＬｘ４を
それぞれ２つに分離可能な構成としてある。例えば、Ｓ
ＳＡ３０とＳＳＡ７３の間の主ビット線ＧＢＬｘ０，Ｇ
ＢＬｘ４上には信号ＧＢＬＤＩＶ０で共通に制御される
ＴｒＱ６０，ＴｒＱ６１が配置されており、これら以外
のトランジスタについても全く同様である。

【０１００】次に、本参考例によるＤＲＡＭの動作につ
いて説明する。上述したように、第２実施形態ではメモ
リセルから読み出しを行う場合にワード線ＷＬ上のメモ
リセルを２回に分けて読み出すように時分割動作させて
いた、これに対し本参考例では、ワード線ＷＬを境にし
上下の回路ブロックで並行してセンスを行うようにし
て、かかる時分割動作をなくしている。そのために本実
施形態では、まず信号ＧＢＬＤＩＶ０〜ＧＢＬＤＩＶ４
のうちの信号ＧＢＬＤＩＶ１のみを“Ｌ”レベルにして
ＴｒＱ６２，ＴｒＱ６３をオフとし、これらトランジス
タを境にして主ビット線ＧＢＬｘ０，ＧＢＬｘ４を切り
離しておく。次に、ＳＳＡ３０及びＳＳＡ７３は、主ビ
ット線ＧＢＬｘ０，ＧＢＬｘ４を通じて、ワード線ＷＬ
上のメモリセル７６から読み出したデータと３種類のリ
ファレンスレベルをＭＳＡ７１に供給し、ＭＳＡ７１が
メモリセル７６のデータの上位／下位ビットを判定す
る。これと並行して、ＳＳＡ３４及びＳＳＡ７４はメモ
リセル７７から読み出したデータと３種類のリファレン
スレベルを主ビット線ＧＢＬｘ０，ＧＢＬｘ４を通じて
ＭＳＡ７２に供給し、ＭＳＡ７２がこのデータの上位／
下位ビットを判定する。以上のように、本参考例ではＭ
ＳＡをメモリセルアレイが配置された領域の上下両側に
配置しているため１段階のセンス動作で読み出しを完了
させることが可能となっている。なお、上述した説明で
は第２実施形態に対して本参考例の技術思想を適用した
が、これ以外の各実施形態へ適用するようにしても良
い。

【０１０１】〔第１実施形態〜第３実施形態および参考
例のまとめ〕以上説明した第１〜第３実施形態および参
考例についてセンス回数などをまとめるとそれぞれ図１
５（ａ）〜図１５（ｄ）のようになる。なお、同図では
上述した各実施形態で前提条件としていた４値の場合以
外にも８値，１６値の場合を示してある。また、図１５
（ｄ）に関しては上述した参考例そのものではなく、参
考例を第３実施形態に適用した場合についてのものであ
る。

【０１０２】まず第１実施形態〔図１５（ａ）〕の場合
には、メモリセルのデータを個々のリファレンスレベル
との間で逐次的に比較している。このため、メモリセル
がＮ値の場合、ＭＳＡが１メモリセル分のデータを読み
出すのに必要となる時分割されたセンス動作（以下「Ｍ
ＳＡ内時分割」という）の回数は（Ｎ−１）回となる。
また、各ＳＳＡで信号ＴＧｘ０を切り換えながら副ビッ
ト線対を順次選択してゆくときの時分割動作（以下「Ｔ
Ｇ時分割」という）は４対のビット線対が対象となるこ
とから常に４回である。したがって、センス回数は「Ｔ
Ｇ時分割」の回数と「ＭＳＡ内時分割」の回数を掛け合
わせたものとなる。なお、センス回数は他の実施形態で
もいま述べたのと同様にして算出することになる。

【０１０３】次に、第２実施形態〔図１５（ｂ）〕の場
合には、全てのリファレンスレベルとの比較を同時に行
うことができるため、ＭＳＡ内時分割回数はメモリセル
の多値レベルのレベル数に依らず全て１回となる。一
方、信号ＴＧによる時分割動作はメモリセルの多値レベ
ルのレベル数に応じて変化する。すなわち、４値の場合
には２個のＳＳＡで主ビット線を共有しているため、第
１実施形態の２倍である８分割動作となり、結果的にセ
ンス回数も８回となる。また８値の場合、ＭＳＡ内時分
割の回数は４値の場合と同様に１回であるが、ＴＧ時分
割の回数は４値のときの２倍に相当する１６回となる。
すなわち、メモリセルのデータと全てのリファレンスレ
ベルを同時に読み出すために、８値では主ビット線が最
低８本必要となり、これに対応するように１個のＭＳＡ
に対応したサブアレイの個数は４個となる。このため、
ＴＧ分割の数は４個×４ビット線対＝１６回となり、セ
ンス回数もこれと同じ１６回となる。また、１６値の場
合には１個のＭＳＡに対応したサブアレイの個数が８値
の２倍に相当する８個となるため、ＴＧ時分割の回数と
センス回数はともに３２回となる。

【０１０４】次に、第３実施形態〔図１５（ｃ）〕の場
合、ＭＳＡ内時分割の回数は、全てのリファレンスレベ
ルとの比較を１回で行えるので多値レベルのレベル数に
よらず常に１回となる。一方、ＴＧ時分割の回数である
が、第２実施形態では例えば４値の場合に２個のサブア
レイのデータを逐次的にセンスしているのに対して、第
３実施形態では全てのサブアレイのデータをリファレン
スレベルと同時に比較することが可能である。このた
め、第３実施形態ではＴＧ時分割回数が第２実施形態の
場合の“１／２”で済むことになり、これに対応するよ
うにセンス回数も第２実施形態の半分となる。

【０１０５】次に、参考例については、第２実施形態に
適用した上述の場合のように、メモリセルアレイの上下
両側に配置したＭＳＡを用いて２個のメモリセルを同時
にセンスすることが可能である。このため、ＴＧ時分割
の回数は実質的に“１／２”となり、これに対応してセ
ンス回数も“１／２”になる。したがって、本参考例を
第３実施形態に適用〔図１５（ｄ）〕することで、ＴＧ
時分割の回数およびセンス回数はいずれも図１５（ｃ）
に示した値の半分となる。 なお、センス回数を減らせ
ばそれだけ動作時間を短くすることができるが、その分
だけＭＳＡやＳＳＡの回路規模が大きくなって面積オー
バーヘッドが生じるとともに、主ビット線に割り付ける
金属配線層の数が増加してコストが上昇することにな
る。したがって、センス回数の少ない手法が必ずしも最
適であるというわけでなく、センス回数（動作時間）と
チップサイズ／コストのトレードオフによって何れの手
法を適用するかを適宜決定することが望ましい。

【０１０６】〔第４実施形態〕本実施形態ではワード線
経由のノイズによるセンス時間の増大を抑制する工夫を
施したものである。そこでまずワード線経由のノイズに
起因して発生する問題を以下に説明する。いま、図１６
（ａ）に示すようにワード線ＷＬ０と副ビット線ＢＬＴ
０，ＢＬＴ１の交差するところにメモリセル８１，８２
が配置され、ワード線ＷＬ１と副ビット線ＢＬＮ０，Ｂ
ＬＮ１の交差するところにメモリセル８３，８４が配置
されている折り返し形ビット線を想定する。また、ワー
ド線ＷＬ０に接続されたメモリセル８１，８２には何れ
も“００”に相当する電源電位ＶＣＣが記憶されている
ものとする。

【０１０７】こうした状況下で、ワード線ＷＬ０を活性
化してメモリセル８１，８２から読み出しを行うと、副
ビット線ＢＬＴ０，ＢＬＴ１の電位はプリチャージ電位
である“１／２ＶＣＣ”からデータ“００”に対応した
副ビット線上の電位〔図２（ａ）を参照〕へ変化する。
このとき、副ビット線ＢＬＮ０，ＢＬＮ１はリファレン
ス側であるため“１／２ＶＣＣ”に対応したリファレン
スレベルのままになっているはずである。ところが、図
１６（ｂ）に示したように、ワード線ＷＬ１と副ビット
線ＢＬＴ０，ＢＬＴ１，ＢＬＮ０，ＢＬＮ１の間にはそ
れぞれ寄生容量８５〜８８が存在している。このため、
メモリセルからの読み出しによって例えば副ビット線Ｂ
ＬＴ０の電位が電圧“α”だけ変化すると、副ビット線
ＢＬＴ０→寄生容量８５→ワード線ＷＬ１→寄生容量８
７→副ビット線ＢＬＮ０といった経路を通じて、本来
“１／２ＶＣＣ”であるべき副ビット線ＢＬＮ０の電位
が“α”に応じた所定の電位だけ持ち上がり（これは
“α”＞０の場合であって、“α”＜０の場合はこれと
は逆に電位が下がる）、結果的にこれがノイズとなる。

【０１０８】もっとも、以上のような現象は副ビット線
ＢＬＮ０以外の各副ビット線においても同様に生じるた
め、副ビット線の電位が全体的に持ち上がることにな
る。したがって、同じサブアレイに関してはノイズが互
いにコモンとなり、例えば図１に示したＳＳＡ１０がメ
モリセルのデータと“１／２ＶＣＣ”のリファレンスレ
ベルを出力する場合などにはノイズの影響による問題は
生じない。こうしたことから、上位ビットのセンスはノ
イズが治まるのを待たずに行うことが可能である。これ
に対して、例えば図１に示したようにメモリセルの存在
するサブアレイとダミーセルの存在する各サブアレイは
何れも異なっており、これらサブアレイの間ではノイズ
がコモンとはならない。したがって、ダミーセルに保持
されている電位から生成されるリファレンスレベルに基
づく下位ビットのセンスはノイズが治まってから行わね
ばならない。このため上述した各実施形態では、ワード
線の活性化から信号ＳＡＰ，ＳＡＮの活性化までの時間
を設定するにあたって、ノイズの収まる時間を考慮に入
れておく必要があることになる。それゆえ、この時間に
相当するだけセンスに要する時間が余分にかかることと
なる。

【０１０９】以上のようなことから、本実施形態ではノ
イズがコモンとなる上位ビットから先にセンスして、そ
の後にノイズがコモンでない下位ビットをセンスするよ
うにしている。図１７は本実施形態の技術を第２実施形
態に適用した場合のＭＳＡの詳細構成を示したブロック
図であって、図１０に示したものと同じ構成要素につい
ては同一の符号を付してある。両者の相違点を説明する
と、第２実施形態では同一の信号ＳＡＰ，ＳＡＮによっ
てセンス回路２１，４３，４４の動作タイミングを制御
している。これに対して本実施形態では、上位ビットを
センスするためのセンス回路２１に関しては第２実施形
態と同様に信号ＳＡＰ，ＳＡＮでタイミングを制御して
いるが、下位ビットをセンスするためのセンス回路４
３，４４に関しては信号ＳＡＰＬ，ＳＡＮＬでタイミン
グを制御するようにしている。ここで、これら信号ＳＡ
ＰＬ，ＳＡＮＬは活性化／非活性化されるタイミングが
信号ＳＡＰ，ＳＡＮと異なるだけであって、それ以外は
これら信号ＳＡＰ，ＳＡＮと同じものである。

【０１１０】次に、本実施形態の動作は基本的に第２実
施形態と同じであるため特にタイミングチャートを作成
していない。そこで第２実施形態との相違点のみを説明
する。本実施形態では第２実施形態の場合の場合よりも
早いタイミングで信号ＳＡＰ，ＳＡＮを活性化させて上
位ビットをセンスし、その後に、第２実施形態における
信号ＳＡＰ，ＳＡＮと同じタイミングで信号ＳＡＰＬ，
ＳＡＮＬを活性化して下位ビットのセンスを行うように
している。つまり、信号ＳＡＰ、ＳＡＮのタイミングを
ノイズが収まる時間に相当するだけ全体的に早くしてい
るわけである。なお、信号ＳＡＰＬ，ＳＡＮＬのタイミ
ングに同期させて信号ＲＭＴＧ，ＤＴＧＰ，ＤＧＳ，Ｄ
ＴＧＵ等のタイミングを早める必要があることは当然で
ある。

【０１１１】以上のように、本実施形態ではワード線経
由ノイズがコモンとなる上位ビットを先行してセンスす
るようにしているため、ノイズが収まるのを待ってから
上位ビット／下位ビットを同時にセンスする場合に比べ
て早いタイミングで上位ビットを出力することができ
る。なお、上記では第２実施形態に適用した場合につい
て説明したが、これ以外の他の実施形態に適用するよう
にしても良い。ここで、第１実施形態においては図４に
示したようにセンス回路が１個しかないことから、上位
ビットをセンスするときだけ信号ＳＡＰ，ＳＡＮのタイ
ミングを早めに変化させれば良い。また、ワード線を介
して伝わってくるノイズは、ワード線を活性化させた場
合だけでなく再書き込み時などにもわずかではあるが発
生する。本実施形態は、こうした様々な条件下で発生す
るノイズがワード線を介して伝搬してくるような全ての
場合に対して有効である。

【０１１２】〔第５実施形態〕本実施形態では、ＳＳＡ
内に設けられているセンストランジスタの閾値電圧が製
造バラツキ等に起因してばらつく影響を回避したもので
あって、いわゆるオフセットキャンセル対策を施したも
のである。例えば第２実施形態において、図９に示した
ＳＳＡ中のＴｒＱ１７，ＴｒＱ１９は上記のような製造
バラツキ等が原因して完全に相補動作しているわけでは
ない。このため、両センストランジスタ間に内在する閾
値電圧のバラツキの差が動作マージンの劣化につながる
ことになる。こうしたバラツキを補償するために本実施
形態ではＳＳＡを図１８に示すように構成している。な
お、同図において図９（第２実施形態）に示したものと
同じ構成要素については同一の符号を付してある。

【０１１３】そこで第２実施形態との相違点について以
下に説明すると、まず、第２実施形態ではＴｒＱ１７，
ＴｒＱ１９のソースが何れも電位ＧＮＤに接続されてい
たのに対し、本実施形態ではこれらを何れも信号ＯＣＶ
に接続している。これに加えて本実施形態では、ゲート
端子に信号ＯＣＳが接続されたＴｒＱ７１，ＴｒＱ７２
をそれぞれＴｒＱ１７，ＴｒＱ１９のゲート−ドレイン
間に挿入している。ここで信号ＯＣＶの電位は、信号Ｏ
ＣＳを活性化させていないときには第２実施形態（図
９）と同様に電位ＧＮＤとしておく。一方、信号ＯＣＳ
を活性化させているときには、ＴｒＱ１７，ＴｒＱ１９
の閾値電圧の設計値をＶＴＨ０としたときに信号ＯＣＶ
の電位をほぼ電位“１／２ＶＣＣ−ＶＴＨ０”に設定す
る。なお、この電位“１／２ＶＣＣ”は上述したように
電位Ｖ３Ｑと電位Ｖ１Ｑをバランスさせて生成するのが
望ましい。

【０１１４】次に、本実施形態の動作は以下の点を除い
て上述した第２実施形態の動作と同じである。すなわ
ち、図１１に示した時刻ｔ５５〜ｔ５６の期間中におい
て、ＳＳＡ３０内で信号ＰＢＬ０が“Ｌ”レベルとなっ
て信号線ＢＬＳＴ０，ＢＬＳＮ０間が切り離されたなら
ば、信号ＯＣＳを上記期間内の一定期間だけ活性化させ
てＴｒＱ７１，ＴｒＱ７２を導通させるとともに、信号
ＯＣＶを電位ＧＮＤから上記の電位“１／２ＶＣＣ−Ｖ
ＴＨ０”に変化させる。こうした動作の結果、信号線Ｂ
ＬＳＴ０，ＢＬＳＮ０の電位は、ＴｒＱ１７，ＴｒＱ１
９の現実の閾値電圧に存在する設計値ＶＴＨ０からのバ
ラツキに相当する電位だけそれぞれ変化することにな
る。したがって、この後に信号ＲＳＴ００，ＲＳＮ００
を活性化させて信号線ＢＬＳＴ０，ＢＬＳＮ０上の電位
をセンスした場合、いま説明したオフセットキャンセル
動作によってセンストランジスタ間の閾値電圧のバラツ
キが相殺されることになる。なお、以上の説明は信号Ｔ
Ｇ００を活性化させる場合であるが、信号ＴＧ１０，Ｔ
Ｇ２０，ＴＧ３０を活性化させる場合のタイミングも同
様である。また、上述した説明では、本実施形態の技術
思想を第２実施形態に組み合わせるようにしたがこれ以
外の各実施形態に適用することももちろん可能である。

【０１１５】〔変形例〕先に簡単に説明したが、例えば
図６のタイミングチャート（第１実施形態）に示したよ
うに、ＳＳＡ１１，ＳＳＡ１２では信号ＴＧｘ０のうち
信号ＴＧ００のみを活性化させて、副ビット線ＢＬＴ０
０，ＢＬＮ００に接続されているダミーセルを選択して
いる。しかし、これらのダミーセルが不良である可能性
も当然あるため、そうした場合には、信号ＴＧ００の代
わりに信号ＴＧ１０，ＴＧ２０，ＴＧ３０の何れかを活
性化させれば良い。これによって、リダンダンシのダミ
ーセルとして用意された不良でないダミーセルを選択し
て用いることができるため、信頼性や歩留まりを向上さ
せることが可能となる。

【０１１６】また、上述した各実施形態において、電位
Ｖ３Ｑ，電位Ｖ１Ｑが正確に“２／３ＶＣＣ”，“１／
３ＶＣＣ”である必要はなく若干の電位の高低はあって
も良い。このため、ＤＲＡＭ全体のホールド特性を良く
するためにはこれらの電位を図１９に示すように同一の
所定電位だけ若干下げることが考えられる。すなわち、
４値の場合を例に挙げると電位の最も高い“００”が書
き込まれたセルのホールド特性が最も厳しい。そこで、
“００”を記憶するメモリセルやダミーセルのホールド
特性の劣悪であることに起因して保持電位が低下しても
誤動作しないように、電位“ＶＣＣ”〜電位“２／３Ｖ
ＣＣ”の間を若干広くとり、その分だけ電位“１／２Ｖ
ＣＣ”〜電位“０”間を若干狭くするようにする。

【０１１７】ここで、上述したように電位Ｖ３Ｑ，電位
Ｖ１Ｑはいずれも図示しない疑似電源で生成しているた
め、これら電位の調整は簡単に行うことができる。この
点を説明するために疑似電源の構成を簡略化して図２０
に示す。図示した例の疑似電源では、出力端を入力端の
一端にフィードバックしたアンプ９０を設けるととも
に、ＤＲＡＭの外から供給される外部電源電位とＧＮＤ
の間を２本の抵抗素子９１，９２で分圧して、これら抵
抗素子の接続点ノードの電位をアンプ９０の他端に供給
するようにしている。このため、抵抗素子９１，９２の
抵抗値を適宜調整すれば疑似電源から出力される電位を
容易に調整することができる。なお、電位Ｖ３Ｑ，Ｖ１
Ｑの電位をどの程度下げるかは、メモリセルやダミーセ
ルの電流−電圧特性のほか、必要とされるホールドタイ
ムなどの当業者の技術常識に基づいて適宜決定すれば良
い。なお、上述したように、“１／２ＶＣＣ”のリファ
レンスレベルは、電位Ｖ３Ｑと電位Ｖ１Ｑをバランスさ
せることによって生成しているため、これら電位Ｖ３
Ｑ，Ｖ１Ｑを下げた分だけ“１／２ＶＣＣ”の電位も連
動して下がるため都合が良い。

【０１１８】また、上述した各実施形態では、信号ＴＧ
ｘ０に従って副ビット線対を順次選択して時分割動作さ
せている。しかるにこうした時分割動作は本発明にとっ
て必須の構成ではなく、時分割動作させない構成として
も良いのはもちろんである。また、上述した各実施形態
においてメモリセルへ再書き込みする際の手法として、
例えば第１の従来技術のところで説明したものを用いる
ようにしても良い。また、上述した各実施形態では、メ
モリセルのデータの読み出しを行うＳＳＡ内で“１／２
ＶＣＣ”のリファレンスレベルを生成しているが、“１
／６ＶＣＣ”や“５／６ＶＣＣ”のリファレンスレベル
と同様にダミーセルから読み出した電位（例えば“１／
３ＶＣＣ”と“２／３ＶＣＣ”）をバランスさせて生成
するようにしても良い。

【０１１９】

【発明の効果】以上説明したように、本発明では、多値
データの各電位をダミーセル対へサブアレイ毎に記憶し
ておく。サブアレイ毎に設けられた各ＳＳＡは、選択し
たワード線で活性化されるメモリセルが何れのサブアレ
イに属するかに応じて、メモリＳＳＡとしての役割を果
たすかダミーＳＳＡとしての役割を果たすかが定まる。
メモリＳＳＡとして動作するＳＳＡは、メモリセルから
副ビット線を経由して読み出した多値データの電位をセ
ンスして主ビット線に出力する。一方で、ダミーＳＳＡ
として動作するＳＳＡは、ダミーセル対から副ビット線
対を経由して読み出した電位をバランスさせて各リファ
レンスレベルを生成して主ビット線に出力する。そして
ＭＳＡがこれら多値データの電位及び各リファレンスレ
ベルをもとに多値データの値を判定している。これによ
り、従来のようにフィードバック用のキャパシタ等を必
要とすることなく多値の半導体記憶装置を実現すること
ができるため、面積を小さくできてコストも低く抑える
ことができる。また、従来のようにワード線電位を振る
必要もないことから、ＳＳＡよりもはるかに数が多いメ
モリセルの閾値電圧のバラツキに起因した動作マージン
の低下によって歩留まりが悪くなるといった問題も生じ
ない。

【０１２０】また、請求項２記載の発明では、各リファ
レンスレベルを時分割で順次出力しながら多値データの
電位と逐次的に比較してゆくことで多値データの値を判
定している。これにより、多値データの電位と各リファ
レンスレベルをそれぞれ載せるための２本の主ビット線
を設けるだけで、多値レベルのレベル数に依らず多値デ
ータの値を得ることができる。また、請求項３記載の発
明では、同一のワード線で駆動されるメモリセルをセン
スする複数のメモリＳＳＡの出力を同一の主ビット線に
時分割で供給する。一方、複数のダミーＳＳＡがセンス
するダミーセル対を同一のダミーワード線で駆動して、
各リファレンスレベルを別々の主ビット線に供給する。
そして、同時に出力される各多値データの電位及び全て
のリファレンスレベルに基づいて、センスされた各多値
データの値をＭＳＡで判定する。時分割で供給される複
数のメモリＳＳＡの出力の各々についてこれらの動作を
順次行ってゆく。これにより、それぞれの多値データの
値を１回のセンス動作で判定することができるため、構
成をあまり複雑化させずに動作時間を短縮することがで
きる。

【０１２１】また、請求項４記載の発明では、同一のワ
ード線で駆動されるメモリセルをセンスする複数のメモ
リＳＳＡの出力を複数の主ビット線にそれぞれ供給す
る。一方、複数のダミーＳＳＡがセンスするダミーセル
対を同一のダミーワード線で駆動し、各リファレンスレ
ベルを別々の主ビット線に供給して複数のＭＳＡにそれ
ぞれ分配する。そして、全ての多値データの電位及び全
てのリファレンスレベルを同時に出力して、センスされ
た全ての多値データの値を同時に判定するようにしてい
る。これにより、請求項３記載の発明よりもさらにセン
ス回数を減らすことができて動作時間をいっそう短縮す
ることができる。また、請求項６記載の発明では、多値
データの電位とリファレンスレベルが載せられる２本の
主ビット線のうち、何れの主ビット線上に多値データの
電位が読み出されるかに応じて、ＭＳＡでこれら両主ビ
ット線上の電位を入れ替えてセンスするようにしてい
る。これにより、折り返し形ビット線を採用したとき
に、上記２本の主ビット線の切り替えのための回路を多
数存在するＳＳＡ内ではなくＭＳＡにのみに設ければ良
くなるため回路規模を小さくすることができる。

【０１２２】また、請求項７記載の発明では、ワード線
駆動時や再書き込み時などの所定の条件下で発生するノ
イズがワード線を経由して副ビット線上に生じる場合
に、このノイズが治まる所定時間を経過してからダミー
ＳＳＡの出力するリファレンスレベルとメモリセルのデ
ータの電位を比較する一方で、これに先行してメモリＳ
ＳＡの出力するリファレンスレベルとメモリセルのデー
タの電位を比較するようにしている。これにより、例え
ばメモリセルに４値の多値データを記憶させるとした場
合、メモリＳＳＡからデータと同時に読み出されるリフ
ァレンスレベルに基づいて、ワード線経由ノイズが治ま
るのを待つことなく、下位ビットに先行したタイミング
で上位ビットを出力することができる。また、請求項８
記載の発明では、副ビット線対の電位をセンスするセン
ストランジスタ対の間に存在する閾値電圧の相違に起因
したオフセットをキャンセルしている。これにより、オ
フセットが原因となって動作マージンを劣化させるなど
の問題を生じることがなくなる。また、請求項９記載の
発明では、接地電位及び内部電源電位を除く多値データ
の各電位を同じ電位だけ低くしている。これにより、メ
モリセルやダミーセルのホールド特性を改善することが
可能となる。

【０１２３】また、請求項１０記載の発明では、デフォ
ルトで使用するダミーセル対以外にリダンダンシ用のダ
ミーセル対を設けている。これにより、デフォルトのダ
ミーセルが不良であったりホールド特性が悪かったりし
た場合であっても、これを不良でないリダンダンシ用の
ダミーセル対に切り換えれば良いため、信頼性や歩留ま
りを向上させることが可能となる。また、請求項１１記
載の発明では、接地電位及び内部電源電位を除く多値デ
ータの各電位をそれぞれ疑似電源回路で生成している。
これにより、例えばメモリセル及びダミーセルに対して
書き込みを行う場合や読み出し過程で再書き込みを行う
場合に、書き込みデータに応じて疑似電源を選択するだ
けで書き込み，再書き込みを行うことができる。このた
め、従来のような段階的に書き込みを行う手法に比べて
書き込み時間を短縮することが可能となる。また、請求
項１２記載の発明では、スタンバイ状態にある副ビット
線を疑似電源回路で生成した電位で充電するようにして
いる。これにより、これら電位を生成するための疑似電
源回路を安定化させることが可能となる。

【０１２４】また、請求項１３記載の発明では、ＭＳＡ
が自身の判定によって得た多値データの電位に対応した
疑似電源回路の出力を利用してメモリセルへの再書き込
みを行うようにしている。これにより、従来のような段
階的に書き込みを行う手法に比べて書き込み時間を短縮
することが可能となる。 また、請求項１４記載の発明
では、疑似電源回路の生成する電位で充電しておいた副
ビット線対の電位をバランスさせて、多値データの最上
位ビットを識別するリファレンスレベルを生成してい
る。これにより、ホールド特性を改善するために接地電
位及び内部電源電位を除く電位を所定電位だけ低下させ
るような場合にも、その分だけ上記リファレンスレベル
を追随して下げることができる。また、請求項１５記載
の発明では、ダミーセル対への再書き込みをダミーＳＳ
Ａで行っているため、疑似電源回路で生成させた電位を
選択するなどして再書き込み電位を作ることができ、従
来手法を用いる場合やＭＳＡから再書き込みを行う場合
に比べて再書き込みに要する時間を短縮することができ
る。また、請求項１６記載の発明では、ダミーセル対，
ダミーワード線の特性をそれぞれメモリセル，ワード線
と同じ特性としている。これにより、従来のようにダミ
ーセル対やダミーワード線として特殊な容量値を持った
ものを作る必要がなくなり、面積が増大してコスト上昇
につながるなどの問題がない。また、セルの容量値等が
均一であるため、これらのバラツキが歩留まりに影響す
る程度を従来に比べて低くすることができる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態によるＤＲＡＭの要部
の構成を示したブロック図である。

【図２】 本発明の各実施形態において、メモリセル／
ダミーセルに保持されるデータに対応する電位と副ビッ
ト線上および主ビット線上の電位の関係をそれぞれ示し
た図であって、（ａ）はデータレベルの推移を示した説
明図，（ｂ）はリファレンスレベルの推移を示した説明
図である。

【図３】 本発明の第１実施形態におけるＳＳＡの構成
例を示した回路図である。

【図４】 同実施形態におけるＭＳＡの構成例を示した
回路図である。

【図５】 同実施形態におけるＳＳＡのうち、ワード線
が活性化されるサブアレイに属しているＳＳＡの動作を
示したタイミングチャートである。

【図６】 同実施形態におけるＳＳＡのうち、ダミーワ
ード線が活性化されるサブアレイに属しているＳＳＡの
動作を示したタイミングチャートである。

【図７】 同実施形態におけるＭＳＡの動作を示したタ
イミングチャートである。

【図８】 本発明の第２実施形態によるＤＲＡＭの要部
の構成を示したブロック図である。

【図９】 同実施形態におけるＳＳＡの構成例を示した
回路図である。

【図１０】 同実施形態におけるＭＳＡの構成例を示し
た回路図である。

【図１１】 同実施形態におけるＳＳＡのうち、ワード
線が活性化されるサブアレイに属しているＳＳＡの動作
を示したタイミングチャートである。

【図１２】 同実施形態におけるＳＳＡのうち、ダミー
ワード線が活性化されるサブアレイに属しているＳＳＡ
の動作を示したタイミングチャートである。

【図１３】 本発明の第３実施形態によるＤＲＡＭの要
部の構成を示したブロック図である。

【図１４】 本発明の参考例によるＤＲＡＭの要部の構
成を示したブロック図である。

【図１５】 本発明の第１実施形態〜第３実施形態およ
び参考例について、ＴＧ時分の回数，ＭＳＡ内時分割の
回数，センス回数をそれぞれ多値レベルのレベル数毎に
対比させた図である。

【図１６】 ワード線経由のノイズを説明するための説
明図である。

【図１７】 本発明の第４同実施形態におけるＭＳＡの
構成例を示した回路図である。

【図１８】 本発明の第５同実施形態におけるＳＳＡの
構成例を示した回路図である。

【図１９】 本発明の各実施形態において、ホールド特
性を良くするためには電位Ｖ３Ｑ，Ｖ１Ｑを下げたとき
の様子を示した説明図である。

【図２０】 本発明の各実施形態において用いる疑似電
源回路の構成を簡略化して示した回路図である。

【図２１】 第１の従来技術によるＤＲＡＭの要部の構
成を示したブロック図である。

【符号の説明】

１０〜１２，３０〜３２，３４，６１〜６８，７３〜７
５ 副センスアンプ １３，３３，５１〜５４，７１，７２ 主センスアンプ ２０，４２ プリチャージ回路 ２１，４３，４４ センス回路 ２２，２３，４５，４６ ラッチ回路 ２４ 書き込み回路 ７６，７７，８１〜８４ メモリセル ８５〜８８ 寄生容量 ＢＬＮ００，ＢＬＮ１０，ＢＬＮ２０，ＢＬＮ３０，Ｂ
ＬＮ０，ＢＬＮ１，ＢＬＴ００，ＢＬＴ１０，ＢＬＴ２
０，ＢＬＴ３０，ＢＬＴ０，ＢＬＴ１ 副ビット線 ＤＷＬＴ，ＤＷＬＴ０〜ＤＷＬＴ２，ＤＷＬＮ，ＤＷＬ
Ｎ０〜ＤＷＬＮ２ ダミーワード線 ＧＢＬＮ０〜ＧＢＬＮ４，ＧＢＬＴ０〜ＧＢＬＴ４ 主
ビット線 ＷＬ，ＷＬ０，ＷＬ１，ＷＬ００，ＷＬｎ０ ワード線

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３７１Ｄ

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセルアレイを構成する複数のサブ
   アレイの各々に設けられ、メモリセルに記憶される多値
   データの各値に対応する電位をそれぞれ記憶するダミー
   セル対と、 前記各サブアレイに設けられ、選択したワード線によっ
   て活性化されるメモリセルが前記複数のサブアレイのう
   ちの何れに属するかに応じて、副ビット線経由で前記メ
   モリセルから読み出した前記多値データの電位をセンス
   して主ビット線に出力するメモリ副センスアンプ（以下
   ＳＳＡ）として動作するか、あるいは、副ビット線対を
   経由して前記ダミーセル対から読み出した電位をバラン
   スさせることで、前記多値データ間を識別するリファレ
   ンスレベルを生成して前記主ビット線と異なる主ビット
   線に出力するダミーＳＳＡとして動作する複数のＳＳＡ
   と、 前記各主ビット線に出力された前記多値データの電位及
   び前記各リファレンスレベルに基づいて該多値データの
   値を判定する主センスアンプ（以下ＭＳＡ）とを具備す
   ることを特徴とする半導体記憶装置。
2. 【請求項２】 複数の前記ダミーＳＳＡは前記各リファ
   レンスレベルを前記主ビット線へ時分割で順次出力して
   ゆき、 前記ＭＳＡは、前記多値データの電位を前記各リファレ
   ンスレベルと逐次的に比較してゆくことで前記多値デー
   タの値を判定することを特徴とする請求項１記載の半導
   体記憶装置。
3. 【請求項３】 同一のワード線で駆動されるメモリセル
   をセンスする複数の前記メモリＳＳＡの出力を同一の主
   ビット線に時分割で供給するとともに、 複数の前記ダミーＳＳＡがセンスする前記ダミーセル対
   を同一のダミーワード線対で駆動して、前記主ビット線
   とは異なる別々の主ビット線に前記各リファレンスレベ
   ルをそれぞれ供給し、 前記複数のメモリＳＳＡの何れか及び前記複数のダミー
   ＳＳＡから前記各多値データの電位及び全ての前記リフ
   ァレンスレベルを同時に出力して、前記ＭＳＡが前記各
   メモリＳＳＡによってセンスされた前記各多値データの
   値を判定する動作を、時分割で供給される前記複数のメ
   モリＳＳＡの出力の各々について順次行うことを特徴と
   する請求項１記載の半導体記憶装置。
4. 【請求項４】 同一のワード線で駆動されるメモリセル
   をセンスする複数の前記メモリＳＳＡの出力を複数の主
   ビット線にそれぞれ供給するとともに、 複数の前記ダミーＳＳＡがセンスする前記ダミーセル対
   を同一のダミーワード線対で駆動して、前記複数の主ビ
   ット線とは異なる別々の主ビット線に前記各リファレン
   スレベルを供給して前記複数のＭＳＡにそれぞれ分配
   し、 前記複数のメモリＳＳＡ及び前記複数のダミーＳＳＡか
   ら全ての前記多値データの電位及び全ての前記リファレ
   ンスレベルを同時に出力して、前記複数のＭＳＡが前記
   複数のメモリＳＳＡによってセンスされた全ての前記多
   値データの値を同時に判定することを特徴とする請求項
   １記載の半導体記憶装置。
5. 【請求項５】 前記メモリＳＳＡは、前記多値データを
   読み出すための副ビット線と対になる副ビット線上に前
   記多値データの最上位ビットを識別するためのリファレ
   ンスレベルを生成して出力し、該リファレンスレベルを
   前記多値データの電位を出力する主ビット線とは異なる
   主ビット線へ出力することを特徴とする請求項１〜４の
   何れかの項記載の半導体記憶装置。
6. 【請求項６】 前記ＭＳＡは、前記多値データの電位及
   び該多値データの最上位ビットを識別するリファレンス
   レベルがそれぞれ載せられる２本の主ビット線のうち、
   選択されたメモリセルのデータの電位が該２本の主ビッ
   ト線の何れに読み出されるかに応じて、該２本の主ビッ
   ト線上の電位を入れ替えてセンスすることを特徴とする
   請求項５記載の半導体記憶装置。
7. 【請求項７】 前記ＭＳＡは、所定の条件下で発生する
   ノイズがワード線を介して伝搬することで前記副ビット
   線上に生じるノイズが治まる所定時間を経過した後に、
   前記ダミーＳＳＡの出力するリファレンスレベルと前記
   メモリセルのデータの電位を比較するとともに、該比較
   に先行して、前記メモリＳＳＡの出力するリファレンス
   レベルと前記メモリセルのデータの電位を比較すること
   を特徴とする請求項５又は６記載の半導体記憶装置。
8. 【請求項８】 前記ＳＳＡは、前記副ビット線対の電位
   をそれぞれセンスするセンストランジスタ対の間に存在
   する閾値電圧の相違に起因するオフセットをキャンセル
   するためのオフセットキャンセル手段を有することを特
   徴とする請求 項１〜７の何れかの項記載の半導体記憶装
   置。
9. 【請求項９】 前記多値データの各値に対応する電位の
   うち、接地電位及び内部電源電位を除く電位を同一の所
   定電位だけ低く設定することを特徴とする請求項１〜８
   の何れかの項記載の半導体記憶装置。
10. 【請求項１０】 前記各ダミーＳＳＡには、前記ダミー
    セル対以外にリダンダンシ用のダミーセル対が副ビット
    線対を介して接続されていることを特徴とする請求項１
    〜９の何れかの項記載の半導体記憶装置。
11. 【請求項１１】 半導体記憶装置の外部から供給される
    外部電源電位に基づいて、前記多値データの各値に対応
    する電位のうち、接地電位及び内部電源電位を除く電位
    をそれぞれ生成する疑似電源回路を有することを特徴と
    する請求項１〜１０の何れかの項記載の半導体記憶装
    置。
12. 【請求項１２】 スタンバイ状態にある前記副ビット線
    を前記疑似電源回路で生成した電位で充電することを特
    徴とする請求項１１記載の半導体記憶装置。
13. 【請求項１３】 前記ＭＳＡは、前記判定によって得た
    前記多値データの電位に対応した前記疑似電源回路の出
    力を利用して、前記メモリセルからの読み出しの過程で
    行われる前記メモリセルへの再書き込みを行うことを特
    徴とする請求項１１又は１２記載の半導体記憶装置。
14. 【請求項１４】 前記疑似電源回路の生成する電位で充
    電された前記副ビット線の対の電位をバランスさせるこ
    とで、前記多値データの最上位ビットを識別する請求項
    ５記載のリファレンスレベルを生成することを特徴とす
    る請求項１２記載の半導体記憶装置。
15. 【請求項１５】 前記メモリセルからの読み出しの過程
    で行われる前記ダミーセル対への再書き込みを前記ダミ
    ーＳＳＡで行うことを特徴とする請求項１〜１４の何れ
    かの項記載の半導体記憶装置。
16. 【請求項１６】 前記ダミーセル対と該ダミーセル対を
    駆動するダミーワード線対がそれぞれ前記メモリセルと
    該メモリセルを駆動するワード線と同じ特性になってい
    ることを特徴とする請求項１〜１５の何れかの項記載の
    半導体記憶装置。
17. 【請求項１７】 前記多値データの各値に対応する各電
    位は、隣接する電位間の電位差が互いに異なっているこ
    とを特徴とする請求項１〜１６の何れかの項記載の半導
    体記憶装置。