JP3416011B2 - 電子楽音発生装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子楽器、カラオ
ケ装置、及びデスクトップ・ミュージック（ＤＴＭ：De
sk Top Music）等のＣＭＯＳ（Complementary Metal Ox
ide Semiconductor ）で構成される音源ＬＳＩ（Large
Scale Integrated Circuit）により電子的に楽音を発生
する装置に適用される電子楽音発生装置に関するもので
ある。

【０００２】

【従来の技術】従来より、時分割で複数音を同時に発音
可能な電子楽器が知られている。このような電子楽器
は、鍵盤操作に対応した楽音の波形データを波形ＲＯＭ
（Read Only Memory）から時分割的に読み出し、発音チ
ャネル（楽音生成チャネル）に割り当てて発音すること
により、楽音の発生に用意されているチャネル数分、同
時に発音できるようになされている。

【０００３】

【発明が解決しようとする課題】ところで、上述したよ
うな従来の電子楽器において、消費電力が最も大きいの
はスピーカの駆動回路であり、一般的な音量を得るため
には、スピーカの駆動回路の方が音源回路（トーンジェ
ネレータ）よりも一桁程度大きい電力を要する。

【０００４】そこで、スピーカを省くことにより、主流
である５Ｖ電源から３Ｖ電源に移行して、省電力化を進
めたディジタル電子楽器がある。しかしながら、このよ
うな電子楽器は、スピーカに要する電力以上の省電力化
を図るものではない。

【０００５】すなわち、従来の電子楽器は、スピーカに
て省電力化は進められているものの、音源回路自体にて
省電力化を目指したものがなかったため、トータル的な
省電力化を図ることができなかった。

【０００６】特に、従来の電子楽器の音源回路では、発
音するチャネル、発音しないチャネルに係わらず、用意
されているチャネル数分、全て時分割で演算が行われて
いたため、発音しないチャネルの演算に要する電力が非
常に無駄であった。このため、電池駆動の電子楽器等で
は、電池寿命のために、数日間しか使用できない製品が
あった。

【０００７】そこで、本発明は、上記の欠点を除去する
ために成されたもので、電子的に楽音を発生する装置の
音源ＬＳＩとその周辺ロジック（波形ＲＯＭ等）の省電
力化を進めることにより、トータル的な省電力化を図る
ことが可能な電子楽音発生装置を提供することを目的と
する。

【０００８】

【課題を解決するための手段】斯かる目的下において、
第１の発明は、複数の楽音データを時分割にて生成し、
複数の発音チャネル分の楽音データを出力する電子楽音
発生装置であって、楽音データを生成するための複数の
制御データ、及び発音チャネルの使用状態を示すチャネ
ル情報が発音チャネル毎に外部より記憶される記憶手段
と、各発音チャネルのタイムスロットに同期して上記記
憶手段から発音チャネル毎に複数の制御データ及びチャ
ネル情報が読み出されるように上記記憶手段の読み出し
を制御する読出制御手段とを備え、上記読出制御手段
は、上記記憶手段から読み出されたチャネル情報に基づ
いて、演算タイムスロットに対し、使用中の発音チャネ
ルの制御データのみを前詰に連続して読み出した後、残
りの演算タイムスロットにおいては同じ制御データを読
み出すように上記記憶手段の読み出しを制御することを
特徴とする。第２の発明は、上記第１の発明において、
上記同じ制御データは、最終チャネルの制御データであ
ることを特徴とする。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。

【００１０】まず、第１の実施の形態について説明す
る。

【００１１】本発明に係る電子楽音発生装置、例えば、
図１に示すような電子楽器１に適用される。

【００１２】この電子楽器１は、上記図１に示すよう
に、鍵盤１０と、操作パネル２０と、シーケンサ（以
下、ＳＥＱと言う）４０と、トーンジェネレータ（以
下、ウェーブジェネレータとも言う）５０と、操作パネ
ル２０、ＳＥＱ４０及びウェーブジェネレータ５０と接
続され鍵盤１０の出力が供給されるホストＣＰＵ（Cent
ralProcessing Unit)３０と、ウェーブジェネレータ５
０と接続されたウェーブテーブル６０と、ウェーブジェ
ネレータ５０の出力が供給されるディジタル／アナログ
コンバータ（以下、ＤＡＣと言う）７０と、ＤＡＣ７０
の出力が供給されるスピーカ８０とを備えている。ま
た、ホストＣＰＵ３０には、他の電子楽器等の図示して
いない外部発音源装置が接続可能であり、この外部発音
源装置からＭＩＤＩ（Musical Instrument Digital Int
erface）信号のような外部制御情報が供給されるように
なされている。

【００１３】ウェーブジェネレータ５０は、ホストＣＰ
Ｕ３０の出力が入力端子Ｉ51を介して供給されるアサイ
メントメモリ１００と、アサイメントメモリ１００の出
力が各々供給されるウェーブテーブルアドレスジェネレ
ータ２００及びエンベロープジェネレータ３００と、エ
ンベロープジェネレータ３００に接続されたエンベロー
プメモリ４００と、アサイメントメモリ１００の出力が
各々供給される累算器５００及びシステムクロックジェ
ネレータ６００と、エンベロープジェネレータ３００の
出力及び入力端子Ｉ54からのウェーブテーブル６０の出
力が供給される乗算器７００とを備えている。また、ア
サイメントメモリ１００には、アドレッシング回路１０
１の出力も供給され、ウェーブテーブルアドレスジェネ
レータ２００の出力は、出力端子Ｉ53を介してウェーブ
テーブル６０に供給されるようになされている。さら
に、エンベロープメモリ４００には、アドレッシング回
路４０１の出力が供給され、エンベロープメモリ４００
の出力は、出力端子Ｉ52を介してホストＣＰＵ３０に供
給されるようになされている。さらにまた、累算器５０
０には、乗算器７００の出力も供給され、累算器５００
の出力は、出力端子Ｉ55を介してＤＡＣ７０に供給され
るようになされている。

【００１４】上述のような電子楽器１は、発音チャネル
（楽音生成チャネル）として、例えば１６チャネルが用
意されており、時分割的に１６チャネル（１６音）の楽
音を生成して同時発音できるようになされている。

【００１５】そこで、まず、電子楽器１の一連の動作に
ついて説明する。

【００１６】ホストＣＰＵ３０は、例えば、マイクロコ
ンピュータ等からなり、鍵盤１０の鍵操作情報、操作パ
ネル２０の操作情報、ＳＥＱ４０の出力情報、及び上述
した外部発音源装置のＭＩＤＩ情報等を受け、これらの
各情報に基づいた発音命令や消音命令等を、入力端子Ｉ
51を介してウェーブジェネレータ５０に供給する。

【００１７】ウェーブジェネレータ５０において、入力
端子Ｉ51を介して供給されたホストＣＰＵ３０からの命
令情報は、アサイメントメモリ１００に格納される。そ
して、アサイメントメモリ１００に格納された情報（制
御データ）は、時分割的に読み出され、この読み出され
た制御データにて、ウェーブテーブル６０の読出アドレ
スを生成するウェーブテーブルアドレスジェネレータ２
００、及びエンベロープを生成するエンベロープジェネ
レータ３００が演算処理を行う。

【００１８】ウェーブテーブルアドレスジェネレータ２
００で生成された読出アドレスは、出力端子Ｉ53を介し
てウェーブテーブル６０に供給される。ウェーブテーブ
ル６０は、ＲＯＭからなり、出力端子Ｉ53からの読出ア
ドレスに従って波形データを入力端子Ｉ54に対して出力
する。したがって、入力端子Ｉ54から乗算器７００に
は、ウェーブテーブル６０の出力である波形データが供
給される。

【００１９】尚、ウェーブテーブル６０は、ＲＡＭ又は
フラッシュＲＡＭで構成し、ウェーブジェネレータ５０
が動作していないときに、ホストＣＰＵ３０がアクセス
（Ｒ／Ｗ）できるようにすることも可能である。

【００２０】また、エンベロープジェネレータ３００で
演算して得られたエンベロープ値も、乗算器７００に供
給される。

【００２１】したがって、乗算器７００により、ウェー
ブテーブルアドレスジェネレータ２００の読出アドレス
に従ってウェーブテーブル６０から読み出された波形デ
ータと、エンベロープジェネレータ３００で得られたエ
ンベロープ値とが乗算される。

【００２２】累算器５００は、乗算器７００の乗算結果
を累算し、１サンプル期間において１６チャネル分の累
算結果を出力する。

【００２３】この累算器５００の累算結果がウェーブジ
ェネレータ５０の出力となり、出力端子Ｉ55を介してＤ
ＡＣ７０に供給され、ＤＡＣ７０でアナログ化された
後、スピーカ８０から放音される。

【００２４】つぎに、ウェーブジェネレータ５０内部に
ついて具体的に説明する。

【００２５】ここで、図２は、ウェーブジェネレータ５
０でのタイミングクロックを示したタイミングチャート
であり、図中のＵＳＥ信号、タイミング信号ｔ０〜ｔ
７、ｔｓ０〜ｔｓ１５は、システムクロックジェネレー
タ６００により発生するようになされている。また、図
中のＤａｄｒ信号は、アドレッシング回路１０１により
発生するようになされている。

【００２６】まず、ＵＳＥ信号は時分割を示すものであ
り（ここでは、ｃｈ．０〜ｃｈ．１５の１６チャネルの
時分割）、設けられているタイムスロットのチャネルが
使用されているときは「１」、使用されていないときは
「０」となる。したがって、この図では、使用チャネル
がｃｈ．０及びｃｈ．２の２チャネルとなる。

【００２７】また、タイミング信号ｔ０は、ＵＳＥ信号
の値に係わらず、常に出力されるものであり、このタイ
ミング信号ｔ０により各時分割チャネルのＵＳＥ信号が
ラッチされるようになされている。他のタイミング信号
ｔ１〜ｔ７についても、ＵＳＥ信号の値に係わらず、常
に出力されるものであり、後述するパイプラインを構成
するラッチ回路にそのラッチクロックが与えられるよう
になされている。

【００２８】タイミング信号ｔｓ０〜ｔｓ１５は、チャ
ネルｃｈ．０〜ｃｈ．１５に各々対応したものであり、
対応チャネルのとき「１」となる信号である。

【００２９】Ｄａｄｒ信号は、アサイメントメモリ１０
０の出力データをコントロールするものであり、チャネ
ル毎の番号情報ｄx1とアドレス情報ｄx2とからなる。そ
して、タイミング信号ｔ０のタイミングで、そのときの
チャネルｃｈ．Ｘの番号情報ｄx1とアドレス情報ｄx2が
アサイメントメモリ１００に対して出力されるようにな
されている。

【００３０】すなわち、タイミング信号ｔｓ０のタイミ
ングで、チャネルｃｈ．０の番号情報ｄ01（＝ｃｈ．
０）と、アサイメントメモリ１００におけるチャネルｃ
ｈ．０の情報の格納先を示すアドレス情報ｄ02とがアサ
イメントメモリ１００に対して出力され、チャネルｃ
ｈ．１の番号情報ｄ11（＝ｃｈ．１）と、アサイメント
メモリ１００におけるチャネルｃｈ．１の情報の格納先
を示すアドレス情報ｄ12とがアサイメントメモリ１００
に対して出力され、以降も同様にして、チャネルｃｈ．
２〜ｃｈ．１５の番号情報ｄx1とアドレス情報ｄx2がア
サイメントメモリ１００に対して出力されるようになさ
れている。

【００３１】上述のようなＤａｄｒ信号に従って、アサ
イメントメモリ１００からは、チャネルｃｈ．Ｘの情報
が出力されるが、ここでは、チャネルｃｈ．Ｘが未使用
チャネルの場合には、そのチャネルの各種の情報がアサ
イメントメモリ１００から出力されないようになされて
いる。

【００３２】このため、Ｄａｄｒ信号においては、未使
用チャネル（上記図２ではチャネルｃｈ．１及びｃｈ．
３〜ｃｈ．１５）であった場合、その直前に出力した使
用チャネル（上記図２ではチャネルｃｈ．０及びｃｈ．
２）のアドレス情報ｄx2の内容を、その未使用チャネル
のアドレス情報ｄx2として再度出力するようになされて
いる。

【００３３】したがって、上記図２では、チャネルｃ
ｈ．１の場合には、そのチャネルのアドレス情報ｄ12と
して、直前に出力されたチャネルｃｈ．０のアドレス情
報が再度出力され、チャネルｃｈ．３の場合には、その
チャネルのアドレス情報ｄ32として、直前に出力された
チャネルｃｈ．２のアドレス情報が再度出力されるよう
になされている。

【００３４】尚、チャネルの番号情報ｄx1については、
常に対応したチャネルの番号とされる。

【００３５】尚、上述のようなＵＳＥ信号、タイミング
信号ｔ０〜ｔ７、ｔｓ０〜ｔｓ１５を生成するシステム
クロックジェネレータ６００、及びＤａｄｒ信号を生成
するアドレッシング回路１０１についての詳細は後述す
る。

【００３６】そこで、まず、アサイメントメモリ１００
について具体的に説明する。

【００３７】アサイメントメモリ１００は、例えば、図
３に示すように、各チャネルｃｈ．０〜ｃｈ．１５毎
に、上述したタイミング信号ｔ０〜ｔ７に対応した８ア
ドレスが各々設けられている。

【００３８】タイミング信号ｔ０に対応したアドレスに
は、そのチャネルが使用チャネルか未使用チャネルかを
示すＵＳＥ情報が格納され、タイミング信号ｔ１に対応
したアドレスには、イネーブル情報が格納されるように
なされている。

【００３９】また、タイミング信号ｔ２に対応したアド
レスには、ループトップ情報が格納され、タイミング信
号ｔ３に対応したアドレスには、ループエンド情報が格
納され、タイミング信号ｔ４に対応したアドレスには、
周波数ナンバ（以下、Ｆナンバと言う）情報が格納さ
れ、タイミング信号ｔ５に対応したアドレスには、バイ
アスアドレス情報が格納され、タイミング信号ｔ６に対
応したアドレスには、エンベロープ目標値（以下、Ｅ目
標値と言う）／エンベロープスピード（以下、Ｅスピー
ドと言う）情報が格納され、タイミング信号ｔ７に対応
したアドレスには、ラウドネス情報が格納されるように
なされている。

【００４０】上述のような各チャネル毎の各種の情報
（制御データ）はホストＣＰＵ３０により格納され、格
納された各種の情報は、アドレッシング回路１０１が発
生する上述したＤａｄｒ信号に従って、ウェーブテーブ
ルアドレスジェネレータ２００により読み出されるよう
になされている。

【００４１】また、タイミング信号ｔ０に対応したアド
レスに格納されるＵＳＥ情報は、上述したＵＳＥ信号を
発生させるための情報であり、ホストＣＰＵ３０によ
り、鍵押下時に割り当てられたチャネルのＵＳＥ情報が
「１」にセットされ、離鍵後エンベロープリリースが終
了したチャネルをエンベロープメモリ４００にて確認さ
れると「０」にリセットされるようになされている。

【００４２】尚、アサイメントメモリ１００に格納され
る各種の情報についての詳細は後述する。また、ここで
は、タイミング信号ｔ０〜ｔ７に対応したアドレスに各
種の情報を配置するようにしたが、この配置に制限され
るものではない。

【００４３】つぎに、上述したようなＤａｄｒ信号を生
成するアドレッシング回路１０１について具体的に説明
する。

【００４４】アドレッシング回路１０１は、例えば、図
４に示すように、アサイメントメモリ１００の各チャネ
ルのＵＳＥ情報が供給されるラッチ回路１１１と、ラッ
チ回路１１１の出力がＯＲ回路１１６を介して供給され
るセレクタ１１４と、セレクタ１１４の出力が供給され
るラッチ回路１１５と、カウンタ１１２と、カウンタ１
１２の出力が供給されるカウンタ１１３とを備えてお
り、ラッチ回路１１１からは上述した各チャネルのＵＳ
Ｅ情報が時分割で出力されるようになされている。そし
て、カウンタ１１２及びセレクタ１１４の各出力はアサ
イメントメモリ１００にも供給され、カウンタ１１３及
びラッチ回路１１５の各出力はセレクタ１１４に供給さ
れるようになされている。また、ラッチ回路１１１及び
ＯＲ回路１１６には上記図２に示したタイミング信号ｔ
０が与えられ、ラッチ回路１１５には上記図２に示した
タイミング信号ｔ１が与えられている。

【００４５】上述のようなアドレッシング回路１０１
は、発音チャネルが未使用のときは、セレクタ１１４と
ラッチ回路１１５により、その直前に出力した使用の発
音チャネルのアドレス情報を再度出力するようになされ
ている。

【００４６】すなわち、アドレッシング回路１０１にお
いて、ラッチ回路１１は、ゲートタイプのラッチ回路で
あり、タイミング信号ｔ０の立ち下がりのタイミング
で、アサイメントメモリ１００のＵＳＥ情報を得て、Ｏ
Ｒ回路１１６を介してセレクタ１１４に供給する。

【００４７】このとき、カウンタ１１２は、クロック信
号ｃｋに従ったカウント値をアサイメントメモリ１００
及びカウンタ１１３に供給する。カウンタ１１３は、カ
ウンタ１１２からのカウント値に従ったカウント値をセ
レクタ１１４のＡ端子に供給する。

【００４８】セレクタ１１４は、ＯＲ回路１１６の出力
が「１」であった場合、すなわちＵＳＥ情報が「１」で
あった場合（使用チャネル）、Ａ端子に供給されたカウ
ンタ１１３の出力を選択してアサイメントメモリ１００
及びラッチ回路１１５に供給し、ＯＲ回路１１６の出力
が「０」であった場合、すなわちＵＳＥ情報が「０」で
あった場合（未使用チャネル）、Ｂ端子に供給されたラ
ッチ回路１１５の出力を選択してアサイメントメモリ１
００及びラッチ回路１１５に供給する。

【００４９】ラッチ回路１１５は、クロックエッジタイ
プのラッチ回路であり、タイミング信号ｔ１の立ち下が
りのタイミングで、セレクタ１１４の出力を得て、セレ
クタ１１４のＢ端子に供給する。

【００５０】上述のような構成により、ラッチ回路１１
５には、常に最新の使用チャネル（ここでは、チャネル
ｃｈ．０又はｃｈ．２）のアドレス情報が格納された状
態となる。そして、未使用チャネルの場合には、このラ
ッチ回路１１５の内容、すなわち直前の使用チャネルの
アドレス情報が再度アサイメントメモリ１００に供給さ
れることとなる。これにより、未使用チャネルの場合に
は、アサイメントメモリ１００からは、その未使用チャ
ネルの情報が出力されない。

【００５１】つぎに、上述したようなアサイメントメモ
リ１００に格納された各種の情報を読み出して動作する
ウェーブテーブルアドレスジェネレータ２００について
具体的に説明する。

【００５２】ウェーブテーブルアドレスジェネレータ２
００は、例えば、図５に示すように、アサイメントメモ
リ１００から読み出した情報が各々供給されるラッチ回
路２０１〜２０６と、ラッチ回路２０３及び２０６の各
出力が供給される加算器２１０と、ラッチ回路２０２及
び加算器２１０の各出力が供給される比較器２１１と、
ラッチ回路２０４、加算器２１０及び比較器２１１の各
出力が供給される選択器２１２と、ラッチ回路２０１及
び選択器２１２の各出力が供給される加算器２１３と、
加算器２１３の出力が供給されるラッチ回路２０７と、
選択器２１２の出力が供給されるＦＡＣＣメモリ２１４
と、ＦＡＣＣメモリ２１４の出力が供給されるゲート２
１６とを備えており、ラッチ回路２０７の出力がウェー
ブテーブルアドレスジェネレータ２００の出力となって
ウェーブテーブル６０に供給されるようになされてい
る。また、ゲート２１６はラッチ回路２０５の出力によ
って制御され、ゲート２１６の出力は、ラッチ回路２０
６に供給されるようになされている。さらに、ＦＡＣＣ
メモリ２１４は、アドレッシング回路２１５の出力によ
り読み出されるようになされている。

【００５３】そして、ラッチ回路２０１〜２０７には、
上記図２に示したようなタイミング信号ｔ１〜ｔ７が各
々与えられており、これらのラッチ回路２０１〜２０７
でパイプラインを構成している。

【００５４】そこで、例えば、ウェーブテーブルアドレ
スジェネレータ２００で使用チャネルであるｃｈ．０に
対する演算が行われる場合、ラッチ回路２０１は、タイ
ミング信号ｔ５の立ち下がりのタイミングで、アサイメ
ントメモリ１００から読み出されたバイアスアドレス情
報を得て、加算器２１３に供給する。このバイアスアド
レス情報は、演算中の波形がウェーブテーブル６０の何
番地から書き込まれているかを示す値、すなわち音色の
スタートアドレスを示す情報である。

【００５５】また、ラッチ回路２０３は、タイミング信
号ｔ４により、アサイメントメモリ１００から読み出さ
れたＦナンバ情報を得て、加算器２１０に供給する。こ
のＦナンバ情報は、周波数を生成するための値であり、
加算器２１０により累算されるものである。

【００５６】また、ラッチ回路２０２は、タイミング信
号ｔ３により、アサイメントメモリ１００から読み出さ
れたループエンド情報を得て、比較器２１１のＡ端子に
供給し、ラッチ回路２０４は、タイミング信号ｔ２によ
り、アサイメントメモリ１００から読み出されたループ
トップ情報を得て、選択器２１２のＢ端子に供給する。
これらのループエンド情報及びループトップ情報は、波
形の読出方式をＨｅａｄ＋Ｌｏｏｐ方式とするための情
報であり、例えば、図６に示すようなアドレスを発生さ
せるための情報である。尚、ウェーブテーブルアドレス
ジェネレータ２００では、１６チャネル分の演算を行う
ため、Ｈｅａｄ＋Ｌｏｏｐ方式により読み出されるアド
レスは、１サンプリング期間に１６種類まで同時に生成
することが可能であることは勿論のことである。

【００５７】また、ラッチ回路２０５は、タイミング信
号ｔ１により、アサイメントメモリ１００から読み出さ
れたイネーブル情報を得て、ゲート２１６に供給する。
このイネーブル情報は、ホストＣＰＵ３０によりキーオ
ンイベント時に一時「ＯＦＦ」されものであり、このと
き、ＦＡＣＣメモリ２１４に記憶されたＦＡＣＣ（Ｆナ
ンバの累算結果）がクリアされる。

【００５８】また、ラッチ回路２０６は、タイミング信
号ｔ４により、ゲート２１６からのＦＡＣＣを得て、加
算器２１０に供給する。

【００５９】そして、加算器２１０は、ラッチ回路２０
３からのＦナンバ情報と、ラッチ回路２０５からのＦＡ
ＣＣとを加算して、その加算結果をＦＡＣＣとして比較
器２１１のＢ端子及び選択器２１２のＡ端子に供給す
る。

【００６０】比較器２１１は、そのＡ端子に供給された
ラッチ回路２０２からのループエンド情報と、そのＢ端
子に供給された加算器２１０からのＦＡＣＣとを比較
し、ループエンド情報が上記加算結果以上であった場合
（Ａ≦Ｂ）、すなわちＦナンバの累算値であるＦＡＣＣ
がループエンドまで達したら、その結果を選択器２１２
に供給する。

【００６１】選択器２１２は、比較器２１１からの比較
結果により、Ｆナンバの累算値がループエンドまで達し
ていたらラッチ回路２０４からのループトップ情報を選
択し、逆にＦナンバの累算値がループエンドまで達して
いなかったら加算器２１０からのＦＡＣＣを選択する。
そして、選択器２１２は、選択したループトップ情報又
はＦＡＣＣをＦＡＣＣメモリ２１４に記憶させると共
に、その情報の上位ビット情報（ｂ１６〜ｂ３１）を加
算器２１３に供給する。

【００６２】加算器２１３は、ラッチ回路２０１からの
バイアスアドレス情報と、選択器２１２からの上位ビッ
ト情報（ｂ１６〜ｂ３１）を加算して、その加算結果を
ラッチ回路２０７に供給する。

【００６３】ラッチ回路２０７は、タイミング信号ｔ４
により、加算器２１３からの加算結果を得て、図示して
いない出力バッファを介して、ウェーブテーブル６０の
読出アドレスとして出力する。

【００６４】また、ＦＡＣＣメモリ２１４に記憶された
情報は、ゲート２１６によりＦＡＣＣとして読み出さ
れ、ラッチ回路２０６に対して出力される。このとき、
ゲート２１６には、ラッチ回路２０５からイネーブル情
報が供給されている。このイネーブル情報は、ホストＣ
ＰＵ３０によりキーオンイベント時に一時「ＯＦＦ」さ
れるようになされており、この時にＦＡＣＣがクリアさ
れる。

【００６５】尚、使用チャネルｃｈ．２時の動作も、上
述した使用チャネルｃｈ．０時と同様であるため、その
詳細な説明は省略する。

【００６６】一方、ウェーブテーブルアドレスジェネレ
ータ２００で未使用チャネルであるｃｈ．１に対する演
算が行われる場合、上述したように、アドレッシング回
路１０１からアサイメントメモリ１００には、タイミン
グ信号ｔ１〜ｔ７の区間において、チャネルｃｈ．１の
直前の使用チャネル、すなわち上述したチャネルｃｈ．
０のアドレス情報が再度供給されるため、アサイメント
メモリ１００からはタイミング信号ｔ０の区間を除いて
チャネルｃｈ．１の情報が出力されない。このため、ウ
ェーブテーブルアドレスジェネレータ２００には、未使
用チャネルｃｈ．１の直前の使用チャネルｃｈ．０の情
報が保持されることとなる。

【００６７】尚、未使用チャネルｃｈ．３〜ｃｈ．１５
時の動作も、上述した使用チャネルｃｈ．１時と同様で
あるため、その詳細な説明は省略する。

【００６８】したがって、未使用チャネルｃｈ．１及び
ｃｈ．３〜ｃｈ．１５のタイムスロットにおいては、ウ
ェーブテーブルアドレスジェネレータ２００内の各回路
が、この間同じ値を保持し続け、回路を構成するＣＭＯ
Ｓ素子はスイッチングしない状態となる。これにより、
ウェーブテーブル６０の読出アドレスも変化しないた
め、ウェーブテーブル６０の出力もスイッチングする必
要がない。

【００６９】つぎに、エンベロープジェネレータ３００
について具体的に説明する。

【００７０】エンベロープジェネレータ３００は、例え
ば、図７に示すように、アサイメントメモリ１００から
読み出された情報が各々供給されるラッチ回路３０１〜
３０２と、ラッチ回路３０１の出力が供給される乗算器
３０９と、ラッチ回路３０２の出力が各々供給される減
算器３０６及び乗算器３０７と、ラッチ回路３０３及び
エンベロープメモリ４００の各出力が供給されるゲート
３１０と、ゲート３１０の出力が供給されるラッチ回路
３０４と、ラッチ回路３０４及び乗算器３０７の各出力
が供給される加算器３０８と、乗算器３０９の出力が供
給されるラッチ回路３０５とを備えており、ラッチ回路
３０５の出力がエンベロープジェネレータ３００の出力
として乗算器７００に供給されるようになされている。
また、ラッチ回路３０４の出力は減算器３０６にも供給
され、減算器３０６の出力は乗算器３０７にも供給され
るようになされている。さらに、加算器３０８の出力
は、乗算器３０９及びエンベロープメモリ４００に各々
供給されるようになされている。そして、ラッチ回路３
０１、３０２、３０３、３０４及び３０５には、上記図
２に示したようなタイミング信号ｔ７、ｔ６、ｔ１、ｔ
７及びｔ７が各々与えられている。

【００７１】上述のようなエンベロープジェネレータ３
００は、例えば、エンベロープの累算値をＥＡＣＣとし
て、 ＥＡＣＣ＝（Ｅ目標値−ＥＡＣＣ）×Ｅスピード＋ＥＡ
ＣＣ なる演算式により、エンベロープをＥ目標値に徐々に漸
近させるものである。

【００７２】すなわち、このエンベロープジェネレータ
３００において、使用チャネルであるｃｈ．０に対する
演算が行われる場合、ラッチ回路３０１は、タイミング
信号ｔ７の立ち下がりのタイミングで、アサイメントメ
モリ１００から読み出されたラウドネス情報を得て、乗
算器３０９に供給する。このラウドネス情報は、エンベ
ロープ値を全体的に制御するためのパラメータであり、
乗算器３０９でＥＡＣＣと乗算されて出力されるもので
ある。

【００７３】また、ラッチ回路３０２は、タイミング信
号ｔ６により、アサイメントメモリ１００から読み出さ
れたＥ目標値／Ｅスピード情報を得て、Ｅ目標値情報を
減算器３０６のＡ端子に供給すると共に、Ｅスピード情
報を乗算器３０７に供給する。

【００７４】また、ラッチ回路３０３は、タイミング信
号ｔ１により、アサイメントメモリ１００から読み出さ
れたイネーブル情報を得て、ゲート３１０に供給する。
このイネーブル情報は、ホストＣＰＵ３０によりキーオ
ンイベント時に一時「ＯＦＦ」されものであり、この時
にゲート３１０に供給されるＥＡＣＣ（エンベロープの
累算値）がクリアされる。

【００７５】また、ラッチ回路３０４は、タイミング信
号ｔ７により、ゲート３１０からのＥＡＣＣを得て、減
算器３０６のＢ端子及び加算器３０８に供給する。

【００７６】そして、減算器３０６は、そのＡ端子に供
給されたラッチ回路３０２からのＥ目標値情報から、そ
のＢ端子に供給されたラッチ回路３０４からのＥＡＣＣ
を減算する（Ｅ目標値−ＥＡＣＣ）。したがって、この
減算器３０６により、ＥＡＣＣがＥ目標値にどれだけ未
だ到達していないかが求められる。

【００７７】乗算器３０７は、減算器３０６の減算結果
と、ラッチ回路３０２からのＥスピード情報、すなわち
ＥＡＣＣがＥ目標値に到達する際のレートとを乗算し
（（Ｅ目標値−ＥＡＣＣ）×Ｅスピード）、その乗算結
果を加算器３０８に供給する。

【００７８】加算器３０８は、乗算器３０７の乗算結果
と、ラッチ回路３０４からのＥＡＣＣ、すなわち前回の
ＥＡＣＣとを加算し（（Ｅ目標値−ＥＡＣＣ）×Ｅスピ
ード＋ＥＡＣＣ）、その加算結果を今回のＥＡＣＣとし
て、乗算器３０９及びエンベロープメモリ４００に供給
する。

【００７９】乗算器３０９は、加算器３０８からのＥＡ
ＣＣと、ラッチ回路３０１からのラウドネス情報とを乗
算して、その乗算結果をラッチ回路３０５に供給する。

【００８０】ラッチ回路３０５は、タイミング信号ｔ７
により、乗算器３０９からの乗算結果を得る。このラッ
チ回路３０５でラッチされた乗算結果が、このエンベロ
ープジェネレータ３００の出力であるエンベロープ値と
して乗算器２００に供給されることとなる。

【００８１】尚、使用チャネルｃｈ．２時の動作も、上
述した使用チャネルｃｈ．０時と同様であるため、その
詳細な説明は省略する。

【００８２】一方、エンベロープジェネレータ３００で
未使用チャネルであるｃｈ．１に対する演算が行われる
場合、上述したウェーブテーブルアドレスジェネレータ
２００と同様に、アドレッシング回路１０１からアサイ
メントメモリ１００には、タイミング信号ｔ１〜ｔ７の
区間において、チャネルｃｈ．１の直前の使用チャネ
ル、すなわち上述したチャネルｃｈ．０のアドレス情報
が再度供給されるため、アサイメントメモリ１００から
はタイミング信号ｔ０の区間を除いてチャネルｃｈ．１
の情報が出力されない。このため、エンベロープジェネ
レータ３００には、未使用チャネルｃｈ．１の直前の使
用チャネルｃｈ．０の情報が保持されることとなる。

【００８３】尚、未使用チャネルｃｈ．３〜ｃｈ．１５
時の動作も、上述した使用チャネルｃｈ．１時と同様で
あるため、その詳細な説明は省略する。

【００８４】したがって、未使用チャネルｃｈ．１及び
ｃｈ．３〜ｃｈ．１５のタイムスロットにおいては、エ
ンベロープジェネレータ３００内の各回路が、この間同
じ値を保持し続け、スイッチングしない状態となる。こ
れにより、ウェーブテーブル６０の読出アドレスも変化
しないため、ウェーブテーブル６０の出力もスイッチン
グする必要がない。

【００８５】つぎに、累算器５００について具体的に説
明する。

【００８６】累算器５００は、例えば、図８に示すよう
に、乗算器７００の乗算結果が供給されるラッチ回路５
０１と、アサイメントメモリ１００から読み出された情
報が供給されるラッチ回路５０２と、ラッチ回路５０２
の出力が供給されるラッチ回路５０３と、ラッチ回路５
０１及びラッチ回路５０３の各出力が供給されるゲート
５１０と、ゲート５１０の出力が供給される加算器５１
１と、加算器５１１の出力が供給されるラッチ回路５０
４と、ラッチ回路５０４の出力が各々供給されるラッチ
回路５１３及びゲート５１２とを備えており、ラッチ回
路５１３の出力が累算器５００の出力、すなわちウェー
ブジェネレータ５０の出力としてＤＡＣ７０に供給され
るようになされている。また、ゲート５１２の出力は、
加算器５１１に供給されるようになされている。そし
て、ラッチ回路５０１〜５０４には、上記図２に示した
ようなタイミング信号ｔ０が各々与えられ、ラッチ回路
５１３には、上記図２に示したようなチャネルｃｈ．１
のタイミング信号ｔｓ１が与えれている。また、ゲート
５１２には、上記タイミング信号ｔｓ１がインバータ５
１２ａを介して与えられている。

【００８７】尚、タイミング信号ｔ０は、上述したよう
にチャネルの使用、未使用に係わらず常に出力されるた
め、ラッチ回路５０１〜５０４には、チャネルの使用、
未使用に係わらず、常にタイミング信号ｔ０が与えられ
る。また、タイミング信号ｔｓ１も、チャネルの使用、
未使用に係わらず常に出力されるため、ラッチ回路５１
３及びゲート５１２には、チャネルの使用、未使用に係
わらず、常にタイミング信号ｔｓ１が与えられる。

【００８８】上述のような累算器５００は、時分割にて
生成した１６チャネルの楽音データ（サンプルポイント
値）を累算するものである。

【００８９】ここで、上述したように、ＵＳＥ信号が
「１」の場合、すなわち使用チャネルの場合には、ウェ
ーブテーブルアドレスジェネレータ２００によりウェー
ブテーブル６０から波形データが読み出されると共に、
エンベロープジェネレータ３００によりエンベロープが
生成され、読み出された波形データと生成されたエンベ
ロープが乗算器７００で乗算される。一方、ＵＳＥ信号
が「０」の場合、すなわち未使用チャネルの場合には、
ウェーブテーブルアドレスジェネレータ２００及びエン
ベロープジェネレータ３００は前回のデータを保持する
ようになされているため、乗算器７００からは前回の乗
算結果が出力されることとなる。このため、この場合に
は、その乗算結果をクリア（ゲート）する必要がある。

【００９０】そこで、この累算器５００では、未使用チ
ャネルのタイミングで入力される乗算器７００からのデ
ータをゲートするようになされている。

【００９１】すなわち、先ず、上述したように、エンベ
ロープジェネレータ３００から乗算器７００にタイミン
グ信号ｔ７のタイミングでエンベロープが供給されるこ
とにより、乗算器７００からラッチ回路５０１にも、タ
イミング信号ｔ７のタイミングで乗算結果が供給され
る。

【００９２】ラッチ回路５０１は、タイミングの取りや
すさを考慮して、タイミング信号ｔ７の次のタイミング
信号ｔ０で再ラッチするために設けられたものであり、
このタイミング信号ｔ０により、乗算器７００からの乗
算結果を得て、ゲート５１０に供給する。

【００９３】一方、ラッチ回路５０２及び５０３は、ウ
ェーブテーブルアドレスジェネレータ２００及びエンベ
ロープジェネレータ３００の演算処理によって生じた遅
れを１チャネル分とするために設けられたものである。
したがって、ラッチ回路５０２は、タイミング信号ｔ０
により、アサイメントメモリ１００の出力を得て、次段
のラッチ回路５０３に供給し、ラッチ回路５０３は、タ
イミング信号ｔ０により、ラッチ回路５０２の出力を得
て、コントロール信号としてゲート５１０に供給する。

【００９４】ゲート５１０は、ラッチ回路５０３からの
コントロール信号により、使用チャネルの場合には、ラ
ッチ回路５０１からのデータをそのまま加算器５１１に
供給し、未使用チャネルの場合には、ラッチ回路５０１
からのデータをクリアして加算器５１１に供給する。

【００９５】加算器５１１は、ゲート５１０の出力とゲ
ート５１２の出力を加算してラッチ回路５０４に供給
し、ラッチ回路５０４は、タイミング信号ｔ０により加
算器５１１からの加算結果を得てゲート５１２を介して
加算器５１１に供給する。このような累算処理が、チャ
ネルｃｈ．０〜ｃｈ．１５の間行われる。

【００９６】このとき、ゲート５１２は、インバータ５
１２ａを介して供給されるタイミング信号ｔｓ１によ
り、１６チャネル分の累算処理を開始する時点で、ラッ
チ回路５０４からのデータ（累算結果）をクリアする。
ここで、上述したように、ラッチ回路５０１〜５０３に
より、加算器５１１に供給されるデータは、１チャネル
分遅れたものであるため、チャネルｃｈ．１のときに、
加算器５１１にはチャネルｃｈ．０のデータが入力され
る。そこで、ラッチ回路５０４の内容（累算結果）をク
リアするタイミングを、タイミング信号ｔｓ１のタイミ
ングとしている。

【００９７】上述のようにして得られた１６チャネルの
累算結果は、ラッチ回路５１３に供給され、ラッチ回路
５１３は、タイミング信号ｔｓ１により、１６チャネル
の累算結果を得て、その累算結果を累算器５００の出力
としてＤＡＣ７０に供給する。

【００９８】上述のように、第１の実施の形態では、未
使用チャネルのタイムスロットにおいては、アドレッシ
ング回路１１０からアサイメントメモリ１００に対し
て、その未使用チャネルの直前の使用チャネルのアドレ
ス情報を再度出力することにより、アサイメントメモリ
１００から未使用チャネルの情報が読み出されないよう
にして、この間サイメントメモリ１００以降に設けられ
た各回路のＣＭＯＳ素子のスイッチング回数を極力減ら
すように構成したことにより、トータル的な省電力化を
図ることができる。特に、汎用のＬＳＩを構成するのは
スイッチング時の消費電力が大きいＣＭＯＳが主流であ
ることから、出力レベルのＬｏｗ／Ｈｉｇｈに係わら
ず、各回路のスイッチング回数を極力減らすことによ
り、さらなる省電力化を図ることができる。また、この
省電力化を図ることにより、電磁波の放射量も相対的に
削減することができる。

【００９９】尚、上述した第１の実施の形態では、上述
したウェーブジェネレータ５０は、楽音データを生成す
るために、その外部に設けられたウェーブテーブル６０
から波形データを得るものとしたが、これに限らず、ウ
ェーブジェネレータ５０内部で波形データを生成するよ
うにしてもよい。すなわち、本発明は、外部に設けられ
た波形ＲＯＭから波形データを読み出す方式を採用した
ウェーブジェネレータに限らず、サイン合成方式やＦＭ
音源方式を採用したウェーブジェネレータにも適用する
ことができる。

【０１００】また、上述した第１の実施の形態では、タ
イミング信号ｔ１〜ｔ７を常に出力するものとしたが、
例えば、システムクロックジェネレータ６００の構成を
図９に示すような構成とすることにより、タイミング信
号ｔ１〜ｔ７の出力を、図１０に示すように、ＵＳＥ信
号が「０」である場合には、出力されないようにして
も、スイッチング回数を減らすことができる。

【０１０１】すなわち、ＵＳＥ信号が「１」の場合は、
使用チャネルであるため、タイミング信号ｔ１〜ｔ７に
てパイプラインのラッチクロックが発生し、ＵＳＥ信号
が「０」の場合は、未使用チャネルであるため、上記図
１０中の点線で示すように、そのラッチクロックが発生
しないようにする。したがって、未使用チャネルである
チャネルｃｈ．１及びｃｈ．３〜ｃｈ．１５のタイムス
ロットにおいては、タイミング信号ｔ１〜ｔ７のラッチ
クロックが省略されたかたちとなる。

【０１０２】したがって、この場合には、未使用チャネ
ルｃｈ．１及びｃｈ．３〜ｃｈ．１５のタイムスロット
においては、ウェーブテーブルアドレスジェネレータ２
００内のラッチ回路２０１〜２０７のラッチだけでな
く、それ以降に設けられた各回路（加算器２１０、比較
器２１１、選択器２１２、加算器２１３）も動作せず、
この間同じ値を保持し続け、回路を構成するＣＭＯＳ素
子はスイッチングしない状態となる。これにより、ウェ
ーブテーブル６０の読出アドレスも変化しないため、ウ
ェーブテーブル６０の出力もスイッチングする必要がな
い。また、エンベロープジェネレータ３００でも、未使
用チャネルｃｈ．１及びｃｈ．３〜ｃｈ．１５のタイム
スロットにおいては、ラッチ回路３０１〜３０５のラッ
チだけでなく、減算器３０６、乗算器３０７、加算器３
０８及び乗算器３０９も動作せず、この間同じ値を保持
し続け、回路を構成するＣＭＯＳ素子はスイッチングし
ない状態となる。

【０１０３】また、上述した第１の実施の形態では、ス
ピーカ８０により生成した楽音を放音するようにした
が、スピーカ８０の代わりにヘッドホン又はイヤホンを
設け、このヘッドホン又はイヤホンから放音するように
してもよい。これにより、さらなる省電力化を図ること
ができる。

【０１０４】つぎに、第２の実施の形態について説明す
る。

【０１０５】上述した第１の実施の形態では、アドレッ
シング回路１１０で上記図２に示したようなＤａｄｒ信
号を発生させることで、アサイメントメモリ１００から
未使用チャネルの情報が読み出されないように構成する
こととしたが、これに対して、この第２の実施の形態で
は、例えば、アドレッシング回路１１０の代わりに図１
１に示すようなアドレッシング回路１１０ａを設け、こ
のアドレッシング回路１１０ａにより図１２に示すよう
なＤａｄｒ’信号を発生させることで、アサイメントメ
モリ１００から使用チャネルの情報若しくは最終チャネ
ルの情報のみが連続して読み出されるように構成するこ
ととする。

【０１０６】尚、第２の実施の形態におけるアドレッシ
ング回路１１０ａ、及びアドレッシング回路１１０ａで
発生されるＤａｄｒ’信号以外については、上述した第
１の実施の形態と同様であるため、その詳細な説明は省
略し、ここでは、第１の実施の形態と異なる点について
のみ説明する。

【０１０７】まず、アドレッシング回路１１０ａで発生
されるＤａｄｒ’信号では、上記図１２に示すように、
使用チャネル（チャネルｃｈ．０及びｃｈ．２）のアド
レス情報が前詰めされ、それに続く残りの未使用チャネ
ル（チャネルｃｈ．１及びｃｈ．３〜ｃｈ．１５）のア
ドレス情報については、全て最終チャネル（チャネルｃ
ｈ．１５）のアドレス情報とされる。

【０１０８】また、上述のようなＤａｄｒ’信号を発生
させるために、例えば、図１３に示すような、発音チャ
ネルｃｈ．０〜ｃｈ．１５を検索するためのタイミング
信号（シフトクロック）ＳＣＫ、リセット信号ＲＳＴ、
及び次のチャネルのデータを読み出すためのタイミング
信号（チャネルクロック）ＣＣＫが用いられる。

【０１０９】そして、リセット信号ＲＳＴは、１６チャ
ネルに１回だけパルス発生する信号であり、タイミング
信号ＣＣＫは、各チャネル毎にパルス発生する信号であ
る。但し、タイミング信号ＣＣＫについて、チャネルｃ
ｈ．０においてはリセット信号ＲＳＴもパルス発生する
ため、アドレッシング回路１１０ａの後述するカウンタ
１１３はこの間リセット状態となる。

【０１１０】これらの各信号ＳＣＫ、ＲＳＴ及びＣＣＫ
は、アドレッシング回路１１０ａに供給されると共に、
図示していないが、エンベロープメモリ４００に対する
アドレッシング回路４０１、及びウェーブテーブルアド
レスジェネレータ２００のＦＡＣＣメモリ２１４に対す
るアドレッシング回路２１５にも供給されるようになさ
れている。

【０１１１】そこで、アドレッシング回路１１０ａは、
上記図１１に示すように、アサイメントメモリ１００の
出力が供給されるＮＯＴ回路１１１と、ＮＯＴ回路１１
１の出力が供給されるＡＮＤ回路１１４と、ＡＮＤ回路
１１４の出力が供給されるＯＲ回路１１５と、ＯＲ回路
１１５の出力が供給されるＡＮＤ回路１１６と、ＡＮＤ
回路１１６の出力が供給されるカウンタ１１３と、カウ
ンタ１１３の出力が供給されるＮＡＮＤ回路１１７と、
ＮＡＮＤ回路１１７の出力が供給されるＮＯＴ回路１１
９と、ＮＯＴ回路１１９の出力が供給されるゲート１１
８ａと、ゲート１１８ａの出力が供給されるゲート１１
８ｂとを備えており、カウンタ１１３の出力はアサイメ
ントメモリ１００にも供給され、ＮＡＮＤ回路１１７の
出力はＡＮＤ回路１１６にも供給されるようになされて
いる。また、カウンタ１１２にはクロック信号ｃｋが与
えられ、ゲート１１８ａ及び１１８ｂには各々タイミン
グ信号ｔ０が与えられている。さらに、ＡＮＤ回路１１
４には上述したタイミング信号ＳＣＫが与えられ、ＯＲ
回路１１５にはタイミング信号ＣＣＫが与えられ、ゲー
ト１１８ａ及び１１８ｂには各々リセット信号ＲＳＴが
各々与えられている。そして、ゲート１１８ｂからは、
ＥＮＤ信号が出力され、このＥＮＤ信号は、詳細は後述
するが累算器５００に供給されるようになされている。

【０１１２】上述のようなアドレッシング回路１１０ａ
において、先ず、カウンタ１１２のカウント値は、常に
アサイメントメモリ１００に供給される。

【０１１３】一方、カウンタ１１３がリセット信号ＲＳ
Ｔによりリセットされると、カウンタ１１３の「０」出
力により、アサイメントメモリ１００からは、カウンタ
１１２のカウント値（ｔ０）に従って、発音チャネルｃ
ｈ．０のＵＳＥ情報が読み出される。ここで、このリセ
ット信号ＲＳＴの間、タイミング信号ＣＣＫも発生する
が、リセット信号ＲＳＴの方が優先順位が高いためカウ
ントアップされない。また、発音チャネルｃｈ．０は、
ここでは使用チャネルであるため、読み出された情報中
のＵＳＥ情報は「１」である。したがって、ＵＳＥ情報
が「１」、すなわち「１」であるＵＳＥ信号がＮＯＴ回
路１１１を介してＡＮＤ回路１１４に供給される。

【０１１４】このとき、ＡＮＤ回路１１４には、タイミ
ング信号ＳＣＫが供給されており、ＮＯＴ回路１１１の
出力（＝「０」）により、ＡＮＤ回路１１４へのタイミ
ング信号ＳＣＫが無効とされ、これにより、カウンタ１
１３ではカウントが行われず、カウンタ１１３から出力
されるカウント値は「０」となる。したがって、アサイ
メントメモリ１００では、カウンタ１１２のカウント値
（ｔ１〜ｔ７）に従って、発音チャネルｃｈ．０の各種
の情報が読み出される。

【０１１５】そして、次の演算タイムスロット１の最初
にタイミング信号ＣＣＫがＯＲ回路１１５に与えられる
ことにより、カウンタ１１３で「１」にカウントアップ
され、アサイメントメモリ１００からは、カウンタ１１
２のカウント値（ｔ０）に従って、発音チャネルｃｈ．
１のＵＳＥ情報が読み出される。

【０１１６】この発音チャネルｃｈ．１は、ここでは未
使用チャネルであるため、読み出された情報中のＵＳＥ
情報は「０」である。したがって、ＵＳＥ情報が
「０」、すなわち「０」であるＵＳＥ信号がＮＯＴ回路
１１１を介してＡＮＤ回路１１４に供給される。

【０１１７】このとき、ＡＮＤ回路１１４には、タイミ
ング信号ＳＣＫが供給されており、ＮＯＴ回路１１１の
出力（＝「１」）により、ＡＮＤ回路１１４へのタイミ
ング信号ＳＣＫが有効とされ、カウンタ１１３でカウン
トアップされ、次の発音チャネルｃｈ．２に進む。すな
わち、この場合には、アサイメントメモリ１００での発
音チャネルｃｈ．１の情報読出は行われず、次の発音チ
ャネルｃｈ．２に進む。

【０１１８】発音チャネルｃｈ．２は、ここでは使用チ
ャネルであるため、上述した発音チャネルｃｈ．０と同
様にして、アサイメントメモリ１００からは、発音チャ
ネルｃｈ．２の各種の情報が読み出されて、演算タイム
スロット１は発音チャネルｃｈ．２の演算に利用され
る。

【０１１９】次の演算タイムスロット２に入ると、タイ
ミング信号ＣＣＫがＯＲ回路１１５に与えられることに
より、発音チャネルｃｈ．３のＵＳＥ情報が読み出され
るが、発音チャネルｃｈ．３は、ここでは未使用チャネ
ルであるため、上述した発音チャネルｃｈ．１と同様に
して、アサイメントメモリ１００からは、発音チャネル
ｃｈ．２の各種の情報が読み出されず、次の発音チャネ
ルｃｈ．４に進む。

【０１２０】上述のようにして、発音チャネルｃｈ．１
５まで終了すると、すなわちカウンタ１１３の出力が
「１５」（Ｑ４〜Ｑ７が全て「１」）に達すると、その
出力により、最終チャネルである発音チャネルｃｈ．１
５の情報がアサイメントメモリ１００から読み出され
る。この発音チャネルｃｈ．１５の情報の読み出しは、
残りの時間、すなわち空き演算タイムスロット全て（こ
こでは、１４チャネル分のタイムスロット）、繰り返し
行われる。

【０１２１】したがって、アサイメントメモリ１００か
らは、使用チャネル（チャネルｃｈ．０及びチャネルｃ
ｈ．２）の情報のみが連続して出力されるため、この結
果、ウェーブテーブルアドレスジェネレータ２００やエ
ンベロープジェネレータ３００では、使用チャネルの演
算が前詰めに行われることとなる。また、空き演算タイ
ムスロットにおいては、最終チャネル（チャネルｃｈ．
１５）の情報がアサイメントメモリ１００から繰り返し
出力されるため、この結果、ウェーブテーブルアドレス
ジェネレータ２００やエンベロープジェネレータ３００
では、内部回路のＣＭＯＳ素子のスイッチングが行われ
ず、この間最終チャネルの演算結果が保持されることと
なる。

【０１２２】ここで、ウェーブテーブルアドレスジェネ
レータ２００及びエンベロープジェネレータ３００から
は、先ず、発音チャネルｃｈ．０の演算結果が出力さ
れ、次に、発音チャネルｃｈ．２の演算結果が出力さ
れ、それ以降は、発音チャネルｃｈ．１５の演算結果が
１４チャネル分供給されることとなる。

【０１２３】したがって、ウェーブテーブルアドレスジ
ェネレータ２００及びエンベロープジェネレータ３００
の後段に設けられた累算器５００には、先ず、発音チャ
ネルｃｈ．０の演算結果が供給され、次に、発音チャネ
ルｃｈ．２の演算結果が供給され、それ以降は、発音チ
ャネルｃｈ．１５の演算結果が１４チャネル分供給され
ることとなる。

【０１２４】このため、累算器５００では、最初に供給
された発音チャネルｃｈ．１５の演算結果のみを有効と
し、それ以降の発音チャネルｃｈ．１５の演算結果を無
視する必要がある。

【０１２５】そこで、ここでは、累算器５００の内部構
成を、例えば、図１４に示すように、ラッチ回路５０２
とラッチ回路５０３間にＡＮＤ回路５０５を設け、この
ＡＮＤ回路５０５に、アドレッシング回路１１０ａで得
られるＥＮＤ信号が与えられるような構成としている。

【０１２６】このＥＮＤ信号は、上記図１２に示すよう
な信号であり、最初の発音チャネルｃｈ．１５のタイム
スロットを除く空きタイムスロットを示す信号であり、
上記図１１のゲート回路１１８ａ及び１１８ｂにより発
生する。

【０１２７】これにより、ＥＮＤ信号が「１」のとき
は、ラッチ回路５０３が動作しないこととなり、累算器
５００では、発音チャネルｃｈ．０の演算結果、発音チ
ャネルｃｈ．２の演算結果、及び最初の発音チャネルｃ
ｈ．１５の演算結果が累算されることとなる。

【０１２８】上述のように、第２の実施の形態でも、ス
イッチング回数を減らずことができるため、上述した第
１の実施の形態と同様に、トータル的な省電力化を図る
ことができる。

【０１２９】

【発明の効果】以上説明したように、第１の発明では、
発音チャネルの使用状態（使用中であるか未使用である
かの状態）を示すチャネル情報に基づき、演算タイムス
ロットに対し、使用中の発音チャネルの制御データ（波
形メモリにおける波形データの読出アドレスを生成する
ウェーブテーブルアドレスジェネレータ用、及びエンベ
ロープ値を生成するエンベロープジェネレータ用のそれ
ぞれ複数の制御データ等）のみを前詰に連続して記憶手
段から読み出した後、残りの演算タイムスロットにおい
ては、同じ制御データを上記記憶手段から読み出すよう
にしたので、上記使用中の発音チャネルの制御データを
読み出した後の演算タイムスロットにおいては、上記記
憶手段の出力をスイッチングしない状態とすることがで
きる。これにより、この間は、装置内部の演算素子等も
スイッチングされない。したがって、例えば、ウェーブ
テーブルアドレスジェネレータ及びエンベロープジェネ
レータを備える楽音データ生成のための回路（ウェーブ
ジェネレータ）内部のスイッチング回数を減らすことが
できるため、装置のトータル的な省電力化を図ることが
できる。繰り返すが、汎用のＬＳＩを構成するのは、ス
イッチングに最も大きな電力を消費するＣＭＯＳが主流
であることから、本発明を適用して、出力レベルのＬｏ
ｗ／Ｈｉｇｈに捕らわれず、各素子のスイッチングの回
数を極力減らすことにより、さらなる省電力化を進める
ことができる。このような省電力化を進めることによ
り、電磁波の放射量も相対的に削減することもできる。
第２の発明によれば、上記第１の発明において、記憶手
段から使用中の発音チャネルの制御データを連続して読
み出した後、残りの演算タイムスロットにおいては、最
終チャネルの制御データを読み出すようにしたので、最
終チャネルの制御データが連続して出力される間におい
ては、記憶手段の出力がスイッチングしない。したがっ
て、スイッチング回数を減らすことができる。尚、ここ
では、スイッチング時に電力を多量に消費する素子とし
てＣＭＯＳを示したが、本発明の効果は、同様な特性を
持った素子ならば得られるためＣＭＯＳに限定されな
い。

【図面の簡単な説明】

【図１】第１の実施の形態において、本発明に係る電子
楽音発生装置を適用した電子楽器の構成を示すブロック
図である。

【図２】上記電子楽器のウェーブジェネレータでのタイ
ミングクロックを示すタイミングチャートである。

【図３】上記電子楽器のアサイメントメモリのメモリフ
ォーマットを説明するための図である。

【図４】上記電子楽器のアドレッシング回路の構成を示
すブロック図である。

【図５】上記電子楽器のウェーブテーブルアドレスジェ
ネレータの構成を示すブロック図である。

【図６】Ｈｅａｄ＋Ｌｏｏｐ方式により発生するアドレ
スを説明するための図である。

【図７】上記電子楽器のエンベロープジェネレータの構
成を示すブロック図である。

【図８】上記電子楽器の累算器の構成を示すブロック図
である。

【図９】未使用チャネルのタイムスロットにおいては、
ラッチ回路に与えるラッチクロックを省略する場合のシ
ステムクロックジェネレータの構成を示すブロック図で
ある。

【図１０】未使用チャネルのタイムスロットにおいて
は、ラッチ回路に与えるラッチクロックを省略する場合
のウェーブジェネレータでのタイミングクロックを示す
タイミングチャートである。

【図１１】第２の実施の形態において、本発明に係る電
子楽音発生装置を適用した電子楽器のアドレッシング回
路の構成を示すブロック図である。

【図１２】Ｄａｄｒ信号及びＥＮＤ信号のタイミングの
クロックを示すタイミングチャートである。

【図１３】タイミング信号ＳＣＫ、リセット信号ＲＳＴ
及びタイミング信号ＣＣＫのタイミングのクロックを示
すタイミングチャートである。

【図１４】上記電子楽器の累算器の構成を示すブロック
図である。

【符号の説明】

１ 電子楽器 １０ 鍵盤 ２０ 操作パネル ３０ ホストＣＰＵ ４０ シーケンサ ５０ ウェーブジェネレータ ６０ ウェーブテーブル ７０ ＤＡＣ ８０ スピーカ １００ アサイメントメモリ ２００ ウェーブテーブルアドレスジェネレータ ３００ エンベロープジェネレータ ４００ エンベロープメモリ ５００ 累算器 ６００ システムクロックジェネレータ Ｉ51〜Ｉ55 入出力端子

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数の楽音データを時分割にて生成し、
   複数の発音チャネル分の楽音データを出力する電子楽音
   発生装置であって、 楽音データを生成するための複数の制御データ、及び発
   音チャネルの使用状態を示すチャネル情報が発音チャネ
   ル毎に外部より記憶される記憶手段と、 各発音チャネルのタイムスロットに同期して上記記憶手
   段から発音チャネル毎に複数の制御データ及びチャネル
   情報が読み出されるように上記記憶手段の読み出しを制
   御する読出制御手段とを備え、 上記読出制御手段は、上記記憶手段から読み出されたチ
   ャネル情報に基づいて、演算タイムスロットに対し、使
   用中の発音チャネルの制御データのみを前詰に連続して
   読み出した後、残りの演算タイムスロットにおいては同
   じ制御データを読み出すように上記記憶手段の読み出し
   を制御することを特徴とする電子楽音発生装置。
2. 【請求項２】 上記同じ制御データは、最終チャネルの
   制御データであることを特徴とする請求項１に記載の電
   子楽音発生装置。