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JP3417866B2 - 半導体装置およびその製造方法 - Google Patents
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JP3417866B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に金
属酸化膜をゲート絶縁膜として用いたＭＩＳトランジス
タの構造、およびその製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタの微細化はとどまる
所を知らず、既に0.1 μｍのゲート長を目の前にしてい
る。この微細化により、さらなる素子の高速化、低消費
電力化、素子の占有面積の縮小をもたらしている。また
最近では、同じチップ面積により多くの素子を搭載でき
ることからＬＳＩそのものの多機能化が実現している。
【０００３】しかしながら、微細化の追求は0.1 μｍを
境に大きな壁にぶつかることが予想されている。その壁
のひとつにゲート酸化膜の薄膜化の限界がある。従来ゲ
ート絶縁膜は、固定電荷をほとんど含有せず、チャネル
部のＳｉとの境界にほとんど界面準位を形成しないとい
う素子動作上不可欠な２つの特性を満足できることから
ＳｉＯ2 が用いられてきた。またＳｉＯ2 は、簡単に制
御性良く薄い膜を形成できることから、素子の微細化に
も有効であった。しかしながら、ＳｉＯ2 の比誘電率
（3.9 ）は低くゲート長が0.1 μｍ以降の世代ではトラ
ンジスタの性能を満足するために３nm以下の膜厚が要求
される。この膜厚ではキャリアが膜中を直接トンネリン
グし、ゲート／基板間のリーク電流が増加する問題起こ
ることが予測される。
【０００４】そこで、ＳｉＯ2 よりも比誘電率が大きい
材料を用いてゲート絶縁膜を厚く形成し、トンネリング
現象を防ぐことが研究されている。比誘電率が大きい材
料としてＴａ2 Ｏ5 やＴｉＯ2 等の金属酸化膜が検討さ
れている。これらは比誘電率が約２０、９０と高いため
にＳｉＯ2 に比べ同じゲート容量を得るのに膜厚を５
倍、２０倍程度まで厚くすることができ、トンネリング
現象を押さえられる有望な材料と考えられている。
【０００５】しかしながら、金属酸化膜を通常のプロセ
スフローを用いてＳｉ基板上に形成した場合に、各プロ
セス中の熱処理によって、金属酸化膜とＳｉ基板の間に
誘電率の低いＳｉの酸化膜が１〜２ｎｍ程度形成される
という問題があることが指摘されている。金属酸化膜形
成後の熱処理としては、ゲート側壁形成後のソース／ド
レインの不純物活性化アニール（典型的には８００℃６
０分の窒素中アニール）、ゲート電極加工後の後酸化工
程（７００〜９００℃程度）、ゲート側壁の堆積時の熱
（６００〜８００℃程度）、高誘電体膜の緻密化（デン
シファイ）のための熱工程（６００〜１０００℃程
度）、シンタリング（３００〜５００℃程度）がある。
【０００６】これら金属酸化膜形成後の各熱処理により
形成されるＳｉ酸化膜は比誘電率が小さいためにゲート
と基板の容量が減少し、ＭＯＳトランジスタの駆動力が
低下する問題がある。またゲート長Ｌが短いトランジス
タではｏｎにするためのゲート電圧（しきい値）が減少
する“短チャネル効果”が顕著に現れるという問題が生
じる。
【０００７】
【発明が解決しようとする課題】以上述べたように、高
誘電率金属酸化膜をゲート絶縁膜として用いる場合、金
属酸化膜形成後の熱処理によって、金属酸化膜とＳｉ基
板の間に誘電率の低いＳｉ酸化膜が形成されるという問
題があった。このためゲートと基板の容量が減少し、Ｍ
ＯＳトランジスタの駆動力が低下する問題があった。ま
たゲート長Ｌが短いトランジスタではｏｎにするための
ゲート電圧（しきい値）が減少する“短チャネル効果”
が顕著に現れるという問題があった。
【０００８】本発明は、上記問題を解決するためになさ
れたもので、金属酸化膜形成後のアニール時にＳｉ基板
との間に形成されるＳｉ酸化膜の成長を抑制する半導体
装置及びこの製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、シリコン基板と、このシリコン基板上に
形成された金属酸化膜からなるゲート絶縁膜と、このゲ
ート絶縁膜上に形成されたゲート電極とを具備し、前記
ゲート絶縁膜とＳｉ基板間に形成されたシリコン酸化膜
が、前記ゲート絶縁膜の中央部よりも端部において薄く
なっていることを特徴とする半導体装置を提供する。
【００１０】
【００１１】また、本発明は、シリコン基板と、シリコ
ン基板上のゲート絶縁膜と、ゲート絶縁膜上のゲート電
極を備える半導体装置の製造方法において、ゲート絶縁
膜を形成する際に、素子分離領域に囲まれた前記シリコ
ン基板の主表面に金属酸化膜を形成し、金属酸化膜の側
面に接して、あるいは酸化剤が拡散しうる膜を挟んで、
被酸化材を配し、金属酸化膜と被酸化材を熱処理する工
程を備えることを特徴とする半導体装置の製造方法を提
供する。
【００１２】また、本発明は、シリコン基板と、シリコ
ン基板上のゲート絶縁膜と、ゲート絶縁膜上のゲート電
極を備える半導体装置の製造方法において、シリコン基
板の主表面に素子分離領域を形成する工程と、素子分離
領域に囲まれた半導体基板の主表面に金属酸化膜を形成
する工程と、金属酸化膜上にゲート電極材料層を形成
し、ゲート電極材料層及び金属酸化膜を所定形状として
金属酸化膜の側面を露出する工程と、ゲート電極及びゲ
ート絶縁膜を還元性ガス雰囲気中において５００℃以上
で熱処理し、金属酸化膜側面近傍に含まれる未反応酸素
を還元性ガスと反応させる工程とを備えることを特徴と
する半導体装置の製造方法を提供する。
【００１３】
【００１４】
【００１５】
【発明の実施の形態】図１は、Ｓｉ基板上に、高誘電率
金属酸化膜としてＴｉＯ2 からなるゲート絶縁膜を形成
後、Ａｒ中でアニールした結果、Ｓｉ基板と金属酸化膜
の界面に形成されたＳｉＯ2 膜の膜厚とアニール温度、
ゲート容量とアニール温度の関係を示す図である。図１
から分かるように、ＳｉＯ2 膜は、アニール温度が高い
ほど厚くなり、それに伴ってゲート容量も低くなってい
る。
【００１６】このようにＡｒ雰囲気中でＳｉ基板表面の
酸化が進んでいることから、ＴｉＯ2 膜中の酸化剤がＳ
ｉ基板中に拡散し、ＳｉＯ2 膜が形成されていることが
うかがえる。また、このアニールの前後でＴｉＯ2 膜の
膜厚、結合状態に変化がないことから、この酸化剤はＴ
ｉＯ2 膜形成時に膜に取り込まれＴｉと反応していない
酸素であると考えられる。
【００１７】本発明は、このような知見に基づいて成さ
れたもので、酸化されやすい部材を金属酸化膜の一部に
接触させて熱処理することによって、ＴｉＯ2 等の金属
酸化膜中の余分な酸化剤を酸化されやすい部材中に取り
込むことを要旨とする。このようにすることで、金属酸
化膜とＳｉ基板の界面でのＳｉ酸化膜厚が減少し、ゲー
ト／Ｓｉ基板間の容量の低下は最小限に抑えられる。
【００１８】図２は、本発明の半導体装置の断面図であ
る。Ｓｉ基板１０上にＴｉＯ2 からなるゲート絶縁膜が
形成され、この上にゲート電極１２が形成されている。
ゲート絶縁膜１１の側面にはゲート絶縁膜中から酸化剤
を吸収する被酸化剤としてＳｉ膜１３が形成されてい
る。この状態で熱処理をすることによって、ゲート絶縁
膜１１中の酸化剤１４が被酸化膜１３中に拡散され、Ｓ
ｉ基板１０中に酸化剤が拡散しにくくなる。こうしてＳ
ｉ基板１０表面に形成されるＳｉＯ2 膜は薄く形成でき
る。
【００１９】図３は、ＴｉＯ2 膜の側面にＳｉ膜１３を
配置してＴｉＯ2 膜中の余分な酸素が全てなくなるまで
熱処理を行った際のＳｉ基板１０との界面に形成される
Ｓｉ酸化膜厚の横方向位置Ｘ依存性をゲート長５０ｎｍ
の場合について示すものである。ここでゲート電極１２
は、ＴｉＯ2 を還元しないし、また酸化もされない材料
である。縦軸は側面にＳｉ層１３がなく、全ての酸化剤
が界面で反応するとしたときの膜厚で規格化した界面酸
化膜厚である。
【００２０】図３に示すように、界面に形成されるＳｉ
酸化膜厚は場所依存性をもち、ゲート電極両端では薄
く、中央に向かって次第に厚くなる傾向を示す。このこ
とから酸化剤であるＴｉＯ2 ゲート絶縁膜１１中の酸素
が側面に形成されたＳｉ膜１３と反応することにより吸
収されていることが分かる。Ｓｉ基板１０の界面に拡散
する酸化剤の量はＴｉＯ2 ゲート絶縁膜１１の膜厚（つ
まり総面積に対する側面積の割合）が大きいほど小さく
なる。このことはＴｉＯ2 ゲート絶縁膜１１の膜厚が１
０nmと比較的薄いときには中央部のＳｉ酸化膜厚は全て
の酸化剤が界面で反応する従来例とほとんど変わらない
膜厚になっているが、３０nmから５０nmとＴｉＯ2 ゲー
ト絶縁膜１１の膜厚が増加するにつれて、中央部のＳｉ
酸化膜厚も減少してくることから分かる。
【００２１】また図３はＴｉＯ2 ゲート絶縁膜１１内の
酸素の拡散が等方的である場合の結果であるが、Ｓｉ基
板１０に対し横方向の拡散係数を縦方向のそれに対し大
きくすると、酸素の拡散は主に側面に形成されたＳｉ膜
１３中におこるためＳｉ基板１０界面に形成されるＳｉ
酸化膜はさらに薄くなる。例えばルチル系のＴｉＯ2中
の酸素の拡散係数はa,b 軸に対しｃ軸で１０倍ほど大き
いとの報告もあり、イオンビームスパッタ等を用いてｃ
軸を基板に対し横方向に向けてゲート絶縁膜を形成する
ことでこの効果は期待される。
【００２２】図４はＴｉＯ2 ゲート絶縁膜１１／Ｓｉ基
板１０界面にあるＳｉ酸化膜厚の場所依存性を示すもの
である。図４に示すように、ＴｉＯ2 ゲート絶縁膜１１
の端部で酸化膜厚は減少し、中央部で厚い。ＭＯＳトラ
ンジスタのゲートキャパシタンスを反映するのはこれら
ＴｉＯ2 ゲート絶縁膜１１／Ｓｉ基板１０の界面にある
Ｓｉ酸化膜厚の平均値であり、これによりトランジスタ
の駆動力が決定される。ＴｉＯ2 ゲート絶縁膜１１の膜
厚１０ｎｍの場合、側面にＳｉ膜１３を形成して熱処理
をすると、界面のＳｉ酸化膜は約７０％の膜厚であっ
た。またゲート絶縁膜１１の膜厚が50nmまで厚くなった
ときには、界面のＳｉ酸化膜厚は、約３０％まで薄くで
きることが示唆されている。（図中average ） 以下に本発明の半導体装置及びその製造方法について、
図面を用いて詳細に説明する。
【００２３】（参考例１） 図５から図１１を用いて、本発明の第１の参考例の半導
体装置の製造方法を説明する。
【００２４】先ず、図５に示すように、Ｓｉ基板１０上
にＳＴＩ（Shallow Trench Isolation）用の溝を約0.4
μm の深さに掘った後、ＳｉＯ2 をＣＶＤ法により全面
に堆積し、続いてＣＭＰ（Ｃｈｅｍｏ- Ｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈ）により全面を平坦化して、素子
分離領１４を形成する。
【００２５】次に、ＴＰＴ（tetra-iso-propyltitanat
e）（Ｔｉ（ＯＣ3 Ｈ7 ）4 ）と酸素の混合ガスを流
し、成長温度３８０℃で反応させて、ゲート絶縁膜とな
るＴｉＯ2 膜１１を全面に厚さ３０nm堆積する。このと
き、堆積の際に堆積装置の窓を通してウエハ全面に波長
300nm の近紫外光が照射されるように２００ＷのＸｅラ
ンプを動作させることをおこなってもよい。ランプは堆
積ガスを流す前から動作させ、堆積が終了するまで照射
し続ける。こうすることにより有機ソースガスからのＣ
やＨの混入を排除することができ、組成が完全にＴｉＯ
2 となる膜を堆積することができる。
【００２６】ＭＯＣＶＤ堆積の原材料ガスは、上記のほ
かに、ＴＥＴ（Ethyltitanate ）(Ti(OC2 H 5 ) 4 ) や
ＴＴＩＰ（Titanium-tetrakis-isopropoxide）と酸素の
混合ガスを用いてもよい。ＴＴＩＰの場合には酸素を混
合しなくても、ＴｉＯ2 を形成することができる。
【００２７】また、原料ガスは、有機ソースではなくＴ
ｉＣｌ4 のような無機ソースであってもよい。ただしこ
の場合には反応温度を少し高く、例えば６００℃程度に
設定することが望ましい。
【００２８】また、ＴｉＯ2 膜１１はスパッタ法を用い
て堆積してもよい。また、高誘電体膜は、Ｔａ2 Ｏ5 、
Ａｌ2 Ｏ3 、Ｙ2 Ｏ3 、ＺｒＯ2 、（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3膜等を用いてもよい。
【００２９】次に、図６に示すように、ＴｉＯ2 膜１１
中の酸素を吸着する材料としてＳｉ膜１５をＣＶＤ法に
より全面に堆積する。Ｓｉ膜１５は多結晶でも、アモル
ファスでもどちらでもよい。また、Ｓｉ膜１５の堆積は
ＣＶＤ法に限定されることは無くスパッタ法等を用いる
ことも可能である。また、酸化剤吸収のための層の材質
はＳｉに限定されることは無く、ＴｉＯ2 を還元しない
が酸素と反応する材料である必要があり、例えばＣやＴ
ａ、Ｗ、Ｍｏ等が考えられる。
【００３０】次に、図７に示すように、ＴｉＯ2 膜１１
のデンシファイのためのアニール（８００℃ Ｎ2 中
30分）を行う。このときＴｉＯ2 膜１１とＳｉ基板１０
の界面およびＴｉＯ2 膜１１とＳｉＯ2 膜１５の界面に
は、ＴｉＯ2 膜１１中の余分な酸素が拡散することによ
ってＳｉＯ2 膜１６が形成される。
【００３１】本参考例では、デンシファイによるアニー
ルにより、Ｓｉ基板１０だけでなく、上面のＳｉ膜１５
にも酸素が拡散しているので、Ｓｉ膜１５がない場合に
比較して、Ｓｉ基板１０界面に形成されるＳｉＯ2 膜１
６は薄いものとなる。
【００３２】この後の工程でも熱処理が必要となるが、
このデンシファイの工程で、ＴｉＯ2 膜１１内にある余
分な酸化剤を全てＳｉ酸化膜１６として消化させること
により、Ｓｉ基板１５界面のＳｉＯ2 膜１６の膜厚の増
加を抑制できる。
【００３３】次に、図８に示すように、ＣＦ4 ガスを用
いたプラズマにより、未反応のＳｉ層１５とその直下の
ＳｉＯ2 膜１６を除去する。次に、図９に示すように、
Ｐｔ膜をスパッタ法により堆積し、フォトリソグラフィ
をもちいてゲート電極位置を定義した後、塩素系（例え
ばＢＣｌ3 、あるいはＢＣｌ3 とＨＢｒの混合ガス）の
エッチングガスをもちいてＴｉＯ2 膜１１まで反応性イ
オンエッチングにより加工し、ゲート電極１２とＴｉＯ
2 ゲート絶縁膜１１を形成する。ゲート電極１２の材料
はＰｔに限定されることは無いが、高誘電体を還元せ
ず、酸素とも反応しにくい材料が好ましい。例えばＡu
などの単体金属の他、ＴｉＳｉ2 、ＭｏＳｉ2 、ＷＳｉ
2 等の金属シリサイドやＴｉＮ等の金属加工物も考えら
れる。
【００３４】次に、図１０に示すように、ゲート電極１
２、ゲート絶縁膜１１の側面にサイドウォール１８を形
成し、イオン注入によりソース／ドレイン領域１７を形
成する。
【００３５】次に、図１１に示すように、ＳｉＯ2 等の
絶縁膜で層間絶縁膜２１を形成し、ソース／ドレイン領
域１７上にコンタクトホールを形成する。その後コンタ
クト１９を形成し、ソース／ドレイン電極２０を形成し
て、本参考例の電界効果トランジスタを形成する。
【００３６】本参考例により作成した電界効果トランジ
スタは、高誘電体膜からなるゲート絶縁膜直下のＳｉ酸
化膜が非常に薄く形成できたので、トランジスタの駆動
能力が格段に向上した。
【００３７】本参考例では、ゲート絶縁膜となるＴｉＯ
2 膜１１は、Ｓｉ基板１０上に直接、堆積したが、Ｓｉ
Ｏ2 、ＳｉＮx 等、その他の絶縁膜を介して堆積しても
よい。
【００３８】（参考例２）次に、図１２から図１４を用
いて、本発明の第２の参考例の半導体装置の製造方法を
説明する。
【００３９】先ず、図１２に示すように、Ｓｉ基板１０
上にＳＴＩ（Shallow Trench Isolation）用の溝を約0.
4 μm の深さに掘った後、ＳｉＯ2 膜をＣＶＤ法により
全面に堆積し、ＣＭＰ（Ｃｈｅｍo-Ｍｅｃｈａｎｉｃａ
ｌ Ｐｏｌｉｓｈ）により全面を平坦化することにより
素子分離領域１４を形成する。
【００４０】次に、ＴＰＴ（tetra-iso-propyltitanat
e）（Ｔｉ（ＯＣ3 Ｈ7 ）4 ）と酸素の混合ガスを流
し、基板温度３８０℃で反応させ、全面にＴｉＯ2 膜１
１を厚さ３０nm堆積する。
【００４１】次に、図１３に示すように、この表面全体
をＴｉＯ2 膜１１中の余分な酸化剤を還元する作用を持
つガス、例えばＣＯを含むガス中で膜のデンシファイの
ためのアニール（８００℃ Ｎ2 中 30分）を行う。こ
の際に、ＴｉＯ2 膜１１表面でＣＯと反応し、膜中の未
反応酸素が減少するために、Ｓｉ基板１０界面に形成さ
れるＳｉＯ2 膜１６の厚さは減少する。このときの熱処
理温度は、５００℃以上であればよい。
【００４２】次に、図１４に示すように、ゲート電極１
２となるＰｔ膜をスパッタ法により堆積し、フォトリソ
グラフィをもちいてゲート電極位置を定義した後、塩素
系（例えばＢＣｌ3 、あるいはＢＣｌ3 とＨＢｒの混合
ガス）のガスをもちいてＴｉＯ2 膜１１まで反応性イオ
ンエッチングにより加工する。
【００４３】この後の工程は、参考例１と同様に行い電
界効果トランジスタを作成する。本参考例による電界効
果形トランジスタにおいても、高誘電体ゲート絶縁膜１
１直下のＳｉＯ2 膜１６は薄く形成でき、トランジスタ
の駆動能力を格段に向上させることができた。
【００４４】本参考例において、高誘電率ゲート絶縁膜
であるＴｉＯ2 膜１１のデンシファイのためのアニール
の雰囲気はＣＯを含有するものに限定されるものではな
く、ＣＦx 、ＣＨx 、ＮＯ、Ｈ2 等の還元性のガスを１
種類あるいは２種類以上含有すればよい。
【００４５】（実施例１）次に、図１５から図１８を用
いて、本発明の第１の実施例の半導体装置の製造方法を
説明する。
【００４６】先ず、図１５に示すように、Ｓｉ基板１０
上にＳＴＩ（Shallow Trench Isolation）用の溝を約0.
4 μm の深さに掘った後、ＳｉＯ2 膜をＣＶＤ法により
全面に堆積し、ＣＭＰ（Ｃｈｅｍｏ- Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈ）により全面を平坦化することによ
り、素子分離領域１４を形成する。
【００４７】次に、ＴＰＴ（tetra-iso-propyltitanat
e）（Ｔｉ（ＯＣ3 Ｈ7 ）4 ）と酸素の混合ガスを流
し、基板温度３８０℃で反応させて全面にゲート絶縁膜
１１となるＴｉＯ2 膜を厚さ3 ０nm堆積する。ＴｉＯ2
膜１１の堆積はコールドウォールタイプのＭＯＣＶＤ装
置で行い、ＴＰＴはＡｒガスによるバブリングにより搬
送する。搬送ガスラインはＴＰＴの再付着を避けるため
に５０℃以上に常に加熱しておく。ＴＰＴを含むＡｒガ
スは５ｓｃｃｍ導入され、酸素は全圧が１Ｔｏｒｒにな
るように導入する。
【００４８】次に、全面にゲート電極１２となるＰｔ膜
をスパッタ法により堆積する。次にフォトリソグラフィ
をもちいてゲート電極位置を定義した後、塩素系（例え
ばＢＣｌ3 、あるいはＢＣｌ3 とＨＢｒの混合ガス）の
ガスをもちいてＴｉＯ2 膜１１まで反応性イオンエッチ
ングにより加工する。
【００４９】次に、図１６に示すように、全面にＣＶＤ
法により基板温度４００℃でＳｉＯ2 膜２２を厚さ５nm
堆積し、連続して基板温度６００℃でＳｉ膜２３を厚さ
１００nm堆積する。この際の熱履歴はかなりすくないの
でＴｉＯ2 膜１１からの酸素の拡散はおさえられＳｉ基
板１０界面の酸化膜はほとんど成長しない。
【００５０】次に、図１７に示すように、ＴｉＯ2 膜１
１のデンシファイのためのアニール（８００℃ Ｎ2 中
30分）を行う。この際にＴｉＯ2 膜１１とＳｉ基板１
０間には、ＳｉＯ2 膜１６が形成されるが、ＴｉＯ2 膜
１１の側面からＳｉＯ2 膜２２を介して、Ｓｉ膜２３中
に余分な酸素が拡散し、ＳｉＯ2 膜２４の厚さが増加す
る。したがって側面に酸化しやすい部材を形成しない場
合に比較して、Ｓｉ基板１０表面に形成されるＳｉＯ2
膜１６は薄くなる。ＳｉＯ2 膜２２は５ｎｍと非常に薄
く形成しているので、ＴｉＯ2 膜１１中の余分な酸化剤
は容易にＳｉＯ2 膜２２を通過して、Ｓｉ膜２３中に拡
散していく。
【００５１】次に、図１８に示すように、ＣＦ4 ガスを
用いたプラズマをもちいて未反応のＳｉ層２３のみを除
去する。ＳｉＯ2 膜２２は、このエッチングの際のエッ
チングストッパーとして機能する。この後の工程は参考
例１と同様に行い電界効果トランジスタを形成する。
【００５２】本実施例のトランジスタも高誘電率ゲート
絶縁膜直下のＳｉＯ2 膜が薄く形成できるので、駆動能
力が大きく改善された。 （実施例２） 次に、図１９から図２１を用いて、本発明の第２の実施
例の半導体装置の製造方法を説明する。
【００５３】先ず、図１９に示すように、Ｓｉ基板１０
上にＳＴＩ（Shallow Trench Isolation）用の溝を約0.
4 μm の深さに掘った後、ＳｉＯ2 膜をＣＶＤ法により
全面に堆積し、ＣＭＰ（Ｃｈｅｍｏ- Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈ）により全面を平坦化することによ
り、素子分離領域１４を形成する。
【００５４】次に、ＴＰＴ（tetra-iso-propyltitanat
e）（Ｔｉ（ＯＣ3 Ｈ7 ）4 ）と酸素の混合ガスを流
し、基板温度３８０℃で反応させて、全面にゲート絶縁
膜１１となるＴｉＯ2 膜を厚さ３０nm堆積する。
【００５５】次に、全面にゲート電極１２となるＰｔ膜
をスパッタ法により堆積し、フォトリソグラフィをもち
いてゲート電極位置を定義した後、塩素系（例えばＢＣ
ｌ3、あるいはＢＣｌ3 とＨＢｒの混合ガス）のガスを
もちいてＴｉＯ2 膜１１まで反応性イオンエッチングに
より加工する。
【００５６】次に、図２０に示すように、ＣＶＤ法によ
り成長温度６００℃でＳｉ膜２４を厚さ５nm堆積する。
この際の熱履歴はかなりすくないのでＴｉＯ2 膜１１か
らの酸素の拡散はおさえられＳｉ基板１０界面の酸化膜
はほとんど成長しない。
【００５７】次に、図２１に示すように、ＴｉＯ2 膜１
１のデンシファイとゲート加工後の後酸化をかねてアニ
ール（８００℃ Ｏ2 中 30分）を行う。このときＴｉ
Ｏ2膜１１中の余分な酸化剤はＳｉ基板１０界面だけで
はなく、ＴｉＯ2 膜側面に形成されたＳｉ膜２５中にも
拡散するので、界面のＳｉＯ2 膜１６は薄く形成でき
る。２６はＴｉＯ2 膜１１の側面に形成されたＳｉＯ2
膜である。この後Ｓｉ膜２５をエッチングにより剥離し
た後、参考例１と同様の工程によって、電界効果トラン
ジスタを作成する。
【００５８】本実施例によるトランジスタも、高誘電率
ゲート絶縁膜直下のＳｉＯ2 膜１６が薄く形成できるの
で、駆動能力の向上をはかれた。 （実施例３） 次に、図２２から図２５を用いて、本発明の第３の実施
例の半導体装置の製造方法について説明する。
【００５９】まず、図２２に示すように、Ｓｉ基板１０
上にＳＴＩ（Shallow Trench Isolation）用の溝を約0.
4 μm の深さに掘った後、ＳｉＯ2 膜をＣＶＤ法により
全面に堆積し、ＣＭＰ（Ｃｈｅｍｏ- Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈ）により全面を平坦化することによ
り素子分離領域１４を形成する。
【００６０】次に、ＴＰＴ（tetra-iso-propyltitanat
e）（Ｔｉ（ＯＣ3 Ｈ7 ）4 ）と酸素の混合ガスを流
し、基板温度３８０℃で反応させて全面にゲート絶縁膜
１１となるＴｉＯ2 膜を厚さ３０nm堆積する。続いて全
面にゲート電極１２となるＰｔ膜をスパッタ法により堆
積する。
【００６１】次にフォトリソグラフィをもちいてゲート
電極位置を定義した後、塩素系（例えばＢＣｌ3 あるい
はＢＣｌ3 とＨＢｒの混合ガス）のガスをもちいてＴｉ
Ｏ2膜１１まで反応性イオンエッチングにより加工す
る。
【００６２】次に、図２３に示すように、ゲート側壁と
なりうる材料例えばＳｉＮ膜２７を堆積する。このＳｉ
Ｎ膜２７は、ＴｉＯ2 膜１１内の余分な酸化剤を吸収し
うる材料でもある。
【００６３】次に、図２４に示すように、例えば酸素雰
囲気中で８００℃３０分のアニールを行いＴｉＯ2 膜１
１をデンシファイする。このときＴｉＯ2 膜１１の側面
には、ＳｉＮ膜２７が形成されており、ＴｉＯ2 膜１１
中の余分な酸化剤と反応を起こし、ＳｉＯＮ２５が形成
される。こうしてＴｉＯ2 膜１１とＳｉ基板１０との界
面に形成されるＳｉＯ2 膜１６を薄くすることができ
る。このアニールは酸素雰囲気に限定されるものではな
く、窒素やアルゴン雰囲気で行うことも可能である。
【００６４】次に、図２５に示すように、側壁に全面Ｒ
ＩＥを施し、側壁を残す。この後の工程は参考例１と同
様にし、電界効果トランジスタを形成する。本実施例の
トランジスタも高誘電率ゲート絶縁膜直下のＳｉＯ2 膜
を薄く形成でき、駆動力を向上できた。
【００６５】本実施例では、側壁材料はＳｉＮに限定さ
れることはなくＳｉのような酸化される材料も可能であ
る。ただしこの場合には側壁材堆積後のアニールは必ず
酸化雰囲気で行いＳｉ材を全てＳｉ酸化膜にする必要が
ある。またこのアニールは側壁形成直後に行う必要は必
ずしもなく、ソース／ドレインの不純物導入後の活性化
アニールをかねて行ってもよい。このように本実施例で
は、高誘電率膜中の余分な酸化剤を吸収すると同時に、
ゲート側壁を形成できるものである。
【００６６】（実施例４） 次に、図２６、図２７を用いて、本発明の第４の実施例
の半導体装置の製造方法を説明する。
【００６７】先ず、図２６に示すように、Ｓｉ基板１０
上にＳＴＩ（Shallow Trench Isolation）用の溝を約0.
4 μm の深さに掘った後、ＳｉＯ2 膜をＣＶＤ法により
全面に堆積し、ＣＭＰ（Ｃｈｅｍｏ- Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈ）により全面を平坦化することによ
り素子分離領域１４を形成する。
【００６８】次に、ＴＰＴ（tetra-iso-propyltitanat
e）（Ｔｉ（ＯＣ3 Ｈ7 ）4 ）と酸素の混合ガスを流
し、基板温度３８０℃で反応させて全面にゲート絶縁膜
１１となるＴｉＯ2 膜を厚さ３０nm堆積する。次に、全
面にゲート電極１２となるＰｔをスパッタ法により堆積
する。
【００６９】次に、フォトリソグラフィをもちいてゲー
ト電極位置を定義した後、塩素系（例えばＢＣｌ3 、あ
るいはＢＣｌ3 とＨＢｒの混合ガス）のガスをもちいて
ＴｉＯ2 膜１１まで反応性イオンエッチングにより加工
する。
【００７０】次に、図２７に示すように、この表面全体
を、ＣＯを含む還元性ガス中で膜のデンシファイのため
のアニール（８００℃ Ｎ2 中 30分）を行う。この際
にＴｉＯ2 側面で膜中に含まれる未反応酸素がＣＯと反
応し、ＴｉＯ2 膜１１中の未反応酸素が減少する。この
ためにＳｉ基板１０界面に形成されるＳｉＯ2 膜１６の
厚さは薄く形成できる。このときこの後の熱工程により
ＳｉＯ2 膜１６の膜厚が大きくならないように、この工
程でＴｉＯ2 膜１１中の未反応酸素は十分に還元してお
くことが望ましい。この後の工程は参考例１と同様に行
い電界効果トランジスタを形成する。
【００７１】このようにして形成されたトランジスタに
おいても、高誘電率ゲート絶縁膜直下のＳｉＯ2 は薄く
形成でき、トランジスタの駆動能力を向上できた。また
ＴｉＯ2 膜１１のデンシファイのためのアニールの雰囲
気はＣＯを含有するものに限定されるものではなく、Ｃ
Ｆx 、ＣＨx 、ＮＯ、Ｈ2 等の還元性のガスを１種類あ
るいは２種類以上含有すればよい。
【００７２】（実施例５） 次に、図２８から図３１を用いて本発明の第５の実施例
の半導体装置の製造方法を説明する。
【００７３】先ず、図２８に示すように、Ｓｉ基板１０
上にＳＴＩ（Shallow Trench Isolation）用の溝を約0.
4 μm の深さに掘った後、ＳｉＯ2 膜をＣＶＤ法により
全面に堆積し、続いてＣＭＰ（Ｃｈｅｍo-Ｍｅｃｈａｎ
ｉｃａｌ Ｐｏｌｉｓｈ）により全面を平坦化すること
により素子分離領域１４を形成する。
【００７４】次に、ＴＰＴ（tetra-iso-propyltitanat
e）（Ｔｉ（ＯＣ3 Ｈ7 ）4 ）と酸素の混合ガスを流
し、基板温度３８０℃で反応させ全面にゲート絶縁膜１
１となるＴｉＯ2 膜を厚さ３０nm堆積する。次に、全面
にスパッタ法によりゲート電極１２となるＰｔ膜を堆積
する。
【００７５】次に、フォトリソグラフィをもちいてゲー
ト電極位置を定義した後、塩素系（例えばＢＣｌ3 、あ
るいはＢＣｌ3 とＨＢｒの混合ガス）のガスをもちいて
ＴｉＯ2 膜まで反応性イオンエッチングにより加工す
る。
【００７６】次に、ノンドープのＳｉの選択成長技術を
用いてソース／ドレイン上のみにＳｉ膜２８を厚さ１０
０nm堆積する。この後、ソース／ドレイン領域に、Ａｓ
あるいはＢＦ2 等の不純物をイオン注入する。
【００７７】次に、図２９に示すように、ＴｉＯ2 膜１
１のデンシファイのための熱処理（例えば８００℃ 30
分 Ｎ2 中）を行う。この熱処理によってＳｉ膜２８と
ＴｉＯ2 膜１１の間にＳｉＯ2 膜２９およびＳｉ基板１
０とＴｉＯ2 膜１１の間にＳｉＯ2 膜１６が成長する。
この場合においてもＴｉＯ2 膜１１中の余分な酸化剤
は、側面に形成されたＳｉ膜２８中に拡散され、そのた
めにＳｉ基板１０ＴｉＯ2 膜１１との間のＳｉＯ2 膜１
６は薄く形成される。
【００７８】次に、図３０に示すように、全面にＳｉＮ
膜を堆積し、全面ＲＩＥを行うことによりＳｉＮゲート
側壁３０を形成する。この時点でＡｓあるいはＢＦ2 を
前回よりも大量に注入しさらに熱処理をおこなってゲー
トから離れた部分に深いソース／ドレインを形成するこ
ともある。
【００７９】また、図３１に示すように、図２９の工程
の後、Ｓｉ膜２８に形成されたＳｉＯ2 膜２９をエッチ
ング除去し、ＳｉＮゲート側壁３０を形成してもよい。
これはＳｉＯ2 膜２９が、ＴｉＯ2 膜１１中の余分な酸
化剤によってのみ酸化したものであるから、条件によっ
ては絶縁性が不十分である可能性があるからである。
【００８０】この後の工程は参考例１と同様に行い電界
効果トランジスタを形成した。本実施例のトランジスタ
も高誘電率ゲート絶縁膜直下のＳｉＯ2 膜は薄く形成で
き、駆動能力の向上が見られた。
【００８１】本実施例でも、ゲート絶縁膜１１の側壁に
形成された膜２８はＳｉに限定されるものではなく、選
択的に形成でき酸化されうる材料例えばＷやＡｌ、Ｃ
ｕ、ＴｉＳｉ2 等を用いることが可能である。またこれ
らの材料は最終的にソース／ドレイン上にのみ配置され
ればよく、堆積時には全面であってもその後に加工等に
よりその上にのみ残置されればよい。
【００８２】（参考例３） 次に、図３２を用いて、本発明の第３の参考例の半導体
装置の製造方法を説明する。
【００８３】先ず、図３２に示すように、Ｓｉ基板１０
上にＳＴＩ（Shallow Trench Isolation）用の溝を約0.
4 μm の深さに掘った後、ＳｉＯ2 膜をＣＶＤ法により
全面に堆積し、続いてＣＭＰ（Ｃｈｅｍｏ- Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈ）により全面を平坦化するこ
とにより素子分離領域１４を形成する。
【００８４】次に、ＴＰＴ（tetra-iso-propyltitanat
e）（Ｔｉ（ＯＣ3 Ｈ7 ）4 ）と酸素の混合ガスを流
し、基板温度３８０℃で反応させ全面にゲート絶縁膜と
なるＴｉＯx 膜３１、３２を合計の厚さ３０nm堆積す
る。この際ＴｉＯx 膜３１をＴｉ：Ｏ＝１：２の組成比
よりもわずかにＴｉリッチに、例えばＴｉ：Ｏ＝１：
１．９にし、ＴｉＯx 膜３２をＴｉ：Ｏ＝１：２の組成
比になっているか、あるいは少し酸素リッチにする。
【００８５】次に、デンシファイのための熱処理を行
う。この熱処理にさらされた際にはＴｉＯx 膜３１、３
２中の未反応の酸素はＴｉＯx 膜３２中の未反応手をも
つＴｉと結合して不動化される。そのためにＴｉＯx 膜
３１とＳｉ基板１０間のＳｉ酸化膜の成長は抑制され
る。 ＴｉＯx 膜３１、３２の割合は任意である。Ｔｉ
リッチの膜がＳｉ基板１０側にあった方が好ましいが、
ＴｉＯx 膜３１、３２の上下順は逆であっても効果は
ある。
【００８６】また、膜全体を少しＴｉリッチにしておく
ことも可能である。ただし組成比があまりＴｉリッチに
偏るとＴｉＯｘ膜を貫通するリーク電流が発生し好まし
くないので比としてはかなり１：２に近いものが望まし
い。もちろん未反応のＯ2 分子が無い状態であればＴ
ｉ：Ｏ＝１：２であることが望ましい。
【００８７】この後の工程は、通常のトランジスタ作成
工程により、本参考例の電界効果トランジスタを作成す
る。このようにして作られたトランジスタにおいても、
高誘電率ゲート電極直下のＳｉ酸化膜は薄くおさえら
れ、駆動能力の向上が図られた。
【００８８】（参考例４） 次に、図３３から図３５を用いて、本発明の第４の参考
例の半導体装置の製造方法を説明する。
【００８９】先ず、図３３に示すように、Ｓｉ基板１０
上にＳＴＩ（Shallow Trench Isolation）用の溝を約0.
4 μm の深さに掘った後、ＳｉＯ2 膜をＣＶＤ法により
全面に堆積し、ＣＭＰ（Ｃｈｅｍｏ- Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈ）により全面を平坦化することによ
り素子分離領域１４を形成する。
【００９０】次に、ＴＰＴ（tetra-iso-propyltitanat
e）（Ｔｉ（ＯＣ3 Ｈ7 ）4 ）と酸素の混合ガスを流
し、基板温度３８０℃で反応させて全面にゲート絶縁膜
となるＴｉＯ2 膜３３を厚さ３０nm堆積する。
【００９１】次に、図３４に示すように、全面にＯ2 を
５keV で１Ｅ１３ｃｍ―２イオン注入し、膜中のＴｉ―
Ｏの結合を分断する。次に、図３５に示すように、不活
性雰囲気中で熱処理を７５０℃ ３０分行うことにより
Ｔｉ−Ｏの結合を回復させる。この際、元の膜中に存在
した未結合のＯ2 のほどんどはイオン注入したＯ2 とと
もにＴｉと結合をし不動化される。このためにＳｉ基板
１０との反応は抑制されて極薄のＳｉＯ2 膜１６が界面
に形成されることとなる。この後はゲート電極の形成か
ら先に進むが、この工程でＯ2がすべてＴｉと反応する
か、Ｓｉと反応しきっているために、この後の熱工程に
よる界面酸化膜厚の増加はない。Ｔｉ−Ｏ結合分断のた
めのイオン注入はＯ2 に限るものではなく、Ｎ2 やＡｒ
あるいはＦ2 等を用いてもよい。
【００９２】この後、通常の工程により、電界効果トラ
ンジスタを作成した。本参考例によるトランジスタにお
いても、高誘電率ゲート絶縁膜直下のＳｉ酸化膜は薄く
形成できたので、トランジスタの駆動力を向上させるこ
とができた。
【００９３】（実施例６） 次に、図３６から図３９を用いて、本発明の第６の実施
例の半導体装置の製造方法について説明する。
【００９４】先ず、図３６に示すように、Ｓｉ基板１０
上にＳＴＩ（Shallow Trench Isolation）用の溝を約0.
4 μm の深さに掘った後、ＳｉＯ2 膜をＣＶＤ法により
全面に堆積し、ＣＭＰ（Ｃｈｅｍo-Ｍｅｃｈａｎｉｃａ
ｌ Ｐｏｌｉｓｈ）により全面を平坦化することにより
素子分離領域１４を形成する。
【００９５】次に、処理温度７５０℃で塩酸酸化を３０
分施しＳｉ酸化膜３４を全面に形成する。この後、全面
にＳｉ多結晶を厚さ２００nm堆積する。次に、フォトリ
ソグラフィプロセスとＲＩＥによりゲートが形成される
部分にＳｉ酸化膜３４とＳｉ多結晶を残すように加工す
る。
【００９６】次に、ソース／ドレイン部分３５にイオン
注入を行い、さらにＣＶＤのＳｉ酸化膜３５を全面堆積
した後にたとえば８００℃30分の活性化アニールをおこ
なう。この後、ＣＭＰ法により多結晶Ｓｉが出てくるま
でエッチングした後、ＣＦ4雰囲気のプラズマエッチに
より多結晶Ｓｉを除去する。
【００９７】次に、図３７に示すように、全面にＳｉ層
を厚さ５nm堆積し、側壁のこし工程によりＳｉ側壁３７
を残す。この後、Ｓｉ側壁した以外のＳｉ酸化膜３４を
ふっ酸を含む溶液等を用いることにより除去する。
【００９８】次に、図３８に示すように、全体にＴｉＯ
2 膜３８を厚さ３０nm堆積した後に、たとえばＡｒ中で
８００℃30分のアニールをおこないＴｉＯ2 膜３８のデ
ンシファイを行う。この際にＳｉ側壁３７とＴｉＯ2 中
の未反応Ｏ2 との反応により側壁が全てＳｉ酸化膜９７
に変換される。このことによりＳｉ基板との界面部のＳ
ｉ酸化膜の成長は抑制される。また、ＴｉＯ2 膜のデン
シファイアニールはＴｉＯ２堆積直後でなくともその後
のどの工程後に行ってもよい。
【００９９】次に、図３９に示すように、ゲート電極３
９となる金属例えばＰｔを全面堆積し、さらにＣＭＰを
かけることにより電界効果トランジスタを形成する。図
４０は、本発明の実施例１乃至６で形成された電界効果
トランジスタのＭＯＳ界面の拡大断面図である。
【０１００】ＴｉＯ2 高誘電率ゲート絶縁膜１１の側面
から膜中の未反応のＯ2 を反応させＳｉ酸化膜４０を形
成しているので、ゲート絶縁膜１１とＳｉ基板１０との
界面のＳｉ酸化膜４０の膜厚は一様でなく、中央部で厚
く、端で薄い構造となっている。
【０１０１】従来ＤＲＡＭのセルトランジスタのように
ゲート幅が短い素子では、狭チャネル効果という問題が
ある。狭チャネル効果は、ＬＯＣＯＳ法を用いて素子分
離を行うときに素子分離酸化膜の直下にドープする不純
物の浸み出しにより、トランジスタのしきい値があがっ
てしまう効果である。本発明ではゲート端でＳｉ酸化膜
の膜厚が薄いので、この部分でしきい値がその他の部分
に比べ小さくなり狭チャネル効果を抑制できる。
【０１０２】この効果を図４１、図４２を用いて説明す
る。通常のトランジスタでは、ゲート幅方向のプロファ
イルの不均一性により、図中○で示した部分のしきい値
は高くなる。そのため特にゲート幅が短くなると狭ショ
ートチャネル効果と呼ばれるしきい値の上昇がおこる
が、これは種々のゲート幅をもつＬＳＩ（ＤＲＡＭやＬ
ＯＧＩＣ）で設計上の大きな問題となる。
【０１０３】本発明はゲート端部の丸部で示した部分に
おける高誘電率ゲート酸化膜直下のＳｉ酸化膜厚を減少
させ、この部分でのしきい値の上昇を抑制するできる。
こうすることで、狭チャネル効果を抑制できる。図４１
の右側のグラフに示したように、ゲート幅Ｗが短くなっ
ても本発明のトランジスタでは、しきい値電圧の上昇は
見られない。
【０１０４】また、本発明では、ゲート長方向の端部で
高誘電率ゲート酸化膜直下のＳｉ酸化膜厚が薄いので、
ソース／ドレインがゲート端と一致あるいは少し外側に
離れたトランジスタとなるので、寄生抵抗を減少させる
効果がある。
【０１０５】図４２を用いてこの効果を説明する。例え
ば0.1 μm 程度にゲート長が小さい場合、いわゆる短チ
ャネル効果を抑えるためにソース／ドレインはできるだ
け浅く、さらに余計にゲート下へ入り込まないように構
造設計される。その際プロセス条件にマージンが無いと
図４２に示すようにソース／ドレインがゲート端から離
れたいわゆるオフセット構造となってしまう。この際本
発明では、ゲート端のＳｉ酸化膜を薄く形成できるの
で、ゲート電圧によるゲート端部の半導体表面電位を大
きく変化させられる（n-channel ＭＯＳでは下げられ
る。）ので、この部分での寄生抵抗の上昇を抑制でき
る。こうして本発明では図４１右側のグラフに示すよう
に、トランジスタのドレイン電流を高く保てるという効
果がある。
【０１０６】これらの効果は、図４３に示すような片側
端のみの構造でも効果がある。この構造を作成するに
は、実施例３のＳｉ膜の全面堆積を蒸着やスパッタのよ
うな異方性の強い堆積方法を用い、Ｓｉ基板１０を傾け
た状態で堆積することにより高誘電率ゲート絶縁膜の片
側のみにＳｉを形成してから熱処理を行うことにより達
成できる。
【０１０７】（参考例５） 次に、図４４から図４９を用いて、本発明の第５の参考
例の半導体装置の製造方法を説明する。
【０１０８】先ず、Ｓｉ基板１０上に、ＳＴＩ（Shallo
w Trench Isolation）用の溝を約0.4 μm の深さに掘っ
た後、ＳｉＯ2 膜をＣＶＤ法により全面に堆積し、ＣＭ
Ｐ（Ｃｈｅｍｏ- Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓ
ｈ）により全面を平坦化することにより素子分離領域１
４を形成する。
【０１０９】次に、ＴＰＴ（tetra-iso-propyltitanat
e）（Ｔｉ（ＯＣ3 Ｈ7 ）4 ）と酸素の混合ガスを流
し、基板温度３８０℃で反応させて全面にゲート絶縁膜
となるＴｉＯ2 膜１１を厚さ３０nm堆積する。次に全面
にＴｉＯ2 膜１１中の酸素を吸着する材料としてＳｉ膜
４１を全面に堆積する。Ｓｉ膜４１としては多結晶で
も、アモルファスでもどちらでもよい。
【０１１０】次に、図４５に示すように、フォトリソグ
ラフィをもちいてゲート電極位置を定義した後、塩素系
（例えばＢＣｌ3 、あるいはＢＣｌ3 とＨＢｒの混合ガ
ス）のガスをもちいてＴｉＯ2 膜１１まで反応性イオン
エッチングにより加工する。
【０１１１】次に、図４６に示すように、ＴｉＯ2 膜１
１をデンシファイするために、酸化を例えば８００℃乾
燥酸素雰囲気30分行う。この際にＴｉＯ2 膜１１とＳｉ
基板１０界面と、ＴｉＯ2 膜１１と上のＳｉ膜４１との
間にも酸化が進行しＳｉ酸化膜４３が形成される。この
ようにＴｉＯ2 膜１１とＳｉ基板１１膜との間だけでな
く、多結晶Ｓｉ膜４２との界面にも酸素が拡散されるの
で、Ｓｉ酸化膜の膜厚は薄く形成される。
【０１１２】次に、図４７に示すように、ＳｉＮのゲー
ト側壁４４を形成し、ソース／ドレイン領域４５を不純
物ドープによって形成する。この際行われる不純物活性
化熱処理により、ＴｉＯ2 膜１１と上下のＳｉとの界面
の酸化膜４３の厚さは増加する傾向にある。さらに全面
にＣＶＤ法によりＳｉＯ2 膜４６を堆積後ＣＭＰ工程に
よりゲート部の多結晶Ｓｉ膜４２が表面に現れるまで削
り込む。
【０１１３】次に、図４８に示すように、ＣＦ4 プラズ
マ等のガスをもちいてＳｉ多結晶膜４２を除去した後、
ＴｉＯ2 膜１１上のＳｉ酸化膜４３をＨＦを含む溶液等
により除去する。
【０１１４】次に、図４９に示すように、Ｐｔ等を多結
晶Ｓｉ膜のあった所に埋め込にゲート電極４７を形成す
る。このようにして形成したＭＯＳＦＥＴにおいても、
高誘電率ゲート絶縁膜１１直下のＳｉ酸化膜は薄く形成
されているので、素子の駆動力は向上した。
【０１１５】本参考例においては、高誘電体膜１１の例
としてＴｉＯ2 を用いているが、これに限定されること
は無く、Ｔａ2 Ｏ5 、Ａｌ2 Ｏ3 、Ｙ2 Ｏ3 、ＺｒＯ
2 、（Ｂａ，Ｓｒ）ＴｉＯ3 膜等を用いることができ
る。また、ＴｉＯ2 膜１１をＭＯＣＶＤ法により形成し
ているが、スパッタ法を用いてもよい。また堆積の際に
堆積装置の窓を通してウエハ全面に波長300nm の近紫外
光が照射されるように２００ＷのＸｅランプを動作させ
ることをおこなってもよい。ランプは堆積ガスを流す前
から動作させ、堆積が終了するまで照射し続ける。こう
することにより有機ソースガスからのＣやＨの混入を排
除することができ、組成が完全にＴｉＯ2 となる膜を堆
積することができる。
【０１１６】またＭＯＣＶＤ堆積の原材料ガスは上の組
み合わせに限られることは無く、ＴＥＴ（Ethyltitanat
e ）(Ti(OC2 H 5 ) 4 ) やＴＴＩＰ（Titanium-tetraki
s-isopropoxide）と酸素の混合ガスを用いてもよい。Ｔ
ＴＩＰの場合には酸素を混合しなくても、ＴｉＯ2 を形
成することが可能である。また有機ソースではなくＴｉ
Ｃｌ4 のような無機ソースからの堆積であってもよい。
ただしこの場合には反応温度を少し高く、例えば６００
℃程度に設定することが望ましい。Ｓｉ膜４２の堆積は
ＣＶＤ法に限定されることは無くスパッタ法等を用いる
ことも可能である。また酸化剤吸収のための層の材質と
しては多結晶Ｓｉに限定されることは無く、ＴｉＯ2 を
還元しないが酸素と反応する材料であればよく、例えば
ＣやＴａ、Ｗ、Ｍｏ等が考えられる。
【０１１７】また多結晶Ｓｉが酸化されやすいようにＡ
ｓやＢ、Ｐ等の不純物を例えば１×１０21ｃｍ 3程度含
めるのもよい。さらに水素を混入した多結晶ＳｉではＴ
ｉＯ2 との反応が活性化されることがわかっておりこれ
を用いることも効果がある。さらにゲート側壁も本実施
例ではＳＩＮを用いているが酸素をより吸収する材料を
用いてＴｉＯ2 の側面からも酸素を吸収することも可能
である。ただしその際にはその吸収材が全て酸化されて
絶縁性を示すことが各電極の絶縁性を保つために必要で
ある。さらにゲート電極材料もＰｔに限定されることは
無いが、高誘電体を還元せず、また酸素とも反応しにく
い材料が好ましく、Ａu などの単体金属の他、ＴｉＳｉ
2 、ＭｏＳｉ2 、ＷＳｉ2 等の金属シリサイドやＴｉＮ
等の金属加工物も考えられる。またＴｉＯ2 の堆積は本
実施例ではＳｉ上に直接と述べられているが、ＴｉＯ2
前にＳｉＯ2 、ＳｉＮx その他の絶縁膜を敷くことも可
能である。また多結晶Ｓｉの堆積前に酸化膜あるいはＳ
ｉＮその他の材料を敷いてもよい。
【０１１８】（参考例６） 次に、図５０から図５４を用いて、本発明の第６の参考
例の半導体装置の製造方法を説明する。
【０１１９】先ず、図５０に示すように、Ｓｉ基板１０
上に、ＳＴＩ（Shallow Trench Isolation）用の溝を約
0.4 μm の深さに掘った後、ＳｉＯ2 膜をＣＶＤ法によ
り全面に堆積し、ＣＭＰ（Ｃｈｅｍｏ- Ｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈ）により全面を平坦化することに
より素子分離領域１４を形成する。
【０１２０】次に、基板温度７５０℃で塩酸酸化３０分
させＳｉ酸化膜を全面に形成し、多結晶Ｓｉ膜を膜厚２
００nm全面に形成する。次に、フォトリソグラフィプロ
セスとＲＩＥにより、ゲートを形成する領域に残るよう
に、前記Ｓｉ酸化膜と多結晶Ｓｉ膜を加工した後、ソー
ス／ドレイン領域４５にイオン注入を行う。次に、ＣＶ
Ｄの酸化膜４６を全面堆積した後に、例えば８００℃30
分の活性化アニールをおこなう。さらにＣＭＰ法により
多結晶Ｓｉ膜が出てくるまでエッチングしたのち、ＣＦ
4 雰囲気のプラズマエッチにより多結晶Ｓｉ膜を除去す
る。この後Ｓｉ酸化膜も除去しておく。
【０１２１】次に、図５１に示すように、全体にＴｉＯ
2 膜４８を厚さ３０nm堆積する。次に、図５２に示すよ
うに、全面に多結晶あるいはアモルファスのＳｉ膜４９
を例えば１００nm堆積する。
【０１２２】次に、図５３に示すように、Ａｒ中で８０
０℃30分のアニールをおこないＴｉＯ2 膜４８のデンシ
ファイを行う。この際にＳｉ膜４９とＴｉＯ2 膜４８中
の未反応Ｏ2 との反応により界面部にＳｉ酸化膜５０が
形成される。このことによりＳｉ基板１０とのＴｉＯ2
膜４８との界面部のＳｉ酸化膜５０の成長は抑制され
る。このデンシファイは乾燥酸素中で行ってもよい。
【０１２３】次に、図５４に示すように、多結晶Ｓｉ膜
４９とその下のＳｉ酸化膜５０をそれぞれＣＦ４ガスプ
ラズマ、ＨＦ処理により除去する。さらにＰｔ等をゲー
ト領域に埋め込みゲート電極５１を形成する。こうして
作成されたＭＯＳＦＥＴも高誘電率ゲート絶縁膜直下の
Ｓｉ酸化膜が薄く形成できるので、素子の駆動力が向上
した。
【０１２４】本参考例では酸化膜除去後のＴｉＯ2 の堆
積をベアＳｉ上で行っているが、ＴｉＯ2 堆積前に改め
てＳｉＯ2 あるいはＳｉＮ等を堆積する事も可能であ
る。またＴｉＯ2 上のＳｉ膜の堆積前にもＳｉＯ2 ある
いはＳｉＮ等を堆積する事も可能である。もちろんＴｉ
Ｏ2 上の絶縁膜除去工程はこの挿入層の除去も含むこと
になる。
【０１２５】（参考例７）次に、図５５から図５７を用
いて、本発明の第７の参考例の半導体装置の製造方法を
説明する。
【０１２６】先ず、図５５に示すように、Ｓｉ基板１０
上に、ＳＴＩ（Shallow Trench Isolation）用の溝を約
0.4 μm の深さに掘った後、ＳｉＯ2 膜をＣＶＤ法によ
り全面に堆積し、ＣＭＰ（Ｃｈｅｍo-Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈ）により全面を平坦化することによ
り素子分離領域１４を形成する。
【０１２７】次に、Ｚｒ（Ｏ−ｔ−Ｃ4 Ｈ9 ）4 をソー
スとして基板温度３００℃以上のＬＰＣＶＤ法により全
面にゲート絶縁膜となるＺｒＯ2 膜５２を厚さ１０nm堆
積する。続いて全面にＺｒＯ2 膜５２中の酸素を吸着す
る材料としてＺｒ膜５３を厚さ10nm堆積する。
【０１２８】次に、 ＺｒＯ2 膜５２をデンシファイす
るために、酸素、窒素中、あるいは不活性ガス中で熱処
理を行う。この温度は５００℃以上が望ましい。この際
にＺｒＯ2 膜５２中の未反応で残った酸素が、この上に
形成されたＺｒ膜５３と反応して消費されるとともに、
ＺｒＯ2 膜５２堆積前にＳｉ基板１０上に形成されてい
たＳｉＯ2 膜５４はすべで還元されてＳｉとなる（図５
６）。
【０１２９】次に、図５７に示すように、未反応で残っ
たＺｒがある場合にはふっ酸を含む溶液、あるいは王水
を含む溶液、さらには塩素を含有するガスを用いること
により除去し、Ｓｉ基板１０上に、ＺｒＯ2 膜５２のみ
を形成する。この際溶液によりＺｒＯ2 も一部削れる可
能性もあるので、その際には少しＺｒＯ2 厚を大き目に
しておくことも効果がある。続いて通常の工程によりＭ
ＯＳＦＥＴ形成する。このようにして形成されたＭＯＳ
ＦＥＴも、高誘電率ゲート絶縁膜直下のＳｉ酸化膜は薄
いかほぼない状態であり、素子の駆動能力が向上した。
【０１３０】本参考例ではＺｒＯ2 を例にとり説明した
がこれに限ることはなく、Ａｌ2 Ｏ3 、あるいは他の金
属酸化物（ＴｉＯ2 等）も適用可能である。もちろん材
料により除去のガスあるいは薬品が異なってくる。ただ
し本実施例にもちいる材料としては中間組成比の酸化物
（たとえばＭＯｘ：ｘ＝0.1 、1.7 などのはっきりした
ストイキオメトリを示さないもの）をもつ材料、あるい
はＳｉＯ2 を還元できない材料は好ましくない。もちろ
んこれらの材料の堆積方法はＣＶＤに限定されるもので
はなく。蒸着、スパッタなども考えられる。本実施例中
ではＺｒＯ2 堆積前に形成されていたＳｉＯ2 をすべて
還元したが、一部を残す程度でもよい。
【０１３１】
【発明の効果】本発明によれば、０．１μm 世代のＭＩ
Ｓトランジスタの高誘電体ゲート絶縁膜およびゲート電
極形成において生じるゲート絶縁膜直下のＳｉ酸化膜を
薄くすることができる。またゲート端部でゲート酸化膜
が薄いという本構造によればゲート幅が短い素子で顕著
な問題となっている狭チャネル効果の抑制もでき、さら
にはソース／ドレインがゲート端と一致あるいは少し外
側に離れたＴｒにおける寄生抵抗を減少させる効果があ
る。
【図面の簡単な説明】
【図１】 Ｓｉ基板上に、高誘電率金属酸化膜としてＴ
ｉＯ2 からなるゲート絶縁膜を形成後、Ａｒ中でアニー
ルした結果、Ｓｉ基板と金属酸化膜の界面に形成された
ＳｉＯ2 膜の膜厚とアニール温度、ゲート容量とアニー
ル温度の関係を示す図
【図２】 本発明の半導体装置の断面図
【図３】 ＴｉＯ2 膜の側面にＳｉ膜を配置してＴｉＯ
2 膜中の余分な酸素が全てなくなるまで熱処理を行った
際のＳｉ基板との界面に形成されるＳｉ酸化膜厚の横方
向位置Ｘ依存性を示す図
【図４】 ＴｉＯ2 ゲート絶縁膜とＳｉ基板界面にある
Ｓｉ酸化膜厚の場所依存性を示す図
【図５】 本発明の第１の参考例の半導体装置の製造方
法を説明する図
【図６】 本発明の第１の参考例の半導体装置の製造方
法を説明する図
【図７】 本発明の第１の参考例の半導体装置の製造方
法を説明する図
【図８】 本発明の第１の参考例の半導体装置の製造方
法を説明する図
【図９】 本発明の第１の参考例の半導体装置の製造方
法を説明する図
【図１０】 本発明の第１の参考例の半導体装置の製造
方法を説明する図
【図１１】 本発明の第１の参考例の半導体装置の製造
方法を説明する図
【図１２】 本発明の第２の参考例の半導体装置の製造
方法を説明する図
【図１３】 本発明の第２の参考例の半導体装置の製造
方法を説明する図
【図１４】 本発明の第２の参考例の半導体装置の製造
方法を説明する図
【図１５】 本発明の第１の実施例の半導体装置の製造
方法を説明する図
【図１６】 本発明の第１の実施例の半導体装置の製造
方法を説明する図
【図１７】 本発明の第１の実施例の半導体装置の製造
方法を説明する図
【図１８】 本発明の第１の実施例の半導体装置の製造
方法を説明する図
【図１９】 本発明の第２の実施例の半導体装置の製造
方法を説明する図
【図２０】 本発明の第２の実施例の半導体装置の製造
方法を説明する図
【図２１】 本発明の第２の実施例の半導体装置の製造
方法を説明する図
【図２２】 本発明の第３の実施例の半導体装置の製造
方法を説明する図
【図２３】 本発明の第３の実施例の半導体装置の製造
方法を説明する図
【図２４】 本発明の第３の実施例の半導体装置の製造
方法を説明する図
【図２５】 本発明の第３の実施例の半導体装置の製造
方法を説明する図
【図２６】 本発明の第４の実施例の半導体装置の製造
方法を説明する図
【図２７】 本発明の第４の実施例の半導体装置の製造
方法を説明する図
【図２８】 本発明の第５の実施例の半導体装置の製造
方法を説明する図
【図２９】 本発明の第５の実施例の半導体装置の製造
方法を説明する図
【図３０】 本発明の第５の実施例の半導体装置の製造
方法を説明する図
【図３１】 本発明の第５の実施例の半導体装置の製造
方法を説明する図
【図３２】 本発明の第３の参考例の半導体装置の製造
方法を説明する図
【図３３】 本発明の第４の参考例の半導体装置の製造
方法を説明する図
【図３４】 本発明の第４の参考例の半導体装置の製造
方法を説明する図
【図３５】 本発明の第４の参考例の半導体装置の製造
方法を説明する図
【図３６】 本発明の第６の実施例の半導体装置の製造
方法を説明する図
【図３７】 本発明の第６の実施例の半導体装置の製造
方法を説明する図
【図３８】 本発明の第６の実施例の半導体装置の製造
方法を説明する図
【図３９】 本発明の第６の実施例の半導体装置の製造
方法を説明する図
【図４０】 本発明の実施例１乃至６で形成された電界
効果トランジスタのＭＯＳ界面の拡大断面図
【図４１】 ＭＯＳトランジスタの上面図とゲート幅と
閾値の関係を表す図
【図４２】 ＭＯＳトランジスタの断面図とドレイン電
圧とドレイン電流との関係を表す図
【図４３】 本発明の電界効果トランジスタのＭＯＳ界
面の拡大断面図
【図４４】 本発明の第５の参考例の半導体装置の製造
方法を説明する図
【図４５】 本発明の第５の参考例の半導体装置の製造
方法を説明する図
【図４６】 本発明の第５の参考例の半導体装置の製造
方法を説明する図
【図４７】 本発明の第５の参考例の半導体装置の製造
方法を説明する図
【図４８】 本発明の第５の考例の半導体装置の製造方
法を説明する図
【図４９】 本発明の第５の参考例の半導体装置の製造
方法を説明する図
【図５０】 本発明の第６の参考例の半導体装置の製造
方法を説明する図
【図５１】 本発明の第６の参考例の半導体装置の製造
方法を説明する図
【図５２】 本発明の第６の参考例の半導体装置の製造
方法を説明する図
【図５３】 本発明の第６の参考例の半導体装置の製造
方法を説明する図
【図５４】 本発明の第６の参考例の半導体装置の製造
方法を説明する図
【図５５】 本発明の第７の参考例の半導体装置の製造
方法を説明する図
【図５６】 本発明の第７の参考例の半導体装置の製造
方法を説明する図
【図５７】 本発明の第７の参考例の半導体装置の製造
方法を説明する図
【符号の説明】
１０…Ｓｉ基板 １１…高誘電率膜、金属酸化膜、ゲート絶縁膜 １２…ゲート電極 １３…Ｓｉ膜 １４…素子分離領域 １５…Ｓｉ膜 １６…ＳｉＯ2 膜 １７…ソース／ドレイン領域 １８…ゲート側壁 １９…コンタクト ２０…コンタクト電極 ２１…層間絶縁膜 ２２…Ｓｉ酸化膜 ２３…Ｓｉ酸化膜 ２４…Ｓｉ膜 ２５…ＳｉＯＮ膜 ２６…Ｓｉ酸化膜 ２７…ＳｉＮ膜 ２８…Ｓｉ膜 ２９…Ｓｉ酸化膜 ３０…ゲート側壁 ３１…ＴｉリッチＴｉＯx 膜 ３２…ＴｉＯx 膜（Ｔｉ：Ｏ＝１：２） ３３…Ｔｉ酸化膜 ３４…Ｓｉ酸化膜 ３５…ソース／ドレイン領域 ３６…Ｓｉ酸化膜 ３７…Ｓｉ側壁 ３８…ＴｉＯ2 膜 ３９…ゲート電極 ４０…Ｓｉ酸化膜 ４１…Ｓｉ酸化膜 ４２…多結晶Ｓｉ膜 ４３…Ｓｉ酸化膜 ４４…ゲート側壁４５…ソース／ドレイン領域 ４６…層間絶縁膜 ４７…ゲート電極 ４８…ＴｉＯ2 膜 ４９…Ｓｉ膜 ５０…Ｓｉ酸化膜 ５１…ゲート電極 ５２…ＺｒＯ2 膜 ５３…Ｚｒ膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−192377（ＪＰ，Ａ) 特開 平３−74878（ＪＰ，Ａ) 特開 平２−273934（ＪＰ，Ａ) 特開 平２−224273（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】シリコン基板と、 このシリコン基板上に形成された金属酸化膜からなるゲ
    ート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極とを具備
    し、 前記ゲート絶縁膜とＳｉ基板間に形成されたシリコン酸
    化膜が、前記ゲート絶縁膜の中央部よりも端部において
    薄くなっていることを特徴とする半導体装置。
  2. 【請求項２】シリコン基板と、前記シリコン基板上のゲ
    ート絶縁膜と、前記ゲート絶縁膜上のゲート電極を備え
    る半導体装置の製造方法において、 前記シリコン基板の主表面に素子分離領域を形成する工
    程と、前記ゲート絶縁膜を形成する際に、前記素子分離領域に
    囲まれた前記シリコン基板の主表面に金属酸化膜を形成
    し、 前記金属酸化膜の側面に接して、あるいは酸化剤
    が拡散しうる膜を挟んで、被酸化材を配し、前記金属酸
    化膜と前記被酸化材を熱処理する工程を備えること を特
    徴とする半導体装置の製造方法。
  3. 【請求項３】シリコン基板と、前記シリコン基板上のゲ
    ート絶縁膜と、前記ゲート絶縁膜上 のゲート電極を備える半導体装置の製造方法において、 前記シリコン基板の主表面に素子分離領域を形成する工
    程と、 前記素子分離領域に囲まれた前記半導体基板の主表面に
    金属酸化膜を形成する工程と、 前記金属酸化膜上にゲート電極材料層を形成し、前記ゲ
    ート電極材料層及び前記金属酸化膜を所定形状として前
    記金属酸化膜の側面を露出する工程と、 前記ゲート電極及び前記ゲート絶縁膜を還元性ガス雰囲
    気中において５００℃以上で熱処理し、前記金属酸化膜
    側面近傍に含まれる未反応酸素を前記還元性ガスと反応
    させる工程とを備えること を特徴とする半導体装置の製
    造方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349285A (ja) * 1999-06-04 2000-12-15 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP4104834B2 (ja) * 2001-04-13 2008-06-18 株式会社東芝 Ｍｉｓ型電界効果トランジスタの製造方法
TW564550B (en) * 2001-06-05 2003-12-01 Hitachi Ltd Semiconductor device
KR101020810B1 (ko) * 2002-09-02 2011-03-09 글로벌파운드리즈 인크. 이방성 하이-ｋ 게이트 유전체를 가지는 트랜지스터 소자
WO2004029323A1 (de) * 2002-09-30 2004-04-08 Incoat Gmbh Verbundwerkstoff
JPWO2004073072A1 (ja) * 2003-02-17 2006-06-01 独立行政法人産業技術総合研究所 Ｍｉｓ型半導体装置およびｍｉｓ型半導体装置の製造方法
JP5050351B2 (ja) * 2004-01-28 2012-10-17 日本電気株式会社 半導体装置の製造方法
US20060099827A1 (en) * 2004-11-05 2006-05-11 Yoo Woo S Photo-enhanced UV treatment of dielectric films
US20070026690A1 (en) * 2004-11-05 2007-02-01 Yoo Woo S Selective frequency UV heating of films
WO2006072975A1 (ja) * 2005-01-05 2006-07-13 Fujitsu Limited 半導体装置とその製造方法
US8053849B2 (en) * 2005-11-09 2011-11-08 Advanced Micro Devices, Inc. Replacement metal gate transistors with reduced gate oxide leakage
US7730516B2 (en) 2007-02-27 2010-06-01 Sony Corporation TV-centric system
JP5565804B2 (ja) * 2010-07-28 2014-08-06 独立行政法人産業技術総合研究所 ゲートスタック形成方法
US20140015031A1 (en) * 2012-07-12 2014-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for Memory Device
CN106711051A (zh) * 2016-11-16 2017-05-24 西安电子科技大学 基于Si衬底的La基介质材料高K金属栅结构及制备方法
CN106531785A (zh) * 2016-11-16 2017-03-22 西安电子科技大学 基于Ge衬底的La基介质材料高K金属栅结构及制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3925107A (en) * 1974-11-11 1975-12-09 Ibm Method of stabilizing mos devices
EP0197531B1 (en) * 1985-04-08 1993-07-28 Hitachi, Ltd. Thin film transistor formed on insulating substrate
JPH04226079A (ja) * 1990-04-17 1992-08-14 Canon Inc 半導体装置及びその製造方法及びそれを有する電子回路装置
US5541131A (en) * 1991-02-01 1996-07-30 Taiwan Semiconductor Manufacturing Co. Peeling free metal silicide films using ion implantation
JP2794678B2 (ja) * 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JPH0677402A (ja) * 1992-07-02 1994-03-18 Natl Semiconductor Corp <Ns> 半導体デバイス用誘電体構造及びその製造方法
DE4400200C2 (de) * 1993-01-05 1997-09-04 Toshiba Kawasaki Kk Halbleitervorrichtung mit verbesserter Verdrahtungsstruktur und Verfahren zu ihrer Herstellung
JPH06204257A (ja) * 1993-01-07 1994-07-22 Matsushita Electric Ind Co Ltd 電界効果トランジスタの製造方法
TW435820U (en) * 1993-01-18 2001-05-16 Semiconductor Energy Lab MIS semiconductor device
JP2586816B2 (ja) * 1993-12-22 1997-03-05 日本電気株式会社 半導体装置の製造方法
JPH10178170A (ja) * 1996-12-19 1998-06-30 Fujitsu Ltd 半導体装置及びその製造方法
US5834353A (en) * 1997-10-20 1998-11-10 Texas Instruments-Acer Incorporated Method of making deep sub-micron meter MOSFET with a high permitivity gate dielectric
US6004850A (en) * 1998-02-23 1999-12-21 Motorola Inc. Tantalum oxide anti-reflective coating (ARC) integrated with a metallic transistor gate electrode and method of formation
US6124620A (en) * 1998-05-14 2000-09-26 Advanced Micro Devices, Inc. Incorporating barrier atoms into a gate dielectric using gas cluster ion beam implantation
US6060406A (en) * 1998-05-28 2000-05-09 Lucent Technologies Inc. MOS transistors with improved gate dielectrics
US5907780A (en) * 1998-06-17 1999-05-25 Advanced Micro Devices, Inc. Incorporating silicon atoms into a metal oxide gate dielectric using gas cluster ion beam implantation
US6100120A (en) * 1999-05-11 2000-08-08 Advanced Micro Devices, Inc. Method of locally forming a high-k dielectric gate insulator
US6255204B1 (en) * 1999-05-21 2001-07-03 Motorola, Inc. Method for forming a semiconductor device
US6060755A (en) * 1999-07-19 2000-05-09 Sharp Laboratories Of America, Inc. Aluminum-doped zirconium dielectric film transistor structure and deposition method for same

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