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JP3418436B2 - パワートランジスタ - Google Patents
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JP3418436B2 - パワートランジスタ - Google Patents

パワートランジスタ

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JP3418436B2
JP3418436B2 JP29030093A JP29030093A JP3418436B2 JP 3418436 B2 JP3418436 B2 JP 3418436B2 JP 29030093 A JP29030093 A JP 29030093A JP 29030093 A JP29030093 A JP 29030093A JP 3418436 B2 JP3418436 B2 JP 3418436B2
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は裏面が高電圧に接続されたシ
リコンウエハに縦型に製作された回路である高電圧縦型
パワートランジスタに関する。この発明はＭＯＳ型縦型
パワートランジスタまたは絶縁ゲートバイポーラトラン
ジスタ（ＩＧＢＴ）に向けられ、より特定的には同一シ
リコンチップ上に縦型パワーコンポーネントおよびかか
るコンポーネントを制御するための論理回路を含む回路
である、スマートパワースイッチに適用される。
【０００２】
【関連技術の議論】パワートランジスタは予め定められ
た順方向電圧（たとえば４００ボルト）に耐えるように
設計される。外部回路によってこの回路に高電圧が与え
られると、この装置の降伏を引き起こし、それによって
装置に損傷を与え得る。たとえば、誘導負荷の切換えは
分散されるべき予め定められた量のエネルギーを伴う過
電圧を発生する。このような過電圧はオフであるかまた
は過渡のオフ状態であるパワースイッチに与えられる。
トランジスタを保護するための解決策の１つは、その制
御電極上に信号を与え、そのトランジスタを余分なエネ
ルギーを分散させるのに十分な期間の間少し、導通状態
にすることである。
【０００３】したがって、導通状態になる装置にパワー
トランジスタの降伏電圧より僅かに低い値を与えること
が望ましく、その目的は、たとえば降伏しきい値になる
前にトランジスタの導通をトリガして、損傷を回避する
ことである。
【０００４】以下の説明において、常にパワーＭＯＳト
ランジスタが言及される。しかしながら、説明はすべて
ＩＧＢＴにも当てはまることが明らかであり、ＩＧＢＴ
の構造は裏面側にパワーＭＯＳトランジスタの裏面を形
成する層の導電性と反対の導電性を有する層を含むとい
う事実を除いては、実質的に同一である。
【０００５】この発明が解決することを目標としている
問題をよりよく例示するために、図１は縦型拡散ＭＯＳ
（ＶＤＭＯＳ）トランジスタＴＰを含む例証的な従来の
二重構造の断面図を表わし、そのうちの２つのセルが示
される。このようなトランジスタは例示されるＮチャネ
ルＭＯＳトランジスタＴＬを含む論理回路と組合わされ
る。縦型ＭＯＳトランジスタは多数の、たとえば１００
００の同一セルからなる。
【０００６】この構造はたとえばＮ型の第１の導電型の
基板０において作成される。パワーＭＯＳトランジスタ
ＴＰのセルは基板のＰ型拡散物によって形成されるウェ
ル１（１−１、１−２）を含む。各ウェル１−１，１−
２には、パワートランジスタソースの素子を構成するＮ
+ 型の環状の拡散領域が形成される。拡散物２はたとえ
ばアルミニウムからなる導電層３を介して相互接続され
る。領域１の表面周辺エリアはパワートランジスタのチ
ャネル領域４を形成する。加えて、各ウェル１は一般に
より深くかつより大量にドープされた中央部分５（５−
１，５−２）を含む。
【０００７】パワーＭＯＳトランジスタＴＰの各セルは
ゲート６を含み、これは多結晶シリコン層によって表面
周辺エリア上に形成される。ゲート６は酸化層７によっ
て基板０から分離される。ゲート６はすべて相互接続さ
れる。
【０００８】基板０の裏面１０はドレインメタライゼー
ション１２によって被覆される第１の導電型の大量にド
ープされた層１１を含む。
【０００９】論理部分のＭＯＳトランジスタＴＬもまた
基板に形成されたＰ型ウェル１４領域を含む。ウェル１
４は２つのＮ+ 型エリアを含み、第１のエリアはトラン
ジスタＴＬのソース１５を形成し、第２のエリアはトラ
ンジスタＴＬのドレイン１６を形成する。トランジスタ
ＴＬはウェル領域上の多結晶シリコン層によって形成さ
れたゲート１８を含む。ゲート１８は酸化層１９によっ
てウェル１４から分離される。ソース１５およびドレイ
ン１６を形成する拡散エリアはそれぞれ２０、２１の番
号が付けられた導電線に接続される。導電線２０、２１
はたとえばアルミニウム製である。
【００１０】従来、導電線２４に接続されたＰ+ 型エリ
ア２３もまたウェル１４に設けられる。エリア２３およ
び導電層２４はウェル１４を接地に接続する。
【００１１】通常動作下では、裏面１２のメタライゼー
ションは正電圧に接続され、パワートランジスタの表面
メタライゼーション３は正電圧に対して負である電圧、
たとえば接地電圧に近い電圧に接続される。
【００１２】解決すべき問題は降伏による、つまりドレ
イン電圧が上昇する一方でトランジスタがオフである場
合の基板０とトランジスタセルのＰ型ウェル（１−１、
５−１；１−２、５−２）との間の接合の雪崩現象によ
る、パワートランジスタセルのオンへの切換わりを回避
することである。このようなオンへの切換わりは望まし
くない。その理由は雪崩が過度の電流によって発生する
この接合の加熱を引き起こし得るからであり、この加熱
は壊滅的にもなり得る。論理部分を含む表わされた集積
回路の場合には、雪崩降伏が基板と論理コンポーネント
セルのウェルとの間の接合で発生し得ることにも注目し
なければならない。従来、この構造はこの後者の接合が
パワートランジスタセルの接合の後降伏するように設計
される。
【００１３】パワーＭＯＳトランジスタの活性セルのし
きい値より低いトリガしきい値を有する雪崩ダイオード
は、たとえば図２に例示されるように従来使用可能であ
り、この図はそのドレイン端子Ｄ（１２）、ソース端子
Ｓ（３）およびゲート端子Ｇ（６）を有するパワートラ
ンジスタＴＰを表わす。トランジスタＴＰは逆導通ダイ
オード３０を含む。雪崩ダイオード３１はドレインとゲ
ートとの間に接続可能であり、好ましくは正ゲート制御
信号の誘導を回避するために直列の順方向ダイオード３
２が介挿される。検出雪崩ダイオードのトリガの後発生
する主要トランジスタのトリガのための様々な代替の回
路が既知であるので、図２の回路は例としてのみ表わさ
れる。図２に例示されるようにこれらの回路の大半にお
いては、雪崩ダイオードの陰極はパワートランジスタの
ドレインに接続されることに注目しなければならない。
この陰極またはドレインは図１の共通端子１２に対応す
る。
【００１４】異なったアプローチが米国特許第5,136,34
9 号に示され、この場合はパワーＭＯＳトランジスタの
各個々のセルは、パワートランジスタのセルの少し前に
雪崩モードになる中央雪崩ダイオードを含むように特定
的に設計される。このような構造は２つの欠点を有す
る。第１の欠点は、一般にパワーＭＯＳトランジスタの
製造者は既に最適化されたセルを開発したにもかかわら
ず、パワーＭＯＳトランジスタのすべてのセルの新しい
設計が必要とされることである。この新しい設計は製造
者によって既に行なわれた先行の開発を利用しない大き
なタスクを含む。第２の欠点は雪崩ダイオードの形状
を、そのトリガしきい値がパワートランジスタセルの雪
崩しきい値に対して適切に決定されるように設計するた
めに重大な調整タスクが必要とされることである。
【００１５】
【発明の概要】この発明の目的は、縦型パワートランジ
スタにおいて、パワートランジスタのセルの設計に何ら
修正を加えることを必要とすることなく、パワートラン
ジスタコンポーネントを含む半導体ウエハにおいて作成
され得る順方向過電圧保護構造を提供することである。
【００１６】この発明の他の目的はそのトリガしきい値
がパワートランジスタのセルの雪崩しきい値に対して正
確に決定されるような保護構造を提供することである。
【００１７】この発明のさらなる目的は１つまたは数個
のパワートランジスタ、および恐らくは制御論理回路を
含む、パワートランジスタコンポーネントの製造方法を
修正することなく製造可能な保護構造を提供することで
ある。
【００１８】この目的を達成するために、この発明は第
１の主要電極を構成する半導体基板の底面、ならびに第
２の主要電極および制御電極に平行に接続される多数の
同一セルを含む半導体基板の頂上表面を有する、ＭＯＳ
またはＩＧＢＴ型縦型パワートランジスタを与える。こ
のような縦型パワートランジスタはさらに少なくとも１
つの付加的なセルを含み、このセルは頂上表面に形成さ
れ、パワートランジスタセルと同一の形状を有するが、
同一のパワートランジスタセルより小さな横方向サイズ
を有し、縦型パワートランジスタはさらにこの付加的な
セルが雪崩モードになった場合にパワートランジスタを
オンするための手段を含む。
【００１９】言い換えれば、この発明は複数個の同一活
性セルからなるＶＤＭＯＳまたはＩＧＢＴ型パワートラ
ンジスタを提供し、その各々は第１の導電型の基板の上
部表面側に第２の導電型の少なくドープされたウェルを
含み、少なくドープされたウェルはより深くかつより大
量にドープされた中央部分を有し、各ウェルの実質的に
周辺であり、かつその中にあり、第１の導電型の大量に
ドープされたレベルを有する領域と、中央領域および周
辺領域の上部表面に接触する第１の主要電極と、絶縁層
を介挿して各ウェルの周辺に配置される制御電極と、基
板の下部表面上に形成される第２の主要電極とを含む。
縦型パワーＭＯＳトランジスタはさらに少なくとも１つ
の付加的なセルを含み、このセルは活性セルと同一の技
術ステップに従って作製され、活性セルの間に配置さ
れ、各付加的なセルは同一のセルより、少なくともその
より深くかつより大量にドープされた部分において、小
さい横方向サイズの少なくドープされたウェル領域を有
し、その第１の主要電極はパワートランジスタの制御回
路に接続される。
【００２０】この発明の一実施例に従って、パワートラ
ンジスタのセルは行および列に配列され、付加的なセル
はパワートランジスタの同一セルの行の間に配列された
行に沿って配置される。
【００２１】この発明に従う保護構造は検出素子とし
て、パワートランジスタのセルと同一ではあるが、それ
より僅かに小さいセルを使用するという事実のために、
このセルのトリガしきい値はパワートランジスタの同一
セルの順方向雪崩しきい値に対して信頼できかつ再現可
能な方法で決定される。より特定的に、製造パラメータ
の１つが変化すれば、この変化は検出セルに対してパワ
ートランジスタのセルに対するのと同一であり、トリガ
しきい値差は実質的に同一のままである。
【００２２】この発明の前述および他の目的、特徴、局
面および利点は添付の図面とともに考えられるこの発明
の以下の詳細な説明から明らかになるであろう。
【００２３】
【好ましい実施例の説明】図３はこの発明に従う過電圧
検出コンポーネントを含むＶＤＭＯＳパワートランジス
タの部分断面図である。図３において、図１と同一のコ
ンポーネントが同一の参照番号によって示される。パワ
ートランジスタのセルは基板０に形成され、その底表面
はＮ+ 型領域１１を含み、基板はＭＯＳトランジスタの
ドレインメタライゼーションに対応するメタライゼーシ
ョン１２で被覆される。セルの頂上表面にはＰ+ 型の大
量にドープされた中央エリア５を含むＰ型ウェル１が形
成される。環状のソース拡散物２は各ウェルに形成さ
れ、周辺チャネル領域４の輪郭を横方向に描き、周辺チ
ャネル領域はゲートコンタクトと頂上表面との間に絶縁
層７を介挿してゲートコンタクト６と重なり、この絶縁
層は通常は酸化層である。図３はまたゲートコンタクト
６を取り囲んで、このゲートをソースメタライゼーショ
ン３から絶縁する、たとえば二酸化シリコンの絶縁素子
８の層を示す。ソースメタライゼーション３は、上に示
されるように、ウェル領域１の中央上部表面と、Ｎ+ 型
領域２との双方に接触する。
【００２４】この発明は上述の構造に少なくとも１つの
付加的なセルを与えるものであり、その素子４１−４８
はパワーＭＯＳトランジスタのセルの素子１−８にそれ
ぞれ対応する。唯一の違いは付加的なセルの素子の少な
くとも幾つかは、パワーＭＯＳトランジスタのセルの素
子と比べて、低減された横方向サイズを有するというこ
とである。
【００２５】図３はまた、ドレイン１２がソースメタラ
イゼーション３に対して相対的に高い電圧にさらされて
いるが、トランジスタセルはまだ導通していない場合
の、基板０に存在する等電位線である基板内の点線を示
し、この相対的に高い電圧は基板のＮ型領域と様々なセ
ルのＰ+ 型領域との間の降伏電圧より低い。付加的なセ
ルのＰ+ ウェルのより小さなサイズおよび深さにより、
これらのセルの近傍にフィールドラインのより強調され
た湾曲が生じることに注目しなければならない。結果と
して、当業者には既知であるように、ドレイン電圧がソ
ース電圧に対して上昇し続ける場合、降伏はまずフィー
ルドラインがより強調された湾曲を有するところ、つま
り付加的なセルのＰ+ ドープされたウェル領域の近傍で
発生する。このように、パワートランジスタセルの少し
前に降伏する検出ダイオードは付加的なより小さなセル
によって構成される。
【００２６】付加的なセルはパワートランジスタのセル
と実質的に同一の形状を有するが、それよりサイズが小
さいので、これらの付加的なセルとパワートランジスタ
のセルの降伏電圧の間の差はよく規定され、付加的なセ
ルとパワートランジスタのセルとの間のサイズ比にのみ
依存する。
【００２７】図４はパワートランジスタセルの全体のサ
イズの関数で降伏電圧ＢＶの値を示し、パワートランジ
スタセルはこの例では上から見ると四角形状であると想
定される。活性セルのサイズは値ＳＯに対応し、付加的
なセルのサイズは値Ｓｘに対応すると想定される。２、
３マイクロメートルのサイズ差により約２０％の降伏電
圧のばらつきを生じる。図４の例はパワーコンポーネン
トのための降伏レベルに対応し、様々な層のドーピング
レベルはたとえば以下のとおりである。
【００２８】 領域１１：＞２から５×１０18ａｔｏｍｓ／ｃｍ3 基板０：２から８×１０14ａｔｏｍｓ／ｃｍ3 Ｐ+ 領域５および４５：２から４×１０18ａｔｏｍｓ／
ｃｍ3 Ｐウェル１および４１：２から４×１０18ａｔｏｍｓ／
ｃｍ3 Ｎ+ 領域２および４２：２から４×１０19ａｔｏｍｓ／
ｃｍ3 この発明に従って、図３に例示される検出セルのような
１つ以上の付加的な検出セルを使用することが可能であ
る。パワートランジスタのセルに対するこれらのセルの
位置は、回路設計者により、従来のコンポーネントとこ
の発明に従う付加的な検出ダイオードを含むコンポーネ
ントとの間の設計タスクの差をできるだけ低減するよう
に、選択される。付加的なセルは、たとえば、パワーコ
ンポーネントのセルの多くの行の間に挿入されたセルの
行を形成する。付加的なセルのすべてのメタライゼーシ
ョンコンタクト４３は共通端子５０に接続され、この発
明に従う付加的なダイオードはたとえば図２の回路のよ
うな回路で接続され、付加的なダイオードが過電圧の発
生までさらに降伏することを引き起こし、それによって
パワートランジスタＴＰの一時的な導通を与えるように
するることが可能である。
【００２９】当業者には明らかであるように、様々な修
正が上述の好ましい実施例に行なわれ、特にこの発明に
従う付加的なセルの数および配列に関して、ならびに上
に示されるように、ＶＤＭＯＳトランジスタ、ＩＧＢＴ
型トランジスタ、または類似の動作および構造を有する
いかなるコンポーネントでもあり得る主要トランジスタ
をオンするための回路におけるこれらのセルによって形
成された検出ダイオードの用途に関して、行なわれ得
る。
【００３０】この発明の代替の実施例に従って、付加的
なセルのＰ+ ドープされたウェル領域内のＮ+ 型のドー
プされたエリア４２を排除することが可能である。その
理由はこれらの付加的なセルにおいて、これらのエリア
の機能が回路の動作にとって優っているわけではないか
らである。図５は図３と同様にこの発明の実施例を示
し、この実施例においてエリア４２は付加的なセルでは
排除される。
【００３１】この発明の１つの特定の実施例を説明して
きたが、様々な変形、修正および改良が当業者には容易
に発生するであろう。このような変形、修正および改良
はこの開示の一部であることが意図され、この発明の精
神および範囲内であることが意図される。したがって、
前述の説明は例示としてのみであり、制限であることが
意図されない。この発明は前掲の特許請求の範囲、およ
びそれに等価なものに規定されるようにのみ制限され
る。
【図面の簡単な説明】
【図１】ＶＤＭＯＳトランジスタおよび論理コンポーネ
ントを含む先行技術の半導体コンポーネントの部分断面
図である。
【図２】先行技術に従ってパワーＭＯＳトランジスタを
順方向過電圧から保護するための回路を概略的に表わす
図である。
【図３】過電圧を検出するための素子を含む、この発明
に従うＶＤＭＯＳトランジスタの部分断面図である。
【図４】トランジスタの降伏電圧をそのサイズの関数で
例示する曲線を示す図である。
【図５】この発明に従うＶＤＭＯＳトランジスタの特定
の実施例の部分断面図である。
【符号の説明】
０ 基板 １ ウェル ６ ゲートコンタクト ７ 絶縁層 ８ 絶縁素子 １１ Ｎ+ 型領域 １２ メタライゼーション
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−142972（ＪＰ，Ａ) 特許3294895（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 裏面が第１の主要電極（１２）を構成
    し、表面が第２の主要電極（３）および制御電極（６）
    と平行に接続される多数の同一のセルを含むＭＯＳまた
    はＩＧＢＴ型縦型パワートランジスタであって、前記Ｍ
    ＯＳまたはＩＧＢＴ型縦型パワートランジスタはさらに 表面に形成され、前記同一のセルと同一の形状を有する
    が、それより小さい横方向サイズを有する少なくとも１
    つの付加的なセル（４１−４５）と、さらに該 付加的なセルが雪崩モードになった場合に前記ＭＯＳ
    またはＩＧＢＴ型縦型パワートランジスタをオンするた
    めの手段とを含む、ＭＯＳまたはＩＧＢＴ型縦型パワー
    トランジスタ。
  2. 【請求項２】 複数個の同一の活性セルからなるＶＤＭ
    ＯＳまたはＩＧＢＴ型パワートランジスタであって、そ
    の各々は第１の導電型の基板の上部表面側に、より深く
    かつより大量にドープされた中央部分（５）を有する第
    ２の導電型の少量にドープされたウェル（１）と、各ウ
    ェル内の実質的に周辺に設けられる、第１の導電型の大
    量にドープされたレベルを有する周辺領域（２）と、前
    記中央部分（５）および前記周辺領域（２）の上部表面
    に接触する第２の主要電極（３）と、絶縁層（７）を介
    挿して各ウェルの周辺にわたって配置される制御電極
    （６）と、基板の下部表面上に形成される第１の主要電
    極（１２）とを含み、前記パワートランジスタは、さら
    に活性セルと同一の技術ステップに従って製造され、か
    つそれらの間に配置される少なくとも１つの付加的なセ
    ル（４１、４５）を含み、各付加的なセルは他のセルよ
    り、少なくともその、前記より深くかつより大量にドー
    プされた中央部分において、小さい横方向サイズを有
    し、その第２の主要電極は前記ＶＤＭＯＳまたはＩＧＢ
    Ｔ型パワートランジスタを導通させるための制御回路に
    接続される、ＶＤＭＯＳまたはＩＧＢＴ型パワートラン
    ジスタ。
  3. 【請求項３】 前記パワートランジスタのセルは行およ
    び列に配列され、前記付加的なセルは前記パワートラン
    ジスタのセルの行の間に配列された行に沿って配置され
    る、請求項１または２のいずれかに記載のパワートラン
    ジスタ。
JP29030093A 1992-11-24 1993-11-19 パワートランジスタ Expired - Fee Related JP3418436B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9214478 1992-11-24
FR9214478A FR2698486B1 (fr) 1992-11-24 1992-11-24 Structure de protection contre les surtensions directes pour composant semiconducteur vertical.

Publications (2)

Publication Number Publication Date
JPH06224436A JPH06224436A (ja) 1994-08-12
JP3418436B2 true JP3418436B2 (ja) 2003-06-23

Family

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