JP3419792B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本願の発明は、水素の侵入を阻止
する膜を半導体基板の素子形成面上に設ける半導体装置
の製造方法に関するものである。 【０００２】 【従来の技術】図２は、製造過程にある折り返しビット
線構成の積み上げキャパシタ型ＤＲＡＭを示している。
ＤＲＡＭではトランジスタ１１とキャパシタ１２とでメ
モリセルが構成されているが、減圧ＣＶＤによって形成
したＳｉＮ膜１３がキャパシタ絶縁膜として多く用いら
れている。 【０００３】また、図２に示す様に、メモリセル部１４
では多層の導電膜を用いるが、周辺回路部１５では導電
膜の層数が少ない。このため、周辺回路部１５の段差を
緩和するために、ＢＰＳＧ膜１６等の層間絶縁膜を周辺
回路部１５においてのみウェットエッチングで除去す
る。そして、この時のストッパとしても、減圧ＣＶＤに
よって形成したＳｉＮ膜１７が用いられている。 【０００４】更に、減圧ＣＶＤによって形成したＳｉＮ
膜は、非常に緻密であるので、汚染防止膜としても用い
られる。 【０００５】 【発明が解決しようとする課題】ところが、図２からも
明らかな様に、ＳｉＮ膜１３、１７はＳｉ基板２１の略
全面を覆っている。しかも、ＳｉＮ膜１３、１７は減圧
ＣＶＤによって形成するので、これらのＳｉＮ膜１３、
１７はＳｉ基板２１の裏面側をも覆っている。一方、減
圧ＣＶＤによって形成したＳｉＮ膜１３、１７は、既述
の様に非常に緻密であるので、水素の侵入をも阻止す
る。 【０００６】このため、フィールド酸化膜であるＳｉＯ
2 膜２２やゲート酸化膜であるＳｉＯ2 膜２３等とＳｉ
基板２１との間の界面凖位を回復させるために、水素雰
囲気中でアニールを行っても、この回復が十分には行わ
れない。 【０００７】この結果、トランジスタ１１のソース・ド
レインの一方であるＮ+ 拡散層２４とＰ型のＳｉ基板２
１との間でＰＮ接合が形成されているにも拘らず、Ｓｉ
Ｏ2 膜２２とＳｉ基板２１との間の界面凖位を介してＮ
+ 拡散層２４からＳｉ基板２１へリーク電流が流れ、Ｄ
ＲＡＭのデータ保持特性が悪化する。 【０００８】また、ＳｉＯ2 膜２３とＳｉ基板２１との
間の界面凖位のために、ＶG −ＩD 特性等のトランジス
タ１１の特性が設計値から変動する。なお、以上の様な
現象は、ＤＲＡＭに限らず、一般の半導体装置について
も生ずる。従って、従来の方法では、信頼性の高い半導
体装置を高い歩留りで製造することができなかった。 【０００９】 【課題を解決するための手段】請求項１の半導体装置の
製造方法は、半導体基板２１のうちで素子１１、１２が
形成された素子１１、１２形成面上に水素の侵入を阻止
する膜１３、１７、３３、３５を設ける半導体装置の製
造方法において、前記素子１１、１２形成面とは反対の
面側に付着した前記膜１３、１７、３３、３５と前記半
導体基板２１とをこの半導体基板２１が所望の厚さにな
るまで研削で除去し、その後に水素雰囲気中で前記半導
体基板２１をアニールする。 【００１０】 【作用】請求項１の半導体装置の製造方法では、半導体
基板２１の素子１１、１２形成面とは反対の面から水素
が導入され、素子１１、１２の膜の構成を何ら変更する
ことなく界面凖位を十分に回復させることができる。 【００１１】また、半導体基板２１が所望の厚さになる
までの半導体基板２１の素子１１、１２形成面とは反対
の面側の研削はパッケージングの前工程として一般に行
われているので、膜１３、１７、３３、３５の除去のた
めに追加的な工程を必要としない。しかも、研削によっ
て半導体基板２１に生ずる損傷も、その後のアニールに
よって回復させることができる。 【００１２】 【実施例】以下、折り返しビット線構成の積み上げキャ
パシタ型ＤＲＡＭの製造に適用した本願の発明の参考例
及び一実施例を、図１を参照しながら説明する。 【００１３】参考例では、図１（ａ）に示す様に、Ｓｉ
基板２１の素子分離領域の表面にフィールド酸化膜であ
るＳｉＯ2 膜２２を形成し、活性領域の表面にゲート酸
化膜であるＳｉＯ2 膜２３を形成する。 【００１４】そして、リンをドープした第１層目の多結
晶Ｓｉ膜２５によってワード線つまりトランジスタ１１
のゲート電極を形成し、多結晶Ｓｉ膜２５の両側の活性
領域中にトランジスタ１１のソース・ドレインであるＮ
+ 拡散層２４、２６を形成する。多結晶Ｓｉ膜２５は、
層間絶縁膜であるＳｉＯ2 膜２７で覆う。 【００１５】その後、リンをドープした第２層目の多結
晶Ｓｉ膜３１とＳｉＮ膜１３とリンをドープした第３層
目の多結晶Ｓｉ膜３２とで、キャパシタ１２の記憶ノー
ドとキャパシタ絶縁膜と対向電極とを夫々形成する。 【００１６】次に、ウェットエッチングのストッパにな
るＳｉＮ膜１７で多結晶Ｓｉ膜３２を覆い、層間絶縁膜
であるＢＰＳＧ膜１６をＳｉＮ膜１７上に形成する。Ｂ
ＰＳＧ膜１６は、図２に示した様に、周辺回路部１５で
はウェットエッチングによって除去する。 【００１７】その後、ＢＰＳＧ膜１６をＳｉＮ膜３３で
覆い、リンをドープした第４層目の多結晶Ｓｉ膜３４に
よってビット線を形成する。そして更に、ウェットエッ
チングのストッパになるＳｉＮ膜３５で多結晶Ｓｉ膜３
４を覆い、層間絶縁膜であるＢＰＳＧ膜３６をＳｉＮ膜
３５上に形成する。このＢＰＳＧ膜３６も、周辺回路部
１５ではウェットエッチングによって除去する。 【００１８】次いで、ＢＰＳＧ膜３６上にＡｌ配線３７
を形成し、プラズマＣＶＤによって形成したＳｉＮ膜で
あるＰ−ＳｉＮ膜３８でＡｌ配線３７を覆う。従って、
このＰ−ＳｉＮ膜３８は表面保護膜になっている。 【００１９】ところで、この参考例においても、多結晶
Ｓｉ膜２５、３１、３２、３４やＳｉＮ膜１３、１７、
３３、３５を減圧ＣＶＤによって形成した後は、図１
（ａ）に示す様に、Ｓｉ基板２１の裏面側にもこれらの
膜が堆積している。 【００２０】そこで、この参考例では、Ｓｉ基板２１の
表面側をレジスト（図示せず）で覆って保護した状態
で、Ｓｉ基板２１の裏面側をドライエッチングすること
によって、図１（ｂ）に示す様に、Ｓｉ基板２１の裏面
側のＳｉＮ膜３５、３３、１７、１３と多結晶Ｓｉ膜３
４、３２、３１、２５とを除去する。その後、水素雰囲
気中でアニールを行って、既述の界面凖位を回復させ
る。 【００２１】Ｓｉ基板２１の裏面側のドライエッチング
は、水素雰囲気中でのアニールの直前に行ってもよく、
夫々の膜を堆積させた直後に各々別個に行ってもよい。 【００２２】なお、この参考例では、Ｓｉ基板２１の裏
面側において、水素の侵入を阻止するＳｉＮ膜３５、３
３、１７、１３のみならず、リンがドープされている多
結晶Ｓｉ膜３４、３２、３１、２５をも除去している。
従って、これらの多結晶Ｓｉ膜２５、３１、３２、３４
からＳｉ基板２１へのリンのオートドーピングを防止す
ることもできる。 【００２３】次に、一実施例を説明する。この一実施例
も、図１（ａ）に示した状態までは上述の参考例と同様
の工程を実行して、ＤＲＡＭを製造する。しかし、この
一実施例では、Ｓｉ基板２１の裏面側のＳｉＮ膜３５、
３３、１７、１３と多結晶Ｓｉ膜３４、３２、３１、２
５との除去を、エッチングではなく研削によって行う。 【００２４】但しこの研削は、一実施例に追加的な工程
ではなく、パッケージングに際してＳｉ基板２１の厚さ
を調整するために一般に行われている工程と兼用してい
る。しかし、この一実施例では、既述の界面凖位を回復
させるための水素雰囲気中でのアニールをこの研削後に
行う。 【００２５】なお、以上の参考例及び一実施例の何れに
おいても、減圧ＣＶＤによって形成したＳｉＮ膜１３、
１７、３３、３５が、水素の侵入を阻止する膜になって
いる。しかし、リンが高濃度にドープされている多結晶
Ｓｉ膜も、水素に対するゲッタリング能力を有している
ので、水素の侵入を阻止する膜となり得る。 【００２６】また、上述の参考例及び一実施例の何れも
折り返しビット線構成の積み上げキャパシタ型ＤＲＡＭ
の製造に本発明を適用したものであるが、本発明は他の
型のＤＲＡＭや論理ＬＳＩ等の製造にも適用することが
できる。 【００２７】 【発明の効果】請求項１の半導体装置の製造方法では、
素子の膜の構成を何ら変更することなく界面凖位を十分
に回復させることができ、しかも研削によって半導体基
板に生ずる損傷も回復させることができ、更に膜の除去
のために追加的な工程を必要としないので、信頼性の高
い半導体装置を高い歩留りで且つ少ない工程で製造する
ことができる。
する膜を半導体基板の素子形成面上に設ける半導体装置
の製造方法に関するものである。 【０００２】 【従来の技術】図２は、製造過程にある折り返しビット
線構成の積み上げキャパシタ型ＤＲＡＭを示している。
ＤＲＡＭではトランジスタ１１とキャパシタ１２とでメ
モリセルが構成されているが、減圧ＣＶＤによって形成
したＳｉＮ膜１３がキャパシタ絶縁膜として多く用いら
れている。 【０００３】また、図２に示す様に、メモリセル部１４
では多層の導電膜を用いるが、周辺回路部１５では導電
膜の層数が少ない。このため、周辺回路部１５の段差を
緩和するために、ＢＰＳＧ膜１６等の層間絶縁膜を周辺
回路部１５においてのみウェットエッチングで除去す
る。そして、この時のストッパとしても、減圧ＣＶＤに
よって形成したＳｉＮ膜１７が用いられている。 【０００４】更に、減圧ＣＶＤによって形成したＳｉＮ
膜は、非常に緻密であるので、汚染防止膜としても用い
られる。 【０００５】 【発明が解決しようとする課題】ところが、図２からも
明らかな様に、ＳｉＮ膜１３、１７はＳｉ基板２１の略
全面を覆っている。しかも、ＳｉＮ膜１３、１７は減圧
ＣＶＤによって形成するので、これらのＳｉＮ膜１３、
１７はＳｉ基板２１の裏面側をも覆っている。一方、減
圧ＣＶＤによって形成したＳｉＮ膜１３、１７は、既述
の様に非常に緻密であるので、水素の侵入をも阻止す
る。 【０００６】このため、フィールド酸化膜であるＳｉＯ
2 膜２２やゲート酸化膜であるＳｉＯ2 膜２３等とＳｉ
基板２１との間の界面凖位を回復させるために、水素雰
囲気中でアニールを行っても、この回復が十分には行わ
れない。 【０００７】この結果、トランジスタ１１のソース・ド
レインの一方であるＮ+ 拡散層２４とＰ型のＳｉ基板２
１との間でＰＮ接合が形成されているにも拘らず、Ｓｉ
Ｏ2 膜２２とＳｉ基板２１との間の界面凖位を介してＮ
+ 拡散層２４からＳｉ基板２１へリーク電流が流れ、Ｄ
ＲＡＭのデータ保持特性が悪化する。 【０００８】また、ＳｉＯ2 膜２３とＳｉ基板２１との
間の界面凖位のために、ＶG −ＩD 特性等のトランジス
タ１１の特性が設計値から変動する。なお、以上の様な
現象は、ＤＲＡＭに限らず、一般の半導体装置について
も生ずる。従って、従来の方法では、信頼性の高い半導
体装置を高い歩留りで製造することができなかった。 【０００９】 【課題を解決するための手段】請求項１の半導体装置の
製造方法は、半導体基板２１のうちで素子１１、１２が
形成された素子１１、１２形成面上に水素の侵入を阻止
する膜１３、１７、３３、３５を設ける半導体装置の製
造方法において、前記素子１１、１２形成面とは反対の
面側に付着した前記膜１３、１７、３３、３５と前記半
導体基板２１とをこの半導体基板２１が所望の厚さにな
るまで研削で除去し、その後に水素雰囲気中で前記半導
体基板２１をアニールする。 【００１０】 【作用】請求項１の半導体装置の製造方法では、半導体
基板２１の素子１１、１２形成面とは反対の面から水素
が導入され、素子１１、１２の膜の構成を何ら変更する
ことなく界面凖位を十分に回復させることができる。 【００１１】また、半導体基板２１が所望の厚さになる
までの半導体基板２１の素子１１、１２形成面とは反対
の面側の研削はパッケージングの前工程として一般に行
われているので、膜１３、１７、３３、３５の除去のた
めに追加的な工程を必要としない。しかも、研削によっ
て半導体基板２１に生ずる損傷も、その後のアニールに
よって回復させることができる。 【００１２】 【実施例】以下、折り返しビット線構成の積み上げキャ
パシタ型ＤＲＡＭの製造に適用した本願の発明の参考例
及び一実施例を、図１を参照しながら説明する。 【００１３】参考例では、図１（ａ）に示す様に、Ｓｉ
基板２１の素子分離領域の表面にフィールド酸化膜であ
るＳｉＯ2 膜２２を形成し、活性領域の表面にゲート酸
化膜であるＳｉＯ2 膜２３を形成する。 【００１４】そして、リンをドープした第１層目の多結
晶Ｓｉ膜２５によってワード線つまりトランジスタ１１
のゲート電極を形成し、多結晶Ｓｉ膜２５の両側の活性
領域中にトランジスタ１１のソース・ドレインであるＮ
+ 拡散層２４、２６を形成する。多結晶Ｓｉ膜２５は、
層間絶縁膜であるＳｉＯ2 膜２７で覆う。 【００１５】その後、リンをドープした第２層目の多結
晶Ｓｉ膜３１とＳｉＮ膜１３とリンをドープした第３層
目の多結晶Ｓｉ膜３２とで、キャパシタ１２の記憶ノー
ドとキャパシタ絶縁膜と対向電極とを夫々形成する。 【００１６】次に、ウェットエッチングのストッパにな
るＳｉＮ膜１７で多結晶Ｓｉ膜３２を覆い、層間絶縁膜
であるＢＰＳＧ膜１６をＳｉＮ膜１７上に形成する。Ｂ
ＰＳＧ膜１６は、図２に示した様に、周辺回路部１５で
はウェットエッチングによって除去する。 【００１７】その後、ＢＰＳＧ膜１６をＳｉＮ膜３３で
覆い、リンをドープした第４層目の多結晶Ｓｉ膜３４に
よってビット線を形成する。そして更に、ウェットエッ
チングのストッパになるＳｉＮ膜３５で多結晶Ｓｉ膜３
４を覆い、層間絶縁膜であるＢＰＳＧ膜３６をＳｉＮ膜
３５上に形成する。このＢＰＳＧ膜３６も、周辺回路部
１５ではウェットエッチングによって除去する。 【００１８】次いで、ＢＰＳＧ膜３６上にＡｌ配線３７
を形成し、プラズマＣＶＤによって形成したＳｉＮ膜で
あるＰ−ＳｉＮ膜３８でＡｌ配線３７を覆う。従って、
このＰ−ＳｉＮ膜３８は表面保護膜になっている。 【００１９】ところで、この参考例においても、多結晶
Ｓｉ膜２５、３１、３２、３４やＳｉＮ膜１３、１７、
３３、３５を減圧ＣＶＤによって形成した後は、図１
（ａ）に示す様に、Ｓｉ基板２１の裏面側にもこれらの
膜が堆積している。 【００２０】そこで、この参考例では、Ｓｉ基板２１の
表面側をレジスト（図示せず）で覆って保護した状態
で、Ｓｉ基板２１の裏面側をドライエッチングすること
によって、図１（ｂ）に示す様に、Ｓｉ基板２１の裏面
側のＳｉＮ膜３５、３３、１７、１３と多結晶Ｓｉ膜３
４、３２、３１、２５とを除去する。その後、水素雰囲
気中でアニールを行って、既述の界面凖位を回復させ
る。 【００２１】Ｓｉ基板２１の裏面側のドライエッチング
は、水素雰囲気中でのアニールの直前に行ってもよく、
夫々の膜を堆積させた直後に各々別個に行ってもよい。 【００２２】なお、この参考例では、Ｓｉ基板２１の裏
面側において、水素の侵入を阻止するＳｉＮ膜３５、３
３、１７、１３のみならず、リンがドープされている多
結晶Ｓｉ膜３４、３２、３１、２５をも除去している。
従って、これらの多結晶Ｓｉ膜２５、３１、３２、３４
からＳｉ基板２１へのリンのオートドーピングを防止す
ることもできる。 【００２３】次に、一実施例を説明する。この一実施例
も、図１（ａ）に示した状態までは上述の参考例と同様
の工程を実行して、ＤＲＡＭを製造する。しかし、この
一実施例では、Ｓｉ基板２１の裏面側のＳｉＮ膜３５、
３３、１７、１３と多結晶Ｓｉ膜３４、３２、３１、２
５との除去を、エッチングではなく研削によって行う。 【００２４】但しこの研削は、一実施例に追加的な工程
ではなく、パッケージングに際してＳｉ基板２１の厚さ
を調整するために一般に行われている工程と兼用してい
る。しかし、この一実施例では、既述の界面凖位を回復
させるための水素雰囲気中でのアニールをこの研削後に
行う。 【００２５】なお、以上の参考例及び一実施例の何れに
おいても、減圧ＣＶＤによって形成したＳｉＮ膜１３、
１７、３３、３５が、水素の侵入を阻止する膜になって
いる。しかし、リンが高濃度にドープされている多結晶
Ｓｉ膜も、水素に対するゲッタリング能力を有している
ので、水素の侵入を阻止する膜となり得る。 【００２６】また、上述の参考例及び一実施例の何れも
折り返しビット線構成の積み上げキャパシタ型ＤＲＡＭ
の製造に本発明を適用したものであるが、本発明は他の
型のＤＲＡＭや論理ＬＳＩ等の製造にも適用することが
できる。 【００２７】 【発明の効果】請求項１の半導体装置の製造方法では、
素子の膜の構成を何ら変更することなく界面凖位を十分
に回復させることができ、しかも研削によって半導体基
板に生ずる損傷も回復させることができ、更に膜の除去
のために追加的な工程を必要としないので、信頼性の高
い半導体装置を高い歩留りで且つ少ない工程で製造する
ことができる。
【図面の簡単な説明】
【図１】本願の発明の参考例及び一実施例を順次に示す
側断面図である。 【図２】本願の発明の前提条件を示す側断面図である。 【符号の説明】 １１ トランジスタ １２ キャパシタ １３ ＳｉＮ膜 １７ ＳｉＮ膜 ２１ Ｓｉ基板 ３３ ＳｉＮ膜 ３５ ＳｉＮ膜
側断面図である。 【図２】本願の発明の前提条件を示す側断面図である。 【符号の説明】 １１ トランジスタ １２ キャパシタ １３ ＳｉＮ膜 １７ ＳｉＮ膜 ２１ Ｓｉ基板 ３３ ＳｉＮ膜 ３５ ＳｉＮ膜
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 29/78 ３０１Ｎ
27/108
29/78
(56)参考文献 特開 平２−111034（ＪＰ，Ａ)
特開 平１−122157（ＪＰ，Ａ)
特開 昭61−156819（ＪＰ，Ａ)
特開 昭57−95631（ＪＰ，Ａ)
特開 平１−246837（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 半導体基板のうちで素子が形成された素
子形成面上に水素の侵入を阻止する膜を設ける半導体装
置の製造方法において、 前記素子形成面とは反対の面側に付着した前記膜と前記
半導体基板とをこの半導体基板が所望の厚さになるまで
研削で除去し、 その後に水素雰囲気中で前記半導体基板をアニールする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07585891A JP3419792B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07585891A JP3419792B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287365A JPH04287365A (ja) | 1992-10-12 |
| JP3419792B2 true JP3419792B2 (ja) | 2003-06-23 |
Family
ID=13588360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07585891A Expired - Lifetime JP3419792B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3419792B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3204216B2 (ja) | 1998-06-24 | 2001-09-04 | 日本電気株式会社 | 固体撮像装置およびその製造方法 |
| US6165873A (en) * | 1998-11-27 | 2000-12-26 | Nec Corporation | Process for manufacturing a semiconductor integrated circuit device |
| KR100319168B1 (ko) * | 1999-12-30 | 2002-01-04 | 박종섭 | 반도체소자의 제조방법 |
| JP2002313968A (ja) | 2001-02-08 | 2002-10-25 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP4727138B2 (ja) * | 2003-10-30 | 2011-07-20 | セイコーＮｐｃ株式会社 | 半導体素子の製造方法 |
| JP2014107448A (ja) * | 2012-11-28 | 2014-06-09 | Nikon Corp | 積層半導体装置の製造方法および積層半導体製造装置 |
-
1991
- 1991-03-15 JP JP07585891A patent/JP3419792B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04287365A (ja) | 1992-10-12 |
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