JP3420234B2 - 表示システム - Google Patents
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Description
【発明の詳細な説明】
この発明は、例えば、種々の表示フォーマットを実現
するためにビデオデータの補間を行う必要のあるテレビ
ジョン等の、テレビジョンの分野に関するものである。
今日のテレビジョンのほとんどのものは、水平な幅対垂
直の高さが4:3のフォーマット表示比を持っている。ワ
イドフォーマット表示比は映画の表示フォーマット比、
テレビジョン及び投写型テレビジョンの両方に適用可能
である。
するためにビデオデータの補間を行う必要のあるテレビ
ジョン等の、テレビジョンの分野に関するものである。
今日のテレビジョンのほとんどのものは、水平な幅対垂
直の高さが4:3のフォーマット表示比を持っている。ワ
イドフォーマット表示比は映画の表示フォーマット比、
テレビジョン及び投写型テレビジョンの両方に適用可能
である。
4:3、しばしば４×３とも称するフォーマット表示比
を持つテレビジョンは、単一のビデオ信号源と複数のビ
デオ信号源を表示する方法に限界がある。実験的なもの
を除いて、商業放送局のテレビジョン信号の伝送は４×
３のフォーマット表示比で放送される。多くの視聴者
は、４×３表示フォーマットは、映画におけるより広い
フォーマット表示比よりも良くないと考える。ワイドフ
ォーマット表示比のテレビジョンは、より心地よい表示
を行うだけでなく、ワイド表示フォーマットの信号源を
対応するワイド表示フォーマットで表示することができ
る。映画は、切り詰められたり、歪められたりすること
なく、映画のように見える。ビデオ源は、例えばテレシ
ネ装置によってフィルムからビデオに変換される場合、
あるいは、テレビジョンのプロセッサによっても、切り
詰める必要がない。
を持つテレビジョンは、単一のビデオ信号源と複数のビ
デオ信号源を表示する方法に限界がある。実験的なもの
を除いて、商業放送局のテレビジョン信号の伝送は４×
３のフォーマット表示比で放送される。多くの視聴者
は、４×３表示フォーマットは、映画におけるより広い
フォーマット表示比よりも良くないと考える。ワイドフ
ォーマット表示比のテレビジョンは、より心地よい表示
を行うだけでなく、ワイド表示フォーマットの信号源を
対応するワイド表示フォーマットで表示することができ
る。映画は、切り詰められたり、歪められたりすること
なく、映画のように見える。ビデオ源は、例えばテレシ
ネ装置によってフィルムからビデオに変換される場合、
あるいは、テレビジョンのプロセッサによっても、切り
詰める必要がない。
ワイド表示フォーマット比のテレビジョンは、通常の
表示フォーマット信号とワイド表示フォーマット信号の
両方を種々の形で表示すること、及びこれらのフォーマ
ットの信号を多画面表示の形で表示するのに適してい
る。しかし、ワイド表示比のスクリーンを用いることに
は多くの問題が伴う。そのような問題の中で一般的なも
のには、複数の信号源の表示フォーマット比の変更、非
同期ではあるが同時表示されるビデオ信号源から一致し
たタイミング信号を生成すること、多画面表示を行うた
めの、複数信号源間の切換え、圧縮データ信号から高解
像度の画面を生成することがある。このような問題は、
この発明によるワイドスクリーンテレビジョンで解決さ
れる。この発明の種々の構成によるワイドスクリーンテ
レビジョンは、同じまたは異なるフォーマット比を有す
る単一及び複数ビデオ信号源から高解像度の単一及び複
数画面表示を、選択可能な表示フォーマット比で表示で
きる。
表示フォーマット信号とワイド表示フォーマット信号の
両方を種々の形で表示すること、及びこれらのフォーマ
ットの信号を多画面表示の形で表示するのに適してい
る。しかし、ワイド表示比のスクリーンを用いることに
は多くの問題が伴う。そのような問題の中で一般的なも
のには、複数の信号源の表示フォーマット比の変更、非
同期ではあるが同時表示されるビデオ信号源から一致し
たタイミング信号を生成すること、多画面表示を行うた
めの、複数信号源間の切換え、圧縮データ信号から高解
像度の画面を生成することがある。このような問題は、
この発明によるワイドスクリーンテレビジョンで解決さ
れる。この発明の種々の構成によるワイドスクリーンテ
レビジョンは、同じまたは異なるフォーマット比を有す
る単一及び複数ビデオ信号源から高解像度の単一及び複
数画面表示を、選択可能な表示フォーマット比で表示で
きる。
広い表示フォーマット比を持つテレビジョンは、飛越
し走査及び非飛越し走査の両方で、かつ、基本的な、即
ち標準の水平走査周波数及びその倍数の両方でビデオ信
号を表示するテレビジョンシステムに実施できる。例え
ば、標準NTSCビデオ信号は、各ビデオフレームの、各々
が約15,734Hzの基本的、即ち、標準水平走査周波数のラ
スタ走査によって生成される相続くフィールドをインタ
レースすることにより表示される。ビデオ信号に関する
基本的走査周波数は、fH、1fHあるいは1Hというように
種々の呼び方がなされる。1fH信号の実際の周波数はビ
デオの方式が異なれば変わる。テレビジョン装置の画質
を改善する努力によって、ビデオ信号を順次に非飛越し
形式で表示するためのシステムが開発された。順次走査
では、各表示フレームは、飛越しフォーマットの２つの
フィールドの１つを走査するために割り当てられた時間
と同じ時間で走査する必要がある。フリッカのないAA−
BB表示は、各フィールドを連続して２度走査することを
要する。それぞれの場合において、水平走査周波数は標
準の水平周波数の２倍としなければならない。このよう
な順次走査表示あるいは無フリッカ表示用の走査周波数
は、2fHとか2Hとか色々な呼び方がされている。例え
ば、米国の標準による2fH走査周波数は、約31,468Hzで
ある。
し走査及び非飛越し走査の両方で、かつ、基本的な、即
ち標準の水平走査周波数及びその倍数の両方でビデオ信
号を表示するテレビジョンシステムに実施できる。例え
ば、標準NTSCビデオ信号は、各ビデオフレームの、各々
が約15,734Hzの基本的、即ち、標準水平走査周波数のラ
スタ走査によって生成される相続くフィールドをインタ
レースすることにより表示される。ビデオ信号に関する
基本的走査周波数は、fH、1fHあるいは1Hというように
種々の呼び方がなされる。1fH信号の実際の周波数はビ
デオの方式が異なれば変わる。テレビジョン装置の画質
を改善する努力によって、ビデオ信号を順次に非飛越し
形式で表示するためのシステムが開発された。順次走査
では、各表示フレームは、飛越しフォーマットの２つの
フィールドの１つを走査するために割り当てられた時間
と同じ時間で走査する必要がある。フリッカのないAA−
BB表示は、各フィールドを連続して２度走査することを
要する。それぞれの場合において、水平走査周波数は標
準の水平周波数の２倍としなければならない。このよう
な順次走査表示あるいは無フリッカ表示用の走査周波数
は、2fHとか2Hとか色々な呼び方がされている。例え
ば、米国の標準による2fH走査周波数は、約31,468Hzで
ある。
ここに開示する発明の構成によるワイドスクリーンテ
レビジョン、上述した機能と利点の全てを備えている。
ビデオ表示器は第１のフォーマット表示比、例えば、16
×９、を有する。マッピング回路が、調整可能な画面表
示をビデオ表示器上にマッピングする。第１と第２の信
号プロセッサが、異なるフォーマット表示比、例えば、
４×３と16×９、を有する入力ビデオ信号からのビデオ
信号を選択的に補間処理する。入力ビデオ信号の補間に
より、入力信号の伸張あるいは圧縮を行うことができ
る。第１と第２の信号プロセッサは、また、入力信号を
選択的に切り詰める（cropping）こともできる。全体と
して、入力ビデオ信号は選択的に、切り詰め、補間、切
り詰めと補間の両方の処理を施すことができ、あるい
は、切り詰めも補間も施さないようにすることができ
る。スイッチング回路が入力ビデオ信号として、ビデオ
信号源を選択的に結合する。同期回路は第１と第２の信
号プロセッサをマッピング回路に同期させる。選択回路
が、出力ビデオ信号として、第１と第２の処理済みのビ
デオ信号の１つと、第１と第２の処理済みビデオ信号の
組合せとの間で選択をする。制御回路はマッピング回
路、第１と第２の信号プロセッサ、及び、選択回路を制
御して、出力ビデオ信号によって表される各画面をフォ
ーマット表示比及び画像アスペクト比に合うように調整
する。入力ビデオ信号の異なるフォーマット表示比の一
方はビデオ表示器の第１のフォーマット表示比と同じの
場合もある。マッピング回路は、例えば、陰極線管用の
ラスタ発生回路、あるいは、液晶表示器用のアドレスマ
トリクス発生器を含むことができる。この表示システム
は、さらに、インタレースビデオ信号を非インタレース
フォーマットに変換する回路、２つの内部チューナ、及
び、複数の外部ジャックを含むものとすることもでき
る。発明の１つの構成では、画面表示領域は垂直方向の
みに調整可能であり、第１と第２の信号処理回路はビデ
オ信号を水平方向にのみ補間する。
レビジョン、上述した機能と利点の全てを備えている。
ビデオ表示器は第１のフォーマット表示比、例えば、16
×９、を有する。マッピング回路が、調整可能な画面表
示をビデオ表示器上にマッピングする。第１と第２の信
号プロセッサが、異なるフォーマット表示比、例えば、
４×３と16×９、を有する入力ビデオ信号からのビデオ
信号を選択的に補間処理する。入力ビデオ信号の補間に
より、入力信号の伸張あるいは圧縮を行うことができ
る。第１と第２の信号プロセッサは、また、入力信号を
選択的に切り詰める（cropping）こともできる。全体と
して、入力ビデオ信号は選択的に、切り詰め、補間、切
り詰めと補間の両方の処理を施すことができ、あるい
は、切り詰めも補間も施さないようにすることができ
る。スイッチング回路が入力ビデオ信号として、ビデオ
信号源を選択的に結合する。同期回路は第１と第２の信
号プロセッサをマッピング回路に同期させる。選択回路
が、出力ビデオ信号として、第１と第２の処理済みのビ
デオ信号の１つと、第１と第２の処理済みビデオ信号の
組合せとの間で選択をする。制御回路はマッピング回
路、第１と第２の信号プロセッサ、及び、選択回路を制
御して、出力ビデオ信号によって表される各画面をフォ
ーマット表示比及び画像アスペクト比に合うように調整
する。入力ビデオ信号の異なるフォーマット表示比の一
方はビデオ表示器の第１のフォーマット表示比と同じの
場合もある。マッピング回路は、例えば、陰極線管用の
ラスタ発生回路、あるいは、液晶表示器用のアドレスマ
トリクス発生器を含むことができる。この表示システム
は、さらに、インタレースビデオ信号を非インタレース
フォーマットに変換する回路、２つの内部チューナ、及
び、複数の外部ジャックを含むものとすることもでき
る。発明の１つの構成では、画面表示領域は垂直方向の
みに調整可能であり、第１と第２の信号処理回路はビデ
オ信号を水平方向にのみ補間する。
第１図（ａ）〜（ｉ）は、ワイドスクリーンテレビジ
ョンの種々の表示フォーマットの説明に有用な図であ
る。
ョンの種々の表示フォーマットの説明に有用な図であ
る。
第２図は、この発明の種々の態様に従うワイドスクリ
ーンテレビジョンの2fHの水平走査で動作するようにし
たもののブロック図である。
ーンテレビジョンの2fHの水平走査で動作するようにし
たもののブロック図である。
第３図は、第２図に示すワイドスクリーンプロセッサ
のブロック図である。
のブロック図である。
第４図（ａ）は、この発明の種々の態様に従うワイド
スクリーンテレビジョンであって、1fHの水平走査で動
作するようにされたもののブロック図である。
スクリーンテレビジョンであって、1fHの水平走査で動
作するようにされたもののブロック図である。
第４図（ｂ）は、この発明の種々の態様に従うワイド
スクリーンテレビジョンであって、液晶表示システムと
共に動作するようにされたもののブロック図である。
スクリーンテレビジョンであって、液晶表示システムと
共に動作するようにされたもののブロック図である。
第５図は、第４図に示すワイドスクリーンプロセッサ
のブロック図である。
のブロック図である。
第６図は、第３図と第５図に共通のワイドスクリーン
プロセッサをさらに詳細に示すブロック図である。
プロセッサをさらに詳細に示すブロック図である。
第７図は、第６図に示す画面内画面プロセッサのブロ
ック図である。
ック図である。
第８図は、第６図に示すゲートアレーのブロック図
で、主信号路、副信号路、出力信号路を示している。
で、主信号路、副信号路、出力信号路を示している。
第９図と第10図は、充分に切り詰めた信号を用いた第
１図（ｄ）に示す表示フォーマットの発生の説明に用い
るタイミング図である。
１図（ｄ）に示す表示フォーマットの発生の説明に用い
るタイミング図である。
第11図（ａ）は、第８図の主信号路をより詳細に示す
ブロック図である。
ブロック図である。
第11図（ｂ）は、第11図（ａ）の主信号路におけるビ
デオ圧縮を説明するために用いる波形を示す。
デオ圧縮を説明するために用いる波形を示す。
第11図（ｃ）は、第11図（ａ）の主信号路におけるビ
デオ伸張を説明するために用いる波形を示す。
デオ伸張を説明するために用いる波形を示す。
第12図は、第８図の副信号路をより詳細に示すブロッ
ク図である。
ク図である。
第13図は、主信号路の代替案のブロック図である。
第14図は、第７図の画面内画面プロセッサのタイミン
グ−制御部のブロック図である。
グ−制御部のブロック図である。
第15図、第16図及び第17図は、第14図に示したタイミ
ング−制御不の間引き（decimation）部のブロック図で
ある。
ング−制御不の間引き（decimation）部のブロック図で
ある。
第18図は、第10図〜第12図に示す間引き部を制御する
ために用いられる値の表である。
ために用いられる値の表である。
第19図（ａ）と第19図（ｂ）は、それぞれ、水平圧縮
比と垂直圧縮比を制御するための、完全にプログラマブ
ルな汎用間引き回路のブロック図である。
比と垂直圧縮比を制御するための、完全にプログラマブ
ルな汎用間引き回路のブロック図である。
第20図は、第２図に示すインタレース−順次走査変換
回路のブロック図である。
回路のブロック図である。
第21図は、第20図に示すノイズ低減回路のブロック図
である。
である。
第22図は、第２図に示す偏向回路のための組合せブロ
ック回路図である。
ック回路図である。
第23図は、垂直パンの実行を説明するために用いるタ
イミング図である。
イミング図である。
第24図（ａ）〜第24図（ｃ）は、第23図のタイミング
図を説明するための表示フォーマットの図である。
図を説明するための表示フォーマットの図である。
第25図は、第２図に示すRGBインタフェースのブロッ
ク図である。
ク図である。
第26図は、第25図に示すRGB−Y,U,V変換器のブロック
図である。
図である。
第27図は、1fH−2fH変換における内部2fH信号を発生
する回路のブロック図である。
する回路のブロック図である。
第28図は、第８図に示す副信号路の一部の異なるブロ
ック図である。
ック図である。
第29図は、読出し／書込みポインタの衝突の防止を説
明するために用いられる５線FIFO線メモリの図である。
明するために用いられる５線FIFO線メモリの図である。
第30図は、ゲートアレーのための副信号路同期回路を
実施するための簡略化した回路のブロック図である。
実施するための簡略化した回路のブロック図である。
第31図は、上側／下側フィールド指標のビデオフレー
ムの水平線に対する対応を示すタイミング図である。
ムの水平線に対する対応を示すタイミング図である。
第32図〜第34図は、互いに相対的なプリセッションを
呈する同時に表示されたビデオ信号のための、インタレ
ースの完全性を維持するための方法を説明するために有
用なものである。
呈する同時に表示されたビデオ信号のための、インタレ
ースの完全性を維持するための方法を説明するために有
用なものである。
第35図（ａ）〜第35図（ｂ）は、第36図に示した回路
の動作を説明するために有用な波形である。
の動作を説明するために有用な波形である。
第36図は、第31図〜第35図に関して説明したインタレ
ースの完全性を維持するための回路のブロック図であ
る。
ースの完全性を維持するための回路のブロック図であ
る。
第37図は、画面内画面プロセッサに付設されたビデオ
RAMにおけるメモリマッピングを説明するために有用な
図である。
RAMにおけるメモリマッピングを説明するために有用な
図である。
第38図は、主ビデオ信号と副ビデオ信号との間の出力
切換えを制御するための回路のブロック図である。
切換えを制御するための回路のブロック図である。
第39図及び第40図は、第６図と第８図の解像度処理回
路を実現するための、それぞれ、１ビットディザリング
及びデディザリング回路のためのブロック図である。
路を実現するための、それぞれ、１ビットディザリング
及びデディザリング回路のためのブロック図である。
第41図と第42図は、第６図と第８図の解像度処理回路
を実現するための、それぞれ、２ビットディザリング及
びデディザリング回路のためのブロック図である。
を実現するための、それぞれ、２ビットディザリング及
びデディザリング回路のためのブロック図である。
第43図は、ディザリング回路の動作を強化するための
スキューイング構想を説明するための表である。
スキューイング構想を説明するための表である。
第44図は、第６図と第８図の解像度処理回路を実現す
るための、さらに別の代替案を説明するために用いる表
である。
るための、さらに別の代替案を説明するために用いる表
である。
第45図と第46図は、自動郵便受け検出器の動作を説明
するために有用な図である。
するために有用な図である。
第47図は、第45図〜第46図に関係して説明した自動郵
便受け検出器のブロック図である。
便受け検出器のブロック図である。
第48図は、自動郵便受け検出器を実施するための代替
回路のブロック図である。
回路のブロック図である。
第49図は、自動郵便受け検出器を含む垂直サイズ制御
回路のブロック図である。
回路のブロック図である。
第50図（ａ）〜第50図（ｆ）は、主ビデオ信号のカラ
ー成分のアナログ−デジタル変換を説明するために有用
な波形を示す。
ー成分のアナログ−デジタル変換を説明するために有用
な波形を示す。
第51図（ａ）〜第51図（ｂ）は、ゲートアレーの主信
号路におけるルミナンス及びカラー成分のスキューイン
グを説明するために有用な波形を示す。
号路におけるルミナンス及びカラー成分のスキューイン
グを説明するために有用な波形を示す。
第52図（ａ）と第52図（ｂ）は、ビデオ圧縮を実施す
るための、それぞれ、ルミナンス及びカラー成分に対す
る主信号路の部分を示す。
るための、それぞれ、ルミナンス及びカラー成分に対す
る主信号路の部分を示す。
第53図（ａ）〜第53図（ｌ）は、ルミナンス成分との
関係におけるカラー成分のビデオ圧縮を説明するために
有用なものである。
関係におけるカラー成分のビデオ圧縮を説明するために
有用なものである。
第54図（ａ）と第54図（ｂ）は、ビデオ伸張を実施す
るための、それぞれ、ルミナンス及びカラー成分に対す
る主信号路の部分を示す。
るための、それぞれ、ルミナンス及びカラー成分に対す
る主信号路の部分を示す。
第55図（ａ）〜第55図（ｌ）は、ルミナンス成分との
関係におけるカラー成分のビデオ伸張を説明するために
有用なものである。
関係におけるカラー成分のビデオ伸張を説明するために
有用なものである。
第56図と第57図は、例えば、第８図、第11（ａ）図及
び第12図の補間器を実現するために用いられるような、
２段可変補間フィルタの動作を説明するために有用なピ
クセル図である。
び第12図の補間器を実現するために用いられるような、
２段可変補間フィルタの動作を説明するために有用なピ
クセル図である。
第58図は、２段補正済み可変補間フィルタのブロック
図である。
図である。
第59図は、ズームを実施するように構成された２段補
正済み可変補間フィルタのブロック図である。
正済み可変補間フィルタのブロック図である。
第60図は、８タップ２段補間フィルタを実現するため
の回路のブロック図である。
の回路のブロック図である。
第61図は、1/16または1/32解像度補間器のブロック図
である。
である。
第62図は、第61図に示す補間器のためのＫ値及びＣ値
の表である。
の表である。
第63図は、Ｋの値からＣの値を求めるための回路のブ
ロック図である。
ロック図である。
第64図は、第62図の回路によって計算された値の表で
ある。
ある。
第65図は、Ｋの値からＣの値を求めるための代替回路
のブロック図である。
のブロック図である。
第66図は、Ｋの値からＣの値を求めるための別の代替
回路のブロック図である。
回路のブロック図である。
第67図は、従来の２段４点補間器の周波数応答を示す
曲線のグラフである。
曲線のグラフである。
第68図と第69図は、共に、８点補間器の周波数応答を
示す表とグラフである。
示す表とグラフである。
第70図は第68図と第69図に対応する周波数応答を有す
る８点補間器のブロック図である。
る８点補間器のブロック図である。
第１図のそれぞれは、この発明の異なる構成に従って
実現できる単一及び複数画面表示フォーマットの種々の
組合わせの中のいくつかのものを示す。説明のために選
んだこれらのものは、この発明の構成に従うワイドスク
リーンテレビジョンを構成するある特定の回路の説明を
容易にするためのものである。図示と、説明の便宜上、
一般に、ビデオ源、あるいは、ビデオ信号に関する通常
の表示フォーマットの幅対高さ比は４×３であるとし、
一般に、ビデオ源、あるいは、ビデオ信号に関するワイ
ドスクリーン表示フォーマットの幅対高さ比は、16×９
であるとする。この発明の構成は、これらの定義によっ
て制限されるものではない。
実現できる単一及び複数画面表示フォーマットの種々の
組合わせの中のいくつかのものを示す。説明のために選
んだこれらのものは、この発明の構成に従うワイドスク
リーンテレビジョンを構成するある特定の回路の説明を
容易にするためのものである。図示と、説明の便宜上、
一般に、ビデオ源、あるいは、ビデオ信号に関する通常
の表示フォーマットの幅対高さ比は４×３であるとし、
一般に、ビデオ源、あるいは、ビデオ信号に関するワイ
ドスクリーン表示フォーマットの幅対高さ比は、16×９
であるとする。この発明の構成は、これらの定義によっ
て制限されるものではない。
第１図（ａ）は、４×３の通常のフォーマットの表示
比を有する直視型、あるいは、投写型テレビジョンを示
す。16×９フォーマット表示比画面が４×３フォーマッ
ト表示比信号として伝送される場合は、上部と下部に黒
のバーが現れる。これを一般に郵便受け（レターボック
ス）フォーマットと呼ぶ。この場合、観察される画面は
表示に使用できる表示面積に関して小さい。別の方法と
しては、16×９フォーマット表示比の信号源からの信号
が伝送に先立って変換されて、４×３フォーマット表示
器の観察面の垂直方向を満たすようにされる。しかし、
その場合は、かなりの情報が左及び／または右側から切
捨てられてしまう。さらに別の方法では、郵便受けフォ
ーマットを水平方向には引伸ばさずに、垂直方向に引伸
ばすことができるが、こうすると、垂直方向に引伸ばし
たことにより歪みが生ずる。これらの３つの方法のどれ
も特に魅力的であるとはいえない。
比を有する直視型、あるいは、投写型テレビジョンを示
す。16×９フォーマット表示比画面が４×３フォーマッ
ト表示比信号として伝送される場合は、上部と下部に黒
のバーが現れる。これを一般に郵便受け（レターボック
ス）フォーマットと呼ぶ。この場合、観察される画面は
表示に使用できる表示面積に関して小さい。別の方法と
しては、16×９フォーマット表示比の信号源からの信号
が伝送に先立って変換されて、４×３フォーマット表示
器の観察面の垂直方向を満たすようにされる。しかし、
その場合は、かなりの情報が左及び／または右側から切
捨てられてしまう。さらに別の方法では、郵便受けフォ
ーマットを水平方向には引伸ばさずに、垂直方向に引伸
ばすことができるが、こうすると、垂直方向に引伸ばし
たことにより歪みが生ずる。これらの３つの方法のどれ
も特に魅力的であるとはいえない。
第１図（ｂ）は16×９のスクリーンを示す。16×９の
フォーマットの表示比のビデオ源からの信号は、切り詰
めすることなく、歪みを伴うことなく完全に表示され
る。16×９フォーマット表示比の郵便受け画面（これ
は、４×３フォーマット表示比信号の形であるが）は、
充分な垂直解像度を有する大きな表示を行うように、線
倍化（ラインダブリング）または線追加（ラインアディ
ション）によって順次走査される。この発明によるワイ
ドスクリーンテレビジョンは、主ビデオ源、副ビデオ
源、あるいは外部RGB源に関係なく、このような16×９
フォーマット表示比信号を表示できる。
フォーマットの表示比のビデオ源からの信号は、切り詰
めすることなく、歪みを伴うことなく完全に表示され
る。16×９フォーマット表示比の郵便受け画面（これ
は、４×３フォーマット表示比信号の形であるが）は、
充分な垂直解像度を有する大きな表示を行うように、線
倍化（ラインダブリング）または線追加（ラインアディ
ション）によって順次走査される。この発明によるワイ
ドスクリーンテレビジョンは、主ビデオ源、副ビデオ
源、あるいは外部RGB源に関係なく、このような16×９
フォーマット表示比信号を表示できる。
第１図（ｃ）は、４×３フォーマット表示比の挿入画
面が挿入表示されている16×９フォーマット表示比の主
信号を示す。主及び副のビデオ信号が両方共、16×９フ
ォーマット表示比源である場合は、挿入画面も16×９フ
ォーマット表示比を持つ。挿入画面は多数の異なる位置
に表示することができる。
面が挿入表示されている16×９フォーマット表示比の主
信号を示す。主及び副のビデオ信号が両方共、16×９フ
ォーマット表示比源である場合は、挿入画面も16×９フ
ォーマット表示比を持つ。挿入画面は多数の異なる位置
に表示することができる。
第１図（ｄ）は、主及び副ビデオ信号が同じサイズの
画面として表示されている表示フォーマットを示す。各
表示領域は８×９のフォーマット表示比を有し、これ
は、当然ながら、16×９とも４×３とも異なる。このよ
うな表示領域に、水平あるいは垂直歪みを伴うことなく
４×３フォーマット表示比源を表示するためには、信号
の左及び／または右側を切り詰めねばならない。画面を
水平方向に詰込む（squeeze）ことによるある程度のア
スペクト比歪みを我慢するなら、画面のもっと多くの部
分を表示できる。水平方向の詰め込みの結果、画面中の
事物は垂直方向に細長くなる。この発明のワイドスクリ
ーンテレビジョンは、アスペクト比歪みを全く伴わない
最大の切り詰め処理から最大のアスペクト比歪みを伴う
無切り詰めまでの、切り詰めとアスペクト比歪みの任意
の組合わせを行うことができる。
画面として表示されている表示フォーマットを示す。各
表示領域は８×９のフォーマット表示比を有し、これ
は、当然ながら、16×９とも４×３とも異なる。このよ
うな表示領域に、水平あるいは垂直歪みを伴うことなく
４×３フォーマット表示比源を表示するためには、信号
の左及び／または右側を切り詰めねばならない。画面を
水平方向に詰込む（squeeze）ことによるある程度のア
スペクト比歪みを我慢するなら、画面のもっと多くの部
分を表示できる。水平方向の詰め込みの結果、画面中の
事物は垂直方向に細長くなる。この発明のワイドスクリ
ーンテレビジョンは、アスペクト比歪みを全く伴わない
最大の切り詰め処理から最大のアスペクト比歪みを伴う
無切り詰めまでの、切り詰めとアスペクト比歪みの任意
の組合わせを行うことができる。
副ビデオ信号処理路のデータサンプリング制限がある
と、主ビデオ信号からの表示と同じ大きさの高解像度画
面の生成が複雑になる。このような複雑化を解消するた
めに種々の方法を開発できる。
と、主ビデオ信号からの表示と同じ大きさの高解像度画
面の生成が複雑になる。このような複雑化を解消するた
めに種々の方法を開発できる。
第１図（ｅ）は、４×３フォーマットの表示比画面が
16×９フォーマット表示比スクリーンの中央に表示され
ている表示フォーマットを示す。黒色のバーが左右両側
に現れている。
16×９フォーマット表示比スクリーンの中央に表示され
ている表示フォーマットを示す。黒色のバーが左右両側
に現れている。
第１図（ｆ）は、１つの大きな４×３フォーマット表
示比画面と３つの小さい４×３フォーマット表示比画面
が同時に表示される表示フォーマットを示す。大きい画
面の周辺の外側の小さい画面は、時には、PIP、即ち、
画面内画面（親子画面）ではなく、POP、即ち、画面外
画面と呼ばれる。PIPまたは画面内画面（ピクチャ・イ
ン・ピクチャ）という語は、この明細書中では、これら
２つの表示フォーマットに用いられている。ワイドスク
リーンテレビジョンに２つのチューナが設けられている
場合、両方共内部に設けられている場合でも１つが内部
に、１つが外部、例えば、ビデオカセットレコーダに設
けられている場合でも、表示画面の中の２つは、ビデオ
源に従ってリアルタイムで動きを表示できる。残りの画
面は静止画面フォーマットで表示できる。さらにチュー
ナと副信号処理路とを付加すれば、３以上の動画面を表
示できることは理解できよう。また、大画面と３つの小
画面の位置を第１図（ｇ）に示すように切換えることも
可能である。
示比画面と３つの小さい４×３フォーマット表示比画面
が同時に表示される表示フォーマットを示す。大きい画
面の周辺の外側の小さい画面は、時には、PIP、即ち、
画面内画面（親子画面）ではなく、POP、即ち、画面外
画面と呼ばれる。PIPまたは画面内画面（ピクチャ・イ
ン・ピクチャ）という語は、この明細書中では、これら
２つの表示フォーマットに用いられている。ワイドスク
リーンテレビジョンに２つのチューナが設けられている
場合、両方共内部に設けられている場合でも１つが内部
に、１つが外部、例えば、ビデオカセットレコーダに設
けられている場合でも、表示画面の中の２つは、ビデオ
源に従ってリアルタイムで動きを表示できる。残りの画
面は静止画面フォーマットで表示できる。さらにチュー
ナと副信号処理路とを付加すれば、３以上の動画面を表
示できることは理解できよう。また、大画面と３つの小
画面の位置を第１図（ｇ）に示すように切換えることも
可能である。
第１図（ｈ）は、４×３フォーマット表示比画面を中
央に表示して、６つの小さい４×３フォーマット表示比
画面を両側に縦列に表示した別のものを示す。上述した
フォーマットと同様、２つのチューナを備えたワイドス
クリーンテレビジョンであれば、２つの動画面を表示で
きる。そして、残りの11画面は静止画面フォーマットで
表示されることになる。
央に表示して、６つの小さい４×３フォーマット表示比
画面を両側に縦列に表示した別のものを示す。上述した
フォーマットと同様、２つのチューナを備えたワイドス
クリーンテレビジョンであれば、２つの動画面を表示で
きる。そして、残りの11画面は静止画面フォーマットで
表示されることになる。
第１図（ｉ）は、12の４×３フォーマット表示比画面
の碁盤目状表示フォーマットを示す。このような表示フ
ォーマットは、特に、チャンネル選択ガイドに適してお
り、その場合、各画面は異なるチャンネルからの少なく
とも静止した画面である。前の例と同様、動きのある画
面の数は、利用できるチューナと信号処理路の数によっ
て決まる。
の碁盤目状表示フォーマットを示す。このような表示フ
ォーマットは、特に、チャンネル選択ガイドに適してお
り、その場合、各画面は異なるチャンネルからの少なく
とも静止した画面である。前の例と同様、動きのある画
面の数は、利用できるチューナと信号処理路の数によっ
て決まる。
第１図に示した種々のフォーマットは一例であって、
限定的なものではなく、残りの図面に示され、以下に詳
述するワイドスクリーンテレビジョンによって実現でき
る。
限定的なものではなく、残りの図面に示され、以下に詳
述するワイドスクリーンテレビジョンによって実現でき
る。
この発明の構成によるワイドスクリーンテレビジョン
で、2fH水平走査用とされたものの全体的なブロック図
が第２図に示されており、全体を10で示されている。テ
レビジョン10は、概略的に言えば、ビデオ信号入力部2
0、シャーシまたはTVマイクロプロセッサ216、ワイドス
クリーンプロセッサ30、1fH−2fH変換器40、偏向回路5
0、RGBインタフェース60、YUV−RGB変換器240、映像管
駆動回路242、直視型または投写型管244、及び、電源70
を含んでいる。種々の回路の異なる機能ブロックへのグ
ループ化は、説明の便宜を図るためのものであって、こ
のような回路相互間の物理的位置関係を限定することを
意図するものではない。
で、2fH水平走査用とされたものの全体的なブロック図
が第２図に示されており、全体を10で示されている。テ
レビジョン10は、概略的に言えば、ビデオ信号入力部2
0、シャーシまたはTVマイクロプロセッサ216、ワイドス
クリーンプロセッサ30、1fH−2fH変換器40、偏向回路5
0、RGBインタフェース60、YUV−RGB変換器240、映像管
駆動回路242、直視型または投写型管244、及び、電源70
を含んでいる。種々の回路の異なる機能ブロックへのグ
ループ化は、説明の便宜を図るためのものであって、こ
のような回路相互間の物理的位置関係を限定することを
意図するものではない。
ビデオ信号入力部20は、異なるビデオ源からの複数の
複合ビデオ信号を受信するようにされている。ビデオ信
号は主ビデオ信号及び副ビデオ信号として、表示用に選
択的に切換えることができる。RFスイッチ204は２つの
アンテナ入力ANTIとANT2を持っている。これらの入力は
無線放送アンテナによる受信とケーブルからの受信の両
方のための入力を表わす。RFスイッチ204は、第１のチ
ューナ206と第２のチューナ208に、どちらのアンテナ入
力を供給するかを制御する。第１のチューナ206の出力
は、ワンチップ202への入力となる。ワンチップ202は、
同調制御、水平及び垂直偏向制御、ビデオ制御に関係す
る多数の機能を果たす。図示のワンチップは産業用のTA
7777である。第１のチューナ206からの信号からワンチ
ップで生成されたベースバンドビデオ信号VIDEO OUTは
ビデオスイッチ200とワイドスクリーンプロセッサ30のT
V1入力への入力となる。ビデオスイッチ200への他のベ
ースバンドビデオ入力はAUX1とAUX2で示されている。こ
れらの入力は、ビデオカメラ、レーザディスクプレー
ヤ、ビデオテーププレーヤビデオゲーム等に用いること
ができる。シャーシまたはTVマイクロプロセッサ216に
よって制御されるビデオスイッチ200の出力は切換えビ
デオSWITCHED VIDEOと示されている。このSWITCHED V
IDEOはワイドスクリーンプロセッサ30へ別の入力として
供給される。
複合ビデオ信号を受信するようにされている。ビデオ信
号は主ビデオ信号及び副ビデオ信号として、表示用に選
択的に切換えることができる。RFスイッチ204は２つの
アンテナ入力ANTIとANT2を持っている。これらの入力は
無線放送アンテナによる受信とケーブルからの受信の両
方のための入力を表わす。RFスイッチ204は、第１のチ
ューナ206と第２のチューナ208に、どちらのアンテナ入
力を供給するかを制御する。第１のチューナ206の出力
は、ワンチップ202への入力となる。ワンチップ202は、
同調制御、水平及び垂直偏向制御、ビデオ制御に関係す
る多数の機能を果たす。図示のワンチップは産業用のTA
7777である。第１のチューナ206からの信号からワンチ
ップで生成されたベースバンドビデオ信号VIDEO OUTは
ビデオスイッチ200とワイドスクリーンプロセッサ30のT
V1入力への入力となる。ビデオスイッチ200への他のベ
ースバンドビデオ入力はAUX1とAUX2で示されている。こ
れらの入力は、ビデオカメラ、レーザディスクプレー
ヤ、ビデオテーププレーヤビデオゲーム等に用いること
ができる。シャーシまたはTVマイクロプロセッサ216に
よって制御されるビデオスイッチ200の出力は切換えビ
デオSWITCHED VIDEOと示されている。このSWITCHED V
IDEOはワイドスクリーンプロセッサ30へ別の入力として
供給される。
第３図を併せて参照すると、ワイドスクリーンプロセ
ッサ中のスイッチSW1は、Y/Cデコーダ210への入力とな
るSEL COMP OUTビデオ信号として、TV1信号とSWITCHE
D VIDEO信号の一方を選択する。Y/Cデコーダ210は適応
型線くし形フィルタの形で実現できる。Y/Cデコーダ210
へは、さらに２つのビデオ源S1とS2も入力される。S1と
S2の各々は異なるＳ−VHS源を表わし、各々、別々のル
ミナンス信号及びクロミナンス信号から成っている。い
くつかの適応型線くし形フィルタでY/Cデコーダの一部
として組込まれているような、あるいは、別のスイッチ
として実現してもよいスイッチがTVマイクロプロセッサ
216に応答して、Y_M及びC_INとして示した出力として、
一対のルミナンス及びクロミナンス信号を選択する。選
択された対をなすルミナンス及びクロミナンス信号は、
その後は、主信号として見なされ、主信号路に沿って処
理される。_Mあるいは_MNを含む信号表記は主信号路を
表わす。クロミナンス信号C_INはワイドスクリーンプロ
セッサによって、再びワンチップに返され、色差信号U_
M及びV_Mが生成される。ここで、Ｕは（Ｒ−Ｙ）と同等
のものを表わし、Ｖは（Ｂ−Ｙ）と同等である。Y_M、U
_M及びV_M信号は、その後の信号処理のために、ワイド
スクリーンプロセッサ30でデジタル形式に変換する。
ッサ中のスイッチSW1は、Y/Cデコーダ210への入力とな
るSEL COMP OUTビデオ信号として、TV1信号とSWITCHE
D VIDEO信号の一方を選択する。Y/Cデコーダ210は適応
型線くし形フィルタの形で実現できる。Y/Cデコーダ210
へは、さらに２つのビデオ源S1とS2も入力される。S1と
S2の各々は異なるＳ−VHS源を表わし、各々、別々のル
ミナンス信号及びクロミナンス信号から成っている。い
くつかの適応型線くし形フィルタでY/Cデコーダの一部
として組込まれているような、あるいは、別のスイッチ
として実現してもよいスイッチがTVマイクロプロセッサ
216に応答して、Y_M及びC_INとして示した出力として、
一対のルミナンス及びクロミナンス信号を選択する。選
択された対をなすルミナンス及びクロミナンス信号は、
その後は、主信号として見なされ、主信号路に沿って処
理される。_Mあるいは_MNを含む信号表記は主信号路を
表わす。クロミナンス信号C_INはワイドスクリーンプロ
セッサによって、再びワンチップに返され、色差信号U_
M及びV_Mが生成される。ここで、Ｕは（Ｒ−Ｙ）と同等
のものを表わし、Ｖは（Ｂ−Ｙ）と同等である。Y_M、U
_M及びV_M信号は、その後の信号処理のために、ワイド
スクリーンプロセッサ30でデジタル形式に変換する。
機能的にはワイドスクリーンプロセッサ30の一部と定
義される第２のチューナ208がベースバンドビデオ信号T
V2を生成する。スイッチSW2が、Y/Cデコーダ220への入
力として、TV2信号とSWITCHED VIDEO信号の１つを選
ぶ。Y/Cデコーダ220は適応型線くし形フィルタとして実
施できる。スイッチSW3とSW4が、Y/Cデコーダ220のルミ
ナンス及びクロミナンス出力と、それぞれY_EXTとC_EXT
で示す外部ビデオ源のルミナンス及びクロミナンス信号
の一方を選択する。Y_EXT及びC_EXT信号は、Ｓ−VHS入
力S1に対応する。Y/Cデコーダ220とスイッチSW3とSW4
は、いくつかの適応型線くし形フィルタで行われている
ように、組合わせてもよい。スイッチSW3とSW4の出力
は、この後は、副信号と考えられて、副信号路に沿って
処理される。選択されたルミナンス出力はY_Aとして示
されている。_A、_AX及び_AUXを含む信号表記は副信号
路に関して用いられている。選択されたクロミナンスは
色差信号U_AとV_Aに変換される。Y_A信号、U_A信号及び
V_A信号は、その後の信号処理のためにデジタル形式に
変換される。主及び副信号路中でビデオ信号源の切換え
を行う構成により、異なる画面表示フォーマットの異な
る部分についてのビデオ源選択をどのようにするかにつ
いての融通性が大きくなる。
義される第２のチューナ208がベースバンドビデオ信号T
V2を生成する。スイッチSW2が、Y/Cデコーダ220への入
力として、TV2信号とSWITCHED VIDEO信号の１つを選
ぶ。Y/Cデコーダ220は適応型線くし形フィルタとして実
施できる。スイッチSW3とSW4が、Y/Cデコーダ220のルミ
ナンス及びクロミナンス出力と、それぞれY_EXTとC_EXT
で示す外部ビデオ源のルミナンス及びクロミナンス信号
の一方を選択する。Y_EXT及びC_EXT信号は、Ｓ−VHS入
力S1に対応する。Y/Cデコーダ220とスイッチSW3とSW4
は、いくつかの適応型線くし形フィルタで行われている
ように、組合わせてもよい。スイッチSW3とSW4の出力
は、この後は、副信号と考えられて、副信号路に沿って
処理される。選択されたルミナンス出力はY_Aとして示
されている。_A、_AX及び_AUXを含む信号表記は副信号
路に関して用いられている。選択されたクロミナンスは
色差信号U_AとV_Aに変換される。Y_A信号、U_A信号及び
V_A信号は、その後の信号処理のためにデジタル形式に
変換される。主及び副信号路中でビデオ信号源の切換え
を行う構成により、異なる画面表示フォーマットの異な
る部分についてのビデオ源選択をどのようにするかにつ
いての融通性が大きくなる。
Y_Mに対応する複合同期信号COMP SYNCがワイドスク
リーンプロセッサから同期分離器212に供給される。水
平及び垂直同期成分ＨとＶが垂直カウントダウン回路21
4に入力される。垂直カウントダウン回路214はワイドス
クリーンプロセッサ30に供給されるVERTICAL RESET
（垂直リセット）信号を発生する。ワイドスクリーンプ
ロセッサ30は、RGBインタフェース60に供給される内部
垂直リセット出力信号INT VERT RST OUTを発生す
る。RGBインタフェース60中のスイッチが、内部垂直リ
セット出力信号と外部RGB源の垂直同期成分との間の選
択を行う。このスイッチの出力は偏向回路50に供給され
る選択された垂直同期成分SEL_VERT_SYNCである。副ビ
デオ信号の水平及び垂直同期信号は、ワイドスクリーン
プロセッサ30中の同期分離器250によって生成される。
リーンプロセッサから同期分離器212に供給される。水
平及び垂直同期成分ＨとＶが垂直カウントダウン回路21
4に入力される。垂直カウントダウン回路214はワイドス
クリーンプロセッサ30に供給されるVERTICAL RESET
（垂直リセット）信号を発生する。ワイドスクリーンプ
ロセッサ30は、RGBインタフェース60に供給される内部
垂直リセット出力信号INT VERT RST OUTを発生す
る。RGBインタフェース60中のスイッチが、内部垂直リ
セット出力信号と外部RGB源の垂直同期成分との間の選
択を行う。このスイッチの出力は偏向回路50に供給され
る選択された垂直同期成分SEL_VERT_SYNCである。副ビ
デオ信号の水平及び垂直同期信号は、ワイドスクリーン
プロセッサ30中の同期分離器250によって生成される。
1fH−2fH変換器40は、飛越し走査ビデオ信号を順次走
査される非飛越し信号に変換する働きをする。例えば、
水平線の各々が２度表示されるとか、あるいは、同じフ
ィールド中の隣接水平線の補間によって付加的な水平線
の組が生成される。いくつかの例においては、前の線を
用いるか、補間した線を用いるかは、隣接フィールドま
たは隣接フレーム間で検出される動きのレベルに応じて
決められる。2fHタイミング信号の発生は第27図により
詳細に示されている。変換回路40はビデオRAM420と関連
して動作する。このビデオRAM420は、順次表示を行うた
めに、フレームの１またはそれ以上のフィールドを記憶
するために用いられる。Y_2fH、U_2fH及びV_2fH信号と
しての変換されたビデオデータはRGBインタフェース60
に供給される。
査される非飛越し信号に変換する働きをする。例えば、
水平線の各々が２度表示されるとか、あるいは、同じフ
ィールド中の隣接水平線の補間によって付加的な水平線
の組が生成される。いくつかの例においては、前の線を
用いるか、補間した線を用いるかは、隣接フィールドま
たは隣接フレーム間で検出される動きのレベルに応じて
決められる。2fHタイミング信号の発生は第27図により
詳細に示されている。変換回路40はビデオRAM420と関連
して動作する。このビデオRAM420は、順次表示を行うた
めに、フレームの１またはそれ以上のフィールドを記憶
するために用いられる。Y_2fH、U_2fH及びV_2fH信号と
しての変換されたビデオデータはRGBインタフェース60
に供給される。
第25図に詳細に示されているRGBインタフェース60
は、ビデオ信号入力部による表示のための、変換表示の
ための、ビデオ信号入力部による変換ビデオデータまた
は外部RGBビデオデータの選択ができるようにする。外
部RGB信号は2fH走査用に適合させられたワイドフォーマ
ット表示比信号とする。主信号の垂直同期成分はワイド
スクリーンプロセッサによってRGBインタフェースに対
し、内部垂直リセット出力（INT VERT RST OUT）と
して供給されて、選択された垂直同期（fVmまたは
fVext）を偏向回路50に供給できるようにする。このワ
イドスクリーンテレビジョンの動作によって、内部／外
部制御信号INT/EXTを発生させて、外部RGB信号の使用者
による選択を可能とする。しかし、このような外部RGB
信号が存在しない場合に、外部RGB信号入力を選択する
と、ラスタの垂直方向の崩壊、及び、陰極線管または投
写型管の損傷が生じる可能性がある。従って、RGBイン
タフェース回路は存在しない外部RGB入力の選択を無効
とするために、外部同期信号を検出する。WSPマイクロ
プロセッサ340は、また外部RGB信号に対するカラー及び
色調制御を行う。
は、ビデオ信号入力部による表示のための、変換表示の
ための、ビデオ信号入力部による変換ビデオデータまた
は外部RGBビデオデータの選択ができるようにする。外
部RGB信号は2fH走査用に適合させられたワイドフォーマ
ット表示比信号とする。主信号の垂直同期成分はワイド
スクリーンプロセッサによってRGBインタフェースに対
し、内部垂直リセット出力（INT VERT RST OUT）と
して供給されて、選択された垂直同期（fVmまたは
fVext）を偏向回路50に供給できるようにする。このワ
イドスクリーンテレビジョンの動作によって、内部／外
部制御信号INT/EXTを発生させて、外部RGB信号の使用者
による選択を可能とする。しかし、このような外部RGB
信号が存在しない場合に、外部RGB信号入力を選択する
と、ラスタの垂直方向の崩壊、及び、陰極線管または投
写型管の損傷が生じる可能性がある。従って、RGBイン
タフェース回路は存在しない外部RGB入力の選択を無効
とするために、外部同期信号を検出する。WSPマイクロ
プロセッサ340は、また外部RGB信号に対するカラー及び
色調制御を行う。
ワイドスクリーンプロセッサ30は、副ビデオ信号信号
の特殊な信号処理を行うピクチャ・イン・ピクチャプロ
セッサ320（第４図）を含んでいる。画面内画面という
用語は、時には、PIPあるいはピクス・イン・ピクス（p
ix−in pix）と省略される。ゲートアレー300が、第１
図（ａ）〜第１図（ｉ）の例で示されているような、種
々の表示フォーマットで主及び副ビデオ信号データを組
合わせる。画面内画面プロセッサ320とゲートアレー300
はワイドスクリーンプロセッサ・マイクロプロセッサ
（WSP μＰ）340の制御下にある。マイクロプロセッサ
340は、直列バスを介してTVマイクロプロセッサ216に応
動する。この直列バスは、データ、クロック信号、イネ
ーブル信号及びリセット信号用の４本の信号ラインを含
んでいる。ワイドスクリーンプロセッサ30は、また、３
レベルのサンドキャッスル（砂で作った城）信号とし
て、複合垂直ブランキング／リセット信号（COMPOSITE
VERTICAL BLANKING/RESET signal）を発生する。あ
るいは、垂直ブランキング信号とリセット信号は別々の
信号として生成してもよい。複合ブランキング信号はビ
デオ信号入力部によってRGBインタフェース60に供給さ
れる。
の特殊な信号処理を行うピクチャ・イン・ピクチャプロ
セッサ320（第４図）を含んでいる。画面内画面という
用語は、時には、PIPあるいはピクス・イン・ピクス（p
ix−in pix）と省略される。ゲートアレー300が、第１
図（ａ）〜第１図（ｉ）の例で示されているような、種
々の表示フォーマットで主及び副ビデオ信号データを組
合わせる。画面内画面プロセッサ320とゲートアレー300
はワイドスクリーンプロセッサ・マイクロプロセッサ
（WSP μＰ）340の制御下にある。マイクロプロセッサ
340は、直列バスを介してTVマイクロプロセッサ216に応
動する。この直列バスは、データ、クロック信号、イネ
ーブル信号及びリセット信号用の４本の信号ラインを含
んでいる。ワイドスクリーンプロセッサ30は、また、３
レベルのサンドキャッスル（砂で作った城）信号とし
て、複合垂直ブランキング／リセット信号（COMPOSITE
VERTICAL BLANKING/RESET signal）を発生する。あ
るいは、垂直ブランキング信号とリセット信号は別々の
信号として生成してもよい。複合ブランキング信号はビ
デオ信号入力部によってRGBインタフェース60に供給さ
れる。
第22図にさらに詳細に示す偏向回路50はワイドスクリ
ーンプロセッサ30から垂直リセット信号を、RGBインタ
フェース60から選択された2fH水平同期信号を、また、
ワイドスクリーンプロセッサ30から付加的な制御信号を
受けとる。この付加制御信号は、水平位相組合わせ、垂
直サイズ調整及び左右ピン調整に関するものである。偏
向回路50は2fHフライバックパルスをワイドスクリーン
プロセッサ30、1fH−2fH変換器40及びYUV−RGB変換器24
0に供給する。
ーンプロセッサ30から垂直リセット信号を、RGBインタ
フェース60から選択された2fH水平同期信号を、また、
ワイドスクリーンプロセッサ30から付加的な制御信号を
受けとる。この付加制御信号は、水平位相組合わせ、垂
直サイズ調整及び左右ピン調整に関するものである。偏
向回路50は2fHフライバックパルスをワイドスクリーン
プロセッサ30、1fH−2fH変換器40及びYUV−RGB変換器24
0に供給する。
ワイドスクリーンテレビジョン全体に対する動作電圧
は、例えば、AC主電源により付勢するようにできる電源
70によって生成される。
は、例えば、AC主電源により付勢するようにできる電源
70によって生成される。
ワイドスクリーンプロセッサ30を第３図により詳細に
示す。ワイドスクリーンプロセッサ30の主要な成分は、
ゲートアレー300、画面内画面回路301、アナログ−デジ
タル変換器とデジタル−アナログ変換器342、346、第２
のチューナ208、ワイドスクリーンプロセッサ・マイク
ロプロセッサ（WSP μＰ）340及びワイドスクリーン出
力エンコーダ227である。1fHおよび2fHシャーシの両方
に共通のワイドスクリーンプロセッサ30の詳細な部分、
例えば、PIP回路、が第６図に示されている。PIP回路30
1の重要な部分を構成する画面内画面プロセッサ320は第
７図により詳細に示されている。また、第８図には、ゲ
ートアレー300がより詳細に示されている。第３図に示
した、主及び副信号路の部分を構成する多数の素子につ
いては、既に詳細に記述した。
示す。ワイドスクリーンプロセッサ30の主要な成分は、
ゲートアレー300、画面内画面回路301、アナログ−デジ
タル変換器とデジタル−アナログ変換器342、346、第２
のチューナ208、ワイドスクリーンプロセッサ・マイク
ロプロセッサ（WSP μＰ）340及びワイドスクリーン出
力エンコーダ227である。1fHおよび2fHシャーシの両方
に共通のワイドスクリーンプロセッサ30の詳細な部分、
例えば、PIP回路、が第６図に示されている。PIP回路30
1の重要な部分を構成する画面内画面プロセッサ320は第
７図により詳細に示されている。また、第８図には、ゲ
ートアレー300がより詳細に示されている。第３図に示
した、主及び副信号路の部分を構成する多数の素子につ
いては、既に詳細に記述した。
第２のチューナ208には、IF段224とオーディオ段226
が付設されている。また、第２のチューナ208はWSP μ
P340と共に動作する。WSP μP340は入／出力I/O部340A
とアナログ出力部340Bとを含んでいる。I/O部341Aは色
調（ティント）制御信号とカラー制御信号、外部RGBビ
デオ源を選択するためのINT/EXT信号、及び、スイッチS
W1〜SW6用の制御信号を供給する。I/O部は、また、偏向
回路と陰極線管を保護するために、RGBインタフェース6
0からのEXT SYNC DET信号をモニタする。アナログ出
力部340Bは、それぞれのインタフェース回路254、256お
よび258を通して、垂直サイズ、左右調整及び水平位相
用制御信号を供給する。
が付設されている。また、第２のチューナ208はWSP μ
P340と共に動作する。WSP μP340は入／出力I/O部340A
とアナログ出力部340Bとを含んでいる。I/O部341Aは色
調（ティント）制御信号とカラー制御信号、外部RGBビ
デオ源を選択するためのINT/EXT信号、及び、スイッチS
W1〜SW6用の制御信号を供給する。I/O部は、また、偏向
回路と陰極線管を保護するために、RGBインタフェース6
0からのEXT SYNC DET信号をモニタする。アナログ出
力部340Bは、それぞれのインタフェース回路254、256お
よび258を通して、垂直サイズ、左右調整及び水平位相
用制御信号を供給する。
ゲートアレー300は主及び副信号路からのビデオ情報
を組合わせて、複合ワイドスクリーン表示、例えば、第
１図の個々の部分に示されているものの１つを作る働き
をする。ゲートアレー用のクロック情報は、低域通過フ
ィルタ376と協同して動作する位相ロックループ374によ
って供給される。主ビデオ信号はアナログ形式で、Y_
M、U_M及びV_Mで示した信号として、YUVフォーマットで
ワイドスクリーンプロセッサ30に供給される。これらの
主信号は、第４図により詳細に示すアナログ−デジタル
変換器342と346によってアナログからデジタル形式に変
換される。
を組合わせて、複合ワイドスクリーン表示、例えば、第
１図の個々の部分に示されているものの１つを作る働き
をする。ゲートアレー用のクロック情報は、低域通過フ
ィルタ376と協同して動作する位相ロックループ374によ
って供給される。主ビデオ信号はアナログ形式で、Y_
M、U_M及びV_Mで示した信号として、YUVフォーマットで
ワイドスクリーンプロセッサ30に供給される。これらの
主信号は、第４図により詳細に示すアナログ−デジタル
変換器342と346によってアナログからデジタル形式に変
換される。
カラー成分信号は、上位概念的な表記Ｕ及びＶによっ
て示されているが、これらを、Ｒ−Ｙまたは、Ｂ−Ｙ信
号、あるいは、Ｉ及びＱ信号に割当てることができる。
システムクロック周波数は1024fH、即ち約16MHz、なの
で、サンプルされたルミナンスの帯域幅は8MHzに制限さ
れる。Ｕ及びＶ信号は500KHz、あるいは、ワイドＩにつ
いては1.5MHzに制限されるので、カラー成分データのサ
ンプリングは、１つのアナログ−デジタル変換器とアナ
ログスイッチで行うことができる。このアナログスイッ
チ、即ち、マルチプレクサ344のための選択線UV_MUX
は、システムクロックを２で除して得た8MHzの信号であ
る。１クロック幅の線開始SOLパルスが、各水平ビデオ
線の始点でこの信号を同期的に０にリセットする。つい
で、UV_MUX線は、その水平線を通して、各クロックサイ
クル毎に状態が反転する。線の長さはクロックサイクル
の偶数倍なので、一旦初期化されると、UV_MUXの状態
は、中断されることなく、０、１、０、１‥‥と変化す
る。アナログ−デジタル変換器342と346からのＹ及びUV
データストリームは、アナログ−デジタル変換器が各
々、１クロックサイクルの遅延を持っているので、シフ
トしている。このデータシフトに対応するために、主信
号処理路304の補間器制御器からのクロックゲート情報
も同じように遅延させられなければならない。このクロ
ックゲート情報が遅延していないと、削除が行われた
時、UVデータた正しく対をなすように組合わされない。
この点は、各UV対が１つのベクトルを表すので、重要な
ことである。１つのベクトルからのＵ成分は、他のベク
トルからのＶ成分と対にすると、カラーシフトが生じて
しまう。先行する対からのＶサンプルは、現在のＵサン
プルと共に削除される。このUVマルチプレクス法は、各
カラー成分（Ｕ、Ｖ）サンプル対に対して２つのルミナ
ンスサンプルがあるので、2:1:1と称される。Ｕ及びＶ
の双方に対するナイキスト周波数はルミナンスのナイキ
スト周波数の２分の１に実効的に減じられる。従って、
ルミナンス成分に対するアナログ−デジタル変換器の出
力のナイキスト周波数は8MHzとなり、一方、カラー成分
に対するアナログ−デジタル変換器の出力のナイキスト
周波数は4MHzとなる。
て示されているが、これらを、Ｒ−Ｙまたは、Ｂ−Ｙ信
号、あるいは、Ｉ及びＱ信号に割当てることができる。
システムクロック周波数は1024fH、即ち約16MHz、なの
で、サンプルされたルミナンスの帯域幅は8MHzに制限さ
れる。Ｕ及びＶ信号は500KHz、あるいは、ワイドＩにつ
いては1.5MHzに制限されるので、カラー成分データのサ
ンプリングは、１つのアナログ−デジタル変換器とアナ
ログスイッチで行うことができる。このアナログスイッ
チ、即ち、マルチプレクサ344のための選択線UV_MUX
は、システムクロックを２で除して得た8MHzの信号であ
る。１クロック幅の線開始SOLパルスが、各水平ビデオ
線の始点でこの信号を同期的に０にリセットする。つい
で、UV_MUX線は、その水平線を通して、各クロックサイ
クル毎に状態が反転する。線の長さはクロックサイクル
の偶数倍なので、一旦初期化されると、UV_MUXの状態
は、中断されることなく、０、１、０、１‥‥と変化す
る。アナログ−デジタル変換器342と346からのＹ及びUV
データストリームは、アナログ−デジタル変換器が各
々、１クロックサイクルの遅延を持っているので、シフ
トしている。このデータシフトに対応するために、主信
号処理路304の補間器制御器からのクロックゲート情報
も同じように遅延させられなければならない。このクロ
ックゲート情報が遅延していないと、削除が行われた
時、UVデータた正しく対をなすように組合わされない。
この点は、各UV対が１つのベクトルを表すので、重要な
ことである。１つのベクトルからのＵ成分は、他のベク
トルからのＶ成分と対にすると、カラーシフトが生じて
しまう。先行する対からのＶサンプルは、現在のＵサン
プルと共に削除される。このUVマルチプレクス法は、各
カラー成分（Ｕ、Ｖ）サンプル対に対して２つのルミナ
ンスサンプルがあるので、2:1:1と称される。Ｕ及びＶ
の双方に対するナイキスト周波数はルミナンスのナイキ
スト周波数の２分の１に実効的に減じられる。従って、
ルミナンス成分に対するアナログ−デジタル変換器の出
力のナイキスト周波数は8MHzとなり、一方、カラー成分
に対するアナログ−デジタル変換器の出力のナイキスト
周波数は4MHzとなる。
PIP回路301及び／またはゲートアレー300は、データ
圧縮をしても副データの解像度が増強されるようにする
手段を含むことができる。例えば、対（ペアド）ピクセ
ル圧縮及びディザリングとデ（逆）ディザリングを含
む、多くのデータ減縮及びデータ復元構想が開発されて
いる。さらに、ビット数が異なる異なったディザリング
シーケンスや、ビット数が異なる異なった対ピクセル圧
縮が考えられている。多数の特定のデータ減縮及び復元
構想の１つをWSP μP340によって選択して、各特定の
画面表示フォーマットについて表示ビデオの解像度を最
大にするようにすることができる。
圧縮をしても副データの解像度が増強されるようにする
手段を含むことができる。例えば、対（ペアド）ピクセ
ル圧縮及びディザリングとデ（逆）ディザリングを含
む、多くのデータ減縮及びデータ復元構想が開発されて
いる。さらに、ビット数が異なる異なったディザリング
シーケンスや、ビット数が異なる異なった対ピクセル圧
縮が考えられている。多数の特定のデータ減縮及び復元
構想の１つをWSP μP340によって選択して、各特定の
画面表示フォーマットについて表示ビデオの解像度を最
大にするようにすることができる。
ゲートアレーは、FIFO356と358として構成できる線メ
モリと協同して動作する補間器を含んでいる。補間器と
FIFOは主信号を必要に応じて再サンプル（リサンプル）
するために使用される。別に設けた補間器によって、副
信号を再サンプルできる。ゲートアレー300中のクロッ
ク及び同期回路が主及び副信号を組合わせて、Y_MX、U_
MX及びV_MX成分を有する１つの出力ビデオ信号を作るこ
とを含む、主及び副の両信号のデータ操作を制御する。
上記出力成分はデジタル−アナログ変換器360、362及び
364によってアナログ形式に変換される。Ｙ、Ｕ及びＶ
で示すアナログ形式の信号は、非飛越し走査への変換の
ために、1fH−2fH変換器40に供給される。また、Ｙ、Ｕ
及びＶ信号はエンコーダ227によってY/Cフォーマットに
符号化されて、パネルのジャックに、ワイドフォーマッ
ト比出力信号Y_OUT_EXT_/C_OUT_EXTが生成される。スイ
ッチSW5が、エンコーダ227のための同期信号を、ゲート
アレー300からのC_SYNC_MNと、PIP回路301からのC_SYNC
_AUXから選択する。スイッチSW6は、ワイドスクリーン
パネル出力用の同期信号として、Y_MとC_SYNC_AUXのど
ちらかを選択する。
モリと協同して動作する補間器を含んでいる。補間器と
FIFOは主信号を必要に応じて再サンプル（リサンプル）
するために使用される。別に設けた補間器によって、副
信号を再サンプルできる。ゲートアレー300中のクロッ
ク及び同期回路が主及び副信号を組合わせて、Y_MX、U_
MX及びV_MX成分を有する１つの出力ビデオ信号を作るこ
とを含む、主及び副の両信号のデータ操作を制御する。
上記出力成分はデジタル−アナログ変換器360、362及び
364によってアナログ形式に変換される。Ｙ、Ｕ及びＶ
で示すアナログ形式の信号は、非飛越し走査への変換の
ために、1fH−2fH変換器40に供給される。また、Ｙ、Ｕ
及びＶ信号はエンコーダ227によってY/Cフォーマットに
符号化されて、パネルのジャックに、ワイドフォーマッ
ト比出力信号Y_OUT_EXT_/C_OUT_EXTが生成される。スイ
ッチSW5が、エンコーダ227のための同期信号を、ゲート
アレー300からのC_SYNC_MNと、PIP回路301からのC_SYNC
_AUXから選択する。スイッチSW6は、ワイドスクリーン
パネル出力用の同期信号として、Y_MとC_SYNC_AUXのど
ちらかを選択する。
水平同期回路の部分がより詳細に第27図に示されてい
る。位相比較器228は、低域通過フィルタ230、電圧制御
発振器232、除算器234及びキャパシタ236を含む位相ロ
ックループの一部をなしている。電圧制御発振器232
は、セラミック共振器または同等のもの238に応動し
て、23fHで動作する。共振器の32fHREF出力は1fH−2fH
変換器40への入力となる。電圧制御発振器232の出力
は、32で除算されて、適切な周波数の第２の入力信号と
して位相比較器228に供給される。分周器234の出力は1f
FREFタイミング信号で、ワイドスクリーンプロセッサと
1fH−2fH変換器に供給される。ワンチップからの32fHRE
Fタイミング信号と1fHREFタイミング信号は、÷16回路4
00に供給される。2fH出力がパルス幅回路402に供給され
る。分周器400を1fHREF信号によってプリセットするこ
とにより、この分周器は、確実に、ビデオ信号入力部の
位相ロックループと同期的に動作する。パルス幅回路40
2は2fH−REF信号が、位相比較器404、例えば、CA1391が
適正な動作を行うようにするために充分なパルス幅を持
つようにする。位相比較器404は、低域通過フィルタ406
と2fH電圧制御発振器408を含む第２の位相ロックループ
の一部を構成している。電圧制御発振器408は内部2fHタ
イミング信号を発生し、この信号は順次走査される表示
器を駆動するために用いられる。位相比較器404への他
方の入力信号は、偏向回路50からの2fHフライバックパ
ルスまたはこれに関係付けられたタイミング信号であ
る。位相比較器404を含む第２の位相ロックループを用
いることは、入力信号の各1fH期間内で各2fH走査周期を
対称になるようにするために役立つ。このようにしなか
った場合は、ラスタの分離、例えば、ビデオ線の半分が
右にシフトし、ビデオ線の半分が左にシフトするという
ようなことが起きる。
る。位相比較器228は、低域通過フィルタ230、電圧制御
発振器232、除算器234及びキャパシタ236を含む位相ロ
ックループの一部をなしている。電圧制御発振器232
は、セラミック共振器または同等のもの238に応動し
て、23fHで動作する。共振器の32fHREF出力は1fH−2fH
変換器40への入力となる。電圧制御発振器232の出力
は、32で除算されて、適切な周波数の第２の入力信号と
して位相比較器228に供給される。分周器234の出力は1f
FREFタイミング信号で、ワイドスクリーンプロセッサと
1fH−2fH変換器に供給される。ワンチップからの32fHRE
Fタイミング信号と1fHREFタイミング信号は、÷16回路4
00に供給される。2fH出力がパルス幅回路402に供給され
る。分周器400を1fHREF信号によってプリセットするこ
とにより、この分周器は、確実に、ビデオ信号入力部の
位相ロックループと同期的に動作する。パルス幅回路40
2は2fH−REF信号が、位相比較器404、例えば、CA1391が
適正な動作を行うようにするために充分なパルス幅を持
つようにする。位相比較器404は、低域通過フィルタ406
と2fH電圧制御発振器408を含む第２の位相ロックループ
の一部を構成している。電圧制御発振器408は内部2fHタ
イミング信号を発生し、この信号は順次走査される表示
器を駆動するために用いられる。位相比較器404への他
方の入力信号は、偏向回路50からの2fHフライバックパ
ルスまたはこれに関係付けられたタイミング信号であ
る。位相比較器404を含む第２の位相ロックループを用
いることは、入力信号の各1fH期間内で各2fH走査周期を
対称になるようにするために役立つ。このようにしなか
った場合は、ラスタの分離、例えば、ビデオ線の半分が
右にシフトし、ビデオ線の半分が左にシフトするという
ようなことが起きる。
インタレース走査−順次走査表示変換のための回路90
0のブロック図が第20図に示されている。この回路は集
積回路として実現できる。この回路は、インタレースさ
れた成分ビデオ信号の順次非インタレースフォーマット
への変換に必要な信号処理機能の全てを行うことができ
る。さらに、この回路は、信号のノイズ低減を必要とす
る場合には、調整可能な量のノイズ低減を行うことがで
きる。図示の回路は、成分Y,U,V信号と共に、また、ビ
デオRAM集積回路、例えば、日立より入手可能なHM53051
P型、の形のフレームメモリ902と共に用いることができ
る。
0のブロック図が第20図に示されている。この回路は集
積回路として実現できる。この回路は、インタレースさ
れた成分ビデオ信号の順次非インタレースフォーマット
への変換に必要な信号処理機能の全てを行うことができ
る。さらに、この回路は、信号のノイズ低減を必要とす
る場合には、調整可能な量のノイズ低減を行うことがで
きる。図示の回路は、成分Y,U,V信号と共に、また、ビ
デオRAM集積回路、例えば、日立より入手可能なHM53051
P型、の形のフレームメモリ902と共に用いることができ
る。
成分クロミナンス信号U_CとV_Cは、内部的に、バック
ポーチクランプによって、デジタル０に対応する電圧に
クランプされている。クランプ回路904と906の次に、ア
ナログマルチプレクサ908が2MHzの周波数で各クロミナ
ンス成分を交互にサンプルする。次いで、これらのサン
プルは、4MHzの周波数で動作するフラッシュ（flash）A
/D変換器910によって８ビットのデジタル信号に変換さ
れる。これらのサンプルはクロミナンスノイズ低減回路
912を通ってスピードアップメモリ914に進む。このスピ
ードアップメモリは各入来ビデオ線の53μ秒の有効部分
のみを記憶する。従って、各クロミナンス成分の106サ
ンプルのみが記憶される。このメモリは、書込み速度の
２倍で読出され、２本の同一のクロミナンス情報の線が
生成される。信号はメモリからサンプルが入らない期間
中は、ブランキング回路916によって０に消去される。
２つのクロミナンス成分はデマルチプレクサ918によっ
て分離されて、２つのD/A変換器920と922を用いてアナ
ログ形式に変換される。D/A変換器に対する基準は、バ
ス制御回路924とインタフェースする直列バスによって
調整可能で、必要とあれば、色飽和調整として用いるこ
とができる。
ポーチクランプによって、デジタル０に対応する電圧に
クランプされている。クランプ回路904と906の次に、ア
ナログマルチプレクサ908が2MHzの周波数で各クロミナ
ンス成分を交互にサンプルする。次いで、これらのサン
プルは、4MHzの周波数で動作するフラッシュ（flash）A
/D変換器910によって８ビットのデジタル信号に変換さ
れる。これらのサンプルはクロミナンスノイズ低減回路
912を通ってスピードアップメモリ914に進む。このスピ
ードアップメモリは各入来ビデオ線の53μ秒の有効部分
のみを記憶する。従って、各クロミナンス成分の106サ
ンプルのみが記憶される。このメモリは、書込み速度の
２倍で読出され、２本の同一のクロミナンス情報の線が
生成される。信号はメモリからサンプルが入らない期間
中は、ブランキング回路916によって０に消去される。
２つのクロミナンス成分はデマルチプレクサ918によっ
て分離されて、２つのD/A変換器920と922を用いてアナ
ログ形式に変換される。D/A変換器に対する基準は、バ
ス制御回路924とインタフェースする直列バスによって
調整可能で、必要とあれば、色飽和調整として用いるこ
とができる。
ルミナンス信号Y_Cは、内部的に、バックポーチ期間
中に、直列制御バスを介してセットできるレベルにクラ
ンプされる。この信号は、16MHzで動作するフラッシュA
/D変換器928を用いて８ビットのデジタルフォーマット
に変換される。この信号は、次いで、必要とあれば、自
動黒レベル調整を行うために用いることができる回路93
0を通る。ルミナンスは次の特性を有するフィルタ932を
用いて低域通過濾波される。
中に、直列制御バスを介してセットできるレベルにクラ
ンプされる。この信号は、16MHzで動作するフラッシュA
/D変換器928を用いて８ビットのデジタルフォーマット
に変換される。この信号は、次いで、必要とあれば、自
動黒レベル調整を行うために用いることができる回路93
0を通る。ルミナンスは次の特性を有するフィルタ932を
用いて低域通過濾波される。
Ｈ（ｚ）＝（１＋z-1）２（１＋z-2）2/16
この低域通過処理された信号は、回路934によって4MHz
でサブサンプルされる。サブサンプルされた信号は補間
器936によって、同じ低域通過フィルタ特性を用いて16M
Hzに補間されてもどされ、加算点938において元のルミ
ナンス信号の遅延されたものから減算されて、高周波数
ルミナンス成分のみを含む信号が生成される。この高周
波数ルミナンス信号は、非線形「コアリング」回路、即
ち、不感帯回路940を通り、ノイズである可能性のある
小さい信号が取り除かれる。非線形特性の区切り点（br
eakpoint）は、直列制御バスによって調整できる。
でサブサンプルされる。サブサンプルされた信号は補間
器936によって、同じ低域通過フィルタ特性を用いて16M
Hzに補間されてもどされ、加算点938において元のルミ
ナンス信号の遅延されたものから減算されて、高周波数
ルミナンス成分のみを含む信号が生成される。この高周
波数ルミナンス信号は、非線形「コアリング」回路、即
ち、不感帯回路940を通り、ノイズである可能性のある
小さい信号が取り除かれる。非線形特性の区切り点（br
eakpoint）は、直列制御バスによって調整できる。
サブサンプルされた低周波数信号は再帰形ノイズ低減
回路942を通り、補間器944によって16MHzに補間しても
どされ、加算点946において、コアリング処理された高
周波数信号に加算される。次いで、ルミナンスはスピー
ドアップメモリ948を用いて順次、即ち、ダブル走査フ
ォーマットに変換される。848サンプルに相当する信号
の53m秒分のみがメモリに記憶される。このルミナンス
メモリは、入来ビデオ水平線の各々につき２回読出され
る。別の、相対的に小さいスピードアップメモリ950が
「中間の（in−between）」線に対するルミナンスと入
来ルミナンスの間の差を表す情報を収容している。この
小さいスピードアップメモリは低周波数情報のみを収容
しており、212サンプルを保持している。ルミナンスス
ピードアップメモリ948が最初に読出される時、他方の
スピードアップメモリ950からの差信号が、補間器952に
よって全周波数（full rate）に補間され、加算点970に
おいてルミナンス信号に加算される。これによって、補
間されたルミナンスに対応する低周波数成分と、入来ル
ミナンスに対応する高周波数成分を有する信号が形成さ
れる。ルミナンス信号が２度目に読出される時、差信号
は加算されない。これによって、得られる出力は入力が
２倍の速さになったものとなる。
回路942を通り、補間器944によって16MHzに補間しても
どされ、加算点946において、コアリング処理された高
周波数信号に加算される。次いで、ルミナンスはスピー
ドアップメモリ948を用いて順次、即ち、ダブル走査フ
ォーマットに変換される。848サンプルに相当する信号
の53m秒分のみがメモリに記憶される。このルミナンス
メモリは、入来ビデオ水平線の各々につき２回読出され
る。別の、相対的に小さいスピードアップメモリ950が
「中間の（in−between）」線に対するルミナンスと入
来ルミナンスの間の差を表す情報を収容している。この
小さいスピードアップメモリは低周波数情報のみを収容
しており、212サンプルを保持している。ルミナンスス
ピードアップメモリ948が最初に読出される時、他方の
スピードアップメモリ950からの差信号が、補間器952に
よって全周波数（full rate）に補間され、加算点970に
おいてルミナンス信号に加算される。これによって、補
間されたルミナンスに対応する低周波数成分と、入来ル
ミナンスに対応する高周波数成分を有する信号が形成さ
れる。ルミナンス信号が２度目に読出される時、差信号
は加算されない。これによって、得られる出力は入力が
２倍の速さになったものとなる。
回路954によるブランキングが、スピードアップメモ
リからのデータが得られない期間中に挿入される。この
挿入されるブランキングのレベルは、直列制御バスを用
いて、シャーシのマイクロプロセッサによって調整でき
る。３つの信号、DATA、CLOCK及びENABLEが必要とされ
る。スピードアップされたデジタル信号はD/A変換器956
によってアナログ形式に変換される。この変換器に対す
る基準は制御バスを通して調整できる。
リからのデータが得られない期間中に挿入される。この
挿入されるブランキングのレベルは、直列制御バスを用
いて、シャーシのマイクロプロセッサによって調整でき
る。３つの信号、DATA、CLOCK及びENABLEが必要とされ
る。スピードアップされたデジタル信号はD/A変換器956
によってアナログ形式に変換される。この変換器に対す
る基準は制御バスを通して調整できる。
低周波数ルミナンス情報の線補間は、運動適応形処理
（motion adaptive processing）を用いて、低減された
サンプル周波数（4MHz）で行われる。フレームメモリと
して用いられる、外部の1MビットビデオRAM902が、８ビ
ットの低周波数ルミナンスの２フィールドと３ビット運
動信号の１フィールドを記憶する。このビデオRAMとの
交信はフレームメモリインタフェース964を通して行わ
れる。記憶されたフィールドの各々は最大256本の有効
ビデオ線を表し、各ビデオ線は212の有効サンプルを含
んでいる。（運動の領域で用いる）空間補間は、ノイズ
低減された低周波数ルミナンスを1fH遅延958を通し、遅
延した信号と遅延を受けない信号を回路960で平均する
ことにより形成される。1fH遅延出力もフレームメモリ
に記憶される。１フィールドから1/2線を差し引いた時
間の後に、1fH遅延出力はフィールド遅延された信号と
して読出される。これによって、運動のない領域で用い
られる時間的に補間された信号が与えられる。
（motion adaptive processing）を用いて、低減された
サンプル周波数（4MHz）で行われる。フレームメモリと
して用いられる、外部の1MビットビデオRAM902が、８ビ
ットの低周波数ルミナンスの２フィールドと３ビット運
動信号の１フィールドを記憶する。このビデオRAMとの
交信はフレームメモリインタフェース964を通して行わ
れる。記憶されたフィールドの各々は最大256本の有効
ビデオ線を表し、各ビデオ線は212の有効サンプルを含
んでいる。（運動の領域で用いる）空間補間は、ノイズ
低減された低周波数ルミナンスを1fH遅延958を通し、遅
延した信号と遅延を受けない信号を回路960で平均する
ことにより形成される。1fH遅延出力もフレームメモリ
に記憶される。１フィールドから1/2線を差し引いた時
間の後に、1fH遅延出力はフィールド遅延された信号と
して読出される。これによって、運動のない領域で用い
られる時間的に補間された信号が与えられる。
フィールド遅延された信号は、再び、フレームメモリ
に記憶され、さらに１フィールドから1/2線を差し引い
た時間の後に、読出される。これによって、正味１フレ
ームの遅延が与えられることになる。フレーム遅延され
た信号は、運動検出器962で、サンプル毎のベースで遅
延を受けていない信号と比較される。８つの異なる運動
レベルを表す３ビット運動信号が生成される。この運動
信号も、フレームメモリに記憶され、１フィールド＋1/
2線の後に読出される。フィールド遅延された運動は、
遅延を受けていない運動と比較され、より大きい運動の
量を表す信号が回路978で選択される。この運動信号
は、８つの異なる段階で、空間的に補間された信号と時
間的に補間された信号との間を選択する「ソフトスイッ
チ」あるいは「フェーダ（fader）」966を制御するため
に用いられる。
に記憶され、さらに１フィールドから1/2線を差し引い
た時間の後に、読出される。これによって、正味１フレ
ームの遅延が与えられることになる。フレーム遅延され
た信号は、運動検出器962で、サンプル毎のベースで遅
延を受けていない信号と比較される。８つの異なる運動
レベルを表す３ビット運動信号が生成される。この運動
信号も、フレームメモリに記憶され、１フィールド＋1/
2線の後に読出される。フィールド遅延された運動は、
遅延を受けていない運動と比較され、より大きい運動の
量を表す信号が回路978で選択される。この運動信号
は、８つの異なる段階で、空間的に補間された信号と時
間的に補間された信号との間を選択する「ソフトスイッ
チ」あるいは「フェーダ（fader）」966を制御するため
に用いられる。
遅延を受けていない低周波数のルミナンス信号は、加
算点968でソフトスイッチの出力から減算されて、補間
された低周波数ルミナンスと入来低周波数ルミナンスと
の間の差を表す信号が生成される。この差信号は、前述
したように、別のスピードアップメモリ950に記憶され
る。
算点968でソフトスイッチの出力から減算されて、補間
された低周波数ルミナンスと入来低周波数ルミナンスと
の間の差を表す信号が生成される。この差信号は、前述
したように、別のスピードアップメモリ950に記憶され
る。
再帰型ノイズ低減回路942は第21図のブロック図に示
す形とすることができる。入力信号は、回路986によっ
て遅延された、出力の遅延された形のものから、加算点
980で減算される。遅延の値が適切に選ばれていれば、
ほとんどの信号に対して、入力は遅延出力とほぼ同じと
なり、その差は小さくなる。次いで、この差はリミタブ
ロック982を、制限を受けることなく通過する。（制限
作用を与えない時、リミタは7/8の利得を持つ。）リミ
タ出力が加算点984で回路の入力に加算されると、入力
信号の大部分は、遅延出力信号に置き換えられて、相殺
される。それによって、ノイズのような小さな変動は低
減される。入力が遅延された出力と大幅に異なるとき
は、制限作用が与えられる。その結果得られる出力は、
ほぼ入力に等しくなる。制限作用が起きる閾値は直列制
御バスによって調整可能で、ノイズ低減の量は０（０の
閾値）から任意所望の値まで変化させることができる。
す形とすることができる。入力信号は、回路986によっ
て遅延された、出力の遅延された形のものから、加算点
980で減算される。遅延の値が適切に選ばれていれば、
ほとんどの信号に対して、入力は遅延出力とほぼ同じと
なり、その差は小さくなる。次いで、この差はリミタブ
ロック982を、制限を受けることなく通過する。（制限
作用を与えない時、リミタは7/8の利得を持つ。）リミ
タ出力が加算点984で回路の入力に加算されると、入力
信号の大部分は、遅延出力信号に置き換えられて、相殺
される。それによって、ノイズのような小さな変動は低
減される。入力が遅延された出力と大幅に異なるとき
は、制限作用が与えられる。その結果得られる出力は、
ほぼ入力に等しくなる。制限作用が起きる閾値は直列制
御バスによって調整可能で、ノイズ低減の量は０（０の
閾値）から任意所望の値まで変化させることができる。
低周波数ルミナンスノイズ低減のためには、上述の回
路における遅延が１フレーム時間に等しくされる。従っ
て、静止画面上のノイズは時間低域通過フィルタによっ
て低減される。クロミナンスノイズ低減回路は、この回
路を２つカスケードしたもので構成される。一方の回路
は１サンプル時間（0.5μ秒）に等しい遅延を持ち、他
方の回路は１走査線時間（64μ秒）に等しい遅延を持
つ。第１の回路は水平方向にノイズを濾波し、第２の回
路が垂直方向にノイズを濾波する。
路における遅延が１フレーム時間に等しくされる。従っ
て、静止画面上のノイズは時間低域通過フィルタによっ
て低減される。クロミナンスノイズ低減回路は、この回
路を２つカスケードしたもので構成される。一方の回路
は１サンプル時間（0.5μ秒）に等しい遅延を持ち、他
方の回路は１走査線時間（64μ秒）に等しい遅延を持
つ。第１の回路は水平方向にノイズを濾波し、第２の回
路が垂直方向にノイズを濾波する。
回路900には、第27図に関して詳しく説明する1fH−2f
H変換器40を設けることもできる。従って、第27図から
の参照番号が、第20図の左下隅に繰り返して示されてい
る。この回路に使用されているタイミング信号は、表示
器の水平偏向周波数の1024倍に位相ロックされている32
MHz発振器238から取り出される。これを行うために、偏
向回路からのフライバック信号が2fH入力に供給され
る。外部Ｌ−Ｃ回路網974が32MHz発振器の中心周波数を
設定し、一方、外部Ｒ−Ｃループフィルタ406が位相ロ
ックグループ特性をセットする。内部タイミング信号
（クランプゲート、ブランキング等）の位相は、直列バ
スによって2fH入力に対して調整できる。入来線の開始
時にどの2fHパルスが生起し、また入来線の中間におい
てどれが生起するかを設定するために、1fH入力も必要
である。
H変換器40を設けることもできる。従って、第27図から
の参照番号が、第20図の左下隅に繰り返して示されてい
る。この回路に使用されているタイミング信号は、表示
器の水平偏向周波数の1024倍に位相ロックされている32
MHz発振器238から取り出される。これを行うために、偏
向回路からのフライバック信号が2fH入力に供給され
る。外部Ｌ−Ｃ回路網974が32MHz発振器の中心周波数を
設定し、一方、外部Ｒ−Ｃループフィルタ406が位相ロ
ックグループ特性をセットする。内部タイミング信号
（クランプゲート、ブランキング等）の位相は、直列バ
スによって2fH入力に対して調整できる。入来線の開始
時にどの2fHパルスが生起し、また入来線の中間におい
てどれが生起するかを設定するために、1fH入力も必要
である。
垂直パルス入力、例えば、fVm、がフィールドの開始
点を設定して、適切な線がフレームメモリに記憶される
ようにするために用いられる。垂直パルスの前縁とメモ
リ動作の開始点との間で経過する線の数は、バス指令に
よって調整可能である。水平偏向システムを駆動するた
めの内部2fH信号を発生する回路は既に説明した。1fH入
力に対する2fH出力の位相は直列バスを用いて調整する
ことが可能である。
点を設定して、適切な線がフレームメモリに記憶される
ようにするために用いられる。垂直パルスの前縁とメモ
リ動作の開始点との間で経過する線の数は、バス指令に
よって調整可能である。水平偏向システムを駆動するた
めの内部2fH信号を発生する回路は既に説明した。1fH入
力に対する2fH出力の位相は直列バスを用いて調整する
ことが可能である。
第22図には、偏向回路50が詳細に示されている。回路
500は、異なる表示フォーマットを実現するために必要
な垂直過走査の所要量に応じてラスタの垂直のサイズを
調整するために設けられている。線図的に示すように、
定電流源502が垂直ランプキャパシタ504を充電する一定
量の電流IRAMPを供給する。トランジスタ506が垂直ラン
プキャパシタに並列に結合されており、垂直リセット信
号に応じて、このキャパシタを周期的に放電させる。い
かなる調整もしなければ、電流IRAMPは、ラスタに最大
可能な垂直サイズを与える。これは、第１図（ａ）に示
すような、拡大４×３フォーマット表示比信号源により
ワイドスクリーン表示を満たすに必要とされる垂直過走
査の大きさに対応する。より小さな垂直ラスタサイズが
必要とされる場合は、可調整電流源508がIRAMPから可変
量の電流IADJを分流させて、垂直ランプキャパシタ504
をよりゆっくりと、より小さなピーク値まで充電する。
可変電流源508は、第49図に示されている垂直サイズ制
御回路1030によって生成された、例えば、アナログ形式
の、垂直サイズ調整信号に応答する。垂直サイズ調整回
路500は手動垂直サイズ調整回路510から独立しており、
この手動垂直サイズ調整は、ポテンショメータあるいは
背面パネル調整ノブによって行うことができる。いずれ
の場合でも、垂直偏向コイル512は適切な大きさの駆動
電流を受ける。水平偏向は、位相調整回路518、左右ピ
ン補正回路514、2fH位相ロックループ520及び水平出力
回路516によって与えられる。
500は、異なる表示フォーマットを実現するために必要
な垂直過走査の所要量に応じてラスタの垂直のサイズを
調整するために設けられている。線図的に示すように、
定電流源502が垂直ランプキャパシタ504を充電する一定
量の電流IRAMPを供給する。トランジスタ506が垂直ラン
プキャパシタに並列に結合されており、垂直リセット信
号に応じて、このキャパシタを周期的に放電させる。い
かなる調整もしなければ、電流IRAMPは、ラスタに最大
可能な垂直サイズを与える。これは、第１図（ａ）に示
すような、拡大４×３フォーマット表示比信号源により
ワイドスクリーン表示を満たすに必要とされる垂直過走
査の大きさに対応する。より小さな垂直ラスタサイズが
必要とされる場合は、可調整電流源508がIRAMPから可変
量の電流IADJを分流させて、垂直ランプキャパシタ504
をよりゆっくりと、より小さなピーク値まで充電する。
可変電流源508は、第49図に示されている垂直サイズ制
御回路1030によって生成された、例えば、アナログ形式
の、垂直サイズ調整信号に応答する。垂直サイズ調整回
路500は手動垂直サイズ調整回路510から独立しており、
この手動垂直サイズ調整は、ポテンショメータあるいは
背面パネル調整ノブによって行うことができる。いずれ
の場合でも、垂直偏向コイル512は適切な大きさの駆動
電流を受ける。水平偏向は、位相調整回路518、左右ピ
ン補正回路514、2fH位相ロックループ520及び水平出力
回路516によって与えられる。
第25図には、RGBインタフェース60がより詳しく示さ
れている。最終的に表示される信号が、1fH−2fH変換器
40の出力と外部RGB入力から選択される。ここで述べる
ワイドスクリーンテレビジョンを説明するために、外部
RGB入力をワイドフォーマット表示比の順次走査源であ
るとする。外部RGB信号とビデオ信号入力部20からの複
合ブランキング信号が第26図に詳細に示すRGB−YUV変換
器610に入力される。外部RGB信号に対する外部2fH複合
同期信号が外部同期信号分離器600に入力される。垂直
同期信号の選択はスイッチ608によって行われる。水平
同期信号の選択はスイッチ604によって行われる。ビデ
オ信号の選択はスイッチ606によって行われる。スイッ
チ604、606、608の各々はWSP μP340によって生成され
る内部／外部制御信号に応答する。内部ビデオ源を選択
するか外部ビデオ源を選択するかは、利用者の選択であ
る。しかし、外部RGB源が接続されていない、あるい
は、ターンオンされていない時に、使用者が不用意にそ
のような外部源を選択した場合、あるいは、外部源がな
くなった場合は、垂直ラスタが崩れ、陰極線管に重大な
損傷を生じさせる可能性がある。そこで、外部同期検出
器602が外部同期信号の存在を検出する。この信号がな
い場合には、スイッチ無効化制御信号が各スイッチ60
4、605、608に送られ、外部RGB源からの信号がない時
に、このような外部RGB源が選択されることを防止す
る。RGB−YUV変換器610も、WSP μP340から色調及びカ
ラー制御信号を受ける。
れている。最終的に表示される信号が、1fH−2fH変換器
40の出力と外部RGB入力から選択される。ここで述べる
ワイドスクリーンテレビジョンを説明するために、外部
RGB入力をワイドフォーマット表示比の順次走査源であ
るとする。外部RGB信号とビデオ信号入力部20からの複
合ブランキング信号が第26図に詳細に示すRGB−YUV変換
器610に入力される。外部RGB信号に対する外部2fH複合
同期信号が外部同期信号分離器600に入力される。垂直
同期信号の選択はスイッチ608によって行われる。水平
同期信号の選択はスイッチ604によって行われる。ビデ
オ信号の選択はスイッチ606によって行われる。スイッ
チ604、606、608の各々はWSP μP340によって生成され
る内部／外部制御信号に応答する。内部ビデオ源を選択
するか外部ビデオ源を選択するかは、利用者の選択であ
る。しかし、外部RGB源が接続されていない、あるい
は、ターンオンされていない時に、使用者が不用意にそ
のような外部源を選択した場合、あるいは、外部源がな
くなった場合は、垂直ラスタが崩れ、陰極線管に重大な
損傷を生じさせる可能性がある。そこで、外部同期検出
器602が外部同期信号の存在を検出する。この信号がな
い場合には、スイッチ無効化制御信号が各スイッチ60
4、605、608に送られ、外部RGB源からの信号がない時
に、このような外部RGB源が選択されることを防止す
る。RGB−YUV変換器610も、WSP μP340から色調及びカ
ラー制御信号を受ける。
RGB−YUV変換器610は第26図に詳細に示されている。R
GB信号の同期成分は、それぞれ、回路612、614及び616
によって取り出される。これらの信号は加算回路618、6
20及び622によって代数的に組合わされて、Ｒ−Ｙ
（Ｕ）、Ｂ−Ｙ（Ｖ）及びＹ信号が画定される。ビット
速度乗算器628と634が、Ｒ−Ｙ及びＢ−Ｙフェーザ（ph
aser）に必ずしも適切なものではないかもしれないが、
Ｒ−ＹとＢ−Ｙ信号の位相を、これらの信号の実効的な
カラーを変えるように変化させる。同様に、ビット速度
乗算器640と638が、適切なフェーザ角からずれるかもし
れないが、Ｒ−Ｙ及びＢ−Ｙ信号の位相を変えて、実効
的な色調を変化させる。カラー及び色調制御信号は、シ
ャーシのマイクロプロセッサに応答するWSP μP340に
よって生成することが出来る。このようにすると、余分
な付加回路を設けることなく、またRGB信号源を調整す
る必要もなしに、外部RGB信号のカラー及び色調特性の
制御が便利に行える。
GB信号の同期成分は、それぞれ、回路612、614及び616
によって取り出される。これらの信号は加算回路618、6
20及び622によって代数的に組合わされて、Ｒ−Ｙ
（Ｕ）、Ｂ−Ｙ（Ｖ）及びＹ信号が画定される。ビット
速度乗算器628と634が、Ｒ−Ｙ及びＢ−Ｙフェーザ（ph
aser）に必ずしも適切なものではないかもしれないが、
Ｒ−ＹとＢ−Ｙ信号の位相を、これらの信号の実効的な
カラーを変えるように変化させる。同様に、ビット速度
乗算器640と638が、適切なフェーザ角からずれるかもし
れないが、Ｒ−Ｙ及びＢ−Ｙ信号の位相を変えて、実効
的な色調を変化させる。カラー及び色調制御信号は、シ
ャーシのマイクロプロセッサに応答するWSP μP340に
よって生成することが出来る。このようにすると、余分
な付加回路を設けることなく、またRGB信号源を調整す
る必要もなしに、外部RGB信号のカラー及び色調特性の
制御が便利に行える。
適切に規定された黒のレベルに対して7.5IREのＹ信号
の差がある。ブランキングオフセット回路648が補正の
ために7.5IREのレベルシフトを挿入する。KEY信号が、
垂直同期信号の後縁の後で有効ビデオの開始前に、ビデ
オ信号のフロントポーチで生成される制御信号である。
このKEY信号は回路646におけるクランピングがいつ行わ
れるかを設定する。遅延回路624と626が、後になってカ
ラー及び色調制御指令に応じて変動するかも知れない
が、Ｒ−Ｙ、Ｂ−Ｙ及びＹ信号の正しい位相関係を設定
する。
の差がある。ブランキングオフセット回路648が補正の
ために7.5IREのレベルシフトを挿入する。KEY信号が、
垂直同期信号の後縁の後で有効ビデオの開始前に、ビデ
オ信号のフロントポーチで生成される制御信号である。
このKEY信号は回路646におけるクランピングがいつ行わ
れるかを設定する。遅延回路624と626が、後になってカ
ラー及び色調制御指令に応じて変動するかも知れない
が、Ｒ−Ｙ、Ｂ−Ｙ及びＹ信号の正しい位相関係を設定
する。
発明の構成によるワイドスクリーンテレビジョンであ
って、1fH水平走査で動作するようにされたものが第４
図に示されており、全体を11で示してある。第２図に示
すテレビジョン10の相当部分と実質的に対応するテレビ
ジョン11の部分には同じ参照番号が付されている。テレ
ビジョン11は、概略的に言えば、ビデオ信号入力部21、
シャーシまたはTVマイクロプロセッサ216、ワイドスク
リーンプロセッサ31、水平偏向回路52、垂直偏向回路5
6、RGBマトリクス241、映像管駆動回路242、直視型また
は投写型管244、及び、電源70を含んでいる。1fH−2fH
変換器及びRGBインタフェースは用いられていない。従
って、外部ワイドフォーマット表示比のRGB信号を2fH走
査周波数で表示する手段はない。種々の回路の異なる機
能ブロックへのグループ化は、説明の便宜を図るための
ものであって、このような回路相互間の物理的位置関係
を限定することを意図するものではない。
って、1fH水平走査で動作するようにされたものが第４
図に示されており、全体を11で示してある。第２図に示
すテレビジョン10の相当部分と実質的に対応するテレビ
ジョン11の部分には同じ参照番号が付されている。テレ
ビジョン11は、概略的に言えば、ビデオ信号入力部21、
シャーシまたはTVマイクロプロセッサ216、ワイドスク
リーンプロセッサ31、水平偏向回路52、垂直偏向回路5
6、RGBマトリクス241、映像管駆動回路242、直視型また
は投写型管244、及び、電源70を含んでいる。1fH−2fH
変換器及びRGBインタフェースは用いられていない。従
って、外部ワイドフォーマット表示比のRGB信号を2fH走
査周波数で表示する手段はない。種々の回路の異なる機
能ブロックへのグループ化は、説明の便宜を図るための
ものであって、このような回路相互間の物理的位置関係
を限定することを意図するものではない。
ビデオ信号入力部21は、異なるビデオ源からの複数の
複合ビデオ信号を受信するようにされている。ビデオ信
号は主ビデオ信号及び副ビデオ信号として、選択的に切
換えることができる。RFスイッチ204は２つのアンテナ
入力ANT1とANT2を持っている。これらの入力は無線放送
アンテナによる受信とケーブルからの受信の両方のため
の入力を表わす。RFスイッチ204は、第１のチューナ206
と第２のチューナ208に、どちらのアンテナ入力を供給
するかを制御する。第１のチューナ206の出力は、ワン
チップ203への入力となる。ワンチップ203は、同調制
御、水平及び垂直偏向制御、ビデオ制御に関係する多数
の機能を果たす。図示のワンチップは産業用のTA8680で
ある。第１のチューナ206からの信号からワンチップで
生成されたベースバンドビデオ信号VIDEO OUTはビデオ
スイッチ200とワイドスクリーンプロセッサ31のTV1入力
への入力となる。ビデオスイッチ200への他のベースバ
ンドビデオ入力はAUX1とAUX2で示されている。これらの
入力は、ビデオカメラ、ビデオレコーダ等に用いること
ができる。シャーシまたはTVマイクロプロセッサ216に
よって制御されるビデオスイッチ200の出力はSWITCHED
VIDEOと示されている。このSWITCHED VIDEOはワイド
スクリーンプロセッサ31へ別の入力として供給される。
複合ビデオ信号を受信するようにされている。ビデオ信
号は主ビデオ信号及び副ビデオ信号として、選択的に切
換えることができる。RFスイッチ204は２つのアンテナ
入力ANT1とANT2を持っている。これらの入力は無線放送
アンテナによる受信とケーブルからの受信の両方のため
の入力を表わす。RFスイッチ204は、第１のチューナ206
と第２のチューナ208に、どちらのアンテナ入力を供給
するかを制御する。第１のチューナ206の出力は、ワン
チップ203への入力となる。ワンチップ203は、同調制
御、水平及び垂直偏向制御、ビデオ制御に関係する多数
の機能を果たす。図示のワンチップは産業用のTA8680で
ある。第１のチューナ206からの信号からワンチップで
生成されたベースバンドビデオ信号VIDEO OUTはビデオ
スイッチ200とワイドスクリーンプロセッサ31のTV1入力
への入力となる。ビデオスイッチ200への他のベースバ
ンドビデオ入力はAUX1とAUX2で示されている。これらの
入力は、ビデオカメラ、ビデオレコーダ等に用いること
ができる。シャーシまたはTVマイクロプロセッサ216に
よって制御されるビデオスイッチ200の出力はSWITCHED
VIDEOと示されている。このSWITCHED VIDEOはワイド
スクリーンプロセッサ31へ別の入力として供給される。
第５図を参照すると、スイッチSW1ワイドスクリーン
プロセッサは、Y/Cデコーダ210への入力となるSEL COM
P OUTビデオ信号として、TV1信号とSWITCHED VIDEO信
号の一方を選択する。Y/Cデコーダ210は適応型線くし形
フィルタの形で実現できる。Y/Cデコーダ210へは、さら
に別のビデオ源S1も入力される。信号源S1はＳ−VHS源
を表わし、別々のルミナンス信号及びクロミナンス信号
から成っている。いくつかの適応型線くし形フィルタで
Y/Cデコーダの一部として組込まれているような、ある
いは、別のスイッチとして実現してもよいスイッチがTV
マイクロプロセッサ216に応答して、Y_M及びC_INとして
示した出力として、一対のルミナンス及びクロミナンス
信号を選択する。選択された対をなすルミナンス及びク
ロミナンス信号は、その後は、主信号として見なされ、
主信号路に沿って処理される。ワイドスクリーンプロセ
ッサ中のデコーダ／復調器が色差信号U_MとV_Mを生成す
る。Y_M、U_M及びV_M信号は、その後のゲートアレー300
における信号処理のために、ワイドスクリーンプロセッ
サでデジタル形式に変換する。
プロセッサは、Y/Cデコーダ210への入力となるSEL COM
P OUTビデオ信号として、TV1信号とSWITCHED VIDEO信
号の一方を選択する。Y/Cデコーダ210は適応型線くし形
フィルタの形で実現できる。Y/Cデコーダ210へは、さら
に別のビデオ源S1も入力される。信号源S1はＳ−VHS源
を表わし、別々のルミナンス信号及びクロミナンス信号
から成っている。いくつかの適応型線くし形フィルタで
Y/Cデコーダの一部として組込まれているような、ある
いは、別のスイッチとして実現してもよいスイッチがTV
マイクロプロセッサ216に応答して、Y_M及びC_INとして
示した出力として、一対のルミナンス及びクロミナンス
信号を選択する。選択された対をなすルミナンス及びク
ロミナンス信号は、その後は、主信号として見なされ、
主信号路に沿って処理される。ワイドスクリーンプロセ
ッサ中のデコーダ／復調器が色差信号U_MとV_Mを生成す
る。Y_M、U_M及びV_M信号は、その後のゲートアレー300
における信号処理のために、ワイドスクリーンプロセッ
サでデジタル形式に変換する。
機能的にはワイドスクリーンプロセッサ31の一部と定
義される第２のチューナ208がベースバンドビデオ信号T
V2を生成する。スイッチSW2が、Y/Cデコーダ220への入
力として、TV2信号とSWITCHED VIDEO信号の１つを選
ぶ。Y/Cデコーダ220は適応型線くし形フィルタとして実
施できる。スイッチSW3とSW4が、Y/Cデコーダ220のルミ
ナンス及びクロミナンス出力と、それぞれY_EXT/C_EXT
及びY_M,C_IN、で示す外部ビデオ源のルミナンス及びク
ロミナンス信号の一方を選択する。Y_EXT/C_EXT信号
は、Ｓ−VHS入力S1に対応する。Y/Cデコーダ220とスイ
ッチSW3とSW4は、いくつかの適応型線くし形フィルタで
行われているように、組合わせてもよい。スイッチSW3
とSW4の出力は、この後は、副信号と考えられて、副信
号路に沿って処理される。選択されたルミナンス出力は
Y_Aとして示されている。選択されたクロミナンスは色
差信号U_AとV_Aに変換される。Y_A信号、U_A信号及びV_
A信号は、その後の信号処理のためにデジタル形式に変
換される。主及び副信号路中でビデオ信号源の切換えを
行う構成により、異なる画面表示フォーマットの異なる
部分についてのビデオ源選択をどのようにするかについ
ての融通性が大きくなる。
義される第２のチューナ208がベースバンドビデオ信号T
V2を生成する。スイッチSW2が、Y/Cデコーダ220への入
力として、TV2信号とSWITCHED VIDEO信号の１つを選
ぶ。Y/Cデコーダ220は適応型線くし形フィルタとして実
施できる。スイッチSW3とSW4が、Y/Cデコーダ220のルミ
ナンス及びクロミナンス出力と、それぞれY_EXT/C_EXT
及びY_M,C_IN、で示す外部ビデオ源のルミナンス及びク
ロミナンス信号の一方を選択する。Y_EXT/C_EXT信号
は、Ｓ−VHS入力S1に対応する。Y/Cデコーダ220とスイ
ッチSW3とSW4は、いくつかの適応型線くし形フィルタで
行われているように、組合わせてもよい。スイッチSW3
とSW4の出力は、この後は、副信号と考えられて、副信
号路に沿って処理される。選択されたルミナンス出力は
Y_Aとして示されている。選択されたクロミナンスは色
差信号U_AとV_Aに変換される。Y_A信号、U_A信号及びV_
A信号は、その後の信号処理のためにデジタル形式に変
換される。主及び副信号路中でビデオ信号源の切換えを
行う構成により、異なる画面表示フォーマットの異なる
部分についてのビデオ源選択をどのようにするかについ
ての融通性が大きくなる。
ワイドスクリーンプロセッサ30は、副ビデオ信号の特
殊な信号処理を行う画面内画面（ピクチャ・イン・ピク
チャ）プロセッサ320を含んでいる。画面内画面という
用語は、時には、PIPあるいはピクス・イン・ピクス（p
ix−in pix）と省略される。ゲートアレー300が、第１
図（ｂ）〜第１図（ｉ）の例で示されているような、種
々の表示フォーマットで主及び副ビデオ信号データを組
合わせる。画面内画面プロセッサ320とゲートアレー300
はワイドスクリーンマイクロプロセッサ（WSP μＰ）3
40の制御下にある。マイクロプロセッサ340は、直列バ
スを介してTVマイクロプロセッサ216に応動する。この
直列バスは、データ信号、クロック信号、イネーブル信
号及びリセット信号用の４本の信号ラインを含むんでい
る。ワイドスクリーンプロセッサ30は、また、３レベル
のサンドキャッスル（砂で作った城）信号として複合垂
直ブランキング／リセット信号（COMPOSITE VERTICAL
BLANKING/RESET signal）を発生する。あるいは、垂
直ブランキング信号とリセット信号は別々の信号として
生成してもよい。複合ブランキング信号はビデオ信号入
力部によってRGBインタフェースに供給される。
殊な信号処理を行う画面内画面（ピクチャ・イン・ピク
チャ）プロセッサ320を含んでいる。画面内画面という
用語は、時には、PIPあるいはピクス・イン・ピクス（p
ix−in pix）と省略される。ゲートアレー300が、第１
図（ｂ）〜第１図（ｉ）の例で示されているような、種
々の表示フォーマットで主及び副ビデオ信号データを組
合わせる。画面内画面プロセッサ320とゲートアレー300
はワイドスクリーンマイクロプロセッサ（WSP μＰ）3
40の制御下にある。マイクロプロセッサ340は、直列バ
スを介してTVマイクロプロセッサ216に応動する。この
直列バスは、データ信号、クロック信号、イネーブル信
号及びリセット信号用の４本の信号ラインを含むんでい
る。ワイドスクリーンプロセッサ30は、また、３レベル
のサンドキャッスル（砂で作った城）信号として複合垂
直ブランキング／リセット信号（COMPOSITE VERTICAL
BLANKING/RESET signal）を発生する。あるいは、垂
直ブランキング信号とリセット信号は別々の信号として
生成してもよい。複合ブランキング信号はビデオ信号入
力部によってRGBインタフェースに供給される。
主信号の水平及び垂直同期信号成分は、ワイドスクリ
ーンプロセッサの一部を形成する復調器288の一部を構
成する同期分離器286で生成される。水平同期成分は1fH
位相ロックループ290の入力となる。副ビデオ信号の水
平及び垂直同期信号はワイドスクリーンプロセッサ31の
同期分離器250によって生成される。水平偏向回路52はW
SP μP340からの左右ピン調整信号及び水平位相制御信
号に応答して、ワンチップと協働して動作する。垂直偏
向回路56は垂直サイズ制御回路54に応答する。垂直サイ
ズ制御回路54はWSP μP340からの垂直サイズ制御信号
に応答し、上述した2fHシャーシの垂直サイズ制御と同
様に動作する。
ーンプロセッサの一部を形成する復調器288の一部を構
成する同期分離器286で生成される。水平同期成分は1fH
位相ロックループ290の入力となる。副ビデオ信号の水
平及び垂直同期信号はワイドスクリーンプロセッサ31の
同期分離器250によって生成される。水平偏向回路52はW
SP μP340からの左右ピン調整信号及び水平位相制御信
号に応答して、ワンチップと協働して動作する。垂直偏
向回路56は垂直サイズ制御回路54に応答する。垂直サイ
ズ制御回路54はWSP μP340からの垂直サイズ制御信号
に応答し、上述した2fHシャーシの垂直サイズ制御と同
様に動作する。
ワイドスクリーンプロセッサ31を第５図により詳細に
示す。ワイドスクリーンプロセッサの主要な成分は、ゲ
ートアレー300、画面内画面回路301、アナログ−デジタ
ル変換器とデジタル−アナログ変換器、第２のチューナ
208、ワイドスクリーンプロセッサ・マイクロプロセッ
サ340及びワイドスクリーン出力エンコーダ227である。
1fHおよび2fHシャーシの両方に共通のワイドスクリーン
プロセッサの詳細な部分、例えば、PIP回路、が第６図
に示されている。PIP回路301の重要な部分を構成する画
面内画面プロセッサ320は第７図により詳細に示されて
いる。また、第８図には、ゲートアレー300がより詳細
に示されている。第３図に示した、主及び副信号路の部
分を構成する多数の素子については、既に詳細に記述し
た。多数の他の素子、例えば、第２のチューナ208、WSP
μP340及びインタフェース出力、アナログ−デジタル
変換器及びデジタル−アナログ変換器、ゲートアレー30
0、PIP回路301、及びPLL374は実質的に第３図に関して
説明したと同様に動作する。従って、その詳細は繰り返
さない。
示す。ワイドスクリーンプロセッサの主要な成分は、ゲ
ートアレー300、画面内画面回路301、アナログ−デジタ
ル変換器とデジタル−アナログ変換器、第２のチューナ
208、ワイドスクリーンプロセッサ・マイクロプロセッ
サ340及びワイドスクリーン出力エンコーダ227である。
1fHおよび2fHシャーシの両方に共通のワイドスクリーン
プロセッサの詳細な部分、例えば、PIP回路、が第６図
に示されている。PIP回路301の重要な部分を構成する画
面内画面プロセッサ320は第７図により詳細に示されて
いる。また、第８図には、ゲートアレー300がより詳細
に示されている。第３図に示した、主及び副信号路の部
分を構成する多数の素子については、既に詳細に記述し
た。多数の他の素子、例えば、第２のチューナ208、WSP
μP340及びインタフェース出力、アナログ−デジタル
変換器及びデジタル−アナログ変換器、ゲートアレー30
0、PIP回路301、及びPLL374は実質的に第３図に関して
説明したと同様に動作する。従って、その詳細は繰り返
さない。
主ビデオ信号はY_M及びC_INとして示した信号として
アナログ形式でワイドスクリーンプロセッサに供給され
る。信号C_INは復調器288によって色差信号U_M及びV_M
にデコードされる。これらの主信号は、第６図により詳
しく示すアナログーデジタル変換器342と346によって、
アナログ形式からデジタル形式に変換される。副ビデオ
データも、Y_A、U_A及びV_Aとして示した信号として、
アナログ形式でかつYUVフォーマットで供給される。PIP
回路301において、これらの副信号はデジタル形式に変
換され、データ圧縮され、主信号との同期のためにフィ
ールドメモリに記憶され、選択された画面表示フォーマ
ットに必要とされる時に、主信号と、例えば、線対線ベ
ースでマルチプレクスすることによって、組合わせるた
めにゲートアレー300に供給される。PIP回路の動作は第
６図を参照して、さらに詳しく説明される。PIP回路及
び／またはゲートアレーには、データ圧縮をした場合で
も、副データの解像度を増強する手段を設けてもよい。
Ｙ、Ｕ、Ｖで示したアナログ形式の信号はエンコーダ22
7に供給され、ワイドフォーマット比の出力信号Y_OUT_E
XT/C_OUT_EXTが形成される。これらの信号は、この場合
は、ワンチップ203へ入力される。エンコーダ227はゲー
トアレーからはC_SYNC_MN信号のみを受けとる。スイッ
チSW5が、アナログ−デジタル変換器への入力として、Y
_MとC_SYNC_AUXの一方を選択する。ワンチップはRGBマ
トリクス241に対するYUVフォーマット信号を生成する。
RGBマトリクス241は、Y_OUT_EXT信号とC_OUT_EXTからRG
Bフォーマット信号を映像管駆動回路242に供給する。
アナログ形式でワイドスクリーンプロセッサに供給され
る。信号C_INは復調器288によって色差信号U_M及びV_M
にデコードされる。これらの主信号は、第６図により詳
しく示すアナログーデジタル変換器342と346によって、
アナログ形式からデジタル形式に変換される。副ビデオ
データも、Y_A、U_A及びV_Aとして示した信号として、
アナログ形式でかつYUVフォーマットで供給される。PIP
回路301において、これらの副信号はデジタル形式に変
換され、データ圧縮され、主信号との同期のためにフィ
ールドメモリに記憶され、選択された画面表示フォーマ
ットに必要とされる時に、主信号と、例えば、線対線ベ
ースでマルチプレクスすることによって、組合わせるた
めにゲートアレー300に供給される。PIP回路の動作は第
６図を参照して、さらに詳しく説明される。PIP回路及
び／またはゲートアレーには、データ圧縮をした場合で
も、副データの解像度を増強する手段を設けてもよい。
Ｙ、Ｕ、Ｖで示したアナログ形式の信号はエンコーダ22
7に供給され、ワイドフォーマット比の出力信号Y_OUT_E
XT/C_OUT_EXTが形成される。これらの信号は、この場合
は、ワンチップ203へ入力される。エンコーダ227はゲー
トアレーからはC_SYNC_MN信号のみを受けとる。スイッ
チSW5が、アナログ−デジタル変換器への入力として、Y
_MとC_SYNC_AUXの一方を選択する。ワンチップはRGBマ
トリクス241に対するYUVフォーマット信号を生成する。
RGBマトリクス241は、Y_OUT_EXT信号とC_OUT_EXTからRG
Bフォーマット信号を映像管駆動回路242に供給する。
第６図は、第３図と第５図にそれぞれ示した1fH及び2
fHシャーシの両方に共通のワイドスクリーンプロセッサ
30と31をさらに詳細に示すブロック図である。Y_A、U_A
及びV_A信号が、解像度処理回路370を含むことのできる
画面内画面プロセッサ320の入力となる。この発明の態
様によるワイドスクリーンテレビジョンは、ビデオの伸
張及び圧縮ができる。第１図にその一部を示した種々の
複合表示フォーマットにより実現される特殊効果は画面
内画面プロセッサ320によって生成される。このプロセ
ッサ320は、解像度処理回路370からの解像度処理された
データ信号Y_RP、U_RP及びV_RPを受信するように構成で
きる。解像度処理は常に利用されるわけではなく、選択
された表示フォーマット中に行われる。第７図に、画面
内画面プロセッサ320がさらに詳細に示されている。画
面内画面プロセッサ320の主要成分は、アナログ−デジ
タル変換器部322、入力部324、高速スイッチ（FSW）及
びバス部326、タイミング及び制御部328、及びデジタル
−アナログ変換部330である。タイミング及び制御部328
の詳細が第14図に示されている。
fHシャーシの両方に共通のワイドスクリーンプロセッサ
30と31をさらに詳細に示すブロック図である。Y_A、U_A
及びV_A信号が、解像度処理回路370を含むことのできる
画面内画面プロセッサ320の入力となる。この発明の態
様によるワイドスクリーンテレビジョンは、ビデオの伸
張及び圧縮ができる。第１図にその一部を示した種々の
複合表示フォーマットにより実現される特殊効果は画面
内画面プロセッサ320によって生成される。このプロセ
ッサ320は、解像度処理回路370からの解像度処理された
データ信号Y_RP、U_RP及びV_RPを受信するように構成で
きる。解像度処理は常に利用されるわけではなく、選択
された表示フォーマット中に行われる。第７図に、画面
内画面プロセッサ320がさらに詳細に示されている。画
面内画面プロセッサ320の主要成分は、アナログ−デジ
タル変換器部322、入力部324、高速スイッチ（FSW）及
びバス部326、タイミング及び制御部328、及びデジタル
−アナログ変換部330である。タイミング及び制御部328
の詳細が第14図に示されている。
画面内画面プロセッサ320は、例えば、トムソン・コ
ンシューマ・エレクトロニクス・インコーポレーテッド
により開発された基本CPIPチップを改良したものとして
実施できる。この基本CPIPチップの詳細は、インディア
ナ州インディアナポリスのトムソン・コンシューマ・エ
レクトロニクス・インコーポレーテッドから発行されて
いる「The CTC 140 Picture in Picture（CPIP）Techni
cal Training Manual（CTC 140画面内画面（CPIP）技術
トレーニング マニュアル）」に記載されている。多数
の特徴あるいは特殊効果が可能である。次はその一例で
ある。基本的な特殊効果は、第１図（ｃ）に示すよう
な、大きい画面上に小さい画面が置かれたものである。
これらの大小の画面は同じビデオ信号あるいは別のビデ
オ信号からでもよく、また、入れ換えもできる。一般
に、オーディオ信号は常に大きい画面に対応するように
切換えられる。小画面はスクリーン上の任意の位置に動
かすこともできるし、あるいは、多数の予め定められた
位置に移させることができる。ズーム効果は、小画面の
サイズを、例えば、多数の予め設定されたサイズの任意
のものへ大きくしたり小さくする。ある点において、例
えば、第１図（ｄ）に示す表示フォーマットの場合、大
小の画面は同じ大きさとなる。
ンシューマ・エレクトロニクス・インコーポレーテッド
により開発された基本CPIPチップを改良したものとして
実施できる。この基本CPIPチップの詳細は、インディア
ナ州インディアナポリスのトムソン・コンシューマ・エ
レクトロニクス・インコーポレーテッドから発行されて
いる「The CTC 140 Picture in Picture（CPIP）Techni
cal Training Manual（CTC 140画面内画面（CPIP）技術
トレーニング マニュアル）」に記載されている。多数
の特徴あるいは特殊効果が可能である。次はその一例で
ある。基本的な特殊効果は、第１図（ｃ）に示すよう
な、大きい画面上に小さい画面が置かれたものである。
これらの大小の画面は同じビデオ信号あるいは別のビデ
オ信号からでもよく、また、入れ換えもできる。一般
に、オーディオ信号は常に大きい画面に対応するように
切換えられる。小画面はスクリーン上の任意の位置に動
かすこともできるし、あるいは、多数の予め定められた
位置に移させることができる。ズーム効果は、小画面の
サイズを、例えば、多数の予め設定されたサイズの任意
のものへ大きくしたり小さくする。ある点において、例
えば、第１図（ｄ）に示す表示フォーマットの場合、大
小の画面は同じ大きさとなる。
単一画面モード、例えば、第１図（ｂ）、第１図
（ｅ）あるいは第１図（ｆ）に示すモードの場合、使用
者は、その単一画面の内容を、例えば、1.0:1〜5.0:1の
比の範囲でステップ状にズーム・インすることができ
る。ズームモードでは、使用者は画面内容をサーチし、
あるいは、パンして、スクリーン上の画像を画面の異な
る領域内で動かすことができる。いずれの場合でも、小
さい画面、大きい画面あるいはズームした画面を静止画
面（静止画面フォーマット）として表示できる。この機
能により、ビデオの最後の９フレームを繰返しスクリー
ン上に表示するストロボフォーマットが可能となる。フ
レームの繰返し率は、１秒につき30フレームから０フレ
ームまで変えることができる。
（ｅ）あるいは第１図（ｆ）に示すモードの場合、使用
者は、その単一画面の内容を、例えば、1.0:1〜5.0:1の
比の範囲でステップ状にズーム・インすることができ
る。ズームモードでは、使用者は画面内容をサーチし、
あるいは、パンして、スクリーン上の画像を画面の異な
る領域内で動かすことができる。いずれの場合でも、小
さい画面、大きい画面あるいはズームした画面を静止画
面（静止画面フォーマット）として表示できる。この機
能により、ビデオの最後の９フレームを繰返しスクリー
ン上に表示するストロボフォーマットが可能となる。フ
レームの繰返し率は、１秒につき30フレームから０フレ
ームまで変えることができる。
この発明の別の構成によるワイドスクリーンテレビジ
ョンで使用される画面内画面プロセッサは上述した基本
的なCPIPチップの現在の構成とは異なる。基本的CPIPチ
ップを16×９スクリーンを有するテレビジョンと使用す
る場合で、ビデオスピードアップ回路を用いない場合
は、広い16×９スクリーンを走査することによって、実
効的に水平方向に4/3倍の拡大が生じ、そのために、ア
スペクト比歪みが生じてしまう。画面中の事物は水平方
向に細長くなる。外部スピードアップ回路を用いた場合
は、アスペクト比歪みは生じないが、画面がスクリーン
全体に表示されない。
ョンで使用される画面内画面プロセッサは上述した基本
的なCPIPチップの現在の構成とは異なる。基本的CPIPチ
ップを16×９スクリーンを有するテレビジョンと使用す
る場合で、ビデオスピードアップ回路を用いない場合
は、広い16×９スクリーンを走査することによって、実
効的に水平方向に4/3倍の拡大が生じ、そのために、ア
スペクト比歪みが生じてしまう。画面中の事物は水平方
向に細長くなる。外部スピードアップ回路を用いた場合
は、アスペクト比歪みは生じないが、画面がスクリーン
全体に表示されない。
通常のテレビジョンで使用されているような基本CPIP
チップを基にした既存の画面内画面プロセッサは、ある
望ましくない結果を伴う特別な態様で動作させられる。
入来ビデオは、主ビデオ源の水平同期信号にロックされ
た640fHのクロックでサンプルされる。即ち、CPIPチッ
プに関連するビデオRAMに記憶さたたデータは、入来す
る副ビデオ源に対しオーソゴナルに（orthogonally）に
サンプルされない。これが基本CPIP法によるフィールド
同期に対する根本的な制限である。入力サンプリング率
の非オーソゴナルな性質のために、サンプルされたデー
タにスキューエラーが生じてしまう。この制限は、ビデ
オRAMを、データの書込みと読出しに同じクロックを使
わねばならないCPIPチップと共に用いた結果である。例
えばビデオRAM350のようなビデオRAMからのデータが表
示される時は、スキューエラーは、画面の垂直端縁に沿
ったランダムなジッタとして現れ、一般には、非常に不
快であると考えられる。
チップを基にした既存の画面内画面プロセッサは、ある
望ましくない結果を伴う特別な態様で動作させられる。
入来ビデオは、主ビデオ源の水平同期信号にロックされ
た640fHのクロックでサンプルされる。即ち、CPIPチッ
プに関連するビデオRAMに記憶さたたデータは、入来す
る副ビデオ源に対しオーソゴナルに（orthogonally）に
サンプルされない。これが基本CPIP法によるフィールド
同期に対する根本的な制限である。入力サンプリング率
の非オーソゴナルな性質のために、サンプルされたデー
タにスキューエラーが生じてしまう。この制限は、ビデ
オRAMを、データの書込みと読出しに同じクロックを使
わねばならないCPIPチップと共に用いた結果である。例
えばビデオRAM350のようなビデオRAMからのデータが表
示される時は、スキューエラーは、画面の垂直端縁に沿
ったランダムなジッタとして現れ、一般には、非常に不
快であると考えられる。
基本CPIPチップと異なり、この発明の構成に従う画面
内画面プロセッサ320は、複数の選択可能な表示モード
の１つで、ビデオデータを非対称に圧縮するように変更
されている。この動作モードでは、画面は水平方向に4:
1で圧縮され、垂直方向には3:1で圧縮される。この非対
称圧縮モードにより、アスペクト比歪みを有する画面が
生成されて、ビデオRAMに記憶される。画面中の事物は
水平方向に詰め込まれる。しかし、これらの画面が通常
の通り、例えば、チャンネル走査モードで、読出され
て、16×９フォーマット表示比スクリーン上に表示され
ると、画面は正しく見える。この画面はスクリーンを満
たし、アスペクト比歪みはない。この発明のこの態様に
よる非対称圧縮モードを用いると、外部スピードアップ
回路を用いることなく、16×９のスクリーン上に特別の
表示フォーマットを生成することが可能となる。
内画面プロセッサ320は、複数の選択可能な表示モード
の１つで、ビデオデータを非対称に圧縮するように変更
されている。この動作モードでは、画面は水平方向に4:
1で圧縮され、垂直方向には3:1で圧縮される。この非対
称圧縮モードにより、アスペクト比歪みを有する画面が
生成されて、ビデオRAMに記憶される。画面中の事物は
水平方向に詰め込まれる。しかし、これらの画面が通常
の通り、例えば、チャンネル走査モードで、読出され
て、16×９フォーマット表示比スクリーン上に表示され
ると、画面は正しく見える。この画面はスクリーンを満
たし、アスペクト比歪みはない。この発明のこの態様に
よる非対称圧縮モードを用いると、外部スピードアップ
回路を用いることなく、16×９のスクリーン上に特別の
表示フォーマットを生成することが可能となる。
第14図は、例えば、上述したCPIPチップを変更した画
面内画面プロセッサのタイミング及び制御部328のブロ
ック図であり、このタイミング及び制御部328は、複数
の選択可能な表示モードの１つとしての非対称圧縮を行
うためのデシメーション（decimation）回路328Cを含ん
でいる。残りの表示モードは異なるサイズの副画面を生
成できる。水平及び垂直デシメーション回路の各々はWS
P μP340の制御の下に値のテーブルから圧縮係数を求
めるようにプログラムされたカウンタを含んでいる。値
の範囲は1:1、2:1、3:1等とすることができる。圧縮係
数は、テーブルをどのように構成するかに応じて対称的
にも非対称にもできる。圧縮比の制御は、WSP μP340
の制御下で、完全にプログラマブルな汎用間引き（デシ
メーション）回路によって行うことができる。間引き回
路328Cは第15図〜第18図に詳細に示されている。
面内画面プロセッサのタイミング及び制御部328のブロ
ック図であり、このタイミング及び制御部328は、複数
の選択可能な表示モードの１つとしての非対称圧縮を行
うためのデシメーション（decimation）回路328Cを含ん
でいる。残りの表示モードは異なるサイズの副画面を生
成できる。水平及び垂直デシメーション回路の各々はWS
P μP340の制御の下に値のテーブルから圧縮係数を求
めるようにプログラムされたカウンタを含んでいる。値
の範囲は1:1、2:1、3:1等とすることができる。圧縮係
数は、テーブルをどのように構成するかに応じて対称的
にも非対称にもできる。圧縮比の制御は、WSP μP340
の制御下で、完全にプログラマブルな汎用間引き（デシ
メーション）回路によって行うことができる。間引き回
路328Cは第15図〜第18図に詳細に示されている。
第15図は水平圧縮を行うための回路のブロック図であ
る。この回路は、MOD_N_CNTR1で示したカウンタ850によ
って形成される間引き回路を用いている。Ｎ入力の数値
は水平Ｎ係数HOR_N_FACTORである。水平Ｎ係数は、PIP
あるいはPOPとして表示するために、副信号のビデオデ
ータによって表される画面のサイズをどの程度縮小する
かに関係付けられており、従って、線中のピクセルがサ
ブサンプルされる率を表している。ロード値入力への数
値入力は“0"にセットされる。リップルキャリアウト
（ripple carry out）RCO出力は水平線サンプルイネ
ーブル信号である。第16図は垂直圧縮を行うための回路
のブロック図である。この回路は、MOD_N_CNTR2で示し
たカウンタ858によって形成された間引き回路を利用し
ている。Ｎ入力における数値が垂直Ｎ係数VERT_N_FACTO
Rである。この垂直Ｎ係数も、PIPあるいはPOPとして表
示するために、副信号のビデオデータによって表された
画面のサイズをどの程度縮小するかに関係付けられてい
るが、この場合は、何本の水平線がサブサンプルのため
に選ばれるかを表している。ロード値入力への数値入力
は垂直Ｎ係数に基づく数値計算によって決められる。こ
の垂直Ｎ係数は“2"に加算され、その結果は“2"で除算
され、この除算の結果は、上側／下側フィールド形式信
号U/L_FIELD_TYPEによってゲートされる。カウンタ858
の出力は垂直線サンプルイネーブル信号である。
る。この回路は、MOD_N_CNTR1で示したカウンタ850によ
って形成される間引き回路を用いている。Ｎ入力の数値
は水平Ｎ係数HOR_N_FACTORである。水平Ｎ係数は、PIP
あるいはPOPとして表示するために、副信号のビデオデ
ータによって表される画面のサイズをどの程度縮小する
かに関係付けられており、従って、線中のピクセルがサ
ブサンプルされる率を表している。ロード値入力への数
値入力は“0"にセットされる。リップルキャリアウト
（ripple carry out）RCO出力は水平線サンプルイネ
ーブル信号である。第16図は垂直圧縮を行うための回路
のブロック図である。この回路は、MOD_N_CNTR2で示し
たカウンタ858によって形成された間引き回路を利用し
ている。Ｎ入力における数値が垂直Ｎ係数VERT_N_FACTO
Rである。この垂直Ｎ係数も、PIPあるいはPOPとして表
示するために、副信号のビデオデータによって表された
画面のサイズをどの程度縮小するかに関係付けられてい
るが、この場合は、何本の水平線がサブサンプルのため
に選ばれるかを表している。ロード値入力への数値入力
は垂直Ｎ係数に基づく数値計算によって決められる。こ
の垂直Ｎ係数は“2"に加算され、その結果は“2"で除算
され、この除算の結果は、上側／下側フィールド形式信
号U/L_FIELD_TYPEによってゲートされる。カウンタ858
の出力は垂直線サンプルイネーブル信号である。
水平及び垂直Ｎ係数は第17図に示す回路859によって
生成される。この入力は“0"から“7"までの範囲にある
N_FACTOR値である。各Ｎ値は、第18図の表に示されてい
るような、水平及び垂直圧縮比の対に対応する。Ｎ係数
はWSP μP340によって供給される。回路859はマルチプ
レクサ862と864、及び、対“6"比較回路860とを含んで
いる。“6"以外のＮ係数の各々に関しては、水平及び垂
直圧縮比は対称であり、これはマルチプレクサの“0"入
力によって生じる。Ｎ係数が“6"の時は、マルチプレク
サの“1"入力が出力としてゲートされる。これらの入力
により水平4:1、垂直3:1の非対称な圧縮が行われる。
生成される。この入力は“0"から“7"までの範囲にある
N_FACTOR値である。各Ｎ値は、第18図の表に示されてい
るような、水平及び垂直圧縮比の対に対応する。Ｎ係数
はWSP μP340によって供給される。回路859はマルチプ
レクサ862と864、及び、対“6"比較回路860とを含んで
いる。“6"以外のＮ係数の各々に関しては、水平及び垂
直圧縮比は対称であり、これはマルチプレクサの“0"入
力によって生じる。Ｎ係数が“6"の時は、マルチプレク
サの“1"入力が出力としてゲートされる。これらの入力
により水平4:1、垂直3:1の非対称な圧縮が行われる。
間引き回路のカウンタは整数デシメータとして示され
ている。しかし、水平圧縮係数が垂直圧縮係数の4/3で
あれば、処理は画像を整数の増分（インクリメント）で
の圧縮に限る必要はない。また、非対称圧縮は16×９の
表示フォーマット比を持つワイドスクリーン関係に限ら
れない。例えば、フォーマット表示比が2:1であった場
合は、水平圧縮係数は垂直圧縮係数の3/2倍となる。
ている。しかし、水平圧縮係数が垂直圧縮係数の4/3で
あれば、処理は画像を整数の増分（インクリメント）で
の圧縮に限る必要はない。また、非対称圧縮は16×９の
表示フォーマット比を持つワイドスクリーン関係に限ら
れない。例えば、フォーマット表示比が2:1であった場
合は、水平圧縮係数は垂直圧縮係数の3/2倍となる。
圧縮比の制御も、第19図（ａ）及び第19図（ｂ）に示
すように、WSP μP340の制御下で、完全にプログラマ
ブルな汎用間引き（デシメーション）回路によって行う
ことができる。水平圧縮係数は第19図（ａ）に示す回路
によって生成することができる。この回路は加算結合点
（ジャンクション）866、８個のORゲートのアレー868、
及びラッチ870を含む。アレー868の８ビット出力の各ビ
ットは、H_RESETが生起した時にHI、即ち論理Ｈ（高レ
ベル）となる。H_RESET信号が低、即ち論理Ｌ（低レベ
ル）の時は、アレー868の出力は、加算結合点866の出力
であるアレーへの入力と等しい。垂直圧縮係数は第19図
（ｂ）に示す回路によって生成される。この回路は加算
結合点872、マルチプレクサ874及びラッチ876を含む。
各回路において、加算回路のキャリイン（carry in）C
I入力は、一定の論理高信号用の電圧に結合されてい
る。各回路において、加算回路のキャリアウト（carry
out）CO出力は、それぞれのサンプルイネーブル信号
である。第19図（ｂ）において、マルチプレクサへの１
入力は、一定の論理低信号用の接地電位に接続されてい
る。水平及び垂直圧縮係数はWSP μP340によって供給
することができる。
すように、WSP μP340の制御下で、完全にプログラマ
ブルな汎用間引き（デシメーション）回路によって行う
ことができる。水平圧縮係数は第19図（ａ）に示す回路
によって生成することができる。この回路は加算結合点
（ジャンクション）866、８個のORゲートのアレー868、
及びラッチ870を含む。アレー868の８ビット出力の各ビ
ットは、H_RESETが生起した時にHI、即ち論理Ｈ（高レ
ベル）となる。H_RESET信号が低、即ち論理Ｌ（低レベ
ル）の時は、アレー868の出力は、加算結合点866の出力
であるアレーへの入力と等しい。垂直圧縮係数は第19図
（ｂ）に示す回路によって生成される。この回路は加算
結合点872、マルチプレクサ874及びラッチ876を含む。
各回路において、加算回路のキャリイン（carry in）C
I入力は、一定の論理高信号用の電圧に結合されてい
る。各回路において、加算回路のキャリアウト（carry
out）CO出力は、それぞれのサンプルイネーブル信号
である。第19図（ｂ）において、マルチプレクサへの１
入力は、一定の論理低信号用の接地電位に接続されてい
る。水平及び垂直圧縮係数はWSP μP340によって供給
することができる。
全スクリーンPIPモードでは、自走発振器348と共に働
く画面内画面プロセッサ320は、例えば適応形線くし形
フィルタとすることのできるデコーダからY/C入力を受
取り、この信号をＹ、Ｕ、Ｖカラー成分に復号し、水平
及び垂直同期パルスを生成する。これらの信号は、ズー
ム、静止、チャンネル走査などの種々の全スクリーンモ
ードのために、画面内画面プロセッサ320で処理され
る。例えば、チャンネル走査モード中、ビデオ信号入力
部からの水平及び垂直同期は、サンプルされた信号（異
なるチャンネル）が互いに関連性のない同期パルスを有
し、また、見かけ上、時間的にランダムな時点で切換え
られるので、何度も中断するであろう。従って、サンプ
ルクロック（及び読出し／書込みビデオRAMクロック）
は自走発振器によって決められる。静止及びズームモー
ド用には、サンプルクロックは入来ビデオ水平同期信号
にロックされる。これらの特別なケースでは、入来ビデ
オ水平同期の周波数は表示クロック周波数と同じであ
る。
く画面内画面プロセッサ320は、例えば適応形線くし形
フィルタとすることのできるデコーダからY/C入力を受
取り、この信号をＹ、Ｕ、Ｖカラー成分に復号し、水平
及び垂直同期パルスを生成する。これらの信号は、ズー
ム、静止、チャンネル走査などの種々の全スクリーンモ
ードのために、画面内画面プロセッサ320で処理され
る。例えば、チャンネル走査モード中、ビデオ信号入力
部からの水平及び垂直同期は、サンプルされた信号（異
なるチャンネル）が互いに関連性のない同期パルスを有
し、また、見かけ上、時間的にランダムな時点で切換え
られるので、何度も中断するであろう。従って、サンプ
ルクロック（及び読出し／書込みビデオRAMクロック）
は自走発振器によって決められる。静止及びズームモー
ド用には、サンプルクロックは入来ビデオ水平同期信号
にロックされる。これらの特別なケースでは、入来ビデ
オ水平同期の周波数は表示クロック周波数と同じであ
る。
再び第６図を参照すると、画面内画面プロセッサ320
からのアナログ形式のＹ、Ｕ、ＶおよびC_SYNC（複合同
期）出力は、エンコーダ回路366でY/C成分へ再符号化す
ることができる。エンコーダ回路366は、3.58MHz発振器
380と協同して動作する。このY/C_PIP_ENC信号は、再符
号化Y/C成分を主信号のY/C成分の代わりに用いることを
可能とするY/Cスイッチ（図示せず）に接続してもよ
い。この点以後、PIP符号化Ｙ、Ｕ、Ｖおよび同期信号
が、シャーシの残部における水平及び垂直タイミングの
基礎となる。この動作モードは、主信号路中の補間器及
びFIFOの動作に基づくPIPのズームモードの実行に適し
ている。
からのアナログ形式のＹ、Ｕ、ＶおよびC_SYNC（複合同
期）出力は、エンコーダ回路366でY/C成分へ再符号化す
ることができる。エンコーダ回路366は、3.58MHz発振器
380と協同して動作する。このY/C_PIP_ENC信号は、再符
号化Y/C成分を主信号のY/C成分の代わりに用いることを
可能とするY/Cスイッチ（図示せず）に接続してもよ
い。この点以後、PIP符号化Ｙ、Ｕ、Ｖおよび同期信号
が、シャーシの残部における水平及び垂直タイミングの
基礎となる。この動作モードは、主信号路中の補間器及
びFIFOの動作に基づくPIPのズームモードの実行に適し
ている。
マルチチャンネルモード、例えば、第１図（ｉ）に示
すモードでは、予め定められた走査リストの12のチャン
ネルを同時に12枚の小さな画面に表示できる。画面内画
面プロセッサは、3.58MHz発振器348に応答する内部クロ
ックを持っている。入来副信号はアナログ形式からデジ
タル形式に変換され、選ばれた特殊効果に応じて、ビデ
オRAM350にロードされる。前述した技術トレーニングマ
ニュアルの例では、コンパイルされた特殊効果は、主信
号ビデオデータと組合わせる前に、画面内画面プロセッ
サでアナログ形式に再変換される。しかし、ここに記述
するワイドスクリーンテレビジョンでは、１つには、利
用できる異なるクロック周波数の数に制限があることに
より、副データは、それ以上画面内画面プロセッサ320
による処理を受けることなく、ビデオRAM350からの直接
出力される。クロック信号の数を少なくすることによ
り、テレビジョンの回路中での無線周波数干渉を減じる
ことができるという利点がある。
すモードでは、予め定められた走査リストの12のチャン
ネルを同時に12枚の小さな画面に表示できる。画面内画
面プロセッサは、3.58MHz発振器348に応答する内部クロ
ックを持っている。入来副信号はアナログ形式からデジ
タル形式に変換され、選ばれた特殊効果に応じて、ビデ
オRAM350にロードされる。前述した技術トレーニングマ
ニュアルの例では、コンパイルされた特殊効果は、主信
号ビデオデータと組合わせる前に、画面内画面プロセッ
サでアナログ形式に再変換される。しかし、ここに記述
するワイドスクリーンテレビジョンでは、１つには、利
用できる異なるクロック周波数の数に制限があることに
より、副データは、それ以上画面内画面プロセッサ320
による処理を受けることなく、ビデオRAM350からの直接
出力される。クロック信号の数を少なくすることによ
り、テレビジョンの回路中での無線周波数干渉を減じる
ことができるという利点がある。
さらに第７図を参照すると、画面内画面プロセッサ32
0は、アナログ−デジタル変換部322、入力部324、高速
スイッチFSW及びバス制御部326、タイミング及び制御部
328、及びデジタル−アナログ変換部330を含んでいる。
一般に、画面内画面プロセッサ320は、ビデオ信号をデ
ジタル化してルミナンス（Ｙ）及び色差信号（Ｕ、Ｖ）
とし、その結果をサブサンプルして、上述したような１
メガビットのビデオRAM350に記憶させる。画面内画面プ
ロセッサ320に付設されているビデオRAM350は１メガビ
ットのメモリ容量を持つが、これは、８ビットサンプル
でビデオデータの１フィールド全部を記憶するには充分
な大きさではない。メモリ容量を増すことは、費用がか
かり、さらに複雑な操作回路構成が必要となるであろ
う。副チャンネルのサンプル当たりのビット数を少なく
することは、全体を通じて８ビットサンプルで処理され
る主信号に対して、量子化解像度、あるいは、帯域幅の
減少を意味する。この実効的な帯域幅減少は、副表示画
面が相対的に小さい時は、通常問題とはならないが、副
表示画面が相対的に大きい、例えば、主表示画面と同じ
サイズの場合は、問題となる可能性がある。解像度処理
回路370が、副ビデオデータの量子化解像度あるいは実
効帯域幅を増強させるための１つまたはそれ以上の構想
を選択的に実施することができる。例えば、対ピクセル
圧縮及びティザリングと逆ディザリングを含む多数のデ
ータ減縮及びデータ復元構想が開発されている。逆ディ
ザリング回路は、ビデオRAM350の下流、例えば、以下に
詳述するように、ゲートアレー300の副信号路中に配置
する。さらに、異なるビット数を伴う異なるディザリン
グと逆ディザリングシーケンス、及び、異なるビット数
の異なる対ピクセル圧縮が考えられる。各特定の画面表
示フォーマットに対して表示ビデオの解像度を最大にす
るために、多数の特定データ減縮及び復元構想の１つを
WSP μP340によって選ぶことができる。解像度処理回
路は第56図〜第70図に関連して詳しく説明する。
0は、アナログ−デジタル変換部322、入力部324、高速
スイッチFSW及びバス制御部326、タイミング及び制御部
328、及びデジタル−アナログ変換部330を含んでいる。
一般に、画面内画面プロセッサ320は、ビデオ信号をデ
ジタル化してルミナンス（Ｙ）及び色差信号（Ｕ、Ｖ）
とし、その結果をサブサンプルして、上述したような１
メガビットのビデオRAM350に記憶させる。画面内画面プ
ロセッサ320に付設されているビデオRAM350は１メガビ
ットのメモリ容量を持つが、これは、８ビットサンプル
でビデオデータの１フィールド全部を記憶するには充分
な大きさではない。メモリ容量を増すことは、費用がか
かり、さらに複雑な操作回路構成が必要となるであろ
う。副チャンネルのサンプル当たりのビット数を少なく
することは、全体を通じて８ビットサンプルで処理され
る主信号に対して、量子化解像度、あるいは、帯域幅の
減少を意味する。この実効的な帯域幅減少は、副表示画
面が相対的に小さい時は、通常問題とはならないが、副
表示画面が相対的に大きい、例えば、主表示画面と同じ
サイズの場合は、問題となる可能性がある。解像度処理
回路370が、副ビデオデータの量子化解像度あるいは実
効帯域幅を増強させるための１つまたはそれ以上の構想
を選択的に実施することができる。例えば、対ピクセル
圧縮及びティザリングと逆ディザリングを含む多数のデ
ータ減縮及びデータ復元構想が開発されている。逆ディ
ザリング回路は、ビデオRAM350の下流、例えば、以下に
詳述するように、ゲートアレー300の副信号路中に配置
する。さらに、異なるビット数を伴う異なるディザリン
グと逆ディザリングシーケンス、及び、異なるビット数
の異なる対ピクセル圧縮が考えられる。各特定の画面表
示フォーマットに対して表示ビデオの解像度を最大にす
るために、多数の特定データ減縮及び復元構想の１つを
WSP μP340によって選ぶことができる。解像度処理回
路は第56図〜第70図に関連して詳しく説明する。
ルミナンス及び色差信号は、8:1:1の６ビットＹ、
Ｕ、Ｖ形式で記憶される。即ち、各成分は６ビットサン
プルに量子化される。色差サンプルの各対に対し８個の
ルミナンスサンプルがある。画面内画面プロセッサ320
は、入来ビデオデータが、入来副ビデオ同期信号にロッ
クされた640fHクロック周波数でサンプルされるような
モードでは動作させられる。このモードでは、ビデオRA
Mに記憶されたデータはオーソゴナルにサンプルされ
る。データが画面内画面プロセッサのビデオRAM350から
読出される時は、このデータは入来副ビデオ信号にロッ
クされた同じ640fHクロックを用いて読出される。しか
し、このデータはオーソゴナルにサンプルされ記憶され
るが、そして、オーソゴナルに読出せるが、主及び副ビ
デオ源の非同期性のために、ビデオRAM350から直接オー
ソゴナルには表示できない。主及び副ビデオ源は、それ
らが同じビデオ源からの信号を表示している時のみ、同
期していると考えられる。
Ｕ、Ｖ形式で記憶される。即ち、各成分は６ビットサン
プルに量子化される。色差サンプルの各対に対し８個の
ルミナンスサンプルがある。画面内画面プロセッサ320
は、入来ビデオデータが、入来副ビデオ同期信号にロッ
クされた640fHクロック周波数でサンプルされるような
モードでは動作させられる。このモードでは、ビデオRA
Mに記憶されたデータはオーソゴナルにサンプルされ
る。データが画面内画面プロセッサのビデオRAM350から
読出される時は、このデータは入来副ビデオ信号にロッ
クされた同じ640fHクロックを用いて読出される。しか
し、このデータはオーソゴナルにサンプルされ記憶され
るが、そして、オーソゴナルに読出せるが、主及び副ビ
デオ源の非同期性のために、ビデオRAM350から直接オー
ソゴナルには表示できない。主及び副ビデオ源は、それ
らが同じビデオ源からの信号を表示している時のみ、同
期していると考えられる。
ビデオRAM350からのデータの出力である副チャンネル
を主チャンネルに同期させるには、さらに処理を行う必
要がある。第６図を再び参照すると、ビデオRAMの４ビ
ット出力ポートからの８ビットデータブロックを再組合
わせするために、２つの４ビットラッチ352Aと352Bが用
いられる。この４ビットラッチは、データクロック周波
数を1280fHから640fHに下げる。
を主チャンネルに同期させるには、さらに処理を行う必
要がある。第６図を再び参照すると、ビデオRAMの４ビ
ット出力ポートからの８ビットデータブロックを再組合
わせするために、２つの４ビットラッチ352Aと352Bが用
いられる。この４ビットラッチは、データクロック周波
数を1280fHから640fHに下げる。
一般には、ビデオ表示及び偏向系は主ビデオ信号に同
期化される。前述したように、ワイドスクリーン表示を
満たすようにするためには、主ビデオ信号はスピードア
ップされねばならない。副ビデオ信号は、第１のビデオ
信号とビデオ表示とに、垂直同期せねばならない。副ビ
デオ信号は、フィールドメモリ中で１フィールド周期の
何分の１かだけ遅延させ、線メモリで伸張させるように
することができる。短く説明すると、副ビデオデータの
主ビデオデータへの同期化は、ビデオRAM350をフィール
ドメモリとして利用し、先入れ先出し（FIFO）線メモリ
装置354を信号の伸張に利用することにより行われる。
副信号路の補間器359はFIFO354中のスピードアップに対
する補償を行うことができる。FIFO354のサイズは2048
×８である。主信号と副信号の同期化で生じうる問題に
は、副信号路のFIFO354における読出し／書込みポイン
タの衝突（collision）とインタレース完全性の保持と
いう問題が含まれる。そのような読出し／書込みポイン
タの衝突を防止し、インタレース完全性を維持できるフ
ィールド同期システムを第28図〜第36図に関連して説明
する。
期化される。前述したように、ワイドスクリーン表示を
満たすようにするためには、主ビデオ信号はスピードア
ップされねばならない。副ビデオ信号は、第１のビデオ
信号とビデオ表示とに、垂直同期せねばならない。副ビ
デオ信号は、フィールドメモリ中で１フィールド周期の
何分の１かだけ遅延させ、線メモリで伸張させるように
することができる。短く説明すると、副ビデオデータの
主ビデオデータへの同期化は、ビデオRAM350をフィール
ドメモリとして利用し、先入れ先出し（FIFO）線メモリ
装置354を信号の伸張に利用することにより行われる。
副信号路の補間器359はFIFO354中のスピードアップに対
する補償を行うことができる。FIFO354のサイズは2048
×８である。主信号と副信号の同期化で生じうる問題に
は、副信号路のFIFO354における読出し／書込みポイン
タの衝突（collision）とインタレース完全性の保持と
いう問題が含まれる。そのような読出し／書込みポイン
タの衝突を防止し、インタレース完全性を維持できるフ
ィールド同期システムを第28図〜第36図に関連して説明
する。
ゲートアレー300は、ワイドスクリーンプロセッサ30
と31の両方に共通である。主信号路304、副信号路306及
び出力信号路312がブロック図の形で第８図に示されて
いる。ゲートアレーはさらに、クロック／同期回路341
とWSP μＰデコーダ310を含んでいる。WSP μＰデコ
ーダ310のWSP DATAで示したデータ及びアドレス出力ラ
インは、画面内画面プロセッサ320と解像度処理回路370
と同様に、上述した主回路及び信号路にも供給される。
ある回路がゲートアレーの一部をなすかなさないかは、
殆ど、この発明の構成の説明を容易にするための便宜上
の事項である。
と31の両方に共通である。主信号路304、副信号路306及
び出力信号路312がブロック図の形で第８図に示されて
いる。ゲートアレーはさらに、クロック／同期回路341
とWSP μＰデコーダ310を含んでいる。WSP μＰデコ
ーダ310のWSP DATAで示したデータ及びアドレス出力ラ
インは、画面内画面プロセッサ320と解像度処理回路370
と同様に、上述した主回路及び信号路にも供給される。
ある回路がゲートアレーの一部をなすかなさないかは、
殆ど、この発明の構成の説明を容易にするための便宜上
の事項である。
ゲートアレー300は、異なる画面表示フォーマットを
実行するために、必要に応じて、主ビデオチャンネルを
伸張し、圧縮し、あるいは、切り詰める作用をする。ル
ミナンス成分Y_MNが、ルミナンス成分の補間の性質に応
じた長さの時間、先入れ先出し（FIFO）線メモリ356に
記憶される。組合わされたクロミナンス成分U/V_MNはFI
FO358に記憶される。副信号のルミナンス及びクロミナ
ンス成分Y_PIP、U_PIP及びV_PIPはデマルチプレクサ355
によって生成される。ルミナンス成分は、必要とあれ
ば、回路357で解像度処理を受け、必要とあれば、補間
器359によって伸張されて、出力として信号Y_AUXが生成
される。
実行するために、必要に応じて、主ビデオチャンネルを
伸張し、圧縮し、あるいは、切り詰める作用をする。ル
ミナンス成分Y_MNが、ルミナンス成分の補間の性質に応
じた長さの時間、先入れ先出し（FIFO）線メモリ356に
記憶される。組合わされたクロミナンス成分U/V_MNはFI
FO358に記憶される。副信号のルミナンス及びクロミナ
ンス成分Y_PIP、U_PIP及びV_PIPはデマルチプレクサ355
によって生成される。ルミナンス成分は、必要とあれ
ば、回路357で解像度処理を受け、必要とあれば、補間
器359によって伸張されて、出力として信号Y_AUXが生成
される。
ある場合には、副表示が第１図（ｄ）に示すように主
信号表示と同じ大きさとなることがある。画面内画面プ
ロセッサ320及びビデオRAM350に付随するメモリの制限
のために、そのような大きな面積を満たすには、データ
点、即ち、ピクセルの数が不足することがある。そのよ
うな場合には、解像度処理回路357を用いて、データ圧
縮あるいは減縮の際に失われたピクセルに置き代えるべ
きピクセルを副ビデオ信号に復元することができる。こ
の解像度処理は第６図に示された回路370によって行わ
れるものに対応させることができる。例えば、回路370
はディザリング回路とし、回路357をデディザリング回
路とすることができる。
信号表示と同じ大きさとなることがある。画面内画面プ
ロセッサ320及びビデオRAM350に付随するメモリの制限
のために、そのような大きな面積を満たすには、データ
点、即ち、ピクセルの数が不足することがある。そのよ
うな場合には、解像度処理回路357を用いて、データ圧
縮あるいは減縮の際に失われたピクセルに置き代えるべ
きピクセルを副ビデオ信号に復元することができる。こ
の解像度処理は第６図に示された回路370によって行わ
れるものに対応させることができる。例えば、回路370
はディザリング回路とし、回路357をデディザリング回
路とすることができる。
副信号の補間は、第12図に詳細に示す副信号路306で
行わせることができる。第６図に示すPIP回路301は６ビ
ットのY,U,V,8:1:1フィールドメモリ、ビデオRAM350を
操作して、入来ビデオデータを記憶させる。ビデオRAM3
50は複数のメモリ位置にビデオデータの２フィールド分
を保持する。各メモリ位置はデータの８ビットを保持す
る。各８ビット位置には、１つの６ビットＹ（ルミナン
ス）サンプル（640fHでサンプルされている）と、２つ
の他のビットがある。これらの２つの他のビットは高速
スイッチデータ（FSW_DAT）またはＵまたはＶサンプル
（80fHでサンプルされている）の一部を保持している。
このFSW_DAT値は次のように、ビデオRAMにどちらの形式
のフィールドが書込まれたかを示す。
行わせることができる。第６図に示すPIP回路301は６ビ
ットのY,U,V,8:1:1フィールドメモリ、ビデオRAM350を
操作して、入来ビデオデータを記憶させる。ビデオRAM3
50は複数のメモリ位置にビデオデータの２フィールド分
を保持する。各メモリ位置はデータの８ビットを保持す
る。各８ビット位置には、１つの６ビットＹ（ルミナン
ス）サンプル（640fHでサンプルされている）と、２つ
の他のビットがある。これらの２つの他のビットは高速
スイッチデータ（FSW_DAT）またはＵまたはＶサンプル
（80fHでサンプルされている）の一部を保持している。
このFSW_DAT値は次のように、ビデオRAMにどちらの形式
のフィールドが書込まれたかを示す。
FSW_DAT＝0:画面なし
FSW_DAT＝1:上側（奇数番目）のフィールド
FSW_DAT＝2:下側（偶数番目）のフィールド
これらのフィールドはビデオRAM中の、第37図のメモリ
位置を示す図によって示唆されているように、水平及び
垂直アドレスによって規定された境界を持つ空間位置を
占める。この境界は高速スイッチデータを画面なしから
有効フィールドに、または有効フィールドから画面なし
に変えることによりそれぞれのアドレスに規定される。
高速スイッチデータのこのような遷移が、PIPボックス
あるいはPIPオーバレイとも呼ばれるPIP挿入画面の周縁
を規定する。PIP画面中の事物の画像アスペクト比はPIP
ボックスあるいはオーバレイのフォーマット表示比、例
えば、４×３あるいは16×９には関係なく、制御するこ
とができる。スクリーン上のPIPオーバレイの位置は、
主信号の各フィールドに対する走査の開始点における、
ビデオRAMの読出しポインタの開始アドレスによって決
まる。ビデオRAM350には２フィールド分のデータが記憶
されており、表示期間中、ビデオRAM350全体が読出され
るので、表示走査中に両方のフィールドが読出される。
PIP回路301が、高速スイッチデータと読出しポインタの
開始位置とを用いて、表示のためにメモリからどちらの
フィールドが読出されるべきかを決定する。主ビデオ源
にロックされている表示器が主画面の上側フィールドを
表示している時は、次に、ビデオRAMの副画面の上側フ
ィールドに対応する部分がビデオRAMから読出され、ア
ナログデータに変換され、表示されるのが当然であるよ
うに思える。
位置を示す図によって示唆されているように、水平及び
垂直アドレスによって規定された境界を持つ空間位置を
占める。この境界は高速スイッチデータを画面なしから
有効フィールドに、または有効フィールドから画面なし
に変えることによりそれぞれのアドレスに規定される。
高速スイッチデータのこのような遷移が、PIPボックス
あるいはPIPオーバレイとも呼ばれるPIP挿入画面の周縁
を規定する。PIP画面中の事物の画像アスペクト比はPIP
ボックスあるいはオーバレイのフォーマット表示比、例
えば、４×３あるいは16×９には関係なく、制御するこ
とができる。スクリーン上のPIPオーバレイの位置は、
主信号の各フィールドに対する走査の開始点における、
ビデオRAMの読出しポインタの開始アドレスによって決
まる。ビデオRAM350には２フィールド分のデータが記憶
されており、表示期間中、ビデオRAM350全体が読出され
るので、表示走査中に両方のフィールドが読出される。
PIP回路301が、高速スイッチデータと読出しポインタの
開始位置とを用いて、表示のためにメモリからどちらの
フィールドが読出されるべきかを決定する。主ビデオ源
にロックされている表示器が主画面の上側フィールドを
表示している時は、次に、ビデオRAMの副画面の上側フ
ィールドに対応する部分がビデオRAMから読出され、ア
ナログデータに変換され、表示されるのが当然であるよ
うに思える。
これは、主及び副ビデオ源間の全ての可能な位相関係
の中のほぼ半分については、あてはまる。問題は、PIP
モードにおける圧縮された画面に関しては、ビデオRAM
の読出しの方がビデオRAMへの書込みよりも常に高速で
行われることによって生じる。同じフィールド形式が同
時に書込まれ読出されていると、読出しメモリポインタ
が書込みポインタに追いついてしまう。これが起きる
と、小画面のどこかで運動の分断（tear）が50％の確率
で生じる。従って、この運動分断の問題に対処するため
に、PIP回路は常に、その時書込まれているものと反対
のフィールド形式を読出す。読出されているフィールド
形式が表示されつつあるものと逆のフィールド形式であ
れば、ビデオRAMに記憶されている偶数フィールドは、
メモリから読出される時にそのフィールドの最上部の線
が取り除かれて、反転される。その結果、小画面は運動
分断を生じることなく、正しいインタレース関係を保持
する。このフィールド同期化により、最終的に、CPIPチ
ップはPIP_FSWと呼ばれる信号を供給する。これが、主
及び副チャンネルY/C（ルミナンス情報及び変調された
クロミナンスビデオ情報）信号間を切り換えるアナログ
スイッチに、PIP信号が供給するオーバレイ信号であ
る。
の中のほぼ半分については、あてはまる。問題は、PIP
モードにおける圧縮された画面に関しては、ビデオRAM
の読出しの方がビデオRAMへの書込みよりも常に高速で
行われることによって生じる。同じフィールド形式が同
時に書込まれ読出されていると、読出しメモリポインタ
が書込みポインタに追いついてしまう。これが起きる
と、小画面のどこかで運動の分断（tear）が50％の確率
で生じる。従って、この運動分断の問題に対処するため
に、PIP回路は常に、その時書込まれているものと反対
のフィールド形式を読出す。読出されているフィールド
形式が表示されつつあるものと逆のフィールド形式であ
れば、ビデオRAMに記憶されている偶数フィールドは、
メモリから読出される時にそのフィールドの最上部の線
が取り除かれて、反転される。その結果、小画面は運動
分断を生じることなく、正しいインタレース関係を保持
する。このフィールド同期化により、最終的に、CPIPチ
ップはPIP_FSWと呼ばれる信号を供給する。これが、主
及び副チャンネルY/C（ルミナンス情報及び変調された
クロミナンスビデオ情報）信号間を切り換えるアナログ
スイッチに、PIP信号が供給するオーバレイ信号であ
る。
副ビデオ入力データは、640fHの周波数でサンプルさ
れ、ビデオRAM350に記憶される。副データはビデオRAM3
50から読出され、VRAM_OUTとして示されている。PIP回
路301は、また、副画面を水平及び垂直方向に、非対称
に減縮することができると同時に、同じ整数の係数分で
減縮することもできる。再び第12図を参照すると、副チ
ャンネルデータは、４ビットラッチ352Aと352B、副fIFO
354、タイミング回路369及び同期回路371によって、バ
ッファされ主チャンネルデジタルビデオに同期化され
る。VRAM_OUTデータは、デマルチプレクサ355によっ
て、Ｙ（ルミナンス）、Ｕ、Ｖ（カラー成分）及びFSW_
DAT（高速スイッチデータ）に分類される。FSW_DATは、
どのフィールド型式がビデオRAMに書込まれたかを示
す。PIP_FSW信号がPIP回路から直接供給されて出力制御
回路に加えられる。ここで、ビデオRAMから読出された
フィールドのどちらが表示されるかが決められる。最後
に、副チャンネルビデオ成分データが、第８図の３つの
出力マルチプレクサ315、317及び319を通して表示器に
出力として与えられるべく選択される。CPIPチップの場
合に行われていたように複合またはY/Cインタフェース
におけるアナログスイッチを使用してPIP小画面を重ね
合わせる代わりに、WSP μP340がPIPの重ね合わせをデ
ジタル的に行う。しかし、後述するように、PIP_FSW制
御信号がFSW_DAT信号と共に用いられて、このデジタル
オーバレイを制御する。
れ、ビデオRAM350に記憶される。副データはビデオRAM3
50から読出され、VRAM_OUTとして示されている。PIP回
路301は、また、副画面を水平及び垂直方向に、非対称
に減縮することができると同時に、同じ整数の係数分で
減縮することもできる。再び第12図を参照すると、副チ
ャンネルデータは、４ビットラッチ352Aと352B、副fIFO
354、タイミング回路369及び同期回路371によって、バ
ッファされ主チャンネルデジタルビデオに同期化され
る。VRAM_OUTデータは、デマルチプレクサ355によっ
て、Ｙ（ルミナンス）、Ｕ、Ｖ（カラー成分）及びFSW_
DAT（高速スイッチデータ）に分類される。FSW_DATは、
どのフィールド型式がビデオRAMに書込まれたかを示
す。PIP_FSW信号がPIP回路から直接供給されて出力制御
回路に加えられる。ここで、ビデオRAMから読出された
フィールドのどちらが表示されるかが決められる。最後
に、副チャンネルビデオ成分データが、第８図の３つの
出力マルチプレクサ315、317及び319を通して表示器に
出力として与えられるべく選択される。CPIPチップの場
合に行われていたように複合またはY/Cインタフェース
におけるアナログスイッチを使用してPIP小画面を重ね
合わせる代わりに、WSP μP340がPIPの重ね合わせをデ
ジタル的に行う。しかし、後述するように、PIP_FSW制
御信号がFSW_DAT信号と共に用いられて、このデジタル
オーバレイを制御する。
副チャンネルは640fHでサンプルされ、一方主チャン
ネルは1024fHでサンプルされる。副チャンネルFIFO354
（2048×８）は、データを、副チャンネルサンプル周波
数から主チャンネルクロック周波数に変換する。この過
程において、ビデオ信号は8/5すなわち1024/640の圧縮
を受ける。これは、副チャンネル信号を正しく表示する
に必要な4/3の圧縮より大きい。従って、副チャンネル
は、４×３の小画面を正しく表示するためには、補間器
によって伸張されねばならない。必要とされる補間器に
よる伸張の量は5/6である。伸張係数Ｘは次のようにし
て決められる。
ネルは1024fHでサンプルされる。副チャンネルFIFO354
（2048×８）は、データを、副チャンネルサンプル周波
数から主チャンネルクロック周波数に変換する。この過
程において、ビデオ信号は8/5すなわち1024/640の圧縮
を受ける。これは、副チャンネル信号を正しく表示する
に必要な4/3の圧縮より大きい。従って、副チャンネル
は、４×３の小画面を正しく表示するためには、補間器
によって伸張されねばならない。必要とされる補間器に
よる伸張の量は5/6である。伸張係数Ｘは次のようにし
て決められる。
Ｘ＝（640/1024）＊（4/3）＝5/6
従って、小画面がPIPプロセッサによってどのように縮
小されても、補間器359を5/6伸張（５サンプルを入力
し、６サンプルを出力する）を行うように設定すること
によって、小画面を表示器上に４×３のフォーマットで
正しく表示することができる。
小されても、補間器359を5/6伸張（５サンプルを入力
し、６サンプルを出力する）を行うように設定すること
によって、小画面を表示器上に４×３のフォーマットで
正しく表示することができる。
PIP_FSWデータは、PIPビデオデータが正しくPIPアス
ペクト比を維持するために水平にラスタマッピングされ
ているので、CPIP VRAMのどのフィールドが表示される
べきかを判断するためには、充分に良い方法ではない。
PIP小画面は正しいインタレースを保持するであろう
が、一般には、PIPオーバレイ領域は水平方向のサイズ
が間違っている。PIPオーバレイサイズが正しくなる唯
一の場合は、補間器359を用いた5/8伸張の場合で、これ
は16×９の小画面を生じるものである。他の全ての補間
器の設定では、オーバレイボックスは16×９を維持する
が、挿入画面は水平方向に変動するであろう。PIP_FSW
信号はPIPオーバレイの正しい水平サイズに関する情報
を持っていない。PIP回路が同期アルゴリズムを終了す
る前に、ビデオRAMデータが読出される。従って、ビデ
オRAMデータストリームVRAM_OUTに埋め込まれている高
速スイッチデータFSW_DATはビデオRAMに書込まれたフィ
ールド形式に対応している。ビデオRAMビデオ成分デー
タ（Y,U,V）は運動分断が補償され、正しいインタレー
スが行われるが、FSW_DATは変更されない。
ペクト比を維持するために水平にラスタマッピングされ
ているので、CPIP VRAMのどのフィールドが表示される
べきかを判断するためには、充分に良い方法ではない。
PIP小画面は正しいインタレースを保持するであろう
が、一般には、PIPオーバレイ領域は水平方向のサイズ
が間違っている。PIPオーバレイサイズが正しくなる唯
一の場合は、補間器359を用いた5/8伸張の場合で、これ
は16×９の小画面を生じるものである。他の全ての補間
器の設定では、オーバレイボックスは16×９を維持する
が、挿入画面は水平方向に変動するであろう。PIP_FSW
信号はPIPオーバレイの正しい水平サイズに関する情報
を持っていない。PIP回路が同期アルゴリズムを終了す
る前に、ビデオRAMデータが読出される。従って、ビデ
オRAMデータストリームVRAM_OUTに埋め込まれている高
速スイッチデータFSW_DATはビデオRAMに書込まれたフィ
ールド形式に対応している。ビデオRAMビデオ成分デー
タ（Y,U,V）は運動分断が補償され、正しいインタレー
スが行われるが、FSW_DATは変更されない。
この発明の構成によれば、PIPオーバレイボックス
は、FSW_DAT情報がビデオ成分データ（Y,U,V）と共に伸
張され、補間されるので、正しいサイズを持つ。FSW_DA
Tはオーバレイ領域の正しいサイズ情報を持っている
が、どちらのフィールドが表示されるべき正しいフィー
ルドかを指示しない。PIP_FSWとFSW_DATを一緒に用い
て、インタレースの完全性と正しいオーバレイサイズを
維持する問題を解決することができる。通常動作では、
CPIPチップが４×３テレビジョン受像機で使用されるの
で、ビデオRAMにおけるフィールドの位置は任意であ
る。フィールドは垂直あるいは水平に整列させてもよい
し、全く整列させなくてもよい。ワイドスクリーンプロ
セッサとCPIPチップをコンパティブルに動作するように
するためには、PIPフィールド位置が同じ垂直線上に記
憶されないよううにする必要がある。即ち、PIPフィー
ルドは、同じ垂直アドレスが上側フィールド形式と下側
フィールド形式の両方に使用されることがないようにプ
ログラムされよう。プログラミングの観点からは、PIP
フィールドをビデオRAM350中で、第37図に示すように、
垂直に整列させるような態様で、記憶させることが便利
である。
は、FSW_DAT情報がビデオ成分データ（Y,U,V）と共に伸
張され、補間されるので、正しいサイズを持つ。FSW_DA
Tはオーバレイ領域の正しいサイズ情報を持っている
が、どちらのフィールドが表示されるべき正しいフィー
ルドかを指示しない。PIP_FSWとFSW_DATを一緒に用い
て、インタレースの完全性と正しいオーバレイサイズを
維持する問題を解決することができる。通常動作では、
CPIPチップが４×３テレビジョン受像機で使用されるの
で、ビデオRAMにおけるフィールドの位置は任意であ
る。フィールドは垂直あるいは水平に整列させてもよい
し、全く整列させなくてもよい。ワイドスクリーンプロ
セッサとCPIPチップをコンパティブルに動作するように
するためには、PIPフィールド位置が同じ垂直線上に記
憶されないよううにする必要がある。即ち、PIPフィー
ルドは、同じ垂直アドレスが上側フィールド形式と下側
フィールド形式の両方に使用されることがないようにプ
ログラムされよう。プログラミングの観点からは、PIP
フィールドをビデオRAM350中で、第37図に示すように、
垂直に整列させるような態様で、記憶させることが便利
である。
信号PIP_OVLがアクティブな時、即ち、論理Ｈ（高レ
ベル）の時、この信号は出力制御回路321に働いて副デ
ータを表示させるようにする。PIP_OVL信号を発生する
回路のブロック図を第38図に示す。回路680は、Ｑ出力
がマルチプレクサ688の一方の入力とされたＪ−Ｋフリ
ップフロップ682を含んでいる。マルチプレクサ688の出
力はＤ型フリップフロップ684の入力とされ、Ｄ型フリ
ップフロップ684のＱ出力はマルチプレクサ688の他方の
入力及びANDゲート690の一方の入力に接続されている。
PIP_FSW信号とSOL（線開始）信号がフリップフロップ68
2のＪ及びＫ入力として加えられる。排他的ORゲート686
には２つの高速スイッチデータビットFSW_DAT0及びFSW_
DAT1信号が入力として供給される。論理排他入力である
（1,0）と（0,1）の値は、それぞれ、偶数番目と奇数番
目の有効フィールドを示す。論理排他的でない（0,0）
と（1,1）の値はビデオデータが有効なものではないこ
とを示す。（0,1）または（1,0）のいずれか一方から
（0,0）または（1,1）のいずれか一方への遷移、または
（0,0）または（1,1）のいずれか一方から（0,1）また
は（1,0）のいずれか一方への遷移がPIPボックスまたは
PIPオーバレイを規定する境界遷移を示す。排他的ORゲ
ート686の出力はANDゲート690への第２の入力となる。A
NDゲート690の第３の入力はRD_EN_AX信号、即ち、副FIF
O354に対する読出しイネーブル信号である。ANDゲート6
90の出力がPIP_OVL信号である。回路680は、PIP_FSWが
アクティブになる時からオーバレイ領域が実際にイネー
ブルされるまでに１線（フィールド線）期間の遅延を導
入する。これはビデオデータ路でFIFO354が同じくフィ
ールド線遅延を表示中のPIPビデオデータに導入するこ
とにより相殺される。従って、PIPオーバレイはPIP回路
によってプログラムされた時よりも１フィールド線遅い
が、完全にビデオデータ上に重ねられる。RD_EN_AX信号
は、有効な副FIFOデータがFIFO354から読出された時の
みに、PIPが重ねて表示される（オーバレイされる）よ
うにする。このことは重要な点である。なぜなら、FIFO
データは読出し後にFIFOデータが保持されることもある
ためである。これによって、PIPオーバレイ論理はPIPオ
ーバレイが有効なPIPデータの外側でアクティブになっ
ていると判断する可能性がある。PIPオーバレイをRD_EN
_AXでイネーブルすることは、PIPデータが有効であるこ
とを保証する。この発明の構成によれば、小画面副ビデ
オのオーバレイあるいはボックスは、その副ビデオがど
のように伸張され、あるいは圧縮され、あるいは補間さ
れたものであったとしても、それには関係なく、正いし
位置とサイズとされる。この動作は、４×３、16×９、
及び他のフォーマットの小画面ビデオ源に有効である。
ベル）の時、この信号は出力制御回路321に働いて副デ
ータを表示させるようにする。PIP_OVL信号を発生する
回路のブロック図を第38図に示す。回路680は、Ｑ出力
がマルチプレクサ688の一方の入力とされたＪ−Ｋフリ
ップフロップ682を含んでいる。マルチプレクサ688の出
力はＤ型フリップフロップ684の入力とされ、Ｄ型フリ
ップフロップ684のＱ出力はマルチプレクサ688の他方の
入力及びANDゲート690の一方の入力に接続されている。
PIP_FSW信号とSOL（線開始）信号がフリップフロップ68
2のＪ及びＫ入力として加えられる。排他的ORゲート686
には２つの高速スイッチデータビットFSW_DAT0及びFSW_
DAT1信号が入力として供給される。論理排他入力である
（1,0）と（0,1）の値は、それぞれ、偶数番目と奇数番
目の有効フィールドを示す。論理排他的でない（0,0）
と（1,1）の値はビデオデータが有効なものではないこ
とを示す。（0,1）または（1,0）のいずれか一方から
（0,0）または（1,1）のいずれか一方への遷移、または
（0,0）または（1,1）のいずれか一方から（0,1）また
は（1,0）のいずれか一方への遷移がPIPボックスまたは
PIPオーバレイを規定する境界遷移を示す。排他的ORゲ
ート686の出力はANDゲート690への第２の入力となる。A
NDゲート690の第３の入力はRD_EN_AX信号、即ち、副FIF
O354に対する読出しイネーブル信号である。ANDゲート6
90の出力がPIP_OVL信号である。回路680は、PIP_FSWが
アクティブになる時からオーバレイ領域が実際にイネー
ブルされるまでに１線（フィールド線）期間の遅延を導
入する。これはビデオデータ路でFIFO354が同じくフィ
ールド線遅延を表示中のPIPビデオデータに導入するこ
とにより相殺される。従って、PIPオーバレイはPIP回路
によってプログラムされた時よりも１フィールド線遅い
が、完全にビデオデータ上に重ねられる。RD_EN_AX信号
は、有効な副FIFOデータがFIFO354から読出された時の
みに、PIPが重ねて表示される（オーバレイされる）よ
うにする。このことは重要な点である。なぜなら、FIFO
データは読出し後にFIFOデータが保持されることもある
ためである。これによって、PIPオーバレイ論理はPIPオ
ーバレイが有効なPIPデータの外側でアクティブになっ
ていると判断する可能性がある。PIPオーバレイをRD_EN
_AXでイネーブルすることは、PIPデータが有効であるこ
とを保証する。この発明の構成によれば、小画面副ビデ
オのオーバレイあるいはボックスは、その副ビデオがど
のように伸張され、あるいは圧縮され、あるいは補間さ
れたものであったとしても、それには関係なく、正いし
位置とサイズとされる。この動作は、４×３、16×９、
及び他のフォーマットの小画面ビデオ源に有効である。
クロミナンス成分U_PIPとV_PIPは回路367によって、
ルミナンス成分の補間の内容に応じて決まる長さの時間
遅延され、信号U_AUXとV_AUXが出力として生成される。
主信号と副信号のそれぞれのＹ、Ｕ及びＶ成分は、FIFO
354、356及び358の読出しイネーブル信号を制御するこ
とにより、出力信号路312中のそれぞれのマルチプレク
サ315、317及び319で組合わされる。マルチプレクサ31
5、317、319は出力マルチプレクサ制御回路321に応答す
る。この出力マルチプレクサ制御回路321は、画面内画
面プロセッサとWSP μP340からのクロック信号CLK、線
開始信号SOL、H_COUNT信号、垂直ブランキングリセット
信号及び高速スイッチの出力に応答する。マルチプレク
スされたルミナンス及びクロミナンス成分Y_MX、U_MX及
びV_MXは、それぞれのデジタル／アナログ変換器360、3
62及び364に供給される。第６図に示すように、このデ
ジタル−アナログ変換器360、362、364の後段には、そ
れぞれ低域通過フィルタ361、363、365が接続されてい
る。画面内画面プロセッサ、ゲートアレー及びデータ減
縮回路の種々の機能はWSP μP340によって制御されるW
SP μP340は、これに直列バスを介して接続されたTV
μP216に応答する。この直列バスは、図示のように、デ
ータ、クロック信号、イネーブル信号及びリセット信号
用のラインを有する４本線バスとすることができる。WS
P μP340はWSP μＰデコーダ310を通してゲートアレ
ーの種々の回路と交信する。
ルミナンス成分の補間の内容に応じて決まる長さの時間
遅延され、信号U_AUXとV_AUXが出力として生成される。
主信号と副信号のそれぞれのＹ、Ｕ及びＶ成分は、FIFO
354、356及び358の読出しイネーブル信号を制御するこ
とにより、出力信号路312中のそれぞれのマルチプレク
サ315、317及び319で組合わされる。マルチプレクサ31
5、317、319は出力マルチプレクサ制御回路321に応答す
る。この出力マルチプレクサ制御回路321は、画面内画
面プロセッサとWSP μP340からのクロック信号CLK、線
開始信号SOL、H_COUNT信号、垂直ブランキングリセット
信号及び高速スイッチの出力に応答する。マルチプレク
スされたルミナンス及びクロミナンス成分Y_MX、U_MX及
びV_MXは、それぞれのデジタル／アナログ変換器360、3
62及び364に供給される。第６図に示すように、このデ
ジタル−アナログ変換器360、362、364の後段には、そ
れぞれ低域通過フィルタ361、363、365が接続されてい
る。画面内画面プロセッサ、ゲートアレー及びデータ減
縮回路の種々の機能はWSP μP340によって制御されるW
SP μP340は、これに直列バスを介して接続されたTV
μP216に応答する。この直列バスは、図示のように、デ
ータ、クロック信号、イネーブル信号及びリセット信号
用のラインを有する４本線バスとすることができる。WS
P μP340はWSP μＰデコーダ310を通してゲートアレ
ーの種々の回路と交信する。
１つのケースでは、４×3NTSCビデオを、表示画面の
アスペクト比歪みを避けるために、係数4/3で圧縮する
ことが必要となる。別のケースでは、通常は垂直方向の
ズーミングをも伴う。水平ズーミングを行うために、ビ
デオを伸張することもある。33％までの水平ズーミング
動作は、圧縮を4/3未満に減じることによって行うこと
ができる。サンプル補間器は、Ｓ−VHSフォーマットで
は5.5MHzまでとなるルミナンスビデオ帯域幅が、1024fH
の時は8MHzであるナイキスト折返し周波数の大きなパー
センテージを占めるので、入来ビデオを新たなピクセル
位置に計算しなおすために用いられる。
アスペクト比歪みを避けるために、係数4/3で圧縮する
ことが必要となる。別のケースでは、通常は垂直方向の
ズーミングをも伴う。水平ズーミングを行うために、ビ
デオを伸張することもある。33％までの水平ズーミング
動作は、圧縮を4/3未満に減じることによって行うこと
ができる。サンプル補間器は、Ｓ−VHSフォーマットで
は5.5MHzまでとなるルミナンスビデオ帯域幅が、1024fH
の時は8MHzであるナイキスト折返し周波数の大きなパー
センテージを占めるので、入来ビデオを新たなピクセル
位置に計算しなおすために用いられる。
第８図に示すように、ルミナンスデータY_MNは、ビデ
オの圧縮または伸張に基づいてサンプル値を再計算（re
calculate）する主信号路304中の補間器337を通され
る。スイッチ、即ち、ルート選択器323及び331の機能
は、FIFO356と補間器337の相対位置に対する主信号路30
4のトポロジーを反転させることである。即ち、これら
のスイッチは、例えば圧縮に必要とされる場合などに、
補間器337がFIFO356に先行するようにするか、伸張に必
要とされる場合のように、FIFO356が補間器337に先行す
るようにするかを選択する。スイッチ323と331はルート
制御回路335に応動し、この回路335自体はWSP μP340
に応動する。小画面のモードでは、副ビデオ信号がビデ
オRAM350に記憶するために圧縮され、実用目的には伸張
のみが必要であることが想起されよう。従って、副信号
路にはこれらに相当するスイッチは不要である。
オの圧縮または伸張に基づいてサンプル値を再計算（re
calculate）する主信号路304中の補間器337を通され
る。スイッチ、即ち、ルート選択器323及び331の機能
は、FIFO356と補間器337の相対位置に対する主信号路30
4のトポロジーを反転させることである。即ち、これら
のスイッチは、例えば圧縮に必要とされる場合などに、
補間器337がFIFO356に先行するようにするか、伸張に必
要とされる場合のように、FIFO356が補間器337に先行す
るようにするかを選択する。スイッチ323と331はルート
制御回路335に応動し、この回路335自体はWSP μP340
に応動する。小画面のモードでは、副ビデオ信号がビデ
オRAM350に記憶するために圧縮され、実用目的には伸張
のみが必要であることが想起されよう。従って、副信号
路にはこれらに相当するスイッチは不要である。
主信号路は第11図（ａ）により詳細に示されている。
スイッチ323は２つのマルチプレクサ325と327によって
構成されている。スイッチ331はマルチプレクサ333によ
って構成されている。これら３つのマルチプレクサはル
ート制御回路335に応動し、このルート制御回路335自体
はWSP μP340に応動する。水平タイミング／同期回路3
39が、ラッチ347、351及びマルチプレクサ353を制御
し、また、FIFOの書込みと読出しを制御するタイミング
信号を発生する。クロック信号CLKと線開始信号SOLはク
ロック／同期回路341によって生成される。アナログ−
デジタル変換制御回路369は、Y_MN、WSP μP340、及び
UV_MNの最上位ビットに応動する。
スイッチ323は２つのマルチプレクサ325と327によって
構成されている。スイッチ331はマルチプレクサ333によ
って構成されている。これら３つのマルチプレクサはル
ート制御回路335に応動し、このルート制御回路335自体
はWSP μP340に応動する。水平タイミング／同期回路3
39が、ラッチ347、351及びマルチプレクサ353を制御
し、また、FIFOの書込みと読出しを制御するタイミング
信号を発生する。クロック信号CLKと線開始信号SOLはク
ロック／同期回路341によって生成される。アナログ−
デジタル変換制御回路369は、Y_MN、WSP μP340、及び
UV_MNの最上位ビットに応動する。
補間器制御回路349は、中間ピクセル位置値（Ｋ）、
補間器補償フィルタ重み付け（Ｃ）、及び、ルミナンス
に対するクロックゲーティング情報CGYとカラー成分に
対するクロックゲーティング情報CGUVを生成する。圧縮
を行うためにサンプルをいくつかのクロック時に書込ま
れないようにし、あるいは、伸張のために、いくつかの
サンプルを複数回読出せるようにするために、FIFOデー
タの中断（デシメーション）または繰返しを行わせるの
が、このクロックゲーティング情報である。
補間器補償フィルタ重み付け（Ｃ）、及び、ルミナンス
に対するクロックゲーティング情報CGYとカラー成分に
対するクロックゲーティング情報CGUVを生成する。圧縮
を行うためにサンプルをいくつかのクロック時に書込ま
れないようにし、あるいは、伸張のために、いくつかの
サンプルを複数回読出せるようにするために、FIFOデー
タの中断（デシメーション）または繰返しを行わせるの
が、このクロックゲーティング情報である。
このような圧縮が第11図（ｂ）に示されている。LUMA
_RAMP_INとして示した線はFIFOに書込まれているルミナ
ンスランプビデオデータを表す。WR_EN_MN_Y信号がアク
ティブで論理Ｈ（高レベル）であるということは、デー
タがFIFOに書込まれていることを意味する。４個目毎の
サンプルがFIFOに書込まれることを禁止される。凹凸の
ある線LUMA_RAMP_OUTは、データが最初に補間されなか
ったとした場合に、FIFOから読出されるルミナンスラン
プデータを表している。ルミナンスFIFOから読出される
ランプの平均勾配は、入力ランプより33％急峻であるこ
とに注目されたい。また、このランプを読出すために
は、データの書込みに必要とされた時間の33％少ない有
効読出し時間が必要であることにも注目されたい。これ
によって、4/3圧縮が行われる。FIFOから読出されるデ
ータが凹凸にならずに、滑らかとなるように、FIFOに書
込まれているルミナンスサンプルを再計算するのは、補
間器337の機能である。
_RAMP_INとして示した線はFIFOに書込まれているルミナ
ンスランプビデオデータを表す。WR_EN_MN_Y信号がアク
ティブで論理Ｈ（高レベル）であるということは、デー
タがFIFOに書込まれていることを意味する。４個目毎の
サンプルがFIFOに書込まれることを禁止される。凹凸の
ある線LUMA_RAMP_OUTは、データが最初に補間されなか
ったとした場合に、FIFOから読出されるルミナンスラン
プデータを表している。ルミナンスFIFOから読出される
ランプの平均勾配は、入力ランプより33％急峻であるこ
とに注目されたい。また、このランプを読出すために
は、データの書込みに必要とされた時間の33％少ない有
効読出し時間が必要であることにも注目されたい。これ
によって、4/3圧縮が行われる。FIFOから読出されるデ
ータが凹凸にならずに、滑らかとなるように、FIFOに書
込まれているルミナンスサンプルを再計算するのは、補
間器337の機能である。
伸張は圧縮と全く逆の態様で行うことができる。圧縮
の場合は、書込みイネーブル信号には、禁止パルスの形
でクロックゲーティング情報が付されている。データの
伸張のためには、クロックゲーティング情報は読出しイ
ネーブル信号に適用される。これにより、第11図（ｃ）
に示すように、データがFIFO356から読出される時に、
データの中断が行われる。線LUMA_RAMP_INはFIFO356に
書込まれる前のデータを表し、凹凸のある線LUMA_RAMP_
OUTはFIFO356から読出される時のデータを表している。
この場合、伸張後、サンプルされたデータを凹凸のある
状態から滑らかになるように再計算するのは、この処理
中はFIFO356に後続した位置にある補間器337の機能であ
る。伸張の場合、データは、FIFO356から読出されてい
る時及び補間器337にクロック書込みされている時に、
中断されねばならない。これは、データが連続して補間
器337中をクロックされる圧縮の場合と異なる。圧縮及
び伸張の両方の場合において、クロックゲーティング動
作は、容易に、同期した態様で行わせることができる。
即ち、各動作は、システムクロック1024fHの立上がりエ
ッジに基づいて生じる。
の場合は、書込みイネーブル信号には、禁止パルスの形
でクロックゲーティング情報が付されている。データの
伸張のためには、クロックゲーティング情報は読出しイ
ネーブル信号に適用される。これにより、第11図（ｃ）
に示すように、データがFIFO356から読出される時に、
データの中断が行われる。線LUMA_RAMP_INはFIFO356に
書込まれる前のデータを表し、凹凸のある線LUMA_RAMP_
OUTはFIFO356から読出される時のデータを表している。
この場合、伸張後、サンプルされたデータを凹凸のある
状態から滑らかになるように再計算するのは、この処理
中はFIFO356に後続した位置にある補間器337の機能であ
る。伸張の場合、データは、FIFO356から読出されてい
る時及び補間器337にクロック書込みされている時に、
中断されねばならない。これは、データが連続して補間
器337中をクロックされる圧縮の場合と異なる。圧縮及
び伸張の両方の場合において、クロックゲーティング動
作は、容易に、同期した態様で行わせることができる。
即ち、各動作は、システムクロック1024fHの立上がりエ
ッジに基づいて生じる。
ルミナンス補間のためのこの構成には多数の利点があ
る。クロックゲーティング動作、即ち、データ間引き
（デシメーション）及びデータ繰返しは同期的に行うこ
とができる。切換可能なビデオデータのトポロジーを用
いて補間器とFIFOの位置の切換えを行わなければ、デー
タの中断または繰返しのために、書込みまたは読出しク
ロックはダブルクロック（double clock）されねばなら
なくなってしまう。この「ダブルクロックされる」とい
う語は、１つのクロックサイクル中に２つのデータ点が
FIFOに書込まれる、あるいは、１つのクロックサイクル
中に２つのデータ点がFIFOから読出されねばならないと
いう意味である。その結果、書込みまたは読出しクロッ
ク周波数がシステムクロック周波数の２倍とならねばな
らないので、回路構成をシステムクロックに同期して動
作するようにすることはできない。さらに、この切換可
能なトポロジーは圧縮と伸張の両方の目的に対して、１
つの補間器と１つのFIFOしか必要としない。ここに記載
したビデオ切換構成を用いなければ、圧縮と伸張の両機
能を達成するために、２つのFIFOを用いた場合のみ、ダ
ブルクロッキングを避けることができる。その場合は、
伸張用の１つのFIFOを補間器の前に置き、圧縮用の１つ
のFIFOを補間器の後に置く必要がある。
る。クロックゲーティング動作、即ち、データ間引き
（デシメーション）及びデータ繰返しは同期的に行うこ
とができる。切換可能なビデオデータのトポロジーを用
いて補間器とFIFOの位置の切換えを行わなければ、デー
タの中断または繰返しのために、書込みまたは読出しク
ロックはダブルクロック（double clock）されねばなら
なくなってしまう。この「ダブルクロックされる」とい
う語は、１つのクロックサイクル中に２つのデータ点が
FIFOに書込まれる、あるいは、１つのクロックサイクル
中に２つのデータ点がFIFOから読出されねばならないと
いう意味である。その結果、書込みまたは読出しクロッ
ク周波数がシステムクロック周波数の２倍とならねばな
らないので、回路構成をシステムクロックに同期して動
作するようにすることはできない。さらに、この切換可
能なトポロジーは圧縮と伸張の両方の目的に対して、１
つの補間器と１つのFIFOしか必要としない。ここに記載
したビデオ切換構成を用いなければ、圧縮と伸張の両機
能を達成するために、２つのFIFOを用いた場合のみ、ダ
ブルクロッキングを避けることができる。その場合は、
伸張用の１つのFIFOを補間器の前に置き、圧縮用の１つ
のFIFOを補間器の後に置く必要がある。
適正な回路動作のための条件の１つは、各水平線につ
いてFIFOへ書込まれるデータサンプルの数は、その水平
線についてFIFOから読出されるサンプルの数と正確に等
しくなければならないということである。FIFOから読出
されるサンプルと同じ数のサンプルがFIFOに書込まれな
いと、主チャンネル画面は、読出しにせよ書込みにせ
よ、線毎のポインタのプリセッション（precession）が
あるために相当傾いてしまう。この条件は主チャンネル
のFIFOが１フィールドに１度リセットされるという事実
による。最初に、書込みポインタが主信号の垂直同期パ
ルスに続いてリセットされ、次いで、１本の線の後に、
読出しポインタがリセットされる。
いてFIFOへ書込まれるデータサンプルの数は、その水平
線についてFIFOから読出されるサンプルの数と正確に等
しくなければならないということである。FIFOから読出
されるサンプルと同じ数のサンプルがFIFOに書込まれな
いと、主チャンネル画面は、読出しにせよ書込みにせ
よ、線毎のポインタのプリセッション（precession）が
あるために相当傾いてしまう。この条件は主チャンネル
のFIFOが１フィールドに１度リセットされるという事実
による。最初に、書込みポインタが主信号の垂直同期パ
ルスに続いてリセットされ、次いで、１本の線の後に、
読出しポインタがリセットされる。
ビデオデータの伸張と圧縮が行われているという事実
のために、読出し及び書込みポインタが同じ桁（plac
e）数に進むためには、異なる数のクロックサイクルが
必要となることがある。書き込まれるデータサンプルの
数を，モードには関係なく、読出されるデータサンプル
の数と常に等しくするために、主Ｙ用FIFOと主UV用FIFO
に対する読出し及び書込みイネーブル信号を発生するた
めに３つのレジスタ値と２つの制御信号が用いられる。
マイクロプロセッサから供給される２つのレジスタ値WR
_BEG_MNとRD_BEG_MNは、水平ピクセル計数値H_COUNTと
協働して、水平線期間中の読出しと書込みが開始される
べき位置を指定する。値H_COUNTは線期間内のピクセル
位置の決定に用いられる10ビットカウンタ値である。こ
のカウンタは線開始信号SOLによってクリアされる。SOL
信号は、各線の開始時に、水平カウンタのH_COUNTを０
の値に初期化するために用いられる、１クロック幅のパ
ルスである。SOLパルスは正規には水平同期成分の前縁
に整列している。
のために、読出し及び書込みポインタが同じ桁（plac
e）数に進むためには、異なる数のクロックサイクルが
必要となることがある。書き込まれるデータサンプルの
数を，モードには関係なく、読出されるデータサンプル
の数と常に等しくするために、主Ｙ用FIFOと主UV用FIFO
に対する読出し及び書込みイネーブル信号を発生するた
めに３つのレジスタ値と２つの制御信号が用いられる。
マイクロプロセッサから供給される２つのレジスタ値WR
_BEG_MNとRD_BEG_MNは、水平ピクセル計数値H_COUNTと
協働して、水平線期間中の読出しと書込みが開始される
べき位置を指定する。値H_COUNTは線期間内のピクセル
位置の決定に用いられる10ビットカウンタ値である。こ
のカウンタは線開始信号SOLによってクリアされる。SOL
信号は、各線の開始時に、水平カウンタのH_COUNTを０
の値に初期化するために用いられる、１クロック幅のパ
ルスである。SOLパルスは正規には水平同期成分の前縁
に整列している。
第３のレジスタ値LENGTHは10ビットカウンタの上位８
ビットをロードして、実際にFIFOに書込まれた、あるい
はFIFOから読出されたデータサンプルの数を求めるため
に用いられる。レジスタ値のビットは反転され、最下位
２ビットが論理的にHI（高レベル）にロードされて、_L
ENGTH_1が生じる。信号の前に付した記号「＿」は論理
反転を表す。従って、カウンタがオーバフローすると、
即ち、リップルキャリアウト（ripple carry out）が
HIになった時、所要の数のサンプルが書き込まれた、ま
たは読出されたことになる。書込まれたあるいは読出さ
れたピクセルサンプルの実際の数は、レジスタがカウン
タの上位８ビットにロードされるので、実際はLENGTH×
４である。クロックゲーティングの効果は、カウンタを
ゲートしてイネーブルすることによって説明できる。こ
のようにして、カウンタに対するイネーブル信号はFIFO
に対するイネーブル信号としても用いることができ、こ
れによって、モードには関係なく、書込まれるサンプル
の数、あるいは読出されるサンプルの数が常にLENGTH×
４となるようにされる。
ビットをロードして、実際にFIFOに書込まれた、あるい
はFIFOから読出されたデータサンプルの数を求めるため
に用いられる。レジスタ値のビットは反転され、最下位
２ビットが論理的にHI（高レベル）にロードされて、_L
ENGTH_1が生じる。信号の前に付した記号「＿」は論理
反転を表す。従って、カウンタがオーバフローすると、
即ち、リップルキャリアウト（ripple carry out）が
HIになった時、所要の数のサンプルが書き込まれた、ま
たは読出されたことになる。書込まれたあるいは読出さ
れたピクセルサンプルの実際の数は、レジスタがカウン
タの上位８ビットにロードされるので、実際はLENGTH×
４である。クロックゲーティングの効果は、カウンタを
ゲートしてイネーブルすることによって説明できる。こ
のようにして、カウンタに対するイネーブル信号はFIFO
に対するイネーブル信号としても用いることができ、こ
れによって、モードには関係なく、書込まれるサンプル
の数、あるいは読出されるサンプルの数が常にLENGTH×
４となるようにされる。
第11図（ｄ）には、WR_EN_FIFO_Y（ケース１）、WR_E
N_FIFO_UV（ケース２）、RD_EN_FIFO_YとRD_EN_FIFO_U
V、として示したＹ及びUV成分用のFIFOに対する書込み
及び読出しイネーブル信号を発生するために用いられる
３つの同じ回路の中の１つが示されている。なお、伸張
の場合は、RD_EN_FIFO_Y及びRD_EN_FIFO_UV信号は同じ
なので、RD_EN_FIFO_Y_UV（ケース３）と称することが
できる。先ず、ケース１の場合の回路1100について説明
する。回路1100が比較器1102中で、WR_BEG_MNをH_COUNT
の上位８ビットと比較する。値H_COUNTは線期間内のピ
クセル位置を求めるために用いられる10ビットカウンタ
値である。このカウンタは線開始信号SOLによってクリ
アされる。このSOL信号は、各線の開始時に水平カウン
タH_COUNTを０の値に初期化するために用いられる１ク
ロック幅のパルスである。このSOLパルスは正規には水
平同期成分の前縁に整列している。
N_FIFO_UV（ケース２）、RD_EN_FIFO_YとRD_EN_FIFO_U
V、として示したＹ及びUV成分用のFIFOに対する書込み
及び読出しイネーブル信号を発生するために用いられる
３つの同じ回路の中の１つが示されている。なお、伸張
の場合は、RD_EN_FIFO_Y及びRD_EN_FIFO_UV信号は同じ
なので、RD_EN_FIFO_Y_UV（ケース３）と称することが
できる。先ず、ケース１の場合の回路1100について説明
する。回路1100が比較器1102中で、WR_BEG_MNをH_COUNT
の上位８ビットと比較する。値H_COUNTは線期間内のピ
クセル位置を求めるために用いられる10ビットカウンタ
値である。このカウンタは線開始信号SOLによってクリ
アされる。このSOL信号は、各線の開始時に水平カウン
タH_COUNTを０の値に初期化するために用いられる１ク
ロック幅のパルスである。このSOLパルスは正規には水
平同期成分の前縁に整列している。
比較器1102の出力は、回路1118によって遅延させら
れ、また、それ自身の反転されているが、遅延は受けて
いないものと、NANDゲート1104で比較される。NANDゲー
ト1104の出力は、１クロック周期幅のアクティブなLO、
即ち論理Ｌ（低レベル）信号で、10ビットFIFO長さカウ
ンタ1106のロード入力LDnとして入力される。LDn入力は
10ビットFIFO長さカウンタ1106をシステムクロックの立
ち上がりエッジでロードするために用いられる。LENGTH
信号のビットはインバータアレー1110によって反転され
る。値LENGTHは、FIFOに実際に書込まれたデータサンプ
ルの数を求めるために10ビットカウンタの上位８ビット
をロードするために用いられる。インバータアレー1110
の出力はカウンタ1106のロードイン入力LOADの最上位の
ビットに供給される。最下位２ビットは論理的にHIに接
続されている。実効的なロードイン値は_LENGTH−１で
ある。_LENGTH−１の−１という特徴を調整するため
に、カウンタ1106は、長さカウンタ1106が０に達するよ
りも１クロックサイクル前に生じるリップルキャリアウ
ト信号RCOによって停止させられる。クロックゲーティ
ング情報はゲート1112でリップルキャリアウト信号RCO
とNOR処理される。同じイネーブル信号がゲート1116で
反転され、FIFOのためのイネーブル信号として用いられ
る。これによって、FIFOメモリとカウンタが全く同じよ
うにしてイネーブルされ、正しい数のサンプルが書込ま
れることが確実となる。ケース２では、WR_BEG_MNが同
じくH_COUNTと比較される。しかし、出力としてWR_EN_F
IFO_UVを生成するために、CGUV_WR信号が用いられる。
ケース３では、RD_BEG_MNがH_COUNTと比較され、CGY_RD
信号がRD_EN_FIFO_Y_UVの生成に用いられる。
れ、また、それ自身の反転されているが、遅延は受けて
いないものと、NANDゲート1104で比較される。NANDゲー
ト1104の出力は、１クロック周期幅のアクティブなLO、
即ち論理Ｌ（低レベル）信号で、10ビットFIFO長さカウ
ンタ1106のロード入力LDnとして入力される。LDn入力は
10ビットFIFO長さカウンタ1106をシステムクロックの立
ち上がりエッジでロードするために用いられる。LENGTH
信号のビットはインバータアレー1110によって反転され
る。値LENGTHは、FIFOに実際に書込まれたデータサンプ
ルの数を求めるために10ビットカウンタの上位８ビット
をロードするために用いられる。インバータアレー1110
の出力はカウンタ1106のロードイン入力LOADの最上位の
ビットに供給される。最下位２ビットは論理的にHIに接
続されている。実効的なロードイン値は_LENGTH−１で
ある。_LENGTH−１の−１という特徴を調整するため
に、カウンタ1106は、長さカウンタ1106が０に達するよ
りも１クロックサイクル前に生じるリップルキャリアウ
ト信号RCOによって停止させられる。クロックゲーティ
ング情報はゲート1112でリップルキャリアウト信号RCO
とNOR処理される。同じイネーブル信号がゲート1116で
反転され、FIFOのためのイネーブル信号として用いられ
る。これによって、FIFOメモリとカウンタが全く同じよ
うにしてイネーブルされ、正しい数のサンプルが書込ま
れることが確実となる。ケース２では、WR_BEG_MNが同
じくH_COUNTと比較される。しかし、出力としてWR_EN_F
IFO_UVを生成するために、CGUV_WR信号が用いられる。
ケース３では、RD_BEG_MNがH_COUNTと比較され、CGY_RD
信号がRD_EN_FIFO_Y_UVの生成に用いられる。
主チャンネルビデオに対するクロミナンス処理は２以
上の発明の構成によって行うことができる。代替トポロ
ジの１つは、第８図と第11図（ａ）に示されているもの
で、第52図〜第55図を参照して説明されている。主チャ
ンネルビデオに対するクロミナンス処理の別のトポロジ
が第13図に示され、第51図に関連して説明される。先
ず、第13図を参照すると、UV信号路530がブロック図の
形で示されている。信号路530は、第８図及び第11図
（ａ）に示す主信号路304におけるルミナンスデータの
選択可能なトポロジに非常に類似している。最も重要な
違いは、補間器337の代わりに遅延整合回路540が用いら
れている点である。マルチプレクサ534、536及び538がU
V_MN信号を、FIFO358が遅延整合回路540に先行する信号
路か、遅延整合回路540がFIFO358に先行する信号路かを
通ることができるようにする。これらのマルチプレクサ
はルート制御回路532に応動する。マルチプレクサ538の
出力はデマルチプレクサ353によってU_OUT信号とV_OUT
信号に分離される。
上の発明の構成によって行うことができる。代替トポロ
ジの１つは、第８図と第11図（ａ）に示されているもの
で、第52図〜第55図を参照して説明されている。主チャ
ンネルビデオに対するクロミナンス処理の別のトポロジ
が第13図に示され、第51図に関連して説明される。先
ず、第13図を参照すると、UV信号路530がブロック図の
形で示されている。信号路530は、第８図及び第11図
（ａ）に示す主信号路304におけるルミナンスデータの
選択可能なトポロジに非常に類似している。最も重要な
違いは、補間器337の代わりに遅延整合回路540が用いら
れている点である。マルチプレクサ534、536及び538がU
V_MN信号を、FIFO358が遅延整合回路540に先行する信号
路か、遅延整合回路540がFIFO358に先行する信号路かを
通ることができるようにする。これらのマルチプレクサ
はルート制御回路532に応動する。マルチプレクサ538の
出力はデマルチプレクサ353によってU_OUT信号とV_OUT
信号に分離される。
補間システムがビデオ圧縮を行う時は、データサンプ
ルはFIFO358に書込まれる前に削除されねばならない。
このことが、マルチプレクスされたU/Vデータの場合に
問題を生じさせる。UVデータストリームがＹデータスト
リームと同じクロックゲーティングパルスで削除される
場合は、UVシーケンスは一貫してＵ、Ｖ、Ｕ、Ｖ、...
等と交番しない。例えば、ＵサンプルがFIFO358に書込
まれる前に削除された場合は、シーケンスは、Ｕ、Ｖ、
Ｕ、Ｖ、Ｖ、Ｕ、Ｖ、...等のようなものになろう。従
って、第２のクロックゲーティング信号が必要となる。
この信号はCGUV（または、信号が論理的に反転された場
合は、_CGUV）と呼ばれる。このUV Clock Gate（UVク
ロックゲート）は圧縮の時にのみ用いられ、CGYパルス
の半分の頻度で発生し、常にUVサンプル対を削除する。
8/5圧縮の結果を第51図（ａ）と第51図（ｂ）に示す。
ルはFIFO358に書込まれる前に削除されねばならない。
このことが、マルチプレクスされたU/Vデータの場合に
問題を生じさせる。UVデータストリームがＹデータスト
リームと同じクロックゲーティングパルスで削除される
場合は、UVシーケンスは一貫してＵ、Ｖ、Ｕ、Ｖ、...
等と交番しない。例えば、ＵサンプルがFIFO358に書込
まれる前に削除された場合は、シーケンスは、Ｕ、Ｖ、
Ｕ、Ｖ、Ｖ、Ｕ、Ｖ、...等のようなものになろう。従
って、第２のクロックゲーティング信号が必要となる。
この信号はCGUV（または、信号が論理的に反転された場
合は、_CGUV）と呼ばれる。このUV Clock Gate（UVク
ロックゲート）は圧縮の時にのみ用いられ、CGYパルス
の半分の頻度で発生し、常にUVサンプル対を削除する。
8/5圧縮の結果を第51図（ａ）と第51図（ｂ）に示す。
この例において、Ｙ（_CGY）とUV（_CGUV）に対するC
lock Gate Write（クロックゲート書込み）がどのよ
うに違うかは明らかである。_CGYと_CGUV信号が高の
時、サンプルが削除される。_CGYは常にＵサンプルで始
まりＶサンプルで終わることに注目すべきである。この
ようにして、UV対が一緒に削除されて、１つの対中のＶ
が次の対からのＵと共に削除されるということが防止さ
れる。8:5圧縮において、UVデータとＹデータがどのよ
うにFIFO358と356から読出されるかの比較を第51（ａ）
図と第51（ｂ）図に、それぞれ示す。UVデータがＹデー
タに対して１クロックサイクルスキューすることがわか
るであろう。これはU/V指標データをFIFOデータストリ
ーム中に記憶しておかないことによる結果である。この
UVデータのスキューがあると、カラー成分がいくらか損
なわれる。しかし、この成分の質の低下は、高品質テレ
ビジョンで普通に用いられている、4:1:1マルチプレク
スされたカラー成分システムよりも悪くはならない。実
効的なUVナイキスト周波数は、UV対が間引かれる（デシ
メーションされる）ので、周期的に2MHzまで低下する。
しかし、この周波数は「ワイドな」Ｉクロミナンス源を
取り扱うには充分である。その結果、カラー成分信号
は、UV対の間引きが行われている時も、非常に高い品質
を維持する。
lock Gate Write（クロックゲート書込み）がどのよ
うに違うかは明らかである。_CGYと_CGUV信号が高の
時、サンプルが削除される。_CGYは常にＵサンプルで始
まりＶサンプルで終わることに注目すべきである。この
ようにして、UV対が一緒に削除されて、１つの対中のＶ
が次の対からのＵと共に削除されるということが防止さ
れる。8:5圧縮において、UVデータとＹデータがどのよ
うにFIFO358と356から読出されるかの比較を第51（ａ）
図と第51（ｂ）図に、それぞれ示す。UVデータがＹデー
タに対して１クロックサイクルスキューすることがわか
るであろう。これはU/V指標データをFIFOデータストリ
ーム中に記憶しておかないことによる結果である。この
UVデータのスキューがあると、カラー成分がいくらか損
なわれる。しかし、この成分の質の低下は、高品質テレ
ビジョンで普通に用いられている、4:1:1マルチプレク
スされたカラー成分システムよりも悪くはならない。実
効的なUVナイキスト周波数は、UV対が間引かれる（デシ
メーションされる）ので、周期的に2MHzまで低下する。
しかし、この周波数は「ワイドな」Ｉクロミナンス源を
取り扱うには充分である。その結果、カラー成分信号
は、UV対の間引きが行われている時も、非常に高い品質
を維持する。
ビデオデータの圧縮には、FIFO356と358へのクロック
ゲート書込み信号がＹ信号路及びUV信号路について互い
に異なる必要がある。基本的には、Ｕ及びＶサンプルは
対として削除されねばならない。なぜなら、一旦、ある
サンプルが削除されるや、そのサンプル（それがＵサン
プルであったかＶサンプルであったかには係わりなく）
の状態に関する情報は失われてしまうからである。例え
ば、UV状態情報を搬送するためにFIFO358に９番目のビ
ットを付加すれば、単一のＵまたはＶサンプルが削除さ
れることになる。データがFIFO358から読出されると
き、この９番目のビットの状態を解釈することによっ
て、UVは正しく分類（sort）される。この分類情報は捨
てられるので、UVデータが対として削除されねばならな
いということになり、その結果UVのFIFO358の読出し後
に行われる分類が非常に簡単になる。
ゲート書込み信号がＹ信号路及びUV信号路について互い
に異なる必要がある。基本的には、Ｕ及びＶサンプルは
対として削除されねばならない。なぜなら、一旦、ある
サンプルが削除されるや、そのサンプル（それがＵサン
プルであったかＶサンプルであったかには係わりなく）
の状態に関する情報は失われてしまうからである。例え
ば、UV状態情報を搬送するためにFIFO358に９番目のビ
ットを付加すれば、単一のＵまたはＶサンプルが削除さ
れることになる。データがFIFO358から読出されると
き、この９番目のビットの状態を解釈することによっ
て、UVは正しく分類（sort）される。この分類情報は捨
てられるので、UVデータが対として削除されねばならな
いということになり、その結果UVのFIFO358の読出し後
に行われる分類が非常に簡単になる。
間引き処理されたUV対の分類には１ビットカウンタの
みしか必要ではない。このカウンタは、FIFO358の読出
しが開始されるクロックサイクルに、Ｕ（０）状態に同
期的にリセットされる。この１ビットカウンタは、主FI
FO356と358の読出しを制御するRD_EN_MN信号によってイ
ネーブルされる。圧縮モードでは、RD_EN_MNは、読出し
が一旦始まると、各水平線上で読出しが停止するまで、
連続的に論理Ｈ（高レベル）となる。その結果得られる
信号UV_SEL_OUTは交番するU/V指示信号で、これがデマ
ルチプレクサ353の選択（select）線を駆動する。この
ようにして、UVデータサンプルは、FIFO358への書込み
中、後でのリコール（recall）のためにUV同期情報が記
憶できなかった場合でも、FIFO358から読出された後、
うまく分類される。
みしか必要ではない。このカウンタは、FIFO358の読出
しが開始されるクロックサイクルに、Ｕ（０）状態に同
期的にリセットされる。この１ビットカウンタは、主FI
FO356と358の読出しを制御するRD_EN_MN信号によってイ
ネーブルされる。圧縮モードでは、RD_EN_MNは、読出し
が一旦始まると、各水平線上で読出しが停止するまで、
連続的に論理Ｈ（高レベル）となる。その結果得られる
信号UV_SEL_OUTは交番するU/V指示信号で、これがデマ
ルチプレクサ353の選択（select）線を駆動する。この
ようにして、UVデータサンプルは、FIFO358への書込み
中、後でのリコール（recall）のためにUV同期情報が記
憶できなかった場合でも、FIFO358から読出された後、
うまく分類される。
ビデオ伸張が行われる時は、FIFO356と358の書込み
は、書込みの始めから書込みの終わりまで、中断される
ことなく行われる。サンプルがFIFOから読出される時
は、FIFOの読出しが中断され、サンプル値が保持される
（繰り返される）。このサンプル保持あるいはサンプル
繰り返しは、RD_EN_MN信号及びその補数_RD_EN_MNの一
部をなすクロックゲート読出し情報によって行われる。
は、書込みの始めから書込みの終わりまで、中断される
ことなく行われる。サンプルがFIFOから読出される時
は、FIFOの読出しが中断され、サンプル値が保持される
（繰り返される）。このサンプル保持あるいはサンプル
繰り返しは、RD_EN_MN信号及びその補数_RD_EN_MNの一
部をなすクロックゲート読出し情報によって行われる。
この状況では、圧縮と比較して、重要な違いに気をつ
けなければならない。UVサンプルの状態はそれがFIFO35
8から読出される時に分かる。UVデータはＵ、Ｖ、Ｕ、
Ｖ、,..等と、連続して交番しながらFIFO358に書込まれ
る。従って、データがFIFO358から読出されて中断（ポ
ーズ）する時、信号UV_SEL_OUTを作る１ビットカウンタ
が中断されてFIFOデータが保持されたことを示す。これ
によって、デマルチプレクサ353の分類が正しく維持さ
れる。
けなければならない。UVサンプルの状態はそれがFIFO35
8から読出される時に分かる。UVデータはＵ、Ｖ、Ｕ、
Ｖ、,..等と、連続して交番しながらFIFO358に書込まれ
る。従って、データがFIFO358から読出されて中断（ポ
ーズ）する時、信号UV_SEL_OUTを作る１ビットカウンタ
が中断されてFIFOデータが保持されたことを示す。これ
によって、デマルチプレクサ353の分類が正しく維持さ
れる。
１ビットカウンタは、RD_EN_MN信号が１ビットカウン
タのイネーブル入力に印加されるので、正しい時間に中
断される。これにより、FIFO358が中断（ポーズ）され
る時、UV_SEL_OUT信号も中断されることが確実となる。
UVデータ用のクロックゲート読出し信号CGUVがＹデータ
用のクロックゲート読出し信号CGYと同じなので、伸張
を行うためには、Ｙ及びUV用FIFO356と358に対する読出
しイネーブル信号が別々である必要はない。伸張の実行
の方が圧縮の実行より容易であることが分かる。さら
に、カラー成分ナイキスト周波数は、伸張中は損なわれ
ることはなく、また、2:1:1信号の質は完全に保持され
る。
タのイネーブル入力に印加されるので、正しい時間に中
断される。これにより、FIFO358が中断（ポーズ）され
る時、UV_SEL_OUT信号も中断されることが確実となる。
UVデータ用のクロックゲート読出し信号CGUVがＹデータ
用のクロックゲート読出し信号CGYと同じなので、伸張
を行うためには、Ｙ及びUV用FIFO356と358に対する読出
しイネーブル信号が別々である必要はない。伸張の実行
の方が圧縮の実行より容易であることが分かる。さら
に、カラー成分ナイキスト周波数は、伸張中は損なわれ
ることはなく、また、2:1:1信号の質は完全に保持され
る。
ここに記述するマルチプレクスカラー成分トポロジは
多数の利点を持っている。この方法は効率的であり、広
帯域幅のルミナンスラスタマッピングシステムと共に動
作させるに理想的な適性を有している。クロミナンス信
号の質を高度に保ちつつ、回路の複雑性を最小にするこ
とができる。これらの特長は、部分的には次のような工
夫に基づく。UV対はUVのFIFO358の入力において削除さ
れる。このようにすることによって、FIFOを通してクロ
ックゲーティング情報を運ぶ必要がなくなる。クロック
ゲーティング情報をFIFOを通して伝送しようとすると、
FIFOは実際のUVデータの精度より１ビット分広くしなけ
ればならない。遅延整合回路網をUV補間器の代わりに用
いることができ、これは補間器337と同じ態様で動作す
る。このようにすると、非常に入り組んだ数学的な関数
の使用を排除することができる。さらに、ゲートアレー
を集積回路で実施すると、約2000個のゲートが節約でき
る。最後に、最悪の場合のUV信号の質は、圧縮中は、4:
1:1（Y,U,V）カラーチャンネル以下には決して低下せ
ず、また、伸張に際しては2:1:1の質を維持する。
多数の利点を持っている。この方法は効率的であり、広
帯域幅のルミナンスラスタマッピングシステムと共に動
作させるに理想的な適性を有している。クロミナンス信
号の質を高度に保ちつつ、回路の複雑性を最小にするこ
とができる。これらの特長は、部分的には次のような工
夫に基づく。UV対はUVのFIFO358の入力において削除さ
れる。このようにすることによって、FIFOを通してクロ
ックゲーティング情報を運ぶ必要がなくなる。クロック
ゲーティング情報をFIFOを通して伝送しようとすると、
FIFOは実際のUVデータの精度より１ビット分広くしなけ
ればならない。遅延整合回路網をUV補間器の代わりに用
いることができ、これは補間器337と同じ態様で動作す
る。このようにすると、非常に入り組んだ数学的な関数
の使用を排除することができる。さらに、ゲートアレー
を集積回路で実施すると、約2000個のゲートが節約でき
る。最後に、最悪の場合のUV信号の質は、圧縮中は、4:
1:1（Y,U,V）カラーチャンネル以下には決して低下せ
ず、また、伸張に際しては2:1:1の質を維持する。
第８図と第11図（ａ）に関して記載する発明の構成に
よれば、遅延整合回路が不要となる。代わりに、同じ結
果が得られるように、FIFOが操作される。第52図（ａ）
と第52図（ｂ）は、ゲートアレー300におけるルミナン
ス成分信号路とクロミナンス成分信号路のそれぞれの部
分を示す。第52図（ａ）は、補間器337がFIFO356に先行
するような構成とされた、ビデオ圧縮に対応する選択可
能なトポロジを示す。カラー成分の信号路にはFIFO358
のみが示されている。
よれば、遅延整合回路が不要となる。代わりに、同じ結
果が得られるように、FIFOが操作される。第52図（ａ）
と第52図（ｂ）は、ゲートアレー300におけるルミナン
ス成分信号路とクロミナンス成分信号路のそれぞれの部
分を示す。第52図（ａ）は、補間器337がFIFO356に先行
するような構成とされた、ビデオ圧縮に対応する選択可
能なトポロジを示す。カラー成分の信号路にはFIFO358
のみが示されている。
第53図（ａ）〜第53図（ｌ）は、ビデオ圧縮の一例を
示す。この例を説明する目的で、ルミナンス成分及びカ
ラー成分は、アナログ−デジタル変換に先立って正しく
遅延整合され、また、補間器は５クロックサイクルの遅
延を持っているものとする。実際は、20クロックサイク
ルの遅延があり、ルミナンスとクロミナンスは時間的に
整合していない。アナログスイッチ、即ち、デマルチプ
レクサ344のための選択ラインUV_MUXは、システムクロ
ックを２で分割して取り出した8MHzの信号である。第53
図（ａ）を参照すると、１クロック幅の線開始SOLパル
スが、同期的に、UV_MUX信号を第53図（ｂ）に示すよう
に、各水平ビデオ線の開始時に、０にリセットする。次
いで、UV_MUX線は、その水平線を通じて各クロックサイ
クルで状態がトグルする。線の長さはクロックサイクル
偶数個分であるので、UV_MUXは一旦初期化されると、そ
の状態は、途切れることなく0,1,0,1,...と一貫してト
グルする。アナログ−デジタル変換器346と342が各々１
サイクルの遅延を有するので、アナログ−デジタル変換
器からのUV及びＹデータストリームはシフトする。この
データシフトに対処するために、補間器制御器349（第
９図参照）からのクロックゲーティング情報、第53図
（ｅ）の_CGY及び第53図（ｆ）の_CGUV、は同じように
遅延されねばならない。ルミナンスデータは補間器337
を通過し、カラー成分が補間されないので、第53図
（ｄ）に示されているFIFO358に記憶されているUVデー
タ、UV_FIFO_INは第53図（ｃ）に示されたＹデータ、Y_
FIFO_INより進んでいる。この不整合を調整するため
に、UV FIFO358からの第53図（ｈ）に示されているUV_
FIFOデータの読出しが、第53図（ｇ）に示すY_FIFOデー
タのＹ FIFO356からの読出しに対して、４クロックサ
イクル遅延させられる。第53図（ｊ）に示すUV FIFO読
出しイネーブル信号RD_EN_MN_UVの立上がりエッジと、
第53図（ｉ）に示すＹ FIFO読出しイネーブル信号RD_E
N_MN_Yの立上がりエッジの間の４クロック周期の遅延が
示されている。これによって生じるＹ及びUVデータスト
リームが、それぞれ、第53図（ｋ）と第53図（ｌ）に示
されている。ＹとUVの不整合の最悪のものは１クロック
サイクルで、これは、もっと複雑なシステム、例えば、
FIFOと遅延整合回路の相対位置を入れ換えることができ
るようなシステムによって達成できる結果と同じであ
る。
示す。この例を説明する目的で、ルミナンス成分及びカ
ラー成分は、アナログ−デジタル変換に先立って正しく
遅延整合され、また、補間器は５クロックサイクルの遅
延を持っているものとする。実際は、20クロックサイク
ルの遅延があり、ルミナンスとクロミナンスは時間的に
整合していない。アナログスイッチ、即ち、デマルチプ
レクサ344のための選択ラインUV_MUXは、システムクロ
ックを２で分割して取り出した8MHzの信号である。第53
図（ａ）を参照すると、１クロック幅の線開始SOLパル
スが、同期的に、UV_MUX信号を第53図（ｂ）に示すよう
に、各水平ビデオ線の開始時に、０にリセットする。次
いで、UV_MUX線は、その水平線を通じて各クロックサイ
クルで状態がトグルする。線の長さはクロックサイクル
偶数個分であるので、UV_MUXは一旦初期化されると、そ
の状態は、途切れることなく0,1,0,1,...と一貫してト
グルする。アナログ−デジタル変換器346と342が各々１
サイクルの遅延を有するので、アナログ−デジタル変換
器からのUV及びＹデータストリームはシフトする。この
データシフトに対処するために、補間器制御器349（第
９図参照）からのクロックゲーティング情報、第53図
（ｅ）の_CGY及び第53図（ｆ）の_CGUV、は同じように
遅延されねばならない。ルミナンスデータは補間器337
を通過し、カラー成分が補間されないので、第53図
（ｄ）に示されているFIFO358に記憶されているUVデー
タ、UV_FIFO_INは第53図（ｃ）に示されたＹデータ、Y_
FIFO_INより進んでいる。この不整合を調整するため
に、UV FIFO358からの第53図（ｈ）に示されているUV_
FIFOデータの読出しが、第53図（ｇ）に示すY_FIFOデー
タのＹ FIFO356からの読出しに対して、４クロックサ
イクル遅延させられる。第53図（ｊ）に示すUV FIFO読
出しイネーブル信号RD_EN_MN_UVの立上がりエッジと、
第53図（ｉ）に示すＹ FIFO読出しイネーブル信号RD_E
N_MN_Yの立上がりエッジの間の４クロック周期の遅延が
示されている。これによって生じるＹ及びUVデータスト
リームが、それぞれ、第53図（ｋ）と第53図（ｌ）に示
されている。ＹとUVの不整合の最悪のものは１クロック
サイクルで、これは、もっと複雑なシステム、例えば、
FIFOと遅延整合回路の相対位置を入れ換えることができ
るようなシステムによって達成できる結果と同じであ
る。
上記の例において補間器遅延が５クロックサイクルの
場合でも、UV FIFO358の読出しは４クロックサイクル
遅延させられたことに注目できる。このことは、UV FI
FOの読出しを遅延させるクロックサイクルの数は、補間
器の遅延以下の偶数の値に設定するのが最もよいことを
意味する。Ｃコンピュータ語で表現すると、遅延をDLY_
RD_UVで表した場合、 DLY RD UV＝（int）（（int）INTERP_DLY÷２）＊２ ここで、INTERP_DLYは補間器における遅延のクロックサ
イクル数である。
場合でも、UV FIFO358の読出しは４クロックサイクル
遅延させられたことに注目できる。このことは、UV FI
FOの読出しを遅延させるクロックサイクルの数は、補間
器の遅延以下の偶数の値に設定するのが最もよいことを
意味する。Ｃコンピュータ語で表現すると、遅延をDLY_
RD_UVで表した場合、 DLY RD UV＝（int）（（int）INTERP_DLY÷２）＊２ ここで、INTERP_DLYは補間器における遅延のクロックサ
イクル数である。
実際は、補間器は20クロックサイクルの遅延を持つこ
とがあり（INTERP_DLY＝20）、ルミナンス及びクロミナ
ンス（カラー成分）は整合されない。ルミナンス信号と
クロミナンス信号が時間的に互いにずれる可能性は多く
ある。通常、カラー成分信号は、クロミナンス復調があ
るために、ルミナンス信号より遅れる。このラスタマッ
ピングシステムは、Y/UV不整合の問題に対処するため
に、補間器の遅延を利用する。ビデオ圧縮の場合、DLY_
RD_UVは、UV FIFO358の読出しに際しては０〜31クロッ
クサイクルの遅延に設定することができる。ルミナンス
補間器337は本質的に20クロックサイクルの遅延を持っ
ており、また、各クロックサイクルは約62ナノ秒の長さ
を持っているので、ここに記述するラスタマッピングシ
ステムは、ルミナンス信号に対して1.24μ秒（62n秒×2
0）迄のカラー成分遅延を補正できる。さらに、ラスタ
マッピングシステムは、カラー成分信号に対して682n秒
（62n秒×〔31−20〕）迄のルミナンス遅延を補正でき
る。この構成は、外部アナログビデオ回路へのインタフ
ェースのための融通性を非常に大きくする。
とがあり（INTERP_DLY＝20）、ルミナンス及びクロミナ
ンス（カラー成分）は整合されない。ルミナンス信号と
クロミナンス信号が時間的に互いにずれる可能性は多く
ある。通常、カラー成分信号は、クロミナンス復調があ
るために、ルミナンス信号より遅れる。このラスタマッ
ピングシステムは、Y/UV不整合の問題に対処するため
に、補間器の遅延を利用する。ビデオ圧縮の場合、DLY_
RD_UVは、UV FIFO358の読出しに際しては０〜31クロッ
クサイクルの遅延に設定することができる。ルミナンス
補間器337は本質的に20クロックサイクルの遅延を持っ
ており、また、各クロックサイクルは約62ナノ秒の長さ
を持っているので、ここに記述するラスタマッピングシ
ステムは、ルミナンス信号に対して1.24μ秒（62n秒×2
0）迄のカラー成分遅延を補正できる。さらに、ラスタ
マッピングシステムは、カラー成分信号に対して682n秒
（62n秒×〔31−20〕）迄のルミナンス遅延を補正でき
る。この構成は、外部アナログビデオ回路へのインタフ
ェースのための融通性を非常に大きくする。
補間器がビデオ圧縮に際して、ルミナンスチャンネル
に異なる遅延を導入するように、同じことがビデオ伸張
に際しても言える。第54図（ａ）と第54図（ｂ）はゲー
トアレー300におけるルミナンス及びカラー成分信号路
の部分を示す。第54図（ａ）は補間器337がFIFO356の後
ろに置かれる、ビデオ伸張に対応する選択可能なトポロ
ジを示す。FIFO358を含むUV路には変更がない。第55図
（ａ）〜第55図（ｌ）に示すビデオ伸張の例では、補間
器は５クロックサイクルの遅延を持つものとしている。
線開始SOL信号、UV_MUX信号、FIFO356へのルミナンスデ
ータストリーム入力Y_IN、及びFIFO358へのカラー成分
データストリーム入力UI_INがそれぞれ第55図（ａ）乃
至第55図（ｄ）に示されている。Ｙ及びUVデータを正確
に時間整合させるために、Ｙ FIFO356の書込みが（DLY
_WR_Y）だけ遅延させるか、あるいは、UV FIFO358の読
出し（DLY_RD_UV）の読出しが遅延される。この状況で
のUV FIFOの読出しの遅延は、UV FIFO358が補間器係
数Ｋ及びＣを必要としないので、許容できる。ビデオ圧
縮モードでは、書込みの遅延はクロックゲーティング情
報に対する係数（K,C）の不整合をもたらし、補間のル
ミナンス部分を崩壊させるので、書込みを遅延させるこ
とはできなかった。Ｙ FIFOの書込みを４クロックサイ
クルだけ遅延させるDLY_WR_Yの正確な設定が、第55図
（ｆ）に示すUV FIFO書込みイネーブル信号WR_EN_MN_U
Vの立上がりエッジと、第55図（ｅ）に示すＹ FIFO書
込みイネーブル信号WR_EN_MN_Yの立上がりエッジとの間
に示されている。クロックゲート信号_CGとY_FIFO出力
信号がそれぞれ第55図（ｉ）と第55図（ｊ）に示されて
いる。この結果得られるY,UV時間整合状態が、それぞれ
第55図（ｋ）と第55図（ｌ）に示されたY_OUTデータス
トリームとUV_OUTデータストリームの相対位置によって
示されている。
に異なる遅延を導入するように、同じことがビデオ伸張
に際しても言える。第54図（ａ）と第54図（ｂ）はゲー
トアレー300におけるルミナンス及びカラー成分信号路
の部分を示す。第54図（ａ）は補間器337がFIFO356の後
ろに置かれる、ビデオ伸張に対応する選択可能なトポロ
ジを示す。FIFO358を含むUV路には変更がない。第55図
（ａ）〜第55図（ｌ）に示すビデオ伸張の例では、補間
器は５クロックサイクルの遅延を持つものとしている。
線開始SOL信号、UV_MUX信号、FIFO356へのルミナンスデ
ータストリーム入力Y_IN、及びFIFO358へのカラー成分
データストリーム入力UI_INがそれぞれ第55図（ａ）乃
至第55図（ｄ）に示されている。Ｙ及びUVデータを正確
に時間整合させるために、Ｙ FIFO356の書込みが（DLY
_WR_Y）だけ遅延させるか、あるいは、UV FIFO358の読
出し（DLY_RD_UV）の読出しが遅延される。この状況で
のUV FIFOの読出しの遅延は、UV FIFO358が補間器係
数Ｋ及びＣを必要としないので、許容できる。ビデオ圧
縮モードでは、書込みの遅延はクロックゲーティング情
報に対する係数（K,C）の不整合をもたらし、補間のル
ミナンス部分を崩壊させるので、書込みを遅延させるこ
とはできなかった。Ｙ FIFOの書込みを４クロックサイ
クルだけ遅延させるDLY_WR_Yの正確な設定が、第55図
（ｆ）に示すUV FIFO書込みイネーブル信号WR_EN_MN_U
Vの立上がりエッジと、第55図（ｅ）に示すＹ FIFO書
込みイネーブル信号WR_EN_MN_Yの立上がりエッジとの間
に示されている。クロックゲート信号_CGとY_FIFO出力
信号がそれぞれ第55図（ｉ）と第55図（ｊ）に示されて
いる。この結果得られるY,UV時間整合状態が、それぞれ
第55図（ｋ）と第55図（ｌ）に示されたY_OUTデータス
トリームとUV_OUTデータストリームの相対位置によって
示されている。
このラスタマッピングシステムの外部ルミナンス／ク
ロミナンス不整合を補正する能力は、ビデオ圧縮の場合
と同じようにビデオ伸張の場合にも大きい。この点は、
ルミナンス／クロミナンス整合を行うためにルミナンス
チャンネルへの入力に可変遅延線を設ける必要をなくす
るので、ラスタマッピングシステムにとって非常に重要
な機能である。ある特定のトポロジの選択は、他の回路
条件を含めて、種々の要因に基づいて行うことができ
る。
ロミナンス不整合を補正する能力は、ビデオ圧縮の場合
と同じようにビデオ伸張の場合にも大きい。この点は、
ルミナンス／クロミナンス整合を行うためにルミナンス
チャンネルへの入力に可変遅延線を設ける必要をなくす
るので、ラスタマッピングシステムにとって非常に重要
な機能である。ある特定のトポロジの選択は、他の回路
条件を含めて、種々の要因に基づいて行うことができ
る。
副信号の補間は副信号路306で行われる。PIP回路301
が、６ビットＹ、Ｕ、Ｖ、8:1:1フィールドメモリであ
るビデオRAM350を操作して、入来ビデオデータを記憶さ
せる。ビデオRAM350はビデオデータの２フィールド分を
複数のメモリ位置に保持する。各メモリ位置はデータの
８ビットを保持する。各８ビット位置には、１つの６ビ
ットＹ（ルミナンス）サンプル（640fHでサンプルされ
たもの）と他に２つのビットがある。これら他の２ビッ
トは、高速スイッチデータ（FSW_DAT）か、ＵまたはＶ
サンプル（80fHでサンプルされたもの）の一部かのいず
れか一方を保持している。FSW_DATの置は、どの型のフ
ィールドがビデオRAMに書込まれたかを示す。ビデオRAM
350にはデータの２フィールド分が記憶されており、全
ビデオRAM350は表示期間中に読出されるので、両方のフ
ィールドが表示走査期間中に読出される。PIP回路301
は、高速スイッチデータを用いることにより、どちらの
フィールドをメモリから読出して表示すべきかを決め
る。PIP回路は、動きの分断という問題を解決するため
に、常に、書込まれているものと反対のフィールドの型
を読出す。読出されているフィールドの型が表示中のも
のと逆である場合は、ビデオRAMに記憶されている偶数
フィールドが、そのフィールドがメモリから読出される
時に、そのフィールドの最上部の線を削除して反転され
る。その結果、小画面は動きの分断を伴うことなく正し
いインターレースを維持する。
が、６ビットＹ、Ｕ、Ｖ、8:1:1フィールドメモリであ
るビデオRAM350を操作して、入来ビデオデータを記憶さ
せる。ビデオRAM350はビデオデータの２フィールド分を
複数のメモリ位置に保持する。各メモリ位置はデータの
８ビットを保持する。各８ビット位置には、１つの６ビ
ットＹ（ルミナンス）サンプル（640fHでサンプルされ
たもの）と他に２つのビットがある。これら他の２ビッ
トは、高速スイッチデータ（FSW_DAT）か、ＵまたはＶ
サンプル（80fHでサンプルされたもの）の一部かのいず
れか一方を保持している。FSW_DATの置は、どの型のフ
ィールドがビデオRAMに書込まれたかを示す。ビデオRAM
350にはデータの２フィールド分が記憶されており、全
ビデオRAM350は表示期間中に読出されるので、両方のフ
ィールドが表示走査期間中に読出される。PIP回路301
は、高速スイッチデータを用いることにより、どちらの
フィールドをメモリから読出して表示すべきかを決め
る。PIP回路は、動きの分断という問題を解決するため
に、常に、書込まれているものと反対のフィールドの型
を読出す。読出されているフィールドの型が表示中のも
のと逆である場合は、ビデオRAMに記憶されている偶数
フィールドが、そのフィールドがメモリから読出される
時に、そのフィールドの最上部の線を削除して反転され
る。その結果、小画面は動きの分断を伴うことなく正し
いインターレースを維持する。
クロック／同期回路341はFIFO354、356及び358を動作
させるために必要な読出し、書込み、及びイネーブル信
号を発生する。主及び副チャンネルのためのFIFOは、各
ビデオ線の、後で表示するのに必要な部分についてデー
タを記憶するために書込むようにイネーブルされる。デ
ータは、表示の同じ１つまたはそれ以上の線上で各源か
らのデータを組合わせるために必要とされる、主及び副
チャンネルのうちの一方（両方ではなく）から書込まれ
る。副チャンネルのFIFO354は副ビデオ信号に同期して
書込まれるが、読出しは主ビデオ信号に同期して行われ
る。主ビデオ信号成分は主ビデオ信号と同期してFIFO35
6と358に読込まれ、主ビデオに同期してメモリから読出
される。主チャンネルと副チャンネル間で読出し機能が
切換えられる頻度は、選択された特定の特殊効果の関数
である。
させるために必要な読出し、書込み、及びイネーブル信
号を発生する。主及び副チャンネルのためのFIFOは、各
ビデオ線の、後で表示するのに必要な部分についてデー
タを記憶するために書込むようにイネーブルされる。デ
ータは、表示の同じ１つまたはそれ以上の線上で各源か
らのデータを組合わせるために必要とされる、主及び副
チャンネルのうちの一方（両方ではなく）から書込まれ
る。副チャンネルのFIFO354は副ビデオ信号に同期して
書込まれるが、読出しは主ビデオ信号に同期して行われ
る。主ビデオ信号成分は主ビデオ信号と同期してFIFO35
6と358に読込まれ、主ビデオに同期してメモリから読出
される。主チャンネルと副チャンネル間で読出し機能が
切換えられる頻度は、選択された特定の特殊効果の関数
である。
切り詰め形の並置画面のような別の特殊効果の発生
は、線メモリFIFOに対する読出し及び書込みイネーブル
制御信号を操作して行われる。この表示フォーマットの
ための処理が第７図と第８図に示されている。切り詰め
並置表示画面の場合は、副チャンネルの2048×8FIFO354
に対する書込みイネーブル制御信号（WR_EN_AX）は、第
７図に示すように、副チャンネルの有効線期間の（1/
2）＊（4/3）＝0.67または約67％（プリ・スピードアッ
プ（pre speed up）の場合）の間、アクティブとなる。
これは、約33％の切り詰め（約67％が有効画面）及び副
チャンネルのビデオ上における圧縮比4/3に相当する。
第８図の上部に示すビデオチャンネルにおいては、910
×8FIFO356と358に対する書込みイネーブル制御信号（W
R_EN_MN_Y）は、主チャンネル有効線期間の（1/2）＊
（4/3）＝0.67、即ち、67％の間、アクティブとなる。
これは、約33％の切り詰め、及び、910×8FIFOにより主
チャンネルビデオに対して施される4/3の圧縮比に相当
する。
は、線メモリFIFOに対する読出し及び書込みイネーブル
制御信号を操作して行われる。この表示フォーマットの
ための処理が第７図と第８図に示されている。切り詰め
並置表示画面の場合は、副チャンネルの2048×8FIFO354
に対する書込みイネーブル制御信号（WR_EN_AX）は、第
７図に示すように、副チャンネルの有効線期間の（1/
2）＊（4/3）＝0.67または約67％（プリ・スピードアッ
プ（pre speed up）の場合）の間、アクティブとなる。
これは、約33％の切り詰め（約67％が有効画面）及び副
チャンネルのビデオ上における圧縮比4/3に相当する。
第８図の上部に示すビデオチャンネルにおいては、910
×8FIFO356と358に対する書込みイネーブル制御信号（W
R_EN_MN_Y）は、主チャンネル有効線期間の（1/2）＊
（4/3）＝0.67、即ち、67％の間、アクティブとなる。
これは、約33％の切り詰め、及び、910×8FIFOにより主
チャンネルビデオに対して施される4/3の圧縮比に相当
する。
FIFOの各々において、ビデオデータは、ある特定の時
点で読出されるようにバッファされる。データを各々FI
FOから読出すことのできる時間の有効領域は、選んだ表
示フォーマットによって決まる。図示した並置切り詰め
モードの例においては、主チャンネルビデオは表示の左
半部に表示されており、副チャンネルビデオは表示の右
半部に表示される。各波形の任意のビデオ部分は、図示
のように、主及び副チャンネルで異なっている。主チャ
ンネルの910×8FIFOの読出しイネーブル制御信号（RD_E
N_MN）は、ビデオバックポーチに直ちに続く有効ビデオ
の開始点で始まる表示の表示有効線期間の50％の間、ア
クティブである。副チャンネル読出しイネーブル制御信
号（RD_EN_AX）は、RD_EN_MN信号の立下がりエッジで始
まり、主チャンネルビデオのフロントポーチの開始点で
終わる表示有効線期間の残りの50％の間、アクティブと
される。書込みイネーブル制御信号は、それぞれのFIFO
入力データ（主または副）と同期しており、一方、読出
しイネーブル制御信号は主チャンネルビデオと同期して
いる。
点で読出されるようにバッファされる。データを各々FI
FOから読出すことのできる時間の有効領域は、選んだ表
示フォーマットによって決まる。図示した並置切り詰め
モードの例においては、主チャンネルビデオは表示の左
半部に表示されており、副チャンネルビデオは表示の右
半部に表示される。各波形の任意のビデオ部分は、図示
のように、主及び副チャンネルで異なっている。主チャ
ンネルの910×8FIFOの読出しイネーブル制御信号（RD_E
N_MN）は、ビデオバックポーチに直ちに続く有効ビデオ
の開始点で始まる表示の表示有効線期間の50％の間、ア
クティブである。副チャンネル読出しイネーブル制御信
号（RD_EN_AX）は、RD_EN_MN信号の立下がりエッジで始
まり、主チャンネルビデオのフロントポーチの開始点で
終わる表示有効線期間の残りの50％の間、アクティブと
される。書込みイネーブル制御信号は、それぞれのFIFO
入力データ（主または副）と同期しており、一方、読出
しイネーブル制御信号は主チャンネルビデオと同期して
いる。
第１図（ｄ）に示す表示フォーマットは、２つのほぼ
全フィールドの画面を並置フォーマットで表示できるの
で、特に望ましい。この表示は、特にワイドフォーマッ
ト表示比の表示、例えば、16×９に有効でかつ適してい
る。ほとんどのNTSC信号は４×３フォーマットで表わさ
れており、これは、勿論、12×９に相当する。２つの４
×３フォーマット表示比のNTSC画面を、これらの画面を
33％切り詰めるか、または、33％詰め込み、アスペクト
比歪みを導入して、同じ16×９フォーマット表示比の表
示器上に表示することができる。使用者の好みに応じ
て、画面切り詰めとアスペクト比歪みとの比を０％と33
％の両限界間の任意の点に設定できる。例えば、２つの
並置画面を16.7％詰め込み、16.7％切り詰めて表示する
ことができる。
全フィールドの画面を並置フォーマットで表示できるの
で、特に望ましい。この表示は、特にワイドフォーマッ
ト表示比の表示、例えば、16×９に有効でかつ適してい
る。ほとんどのNTSC信号は４×３フォーマットで表わさ
れており、これは、勿論、12×９に相当する。２つの４
×３フォーマット表示比のNTSC画面を、これらの画面を
33％切り詰めるか、または、33％詰め込み、アスペクト
比歪みを導入して、同じ16×９フォーマット表示比の表
示器上に表示することができる。使用者の好みに応じ
て、画面切り詰めとアスペクト比歪みとの比を０％と33
％の両限界間の任意の点に設定できる。例えば、２つの
並置画面を16.7％詰め込み、16.7％切り詰めて表示する
ことができる。
この装置の動作を、スピードアップと切り詰めの一般
的な比として説明することができる。ビデオ表示手段
は、M:Nの幅対高さの表示フォーマット比を持つと考
え、第１のビデオ信号源はA:Bの表示フォーマット比を
持ち、第２ビデオ信号源をC:Dの表示フォーマット比を
持つと考えることができる。第１のビデオ信号は、約１
〜（M/N÷A/B）の第１の範囲内にある係数で選択的にス
ピードアップされ、約０〜〔（M/N÷A/B）−１〕の第２
の範囲内の係数で水平方向に選択的に切り詰めることが
できる。第２のビデオ信号は約１〜（M/N÷C/D）の第３
の範囲内の係数で選択的にスピードアップされ、約０〜
〔（M/N÷C/D）−１〕の第４の範囲内の係数で選択的に
水平方向に切り詰めることができる。
的な比として説明することができる。ビデオ表示手段
は、M:Nの幅対高さの表示フォーマット比を持つと考
え、第１のビデオ信号源はA:Bの表示フォーマット比を
持ち、第２ビデオ信号源をC:Dの表示フォーマット比を
持つと考えることができる。第１のビデオ信号は、約１
〜（M/N÷A/B）の第１の範囲内にある係数で選択的にス
ピードアップされ、約０〜〔（M/N÷A/B）−１〕の第２
の範囲内の係数で水平方向に選択的に切り詰めることが
できる。第２のビデオ信号は約１〜（M/N÷C/D）の第３
の範囲内の係数で選択的にスピードアップされ、約０〜
〔（M/N÷C/D）−１〕の第４の範囲内の係数で選択的に
水平方向に切り詰めることができる。
16×９フォーマットの表示比の表示に要する水平表示
時間は４×３フォーマットの表示比の表示の場合と同じ
である。なぜなら、両方共、正規の線の長さが62.5μ秒
だからである。従って、NTSCビデオ信号は、歪みを生じ
させることなく正しいアスペクト比を保持するために
は、4/3倍にスピードアップされねばならない。この4/3
という係数は、２つの表示フォーマットの比、 4/3＝（16/9）／（4/3） として計算される。ビデオ信号をスピードアップするた
めに、この発明の態様に従って可変補間器が用いられ
る。過去においては、入力と出力において異なるクロッ
ク周波数を持つFIFOが、同様の機能の遂行のために用い
られていた。比較のために、２つのNTSC4×３フォーマ
ット表示比信号が１つの４×３フォーマット表示比の表
示器上に表示するとすれば、各画面は50％だけ、歪ませ
るか、切り詰めるか、あるいはその両方を組合わせなけ
ればならない。ワイドスクリーン関係で必要とされるス
ピードアップに相当するスピードアップは不要である。
時間は４×３フォーマットの表示比の表示の場合と同じ
である。なぜなら、両方共、正規の線の長さが62.5μ秒
だからである。従って、NTSCビデオ信号は、歪みを生じ
させることなく正しいアスペクト比を保持するために
は、4/3倍にスピードアップされねばならない。この4/3
という係数は、２つの表示フォーマットの比、 4/3＝（16/9）／（4/3） として計算される。ビデオ信号をスピードアップするた
めに、この発明の態様に従って可変補間器が用いられ
る。過去においては、入力と出力において異なるクロッ
ク周波数を持つFIFOが、同様の機能の遂行のために用い
られていた。比較のために、２つのNTSC4×３フォーマ
ット表示比信号が１つの４×３フォーマット表示比の表
示器上に表示するとすれば、各画面は50％だけ、歪ませ
るか、切り詰めるか、あるいはその両方を組合わせなけ
ればならない。ワイドスクリーン関係で必要とされるス
ピードアップに相当するスピードアップは不要である。
第28図〜第36図を参照して、読出し／書込みポインタ
衝突を避け、インタレース構成の完全性を保持するため
のフィールド同期システムをさらに詳しく説明する。画
面内画面プロセッサは、入来副ビデオ信号の水平同期成
分にロックされた640fHのクロックで副ビデオデータが
サンプルされるように動作する。この動作により、オー
ソゴナルにサンプルされたデータをビデオRAM350に記憶
することができる。データは同じく640fHの周波数でビ
デオRAMから読出されねばならない。このデータは、主
及び副ビデオ源の全体として非同期的な性質のために、
変更を加えることなしには、ビデオRAMからオーソゴナ
ルに表示することは出来ない。副信号の主信号への同期
化を容易にするために、互いに独立した書込み及び読出
しポートクロックを有する線メモリが、副信号路中、ビ
デオRAM350の出力の後に配置されている。
衝突を避け、インタレース構成の完全性を保持するため
のフィールド同期システムをさらに詳しく説明する。画
面内画面プロセッサは、入来副ビデオ信号の水平同期成
分にロックされた640fHのクロックで副ビデオデータが
サンプルされるように動作する。この動作により、オー
ソゴナルにサンプルされたデータをビデオRAM350に記憶
することができる。データは同じく640fHの周波数でビ
デオRAMから読出されねばならない。このデータは、主
及び副ビデオ源の全体として非同期的な性質のために、
変更を加えることなしには、ビデオRAMからオーソゴナ
ルに表示することは出来ない。副信号の主信号への同期
化を容易にするために、互いに独立した書込み及び読出
しポートクロックを有する線メモリが、副信号路中、ビ
デオRAM350の出力の後に配置されている。
さらに詳しく説明すると、第28図に示すように、ビデ
オRAM350の出力は、２つの４ビットラッチ352Aと352Bの
うちの第１のものへ入力されている。VRAM_OUT出力は４
ビットのデータブロックである。４ビットラッチは副信
号を再組合わせして、８ビットのデータブロックにする
ために用いられている。また、これらのラッチはデータ
クロック周波数を1280fHから640fHに低下させる。８ビ
ットのデータブロックは、ビデオRAM350への記憶のため
に副ビデオデータをサンプルした時に用いたものと同じ
640fHのクロックによって、FIFO354に書込まれる。FIFO
354のサイズは、2048×８である。８ビットデータブロ
ックは1024fHの表示器クロックによってFIFO354から読
出される。この1024fHの表示クロックは主ビデオ信号の
水平同期成分にロックされている。この独立した読出し
ポートクロックと書込みポートクロックを有する複数線
メモリを用いる基本構成により、オーソゴナルにサンプ
ルされたデータをオーソゴナルに表示することが可能と
なる。８ビットデータブロックは、デマルチプレクサ35
5によって、６ビットのルミナンス及び色差サンプルに
分割される。これらのデーサンプルは、必要に応じて、
所要のフォーマット表示比を得るに必要な補間処理を受
け、ビデオデータ出力として書込まれる。
オRAM350の出力は、２つの４ビットラッチ352Aと352Bの
うちの第１のものへ入力されている。VRAM_OUT出力は４
ビットのデータブロックである。４ビットラッチは副信
号を再組合わせして、８ビットのデータブロックにする
ために用いられている。また、これらのラッチはデータ
クロック周波数を1280fHから640fHに低下させる。８ビ
ットのデータブロックは、ビデオRAM350への記憶のため
に副ビデオデータをサンプルした時に用いたものと同じ
640fHのクロックによって、FIFO354に書込まれる。FIFO
354のサイズは、2048×８である。８ビットデータブロ
ックは1024fHの表示器クロックによってFIFO354から読
出される。この1024fHの表示クロックは主ビデオ信号の
水平同期成分にロックされている。この独立した読出し
ポートクロックと書込みポートクロックを有する複数線
メモリを用いる基本構成により、オーソゴナルにサンプ
ルされたデータをオーソゴナルに表示することが可能と
なる。８ビットデータブロックは、デマルチプレクサ35
5によって、６ビットのルミナンス及び色差サンプルに
分割される。これらのデーサンプルは、必要に応じて、
所要のフォーマット表示比を得るに必要な補間処理を受
け、ビデオデータ出力として書込まれる。
副チャンネルFIFOからのデータの読出しと書込みは非
同期であるので、読出し／書込みポインタの衝突が起き
る可能性がある。読出し／書込みポインタの衝突は古い
データが、FIFOに新しいデータが書込まれる機会を持つ
前に、FIFOから読出される時に起きる。また、読出し／
書込みポインタ衝突は新しいデータが、FIFOから古いデ
ータが読出される機会を持つ前に、メモリを上書きする
時にも、生じうる。さらに、インタレースの完全性も保
存されねばならない。
同期であるので、読出し／書込みポインタの衝突が起き
る可能性がある。読出し／書込みポインタの衝突は古い
データが、FIFOに新しいデータが書込まれる機会を持つ
前に、FIFOから読出される時に起きる。また、読出し／
書込みポインタ衝突は新しいデータが、FIFOから古いデ
ータが読出される機会を持つ前に、メモリを上書きする
時にも、生じうる。さらに、インタレースの完全性も保
存されねばならない。
副チャンネルFIFOにおける読出し／書込みポインタ衝
突を避けるようにするためには、第１に、充分に大きい
メモリを選ぶ必要がある。33％切り詰めた普通のフォー
マット表示比のビデオを表示するために、サイズが2048
×８の副FIFOは、次のようにして計算された5.9本の線
のビデオデータを記憶できる。ここで、Ｎは回数、Ｌは
各線の長さである。82％が有効線期間であるとして、 Ｎ＝（2/3）＊（0.82）＊（640）＝350 Ｌ＝2048/350＝5.9 この発明の一態様では、フィールド当たり線２本より大
きいプリセッション周波数は起こりそうにないとしてい
る。ここで、プリセッションとは、２つの信号の周波数
が僅かにずれているために２つの信号間の位相関係が常
に少しずつ変化することをいう。従って、副チャンネル
に対して５本線FIFOを設計基準とすれば、読出し／書込
みポインタの衝突を充分防止することができる。
突を避けるようにするためには、第１に、充分に大きい
メモリを選ぶ必要がある。33％切り詰めた普通のフォー
マット表示比のビデオを表示するために、サイズが2048
×８の副FIFOは、次のようにして計算された5.9本の線
のビデオデータを記憶できる。ここで、Ｎは回数、Ｌは
各線の長さである。82％が有効線期間であるとして、 Ｎ＝（2/3）＊（0.82）＊（640）＝350 Ｌ＝2048/350＝5.9 この発明の一態様では、フィールド当たり線２本より大
きいプリセッション周波数は起こりそうにないとしてい
る。ここで、プリセッションとは、２つの信号の周波数
が僅かにずれているために２つの信号間の位相関係が常
に少しずつ変化することをいう。従って、副チャンネル
に対して５本線FIFOを設計基準とすれば、読出し／書込
みポインタの衝突を充分防止することができる。
副チャンネルFIFOのメモリの使用法は第29図に示すよ
うに、マッピングすることができる。副信号路のFIFO35
4における書込みと読出しを制御するための線遅延
（Z-1）パルスとリセットパルスを発生するＤ型フリッ
プフロップにより形成された簡略化された回路のブロッ
ク図を第30図に示す。新しい主信号フィールドの開始点
で、書込みポインタはFIFOの始点にリセットされる。こ
のWR_RST_AXと示したリセットパルスは、H_SYNC_AXでサ
ンプルされたV_SYNC_MNという組合わせにより発生す
る。即ち、WR_RST_AXは、主信号の垂直同期パルスの後
に生じる副ビデオ信号の１番目の水平同期パルスで生じ
る。主信号の２本の水平線分の後、読出しポインタがFI
FO354の開始点にリセットされる。このリセットパルス
をRD_RST_AXで表わす。即ち、RD_RST_AXは、主信号の垂
直同期パルスの後に生じる主ビデオ信号の３番目の水平
同期パルスで、更に別の言い方をすれば、WR_RST_AXパ
ルスの後に生じる主信号の２番目の水平同期パルスで発
生する。
うに、マッピングすることができる。副信号路のFIFO35
4における書込みと読出しを制御するための線遅延
（Z-1）パルスとリセットパルスを発生するＤ型フリッ
プフロップにより形成された簡略化された回路のブロッ
ク図を第30図に示す。新しい主信号フィールドの開始点
で、書込みポインタはFIFOの始点にリセットされる。こ
のWR_RST_AXと示したリセットパルスは、H_SYNC_AXでサ
ンプルされたV_SYNC_MNという組合わせにより発生す
る。即ち、WR_RST_AXは、主信号の垂直同期パルスの後
に生じる副ビデオ信号の１番目の水平同期パルスで生じ
る。主信号の２本の水平線分の後、読出しポインタがFI
FO354の開始点にリセットされる。このリセットパルス
をRD_RST_AXで表わす。即ち、RD_RST_AXは、主信号の垂
直同期パルスの後に生じる主ビデオ信号の３番目の水平
同期パルスで、更に別の言い方をすれば、WR_RST_AXパ
ルスの後に生じる主信号の２番目の水平同期パルスで発
生する。
主信号と副信号は非同期なので、読出しポインタがリ
セットされた時に書込みポインタが正確にどこにあるか
という点については、あいまいなところがある。書込み
ポインタは読出しポインタより少なくとも２本の線だけ
先行していることはわかっている。しかし、副チャンネ
ル水平同期信号の周波数が主チャンネル水平同期信号よ
りも高い場合は、書込みポインタは図示の線２マーカよ
り先に進んでしまっているであろう。このようにして、
フィールド当たり線２本分より小さいプリセッション周
波数を持つ全信号について、ポインタの衝突が防止され
る。副チャンネルFIFO354は、適切にタイミングをとっ
た読出し及び書込みリセット信号を用いて、線５本分ず
つに分割される。この構成によれば、読出し及び書込み
ポインタは、各表示フィールドの開始点で、少なくとも
線２本分互いに離れて初期化される。
セットされた時に書込みポインタが正確にどこにあるか
という点については、あいまいなところがある。書込み
ポインタは読出しポインタより少なくとも２本の線だけ
先行していることはわかっている。しかし、副チャンネ
ル水平同期信号の周波数が主チャンネル水平同期信号よ
りも高い場合は、書込みポインタは図示の線２マーカよ
り先に進んでしまっているであろう。このようにして、
フィールド当たり線２本分より小さいプリセッション周
波数を持つ全信号について、ポインタの衝突が防止され
る。副チャンネルFIFO354は、適切にタイミングをとっ
た読出し及び書込みリセット信号を用いて、線５本分ず
つに分割される。この構成によれば、読出し及び書込み
ポインタは、各表示フィールドの開始点で、少なくとも
線２本分互いに離れて初期化される。
FIFOが完全な５本線長を持たないと、システムは書込
みポインタから読出しポインタまでのメモリ距離を犠牲
にする。様々な詰め込みモードについて、例えば、16％
詰め込みの場合にそのようになる。
みポインタから読出しポインタまでのメモリ距離を犠牲
にする。様々な詰め込みモードについて、例えば、16％
詰め込みの場合にそのようになる。
16％詰め込みは、
Ｎ＝（5/6）＊（0.82）＊（640）＝437
Ｌ＝2048/437＝4.7
このような場合においては、FIFOは５本線長未満であ
ることがわかる。16％詰め込みの場合、実際のFIFOの長
さは4.7本の線の長さである。33％詰め込みについての
Ｎ式の係数0.8はCPIPチップの動作上の限界を反映して
いる。
ることがわかる。16％詰め込みの場合、実際のFIFOの長
さは4.7本の線の長さである。33％詰め込みについての
Ｎ式の係数0.8はCPIPチップの動作上の限界を反映して
いる。
FIFO読出しリセットと書込みリセットは有効ビデオ信
号の最低２本の線分は離れているので、上記の犠牲は、
読出しポインタが書込みポインタに追いつくことを許し
てしまうという障害となって現れる。また、画面内画面
プロセッサは、ビデオRAM350に512個より多くのビデオ
サンプルを記憶させることができないので、ビデオ線の
80％だけが有効であると考えられる。実際上は、これで
も、良好な有効ビデオ線が供給される。このような場合
において、プリセッション周波数の許容度は、より多く
の可視画面内容を得るために犠牲にされている。さら
に、副ビデオにはより多くの別の歪みが存在している。
最悪の場合でも、主ビデオ源と副ビデオ源の間で、フィ
ールド当たり１本線のプリセッションまでは許容でき
る。これは殆どのビデオ源については必要以上の許容度
となり、最も用いられることがないと考えられる特殊モ
ードについてだけ、プリセッション周波数の許容量が犠
牲とされる。
号の最低２本の線分は離れているので、上記の犠牲は、
読出しポインタが書込みポインタに追いつくことを許し
てしまうという障害となって現れる。また、画面内画面
プロセッサは、ビデオRAM350に512個より多くのビデオ
サンプルを記憶させることができないので、ビデオ線の
80％だけが有効であると考えられる。実際上は、これで
も、良好な有効ビデオ線が供給される。このような場合
において、プリセッション周波数の許容度は、より多く
の可視画面内容を得るために犠牲にされている。さら
に、副ビデオにはより多くの別の歪みが存在している。
最悪の場合でも、主ビデオ源と副ビデオ源の間で、フィ
ールド当たり１本線のプリセッションまでは許容でき
る。これは殆どのビデオ源については必要以上の許容度
となり、最も用いられることがないと考えられる特殊モ
ードについてだけ、プリセッション周波数の許容量が犠
牲とされる。
FIFOの非同期読出し及び書込みから生じる別の問題
は、副チャンネルビデオのインタレースの完全性を保持
するという問題である。表示器は主チャンネルビデオに
ロックされているので、表示されているその時のフィー
ルドの形式、即ち、上側のフィールドか下側のフィール
ドか、は主信号によって決まる。ビデオRAM350のメモリ
に記憶され、主チャンネルのフィールドの開始点で読出
し得る状態となっているフィールド形式は、表示された
フィールド形式と同じであるかもしれないし、同じでな
いかもしれない。ビデオRAM350に記憶された副フィール
ド形式を主チャンネル表示のフィールド形式に合わせる
ために変更する必要があるかもしれない。
は、副チャンネルビデオのインタレースの完全性を保持
するという問題である。表示器は主チャンネルビデオに
ロックされているので、表示されているその時のフィー
ルドの形式、即ち、上側のフィールドか下側のフィール
ドか、は主信号によって決まる。ビデオRAM350のメモリ
に記憶され、主チャンネルのフィールドの開始点で読出
し得る状態となっているフィールド形式は、表示された
フィールド形式と同じであるかもしれないし、同じでな
いかもしれない。ビデオRAM350に記憶された副フィール
ド形式を主チャンネル表示のフィールド形式に合わせる
ために変更する必要があるかもしれない。
画面内画面プロセッサ320とゲートアレー300は、NTSC
信号の262.5本の線のフィールドを263本の線の上側フィ
ールド（奇数フィールドと呼ぶこともある）と262本の
線の下側フィールド（偶数フィールドと呼ぶこともあ
る）とに量子化する。これは、垂直同期信号が水平同期
を表わすパルスでサンプルされるという事実による。こ
れを第31図に示す。上側／下側フィールド形式指標は、
上側フィールドについては値１を有し、下側フィールド
については値０を持っている。上側フィールドは奇数番
目の線１〜263を含んでいる。下側フィールドは偶数番
目の線２〜262を含んでいる。第32図において、１番目
のフィールド形式指標U/L MAIN SIGNALは主ビデオチ
ャンネルのフィールド形式を表わす。信号HSYNC_AXは副
チャンネルの各線に対する水平同期信号を表わす。
信号の262.5本の線のフィールドを263本の線の上側フィ
ールド（奇数フィールドと呼ぶこともある）と262本の
線の下側フィールド（偶数フィールドと呼ぶこともあ
る）とに量子化する。これは、垂直同期信号が水平同期
を表わすパルスでサンプルされるという事実による。こ
れを第31図に示す。上側／下側フィールド形式指標は、
上側フィールドについては値１を有し、下側フィールド
については値０を持っている。上側フィールドは奇数番
目の線１〜263を含んでいる。下側フィールドは偶数番
目の線２〜262を含んでいる。第32図において、１番目
のフィールド形式指標U/L MAIN SIGNALは主ビデオチ
ャンネルのフィールド形式を表わす。信号HSYNC_AXは副
チャンネルの各線に対する水平同期信号を表わす。
フィールド形式指標U/L（Ａ）は、各副チャンネル線
が「正常」に書込まれている場合の、ビデオRAM350に記
憶されているフィールド形式を表わす。ここで用いられ
ている「正常」という語は、上側フィールドが受取られ
デコードされている時に、奇数番目の線１〜263がビデ
オRAM350に書込まれることを示す。フィールド形式指標
U/L（Ｂ）は、上側フィールドの受信中に上側フィール
ドの１番目の線がビデオRAM350に書込まれない場合の、
ビデオRAM350に記憶されているフィールド形式を表わ
す。この場合、１番目の線は、実際は下側フィールドの
最後の線（262番目）に付加される。これにより、線２
がフレーム中で最初の表示線となり、線３が２番目の表
示線となるので、実効的にはフィールド形式が反転した
ことになる。そこで、受取られた上側フィールドは下側
フィールドとなり、下側フィールドが上側フィールドと
なる。フィールド形式指標U/L（Ｃ）は、上側フィール
ドの最後の線が、下側フィールドが受取られる時にビデ
オRAM350に加えられる時の、ビデオRAM350に記憶された
フィールドの形式を表わす。この場合、線263が最初の
表示線となり、線１が２番目に表示される線となるの
で、フィールド形式が実効的に反転する。
が「正常」に書込まれている場合の、ビデオRAM350に記
憶されているフィールド形式を表わす。ここで用いられ
ている「正常」という語は、上側フィールドが受取られ
デコードされている時に、奇数番目の線１〜263がビデ
オRAM350に書込まれることを示す。フィールド形式指標
U/L（Ｂ）は、上側フィールドの受信中に上側フィール
ドの１番目の線がビデオRAM350に書込まれない場合の、
ビデオRAM350に記憶されているフィールド形式を表わ
す。この場合、１番目の線は、実際は下側フィールドの
最後の線（262番目）に付加される。これにより、線２
がフレーム中で最初の表示線となり、線３が２番目の表
示線となるので、実効的にはフィールド形式が反転した
ことになる。そこで、受取られた上側フィールドは下側
フィールドとなり、下側フィールドが上側フィールドと
なる。フィールド形式指標U/L（Ｃ）は、上側フィール
ドの最後の線が、下側フィールドが受取られる時にビデ
オRAM350に加えられる時の、ビデオRAM350に記憶された
フィールドの形式を表わす。この場合、線263が最初の
表示線となり、線１が２番目に表示される線となるの
で、フィールド形式が実効的に反転する。
上記のモードＢとＣにおける線の加減は、これらの線
が垂直リトレースまたは過走査（オーバスキャン）中に
生じるものなので、副チャンネル画面の画質を低下させ
ることはない。表示される線の順序が第34図に示されて
おり、実線は上側フィールドの線を表わし、点線は下側
フィールド線を表わしている。
が垂直リトレースまたは過走査（オーバスキャン）中に
生じるものなので、副チャンネル画面の画質を低下させ
ることはない。表示される線の順序が第34図に示されて
おり、実線は上側フィールドの線を表わし、点線は下側
フィールド線を表わしている。
主及び副チャンネル信号がプリセスするので、U/LMAI
N SIGNAUは、副チャンネルU/L（Ａ、Ｂ、Ｃ）フィール
ド形式指標に対して左または右にシフトする。図示の位
置では、決定エッジが領域Ａにあるので、データはモー
ドＡによってビデオRAM350に書込まれる必要がある。モ
ードＡが適当である理由は、画面内画面プロセッサが垂
直同期信号を受取っている時は、表示器がビデオRAM350
からV_SYNC_MN（主チャンネル垂直同期）から始めて読
出すことを要求するフィールド形式と同じフィールド形
式をビデオRAM350に書込むからである。信号がプリセス
すると、それらの信号の相対位置に応じてモードが変わ
る。有効なモードを第32図の上部と第33図の表に線図的
に示す。モードＢとＣに重なりがあるが、これは、モー
ドＢが有効な時間の大部分では、モードＣも有効であ
り、また、モードＣが有効な時間の大部分で、モードＢ
が有効であるためである。これは、262本の線の中の２
本の線を除いて真である。ＢとＣの両方のモードが有効
な時は、どちらのモードを用いてもよい。
N SIGNAUは、副チャンネルU/L（Ａ、Ｂ、Ｃ）フィール
ド形式指標に対して左または右にシフトする。図示の位
置では、決定エッジが領域Ａにあるので、データはモー
ドＡによってビデオRAM350に書込まれる必要がある。モ
ードＡが適当である理由は、画面内画面プロセッサが垂
直同期信号を受取っている時は、表示器がビデオRAM350
からV_SYNC_MN（主チャンネル垂直同期）から始めて読
出すことを要求するフィールド形式と同じフィールド形
式をビデオRAM350に書込むからである。信号がプリセス
すると、それらの信号の相対位置に応じてモードが変わ
る。有効なモードを第32図の上部と第33図の表に線図的
に示す。モードＢとＣに重なりがあるが、これは、モー
ドＢが有効な時間の大部分では、モードＣも有効であ
り、また、モードＣが有効な時間の大部分で、モードＢ
が有効であるためである。これは、262本の線の中の２
本の線を除いて真である。ＢとＣの両方のモードが有効
な時は、どちらのモードを用いてもよい。
この発明の構成によるインタレース完全性維持のため
の回路700のブロック図が第36図に示されている。回路7
00の出力信号は、第28図に示すように、ビデオRAM350と
副ビデオ信号路中のFIFO354と主信号路中のFIFO356に対
する書込み及び読出しリセット制御信号である。主ビデ
オ信号のフィールド形式は一対の信号VSYNC_MNとHSYNC_
MNから求められる。副ビデオ信号のフィールド形式は、
対応する一対の信号VSYNC_MNとHSYNC_MNから求められ
る。各信号対はゲートアレーで設定される予め定められ
た位相関係を持っている。この関係を第35図（ａ）〜第
35図（ｃ）に示す。この関係は両方の信号対に当てはま
る。各々の場合において、HSYNCは方形波で、その立上
がりエッジはそれぞれの信号の水平線の開始点に対応す
る。各場合において、VSYNCは１フィールドに１つの立
上がりエッジしか持たず、その立上がりエッジはそれぞ
れの信号の垂直フィールドの開始点に相当する。それぞ
れの信号対の立上がりエッジ間の関係は、副信号のフィ
ールド形式を主信号のフィールド形式に整合させる必要
がある場合に、どの様なステップをとらねばならないか
を決めるために、回路700によってテストされる。不明
確さを防止するために、主信号対の前縁は水平線期間の
1/8より近くはならない。副信号対の前縁は水平線期間
の1/10より近くはならない。このようにすることによ
り、前縁相互間のジッタが防止される。この関係はゲー
トアレー中のタイミング回路によって保証される。
の回路700のブロック図が第36図に示されている。回路7
00の出力信号は、第28図に示すように、ビデオRAM350と
副ビデオ信号路中のFIFO354と主信号路中のFIFO356に対
する書込み及び読出しリセット制御信号である。主ビデ
オ信号のフィールド形式は一対の信号VSYNC_MNとHSYNC_
MNから求められる。副ビデオ信号のフィールド形式は、
対応する一対の信号VSYNC_MNとHSYNC_MNから求められ
る。各信号対はゲートアレーで設定される予め定められ
た位相関係を持っている。この関係を第35図（ａ）〜第
35図（ｃ）に示す。この関係は両方の信号対に当てはま
る。各々の場合において、HSYNCは方形波で、その立上
がりエッジはそれぞれの信号の水平線の開始点に対応す
る。各場合において、VSYNCは１フィールドに１つの立
上がりエッジしか持たず、その立上がりエッジはそれぞ
れの信号の垂直フィールドの開始点に相当する。それぞ
れの信号対の立上がりエッジ間の関係は、副信号のフィ
ールド形式を主信号のフィールド形式に整合させる必要
がある場合に、どの様なステップをとらねばならないか
を決めるために、回路700によってテストされる。不明
確さを防止するために、主信号対の前縁は水平線期間の
1/8より近くはならない。副信号対の前縁は水平線期間
の1/10より近くはならない。このようにすることによ
り、前縁相互間のジッタが防止される。この関係はゲー
トアレー中のタイミング回路によって保証される。
主信号対VSYNC_MNとHSYNC_MNは第１のフィールド形式
回路702に入力される。第１のフィールド形式回路702は
２つのＤ型フリップフロップを含んでいる。１つのケー
スでは、HSYNC_MNはVSYNC_MNによってサンプルされる。
即ち、VSYNC_MNはクロック入力である。このフリップフ
ロップの出力は主信号に対する上側／下側フィールド指
標UL_MNで、これは、上側フィールド形式に対しては論
理HIで、下側フィールド形式に対しては論理LOである
が、これは任意事項である。他方のケースでは、VSYNC_
MNは、第30図に関して説明したフリップフロップ852に
おいてなされるのと丁度同じように、HSYNC_MNによって
サンプルされる。これによって、水平信号に対して同期
された垂直信号である出力VHが供給される。
回路702に入力される。第１のフィールド形式回路702は
２つのＤ型フリップフロップを含んでいる。１つのケー
スでは、HSYNC_MNはVSYNC_MNによってサンプルされる。
即ち、VSYNC_MNはクロック入力である。このフリップフ
ロップの出力は主信号に対する上側／下側フィールド指
標UL_MNで、これは、上側フィールド形式に対しては論
理HIで、下側フィールド形式に対しては論理LOである
が、これは任意事項である。他方のケースでは、VSYNC_
MNは、第30図に関して説明したフリップフロップ852に
おいてなされるのと丁度同じように、HSYNC_MNによって
サンプルされる。これによって、水平信号に対して同期
された垂直信号である出力VHが供給される。
副信号対VSYNC_AXとHSYNC_AXは、同じく２つのＤ型フ
リップフロップを有する第１のフィールド形式回路710
へ入力される。一方のケースでは、HSYNC_AXはVSYNC_AX
によってサンプルされる。即ち、VSYNC_AXはクロック入
力である。このフリップフロップの出力は副信号に対す
る上側／下側フィールド指標UL_AXで、これは、例え
ば、上側フィールド形式に対しては論理HI、下側フィー
ルド形式に対しては論理LOとなる。しかし、これも任意
決定事項である。他方のケースでは、VSYNC_AXは、第30
図に関して説明したフリップフロップ852においてなさ
れるのと丁度同じように、HSYNC_AXによってサンプルさ
れる。これによって、水平信号に対して同期された垂直
信号である出力VHが供給される。
リップフロップを有する第１のフィールド形式回路710
へ入力される。一方のケースでは、HSYNC_AXはVSYNC_AX
によってサンプルされる。即ち、VSYNC_AXはクロック入
力である。このフリップフロップの出力は副信号に対す
る上側／下側フィールド指標UL_AXで、これは、例え
ば、上側フィールド形式に対しては論理HI、下側フィー
ルド形式に対しては論理LOとなる。しかし、これも任意
決定事項である。他方のケースでは、VSYNC_AXは、第30
図に関して説明したフリップフロップ852においてなさ
れるのと丁度同じように、HSYNC_AXによってサンプルさ
れる。これによって、水平信号に対して同期された垂直
信号である出力VHが供給される。
両方の信号についてのフィールド形式の決定が第35図
（ａ）〜第35図（ｃ）に示されている。フィールドエッ
ジの立上がり開始が、第35図（ｂ）に示すように、水平
線期間の前半に生起する場合は、フィールド形式は下側
フィールド形式である。また、フィールドエッジの立上
がり開始が、第35図（ｃ）に示すように、水平線期間の
後半に生じる場合には、そのフィールドは上側フィール
ド形式である。
（ａ）〜第35図（ｃ）に示されている。フィールドエッ
ジの立上がり開始が、第35図（ｂ）に示すように、水平
線期間の前半に生起する場合は、フィールド形式は下側
フィールド形式である。また、フィールドエッジの立上
がり開始が、第35図（ｃ）に示すように、水平線期間の
後半に生じる場合には、そのフィールドは上側フィール
ド形式である。
主信号に対するVHとHSYNC_MNは遅延回路704、706及び
708に入力される。これらの遅延回路は出力信号WR_RST_
FIFO_MN、RD_RST_FIFO_MN及びRD_RST_FIFO_AXの適正な
位相関係を保証するための水平線期間遅延を与える。Ｄ
型フリップフロップによって実施できる、この遅延動作
は、第30図に示す回路と同様である。書込みポインタと
読出しポインタ間に、２乃至３水平線期間の遅延が与え
られる。
708に入力される。これらの遅延回路は出力信号WR_RST_
FIFO_MN、RD_RST_FIFO_MN及びRD_RST_FIFO_AXの適正な
位相関係を保証するための水平線期間遅延を与える。Ｄ
型フリップフロップによって実施できる、この遅延動作
は、第30図に示す回路と同様である。書込みポインタと
読出しポインタ間に、２乃至３水平線期間の遅延が与え
られる。
上側／下側フィールド形式指標UL_MNは第32図の上部
に示すU/L MAIN SIGNALに相当し、UL_SEL比較器714に
対する一つの入力となる。比較器714への他の入力はUL_
AXテスト発生器712によって供給される。テスト発生器7
12は、クロック入力としてのHSYNC_AXの外に、UL_AXフ
ィールド指標を入力として持っている。テスト発生器71
2は第32図の下の方に示す、３つの起こりうるモード
Ａ、Ｂ及びＣに対応する信号U/L（Ａ）、U/L（Ｂ）及び
U/L（Ｃ）を供給する。信号U/L（Ａ）、U/L（Ｂ）及びU
/L（Ｃ）の各々は、同じく第32図に示すU/L_MNの決定エ
ッジの時点でUL_MNと比較される。UL_MNがU/L（Ａ）と
整合する時は、フィールド形式が合っているので、イン
タレースの完全性を保持するための処理をする必要はな
い。UL_MNがU/L（Ｂ）と整合する時は、フィールド形式
が合っていないことになる。この場合は、インタレース
の完全性を維持するために上側フィールドの書込みを線
１本分遅延させる必要がある。UL_MNがU/L（Ｃ）と整合
する時は、フィールド形式が合っていないので、インタ
レースの完全性を維持するために、下側フィールドの書
込みを線１本分進める必要がある。
に示すU/L MAIN SIGNALに相当し、UL_SEL比較器714に
対する一つの入力となる。比較器714への他の入力はUL_
AXテスト発生器712によって供給される。テスト発生器7
12は、クロック入力としてのHSYNC_AXの外に、UL_AXフ
ィールド指標を入力として持っている。テスト発生器71
2は第32図の下の方に示す、３つの起こりうるモード
Ａ、Ｂ及びＣに対応する信号U/L（Ａ）、U/L（Ｂ）及び
U/L（Ｃ）を供給する。信号U/L（Ａ）、U/L（Ｂ）及びU
/L（Ｃ）の各々は、同じく第32図に示すU/L_MNの決定エ
ッジの時点でUL_MNと比較される。UL_MNがU/L（Ａ）と
整合する時は、フィールド形式が合っているので、イン
タレースの完全性を保持するための処理をする必要はな
い。UL_MNがU/L（Ｂ）と整合する時は、フィールド形式
が合っていないことになる。この場合は、インタレース
の完全性を維持するために上側フィールドの書込みを線
１本分遅延させる必要がある。UL_MNがU/L（Ｃ）と整合
する時は、フィールド形式が合っていないので、インタ
レースの完全性を維持するために、下側フィールドの書
込みを線１本分進める必要がある。
この比較の結果がRST_AX_SEL選択器回路718へ入力さ
れる。その他の入力はRST_AX_GEN発生器716によって生
成された３つの垂直同期信号RST_A、RST_B及びRST_Cで
ある。この３つの垂直同期信号RST_A、RST_B及びRST_C
は、比較器714の出力に従ってインタレース完全性を維
持するための補正処理を実施するため、あるいは実施し
ないために、互いに異なる位相を持っている。遅延回路
722が選択された垂直同期信号を副ビデオ入力に再同期
させて、WR_RST_VRAM_AXを生成させる。遅延回路720は
同様の動作をして、RD_RST_VRAM_AX及びWR_RST_FIFO_AX
を生成する。第32図に示すように、モードＢとＣはほと
んどの時間オーバラップしている。実際、525の比較の
中、モードＢとＣのいずれかではなく、一方のみを必要
とするのは、２つだけである。比較器714は、モードＢ
とＣの両方が有効なときは、ＢよりもＣを優先するよう
にすることができる。この選択は任意であり、他の回路
条件に基づいて決めることができる。
れる。その他の入力はRST_AX_GEN発生器716によって生
成された３つの垂直同期信号RST_A、RST_B及びRST_Cで
ある。この３つの垂直同期信号RST_A、RST_B及びRST_C
は、比較器714の出力に従ってインタレース完全性を維
持するための補正処理を実施するため、あるいは実施し
ないために、互いに異なる位相を持っている。遅延回路
722が選択された垂直同期信号を副ビデオ入力に再同期
させて、WR_RST_VRAM_AXを生成させる。遅延回路720は
同様の動作をして、RD_RST_VRAM_AX及びWR_RST_FIFO_AX
を生成する。第32図に示すように、モードＢとＣはほと
んどの時間オーバラップしている。実際、525の比較の
中、モードＢとＣのいずれかではなく、一方のみを必要
とするのは、２つだけである。比較器714は、モードＢ
とＣの両方が有効なときは、ＢよりもＣを優先するよう
にすることができる。この選択は任意であり、他の回路
条件に基づいて決めることができる。
第４図（ｂ）に示す回路111は、液晶表示器（LCD）シ
ステムを組み込むために、第４図（ａ）の回路11をどの
ように変更すればよいかを示唆している。以上詳細に説
明したデジタル信号処理において用いられたラスタマッ
ピング技法は、液晶表示システムにも適している。LCD
マトリクスアドレス発生器113によって生成されたピク
セルのマップはゲートアレーのデジタル多重化出力Y_M
X、U_MX及びV_MXに基づいている。LCDマトリクスアドレ
ス発生器113は液晶表示器手段115を駆動する。
ステムを組み込むために、第４図（ａ）の回路11をどの
ように変更すればよいかを示唆している。以上詳細に説
明したデジタル信号処理において用いられたラスタマッ
ピング技法は、液晶表示システムにも適している。LCD
マトリクスアドレス発生器113によって生成されたピク
セルのマップはゲートアレーのデジタル多重化出力Y_M
X、U_MX及びV_MXに基づいている。LCDマトリクスアドレ
ス発生器113は液晶表示器手段115を駆動する。
データ減縮、即ち、圧縮、及びデータ復元、即ち、伸
張は、この発明の種々の構成に従って、色々な方法で行
うことができる。１つの方法によれば、副信号を解像度
処理回路370で「ディザ」処理し、解像度処理回路357に
おいて「デディザ（dedither）」処理する。解像度処理
回路370は、データ減縮回路と考えることもでき、解像
度処理回路357は、データ復元回路と考えることもでき
る。ディザリング（ディザ処理）は、ｎビットの信号に
ｍビットのディザリングされたシーケンスが付加され、
その後で、ｍ個の最下位ビットが切捨てられる。第39図
と第40図に、１ビットディザリング回路とそれに対応す
る１ビットデディザリング回路が示されている。また、
２ビットディザリング回路と対応する２ビットデディザ
リング回路が、それぞれ第41図と第42図に示されてい
る。
張は、この発明の種々の構成に従って、色々な方法で行
うことができる。１つの方法によれば、副信号を解像度
処理回路370で「ディザ」処理し、解像度処理回路357に
おいて「デディザ（dedither）」処理する。解像度処理
回路370は、データ減縮回路と考えることもでき、解像
度処理回路357は、データ復元回路と考えることもでき
る。ディザリング（ディザ処理）は、ｎビットの信号に
ｍビットのディザリングされたシーケンスが付加され、
その後で、ｍ個の最下位ビットが切捨てられる。第39図
と第40図に、１ビットディザリング回路とそれに対応す
る１ビットデディザリング回路が示されている。また、
２ビットディザリング回路と対応する２ビットデディザ
リング回路が、それぞれ第41図と第42図に示されてい
る。
第39図と第40図を参照すると、加算回路372がｎビッ
トの信号を１ビットのディザシーケンスと組合わせる。
有用な１ビットディザシーケンスは、01010101等であ
る。このディザシーケンスを１ビット信号に加算した
後、最下位ビットが回路374で切捨てられる。次いで、
ｎ−１ビットのディザ処理された信号が画面内画面モジ
ュール320、ラッチ352A、352B、及びFIFO354で処理され
る。画面内画面デコーディング回路306Bの出力が１ビッ
トディザ処理済信号である。データ復元回路357におい
ては、ｎ−１ビットのディザ処理された信号が加算回路
802とANDゲート804の一方の入力に供給される。ANDゲー
ト804の他方の入力の信号は、ディザ処理された信号の
最下位ビットをマスクする。ANDゲート804の出力は、排
他的ORゲート808の一方の入力に直接供給され、また、
回路806によって１クロック分、即ち、１ピクセル分の
遅延を与えられた後に、他方の入力として排他的ORゲー
ト808に供給される。排他的ORゲート808の出力は、AND
ゲート810への一方の入力となると同時に、デディザ処
理された信号の新しい最下位ビットとして、Ｙ補間器35
9に入力される。ANDゲート810の他方の入力は、加算点3
72に供給されたディザリング信号と同じディザシーケン
スと同じ位相とを持った信号である。ANDゲート810の出
力は加算回路802への減算入力となる。加算回路802の出
力は、排他的ORゲート808の出力から供給される付加ビ
ットと組合わされ、Ｙ補間器359への入力となるｎビッ
トのデディザ処理された信号が生成される。
トの信号を１ビットのディザシーケンスと組合わせる。
有用な１ビットディザシーケンスは、01010101等であ
る。このディザシーケンスを１ビット信号に加算した
後、最下位ビットが回路374で切捨てられる。次いで、
ｎ−１ビットのディザ処理された信号が画面内画面モジ
ュール320、ラッチ352A、352B、及びFIFO354で処理され
る。画面内画面デコーディング回路306Bの出力が１ビッ
トディザ処理済信号である。データ復元回路357におい
ては、ｎ−１ビットのディザ処理された信号が加算回路
802とANDゲート804の一方の入力に供給される。ANDゲー
ト804の他方の入力の信号は、ディザ処理された信号の
最下位ビットをマスクする。ANDゲート804の出力は、排
他的ORゲート808の一方の入力に直接供給され、また、
回路806によって１クロック分、即ち、１ピクセル分の
遅延を与えられた後に、他方の入力として排他的ORゲー
ト808に供給される。排他的ORゲート808の出力は、AND
ゲート810への一方の入力となると同時に、デディザ処
理された信号の新しい最下位ビットとして、Ｙ補間器35
9に入力される。ANDゲート810の他方の入力は、加算点3
72に供給されたディザリング信号と同じディザシーケン
スと同じ位相とを持った信号である。ANDゲート810の出
力は加算回路802への減算入力となる。加算回路802の出
力は、排他的ORゲート808の出力から供給される付加ビ
ットと組合わされ、Ｙ補間器359への入力となるｎビッ
トのデディザ処理された信号が生成される。
第41図を参照すると、２ビットディザリング回路37
0′は、ｎビット信号と２ビットのディザシーケンスと
を組合わせる加算回路376を含んでいる。この発明の構
成によると、このディザ信号は、数０、１、２、３がシ
ーケンス中で任意の順序に配列された繰返しシーケンス
と定義できる。この定義は、表１にリストしたように、
次のシーケンスを含む。
0′は、ｎビット信号と２ビットのディザシーケンスと
を組合わせる加算回路376を含んでいる。この発明の構
成によると、このディザ信号は、数０、１、２、３がシ
ーケンス中で任意の順序に配列された繰返しシーケンス
と定義できる。この定義は、表１にリストしたように、
次のシーケンスを含む。
特に、有利な２ビットディザシーケンスは、02130213
‥‥で、これは第41図に示されている。加算回路376の
出力であるｎビット信号は、その２つの最下位ビットが
回路378によって切捨てられる。ｎ−２ビットディザ処
理済信号は、画面内画面プロセッサ320、ラッチ352A、3
52B、FIFO354、及び、画面内画面デコーディング回路30
6Bによって処理される。
‥‥で、これは第41図に示されている。加算回路376の
出力であるｎビット信号は、その２つの最下位ビットが
回路378によって切捨てられる。ｎ−２ビットディザ処
理済信号は、画面内画面プロセッサ320、ラッチ352A、3
52B、FIFO354、及び、画面内画面デコーディング回路30
6Bによって処理される。
４分の１周波数成分は２分の１周波数成分の振幅の２
分の１であるにもかかわらず、通常は、４分の１周波数
成分の方が２分の１周波数成分よりも、不快であると思
われる。従って、デディザリング構想としては、この４
分の１周波数成分のみを抑圧するように選定することが
できる。デディザリング回路の第１の信号路は、遅延及
び振幅の整合用のものである。第２の信号路は、反転帯
域通過フィルタとリミタとの組合わせを含んでいる。反
転帯域通過フィルタは、遅延及び振幅の整合が施された
元の信号に付加された時に通過帯域の中心の周波数を相
殺する。リミタは、ディザサイズの振幅のみが相殺され
るようにする。このデディザリング構成は、ディザ処理
済信号のサンプル周波数の２分の１の成分には何らの影
響も及ぼさない。この２分の１周波数信号は、振幅は充
分に低く、周波数が充分高いので、可視性が充分低く、
問題を生じさせることはない。
分の１であるにもかかわらず、通常は、４分の１周波数
成分の方が２分の１周波数成分よりも、不快であると思
われる。従って、デディザリング構想としては、この４
分の１周波数成分のみを抑圧するように選定することが
できる。デディザリング回路の第１の信号路は、遅延及
び振幅の整合用のものである。第２の信号路は、反転帯
域通過フィルタとリミタとの組合わせを含んでいる。反
転帯域通過フィルタは、遅延及び振幅の整合が施された
元の信号に付加された時に通過帯域の中心の周波数を相
殺する。リミタは、ディザサイズの振幅のみが相殺され
るようにする。このデディザリング構成は、ディザ処理
済信号のサンプル周波数の２分の１の成分には何らの影
響も及ぼさない。この２分の１周波数信号は、振幅は充
分に低く、周波数が充分高いので、可視性が充分低く、
問題を生じさせることはない。
そのようなデディザリング回路306D′を第42図に示
す。画面内画面デコーディング回路306Bの出力のｎ−２
ビット信号は、２クロックまたは２ピクセル遅延回路82
2、２クロックまたは２ピクセル遅延回路814、及び加算
回路812に入力して供給される。遅延回路814の出力は加
算回路812への減算入力となり、加算回路812の出力はｎ
−１ビット信号である。この１ビットディザ処理済信号
は制御回路816への入力である。制限回路の出力値は、
この場合、〔−１、０、１〕に制限される。これは１の
絶対値である。制限回路816の出力は２ビットの信号
で、これは２クロックまたは２ピクセル遅延回路818へ
の入力として、また、加算回路820への減算入力として
供給される。遅延回路818と加算回路820は、中心周波
数、これはサンプル周波数の1/4である、において、２
の利得を持つ帯域通過フィルタを形成する。２ビット信
号は２の補数信号である。加算回路820の出力は３ビッ
ト信号で、加算回路826への減算入力となる。遅延回路8
22のｎ−２ビット出力は乗算器824の入力である。乗算
器824の出力はｎビットの信号で、その２つの最下位ビ
ットが０に等しいものである。この２つの最下位ビット
に対する値（及びいくつかの補正）が回路826における
加算によって与えられる。加算回路826の出力はｎビッ
トの半デディザ処理された信号で、これはＹ補間器859
への入力となる。
す。画面内画面デコーディング回路306Bの出力のｎ−２
ビット信号は、２クロックまたは２ピクセル遅延回路82
2、２クロックまたは２ピクセル遅延回路814、及び加算
回路812に入力して供給される。遅延回路814の出力は加
算回路812への減算入力となり、加算回路812の出力はｎ
−１ビット信号である。この１ビットディザ処理済信号
は制御回路816への入力である。制限回路の出力値は、
この場合、〔−１、０、１〕に制限される。これは１の
絶対値である。制限回路816の出力は２ビットの信号
で、これは２クロックまたは２ピクセル遅延回路818へ
の入力として、また、加算回路820への減算入力として
供給される。遅延回路818と加算回路820は、中心周波
数、これはサンプル周波数の1/4である、において、２
の利得を持つ帯域通過フィルタを形成する。２ビット信
号は２の補数信号である。加算回路820の出力は３ビッ
ト信号で、加算回路826への減算入力となる。遅延回路8
22のｎ−２ビット出力は乗算器824の入力である。乗算
器824の出力はｎビットの信号で、その２つの最下位ビ
ットが０に等しいものである。この２つの最下位ビット
に対する値（及びいくつかの補正）が回路826における
加算によって与えられる。加算回路826の出力はｎビッ
トの半デディザ処理された信号で、これはＹ補間器859
への入力となる。
ある場合には、ディザシーケンスをスキューすること
により、ディザ処理されたビデオ信号の解像度、即ち、
知覚される画質を改善することができる。１ビットシー
ケンスであれ、２ビットシーケンスであれ、ディザシー
ケンスは、ある与えられた線では連続的に繰返えされる
が、異なる線では位相シフトされる。多くのスキューイ
ング構想が可能である。２つのスキューイングシーケン
スがディザリング処理自体によって生じる表示中のアー
ティファクトを隠すために特に有用である。これらのス
キューイングシーケンスが43図に示されている。１ピク
セル・フィールド−フィールド・スキュー及び２ピクセ
ル・フィールド−フィールド・スキューというのは、１
つのフィールドの線の全てが同じ位相を持ち、次のフィ
ールドの線の全てが第１のフィールドに対して１ピクセ
ルまたは２ピクセル分スキューされているものである。
２ビットディザ処理された信号に対するフィールド間ス
キューは静止画面に対して最も有効に働く。生のビデオ
においては、動きの中に平板な領域がある時に、ある程
度の線構造が見えることがある。信号にデディザ処理が
施される場合には、２ビットディザには１ピクセルスキ
ューが特に有効であるが、信号がデディザ処理されない
場合には、現在のところでは、２ピクセルスキューが推
奨される。信号をデディザすべきか否かは、表示フォー
マットによって決まる。
により、ディザ処理されたビデオ信号の解像度、即ち、
知覚される画質を改善することができる。１ビットシー
ケンスであれ、２ビットシーケンスであれ、ディザシー
ケンスは、ある与えられた線では連続的に繰返えされる
が、異なる線では位相シフトされる。多くのスキューイ
ング構想が可能である。２つのスキューイングシーケン
スがディザリング処理自体によって生じる表示中のアー
ティファクトを隠すために特に有用である。これらのス
キューイングシーケンスが43図に示されている。１ピク
セル・フィールド−フィールド・スキュー及び２ピクセ
ル・フィールド−フィールド・スキューというのは、１
つのフィールドの線の全てが同じ位相を持ち、次のフィ
ールドの線の全てが第１のフィールドに対して１ピクセ
ルまたは２ピクセル分スキューされているものである。
２ビットディザ処理された信号に対するフィールド間ス
キューは静止画面に対して最も有効に働く。生のビデオ
においては、動きの中に平板な領域がある時に、ある程
度の線構造が見えることがある。信号にデディザ処理が
施される場合には、２ビットディザには１ピクセルスキ
ューが特に有効であるが、信号がデディザ処理されない
場合には、現在のところでは、２ピクセルスキューが推
奨される。信号をデディザすべきか否かは、表示フォー
マットによって決まる。
データ減縮のためのディザリングに代わるものとし
て、ペアド（paired）ピクセル圧縮がある。これを第44
図を参照して説明する。１つのフィールドが第44図の上
部に示されている。このフィールドは線１、２、３‥‥
を含んでいる。各線のピクセルが文字で示されている。
「Ｐ」で示したピクセルは保持され、一方「Ｒ」で示し
たピクセルは置換される。保持ピクセルと置換されるピ
クセルは線間で１ピクセルずつスキューされる。即ち、
奇数番号の線では、置換されるピクセルは、２番目、４
番目、６番目‥‥である。偶数番号の線では、置換され
るピクセルは、１番目、３番目、５番目‥‥である。主
たる２つの方法は、各置換ピクセルの代わりに１ビット
コードまたは２ビットコードを用いる方法である。これ
らのコードのためのビットは、保持（permanent）ピク
セルを規定するために用いることのできるビットから取
る。ピクセルを規定するために用い得るビットの数はビ
デオプロセッサの記憶容量によって制限される。この場
合、CPIPチップとビデオRAM350が、平均して１ピクセル
につき４ビットという制限を課す。各置換ピクセルに対
し、１ビットコードを代わりに用いた場合、各保持ピク
セルには７ビットを用いることができる。同様に、各置
換ビットを２ビットコードで置き換えた場合は、各保持
ピクセルの記述には６ビットを利用できる。いずれの場
合でも、相続くピクセルからなる各対（１つの保持ピク
セルと１つの置換ピクセル）には、合計８ビットが必要
である。１対当たり計８ビットは、１ピクセル当たり平
均４ビットのみである。データ減縮は6:4〜7:4の範囲内
となる。置換シーケンスが３本の連続する線、ｎ−１、
ｎ、ｎ＋１を含むフィールドの一部に示されている。置
換されるべきピクセルは、R1、R2、R3、R4及びR5で示さ
れている。保持されるべきピクセルは,A、Ｂ、Ｃ及びＤ
で示されている。
て、ペアド（paired）ピクセル圧縮がある。これを第44
図を参照して説明する。１つのフィールドが第44図の上
部に示されている。このフィールドは線１、２、３‥‥
を含んでいる。各線のピクセルが文字で示されている。
「Ｐ」で示したピクセルは保持され、一方「Ｒ」で示し
たピクセルは置換される。保持ピクセルと置換されるピ
クセルは線間で１ピクセルずつスキューされる。即ち、
奇数番号の線では、置換されるピクセルは、２番目、４
番目、６番目‥‥である。偶数番号の線では、置換され
るピクセルは、１番目、３番目、５番目‥‥である。主
たる２つの方法は、各置換ピクセルの代わりに１ビット
コードまたは２ビットコードを用いる方法である。これ
らのコードのためのビットは、保持（permanent）ピク
セルを規定するために用いることのできるビットから取
る。ピクセルを規定するために用い得るビットの数はビ
デオプロセッサの記憶容量によって制限される。この場
合、CPIPチップとビデオRAM350が、平均して１ピクセル
につき４ビットという制限を課す。各置換ピクセルに対
し、１ビットコードを代わりに用いた場合、各保持ピク
セルには７ビットを用いることができる。同様に、各置
換ビットを２ビットコードで置き換えた場合は、各保持
ピクセルの記述には６ビットを利用できる。いずれの場
合でも、相続くピクセルからなる各対（１つの保持ピク
セルと１つの置換ピクセル）には、合計８ビットが必要
である。１対当たり計８ビットは、１ピクセル当たり平
均４ビットのみである。データ減縮は6:4〜7:4の範囲内
となる。置換シーケンスが３本の連続する線、ｎ−１、
ｎ、ｎ＋１を含むフィールドの一部に示されている。置
換されるべきピクセルは、R1、R2、R3、R4及びR5で示さ
れている。保持されるべきピクセルは,A、Ｂ、Ｃ及びＤ
で示されている。
１ビットコード構想によれば、ある置換ピクセルの値
がその両側に位置するピクセルの平均値よりも、その上
側のピクセルの値の方に近い時には、その置換ピクセル
の代わりに０が置かれる。第44図の例でいえば、ピクセ
ルR3に対する置換コードは、ピクセルR3の値がピクセル
Ａの値の方よりも、ピクセルＢとＣの平均の値の方に近
い時に０となり、それ以外では、１ビット置換コードは
１となる。データが再構成された時には、ピクセルR3′
の値は、１ビットコードが０の時は、ピクセルＢとＣの
値の平均に等しくなる。１ビットコードが１に等しい時
は、ピクセルR3′の値はピクセルＡの値と同じである。
がその両側に位置するピクセルの平均値よりも、その上
側のピクセルの値の方に近い時には、その置換ピクセル
の代わりに０が置かれる。第44図の例でいえば、ピクセ
ルR3に対する置換コードは、ピクセルR3の値がピクセル
Ａの値の方よりも、ピクセルＢとＣの平均の値の方に近
い時に０となり、それ以外では、１ビット置換コードは
１となる。データが再構成された時には、ピクセルR3′
の値は、１ビットコードが０の時は、ピクセルＢとＣの
値の平均に等しくなる。１ビットコードが１に等しい時
は、ピクセルR3′の値はピクセルＡの値と同じである。
同じく、２ビットコードによる置換再構成シーケンス
も示されている。ピクセルR3についていえば、２ビット
置換コードは、R3の値がピクセルＡの値に最も近ければ
０と等しい。R3の値が値ＡとＢの平均に最も近ければ、
２ビット置換コードは１に等しい。R3の値が値ＡとＣの
平均に最も近い時は、２ビット置換コードは２に等し
い。R3の値が値ＢとＣの平均に最も近ければ、２ビット
置換コードは３に等しい。再構成シーケンスは置換シー
ケンスに従う。２ビットコードが０であれば、ピクセル
R3′の値はＡの値に等しい。２ビットコードが１に等し
ければ、ピクセルR3′の値はＡとＢの値の平均に等し
い。２ビットコードが２に等しい場合は、ピクセルR3′
の値はピクセルＡとＣの値に平均に等しい。２ビットコ
ードが３に等しい場合は、ピクセルR3′の値はピクセル
ＢとＣの値に平均に等しい。
も示されている。ピクセルR3についていえば、２ビット
置換コードは、R3の値がピクセルＡの値に最も近ければ
０と等しい。R3の値が値ＡとＢの平均に最も近ければ、
２ビット置換コードは１に等しい。R3の値が値ＡとＣの
平均に最も近い時は、２ビット置換コードは２に等し
い。R3の値が値ＢとＣの平均に最も近ければ、２ビット
置換コードは３に等しい。再構成シーケンスは置換シー
ケンスに従う。２ビットコードが０であれば、ピクセル
R3′の値はＡの値に等しい。２ビットコードが１に等し
ければ、ピクセルR3′の値はＡとＢの値の平均に等し
い。２ビットコードが２に等しい場合は、ピクセルR3′
の値はピクセルＡとＣの値に平均に等しい。２ビットコ
ードが３に等しい場合は、ピクセルR3′の値はピクセル
ＢとＣの値に平均に等しい。
１ビットコードは、保持ピクセルが１ビット多い解像
度で記述される点で有用である。２ビットコードは置換
ピクセルがより大きな解像度で記述される点で利点があ
る。計算を２本の線のみの値、即ち、例えば、ｎ−１と
ｎ、あるいは、ｎとｎ＋１の値のみに基づいて行うと
は、必要な線記憶容量を小さくする点で有利である。一
方、計算に値Ｄを含めるようにすれば、付加された線の
分のビデオ記憶容量が必要となるが、もっと正確な置換
シーケンスが生成できる。ペアド・ピクセル圧縮は、良
好な水平及び垂直解像度を得るためには特に有効であ
り、ある場合には、ディザリング及びデディザリング法
よりも良い。一方、斜め方向の遷移の解像度は、一般に
は、ディザリング及びデディザリング法ほど良くはな
い。
度で記述される点で有用である。２ビットコードは置換
ピクセルがより大きな解像度で記述される点で利点があ
る。計算を２本の線のみの値、即ち、例えば、ｎ−１と
ｎ、あるいは、ｎとｎ＋１の値のみに基づいて行うと
は、必要な線記憶容量を小さくする点で有利である。一
方、計算に値Ｄを含めるようにすれば、付加された線の
分のビデオ記憶容量が必要となるが、もっと正確な置換
シーケンスが生成できる。ペアド・ピクセル圧縮は、良
好な水平及び垂直解像度を得るためには特に有効であ
り、ある場合には、ディザリング及びデディザリング法
よりも良い。一方、斜め方向の遷移の解像度は、一般に
は、ディザリング及びデディザリング法ほど良くはな
い。
この発明の構成によれば、例えば、ペアド・ピクセル
圧縮法やディザリング及びデディザリング法を含む多数
のデータ減縮、データ復元構想が得られる。さらに、異
なるビット数を用いた異なるディザリングシーケンス
や、異なるビット数を用いた異なるペアド・ピクセル圧
縮も可能である。特定のデータ減縮及び復元構成は、各
特定のビデオ表示フォーマットについて表示ビデオの解
像度が最大となるように、WSP μＰによって選択する
ことができる。
圧縮法やディザリング及びデディザリング法を含む多数
のデータ減縮、データ復元構想が得られる。さらに、異
なるビット数を用いた異なるディザリングシーケンス
や、異なるビット数を用いた異なるペアド・ピクセル圧
縮も可能である。特定のデータ減縮及び復元構成は、各
特定のビデオ表示フォーマットについて表示ビデオの解
像度が最大となるように、WSP μＰによって選択する
ことができる。
ワイドスクリーンプロセッサは、垂直ズーム機能を実
行するための垂直偏向の制御も行うことができる。ワイ
ドスクリーンプロセッサのトポロジーは、副及び主チャ
ンネル水平ラスタのマッピング（補間）機能が互いに独
立しており、かつ、（垂直偏向を操作する）垂直ズーム
から独立して行われるようにしたものである。このトポ
ロジのために、主チャンネルは正しいアスペクト比の主
チャンネルズームを保持するために、水平及び垂直両方
向に伸張されることがある。しかし、副チャンネル補間
器の設定を変えなければ、PIP（小画面）は垂直にはズ
ームされるが、水平にはズームされない。従って、副チ
ャンネル補間器は、垂直の伸張が行われる時にPIP小画
面の正しい画像アスペクト比を維持するためにより大き
な伸長を行うようにすることができる。
行するための垂直偏向の制御も行うことができる。ワイ
ドスクリーンプロセッサのトポロジーは、副及び主チャ
ンネル水平ラスタのマッピング（補間）機能が互いに独
立しており、かつ、（垂直偏向を操作する）垂直ズーム
から独立して行われるようにしたものである。このトポ
ロジのために、主チャンネルは正しいアスペクト比の主
チャンネルズームを保持するために、水平及び垂直両方
向に伸張されることがある。しかし、副チャンネル補間
器の設定を変えなければ、PIP（小画面）は垂直にはズ
ームされるが、水平にはズームされない。従って、副チ
ャンネル補間器は、垂直の伸張が行われる時にPIP小画
面の正しい画像アスペクト比を維持するためにより大き
な伸長を行うようにすることができる。
このプロセスの良い例は、主チャンネルが16×９郵便
受けフォーマットのソース画像を表示している場合であ
る。主水平ラスタマッピングは1:1（即ち、伸長圧縮無
し）に設定される。垂直方向は、郵便受けフォーマット
のソース画像に付随する黒色のバーを除くために、33％
ズームされる（即ち、4/3だけ伸長される）。これで、
主チャンネル画像アスペクト比は正しくなる。垂直ズー
ムを行わない場合の４×３フォーマットのソース画像に
対する副チャンネルの通常の設定は5/6である。伸長係
数Ｘの異なる値は次のようにして求める。
受けフォーマットのソース画像を表示している場合であ
る。主水平ラスタマッピングは1:1（即ち、伸長圧縮無
し）に設定される。垂直方向は、郵便受けフォーマット
のソース画像に付随する黒色のバーを除くために、33％
ズームされる（即ち、4/3だけ伸長される）。これで、
主チャンネル画像アスペクト比は正しくなる。垂直ズー
ムを行わない場合の４×３フォーマットのソース画像に
対する副チャンネルの通常の設定は5/6である。伸長係
数Ｘの異なる値は次のようにして求める。
Ｘ＝（5/6）＊（3/4）＝5/8
副チャンネル補間器359が5/8に設定されている時は、正
しい小画面画像アスペクト比が保持され、PIP中の事物
はアスペクト比歪みなしに表示される。
しい小画面画像アスペクト比が保持され、PIP中の事物
はアスペクト比歪みなしに表示される。
垂直解像度を付加するためには補間が必要となるかも
知れないが、郵便受け信号がワイドスクリーンフォーマ
ット表示比のスクリーンを満たすように伸張できるとい
うのは、ワイドスクリーンフォーマット表示比のテレビ
ジョンの特別な利点である。この発明の１つの態様によ
れば、16×９のフォーマット表示比の郵便受け表示を含
む４×３フォーマット表示比の信号の伸張を自動的に行
う自動郵便受け検出回路が提供される。この自動郵便受
け検出器を第45図〜第49図を参照して、詳細に説明す
る。
知れないが、郵便受け信号がワイドスクリーンフォーマ
ット表示比のスクリーンを満たすように伸張できるとい
うのは、ワイドスクリーンフォーマット表示比のテレビ
ジョンの特別な利点である。この発明の１つの態様によ
れば、16×９のフォーマット表示比の郵便受け表示を含
む４×３フォーマット表示比の信号の伸張を自動的に行
う自動郵便受け検出回路が提供される。この自動郵便受
け検出器を第45図〜第49図を参照して、詳細に説明す
る。
郵便受け信号の垂直高さを大きくするために、表示ビ
デオの垂直走査率が大きくされて、画面の上部と底部の
黒色の領域がなくなるようにされるか、少なくとも、相
当小さくなるようにされる。自動郵便受け検出器は、こ
のビデオ信号が第45図に示すものに全体として対応して
いるものと想定する。領域ＡとＣには有効ビデオが全く
ないか、あるいは、予め定められたルーマ閾値よりも小
さい最小ルーマレベルを持つ。領域Ｂは有効ビデオ、あ
るいは、少なくとも、予め定められたルーマ閾値よりも
大きいビデオルーマレベルを持っている。領域Ａ、Ｂ及
びＣのそれぞれの時間の長さは、16×９から21×９まで
の範囲とすることのできる郵便受けフォーマットの関数
である。16×９郵便受けフォーマットの場合では、領域
ＡとＣの各々の持続時間は線約20本分である。郵便受け
検出器は領域Ａ及び／またはＣのルーマレベルを調べ
る。領域Ａ及び／またはＣに有効ビデオあるいは少なく
とも最小ビデオルーマレベルが見出された場合には、郵
便受け検出器は、通常の４×３フォーマット表示比NTSC
信号源であることを示す出力信号、例えば、論理０を供
給する。しかし、領域Ｂではビデオが検出されたが、領
域ＡとＣではビデオが検出されない場合には、そのビデ
オは郵便受け信号源であると考えられる。この場合、出
力信号は論理１となろう。
デオの垂直走査率が大きくされて、画面の上部と底部の
黒色の領域がなくなるようにされるか、少なくとも、相
当小さくなるようにされる。自動郵便受け検出器は、こ
のビデオ信号が第45図に示すものに全体として対応して
いるものと想定する。領域ＡとＣには有効ビデオが全く
ないか、あるいは、予め定められたルーマ閾値よりも小
さい最小ルーマレベルを持つ。領域Ｂは有効ビデオ、あ
るいは、少なくとも、予め定められたルーマ閾値よりも
大きいビデオルーマレベルを持っている。領域Ａ、Ｂ及
びＣのそれぞれの時間の長さは、16×９から21×９まで
の範囲とすることのできる郵便受けフォーマットの関数
である。16×９郵便受けフォーマットの場合では、領域
ＡとＣの各々の持続時間は線約20本分である。郵便受け
検出器は領域Ａ及び／またはＣのルーマレベルを調べ
る。領域Ａ及び／またはＣに有効ビデオあるいは少なく
とも最小ビデオルーマレベルが見出された場合には、郵
便受け検出器は、通常の４×３フォーマット表示比NTSC
信号源であることを示す出力信号、例えば、論理０を供
給する。しかし、領域Ｂではビデオが検出されたが、領
域ＡとＣではビデオが検出されない場合には、そのビデ
オは郵便受け信号源であると考えられる。この場合、出
力信号は論理１となろう。
検出器の動作は、第46図に模型的に示すように、ヒス
テリシスによって改善できる。一度郵便受け信号が検出
されると、郵便受け信号ではない信号のある最低数のフ
ィールドが検出されなければ、表示は通常の４×３信号
に必要とされる表示に切り換わらない。同様に、一旦通
常の４×３信号が検出されると、郵便受けフォーマット
が最低フィールド数検出されて始めて、表示がワイドス
クリーンモードに切り換わる。この技法を実施するため
の回路1000を第47図に示す。回路1000は、線カウンタ10
04、フィールドカウンタ1006、及び検出器回路1002を含
み、ここで、上述したアルゴリズムが実行されてビデオ
信号の分析が行われる。
テリシスによって改善できる。一度郵便受け信号が検出
されると、郵便受け信号ではない信号のある最低数のフ
ィールドが検出されなければ、表示は通常の４×３信号
に必要とされる表示に切り換わらない。同様に、一旦通
常の４×３信号が検出されると、郵便受けフォーマット
が最低フィールド数検出されて始めて、表示がワイドス
クリーンモードに切り換わる。この技法を実施するため
の回路1000を第47図に示す。回路1000は、線カウンタ10
04、フィールドカウンタ1006、及び検出器回路1002を含
み、ここで、上述したアルゴリズムが実行されてビデオ
信号の分析が行われる。
発明の別の構成では、郵便受け検出は、ビデオフィー
ルド中の各線について２つの勾配を計算することにより
行われる。この２つの勾配の計算には４つの値、即ち、
現在の線の最大値及び最小値とその前の線の最大値及び
最小値の４つの値が必要である。第１の勾配、これを正
の勾配と呼ぶ、は現在の線の最大値からその前の線の最
小値を減じることによって求める。第２の勾配、これを
負の勾配と呼ぶ、は前の線の最大値から現在の線の最小
値を差し引くことにより形成される。シーンの内容によ
って、これらの勾配のいずれかが正または負の値を持つ
が、両方の勾配の負の値は無視できる。これは、ある与
えられた時には一方の勾配しか負にならず、正の値を持
った勾配の大きさは、負の値を持った勾配の大きさより
常に大きいかまたは等しいためである。こうすることに
より、勾配の絶対値を計算する必要がなくなるために、
回路が簡単になる。どちらかの勾配がプログラム可能な
（プログラマブル）閾値を超える正の値を持つならば、
その時の線かその前の線のどちらかにビデオが存在して
いる考えられる。これらの値はビデオ源が郵便受けフォ
ーマットかどうかを決定するために、マイクロプロセッ
サが用いるようにできる。
ルド中の各線について２つの勾配を計算することにより
行われる。この２つの勾配の計算には４つの値、即ち、
現在の線の最大値及び最小値とその前の線の最大値及び
最小値の４つの値が必要である。第１の勾配、これを正
の勾配と呼ぶ、は現在の線の最大値からその前の線の最
小値を減じることによって求める。第２の勾配、これを
負の勾配と呼ぶ、は前の線の最大値から現在の線の最小
値を差し引くことにより形成される。シーンの内容によ
って、これらの勾配のいずれかが正または負の値を持つ
が、両方の勾配の負の値は無視できる。これは、ある与
えられた時には一方の勾配しか負にならず、正の値を持
った勾配の大きさは、負の値を持った勾配の大きさより
常に大きいかまたは等しいためである。こうすることに
より、勾配の絶対値を計算する必要がなくなるために、
回路が簡単になる。どちらかの勾配がプログラム可能な
（プログラマブル）閾値を超える正の値を持つならば、
その時の線かその前の線のどちらかにビデオが存在して
いる考えられる。これらの値はビデオ源が郵便受けフォ
ーマットかどうかを決定するために、マイクロプロセッ
サが用いるようにできる。
郵便受け検出のこの方法を実施するための回路1010が
第48図に示されている。回路1010はルーマ入力フィルタ
と、線最大値（max）検出器1020、線最小値（min）検出
器1022、及び出力部1024を含んでいる。ルーマ入力フィ
ルタは、有限インパルス応答（FIR）段1012と1014と加
算器1016と1018を含む。郵便受け検出回路1010はワイド
スクリーンスクリーンプロセッサからのデジタルルーマ
データY_INに基づいて動作する。入力フィルタは、雑音
性能を改善し、検出をより信頼性のあるものにするため
に用いられている。基本的に、このフィルタは、次のよ
うな伝達関数を有すカスケード接続された２つのFIR段
からなる。
第48図に示されている。回路1010はルーマ入力フィルタ
と、線最大値（max）検出器1020、線最小値（min）検出
器1022、及び出力部1024を含んでいる。ルーマ入力フィ
ルタは、有限インパルス応答（FIR）段1012と1014と加
算器1016と1018を含む。郵便受け検出回路1010はワイド
スクリーンスクリーンプロセッサからのデジタルルーマ
データY_INに基づいて動作する。入力フィルタは、雑音
性能を改善し、検出をより信頼性のあるものにするため
に用いられている。基本的に、このフィルタは、次のよ
うな伝達関数を有すカスケード接続された２つのFIR段
からなる。
Ｈ（ｚ）＝（1/4）＊（１＋Z-1）＊（１＋Z-3）
各段の出力は、１の直流利得が保持されるように、８ビ
ットに切り捨て処理される（２で除算される）。
ットに切り捨て処理される（２で除算される）。
線最大値検出器1020は２つのレジスタを含んでいる。
第１のレジスタは、その線期間のその時の点における最
大ピクセル値（max pix）を収容している。このレジス
タは各線期間の開始点で、SOL（Start of Line、線開
始）で示されている１クロック幅のパルスによって、80
hの値に初期化される。この値80hは、２の補数フォーマ
ットの８ビット数に対する可能な最小値を表す。この回
路は、有効ビデオ線の約70％に対して高となる、LTRBX
ENで示した、信号によりイネーブルされる。第２のレ
ジスタは、その前の線全体についての最大ピクセル値
（max line）を収容しており、線期間毎に１度更新さ
れる。入力ルーマデータY_INは最大ピクセル値レジスタ
に記憶されている現在の最大ピクセル値と比較される。
入力ルーマデータがレジスタ値を超えている時は、最大
ピクセル値レジスタは次のクロックサイクルで更新され
る。ビデオ線の終了時では、この最大ピクセル値レジス
タは、それがイネーブルされた線の部分の全体にわたる
最大値を収容している。次のビデオ線の開始時で、最大
ピクセル値レジスタの値は最大線レジスタにロードされ
る。
第１のレジスタは、その線期間のその時の点における最
大ピクセル値（max pix）を収容している。このレジス
タは各線期間の開始点で、SOL（Start of Line、線開
始）で示されている１クロック幅のパルスによって、80
hの値に初期化される。この値80hは、２の補数フォーマ
ットの８ビット数に対する可能な最小値を表す。この回
路は、有効ビデオ線の約70％に対して高となる、LTRBX
ENで示した、信号によりイネーブルされる。第２のレ
ジスタは、その前の線全体についての最大ピクセル値
（max line）を収容しており、線期間毎に１度更新さ
れる。入力ルーマデータY_INは最大ピクセル値レジスタ
に記憶されている現在の最大ピクセル値と比較される。
入力ルーマデータがレジスタ値を超えている時は、最大
ピクセル値レジスタは次のクロックサイクルで更新され
る。ビデオ線の終了時では、この最大ピクセル値レジス
タは、それがイネーブルされた線の部分の全体にわたる
最大値を収容している。次のビデオ線の開始時で、最大
ピクセル値レジスタの値は最大線レジスタにロードされ
る。
線最小値検出器1022は、最小線レジスタがその前に線
についての最小ピクセル値を収容する点を除けば、同じ
態様で動作する。最小ピクセル値は、値7Fhに初期化さ
れる。この値は、２の補数フォーマットの８ビット数に
対する可能な最大ピクセル値である。
についての最小ピクセル値を収容する点を除けば、同じ
態様で動作する。最小ピクセル値は、値7Fhに初期化さ
れる。この値は、２の補数フォーマットの８ビット数に
対する可能な最大ピクセル値である。
出力部1024は最大線レジスタ値と最小線レジスタ値を
取り、それを線毎に一度更新される８ビットラッチに記
憶させる。次に、２つの勾配、即ち、正の勾配と負の勾
配が計算される。これらの勾配の一方が正で、かつ、プ
ログラマブルな閾値よりも大きいフィールドにおける一
番目の線で、第１線用レジスタがその時の線カウント値
でロードされ得るようにするイネーブル信号が生成され
る。勾配の一方が正でプログラマブル閾値を超えるよう
な全ての線毎に、最終線のレジスタが現在の線カウント
値でロードされ得るようにする別のイネーブル信号が生
成される。このようにして、最終線レジスタは、閾値が
超えられるフィールドの最後の線を収容する。これらの
イネーブル信号は双方とも、各フィールドの線24と線25
0の間でのみ生じうるようにされている。このようにす
ることによって、閉じられたキャプション情報（closed
captioning information）やVCRのヘッドの切替え遷移
に基づく誤った検出が防止できる。各フィールドの開始
時に、回路は再初期化され、第１線レジスタと最終線レ
ジスタ中の値はそれぞれの郵便受け端部レジスタにロー
ドされる。LTRBX_BEG信号とLTRBX_END信号がそれぞれ郵
便受け信号の開始点と終了点を示す。
取り、それを線毎に一度更新される８ビットラッチに記
憶させる。次に、２つの勾配、即ち、正の勾配と負の勾
配が計算される。これらの勾配の一方が正で、かつ、プ
ログラマブルな閾値よりも大きいフィールドにおける一
番目の線で、第１線用レジスタがその時の線カウント値
でロードされ得るようにするイネーブル信号が生成され
る。勾配の一方が正でプログラマブル閾値を超えるよう
な全ての線毎に、最終線のレジスタが現在の線カウント
値でロードされ得るようにする別のイネーブル信号が生
成される。このようにして、最終線レジスタは、閾値が
超えられるフィールドの最後の線を収容する。これらの
イネーブル信号は双方とも、各フィールドの線24と線25
0の間でのみ生じうるようにされている。このようにす
ることによって、閉じられたキャプション情報（closed
captioning information）やVCRのヘッドの切替え遷移
に基づく誤った検出が防止できる。各フィールドの開始
時に、回路は再初期化され、第１線レジスタと最終線レ
ジスタ中の値はそれぞれの郵便受け端部レジスタにロー
ドされる。LTRBX_BEG信号とLTRBX_END信号がそれぞれ郵
便受け信号の開始点と終了点を示す。
第49図は垂直サイズ制御回路1030の一部としての自動
郵便受け検出器を示す。垂直サイズ制御回路は郵便受け
検出器1032と、垂直表示制御回路1034、及び３状態出力
装置1036とを含んでいる。代替例では、垂直ブランキン
グ及び垂直リセットパルスは、別々の信号として伝送す
ることができる。発明の構成によれば、この自動郵便受
け検出器回路は、16×９フォーマット表示比の郵便受け
表示を含む４×３フォーマット表示比の信号の垂直ズー
ムあるいは伸張を自動的に行うことができる。出力信号
VERTICAL SIZE ADJがアクティブになると、第22図に
示す垂直サイズ回路500によって垂直偏向高さが4/3増加
させられる。これによって、郵便受け信号の有効ビデオ
部分が、画像アスペクト比歪みを生じることなく、ワイ
ドスクリーンを満たすことができるようになる。図示し
ないが、さらに別の実施例では、自動郵便受け検出器
は、郵便受け信号源によって搬送される。その信号が郵
便受けフォーマットであることを示すコード語または信
号を復号するための回路を含むことができる。
郵便受け検出器を示す。垂直サイズ制御回路は郵便受け
検出器1032と、垂直表示制御回路1034、及び３状態出力
装置1036とを含んでいる。代替例では、垂直ブランキン
グ及び垂直リセットパルスは、別々の信号として伝送す
ることができる。発明の構成によれば、この自動郵便受
け検出器回路は、16×９フォーマット表示比の郵便受け
表示を含む４×３フォーマット表示比の信号の垂直ズー
ムあるいは伸張を自動的に行うことができる。出力信号
VERTICAL SIZE ADJがアクティブになると、第22図に
示す垂直サイズ回路500によって垂直偏向高さが4/3増加
させられる。これによって、郵便受け信号の有効ビデオ
部分が、画像アスペクト比歪みを生じることなく、ワイ
ドスクリーンを満たすことができるようになる。図示し
ないが、さらに別の実施例では、自動郵便受け検出器
は、郵便受け信号源によって搬送される。その信号が郵
便受けフォーマットであることを示すコード語または信
号を復号するための回路を含むことができる。
垂直表示制御回路1034は、同じく、過走査ラスタのど
の部分がスクリーン上に表示されるか、即ち、垂直パ
ン、を制御する。垂直に過走査された表示フォーマット
画面が郵便受けフォーマットでなければ、通常の表示フ
ォーマットの画面をズームして、即ち、伸張して、ワイ
ドスクリーンフォーマットをシミュレーションすること
ができる。しかし、この場合、4/3垂直過走査によって
切り詰められる画面部分は有効ビデオ情報を含んでい
る。画面の1/3を垂直に切り詰める必要がある。それ以
上の制御を施さなければ、上部1/6と底部1/6が常に切り
詰められることになる。しかし、画面内容によっては、
画面の底部よりも画面の上部のほうを多く切り詰めたほ
うが良いことがあるし、その逆の場合もある。例えば、
全てのアクションが地面の高さで行われている場合、視
聴者は空の方を多く切り詰めたほうがよいと考えるであ
ろう。垂直パン能力があれば、ズームされた画面のどの
部分を表示し、どの部分を切り詰めるかの選択が可能と
なる。
の部分がスクリーン上に表示されるか、即ち、垂直パ
ン、を制御する。垂直に過走査された表示フォーマット
画面が郵便受けフォーマットでなければ、通常の表示フ
ォーマットの画面をズームして、即ち、伸張して、ワイ
ドスクリーンフォーマットをシミュレーションすること
ができる。しかし、この場合、4/3垂直過走査によって
切り詰められる画面部分は有効ビデオ情報を含んでい
る。画面の1/3を垂直に切り詰める必要がある。それ以
上の制御を施さなければ、上部1/6と底部1/6が常に切り
詰められることになる。しかし、画面内容によっては、
画面の底部よりも画面の上部のほうを多く切り詰めたほ
うが良いことがあるし、その逆の場合もある。例えば、
全てのアクションが地面の高さで行われている場合、視
聴者は空の方を多く切り詰めたほうがよいと考えるであ
ろう。垂直パン能力があれば、ズームされた画面のどの
部分を表示し、どの部分を切り詰めるかの選択が可能と
なる。
第23図及び第24図（ａ）〜第24図（ｃ）を参照して、
垂直パンを説明する。３レベル複合垂直ブランキング／
リセット信号が第23図の上部に示されている。これらの
信号は別々に生成することもできる。垂直ブランキング
パルスは、信号L_COUNTがVRT_BLNK0に等しい時に始ま
り、VRT_BLNK1に等しくなると終了する。垂直リセット
パルスはL_COUNTがVRT_PHASEに等しくなるとスタート
し、10水平線時間続く。L_COUNTは、VSYNC_MNの前縁に
対する水平線の２分の１の部分の追随（track）を維持
させるために用いられる10ビットカウンタの出力であ
る。SYNC_MNは、ゲートアレーに供給される主信号の垂
直同期成分であるVDRV_MNを同期化したものである。VRT
_BLNK0とVRT_BLNK1は、垂直パン指令に応じてマイクロ
プロセッサによって供給される。VRT_PHASEはCOMP_SYNC
出力中の垂直同期成分の立上がりエッジに対するVERT_R
STの相対的な位置をプログラムする。COMP_SYNC出力は
Ｊ−Ｋフリップフロップの出力である。このフリップフ
ロップの状態はL_COUNTとH_COUNTの出力を復号して決め
られる。H_COUNTは水平位置カウンタである。L_COUNTカ
ウンタは、COMP_SYNC信号を、水平同期パルスと、等化
パルスと、垂直同期パルスとに対応する３つのセグメン
トに分割するために用いられる。
垂直パンを説明する。３レベル複合垂直ブランキング／
リセット信号が第23図の上部に示されている。これらの
信号は別々に生成することもできる。垂直ブランキング
パルスは、信号L_COUNTがVRT_BLNK0に等しい時に始ま
り、VRT_BLNK1に等しくなると終了する。垂直リセット
パルスはL_COUNTがVRT_PHASEに等しくなるとスタート
し、10水平線時間続く。L_COUNTは、VSYNC_MNの前縁に
対する水平線の２分の１の部分の追随（track）を維持
させるために用いられる10ビットカウンタの出力であ
る。SYNC_MNは、ゲートアレーに供給される主信号の垂
直同期成分であるVDRV_MNを同期化したものである。VRT
_BLNK0とVRT_BLNK1は、垂直パン指令に応じてマイクロ
プロセッサによって供給される。VRT_PHASEはCOMP_SYNC
出力中の垂直同期成分の立上がりエッジに対するVERT_R
STの相対的な位置をプログラムする。COMP_SYNC出力は
Ｊ−Ｋフリップフロップの出力である。このフリップフ
ロップの状態はL_COUNTとH_COUNTの出力を復号して決め
られる。H_COUNTは水平位置カウンタである。L_COUNTカ
ウンタは、COMP_SYNC信号を、水平同期パルスと、等化
パルスと、垂直同期パルスとに対応する３つのセグメン
トに分割するために用いられる。
過走査を行わない、これは実際は通常の６％過走査の
ことであるが、場合の垂直偏向電流が、対応する垂直ブ
ランキング信号と同様に、点線で示されている。過走査
を行わない場合の垂直ブランキングパルスの幅はＣであ
る。垂直同期パルスは垂直リセットパルスと同相であ
る。過走査モードの垂直偏向電流が、パルス幅Ｄを持つ
対応する垂直ブランキングパルスと同様に、実線で示さ
れている。
ことであるが、場合の垂直偏向電流が、対応する垂直ブ
ランキング信号と同様に、点線で示されている。過走査
を行わない場合の垂直ブランキングパルスの幅はＣであ
る。垂直同期パルスは垂直リセットパルスと同相であ
る。過走査モードの垂直偏向電流が、パルス幅Ｄを持つ
対応する垂直ブランキングパルスと同様に、実線で示さ
れている。
底部の過走査Ａが頂部の過走査Ｂと等しい場合は、表
示は第24図（ａ）に示すようなものとなる。垂直同期パ
ルスより遅れるように垂直リセットパルスが生成される
と、底部過走査Ａが頂部過走査Ｂよりも小さくなり、第
24図（ｂ）に示す表示が得られる。これが下方垂直パン
で、画面の下の部分を表示し、画面の上部３分の１を消
去するものである。逆に、垂直リセットパルスが垂直同
期パルスより進むような形で生成されると、底部過走査
Ａが頂部過走査Ｂよりも大きくなり、第24図（ｃ）に示
す表示が得られる。これは上方垂直パンで、画面の上方
部分が表示され、画面の下側部分３分の１が消去され
る。垂直同期信号と垂直リセット信号の相対位相はWSP
μP340によって制御可能で、これにより過走査動作モ
ード時の垂直パンが可能となる。注目すべきは、過走査
されたラスタは、垂直パン中、映像管あるいはスクリー
ン上で、垂直方向の中心合わせされた状態が、即ち、対
称性が保持されていることである。画面の底部よりも頂
部、あるいは、頂部よりも底部において、画面の多くの
部分を消去するために、ラスタの中心に対して非対称に
垂直方向に動かされる、即ち、位置づけられるのは、ブ
ランキング期間である。
示は第24図（ａ）に示すようなものとなる。垂直同期パ
ルスより遅れるように垂直リセットパルスが生成される
と、底部過走査Ａが頂部過走査Ｂよりも小さくなり、第
24図（ｂ）に示す表示が得られる。これが下方垂直パン
で、画面の下の部分を表示し、画面の上部３分の１を消
去するものである。逆に、垂直リセットパルスが垂直同
期パルスより進むような形で生成されると、底部過走査
Ａが頂部過走査Ｂよりも大きくなり、第24図（ｃ）に示
す表示が得られる。これは上方垂直パンで、画面の上方
部分が表示され、画面の下側部分３分の１が消去され
る。垂直同期信号と垂直リセット信号の相対位相はWSP
μP340によって制御可能で、これにより過走査動作モ
ード時の垂直パンが可能となる。注目すべきは、過走査
されたラスタは、垂直パン中、映像管あるいはスクリー
ン上で、垂直方向の中心合わせされた状態が、即ち、対
称性が保持されていることである。画面の底部よりも頂
部、あるいは、頂部よりも底部において、画面の多くの
部分を消去するために、ラスタの中心に対して非対称に
垂直方向に動かされる、即ち、位置づけられるのは、ブ
ランキング期間である。
この発明の種々の構成によるワイドスクリーンテレビ
ジョンは、適応形補間フィルタを用いることによりビデ
オを水平方向に、伸長し、圧縮できる。主及び副信号の
ルミナンス成分用の補間器は、クリストファ氏に付与さ
れた米国特許第4,694,414号に記載されているようなス
キュー補正フィルタであってもよい。例えば、そこに記
載されているように、４点補間器は、２点直線補間器
と、これに付随して、振幅及び位相補正を行うようにカ
スケードに接続されたフィルタと乗算器とを含む。合計
で４つの隣接するデータサンプルが各補間点の計算に用
いられる。入力信号は２点直線補間器に供給される。入
力に与えられる遅延は遅延制御信号（Ｋ）の値に比例す
る。遅延された信号の振幅及び位相のエラーは、付加さ
れたカスケード接続されたフィルタと乗算器によって得
られる補正信号を加えることによって最小にすることが
できる。この補正信号は、全ての（Ｋ）の値に対して、
２点直線補間フィルタの周波数応答を等化するピーキン
グを行う。このオリジナルの４点補間器は、fsをデータ
サンプル周波数として、fs/4の通過帯域を持つ信号に用
いるために最適となるように調整される。
ジョンは、適応形補間フィルタを用いることによりビデ
オを水平方向に、伸長し、圧縮できる。主及び副信号の
ルミナンス成分用の補間器は、クリストファ氏に付与さ
れた米国特許第4,694,414号に記載されているようなス
キュー補正フィルタであってもよい。例えば、そこに記
載されているように、４点補間器は、２点直線補間器
と、これに付随して、振幅及び位相補正を行うようにカ
スケードに接続されたフィルタと乗算器とを含む。合計
で４つの隣接するデータサンプルが各補間点の計算に用
いられる。入力信号は２点直線補間器に供給される。入
力に与えられる遅延は遅延制御信号（Ｋ）の値に比例す
る。遅延された信号の振幅及び位相のエラーは、付加さ
れたカスケード接続されたフィルタと乗算器によって得
られる補正信号を加えることによって最小にすることが
できる。この補正信号は、全ての（Ｋ）の値に対して、
２点直線補間フィルタの周波数応答を等化するピーキン
グを行う。このオリジナルの４点補間器は、fsをデータ
サンプル周波数として、fs/4の通過帯域を持つ信号に用
いるために最適となるように調整される。
あるいは、この発明による構成に従って、両チャンネ
ルで、２段補間プロセスと呼ばれるプロセスを用いるこ
ともできる。元の可変補間フィルタの周波数応答はこの
ような２段プロセスを用いることにより改善することが
できる。このプロセスを、以下、２段補間器と称する。
この発明による２段補間器は、第56〜57図に示すよう
な、固定係数を有する2n＋４タップ有限インパルス応答
形（FIR）フィルタと４点可変補間器とを含む。FIRフィ
ルタ出力は、第56図に示すように、空間的に入力ピクセ
ルサンプル間の中間の位置にある。FIRフィルタの出力
は、遅延された元のデータサンプルとインタリーブする
ことにより合成されて、実効的な2fsサンプル周波数を
作る。これは、FIRフィルタの通過帯域中の周波数に関
して妥当な想定である。その結果、元の４点補間器の実
効通過帯域は大幅に増加する。
ルで、２段補間プロセスと呼ばれるプロセスを用いるこ
ともできる。元の可変補間フィルタの周波数応答はこの
ような２段プロセスを用いることにより改善することが
できる。このプロセスを、以下、２段補間器と称する。
この発明による２段補間器は、第56〜57図に示すよう
な、固定係数を有する2n＋４タップ有限インパルス応答
形（FIR）フィルタと４点可変補間器とを含む。FIRフィ
ルタ出力は、第56図に示すように、空間的に入力ピクセ
ルサンプル間の中間の位置にある。FIRフィルタの出力
は、遅延された元のデータサンプルとインタリーブする
ことにより合成されて、実効的な2fsサンプル周波数を
作る。これは、FIRフィルタの通過帯域中の周波数に関
して妥当な想定である。その結果、元の４点補間器の実
効通過帯域は大幅に増加する。
従来の補正済み可変補間フィルタは、信号の周波数成
分がサンプル周波数のほぼ４分の１、即ち、1/4fs、以
下である限りは、正確に補間されたサンプルを供給す
る。上記の２段法は、第58図の２段補間器390について
のブロック図に示されているように、実質的に1/4fsよ
りも大きな周波数成分を有する信号に用いることができ
る。サンプル周波数fsのデジタルサンプルの信号DS_Aが
有限インパルス応答形（FIR）フィルタ、例えば、固定F
IRフィルタ391に入力として供給される。有限インパル
ス応答形フィルタ391は、信号DS_Aから、同じくサンプ
リング周波数fsを有し、時間的に第１の信号DS_Aの値の
間に、例えば、各値の間の中間点に位置する、デジタル
サンプルの第２の信号DS_Bを生成する。この信号DS_Aも
遅延回路392に入力される。遅延回路392は、信号DS_Aと
同じであるが、（Ｎ＋１）/fsだけ時間遅延されたデジ
タルサンプルの信号のDS_Cを生成する。データストリー
ムDS_BとDS_Cはマルチプレクサ393においてインタリー
ビングによって合成され、サンプリング周波数の２倍、
即ち、2fsの、値DS_Dのデータストリームが生成され
る。データストリームDS_Dは補正済み可変補間器394の
入力となる。
分がサンプル周波数のほぼ４分の１、即ち、1/4fs、以
下である限りは、正確に補間されたサンプルを供給す
る。上記の２段法は、第58図の２段補間器390について
のブロック図に示されているように、実質的に1/4fsよ
りも大きな周波数成分を有する信号に用いることができ
る。サンプル周波数fsのデジタルサンプルの信号DS_Aが
有限インパルス応答形（FIR）フィルタ、例えば、固定F
IRフィルタ391に入力として供給される。有限インパル
ス応答形フィルタ391は、信号DS_Aから、同じくサンプ
リング周波数fsを有し、時間的に第１の信号DS_Aの値の
間に、例えば、各値の間の中間点に位置する、デジタル
サンプルの第２の信号DS_Bを生成する。この信号DS_Aも
遅延回路392に入力される。遅延回路392は、信号DS_Aと
同じであるが、（Ｎ＋１）/fsだけ時間遅延されたデジ
タルサンプルの信号のDS_Cを生成する。データストリー
ムDS_BとDS_Cはマルチプレクサ393においてインタリー
ビングによって合成され、サンプリング周波数の２倍、
即ち、2fsの、値DS_Dのデータストリームが生成され
る。データストリームDS_Dは補正済み可変補間器394の
入力となる。
一般に、固定FIRフィルタは、入来サンプル位置間の
丁度中間の時間位置に対応するサンプル値を正しく生成
するように設計される。これらのサンプル値は、次い
で、遅延されているが、その他の点では変更が加えられ
ていないサンプルとインタリーブされて、2fsのサンプ
ル周波数を持つデータストリームが生成される。FIRフ
ィルタは、偶数個の対称に重み付けされたタップを用い
ると、最も容易に作ることができる。例えば、タップ重
み、−1/32、5/64、−11/64、5/8、5/8、−11/64、5/6
4、−1/32を有する８−タップフィルタを用いると、約
0.4fsまでの周波数成分を有する信号を正確に補間でき
る。データ率がインタリービングによって２倍とされて
2fsになっているので、この可変補間器によって処理さ
れている信号はサンプル周波数の1/4よりも高い周波数
成分は含んでいない。
丁度中間の時間位置に対応するサンプル値を正しく生成
するように設計される。これらのサンプル値は、次い
で、遅延されているが、その他の点では変更が加えられ
ていないサンプルとインタリーブされて、2fsのサンプ
ル周波数を持つデータストリームが生成される。FIRフ
ィルタは、偶数個の対称に重み付けされたタップを用い
ると、最も容易に作ることができる。例えば、タップ重
み、−1/32、5/64、−11/64、5/8、5/8、−11/64、5/6
4、−1/32を有する８−タップフィルタを用いると、約
0.4fsまでの周波数成分を有する信号を正確に補間でき
る。データ率がインタリービングによって２倍とされて
2fsになっているので、この可変補間器によって処理さ
れている信号はサンプル周波数の1/4よりも高い周波数
成分は含んでいない。
この２段補間器の利点は、サンプル周波数の1/2に近
い帯域幅の信号を正確に補間できることである。従っ
て、このシステムは時間伸張を必要とする表示モード、
例えば、事物が元の帯域幅を出来るだけ多く保持する必
要のある、ズーム等に最も適している。この点は、ワイ
ドスクリーンスクリーンテレビジョン、特に、副信号が
初めに非常に低い周波数、例えば、10MHzでサンプルさ
れている副チャンネルにおいて妥当する。可能な限り多
くの帯域幅を保存することは重要である。
い帯域幅の信号を正確に補間できることである。従っ
て、このシステムは時間伸張を必要とする表示モード、
例えば、事物が元の帯域幅を出来るだけ多く保持する必
要のある、ズーム等に最も適している。この点は、ワイ
ドスクリーンスクリーンテレビジョン、特に、副信号が
初めに非常に低い周波数、例えば、10MHzでサンプルさ
れている副チャンネルにおいて妥当する。可能な限り多
くの帯域幅を保存することは重要である。
ズームに適した２段補間器390'がブロック図の形で第
59図に示されている。第58図に示されている補間器390
と共通の素子には、データストリームの場合と同じよう
に、同じ参照番号が付されている。この２段補間器390'
の目的は、入来画像を水平方向に、係数ｍだけズームす
ることで、ここで、ｍは2.0より大きい。従って、デー
タイン及びデータアウト信号が同じサンプル周波数fIN
で生じているならば、各入力サンプル毎にｍ個の出力サ
ンプルが生成される必要がある。信号はfINの周波数でF
IFO線メモリ395に記憶され、その一部が、低い周波数fs
でデータストリームDS_Aとして読出される。fsクロック
はfINクロックパルスのサブセットからなり、均一な周
期を持っていない。
59図に示されている。第58図に示されている補間器390
と共通の素子には、データストリームの場合と同じよう
に、同じ参照番号が付されている。この２段補間器390'
の目的は、入来画像を水平方向に、係数ｍだけズームす
ることで、ここで、ｍは2.0より大きい。従って、デー
タイン及びデータアウト信号が同じサンプル周波数fIN
で生じているならば、各入力サンプル毎にｍ個の出力サ
ンプルが生成される必要がある。信号はfINの周波数でF
IFO線メモリ395に記憶され、その一部が、低い周波数fs
でデータストリームDS_Aとして読出される。fsクロック
はfINクロックパルスのサブセットからなり、均一な周
期を持っていない。
データストリームDS_Aの既存のサンプル間の中間のサ
ンプル値に対応するデータストリームDS_Bが、固定FIR
フィルタ391を用いて推定され、次いで、データストリ
ームDA_Cの遅延されたサンプルとインタリーブされて、
２倍の周波数のデータストリームDS_Dが形成される。元
のサンプル密度の２倍のサンプル密度を有するデータス
トリームは、次いで、可変補間器394によって処理され
て各fIN周期にサンプル値が生成される。ラッチ398と加
算器399を含むアキュムレータ（accumulator）回路が、
fINクロック期間毎にｒ＝2/mずつ増加（インクリメン
ト）する出力を発生する。その分数部はラッチ398から
のＫ値を供給することによって可変補間器を制御する。
整数桁上げ出力（CO）が、FIFO395からデータを読出
し、FIRフィルタ391、遅延回路392、マルチプレクサ393
及び補間器394を介してデータをシフトさせるための2fs
クロックをラッチ397を介して生成する。分周器396が2f
s信号からfs信号を生成する。
ンプル値に対応するデータストリームDS_Bが、固定FIR
フィルタ391を用いて推定され、次いで、データストリ
ームDA_Cの遅延されたサンプルとインタリーブされて、
２倍の周波数のデータストリームDS_Dが形成される。元
のサンプル密度の２倍のサンプル密度を有するデータス
トリームは、次いで、可変補間器394によって処理され
て各fIN周期にサンプル値が生成される。ラッチ398と加
算器399を含むアキュムレータ（accumulator）回路が、
fINクロック期間毎にｒ＝2/mずつ増加（インクリメン
ト）する出力を発生する。その分数部はラッチ398から
のＫ値を供給することによって可変補間器を制御する。
整数桁上げ出力（CO）が、FIFO395からデータを読出
し、FIRフィルタ391、遅延回路392、マルチプレクサ393
及び補間器394を介してデータをシフトさせるための2fs
クロックをラッチ397を介して生成する。分周器396が2f
s信号からfs信号を生成する。
この発明の別の態様によれば、線メモリを付加するこ
となしに、副及び主チャンネルビデオのバッファリング
与えることができるという利点を持った補間器を実現で
きる。従って、主チャンネル線メモリは表示メモリにも
なる。既存の可変補間フィルタの要件は、米国特許第4,
694,414号の第12図に示されているフィルタを考察すれ
ば明らかなように、２回の乗算を必要とするということ
である。１番目の乗算は、２ビット数である係数Ｃを乗
じる乗算である。２番目の乗算は係数Ｋを乗じる乗算で
ある。係数Ｋは、Ｋ＝16/16の場合を考慮に入れた、５
ビットの数である。５ビット乗算の要をなくするために
は２つの方法が考えられる。その１は、Ｋを乗じる代わ
りに、１−Ｋを乗じ、表示点としてＫ＝０を選ばないこ
とである。もう一つは、Ｋを乗じ。表示点としてＫ＝１
を選ばないことである。
となしに、副及び主チャンネルビデオのバッファリング
与えることができるという利点を持った補間器を実現で
きる。従って、主チャンネル線メモリは表示メモリにも
なる。既存の可変補間フィルタの要件は、米国特許第4,
694,414号の第12図に示されているフィルタを考察すれ
ば明らかなように、２回の乗算を必要とするということ
である。１番目の乗算は、２ビット数である係数Ｃを乗
じる乗算である。２番目の乗算は係数Ｋを乗じる乗算で
ある。係数Ｋは、Ｋ＝16/16の場合を考慮に入れた、５
ビットの数である。５ビット乗算の要をなくするために
は２つの方法が考えられる。その１は、Ｋを乗じる代わ
りに、１−Ｋを乗じ、表示点としてＫ＝０を選ばないこ
とである。もう一つは、Ｋを乗じ。表示点としてＫ＝１
を選ばないことである。
1/16または1/32解像度補間器用の簡略化した乗算器を
第61図に示す。この乗算器によれば、変数“a"に５ビッ
トの変数“b"を乗じることができる。ここで、“b"＝
（b4,b3,b2,b1,b0）である。項b0は最下位ビット（LS
B）で、項b4は最上位ビット（MSB）である。“b"の値は
０と16を含む０〜16の範囲内の整数であるが、同様の技
法により、もっと複雑な乗算器を作ることは可能であ
る。例えば、同じ原理に基づて、０乃至32の間の整数に
対する乗算器を作ることができる。条件付き（conditio
nal）×２乗算器が、ｂ＝10000の時、先行する加算器の
出力に２を掛ける。数“a"は図示の実施例ではｎビット
の数である。条件付き×２機能は、例えば、シフトレジ
スタあるいはマルチプレクサによって実現できる。
第61図に示す。この乗算器によれば、変数“a"に５ビッ
トの変数“b"を乗じることができる。ここで、“b"＝
（b4,b3,b2,b1,b0）である。項b0は最下位ビット（LS
B）で、項b4は最上位ビット（MSB）である。“b"の値は
０と16を含む０〜16の範囲内の整数であるが、同様の技
法により、もっと複雑な乗算器を作ることは可能であ
る。例えば、同じ原理に基づて、０乃至32の間の整数に
対する乗算器を作ることができる。条件付き（conditio
nal）×２乗算器が、ｂ＝10000の時、先行する加算器の
出力に２を掛ける。数“a"は図示の実施例ではｎビット
の数である。条件付き×２機能は、例えば、シフトレジ
スタあるいはマルチプレクサによって実現できる。
ＫとＣの値はメモリブロックに入れることができ、ま
た、必要とされるスピードアップによっては、カウンタ
が所要のメモリ値を呼び出すために読出しポインタをイ
ンデックスして、Ｋ及びＣを補間器の乗算器にロードす
ることができる。このために、Ｃの値をＫにエンコード
して、１つの４ビットまたは５ビット語でＫとＣの両方
の値を搬送するようにすると非常に良い。Ｃ＝ｆ（Ｋ）
であることが理解されよう。適当なＫ及びＣの値の表が
第62図に示されており、ここでは、Ｋは５ビット数であ
る。Ｃの値を直接求めるために、第63図に示す構成に多
数のORゲートを用いることができる。その値を第64図の
表に示す。
た、必要とされるスピードアップによっては、カウンタ
が所要のメモリ値を呼び出すために読出しポインタをイ
ンデックスして、Ｋ及びＣを補間器の乗算器にロードす
ることができる。このために、Ｃの値をＫにエンコード
して、１つの４ビットまたは５ビット語でＫとＣの両方
の値を搬送するようにすると非常に良い。Ｃ＝ｆ（Ｋ）
であることが理解されよう。適当なＫ及びＣの値の表が
第62図に示されており、ここでは、Ｋは５ビット数であ
る。Ｃの値を直接求めるために、第63図に示す構成に多
数のORゲートを用いることができる。その値を第64図の
表に示す。
第65図のデコーダの代替案によって示されているよう
に、Ｃ＝ｆ（Ｋ）の種々の関数を実施するために他にも
方法がある。例えば、この復号構想を用いると、僅かな
ゲートで、オンチップ・ルックアップテーブルあるいは
Ｃ値を保持するための付加的なレジスタを使用する必要
がなくなる。係数Ｋは、第66図に示す回路を用いると、
もっと簡単に復号できる。
に、Ｃ＝ｆ（Ｋ）の種々の関数を実施するために他にも
方法がある。例えば、この復号構想を用いると、僅かな
ゲートで、オンチップ・ルックアップテーブルあるいは
Ｃ値を保持するための付加的なレジスタを使用する必要
がなくなる。係数Ｋは、第66図に示す回路を用いると、
もっと簡単に復号できる。
第59図に関連して説明したものの代わりとして、第56
図〜第58図に関連して説明する２段補間法は、0.25fsを
超えるように最適化することができる。ここで、fsは元
のサンプル周波数である。第67図の周波数曲線は、Ｋ＝
［0,1/8,2/8,...,1］の全ての値について、0.25fsにお
ける周波数の、大きさで表した、偏移が0.5dBであるこ
とを示している。種々の補間フィルタの振幅応答が0.5d
B離れている時、可視アーティファクトが生じると考え
られる。あるシミュレーションでは、可視アーティファ
クタは、振幅応答が1.0dB以上離れると生じることを示
唆している。従って、選択された値のＫに対する水平補
間器の個々の応答は、第67図に示すように、どの周波数
に対しても、応答曲線が1.0dB以上分離することがない
ような応答の包絡線を形成する必要がある。アーティフ
ァクトが可視性を持つようになると考えられる臨界周波
数がfcで示されている。実際問題として、周波数応答曲
線の遮断周波数あるいは発散は、fc以下では可能な限り
小さくすべきである。
図〜第58図に関連して説明する２段補間法は、0.25fsを
超えるように最適化することができる。ここで、fsは元
のサンプル周波数である。第67図の周波数曲線は、Ｋ＝
［0,1/8,2/8,...,1］の全ての値について、0.25fsにお
ける周波数の、大きさで表した、偏移が0.5dBであるこ
とを示している。種々の補間フィルタの振幅応答が0.5d
B離れている時、可視アーティファクトが生じると考え
られる。あるシミュレーションでは、可視アーティファ
クタは、振幅応答が1.0dB以上離れると生じることを示
唆している。従って、選択された値のＫに対する水平補
間器の個々の応答は、第67図に示すように、どの周波数
に対しても、応答曲線が1.0dB以上分離することがない
ような応答の包絡線を形成する必要がある。アーティフ
ァクトが可視性を持つようになると考えられる臨界周波
数がfcで示されている。実際問題として、周波数応答曲
線の遮断周波数あるいは発散は、fc以下では可能な限り
小さくすべきである。
この発明の別の態様に従って、補間器の周波数帯域幅
を拡げるために、2n＋４タップ補償回路網を設けること
ができる。この回路網は総合（overall）水平補間器に
対して、fcの値を拡げる。さらに、このような補償回路
網は、それ以上の制御変数を付加することなく、従っ
て、自由度を増加させることなく実現できる。
を拡げるために、2n＋４タップ補償回路網を設けること
ができる。この回路網は総合（overall）水平補間器に
対して、fcの値を拡げる。さらに、このような補償回路
網は、それ以上の制御変数を付加することなく、従っ
て、自由度を増加させることなく実現できる。
直線補間器に対する次のような補償回路網は、0.5dB
最大許容包絡線の基準を用いて、総合補間器の臨界周波
数fcを0.7×fs/2、即ち、0.35fsまで拡げることができ
る。1.0dB基準を用いた場合には、曲線はfs＝0.75×fs/
2＝0.375fsで発散する。さらに、Ｋ＝0,1の値が選択さ
れる必要がなくなるように、設計において、Ｋ＝0,1の
値が除かれれば、周波数帯域幅は、このfcをまだ幾分か
超えるように拡げることができる。さらに、ピーキング
量もＣの値を選ぶことによって制御できる。
最大許容包絡線の基準を用いて、総合補間器の臨界周波
数fcを0.7×fs/2、即ち、0.35fsまで拡げることができ
る。1.0dB基準を用いた場合には、曲線はfs＝0.75×fs/
2＝0.375fsで発散する。さらに、Ｋ＝0,1の値が選択さ
れる必要がなくなるように、設計において、Ｋ＝0,1の
値が除かれれば、周波数帯域幅は、このfcをまだ幾分か
超えるように拡げることができる。さらに、ピーキング
量もＣの値を選ぶことによって制御できる。
直線補間器と、振幅及び位相補正を与える８タップFI
Rフィルタとによって、８点補間器を形成できる。総合
的な補間器は次のように表すことができる。
Rフィルタとによって、８点補間器を形成できる。総合
的な補間器は次のように表すことができる。
Ｋ＝［0,1/16,2/16,...,1］
に対して、
C/2−Z-1（Ｃ−3/2）＋Z-2（Ｋ＋Ｃ）＋Z-3（１−Ｋ＋Ｃ）
−Z-4（3/2）（Ｃ）＋（C/2）（Z-5）
ＫとＣの関係は第68図と第69図の表とグラフに示されて
いる。この曲線のセットは通常帯域におけるリップルが
1.5dBより小さいことを明示している。臨界周波数は、
この補償回路網では、fc＝0.7×fs/2にある。
いる。この曲線のセットは通常帯域におけるリップルが
1.5dBより小さいことを明示している。臨界周波数は、
この補償回路網では、fc＝0.7×fs/2にある。
この発明のこの特徴は、付加的な使用可能帯域幅を与
える８タップ補償回路網に拡げることができる。第70図
に示すように、８点補間器は、８タップFIR補償フィル
タと２点直線補間器とによって形成できる。そのような
補償回路網の３つを次のように規定できる。
える８タップ補償回路網に拡げることができる。第70図
に示すように、８点補間器は、８タップFIR補償フィル
タと２点直線補間器とによって形成できる。そのような
補償回路網の３つを次のように規定できる。
（１）−C/4＋Z-1（3/4）（Ｃ）＋Z-2（−3/2）（Ｃ）＋
Z-3（Ｋ＋Ｃ）＋（１−Ｋ＋Ｃ）Z-4＋Z-5（−3/2）（Ｃ）＋
Z-6（3/4）（Ｃ）＋Z-7（−C/4）；
（２）−C/8＋Z-1（5/8）（Ｃ）＋Z-2（−12/8）（Ｃ）＋
Z-3（Ｋ＋Ｃ）＋Z-4（１−Ｋ＋Ｃ）＋Z-5（−12/8）（Ｃ）＋
Z-6（5/8）（Ｃ）＋Z-7（−C/8）；
（３）−C/8＋Z-1（C/2）＋Z-2（−11/8）（Ｃ）＋
Z-3（Ｋ＋Ｃ）＋Z-4（１−Ｋ＋Ｃ）＋Z-5（−11/8）（Ｃ）＋
Z-6（C/2）＋Z-7（−C/8）
ここで、Ｋ＝［0,1/16,2/16,...,1］
である。
これらの各々はそれ自身の明白な特性通過帯域と利点と
を持っている。第70図の実施例についてはＫとＣの値の
表は示していない。Ｃの値は、全体として、ある圧縮ま
たは伸張に対して最良の曲線のセットが得られるような
値に選択できる。
を持っている。第70図の実施例についてはＫとＣの値の
表は示していない。Ｃの値は、全体として、ある圧縮ま
たは伸張に対して最良の曲線のセットが得られるような
値に選択できる。
制御信号がＫの値を直線補間器に送る。Ｋの値が復号
されて、補間器回路網の乗算器に対するＣの値が得られ
る。FIR係数が総合補間器の式におけるＣに対する乗数
となる。例えば、上記の式（１）には、［−1/4,3/4,−
3/2,1,1,−3/2,3/4,−1/4］のタップ重みを持たせるこ
とができる。
されて、補間器回路網の乗算器に対するＣの値が得られ
る。FIR係数が総合補間器の式におけるＣに対する乗数
となる。例えば、上記の式（１）には、［−1/4,3/4,−
3/2,1,1,−3/2,3/4,−1/4］のタップ重みを持たせるこ
とができる。
この発明のこの態様は、一般に、補償回路網として用
いられる2nタップFIRフィルタに拡張できる。但し、直
線補間の計算に線形乗数を２つだけ使い、かつそれに補
償回路網を付設するようにすることは、ますます難しく
なる。例えば、10タップFIRフィルタの代替案の１つ
は、タップZ-1〜Z-6に対する８タップFIRフィルタにＫ
またはＣの値のいずれかに応じて、タップZ0とZ-1を与
えることである。これは、Ｋがいずれかの方向から、即
ち、Ｋ＝０またはＫ＝１から、1/2の値に近づくにつれ
て、周波数応答の通過帯域を広げるために、周波数応答
に付加的な補正を必要とするので、実施可能である。
いられる2nタップFIRフィルタに拡張できる。但し、直
線補間の計算に線形乗数を２つだけ使い、かつそれに補
償回路網を付設するようにすることは、ますます難しく
なる。例えば、10タップFIRフィルタの代替案の１つ
は、タップZ-1〜Z-6に対する８タップFIRフィルタにＫ
またはＣの値のいずれかに応じて、タップZ0とZ-1を与
えることである。これは、Ｋがいずれかの方向から、即
ち、Ｋ＝０またはＫ＝１から、1/2の値に近づくにつれ
て、周波数応答の通過帯域を広げるために、周波数応答
に付加的な補正を必要とするので、実施可能である。
４点補間器を用いた８タップ２段フィルタを実施する
ための１つの特定の回数1150のブロック図を第60図に示
す。伸張または圧縮されるべきビデオルミナンス信号が
水平遅延線回路1152に入力として供給される。遅延線
Z0、Z-1、Z-2、Z-3、Z-4、Z-5、Z-6及びZ-7の出力は８
タップFIRフィルタ1154に入力として供給される。このF
IRフィルタは、例えば、実在のサンプル、Ｚで示す、の
各々の間の中間サンプル、Ｉで示す、からなる少なくと
も１つの組を発生する。この結果は、複数のFIRフィル
タを用いて中間点の組を複数個生成するようにすること
により、改善できるが、そのようにすると、システムの
複雑さがさらに増してしまう。そのような付加的なFIR
フィルタは、各々、Z-1遅延回路を必要とするが、これ
をFIRフィルタ1154とZ-1遅延回路1158を複数個用いて示
す。出力Z-3、Z-4及びZ-5も遅延整合回路1156に入力と
して供給される。I0出力は直接データ選択回路1160の入
力とされ、回路1158によってI0出力を遅延したもの、即
ち、I-1もデータ選択回路1160に供給される。出力Z
-(3+n)、Z-(4+n)及びZ-(5+n)も、データ選択器回路1160
に入力として供給される。データ選択器回路1160への入
力は、遅延に関して最も対称的となるように選ばれる。
このような入力の数は第２段の補間器、この場合は、４
点補間器1162の点の数より１だけ多い。データ選択器11
60への入力の相対的な時間的位置は次の通りである。
ための１つの特定の回数1150のブロック図を第60図に示
す。伸張または圧縮されるべきビデオルミナンス信号が
水平遅延線回路1152に入力として供給される。遅延線
Z0、Z-1、Z-2、Z-3、Z-4、Z-5、Z-6及びZ-7の出力は８
タップFIRフィルタ1154に入力として供給される。このF
IRフィルタは、例えば、実在のサンプル、Ｚで示す、の
各々の間の中間サンプル、Ｉで示す、からなる少なくと
も１つの組を発生する。この結果は、複数のFIRフィル
タを用いて中間点の組を複数個生成するようにすること
により、改善できるが、そのようにすると、システムの
複雑さがさらに増してしまう。そのような付加的なFIR
フィルタは、各々、Z-1遅延回路を必要とするが、これ
をFIRフィルタ1154とZ-1遅延回路1158を複数個用いて示
す。出力Z-3、Z-4及びZ-5も遅延整合回路1156に入力と
して供給される。I0出力は直接データ選択回路1160の入
力とされ、回路1158によってI0出力を遅延したもの、即
ち、I-1もデータ選択回路1160に供給される。出力Z
-(3+n)、Z-(4+n)及びZ-(5+n)も、データ選択器回路1160
に入力として供給される。データ選択器回路1160への入
力は、遅延に関して最も対称的となるように選ばれる。
このような入力の数は第２段の補間器、この場合は、４
点補間器1162の点の数より１だけ多い。データ選択器11
60への入力の相対的な時間的位置は次の通りである。
Z-(3+n),I0,Z-(4+n),I-1,Z-(5+n)
データ選択器回路1160は、例えば、MUX_SEL制御信号
によって制御されるマルチプレクサからなるアレーを用
いることができる。この選択可能な組を図式的に示す。
この選択可能な組みは、補間器1162の各補間が２つの実
在の点と２つの中間点とに基づいて行われるように構成
されている。データ選択回路1160の出力Y0,Y1,Y2及びY3
は、２つの選択可能な組の１つに対応し、４点補間器11
62への入力となる。マルチプレクサ制御信号MUX_SELの
動作は、Ｋ値の関数、即ち、MUX_SEL＝ｆ（Ｋ）であ
る。MUX_SELの選択は中間点が元の点のどれとどれの間
にあるかに応じて決まる。Ｋ及びＣ制御値に応答して動
作する補間器1162の出力Youtが伸張または圧縮されたビ
デオルミナンス信号である。
によって制御されるマルチプレクサからなるアレーを用
いることができる。この選択可能な組を図式的に示す。
この選択可能な組みは、補間器1162の各補間が２つの実
在の点と２つの中間点とに基づいて行われるように構成
されている。データ選択回路1160の出力Y0,Y1,Y2及びY3
は、２つの選択可能な組の１つに対応し、４点補間器11
62への入力となる。マルチプレクサ制御信号MUX_SELの
動作は、Ｋ値の関数、即ち、MUX_SEL＝ｆ（Ｋ）であ
る。MUX_SELの選択は中間点が元の点のどれとどれの間
にあるかに応じて決まる。Ｋ及びＣ制御値に応答して動
作する補間器1162の出力Youtが伸張または圧縮されたビ
デオルミナンス信号である。
フロントページの続き
(72)発明者 アルトマンシヨーフア，ロバート デー
ル
アメリカ合衆国 インデイアナ州
46032 カーメル アシユトン・プレー
ス 921
(72)発明者 ロドリケス―カバゾス，エンリケ
アメリカ合衆国 インデイアナ州
46236 インデイアナポリス ゴルフ・
コース・ドライブ 11852
(72)発明者 ウイリス，ドナルド ヘンリー
アメリカ合衆国 インデイアナ州
46240 インデイアナポリス イース
ト・セブンテイフオース・プレース
5175
(72)発明者 アーソズ，ナタニエル ハルク
アメリカ合衆国 インデイアナ州
46112 ブラウンズバーグ イースト・
ステート・ロード 136 6565
(72)発明者 キヤンフイールド，バース アラン
アメリカ合衆国 インデイアナ州
46226 インデイアナポリス ノース・
ハートマン・ドライブ 5129
(56)参考文献 特開 昭57−206178（ＪＰ，Ａ)
特開 昭62−84665（ＪＰ，Ａ)
特開 昭62−263781（ＪＰ，Ａ)
特開 昭63−26174（ＪＰ，Ａ)
特開 昭63−146671（ＪＰ，Ａ)
特開 昭63−263882（ＪＰ，Ａ)
特表 平５−507596（ＪＰ，Ａ)
Claims (3)
- 【請求項１】ビデオ表示手段であって、該ビデオ表示手
段の幅対高さの関係を規定するフォーマット表示比がワ
イドフォーマット表示比を有するビデオ表示手段と； 前記表示手段上に出力ビデオ信号をマッピングするマッ
ピング手段と； 種々のフォーマット表示比の一つを有する画像を表すビ
デオ信号を各々が表す複数のビデオ信号の信号素材と； 前記複数のビデオ信号中の任意の二つを、独立してスピ
ードアップ処理および切り詰め処理をするための第一と
第二の信号処理系路と； 前記複数のビデオ信号の中の任意の二つを前記第一と第
二の信号処理系路にそれぞれ入力として結合させる切り
替え手段と； 前記出力ビデオ信号によって表される画像が単一の画像
の表示となるように前記第一と第二の信号処理系路のう
ち一方の出力を前記出力ビデオ信号として選択し、ま
た、前記出力ビデオ信号によって表される画像が複数の
画像の表示となるように前記第一と第二の信号処理系路
の双方の出力を前記出力ビデオ信号として選択する、選
択手段と； 前記単一画像の表示と前記複数の画像の表示との双方に
おいて、フォーマット表示比と画像アスペクト比の両者
について、前記出力ビデオ信号によって表される各画像
を独立に調整するように、前記マッピング手段と、前記
第一と第二の信号処理系路における前記スピードアップ
処理および前記切り詰め処理と、前記選択手段と、を制
御する制御手段と； を備え、 前記制御手段は、前記複数の画像の表示において、前記
ビデオ表示手段の前記幅のすべてにわたって主画像と副
画像を選択的に配置する ことを特徴とする表示システム。 - 【請求項２】表示システムであって； フォーマット表示比は、ビデオ表示手段の周縁の幅対高
さの関係、および各画像の周縁の幅対高さの関係を規定
しており、 ワイドフォーマット表示比を有するビデオ表示手段と； 前記表示手段上に出力ビデオ信号をマッピングするマッ
ピング手段と； 通常のフォーマット表示比または前記ワイドフォーマッ
ト表示比のいずれか一方を有する画像を各々が表す複数
のビデオ信号の信号素材と； 前記複数のビデオ信号中の任意の二つを、独立してスピ
ードアップ処理および切り詰め処理をするための第一と
第二の信号処理系路と； 前記複数のビデオ信号中の任意の二つを前記第一と第二
の信号処理系路にそれぞれ入力として結合させる切り替
え手段と； 前記出力ビデオ信号によって表される画像が単一の画像
の表示となるように前記第一と第二の信号処理系路のう
ち一方の出力を前記出力ビデオ信号として選択し、ま
た、前記出力ビデオ信号によって表される画像が複数画
像の表示となるように前記第一と第二の信号処理系路の
双方の出力を前記出力ビデオ信号として選択する、選択
手段と； 前記複数画像を表示する複数の表示フォーマットであっ
て、前記ビデオ信号の様々な画像を表している前記複数
の表示フォーマットのあるものは、互いに異なるフォー
マット表示比の複数画像を表しており、前記互いに異な
るフォーマット表示比の複数画像の少なくともその一つ
は前記ビデオ表示手段の前記ワイドフォーマット表示比
と異なるフォーマット表示比の画像を表している表示フ
ォーマットを含む複数の表示フォーマットを、前記ビデ
オ表示手段上で、選択的に実現するように、前記マッピ
ング手段と、前記第一と第二の信号処理系路における前
記スピードアップ処理および前記切り詰め処理と、前記
選択手段とを制御する制御手段と； を備え、 前記制御手段は、前記複数の画像の表示において、前記
ビデオ表示手段の前記幅のすべてにわたって主画像と副
画像を選択的に配置する ことを特徴とする表示システム。 - 【請求項３】表示システムにおいて、 ワイドフォーマット表示比を有する画像を表すビデオ信
号の前記単一の画像の表示においては、前記制御手段
は、前記画像を部分修正することなしに、前記画像が前
記ビデオ表示手段を満たすように制御することが可能で
あり、 通常のフォーマット表示比を有する画像を表すビデオ信
号の前記単一の画像の表示においては、前記制御手段
は、前記画像を前記ビデオ表示手段の右側に、左側に、
あるいは中央に配置する、あるいは、前記画像が前記ビ
デオ表示手段を実質的に満たすように拡大させるように
制御することが可能であり、 通常のフォーマット表示比を持つ画像を表すビデオ信号
の前記複数の画像の表示においては、前記制御手段は、
主画像の左側に、右側に、あるいは両側に副画像を配置
することにより、前記ビデオ表示手段を実質的に満たす
ように制御することが可能である ことを特徴とする請求項１または請求項２に記載の表示
システム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB909012326A GB9012326D0 (en) | 1990-06-01 | 1990-06-01 | Wide screen television |
| GB9012326.6 | 1990-06-01 | ||
| PCT/US1991/003740 WO1991019388A1 (en) | 1990-06-01 | 1991-05-29 | Wide screen television |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06502748A JPH06502748A (ja) | 1994-03-24 |
| JP3420234B2 true JP3420234B2 (ja) | 2003-06-23 |
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ID=10676970
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- 2006-11-15 JP JP2006309408A patent/JP2007129728A/ja active Pending
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