JP3425466B2 - Ｃｍｏｓ増幅器及びその動作方法 - Google Patents
Ｃｍｏｓ増幅器及びその動作方法Info
- Publication number
- JP3425466B2 JP3425466B2 JP04966894A JP4966894A JP3425466B2 JP 3425466 B2 JP3425466 B2 JP 3425466B2 JP 04966894 A JP04966894 A JP 04966894A JP 4966894 A JP4966894 A JP 4966894A JP 3425466 B2 JP3425466 B2 JP 3425466B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- coupled
- source
- input
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
- H03F3/45219—Folded cascode stages
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は一般に演算増幅器に関
し、特にＣＭＯＳレール間演算増幅器に関する。
し、特にＣＭＯＳレール間演算増幅器に関する。
【０００２】
【従来の技術】演算増幅器は、通常、小さい差動入力電
圧を増幅して高度に増幅されたシングルエンド出力電圧
を供給する周知の電気部品である。ＣＭＯＳ増幅器は、
たまに”電源レール”又は単に“レール”と呼ばれるこ
とのある、正の電源電圧ＶDDと負の電源電圧ＶSSとによ
って通常給電される。ＣＭＯＳ演算増幅器を含む演算増
幅器の限界の一つは、入力部が電源電圧によって決定さ
れる電圧範囲の全ての電圧を検出できるわけではないこ
とにある。その理由は、入力部のトランジスタにバイア
ス電圧を加えるのに１ボルト又はそれ以上の電圧が必要
であるという、大部分の回路設計が有する制限にある。
その結果、入力電圧が１ボルトの電源レール以内にある
場合は、それは入力部によって検出され得ない。同様
に、出力部にバイアス電圧のオーバヘッドが必要である
ので、出力電圧も全電圧範囲に亘っては追従できない。
圧を増幅して高度に増幅されたシングルエンド出力電圧
を供給する周知の電気部品である。ＣＭＯＳ増幅器は、
たまに”電源レール”又は単に“レール”と呼ばれるこ
とのある、正の電源電圧ＶDDと負の電源電圧ＶSSとによ
って通常給電される。ＣＭＯＳ演算増幅器を含む演算増
幅器の限界の一つは、入力部が電源電圧によって決定さ
れる電圧範囲の全ての電圧を検出できるわけではないこ
とにある。その理由は、入力部のトランジスタにバイア
ス電圧を加えるのに１ボルト又はそれ以上の電圧が必要
であるという、大部分の回路設計が有する制限にある。
その結果、入力電圧が１ボルトの電源レール以内にある
場合は、それは入力部によって検出され得ない。同様
に、出力部にバイアス電圧のオーバヘッドが必要である
ので、出力電圧も全電圧範囲に亘っては追従できない。
【０００３】ここで図１を参照すると、最大電圧ＶMAX
及び最小電圧ＶMIN が演算増幅器の実効動作範囲を決定
する。電圧ＶMAX 及びＶMIN は入力部と出力部で異なる
場合があり、回路の設計によってだけではなく、半導体
の製造上の制約や、温度のような環境要因によっても規
定される。入力及び出力電圧の双方のための動作範囲を
できる限り、電源電圧まで、すなわち全“レール間”動
作まで増大することが望ましい。全レール間動作が望ま
しいものの、既存のＣＭＯＳ設計は極めて複雑であり、
多くの能動素子を含んでいる。設計が複雑であるために
チップ面積と、製造コストが増大する。従来形のＣＭＯ
Ｓレール間演算増幅器の例は、Ｊ．Ｎ．Ｂａｂａｎａｚ
ｈａｄ著「Ａ Ｒａｉｌ−ｔｏ−Ｒａｉｌ ＣＭＯＳ
Ｏｐ Ａｍｐ（レール間ＣＭＯＳ演算増幅器）」、ソリ
ッド・ステート回路ＩＥＥＥジャーナル、第２３巻、第
６号、１９８８年１２月刊、１４１４−１４１７ペー
ジ、に記載されている。従って全レール間動作が可能で
あり、しかも最小限のトランジスタを使用した簡単な回
路設計を有するＣＭＯＳ演算増幅器に対する必要性があ
る。
及び最小電圧ＶMIN が演算増幅器の実効動作範囲を決定
する。電圧ＶMAX 及びＶMIN は入力部と出力部で異なる
場合があり、回路の設計によってだけではなく、半導体
の製造上の制約や、温度のような環境要因によっても規
定される。入力及び出力電圧の双方のための動作範囲を
できる限り、電源電圧まで、すなわち全“レール間”動
作まで増大することが望ましい。全レール間動作が望ま
しいものの、既存のＣＭＯＳ設計は極めて複雑であり、
多くの能動素子を含んでいる。設計が複雑であるために
チップ面積と、製造コストが増大する。従来形のＣＭＯ
Ｓレール間演算増幅器の例は、Ｊ．Ｎ．Ｂａｂａｎａｚ
ｈａｄ著「Ａ Ｒａｉｌ−ｔｏ−Ｒａｉｌ ＣＭＯＳ
Ｏｐ Ａｍｐ（レール間ＣＭＯＳ演算増幅器）」、ソリ
ッド・ステート回路ＩＥＥＥジャーナル、第２３巻、第
６号、１９８８年１２月刊、１４１４−１４１７ペー
ジ、に記載されている。従って全レール間動作が可能で
あり、しかも最小限のトランジスタを使用した簡単な回
路設計を有するＣＭＯＳ演算増幅器に対する必要性があ
る。
【０００４】
【発明の目的】本発明の目的は全入力及び出力レール間
能力を有する演算増幅器を提供することにある。本発明
の別の目的は、最小限の能動素子と、最小限の集積回路
面積を有するＣＭＯＳレール間演算増幅器を提供するこ
とにある。
能力を有する演算増幅器を提供することにある。本発明
の別の目的は、最小限の能動素子と、最小限の集積回路
面積を有するＣＭＯＳレール間演算増幅器を提供するこ
とにある。
【０００５】
【発明の概要】本発明によれば、ＣＭＯＳ演算増幅器の
入力はレール間差動電圧を検出し、増幅器にレール間シ
ングルエンド出力電圧を供給する。第１のＰ−チャネル
入力部は入力電圧の第１の部分と比例する第１差動信号
電流を供給し、第２のＮ−チャネル入力部は入力電圧の
第２の部分と比例する第２差動信号電流を引き込む。第
１と第２の差動電流は折り重ね型カスコード利得段で結
合され、レール間ではない中間のシングルエンド電圧を
生成する。シングルエンド中間電圧は電流制限されたレ
ール間出力部内においてレール間出力電圧へと変換され
る。
入力はレール間差動電圧を検出し、増幅器にレール間シ
ングルエンド出力電圧を供給する。第１のＰ−チャネル
入力部は入力電圧の第１の部分と比例する第１差動信号
電流を供給し、第２のＮ−チャネル入力部は入力電圧の
第２の部分と比例する第２差動信号電流を引き込む。第
１と第２の差動電流は折り重ね型カスコード利得段で結
合され、レール間ではない中間のシングルエンド電圧を
生成する。シングルエンド中間電圧は電流制限されたレ
ール間出力部内においてレール間出力電圧へと変換され
る。
【０００６】
【実施例】図２を参照すると、差動入力とシングルエン
ド出力とを有するＣＭＯＳ増幅器回路１０が示されてい
る。差動入力は負の入力端子２６と、正の入力端子２８
とから成っている。入力電圧信号ＶINは入力端子２６及
び２８に印加される。Ｎ−チャネル入力部１２は増幅器
回路１０の差動入力２６、２８に結合された差動入力を
有している。Ｎ−チャネル入力部１２はカスコード電流
ミラー２２からの信号電流Ｉ1 及びＩ2 を降下させるた
めの差動出力を有している。同様に、Ｐ−チャネル入力
部１４は増幅器回路１０の差動入力端子２６、２８に結
合された差動入力を有している。Ｐ−チャネル入力部１
４は更に信号電流Ｉ3 及びＩ4 を第１カスコード電流源
１８と、第２カスコード電流源２０とにそれぞれ給電す
るための差動出力を含んでいる。Ｎ−チャネル入力部１
２と、Ｐ−チャネル入力部１４の双方を使用することに
よって、入力信号ＶINは電源の電圧範囲全体に亘って延
長することができる。
ド出力とを有するＣＭＯＳ増幅器回路１０が示されてい
る。差動入力は負の入力端子２６と、正の入力端子２８
とから成っている。入力電圧信号ＶINは入力端子２６及
び２８に印加される。Ｎ−チャネル入力部１２は増幅器
回路１０の差動入力２６、２８に結合された差動入力を
有している。Ｎ−チャネル入力部１２はカスコード電流
ミラー２２からの信号電流Ｉ1 及びＩ2 を降下させるた
めの差動出力を有している。同様に、Ｐ−チャネル入力
部１４は増幅器回路１０の差動入力端子２６、２８に結
合された差動入力を有している。Ｐ−チャネル入力部１
４は更に信号電流Ｉ3 及びＩ4 を第１カスコード電流源
１８と、第２カスコード電流源２０とにそれぞれ給電す
るための差動出力を含んでいる。Ｎ−チャネル入力部１
２と、Ｐ−チャネル入力部１４の双方を使用することに
よって、入力信号ＶINは電源の電圧範囲全体に亘って延
長することができる。
【０００７】折り重ね型のカスコード利得段１６は第１
カスコード電流源１８と、第２カスコード電流源２０
と、カスコード電流ミラー２２とから成っている。カス
コード利得段１６は信号電流Ｉ3 及びＩ4 を受理するた
めの、Ｐ−チャネル入力部１４の差動電流出力に結合さ
れた第１と第２の加算節点５１と５２とを有している。
折り重ね型のカスコード利得段１６は更に、信号電流Ｉ
1 及びＩ2 を供給するための、Ｎ−チャネル入力部１２
の差動出力に結合された第３と第４の加算節点５３及び
５４を含んでいる。カスコード電流ミラー２２は電流Ｉ
5 を供給するための第１カスコード電流源１８に結合さ
れた入力（“ＩＮ”）を有している。カスコード電流ミ
ラー２２は電流Ｉ6 を供給するための第２カスコード電
流源２０に結合された出力を有している。カスコード電
流ミラー出力（“ＯＵＴ”）はレール間出力部２４の入
力に結合されている。レール間出力部はシングルエンド
出力３０を有し、これは増幅器の出力である。
カスコード電流源１８と、第２カスコード電流源２０
と、カスコード電流ミラー２２とから成っている。カス
コード利得段１６は信号電流Ｉ3 及びＩ4 を受理するた
めの、Ｐ−チャネル入力部１４の差動電流出力に結合さ
れた第１と第２の加算節点５１と５２とを有している。
折り重ね型のカスコード利得段１６は更に、信号電流Ｉ
1 及びＩ2 を供給するための、Ｎ−チャネル入力部１２
の差動出力に結合された第３と第４の加算節点５３及び
５４を含んでいる。カスコード電流ミラー２２は電流Ｉ
5 を供給するための第１カスコード電流源１８に結合さ
れた入力（“ＩＮ”）を有している。カスコード電流ミ
ラー２２は電流Ｉ6 を供給するための第２カスコード電
流源２０に結合された出力を有している。カスコード電
流ミラー出力（“ＯＵＴ”）はレール間出力部２４の入
力に結合されている。レール間出力部はシングルエンド
出力３０を有し、これは増幅器の出力である。
【０００８】さて図３を参照すると、図２の構成図のＣ
ＭＯＳトランジスタレベルの概略図が参照符号４０で全
般的に示されている。Ｎ−チャネル入力部１２はＮ−チ
ャネルＦＥＴ Ｑ１、Ｑ２、及びＱ３から成る３つのト
ランジスタ差動増幅器から構成されている。負の差動入
力端子２６はトランジスタＱ１のゲートに結合されてい
る。正の差動入力端子２８はトランジスタＱ２のゲート
に結合されている。トランジスタＱ１とＱ２のソースは
共に結合されて、共通のソース節点を形成し、これは更
にトランジスタＱ３のドレインに結合されている。トラ
ンジスタＱ３のソースは電源電圧ＶSSの第２ソースと結
合されている。トランジスタＱ３はバイアス電圧ＶB4の
第４のソースと結合されたゲートを有している。バイア
ス電圧の第４のソースはトランジスタＱ３にバイアスを
加えて、Ｉ1 及びＩ2 の合計とほぼ等しい一定電流を導
入させ、それによって差動入力トランジスタＱ１及びＱ
２用の電流源として機能させる。
ＭＯＳトランジスタレベルの概略図が参照符号４０で全
般的に示されている。Ｎ−チャネル入力部１２はＮ−チ
ャネルＦＥＴ Ｑ１、Ｑ２、及びＱ３から成る３つのト
ランジスタ差動増幅器から構成されている。負の差動入
力端子２６はトランジスタＱ１のゲートに結合されてい
る。正の差動入力端子２８はトランジスタＱ２のゲート
に結合されている。トランジスタＱ１とＱ２のソースは
共に結合されて、共通のソース節点を形成し、これは更
にトランジスタＱ３のドレインに結合されている。トラ
ンジスタＱ３のソースは電源電圧ＶSSの第２ソースと結
合されている。トランジスタＱ３はバイアス電圧ＶB4の
第４のソースと結合されたゲートを有している。バイア
ス電圧の第４のソースはトランジスタＱ３にバイアスを
加えて、Ｉ1 及びＩ2 の合計とほぼ等しい一定電流を導
入させ、それによって差動入力トランジスタＱ１及びＱ
２用の電流源として機能させる。
【０００９】Ｐ−チャネル入力部１４は３つのＰ−チャ
ネルＦＥＴＱ４、Ｑ５、及びＱ６から成っていることが
図示されている。トランジスタＱ４は信号電流Ｉ3 を生
成するためのドレインと、負の差動入力端子２６に結合
されたゲートと、ソースとを有している。トランジスタ
Ｑ６のドレインはトランジスタＱ４及びＱ５の共通のソ
ースに結合されている。トランジスタＱ６のソースは電
源電圧ＶDDの第１ソースと結合されている。トランジス
タＱ６のゲートはトランジスタＱ６にバイアスを加える
ためのバイアス電圧ＶB1の第１ソースに結合され、トラ
ンジスタＱ４とＱ５によって形成された差動対用のＰ−
チャネル・バイアス・トランジスタとして機能する。ト
ランジスタＱ６にはＩ3 及びＩ4 の合計とほぼ等しい一
定の電流が導入されるようバイアスが加えられている。
ネルＦＥＴＱ４、Ｑ５、及びＱ６から成っていることが
図示されている。トランジスタＱ４は信号電流Ｉ3 を生
成するためのドレインと、負の差動入力端子２６に結合
されたゲートと、ソースとを有している。トランジスタ
Ｑ６のドレインはトランジスタＱ４及びＱ５の共通のソ
ースに結合されている。トランジスタＱ６のソースは電
源電圧ＶDDの第１ソースと結合されている。トランジス
タＱ６のゲートはトランジスタＱ６にバイアスを加える
ためのバイアス電圧ＶB1の第１ソースに結合され、トラ
ンジスタＱ４とＱ５によって形成された差動対用のＰ−
チャネル・バイアス・トランジスタとして機能する。ト
ランジスタＱ６にはＩ3 及びＩ4 の合計とほぼ等しい一
定の電流が導入されるようバイアスが加えられている。
【００１０】Ｎ−チャネル入力部１２は、トランジスタ
Ｑ１及びＱ２のベースでの入力電圧信号がトランジスタ
Ｑ３、及び対応する入力トランジスタＱ１又はＱ２での
電圧降下を超えると起動する。入力トランジスタＱ１及
びＱ２、並びにバイアス・トランジスタＱ３が飽和状態
に留まっている必要があるとすると、動作可能であるた
めには入力電圧信号は２つのドレイン−ソース飽和電圧
降下ＶDSATをしきい値ＶT だけ超えなければならない。
Ｎ−チャネル入力部１２は、Ｐ−チャネル・トランジス
タＱ７又はＱ８が飽和状態に留まるために、入力電圧信
号が電圧ＶDDの第 1ソースの一つのＶDSAT未満になるま
で動作可能状態を保持する。
Ｑ１及びＱ２のベースでの入力電圧信号がトランジスタ
Ｑ３、及び対応する入力トランジスタＱ１又はＱ２での
電圧降下を超えると起動する。入力トランジスタＱ１及
びＱ２、並びにバイアス・トランジスタＱ３が飽和状態
に留まっている必要があるとすると、動作可能であるた
めには入力電圧信号は２つのドレイン−ソース飽和電圧
降下ＶDSATをしきい値ＶT だけ超えなければならない。
Ｎ−チャネル入力部１２は、Ｐ−チャネル・トランジス
タＱ７又はＱ８が飽和状態に留まるために、入力電圧信
号が電圧ＶDDの第 1ソースの一つのＶDSAT未満になるま
で動作可能状態を保持する。
【００１１】同様にして、Ｐ−チャネル入力部１４は、
バイアス・トランジスタＱ６及びＰ−チャネル・トラン
ジスタＱ４及びＱ５が飽和状態に留まるために、入力電
圧信号がドレイン−ソース飽和電圧降下の２倍だけ、す
なわち、２×ＶDSATプラスしきい値電圧降下ＶT だけＶ
DD以下になった時に動作可能になる。Ｐ−チャネル入力
部１４は、カスコード電流源トランジスタＱ１３又はＱ
１４でのドレイン─ソース電圧降下ＶDSATを考慮に入れ
るために、入力電圧信号が少なくとも一つのＶDSATだけ
電源電圧ＶSSの第２ソース以上に留まっている限りは動
作可能状態を保持する。このように、Ｎ−チャネル入力
部と、Ｐ−チャネル入力部の結合によって入力電圧は何
れかの電圧レールの一つのＶDSATの範囲内を揺れ動く。
バイアス・トランジスタＱ６及びＰ−チャネル・トラン
ジスタＱ４及びＱ５が飽和状態に留まるために、入力電
圧信号がドレイン−ソース飽和電圧降下の２倍だけ、す
なわち、２×ＶDSATプラスしきい値電圧降下ＶT だけＶ
DD以下になった時に動作可能になる。Ｐ−チャネル入力
部１４は、カスコード電流源トランジスタＱ１３又はＱ
１４でのドレイン─ソース電圧降下ＶDSATを考慮に入れ
るために、入力電圧信号が少なくとも一つのＶDSATだけ
電源電圧ＶSSの第２ソース以上に留まっている限りは動
作可能状態を保持する。このように、Ｎ−チャネル入力
部と、Ｐ−チャネル入力部の結合によって入力電圧は何
れかの電圧レールの一つのＶDSATの範囲内を揺れ動く。
【００１２】折り重ねカスコード利得段はＰ−チャネル
・トランジスタＱ７、Ｑ８、Ｑ９、及びＱ１０と、Ｎ−
チャネル・トランジスタＱ１１、Ｑ１２、Ｑ１３、及び
Ｑ１４とから構成されている。折り重ねカスコード利得
段は３つの小部分から成っている。すなわち、Ｐ−チャ
ネル・トランジスタＱ７、Ｑ８、Ｑ９、及びＱ１０から
成るカスコード電流ミラー２２と、Ｎ−チャネル・トラ
ンジスタＱ１１及びＱ１３から成る第１カスコード電流
源１８と、Ｎ−チャネル・トランジスタＱ１２及びＱ１
４から成る第２カスコード電流源２０である。
・トランジスタＱ７、Ｑ８、Ｑ９、及びＱ１０と、Ｎ−
チャネル・トランジスタＱ１１、Ｑ１２、Ｑ１３、及び
Ｑ１４とから構成されている。折り重ねカスコード利得
段は３つの小部分から成っている。すなわち、Ｐ−チャ
ネル・トランジスタＱ７、Ｑ８、Ｑ９、及びＱ１０から
成るカスコード電流ミラー２２と、Ｎ−チャネル・トラ
ンジスタＱ１１及びＱ１３から成る第１カスコード電流
源１８と、Ｎ−チャネル・トランジスタＱ１２及びＱ１
４から成る第２カスコード電流源２０である。
【００１３】カスコード電流ミラー２２は電源電圧ＶDD
の第１ソースに結合されたソースと、ゲートと、第１加
算節点を形成するドレインとを有するＰ−チャネル・ト
ランジスタＱ７から成っている。Ｐ−チャネル・トラン
ジスタＱ８は電源電圧ＶDDの第１ソースに結合されたソ
ースと、トランジスタＱ７のゲートと結合されたゲート
と、第２加算節点を形成するドレインとを有している。
Ｐ−チャネル・トランジスタＱ９はトランジスタＱ７の
ドレインに結合されたソースと、バイアス電圧ＶB2の第
２ソースに結合されたベースと、トランジスタＱ７及び
Ｑ８のゲートに結合されたソースとを有している。次に
第１加算節点が信号電流Ｉ1 を供給するためにＮ−チャ
ネル・トランジスタＱ１のドレインに結合される。トラ
ンジスタＱ１０はトランジスタＱ８のドレインに結合さ
れたソースと、バイアス電圧ＶB2の第２ソースを受ける
ためのゲートと、電流ミラー出力３２を形成するソース
とを有している。次に第２加算節点が信号電流Ｉ2 を供
給するためにチャネル・トランジスタＱ２のドレインに
結合される。
の第１ソースに結合されたソースと、ゲートと、第１加
算節点を形成するドレインとを有するＰ−チャネル・ト
ランジスタＱ７から成っている。Ｐ−チャネル・トラン
ジスタＱ８は電源電圧ＶDDの第１ソースに結合されたソ
ースと、トランジスタＱ７のゲートと結合されたゲート
と、第２加算節点を形成するドレインとを有している。
Ｐ−チャネル・トランジスタＱ９はトランジスタＱ７の
ドレインに結合されたソースと、バイアス電圧ＶB2の第
２ソースに結合されたベースと、トランジスタＱ７及び
Ｑ８のゲートに結合されたソースとを有している。次に
第１加算節点が信号電流Ｉ1 を供給するためにＮ−チャ
ネル・トランジスタＱ１のドレインに結合される。トラ
ンジスタＱ１０はトランジスタＱ８のドレインに結合さ
れたソースと、バイアス電圧ＶB2の第２ソースを受ける
ためのゲートと、電流ミラー出力３２を形成するソース
とを有している。次に第２加算節点が信号電流Ｉ2 を供
給するためにチャネル・トランジスタＱ２のドレインに
結合される。
【００１４】折り重ねカスコード利得段は更にＮ−チャ
ネル・トランジスタＱ１１及びＱ１３から成る第１カス
コード電流源１８を備えている。トランジスタＱ１１は
トランジスタＱ９のドレインに結合されたドレインと、
バイアス電圧ＶB3の第３ソースに結合されたゲートと、
ソースとを有している。トランジスタＱ１３はトランジ
スタＱ１１のソースに結合されたドレインと、バイアス
電圧ＶB4の第４ソースに結合されたゲートと、電源電圧
ＶSSの第２ソースに結合されたソースとを有している。
トランジスタＱ１１のソースと、トランジスタＱ１３の
ドレインはＰ−チャネル入力部１４から信号電流Ｉ3 を
受けるためにトランジスタＱ４のドレインに結合されて
いる。
ネル・トランジスタＱ１１及びＱ１３から成る第１カス
コード電流源１８を備えている。トランジスタＱ１１は
トランジスタＱ９のドレインに結合されたドレインと、
バイアス電圧ＶB3の第３ソースに結合されたゲートと、
ソースとを有している。トランジスタＱ１３はトランジ
スタＱ１１のソースに結合されたドレインと、バイアス
電圧ＶB4の第４ソースに結合されたゲートと、電源電圧
ＶSSの第２ソースに結合されたソースとを有している。
トランジスタＱ１１のソースと、トランジスタＱ１３の
ドレインはＰ−チャネル入力部１４から信号電流Ｉ3 を
受けるためにトランジスタＱ４のドレインに結合されて
いる。
【００１５】折り重ね型カスコード利得段は更に、トラ
ンジスタＱ１２とＱ１４とから成る第２カスコード電流
源２０を備えている。トランジスタＱ１２はバイアス電
流Ｉ6 を受けるためにトランジスタＱ１０のドレインに
結合されたドレインと、バイアス電圧ＶB3の第３ソース
に結合されたゲートと、ソースとを有している。トラン
ジスタＱ１４はトランジスタＱ１２のソースと結合され
たドレインと、バイアス電圧ＶB4の第４ソースと結合さ
れたゲートと、電源電圧ＶSSの第２ソースに結合された
ソースとを有している。トランジスタＱ１４のドレイン
と、トランジスタＱ１２のソースは更に信号電流Ｉ4 を
受けるためにトランジスタＱ５のドレインと結合されて
いる。
ンジスタＱ１２とＱ１４とから成る第２カスコード電流
源２０を備えている。トランジスタＱ１２はバイアス電
流Ｉ6 を受けるためにトランジスタＱ１０のドレインに
結合されたドレインと、バイアス電圧ＶB3の第３ソース
に結合されたゲートと、ソースとを有している。トラン
ジスタＱ１４はトランジスタＱ１２のソースと結合され
たドレインと、バイアス電圧ＶB4の第４ソースと結合さ
れたゲートと、電源電圧ＶSSの第２ソースに結合された
ソースとを有している。トランジスタＱ１４のドレイン
と、トランジスタＱ１２のソースは更に信号電流Ｉ4 を
受けるためにトランジスタＱ５のドレインと結合されて
いる。
【００１６】レール間出力部２４は回路の節点３２で折
り重ね型カスコード利得段に結合されている。レール間
出力部２４はＰ−チャネル・トランジスタＱ１７と、Ｎ
−チャネル・トランジスタＱ１５、Ｑ１６、及びＱ１８
とから成っている。トランジスタＱ１５は回路節点３２
でカスコード電流ミラー２２の出力に結合された出力部
２４の入力を形成するゲートと、電源電圧ＶDDの第１ソ
ースに結合されたドレインと、ソースとを有している。
トランジスタＱ１５の電流源として機能するトランジス
タＱ１６は、トランジスタＱ１５のソースに結合された
ドレインと、バイアス電圧ＶB4の第４ソースに結合され
たゲートと、電源電圧ＶSSの第２ソースに結合されたソ
ースとを有している。トランジスタＱ１５及びＱ１６は
トランジスタＱ１７とＱ１８のゲートが同じ電圧レベル
になることを許容しないことにより、トランジスタＱ１
７とＱ１８の電力消費を最小限にするため、カスコード
電流ミラー２２の出力をレベルシフトする役割を果た
す。トランジスタＱ１７はトランジスタＱ１５のゲート
に結合されたゲートと、電源電圧ＶDDの第１ソースに結
合されたソースと、増幅器回路の出力端子３０に結合さ
れたドレインとを有している。トランジスタＱ１８はＱ
１５のソース及びＱ１６のドレインに結合されたゲート
と、電源電圧ＶSSの第２ソースに結合されたソースと、
トランジスタＱ１７のドレインに結合されたドレインと
を有している。トランジスタＱ１８のゲートで生成され
た電圧はトランジスタＱ１７のゲートで受けられる電圧
よりも一つのしきい値電圧降下ＶT だけ降下した電圧で
あることが了解されよう。
り重ね型カスコード利得段に結合されている。レール間
出力部２４はＰ−チャネル・トランジスタＱ１７と、Ｎ
−チャネル・トランジスタＱ１５、Ｑ１６、及びＱ１８
とから成っている。トランジスタＱ１５は回路節点３２
でカスコード電流ミラー２２の出力に結合された出力部
２４の入力を形成するゲートと、電源電圧ＶDDの第１ソ
ースに結合されたドレインと、ソースとを有している。
トランジスタＱ１５の電流源として機能するトランジス
タＱ１６は、トランジスタＱ１５のソースに結合された
ドレインと、バイアス電圧ＶB4の第４ソースに結合され
たゲートと、電源電圧ＶSSの第２ソースに結合されたソ
ースとを有している。トランジスタＱ１５及びＱ１６は
トランジスタＱ１７とＱ１８のゲートが同じ電圧レベル
になることを許容しないことにより、トランジスタＱ１
７とＱ１８の電力消費を最小限にするため、カスコード
電流ミラー２２の出力をレベルシフトする役割を果た
す。トランジスタＱ１７はトランジスタＱ１５のゲート
に結合されたゲートと、電源電圧ＶDDの第１ソースに結
合されたソースと、増幅器回路の出力端子３０に結合さ
れたドレインとを有している。トランジスタＱ１８はＱ
１５のソース及びＱ１６のドレインに結合されたゲート
と、電源電圧ＶSSの第２ソースに結合されたソースと、
トランジスタＱ１７のドレインに結合されたドレインと
を有している。トランジスタＱ１８のゲートで生成され
た電圧はトランジスタＱ１７のゲートで受けられる電圧
よりも一つのしきい値電圧降下ＶT だけ降下した電圧で
あることが了解されよう。
【００１７】増幅器回路の優勢極点は折り重ねカスコー
ド利得段の出力３２で生成される。従って、コンデンサ
Ｃ１と直列の抵抗Ｒ１から成る補償回路網はカスコード
利得段の出力と、増幅器回路の出力端子３０との間に結
合されている。実施例では、抵抗Ｒ１は１ＫΩの値を有
し、コンデンサは１０ｐＦのキャパシタンス値を有して
いる。しかし、これらの値は増幅器によって励振される
負荷によって左右される。この優勢極点によって安定し
た非振動増幅回路が得られる。
ド利得段の出力３２で生成される。従って、コンデンサ
Ｃ１と直列の抵抗Ｒ１から成る補償回路網はカスコード
利得段の出力と、増幅器回路の出力端子３０との間に結
合されている。実施例では、抵抗Ｒ１は１ＫΩの値を有
し、コンデンサは１０ｐＦのキャパシタンス値を有して
いる。しかし、これらの値は増幅器によって励振される
負荷によって左右される。この優勢極点によって安定し
た非振動増幅回路が得られる。
【００１８】折り重ねカスコード段は入力部１２と１４
からの信号を結合し、それによって回路節点３２でシン
グルエンド出力電圧が生成される。必然的にこの電圧は
結合された信号電流と、トランジスタＱ１０及びＱ１２
のドレインでの並列出力インピーダンスとを乗算した値
に等しい。別の解析モードは、トランジスタＱ１３とＱ
１４が電流Ｉ3 及びＩ4 により増大される第１と第２の
バイアス電流を生成するモードである。これらの電流は
入力及び出力電流ミラーに供給される。電流ミラー２２
の利得は必然的に電流Ｉ1及びＩ2 により増大される。
からの信号を結合し、それによって回路節点３２でシン
グルエンド出力電圧が生成される。必然的にこの電圧は
結合された信号電流と、トランジスタＱ１０及びＱ１２
のドレインでの並列出力インピーダンスとを乗算した値
に等しい。別の解析モードは、トランジスタＱ１３とＱ
１４が電流Ｉ3 及びＩ4 により増大される第１と第２の
バイアス電流を生成するモードである。これらの電流は
入力及び出力電流ミラーに供給される。電流ミラー２２
の利得は必然的に電流Ｉ1及びＩ2 により増大される。
【００１９】次に動作時には、演算増幅器１０はレール
間入力電圧の第１部分を検出して、入力電圧の第１の部
分に比例する第１の極性の差動電流を生成し、レール間
入力電圧の第２部分を検出して、入力電圧の第２の部分
に比例する第２の極性の差動電流を生成する。折り重ね
型カスコード段１６は第１と第２の極性の差動電流を結
合し、結合された差動電流に応答してシングルエンド電
圧を生成する。出力段３０はシングルエンド電圧をレー
ル間シングルエンド出力電圧に変換する。
間入力電圧の第１部分を検出して、入力電圧の第１の部
分に比例する第１の極性の差動電流を生成し、レール間
入力電圧の第２部分を検出して、入力電圧の第２の部分
に比例する第２の極性の差動電流を生成する。折り重ね
型カスコード段１６は第１と第２の極性の差動電流を結
合し、結合された差動電流に応答してシングルエンド電
圧を生成する。出力段３０はシングルエンド電圧をレー
ル間シングルエンド出力電圧に変換する。
【００２０】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、全入力及び出力レール間能力を有する演算増
幅器を提供することができる。また、最小限の能動素子
と、最小限の集積回路面積を有するＣＭＯＳレール間演
算増幅器を提供することができる。
とにより、全入力及び出力レール間能力を有する演算増
幅器を提供することができる。また、最小限の能動素子
と、最小限の集積回路面積を有するＣＭＯＳレール間演
算増幅器を提供することができる。
【図１】大部分の演算増幅器の縮減された動作範囲を示
す図である。
す図である。
【図２】本発明の演算増幅器の構成図である。
【図３】本発明の演算増幅器のトランジスタレベルでの
概略図である。
概略図である。
１２：Ｎ−チャネル入力部
１４：Ｐ−チャネル入力部
１８：第１カスコード電流源
２０：第２カスコード電流源
２２：カスコード電流ミラー
２４：レール間出力部
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−188111（ＪＰ，Ａ)
特開 昭63−67906（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 3/72
Claims (8)
- 【請求項１】 差動入力およびシングルエンド出力と、 前記増幅器の前記差動入力に結合された差動入力、およ
び差動出力を有するＰチャンネル入力部と、 前記増幅器の前記差動入力に結合された差動入力、およ
び差動出力を有するＮチャンネル入力部と、 前記Ｐチャンネル入力部の前記差動出力と直接接続され
た第１および第２の加算ノード、前記Ｎチャンネル入力
部の前記差動出力と直接接続された第３および第４の加
算ノード、およびシングルエンド出力を有する折り返し
カスコード利得段と、 前記折り返しカスコード利得段の前記シングルエンド出
力に結合された入力、および前記増幅器の前記シングル
エンド出力に結合された少なくとも２つのトランジスタ
を備えた出力段を有するレール間出力部であって、該出
力部を通る電流を制限するための手段を有するレール間
出力部とを備えて成るＣＭＯＳ増幅器。 - 【請求項２】 前記折り返しカスコード利得段は、 入力、出力、および１対の加算ノードであって前記Ｎチ
ャンネル入力部の前記差動出力に結合された加算ノード
を有するカスコード電流ミラーと、 前記カスコード電流ミラーの入力に結合された出力、お
よび加算ノードとを有する第１のカスコード電流ソース
と、 前記カスコード電流ミラーの出力に結合された出力、お
よび加算ノードを有する第２のカスコード電流ソースと
を備え、前記第１および第２のカスコード電流ソースの
前記加算ノードは、前記Ｐチャンネル入力部の前記差動
出力に結合されたことを特徴とする前記請求項１に記載
のＣＭＯＳ増幅器。 - 【請求項３】 前記カスコード電流ミラーは、 電源電圧のソースに結合されたソース、ゲート、および
ドレインとを有して第１の加算ノードを構成する第１の
Ｐチャンネル・トランジスタと、 電源電圧のソースに結合されたソース、前記第１のＰチ
ャンネル・トランジスタのゲートに結合されたゲート、
およびドレインとを有して第２の加算ノードを構成する
第２のＰチャンネル・トランジスタと、 前記第１のＰチャンネル・トランジスタのドレインに結
合されたソース、バイアス電圧ソースに結合されたゲー
ト、および前記第１および第２のＰチャンネル・トラン
ジスタのゲートに結合されたドレインとを有して前記電
流ミラーの入力を構成する第３のＰチャンネル・トラン
ジスタと、 前記第２のＰチャンネル・トランジスタのドレインに結
合されたソース、前記バイアス電圧ソースに結合された
ゲート、およびドレインとを有して前記電流ミラーの出
力を構成する第４のＰチャンネル・トランジスタとを備
えることを特徴とする前記請求項２に記載のＣＭＯＳ増
幅器。 - 【請求項４】 前記レール間出力部は、 電源電圧の第１のソースに結合されたドレイン、前記出
力部の入力を構成するゲート、およびソースとを有する
第１のＮチャンネル・トランジスタと、 前記第１のＮチャンネル・トランジスタのソースに結合
されたドレイン、前記単一の外部バイアス電圧ソースに
結合されたゲート、および電源電圧の第２のソースに結
合されたソースとを有する第２のＮチャンネル・トラン
ジスタとを備え、前記出力段の前記少なくとも２つのト
ランジスタは、 前記出力部の前記出力に結合されたドレイン、前記第１
のＮチャンネル・トランジスタのソースに結合されたゲ
ート、および前記電源電圧の第２のソースに結合された
ソースとを有する第３のＮチャンネル・トランジスタ
と、 前記出力部の前記出力に結合されたドレイン、前記出力
部の前記入力に接続されたゲート、および前記電源電圧
の第１のソースに結合されたソースとを有するＰチャン
ネル・トランジスタと、 前記折り返しカスコード利得段を補償するための手段と
を備えることを特徴とする前記請求項１から請求項３ま
でのいずれかに記載したＣＭＯＳ増幅器。 - 【請求項５】 前記Ｐチャンネル入力部は、３つのトラ
ンジスタを含む差動増幅器を構成することを特徴とする
前記請求項１から請求項４までのいずれかに記載したＣ
ＭＯＳ増幅器。 - 【請求項６】 前記Ｎチャンネル入力部は、３つのトラ
ンジスタを含む差動増幅器を構成することを特徴とする
前記請求項１から請求項４までのいずれかに記載したＣ
ＭＯＳ増幅器。 - 【請求項７】 完全なレール間増幅を伴うＣＭＯＳ増幅
器の動作方法であって、 レール間入力電圧の第１の部分を検出するステップと、 前記入力電圧の前記第１の部分に比例する第１の極性の
差動電流を生成するステップと、 レール間入力電圧の第２の部分を検出するステップと、 前記入力電圧の前記第２の部分に比例する第２の極性の
差動電流を生成するステップと、 折り返しカスコード利得段において、前記第１および前
記第２の極性の前記差動電流を合成するステップと、 前記折り返しカスコード利得段において、前記合成した
前記差動電流に応じてシングルエンド電圧を生成するス
テップと、 少なくとも２つのトランジスタを含む出力段において、
電流制限されたレール間出力部を備えた前記シングルエ
ンド電圧の増幅によって、前記シングルエンド電圧をレ
ール間のシングルエンド出力電圧に変換するステップと
を含んでなる方法。 - 【請求項８】 前記合成するステップは、 第１および第２のバイアス電流を生成するステップと、 前記差動電流の一方を用いて前記第１および第２のバイ
アス電流の値を増加させるステップと、 前記増加させた前記第１および第２のバイアス電流のそ
れぞれを、電流ミラーの入力および出力のそれぞれに印
加するステップと、 前記差動電流の他方を用いて前記電流ミラーの出力電流
を増加させるステップとを含むことを特徴とする前記請
求項７に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/023,254 US5337008A (en) | 1993-02-25 | 1993-02-25 | High gain rail-to-rail CMOS amplifier |
| US023,254 | 1993-02-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0715249A JPH0715249A (ja) | 1995-01-17 |
| JP3425466B2 true JP3425466B2 (ja) | 2003-07-14 |
Family
ID=21813987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04966894A Expired - Fee Related JP3425466B2 (ja) | 1993-02-25 | 1994-02-23 | Ｃｍｏｓ増幅器及びその動作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5337008A (ja) |
| EP (1) | EP0613240B1 (ja) |
| JP (1) | JP3425466B2 (ja) |
| DE (1) | DE69415701T2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764101A (en) * | 1995-08-23 | 1998-06-09 | National Semiconductor Corporation | Rail-to-rail input common mode range differential amplifier that operates with very low rail-to-rail voltages |
| US5726592A (en) * | 1995-12-18 | 1998-03-10 | International Business Machines Corporation | Self biased low-voltage differential signal detector |
| FR2762161B1 (fr) * | 1997-04-15 | 1999-07-02 | Sgs Thomson Microelectronics | Comparateur a grande excursion de tension d'entree |
| US5825245A (en) * | 1997-05-13 | 1998-10-20 | International Business Machines Corporation | Compound cascode amplifier |
| KR19990018189A (ko) * | 1997-08-26 | 1999-03-15 | 윤종용 | 폴디드 캐스 코드 연산 증폭기 회로 |
| US6150883A (en) * | 1999-07-22 | 2000-11-21 | Burr-Brown Corporation | Rail-to-rail input/output operational amplifier and method |
| JP3830339B2 (ja) * | 1999-09-17 | 2006-10-04 | 松下電器産業株式会社 | 高スルーレート差動増幅回路 |
| US6278323B1 (en) * | 2000-04-12 | 2001-08-21 | Intel Corporation | High gain, very wide common mode range, self-biased operational amplifier |
| US6380801B1 (en) * | 2000-06-08 | 2002-04-30 | Analog Devices, Inc. | Operational amplifier |
| US6329878B1 (en) * | 2000-08-04 | 2001-12-11 | Maxim Integrated Products, Inc. | Method and apparatus for improving power supply rejection in amplifier rail to rail output stages |
| US6252435B1 (en) * | 2000-10-05 | 2001-06-26 | Pericom Semiconductor Corp. | Complementary differential amplifier with resistive loads for wide common-mode input range |
| DE10207802B4 (de) * | 2002-02-25 | 2012-03-22 | Texas Instruments Deutschland Gmbh | CMOS-Differenzverstärker |
| CA2487070A1 (en) * | 2002-05-24 | 2003-12-04 | Sicor Inc. | Aqueous fludarabine phosphate composition |
| US6740859B1 (en) * | 2002-08-06 | 2004-05-25 | Southeastern Univ. Research Assn., Inc. | Fractional substraction resistive readout for position sensitive photo-multiplier tubes |
| US6822513B1 (en) | 2003-05-28 | 2004-11-23 | Ami Semiconductor, Inc. | Symmetric and complementary differential amplifier |
| KR100560413B1 (ko) * | 2003-10-13 | 2006-03-14 | 삼성전자주식회사 | 에이비급 레일-투-레일 연산 증폭기 |
| ITMI20052500A1 (it) * | 2005-12-28 | 2007-06-29 | St Microelectronics Srl | Regolatore di tensione a bassi consumi |
| CN105305989B (zh) * | 2015-10-27 | 2018-03-30 | 工业和信息化部电子第五研究所 | 轨到轨运算放大器 |
| CN119182387B (zh) * | 2024-11-26 | 2025-03-07 | 珠海镓未来科技有限公司 | 具有分压限流结构的共源共栅级联型开关器件 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4320347A (en) * | 1980-10-01 | 1982-03-16 | American Microsystems, Inc. | Switched capacitor comparator |
| US4554515A (en) * | 1984-07-06 | 1985-11-19 | At&T Laboratories | CMOS Operational amplifier |
| US4958133A (en) * | 1989-11-13 | 1990-09-18 | Intel Corporation | CMOS complementary self-biased differential amplifier with rail-to-rail common-mode input-voltage range |
-
1993
- 1993-02-25 US US08/023,254 patent/US5337008A/en not_active Expired - Lifetime
-
1994
- 1994-02-03 DE DE69415701T patent/DE69415701T2/de not_active Expired - Fee Related
- 1994-02-03 EP EP94300816A patent/EP0613240B1/en not_active Expired - Lifetime
- 1994-02-23 JP JP04966894A patent/JP3425466B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0613240A1 (en) | 1994-08-31 |
| DE69415701D1 (de) | 1999-02-18 |
| US5337008A (en) | 1994-08-09 |
| JPH0715249A (ja) | 1995-01-17 |
| DE69415701T2 (de) | 1999-05-20 |
| EP0613240B1 (en) | 1999-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3425466B2 (ja) | Ｃｍｏｓ増幅器及びその動作方法 | |
| US6825721B2 (en) | Amplifier gain boost circuitry and method | |
| US5933056A (en) | Single pole current mode common-mode feedback circuit | |
| JP3158759B2 (ja) | 同相モード安定性が強化された差動増幅器 | |
| US6828855B1 (en) | Class AB operational amplifier with split folded-cascode structure and method | |
| US20020109547A1 (en) | Slew rate boost circuitry and method | |
| US5754078A (en) | Operational amplifier for class B amplification | |
| US20060267685A1 (en) | Fast settling, low noise, low offset operational amplifier and method | |
| US4742308A (en) | Balanced output analog differential amplifier circuit | |
| EP0643478B1 (en) | Cascode circuit operable at a low working voltage and having a high output impedance | |
| US6326847B1 (en) | High gain, high speed, rail-to-rail amplifier | |
| US4835489A (en) | Single-ended, feed-forward gain stage | |
| JP2578594B2 (ja) | １対の差動入力を比較しかつディジタル出力を与える比較器回路 | |
| US5805021A (en) | High swing low power general purpose operational amplifier | |
| US7098736B2 (en) | Amplifier circuit | |
| US5515006A (en) | Low distortion efficient large swing CMOS amplifier output | |
| US20030038678A1 (en) | Differential amplifier with gain substantially independent of temperature | |
| US6278323B1 (en) | High gain, very wide common mode range, self-biased operational amplifier | |
| JPH11510672A (ja) | 能動ブートストラップ式利得向上技術を適用した増幅器 | |
| JPH0766641A (ja) | 差動増幅器の同相帰還回路 | |
| JP4371618B2 (ja) | 差動増幅回路 | |
| KR100574969B1 (ko) | 향상된 이득을 가지는 조절된 캐스코드 증폭 회로 | |
| US6078220A (en) | Complementary class AB current amplifier | |
| US20050134382A1 (en) | Amplifier circuit with common mode feedback | |
| US20020005757A1 (en) | Fully differential operational amplifier of the folded cascode type |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |