JP3427814B2 - 受信回路 - Google Patents
受信回路Info
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- 238000006243 chemical reaction Methods 0.000 description 9
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Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は受信回路に関し、特
に同時に送信されてくる入力データ信号及びこの入力デ
ータ信号を取込むためのストローブ信号を受信するため
の受信回路に関するものである。
に同時に送信されてくる入力データ信号及びこの入力デ
ータ信号を取込むためのストローブ信号を受信するため
の受信回路に関するものである。
【０００２】
【従来の技術】データ信号とそれを取込むためのタイミ
ング情報としてのストローブ信号とを同時に伝送するソ
ースクロック伝送方式があり、かかる伝送方式におい
て、受信側でデータ信号を取込むための受信回路の一般
的な例を、図７に示す。図７に示すように、ストローブ
信号ＳＴＢを受信回路ＳＲにて受信し、この受信出力を
レベル変換回路Ｍ９にてレベル変換した後、クロック分
配回路Ｍ１０を用いてデータ取込み用のデータラッチＭ
８１〜Ｍ８ｎまで分配して、ｎ本の並列入力データＤ１
〜Ｄｎのラッチを行うようになっている。
ング情報としてのストローブ信号とを同時に伝送するソ
ースクロック伝送方式があり、かかる伝送方式におい
て、受信側でデータ信号を取込むための受信回路の一般
的な例を、図７に示す。図７に示すように、ストローブ
信号ＳＴＢを受信回路ＳＲにて受信し、この受信出力を
レベル変換回路Ｍ９にてレベル変換した後、クロック分
配回路Ｍ１０を用いてデータ取込み用のデータラッチＭ
８１〜Ｍ８ｎまで分配して、ｎ本の並列入力データＤ１
〜Ｄｎのラッチを行うようになっている。
【０００３】入力データＤ１〜Ｄｎは受信回路ＤＲ１〜
ＤＲｎに受信され、これ等受信信号はレベル変換回路Ｍ
６１〜Ｍ６ｎにてレベル変換され、しかる後にロック分
配回路Ｍ１０で発生する遅延を補償するための遅延回路
Ｍ７１〜Ｍ７ｎにより遅延処理される。通常、受信用レ
シーバは、図８に示すようにＭＯＳ型トランジスタＴ１
〜Ｔ５からなる周知のスタティック型差動レシーバ回路
構成が使用されている。
ＤＲｎに受信され、これ等受信信号はレベル変換回路Ｍ
６１〜Ｍ６ｎにてレベル変換され、しかる後にロック分
配回路Ｍ１０で発生する遅延を補償するための遅延回路
Ｍ７１〜Ｍ７ｎにより遅延処理される。通常、受信用レ
シーバは、図８に示すようにＭＯＳ型トランジスタＴ１
〜Ｔ５からなる周知のスタティック型差動レシーバ回路
構成が使用されている。
【０００４】
【発明が解決しようとする課題】図８に示した受信用の
レシーバ回路は、入力振幅が小さくなると、出力振幅が
小さくなり、内部ロジックに対し十分振幅が得られない
ために、図７に示したように、レベル変換回路Ｍ６１〜
Ｍ６ｎが必要となる。この差動レシーバ回路の出力レベ
ル及び振幅はノイズにより変動し、レベル変換回路の遅
延が変動してジッタを発生する。このジッタによりデー
タ取込み用ラッチＭ８１〜Ｍ８ｎでのセットアップ／ホ
ールドマージンが減少するといった欠点がある。
レシーバ回路は、入力振幅が小さくなると、出力振幅が
小さくなり、内部ロジックに対し十分振幅が得られない
ために、図７に示したように、レベル変換回路Ｍ６１〜
Ｍ６ｎが必要となる。この差動レシーバ回路の出力レベ
ル及び振幅はノイズにより変動し、レベル変換回路の遅
延が変動してジッタを発生する。このジッタによりデー
タ取込み用ラッチＭ８１〜Ｍ８ｎでのセットアップ／ホ
ールドマージンが減少するといった欠点がある。
【０００５】本発明の目的は、小振幅伝送においてもデ
ータ取込みラッチにおけるセットアップ／ホールドマー
ジンを減少させない受信回路を提供することである。
ータ取込みラッチにおけるセットアップ／ホールドマー
ジンを減少させない受信回路を提供することである。
【０００６】
【課題を解決するための手段】本発明によるデータ受信
回路は、同時に送信されてくる入力データ信号及びこの
入力データ信号を取込むためのストローブ信号を受信す
る受信回路であって、内部基準クロック信号を可変遅延
する可変遅延手段と、この遅延クロック信号と前記スト
ローブ信号との位相差に応じて前記可変遅延手段の遅延
量を制御する遅延量制御手段と、この可変遅延手段の出
力タイミングに応じて前記入力データ信号を取込むデー
タ信号取込み手段とを含み、前記入力データ信号に対し
て前記ストローブ信号が１／２の周波数を有する場合、
前記遅延量制御手段は、前記遅延クロック信号を１／２
分周する分周手段と、この分周出力に応じて前記ストロ
ーブ信号をラッチするラッチ手段と、このラッチ出力に
応じて前記遅延量を制御する制御情報を生成する制御情
報生成手段とを有し、前記入力データ信号に対して前記
ストローブ信号がほぼ１／２周期ずれている場合、前記
分周手段は、前記遅延クロック信号の立ち上がりタイミ
ングで分周をなすようにしたことを特徴とするものであ
る。
回路は、同時に送信されてくる入力データ信号及びこの
入力データ信号を取込むためのストローブ信号を受信す
る受信回路であって、内部基準クロック信号を可変遅延
する可変遅延手段と、この遅延クロック信号と前記スト
ローブ信号との位相差に応じて前記可変遅延手段の遅延
量を制御する遅延量制御手段と、この可変遅延手段の出
力タイミングに応じて前記入力データ信号を取込むデー
タ信号取込み手段とを含み、前記入力データ信号に対し
て前記ストローブ信号が１／２の周波数を有する場合、
前記遅延量制御手段は、前記遅延クロック信号を１／２
分周する分周手段と、この分周出力に応じて前記ストロ
ーブ信号をラッチするラッチ手段と、このラッチ出力に
応じて前記遅延量を制御する制御情報を生成する制御情
報生成手段とを有し、前記入力データ信号に対して前記
ストローブ信号がほぼ１／２周期ずれている場合、前記
分周手段は、前記遅延クロック信号の立ち上がりタイミ
ングで分周をなすようにしたことを特徴とするものであ
る。
【０００７】
【０００８】本発明による他の受信回路は、同時に送信
されてくる入力データ信号及びこの入力データ信号を取
込むためのストローブ信号を受信する受信回路であっ
て、内部基準クロック信号を可変遅延する可変遅延手段
と、この遅延クロック信号と前記ストローブ信号との位
相差に応じて前記可変遅延手段の遅延量を制御する遅延
量制御手段と、この可変遅延手段の出力タイミングに応
じて前記入力データ信号を取込むデータ信号取込み手段
とを含み、前記入力データ信号に対して前記ストローブ
信号が１／２の周波数を有する場合、前記遅延量制御手
段は、前記遅延クロック信号を１／２分周する分周手段
と、この分周出力に応じて前記ストローブ信号をラッチ
するラッチ手段と、このラッチ出力に応じて前記遅延量
を制御する制御情報を生成する制御情報生成手段とを有
し、前記入力データ信号と前記ストローブ信号とがほぼ
同相の場合、前記分周手段は、前記遅延クロック信号の
立ち下がりタイミングで分周をなすようにしたことを特
徴とするものである。
されてくる入力データ信号及びこの入力データ信号を取
込むためのストローブ信号を受信する受信回路であっ
て、内部基準クロック信号を可変遅延する可変遅延手段
と、この遅延クロック信号と前記ストローブ信号との位
相差に応じて前記可変遅延手段の遅延量を制御する遅延
量制御手段と、この可変遅延手段の出力タイミングに応
じて前記入力データ信号を取込むデータ信号取込み手段
とを含み、前記入力データ信号に対して前記ストローブ
信号が１／２の周波数を有する場合、前記遅延量制御手
段は、前記遅延クロック信号を１／２分周する分周手段
と、この分周出力に応じて前記ストローブ信号をラッチ
するラッチ手段と、このラッチ出力に応じて前記遅延量
を制御する制御情報を生成する制御情報生成手段とを有
し、前記入力データ信号と前記ストローブ信号とがほぼ
同相の場合、前記分周手段は、前記遅延クロック信号の
立ち下がりタイミングで分周をなすようにしたことを特
徴とするものである。
【０００９】更に、前記制御情報生成手段は、前記ラッ
チ出力のレベルに応じて前記遅延量の増減を制御するよ
うにしたことを特徴とし、また前記制御情報生成手段
は、前記出力レベルが第一レベル時に、前記基準クロッ
クに同期してカウントアップし、また前記出力レベルが
第二レベル時に、前記基準クロックに同期してカウント
ダウンするカウンタを有し、このカウンタ出力を前記制
御情報とすることを特徴とする。
チ出力のレベルに応じて前記遅延量の増減を制御するよ
うにしたことを特徴とし、また前記制御情報生成手段
は、前記出力レベルが第一レベル時に、前記基準クロッ
クに同期してカウントアップし、また前記出力レベルが
第二レベル時に、前記基準クロックに同期してカウント
ダウンするカウンタを有し、このカウンタ出力を前記制
御情報とすることを特徴とする。
【００１０】本発明の作用を述べる。データ信号とこの
信号を取込むためのタイミングとしてのストローブ信号
とを同時に送受信する伝送方式において、当該データ信
号と周波数が同一の内部基準クロック信号の可変遅延出
力とストローブ信号との位相差を検出し、この位相差に
応じて基準クロック信号の可変遅延量を制御し、この遅
延制御されたクロック信号のタイミングによりデータ信
号をラッチするようにしている。すなわち、ストローブ
信号と内部基準クロック信号との位相差に従いデータ取
込みタイミングに対する位相差信号を生成し、これを用
いてデータ取込みタイミングを調整するようにしてい
る。このために、従来のようにレベル変換回路の代わり
にラッチ型回路を使用することができるので、ストロー
ブ信号をレベル変換する際に生じるジッタがなくなり、
入力信号の振幅に依存しない非常に小さなジッタ量でデ
ータを取込むことが可能になり、また、レベル変換を使
用しないことで、より高速化が可能となる。
信号を取込むためのタイミングとしてのストローブ信号
とを同時に送受信する伝送方式において、当該データ信
号と周波数が同一の内部基準クロック信号の可変遅延出
力とストローブ信号との位相差を検出し、この位相差に
応じて基準クロック信号の可変遅延量を制御し、この遅
延制御されたクロック信号のタイミングによりデータ信
号をラッチするようにしている。すなわち、ストローブ
信号と内部基準クロック信号との位相差に従いデータ取
込みタイミングに対する位相差信号を生成し、これを用
いてデータ取込みタイミングを調整するようにしてい
る。このために、従来のようにレベル変換回路の代わり
にラッチ型回路を使用することができるので、ストロー
ブ信号をレベル変換する際に生じるジッタがなくなり、
入力信号の振幅に依存しない非常に小さなジッタ量でデ
ータを取込むことが可能になり、また、レベル変換を使
用しないことで、より高速化が可能となる。
【００１１】
【発明の実施の形態】以下に図面を参照して本発明の実
施例を説明する。図１は本発明による受信回路の一例を
示すブロック図である。この受信回路は、ｎ本の並列デ
ータ信号を受信するためのラッチ型受信回路ＤＲ１〜Ｄ
Ｒｎと、ストローブ信号ＳＴＢを受信するためのラッチ
型受信回路ＳＲと、分周回路Ｍ１と、カウンタ回路Ｍ２
と、可変遅延回路Ｍ３とにより構成されている。
施例を説明する。図１は本発明による受信回路の一例を
示すブロック図である。この受信回路は、ｎ本の並列デ
ータ信号を受信するためのラッチ型受信回路ＤＲ１〜Ｄ
Ｒｎと、ストローブ信号ＳＴＢを受信するためのラッチ
型受信回路ＳＲと、分周回路Ｍ１と、カウンタ回路Ｍ２
と、可変遅延回路Ｍ３とにより構成されている。
【００１２】ストローブ信号用の受信回路ＳＲにおい
て、ストローブ取込み信号Ｃ２のタイミングでストロー
ブ信号ＳＴＢを取込む。ストローブ取込み信号Ｃ２はデ
ータ取込み信号Ｃ１を分周回路Ｍ１で分周した信号であ
る。また、データ取込み信号Ｃ１は受信回路内部の基準
クロック信号Ｃ０（データ信号と同一周波数を有するク
ロック）を可変遅延回路Ｍ３にて位相を調整した信号で
ある。ストローブ信号用の受信回路ＳＲの出力によりカ
ウンタ回路Ｍ２は、そのカウント値が増減制御され、こ
のカウント値に応じて可変遅延回路Ｍ３の遅延量が調整
制御される。
て、ストローブ取込み信号Ｃ２のタイミングでストロー
ブ信号ＳＴＢを取込む。ストローブ取込み信号Ｃ２はデ
ータ取込み信号Ｃ１を分周回路Ｍ１で分周した信号であ
る。また、データ取込み信号Ｃ１は受信回路内部の基準
クロック信号Ｃ０（データ信号と同一周波数を有するク
ロック）を可変遅延回路Ｍ３にて位相を調整した信号で
ある。ストローブ信号用の受信回路ＳＲの出力によりカ
ウンタ回路Ｍ２は、そのカウント値が増減制御され、こ
のカウント値に応じて可変遅延回路Ｍ３の遅延量が調整
制御される。
【００１３】図２は図１の構成要素であるストローブ信
号用受信回路ＳＲの詳細回路を示す図である。なお、デ
ータ信号用受信回路ＤＲ１〜ＤＲｎはストローブ信号用
受信回路ＳＲと同じ回路構成であるものとする。これ等
データ信号用受信回路ＤＲ１〜ＤＲｎはデータ信号Ｄ１
〜Ｄｎをそれぞれデータ取込み信号Ｃ１のタイミングで
ラッチして受信するものである。
号用受信回路ＳＲの詳細回路を示す図である。なお、デ
ータ信号用受信回路ＤＲ１〜ＤＲｎはストローブ信号用
受信回路ＳＲと同じ回路構成であるものとする。これ等
データ信号用受信回路ＤＲ１〜ＤＲｎはデータ信号Ｄ１
〜Ｄｎをそれぞれデータ取込み信号Ｃ１のタイミングで
ラッチして受信するものである。
【００１４】本回路は入力信号ＳＴＢと基準信号ＲＥＦ
との比較を行う差動レシーバＭ４と、差動レシーバの差
動出力信号Ｓ３，Ｓ４をデータ入力とし、Ｃ２をクロッ
ク入力とする差動ラッチＭ５と、差動ラッチの出力Ｓ５
をホールドするスレーブラッチＭ６とにより構成されて
いる。
との比較を行う差動レシーバＭ４と、差動レシーバの差
動出力信号Ｓ３，Ｓ４をデータ入力とし、Ｃ２をクロッ
ク入力とする差動ラッチＭ５と、差動ラッチの出力Ｓ５
をホールドするスレーブラッチＭ６とにより構成されて
いる。
【００１５】以下、本実施例の動作につき説明する。図
３のタイミング図に示すように、入力されるデータ信号
Ｄ１〜Ｄｎとストローブ信号ＳＴＢとの位相が１／２周
期ずれて転送される場合について説明する。可変遅延回
路Ｍ３により基準クロック信号Ｃ０に対し遅延Δｔだけ
位相が遅れたデータ取込み信号Ｃ１が生成される。分周
回路Ｍ２によりデータ取り込み信号Ｃ１は正エッジで２
分周され、ストローブ取り込み信号Ｃ２が生成される。
３のタイミング図に示すように、入力されるデータ信号
Ｄ１〜Ｄｎとストローブ信号ＳＴＢとの位相が１／２周
期ずれて転送される場合について説明する。可変遅延回
路Ｍ３により基準クロック信号Ｃ０に対し遅延Δｔだけ
位相が遅れたデータ取込み信号Ｃ１が生成される。分周
回路Ｍ２によりデータ取り込み信号Ｃ１は正エッジで２
分周され、ストローブ取り込み信号Ｃ２が生成される。
【００１６】いま、図３に示すように、ストローブ受信
回路ＳＲにおいて、Ｃ２の正エッジでストローブ信号Ｓ
ＴＢを取り込んだ出力信号Ｓ１がＬレベルであると、カ
ウンタ回路Ｍ２の出力信号Ｓ２は、例えば“１”ずつ基
準クロック信号Ｃ０に同期して増加し、それに伴い可変
遅延回路Ｍ３の遅延Δｔを増加させる。可変遅延回路Ｍ
３の遅延Δｔがさらに大きくなり、Ｃ２の正エッジでス
トローブ信号ＳＴＢを取り込んだ出力信号Ｓ１がＨレベ
ルになると、カウンタ回路Ｍ２の出力信号Ｓ２は、例え
ば、“１”ずつ基準クロック信号Ｃ０に同期して減少
し、可変遅延回路Ｍ３の遅延Δｔを減少させる。
回路ＳＲにおいて、Ｃ２の正エッジでストローブ信号Ｓ
ＴＢを取り込んだ出力信号Ｓ１がＬレベルであると、カ
ウンタ回路Ｍ２の出力信号Ｓ２は、例えば“１”ずつ基
準クロック信号Ｃ０に同期して増加し、それに伴い可変
遅延回路Ｍ３の遅延Δｔを増加させる。可変遅延回路Ｍ
３の遅延Δｔがさらに大きくなり、Ｃ２の正エッジでス
トローブ信号ＳＴＢを取り込んだ出力信号Ｓ１がＨレベ
ルになると、カウンタ回路Ｍ２の出力信号Ｓ２は、例え
ば、“１”ずつ基準クロック信号Ｃ０に同期して減少
し、可変遅延回路Ｍ３の遅延Δｔを減少させる。
【００１７】これら一連動作により、データ取り込み信
号Ｃ１の正エッジは、常にストローブ信号ＳＴＲの正エ
ッジと一致するように制御され、Ｃ１によりデータ信号
Ｄ１〜Ｄｎの取り込みが可能になるのである。
号Ｃ１の正エッジは、常にストローブ信号ＳＴＲの正エ
ッジと一致するように制御され、Ｃ１によりデータ信号
Ｄ１〜Ｄｎの取り込みが可能になるのである。
【００１８】次に、図２のストローブ信号用受信回路に
ついて、図４のタイミング図を用いて説明する。ＭＯＳ
トランジスタＴ６〜Ｔ１０からなる差動レシーバＭ４
は、入力信号ＳＴＢと基準信号ＲＥＦとの電位差を増幅
し、差動出力信号Ｓ３，Ｓ４を生成する。
ついて、図４のタイミング図を用いて説明する。ＭＯＳ
トランジスタＴ６〜Ｔ１０からなる差動レシーバＭ４
は、入力信号ＳＴＢと基準信号ＲＥＦとの電位差を増幅
し、差動出力信号Ｓ３，Ｓ４を生成する。
【００１９】ＭＯＳトランジスタＴ１１〜Ｔ２０からな
る差動ラッチＭ５は、Ｃ２がＬレベルのときプリチャー
ジが行われ、出力信号Ｓ５はＨレベルになる。Ｓ３の電
位がＳ４の電位よりも低い場合Ｃ２がＨレベルになと、
Ｓ５はＬレベルになる。Ｓ３の電位がＳ４の電位よりも
高い場合はＣ２はＨレベルのままである。差動ラッチＭ
５の出力Ｓ５はスレーブラッチＭ６で保持されＳ１に出
力される。
る差動ラッチＭ５は、Ｃ２がＬレベルのときプリチャー
ジが行われ、出力信号Ｓ５はＨレベルになる。Ｓ３の電
位がＳ４の電位よりも低い場合Ｃ２がＨレベルになと、
Ｓ５はＬレベルになる。Ｓ３の電位がＳ４の電位よりも
高い場合はＣ２はＨレベルのままである。差動ラッチＭ
５の出力Ｓ５はスレーブラッチＭ６で保持されＳ１に出
力される。
【００２０】本発明の他の実施例を図５に示し、図１と
同等部分は同一符号にて示している。本例においては、
分周回路Ｍ１がデータ取込み信号Ｃ１の逆エッジで分周
される構成になっている。これにより、図６のタイミン
グ図に示すように、入力データ信号Ｄ１〜Ｄｎとストロ
ーブ信号ＳＴＢとが同位相の信号であっても、データ取
込み信号Ｃ１によってデータ信号を取込むことが可能に
なることは明白である。
同等部分は同一符号にて示している。本例においては、
分周回路Ｍ１がデータ取込み信号Ｃ１の逆エッジで分周
される構成になっている。これにより、図６のタイミン
グ図に示すように、入力データ信号Ｄ１〜Ｄｎとストロ
ーブ信号ＳＴＢとが同位相の信号であっても、データ取
込み信号Ｃ１によってデータ信号を取込むことが可能に
なることは明白である。
【００２１】
【発明の効果】このように、本発明による受信回路を用
いると、ストローブ受信回路でレベル変換回路を用いず
にタイミング情報が遅延増減のデジタル情報に変換され
るため、従来のようにストローブ信号をレベル変換する
際に発生するジッタに比べ、入力データのレベル、振幅
等に依存しない非常に小さなジッタ量でデータを取込む
ことが可能になる。従って、レベル変換が必要になる小
振幅伝送において高速転送が可能になるという効果が得
られる。
いると、ストローブ受信回路でレベル変換回路を用いず
にタイミング情報が遅延増減のデジタル情報に変換され
るため、従来のようにストローブ信号をレベル変換する
際に発生するジッタに比べ、入力データのレベル、振幅
等に依存しない非常に小さなジッタ量でデータを取込む
ことが可能になる。従って、レベル変換が必要になる小
振幅伝送において高速転送が可能になるという効果が得
られる。
【図１】本発明の一実施例のブロック図である。
【図２】図１の回路の一部具体例を示す回路図である。
【図３】図１のブロックの動作を示す波形図である。
【図４】図２の回路の動作を示す波形図である。
【図５】本発明の他の実施例のブロック図である。
【図６】図５の回路の動作を示す波形図である。
【図７】従来例を示すブロック図である。
【図８】図７の回路の一部具体例を示す回路図である。
ＤＲ１〜ＤＲｎ データ用受信回路
ＳＲ ストローブ信号用受信回路
Ｍ１ 分周回路
Ｍ２ カウンタ
Ｍ３ 可変遅延回路
Ｍ４ 差動レシーバ
Ｍ５ 差動ラッチ
Ｍ６ スレーブラッチ
Claims (5)
- 【請求項１】 同時に送信されてくる入力データ信号及
びこの入力データ信号を取込むためのストローブ信号を
受信する受信回路であって、 内部基準クロック信号を可変遅延する可変遅延手段と、
この遅延クロック信号と前記ストローブ信号との位相差
に応じて前記可変遅延手段の遅延量を制御する遅延量制
御手段と、この可変遅延手段の出力タイミングに応じて
前記入力データ信号を取込むデータ信号取込み手段とを
含み、 前記入力データ信号に対して前記ストローブ信号が１／
２の周波数を有する場合、前記遅延量制御手段は、前記
遅延クロック信号を１／２分周する分周手段と、この分
周出力に応じて前記ストローブ信号をラッチするラッチ
手段と、このラッチ出力に応じて前記遅延量を制御する
制御情報を生成する制御情報生成手段とを有し、 前記入力データ信号に対して前記ストローブ信号がほぼ
１／２周期ずれている場合、前記分周手段は、前記遅延
クロック信号の立ち上がりタイミングで分周をなすよう
にした ことを特徴とする受信回路。 - 【請求項２】 同時に送信されてくる入力データ信号及
びこの入力データ信号を取込むためのストローブ信号を
受信する受信回路であって、 内部基準クロック信号を可変遅延する可変遅延手段と、
この遅延クロック信号と前記ストローブ信号との位相差
に応じて前記可変遅延手段の遅延量を制御する遅延量制
御手段と、この可変遅延手段の出力タイミングに応じて
前記入力データ信号を取込むデータ信号取込み手段とを
含み、 前記入力データ信号に対して前記ストローブ信号が１／
２の周波数を有する場合、前記遅延量制御手段は、前記
遅延クロック信号を１／２分周する分周手段と、この分
周出力に応じて前記ストローブ信号をラッチするラッチ
手段と、このラッチ出力に応じて前記遅延量を制御する
制御情報を生成する制御情報生成手段とを有し、 前記入力データ信号と前記ストローブ信号とがほぼ同相
の場合、前記分周手段は、前記遅延クロック信号の立ち
下がりタイミングで分周をなすようにしたことを特徴と
する 受信回路。 - 【請求項３】 前記制御情報生成手段は、前記ラッチ出
力のレベルに応じて前記遅延量の増減を制御するように
したことを特徴とする請求項１または２記載の受信回
路。 - 【請求項４】 同時に送信されてくる入力データ信号及
びこの入力データ信号を取込むためのストローブ信号を
受信する受信回路であって、 内部基準クロック信号を可変遅延する可変遅延手段と、
この遅延クロック信号と前記ストローブ信号との位相差
に応じて前記可変遅延手段の遅延量を制御する遅延量制
御手段と、この可変遅延手段の出力タイミングに応じて
前記入力データ信号を取込むデータ信号取込み手段とを
含み、 前記入力データ信号に対して前記ストローブ信号が１／
２の周波数を有する場合、前記遅延量制御手段は、前記
遅延クロック信号を１／２分周する分周手段と、この分
周出力に応じて前記ストローブ信号をラッチするラッチ
手段と、このラッチ出力に応じて前記遅延量を制御する
制御情報を生成する制御情報生成手段とを有し、 前記制御情報生成手段は、前記ラッチ出力のレベルに応
じて前記遅延量の増減を制御するようにしたことを特徴
とする 受信回路。 - 【請求項５】 前記制御情報生成手段は、前記出力レベ
ルが第一レベル時に、前記基準クロックに同期してカウ
ントアップし、また前記出力レベルが第二レベル時に、
前記基準クロックに同期してカウントダウンするカウン
タを有し、このカウンタ出力を前記制御情報とすること
を特徴とする請求項３または４記載の受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090443A JP3427814B2 (ja) | 2000-03-29 | 2000-03-29 | 受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090443A JP3427814B2 (ja) | 2000-03-29 | 2000-03-29 | 受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001285270A JP2001285270A (ja) | 2001-10-12 |
| JP3427814B2 true JP3427814B2 (ja) | 2003-07-22 |
Family
ID=18606049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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