JP3428459B2 - 炭化けい素ｎチャネルＭＯＳ半導体素子およびその製造方法 - Google Patents
炭化けい素ｎチャネルＭＯＳ半導体素子およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体材料として
炭化けい素（以下ＳｉＣと記す）を用いた、金属−酸化
膜−半導体構造のゲートを有する電界効果トランジスタ
（以下ＭＯＳＦＥＴと記す）等のＭＯＳ半導体素子およ
びその製造方法に関する。
炭化けい素（以下ＳｉＣと記す）を用いた、金属−酸化
膜−半導体構造のゲートを有する電界効果トランジスタ
（以下ＭＯＳＦＥＴと記す）等のＭＯＳ半導体素子およ
びその製造方法に関する。
【０００２】
【従来の技術】ＳｉＣは、電力用や高温用の半導体デバ
イスとして応用が期待されている半導体材料である。電
力用半導体デバイスの中でＭＯＳＦＥＴは構造が簡単で
あり、かつ非常に汎用性の広いデバイスであることか
ら、ＳｉＣのＭＯＳＦＥＴを製作しようとする研究が盛
んである。ＳｉＣはシリコン（以下Ｓｉと記す）と同様
に熱酸化によって二酸化けい素膜（以下ＳｉＯ2 膜と記
す）を形成できるために、Ｓｉとほぼ同じ工程でＭＯＳ
ＦＥＴの製造が作成可能であることも、ＳｉＣのＭＯＳ
ＦＥＴの開発研究が盛んな理由の一つである。これまで
既に、発明者を含めていくつかのグループにより、ＭＯ
ＳＦＥＴが試作されてその特性が発表されている。
イスとして応用が期待されている半導体材料である。電
力用半導体デバイスの中でＭＯＳＦＥＴは構造が簡単で
あり、かつ非常に汎用性の広いデバイスであることか
ら、ＳｉＣのＭＯＳＦＥＴを製作しようとする研究が盛
んである。ＳｉＣはシリコン（以下Ｓｉと記す）と同様
に熱酸化によって二酸化けい素膜（以下ＳｉＯ2 膜と記
す）を形成できるために、Ｓｉとほぼ同じ工程でＭＯＳ
ＦＥＴの製造が作成可能であることも、ＳｉＣのＭＯＳ
ＦＥＴの開発研究が盛んな理由の一つである。これまで
既に、発明者を含めていくつかのグループにより、ＭＯ
ＳＦＥＴが試作されてその特性が発表されている。
【０００３】
【発明が解決しようとする課題】ところがＳｉＣにおい
ては、ＭＯＳＦＥＴの表面反転層の電子移動度が極端に
小さいことがもっとも大きな問題となっている。ＳｉＣ
には結晶の多形が知られており、今のところ単結晶が市
販されているものに６Ｈ−ＳｉＣと４Ｈ−ＳｉＣがあ
る。これらは、いずれも閃亜鉛鉱型とウルツ鉱型とを積
層した形のアルファ相ＳｉＣである。このうち、４Ｈ−
ＳｉＣでは、電子の移動度が６Ｈ−ＳｉＣと比較して大
きく、そのため電力用デバイスへの応用がより期待され
ている材料となっている。
ては、ＭＯＳＦＥＴの表面反転層の電子移動度が極端に
小さいことがもっとも大きな問題となっている。ＳｉＣ
には結晶の多形が知られており、今のところ単結晶が市
販されているものに６Ｈ−ＳｉＣと４Ｈ−ＳｉＣがあ
る。これらは、いずれも閃亜鉛鉱型とウルツ鉱型とを積
層した形のアルファ相ＳｉＣである。このうち、４Ｈ−
ＳｉＣでは、電子の移動度が６Ｈ−ＳｉＣと比較して大
きく、そのため電力用デバイスへの応用がより期待され
ている材料となっている。
【０００４】図１０は一般的なＤＭＯＳ構造の縦形ＭＯ
ＳＦＥＴの断面図である。ｎドリフト層１１ａの表面層
にｐベース領域１２が形成され、その内部にｎ+ ソース
領域１３が形成されている。ｎ+ ソース領域１３とｎド
リフト層１１ａの表面露出部とに挟まれたｐベース領域
１２の表面上にゲート絶縁膜１５を介してゲート電極１
６が、またｎ+ ソース領域１３とｐベース領域１２ａの
表面に共通に接触するソース電極１７、ｎ+ ドレイン領
域１４の裏面に接触してドレイン電極１８が設けられて
いる。
ＳＦＥＴの断面図である。ｎドリフト層１１ａの表面層
にｐベース領域１２が形成され、その内部にｎ+ ソース
領域１３が形成されている。ｎ+ ソース領域１３とｎド
リフト層１１ａの表面露出部とに挟まれたｐベース領域
１２の表面上にゲート絶縁膜１５を介してゲート電極１
６が、またｎ+ ソース領域１３とｐベース領域１２ａの
表面に共通に接触するソース電極１７、ｎ+ ドレイン領
域１４の裏面に接触してドレイン電極１８が設けられて
いる。
【０００５】ゲート電極１６に正電圧を印加すると、ゲ
ート絶縁膜１５直下のｐベース領域１２の表面層に反転
層が誘起され、ソース電極１７とドレイン電極１８との
間に電流が流れる。ゲート電極１６の電圧を取り去る
と、ゲート絶縁膜１５直下の表面層の蓄積層は消滅し、
空乏層がひろがって電流は流れない。
ート絶縁膜１５直下のｐベース領域１２の表面層に反転
層が誘起され、ソース電極１７とドレイン電極１８との
間に電流が流れる。ゲート電極１６の電圧を取り去る
と、ゲート絶縁膜１５直下の表面層の蓄積層は消滅し、
空乏層がひろがって電流は流れない。
【０００６】ところがこれまでのＳｉＣのｎチャネルＭ
ＯＳＦＥＴでは、反転層の移動度が低いという問題があ
った。例えば、６Ｈ−ＳｉＣのＭＯＳＦＥＴで反転層の
電子の移動度は７０ｃｍ2 ／Ｖ・ｓ程度が得られている
［Lipkin,L.A. and Palmour,J.W.:J. Electronic. Mate
rials Vol.25 (1996) p.909 参照］のに対して、４Ｈ−
ＳｉＣを用いて同じ条件でＭＯＳＦＥＴを作成すると、
１０ｃｍ2 ／Ｖ・ｓ以下の非常に小さな値しか得られて
いない。発明者らの最近の研究によると、プロセスを工
夫しても４Ｈ−ＳｉＣではせいぜい２０ｃｍ2 ／Ｖ・ｓ
である[IEEE Electron Deveice lett. Vol.19 (1998)
p.244参照] 。
ＯＳＦＥＴでは、反転層の移動度が低いという問題があ
った。例えば、６Ｈ−ＳｉＣのＭＯＳＦＥＴで反転層の
電子の移動度は７０ｃｍ2 ／Ｖ・ｓ程度が得られている
［Lipkin,L.A. and Palmour,J.W.:J. Electronic. Mate
rials Vol.25 (1996) p.909 参照］のに対して、４Ｈ−
ＳｉＣを用いて同じ条件でＭＯＳＦＥＴを作成すると、
１０ｃｍ2 ／Ｖ・ｓ以下の非常に小さな値しか得られて
いない。発明者らの最近の研究によると、プロセスを工
夫しても４Ｈ−ＳｉＣではせいぜい２０ｃｍ2 ／Ｖ・ｓ
である[IEEE Electron Deveice lett. Vol.19 (1998)
p.244参照] 。
【０００７】６Ｈ−ＳｉＣでもさらに大きな移動度が必
要であり、４Ｈ−ＳｉＣにいたっては６Ｈ−ＳｉＣほど
の移動度さえ得られていない状況である。このため、Ｓ
ｉＣ結晶本来の低い抵抗を活かした半導体デバイスがで
きていなかった。
要であり、４Ｈ−ＳｉＣにいたっては６Ｈ−ＳｉＣほど
の移動度さえ得られていない状況である。このため、Ｓ
ｉＣ結晶本来の低い抵抗を活かした半導体デバイスがで
きていなかった。
【０００８】最近この問題に対して、ゲート電極の下部
に低濃度のｎ型層を形成して、反転層ではなく蓄積層を
伝導層に用いたＡＣＣＵＦＥＴと呼ばれる半導体デバイ
スがいくつか報告されている。
に低濃度のｎ型層を形成して、反転層ではなく蓄積層を
伝導層に用いたＡＣＣＵＦＥＴと呼ばれる半導体デバイ
スがいくつか報告されている。
【０００９】図１１は、シェノイらによるプレーナ型の
ＡＣＣＵＦＥＴの部分断面図である[Shenoy, P. M. and
Baliga, B. J.:Materials Sciencde Forum Vols.264〜
268(1998) p.993 参照] 。
ＡＣＣＵＦＥＴの部分断面図である[Shenoy, P. M. and
Baliga, B. J.:Materials Sciencde Forum Vols.264〜
268(1998) p.993 参照] 。
【００１０】ゲート絶縁膜２５直下の表面層はｐ型では
なくｎチャネル領域３０となっている。ゲート電極２６
に正電圧を印加すると、ゲート絶縁膜２５直下のｎチャ
ネル領域３０の表面層に蓄積層が誘起され、ｎ+ ソース
領域２３上のソース電極２７と、ｎ+ ドレイン領域２４
の裏面のドレイン電極２８との間に電流が流れる。ゲー
ト電極２６の電圧を取り去ると、ゲート絶縁膜２５直下
の蓄積層は消滅し、空乏層がひろがって電流は流れな
い。６Ｈ−ＳｉＣを用いたこのＡＣＣＵＦＥＴでは、移
動度として８１ｃｍ2 ／Ｖ・ｓの値が得られている。
なくｎチャネル領域３０となっている。ゲート電極２６
に正電圧を印加すると、ゲート絶縁膜２５直下のｎチャ
ネル領域３０の表面層に蓄積層が誘起され、ｎ+ ソース
領域２３上のソース電極２７と、ｎ+ ドレイン領域２４
の裏面のドレイン電極２８との間に電流が流れる。ゲー
ト電極２６の電圧を取り去ると、ゲート絶縁膜２５直下
の蓄積層は消滅し、空乏層がひろがって電流は流れな
い。６Ｈ−ＳｉＣを用いたこのＡＣＣＵＦＥＴでは、移
動度として８１ｃｍ2 ／Ｖ・ｓの値が得られている。
【００１１】図１２は、原によるＡＣＣＵＦＥＴの別の
例の部分断面図である[Hara, K. :Materials Sciencde
Forum Vols.264〜268 (1998) p.901 参照] 。
例の部分断面図である[Hara, K. :Materials Sciencde
Forum Vols.264〜268 (1998) p.901 参照] 。
【００１２】この例は、トレンチ構造のＵＭＯＳＦＥＴ
であるが基本的には図１１のＡＣＣＵＦＥＴと同じであ
る。この例でもやはり表面にｎ型のエピタキシャル層か
らなるｎチャネル領域４０を形成して蓄積層としてお
り、ゲート電極３６に正の電圧を印加することによっ
て、ｎチャネル領域４０に蓄積層が誘起され、ｎ+ ソー
ス領域３３に接触するソース電極３７と、ｎ+ ドレイン
領域３４の裏面のドレイン電極３８間が導通する。
であるが基本的には図１１のＡＣＣＵＦＥＴと同じであ
る。この例でもやはり表面にｎ型のエピタキシャル層か
らなるｎチャネル領域４０を形成して蓄積層としてお
り、ゲート電極３６に正の電圧を印加することによっ
て、ｎチャネル領域４０に蓄積層が誘起され、ｎ+ ソー
ス領域３３に接触するソース電極３７と、ｎ+ ドレイン
領域３４の裏面のドレイン電極３８間が導通する。
【００１３】しかしこれらの構造では、ゼロバイアス時
すなわちゲート電極２６、３６への印加電圧が０Ｖのと
きにも電流が流れるノーマリーオン型になりやすく、ノ
ーマリーオフ型にするにはデバイス構造が制約を受けた
り、製造が困難であったりするという課題を伴ってい
る。
すなわちゲート電極２６、３６への印加電圧が０Ｖのと
きにも電流が流れるノーマリーオン型になりやすく、ノ
ーマリーオフ型にするにはデバイス構造が制約を受けた
り、製造が困難であったりするという課題を伴ってい
る。
【００１４】このような状況に鑑み本発明の目的は、チ
ャネル領域の移動度が大きいためオン抵抗が低く、しか
も製造の容易なノーマリーオフ型のＳｉＣＭＯＳ半導体
素子、およびその製造方法を提供することにある。
ャネル領域の移動度が大きいためオン抵抗が低く、しか
も製造の容易なノーマリーオフ型のＳｉＣＭＯＳ半導体
素子、およびその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記の課題解決のため本
発明は、炭化けい素からなるｐベース領域、ｎ+ ソース
領域、ｎ+ ドレイン領域と、ｐベース領域の表面に形成
されたゲート絶縁膜と、そのゲート絶縁膜上に設けられ
たゲート電極と、電流を流す二つの主電極とを有し、前
記ゲート電極に正電圧を印加してゲート絶縁膜の下方の
ｐベース領域の表面層に誘起された反転層の電子濃度を
制御することにより主電極間の電流を制御する炭化けい
素ｎチャネルＭＯＳ半導体素子において、ｐベース領域
とゲート絶縁膜との界面近傍において実効的なアクセプ
タ濃度が１×１０13〜１×１０16ｃｍ-3の範囲にあるも
のとする。
発明は、炭化けい素からなるｐベース領域、ｎ+ ソース
領域、ｎ+ ドレイン領域と、ｐベース領域の表面に形成
されたゲート絶縁膜と、そのゲート絶縁膜上に設けられ
たゲート電極と、電流を流す二つの主電極とを有し、前
記ゲート電極に正電圧を印加してゲート絶縁膜の下方の
ｐベース領域の表面層に誘起された反転層の電子濃度を
制御することにより主電極間の電流を制御する炭化けい
素ｎチャネルＭＯＳ半導体素子において、ｐベース領域
とゲート絶縁膜との界面近傍において実効的なアクセプ
タ濃度が１×１０13〜１×１０16ｃｍ-3の範囲にあるも
のとする。
【００１６】発明者らは、炭化けい素ＭＯＳＦＥＴの試
作研究をすすめる過程において、ｎチャネルＭＯＳＦＥ
Ｔの半導体表面に低濃度の領域を形成することによって
移動度の向上を図れることを見出した。
作研究をすすめる過程において、ｎチャネルＭＯＳＦＥ
Ｔの半導体表面に低濃度の領域を形成することによって
移動度の向上を図れることを見出した。
【００１７】図２は、炭化けい素ｎチャネルＭＯＳＦＥ
Ｔについての実験により得られた、チャネル領域の移動
度のｐベース領域のアクセプタ濃度依存性を示す特性図
である。横軸は対数表示したアクセプタ濃度、縦軸は移
動度であり、炭化けい素結晶の多形のタイプである。
Ｔについての実験により得られた、チャネル領域の移動
度のｐベース領域のアクセプタ濃度依存性を示す特性図
である。横軸は対数表示したアクセプタ濃度、縦軸は移
動度であり、炭化けい素結晶の多形のタイプである。
【００１８】この図によると移動度はアクセプタ濃度に
大きく依存しており、アクセプタ濃度が高い程移動度が
低下している。例えばアクセプタ濃度を１×１０16ｃｍ
-3以下とすれば、６Ｈ−ＳｉＣでは、８０ｃｍ2 ／Ｖ・
ｓ以上の移動度が得られ、４Ｈ−ＳｉＣでも３０ｃｍ2
／Ｖ・ｓ以上の移動度が得られることがわかる。
大きく依存しており、アクセプタ濃度が高い程移動度が
低下している。例えばアクセプタ濃度を１×１０16ｃｍ
-3以下とすれば、６Ｈ−ＳｉＣでは、８０ｃｍ2 ／Ｖ・
ｓ以上の移動度が得られ、４Ｈ−ＳｉＣでも３０ｃｍ2
／Ｖ・ｓ以上の移動度が得られることがわかる。
【００１９】１×１０14ｃｍ-3以下のデータはないが、
その範囲では移動度が大きな値のまま飽和する傾向を示
すと考えられる。しかし、いまのところ１×１０13ｃｍ
-3未満の不純物濃度を安定的に実現する方法が得られて
いない。
その範囲では移動度が大きな値のまま飽和する傾向を示
すと考えられる。しかし、いまのところ１×１０13ｃｍ
-3未満の不純物濃度を安定的に実現する方法が得られて
いない。
【００２０】また、ＭＯＳＦＥＴのｐベース領域の全体
にわたって１×１０16ｃｍ-3以下の低濃度の領域とする
と、ｐベース領域の抵抗が著しく上昇してしまい、ラッ
チアップなどの副次的な問題が発生するが、極く表面の
みを低濃度とし、内部は高濃度とすれば、その問題は解
決できる。
にわたって１×１０16ｃｍ-3以下の低濃度の領域とする
と、ｐベース領域の抵抗が著しく上昇してしまい、ラッ
チアップなどの副次的な問題が発生するが、極く表面の
みを低濃度とし、内部は高濃度とすれば、その問題は解
決できる。
【００２１】定量的には、ｐベース領域の表面層に導入
された窒素またはリンのようなドナー不純物の単位面積
当たりの総量ｘが、 １×１０11ｃｍ-2＜ｘ＜５ＱB ／ｑ ＱB ＝（４ε0 εS ΦB ＮA ）1/2 （ただし、ε0 は真空の誘電率、εS は炭化けい素の比
誘電率、ΦB は炭化けい素の真性フェルミレベルとフェ
ルミレベル間のエネルギー差、ＮA はドナーイオン注入
前のｐベース領域のアクセプタ濃度、ｑは素電荷であ
る）なる範囲にあるものとする。
された窒素またはリンのようなドナー不純物の単位面積
当たりの総量ｘが、 １×１０11ｃｍ-2＜ｘ＜５ＱB ／ｑ ＱB ＝（４ε0 εS ΦB ＮA ）1/2 （ただし、ε0 は真空の誘電率、εS は炭化けい素の比
誘電率、ΦB は炭化けい素の真性フェルミレベルとフェ
ルミレベル間のエネルギー差、ＮA はドナーイオン注入
前のｐベース領域のアクセプタ濃度、ｑは素電荷であ
る）なる範囲にあるものとする。
【００２２】そのようにすれば、後述する実施例のよう
に反転層で大きな移動度が得られる。
に反転層で大きな移動度が得られる。
【００２３】ゲート電極に正電圧を印加してゲート絶縁
膜の下方のｐベース領域の表面層に誘起された反転層の
電子濃度を制御することにより主電極間の電流を制御す
る炭化けい素ｎチャネルＭＯＳ半導体素子で、ｐベース
領域とゲート絶縁膜との界面近傍においてｐベース領域
の実効的なアクセプタ濃度が１×１０13〜１×１０16ｃ
ｍ-3の範囲にあるものの製造方法としては、表面のｐベ
ース領域をイオン注入により形成し、加速電圧とドーズ
量の制御によって表面濃度が内部よりも低くなるように
するか、ｐベース領域の表面層にドナー不純物をイオン
注入することによって、アクセプタの表面濃度が内部よ
りも低くなるようにするか、アクセプタの表面濃度が内
部よりも低い層をエピタキシャル成長によって形成する
かの何れの方法によっても実現できる。
膜の下方のｐベース領域の表面層に誘起された反転層の
電子濃度を制御することにより主電極間の電流を制御す
る炭化けい素ｎチャネルＭＯＳ半導体素子で、ｐベース
領域とゲート絶縁膜との界面近傍においてｐベース領域
の実効的なアクセプタ濃度が１×１０13〜１×１０16ｃ
ｍ-3の範囲にあるものの製造方法としては、表面のｐベ
ース領域をイオン注入により形成し、加速電圧とドーズ
量の制御によって表面濃度が内部よりも低くなるように
するか、ｐベース領域の表面層にドナー不純物をイオン
注入することによって、アクセプタの表面濃度が内部よ
りも低くなるようにするか、アクセプタの表面濃度が内
部よりも低い層をエピタキシャル成長によって形成する
かの何れの方法によっても実現できる。
【００２４】ｐベース領域の表面層にドナー不純物をイ
オン注入する場合は、ドーズ量ｘが １×１０11ｃｍ-2＜ｘ＜５ＱB ／ｑ ＱB ＝（４ε0 εS ΦB ＮA ）1/2 なる範囲にあるものとする。
オン注入する場合は、ドーズ量ｘが １×１０11ｃｍ-2＜ｘ＜５ＱB ／ｑ ＱB ＝（４ε0 εS ΦB ＮA ）1/2 なる範囲にあるものとする。
【００２５】そのようにすれば、後述する実施例のよう
に反転層の大きな移動度が得られる。
に反転層の大きな移動度が得られる。
【００２６】ドナー不純物は窒素であってもリンでああ
ってもよい。
ってもよい。
【００２７】イオン注入した不純物を活性化する熱処理
工程を実施し、特に熱処理工程を１０００〜１５００℃
の温度でおこなうことがよい。
工程を実施し、特に熱処理工程を１０００〜１５００℃
の温度でおこなうことがよい。
【００２８】そのようにすれば、イオン注入した不純物
の活性化率が高くなるので、注入量を低く抑えられる。
の活性化率が高くなるので、注入量を低く抑えられる。
【００２９】
【発明の実施の形態】以下本発明の実施の形態につい
て、実施例を示しながら詳細に説明する。ただし、図１
０〜１２と共通の部分、あるいは本発明とかかわりのな
い部分については説明を省略する。
て、実施例を示しながら詳細に説明する。ただし、図１
０〜１２と共通の部分、あるいは本発明とかかわりのな
い部分については説明を省略する。
【００３０】［実施例１］図１（ａ）は本発明第一の実
施例（以下実施例１と記す。以下同様）にかかるＳｉＣ
横型ｎチャネルＭＯＳＦＥＴの断面図である。
施例（以下実施例１と記す。以下同様）にかかるＳｉＣ
横型ｎチャネルＭＯＳＦＥＴの断面図である。
【００３１】ＳｉＣ基板４１の表面層にｐベース領域４
２とｐベース領域４２より低濃度のｐ- チャネル領域５
０が形成され、そのｐベース領域４２内にｎ+ ソース領
域４３とｎ+ ドレイン領域４４とが形成されている。ｎ
+ ソース領域４３とｎ+ ドレイン領域４４とに挟まれた
ｐ- チャネル領域５０の表面上には、ゲート絶縁膜４５
を介してゲート電極４６が設けられている。ｎ+ ソース
領域４３とｎ+ ドレイン領域４４にそれぞれ接触するソ
ース電極４７、ドレイン電極４８が設けられている。
２とｐベース領域４２より低濃度のｐ- チャネル領域５
０が形成され、そのｐベース領域４２内にｎ+ ソース領
域４３とｎ+ ドレイン領域４４とが形成されている。ｎ
+ ソース領域４３とｎ+ ドレイン領域４４とに挟まれた
ｐ- チャネル領域５０の表面上には、ゲート絶縁膜４５
を介してゲート電極４６が設けられている。ｎ+ ソース
領域４３とｎ+ ドレイン領域４４にそれぞれ接触するソ
ース電極４７、ドレイン電極４８が設けられている。
【００３２】図１（ｂ）は図１（ａ）のＡ−Ａ線に沿っ
た断面における不純物濃度分布図、図１（ｃ）はＢ−Ｂ
線に沿った断面における不純物濃度分布図である。図１
（ｃ）において、ｎ+ ソース領域４３の下方に、ｐベー
ス領域４２の不純物プロフィルが見られる。ｎ+ ソース
領域４３の表面濃度は１×１０20であり、ｐベース領域
４２の最高不純物濃度は１×１０17ｃｍ-3である。ｎ+
ソース領域４３とｐベース領域４２との間の接合深さは
０．３μｍであり、ｐベース領域４２とｎ型基板４１と
の間の接合深さは１．０μｍである。このような不純物
濃度分布は通常の横型ＭＯＳＦＥＴにおいても見られ
る。
た断面における不純物濃度分布図、図１（ｃ）はＢ−Ｂ
線に沿った断面における不純物濃度分布図である。図１
（ｃ）において、ｎ+ ソース領域４３の下方に、ｐベー
ス領域４２の不純物プロフィルが見られる。ｎ+ ソース
領域４３の表面濃度は１×１０20であり、ｐベース領域
４２の最高不純物濃度は１×１０17ｃｍ-3である。ｎ+
ソース領域４３とｐベース領域４２との間の接合深さは
０．３μｍであり、ｐベース領域４２とｎ型基板４１と
の間の接合深さは１．０μｍである。このような不純物
濃度分布は通常の横型ＭＯＳＦＥＴにおいても見られ
る。
【００３３】従来のＳｉＣ横型ＭＯＳＦＥＴ素子と違っ
ている点は、図１（ｂ）において、表面層に表面濃度が
１×１０15ｃｍ-3のｐ- チャネル領域５０があり、深い
部分では１×１０17ｃｍ-3と高濃度のｐベース領域４２
となっている点である。ｐベース領域４２、ｎ+ ソース
領域４３とｎ+ ドレイン領域４４とは平面的には、例え
ばストライプ状であり、ｎ+ ソース領域４３とｎ+ ドレ
イン領域４４との幅はそれぞれ約２μｍ、両者の間の距
離は１μｍである。不純物濃度プロフィルの形状は例え
ばイオン注入の際の加速電圧と、ドーズ量を制御して、
変えることができ、この場合、ピークが基板内部にある
ようにし、表面では低濃度としたことが重要である。
ている点は、図１（ｂ）において、表面層に表面濃度が
１×１０15ｃｍ-3のｐ- チャネル領域５０があり、深い
部分では１×１０17ｃｍ-3と高濃度のｐベース領域４２
となっている点である。ｐベース領域４２、ｎ+ ソース
領域４３とｎ+ ドレイン領域４４とは平面的には、例え
ばストライプ状であり、ｎ+ ソース領域４３とｎ+ ドレ
イン領域４４との幅はそれぞれ約２μｍ、両者の間の距
離は１μｍである。不純物濃度プロフィルの形状は例え
ばイオン注入の際の加速電圧と、ドーズ量を制御して、
変えることができ、この場合、ピークが基板内部にある
ようにし、表面では低濃度としたことが重要である。
【００３４】実施例１の横型ＭＯＳＦＥＴの動作機構
は、基本的には従来のＭＯＳＦＥＴと変わらない。すな
わち、ゲート電極４６に正の電圧を印加することによっ
て、ｐベース領域４２の表面層に反転層を生じ、ドレイ
ン電極４８、ソース電極４７間が導通して電流が流れ、
ゲート電極４６の正の電圧を取り除くと遮断される。
は、基本的には従来のＭＯＳＦＥＴと変わらない。すな
わち、ゲート電極４６に正の電圧を印加することによっ
て、ｐベース領域４２の表面層に反転層を生じ、ドレイ
ン電極４８、ソース電極４７間が導通して電流が流れ、
ゲート電極４６の正の電圧を取り除くと遮断される。
【００３５】この実施例１の横型ｎチャネルＭＯＳＦＥ
Ｔにおいては、反転層の移動度として約５０ｃｍ2 ／Ｖ
・ｓの値が得られた。これは、従来の４Ｈ−ＳｉＣでの
最高値の２倍以上である。そして、そのｎチャネルＭＯ
ＳＦＥＴのオン抵抗は、ｐ-チャネル領域５０を設けな
い比較例と比べて約１／３に低減された。これは、ｐ -
チャネル領域５０を設けた効果である。
Ｔにおいては、反転層の移動度として約５０ｃｍ2 ／Ｖ
・ｓの値が得られた。これは、従来の４Ｈ−ＳｉＣでの
最高値の２倍以上である。そして、そのｎチャネルＭＯ
ＳＦＥＴのオン抵抗は、ｐ-チャネル領域５０を設けな
い比較例と比べて約１／３に低減された。これは、ｐ -
チャネル領域５０を設けた効果である。
【００３６】図３（ａ）ないし（ｄ）は、図１の本発明
実施例のＳｉＣ横型ＭＯＳＦＥＴの製造方法を説明する
ための製造工程順の表面近傍の部分断面図である。以下
順に説明する。
実施例のＳｉＣ横型ＭＯＳＦＥＴの製造方法を説明する
ための製造工程順の表面近傍の部分断面図である。以下
順に説明する。
【００３７】先ず、不純物濃度が１×１０15ｃｍ-3、厚
さ３５０μｍのｎ型の４Ｈ−ＳｉＣ基板４１を準備し、
そのＳｉＣ基板４１の表面に約１０００℃の高温でｐ-
チャネル領域５０およびｐベース領域４２形成のための
アルミニウム（以下Ａｌと記す）イオン３ａを注入する
［図３（ａ）］。３ｂは注入されたＡｌ原子である。加
速電圧は３０ＫｅＶ〜５００ｋｅＶの多重注入とし、総
ドーズ量は１×１０14〜５×１０15ｃｍ-2とする。特に
ｐ- チャネル領域５０の表面不純物濃度を余り高くしな
いために、３０ＫｅＶでのイオン注入のドーズ量は余り
多くしない方が良い。注入するアクセプタ不純物として
は、Ａｌのかわりにほう素（以下Ｂと記す）イオンでも
良い。また注入は室温でもよいが、注入されたイオンの
活性化率が向上するので高温の方が望ましい。
さ３５０μｍのｎ型の４Ｈ−ＳｉＣ基板４１を準備し、
そのＳｉＣ基板４１の表面に約１０００℃の高温でｐ-
チャネル領域５０およびｐベース領域４２形成のための
アルミニウム（以下Ａｌと記す）イオン３ａを注入する
［図３（ａ）］。３ｂは注入されたＡｌ原子である。加
速電圧は３０ＫｅＶ〜５００ｋｅＶの多重注入とし、総
ドーズ量は１×１０14〜５×１０15ｃｍ-2とする。特に
ｐ- チャネル領域５０の表面不純物濃度を余り高くしな
いために、３０ＫｅＶでのイオン注入のドーズ量は余り
多くしない方が良い。注入するアクセプタ不純物として
は、Ａｌのかわりにほう素（以下Ｂと記す）イオンでも
良い。また注入は室温でもよいが、注入されたイオンの
活性化率が向上するので高温の方が望ましい。
【００３８】パイロジェニック法により、１１００℃で
５時間、熱酸化してＳｉＯ2 膜を形成し、フォトリソグ
ラフィによりパターンを形成してマスクＭ１とした後、
約１０００℃の高温でｎ+ ソース領域４３、ｎ+ ドレイ
ン領域４４形成のための窒素（以下Ｎと記す）イオン４
ａを注入する［同図（ｂ）］。４ｂは注入されたＮ原子
である。加速電圧は１０〜１００ｋｅＶの多重注入と
し、総ドーズ量は１×１０14〜５×１０15ｃｍ-2とす
る。注入するドナー不純物としては、Ｎのかわりに燐
（以下Ｐと記す）イオンでも良い。
５時間、熱酸化してＳｉＯ2 膜を形成し、フォトリソグ
ラフィによりパターンを形成してマスクＭ１とした後、
約１０００℃の高温でｎ+ ソース領域４３、ｎ+ ドレイ
ン領域４４形成のための窒素（以下Ｎと記す）イオン４
ａを注入する［同図（ｂ）］。４ｂは注入されたＮ原子
である。加速電圧は１０〜１００ｋｅＶの多重注入と
し、総ドーズ量は１×１０14〜５×１０15ｃｍ-2とす
る。注入するドナー不純物としては、Ｎのかわりに燐
（以下Ｐと記す）イオンでも良い。
【００３９】マスクＭ１のＳｉＯ2 膜を除去し、１６５
０℃、１時間の熱処理をおこない、注入した不純物を活
性化する。これにより、ｐ- チャネル領域５０、ｐベー
ス領域４２、ｎ+ ソース領域４３、ｎ+ ドレイン領域４
４の各領域が形成される［同図（ｃ）］。先に述べたよ
うにＳｉＣでは不純物の拡散が殆ど起きないが、イオン
注入時の加速電圧の調節により、不純物領域の形成され
る深さを制御することができる。例えば、ｐベース領域
４２は、最大加速電圧を５００ｋｅＶと高くしたことに
よって、接合深さ約１．０μｍの不純物領域が形成され
る。ｎ+ ソース領域４３、ｎ+ ドレイン領域４４の接合
深さは０．３μｍであるが、加速電圧を高めて、もっと
深くすることもできる。
０℃、１時間の熱処理をおこない、注入した不純物を活
性化する。これにより、ｐ- チャネル領域５０、ｐベー
ス領域４２、ｎ+ ソース領域４３、ｎ+ ドレイン領域４
４の各領域が形成される［同図（ｃ）］。先に述べたよ
うにＳｉＣでは不純物の拡散が殆ど起きないが、イオン
注入時の加速電圧の調節により、不純物領域の形成され
る深さを制御することができる。例えば、ｐベース領域
４２は、最大加速電圧を５００ｋｅＶと高くしたことに
よって、接合深さ約１．０μｍの不純物領域が形成され
る。ｎ+ ソース領域４３、ｎ+ ドレイン領域４４の接合
深さは０．３μｍであるが、加速電圧を高めて、もっと
深くすることもできる。
【００４０】パイロジェニック法により、１１００℃で
５時間、熱酸化しゲート絶縁膜４５となる厚さ３０ｎｍ
のＳｉＯ2 膜を形成した後、フォトリソグラフィにより
パターンを形成する。［同図（ｄ）］。
５時間、熱酸化しゲート絶縁膜４５となる厚さ３０ｎｍ
のＳｉＯ2 膜を形成した後、フォトリソグラフィにより
パターンを形成する。［同図（ｄ）］。
【００４１】減圧ＣＶＤ法により、ほう素、燐シリカガ
ラスを堆積した後、パターニングにしてコンタクトホー
ルを形成した後、アルミニウム合金膜を蒸着し、パター
ン形成して、ゲート電極４６、ソース電極４７およびド
レイン電極４８とする［同図（ｅ）］。多結晶シリコン
からなるゲート電極４６が設けられることもある。
ラスを堆積した後、パターニングにしてコンタクトホー
ルを形成した後、アルミニウム合金膜を蒸着し、パター
ン形成して、ゲート電極４６、ソース電極４７およびド
レイン電極４８とする［同図（ｅ）］。多結晶シリコン
からなるゲート電極４６が設けられることもある。
【００４２】上記のような製造方法をとることにより、
従来のＡＣＣＵＦＥＴのような極めて精密な不純物濃度
と厚さの制御を必要とせず、容易に反転層の移動度が大
きく、低オン抵抗のＳｉＣ横型ＭＯＳＦＥＴを製造でき
た。
従来のＡＣＣＵＦＥＴのような極めて精密な不純物濃度
と厚さの制御を必要とせず、容易に反転層の移動度が大
きく、低オン抵抗のＳｉＣ横型ＭＯＳＦＥＴを製造でき
た。
【００４３】［実施例２］図４（ａ）ないし（ｃ）は、
本発明実施例２のＳｉＣ横型ＭＯＳＦＥＴの製造方法を
説明するための製造工程順の表面近傍の部分断面図であ
る。以下順に説明する。
本発明実施例２のＳｉＣ横型ＭＯＳＦＥＴの製造方法を
説明するための製造工程順の表面近傍の部分断面図であ
る。以下順に説明する。
【００４４】先ず、不純物濃度が１×１０16ｃｍ-3、厚
さ３５０μｍのｎドリフト層５１ａ上にアクセプタ濃度
１×１０17ｃｍ-3、厚さ２μｍのｐベース領域５２をエ
ピタキシャル成長した４Ｈ−ＳｉＣ基板５１を準備し、
そのＳｉＣ基板の表面にＳｉＯ2 膜を形成し、フォトリ
ソグラフィによりパターンＭ２を形成した後、約１００
０℃の高温でｎ+ ソース領域５３、ｎ+ ドレイン領域５
４形成のためのＮイオン４ａを注入する［図４
（ａ）］。４ｂは注入されたＮ原子である。加速電圧は
１０〜１００ｋｅＶの多重注入とし、総ドーズ量は１×
１０14〜５×１０15ｃｍ -2とする。注入は室温でおこな
ってもよいが、注入されたイオンの活性化率が向上する
ので高温の方が望ましい。
さ３５０μｍのｎドリフト層５１ａ上にアクセプタ濃度
１×１０17ｃｍ-3、厚さ２μｍのｐベース領域５２をエ
ピタキシャル成長した４Ｈ−ＳｉＣ基板５１を準備し、
そのＳｉＣ基板の表面にＳｉＯ2 膜を形成し、フォトリ
ソグラフィによりパターンＭ２を形成した後、約１００
０℃の高温でｎ+ ソース領域５３、ｎ+ ドレイン領域５
４形成のためのＮイオン４ａを注入する［図４
（ａ）］。４ｂは注入されたＮ原子である。加速電圧は
１０〜１００ｋｅＶの多重注入とし、総ドーズ量は１×
１０14〜５×１０15ｃｍ -2とする。注入は室温でおこな
ってもよいが、注入されたイオンの活性化率が向上する
ので高温の方が望ましい。
【００４５】次に、低濃度のｐ- チャネル領域６０形成
のためのＮイオン４ａを注入する［同図（ｂ）］。４ｂ
は注入されたＮ原子である。加速電圧は１０〜５０ｋｅ
Ｖの多重注入とし、総ドーズ量は１×１０11〜５×１０
12ｃｍ-2とする。次の熱処理により活性化したとき、表
面濃度が１×１０16ｃｍ -3 以下でしかもゼロバイアス
時に空乏化しないｎ型領域が形成されないようなドーズ
量とすることが重要である。
のためのＮイオン４ａを注入する［同図（ｂ）］。４ｂ
は注入されたＮ原子である。加速電圧は１０〜５０ｋｅ
Ｖの多重注入とし、総ドーズ量は１×１０11〜５×１０
12ｃｍ-2とする。次の熱処理により活性化したとき、表
面濃度が１×１０16ｃｍ -3 以下でしかもゼロバイアス
時に空乏化しないｎ型領域が形成されないようなドーズ
量とすることが重要である。
【００４６】マスクＭ２のＳｉＯ2 膜を除去し、１６５
０℃、１時間の熱処理をおこない、注入したドナー不純
物を活性化する。これにより、ｐ- チャネル領域６０、
ｐベース領域５２、ｎ+ ソース領域５３およびｎ+ ドレ
イン領域５４の各領域が形成される［同図（ｃ）］。
０℃、１時間の熱処理をおこない、注入したドナー不純
物を活性化する。これにより、ｐ- チャネル領域６０、
ｐベース領域５２、ｎ+ ソース領域５３およびｎ+ ドレ
イン領域５４の各領域が形成される［同図（ｃ）］。
【００４７】図４（ｄ）は図４（ｃ）のＣ−Ｃ線に沿っ
た断面における不純物濃度分布図、である。図４（ｃ）
において、ｐ- チャネル領域６０の表面濃度は１×１０
15ｃｍ-3であり、その下方のｐベース領域５２は、エピ
タキシャル成長により形成されたいるためほぼ均一なア
クセプタ濃度（ＮA ）１×１０17ｃｍ-3となっている。
ｐベース領域５２、ｎ+ ソース領域５３とｎ+ ドレイン
領域５４とは平面的には例えばストライプ状とされる。
た断面における不純物濃度分布図、である。図４（ｃ）
において、ｐ- チャネル領域６０の表面濃度は１×１０
15ｃｍ-3であり、その下方のｐベース領域５２は、エピ
タキシャル成長により形成されたいるためほぼ均一なア
クセプタ濃度（ＮA ）１×１０17ｃｍ-3となっている。
ｐベース領域５２、ｎ+ ソース領域５３とｎ+ ドレイン
領域５４とは平面的には例えばストライプ状とされる。
【００４８】以降は図３（ｄ）以降と同様にして横型Ｍ
ＯＳＦＥＴを製造できる。
ＯＳＦＥＴを製造できる。
【００４９】図５は、実施例２のＭＯＳＦＥＴにおける
反転層の移動度のＮドーズ量依存性を示す特性図であ
る。横軸は対数表示したＮドーズ量、縦軸は反転層の移
動度である。
反転層の移動度のＮドーズ量依存性を示す特性図であ
る。横軸は対数表示したＮドーズ量、縦軸は反転層の移
動度である。
【００５０】この図から、反転層の移動度はドーズ量に
大きく依存し、Ｎドーズ量が増すほど移動度が増大する
ことがわかる。なお、同じ図にｐベース領域５２の不純
物濃度が１×１０16ｃｍ-3の場合も示したが、同じ傾向
を示しており、より低いドーズ量で大きな移動度が得ら
れている。
大きく依存し、Ｎドーズ量が増すほど移動度が増大する
ことがわかる。なお、同じ図にｐベース領域５２の不純
物濃度が１×１０16ｃｍ-3の場合も示したが、同じ傾向
を示しており、より低いドーズ量で大きな移動度が得ら
れている。
【００５１】このように大きく移動度が向上する理由を
以下に説明する。
以下に説明する。
【００５２】まずドナー不純物を注入しない場合を考え
てみる。図６（ａ）、（ｂ）、（ｃ）は、それぞれゲー
ト電極に電圧を印加してＳｉＯ2 膜直下のＳｉＣ表面層
に反転層を形成しようとした場合のエネルギーバンド
図、電荷分布図、、電界分布図である。ＥC は伝導帯の
下端、ＥV は価電子帯の上端、ＥF はフェルレベル、Ｅ
i は真性フェルミレベルである。ΦB はフェルレベルＥ
F と真性フェルミレベルＥi 間のエネルギー差（電位差
と素電荷との積）、ｌは反転層、Ｗは空乏層、Ｎ A はア
クセプタ濃度である。
てみる。図６（ａ）、（ｂ）、（ｃ）は、それぞれゲー
ト電極に電圧を印加してＳｉＯ2 膜直下のＳｉＣ表面層
に反転層を形成しようとした場合のエネルギーバンド
図、電荷分布図、、電界分布図である。ＥC は伝導帯の
下端、ＥV は価電子帯の上端、ＥF はフェルレベル、Ｅ
i は真性フェルミレベルである。ΦB はフェルレベルＥ
F と真性フェルミレベルＥi 間のエネルギー差（電位差
と素電荷との積）、ｌは反転層、Ｗは空乏層、Ｎ A はア
クセプタ濃度である。
【００５３】ここで注意すべきことはＳｉＣはＳｉと比
較してバンドギャップが著しく大きいことである。その
ため、反転層を得るためには大きな電圧を印加しなけれ
ばならない。これはすなわち、エネルギーバンドを大き
く曲げる必要があることを意味しており、このために、
ＳｉＯ2 膜―ＳｉＣの界面での電界が非常に大きくなっ
てしまう。十分に大きなゲート電圧によってＳｉＯ2 膜
―ＳｉＣ界面近傍に誘起された電子は反転層となって電
流を流すが、このような大きな電界が印加されている
と、電子はＳｉＯ2 膜側へ強く押し付けられ、表面のわ
ずかな不均一性によっても散乱され、大きな抵抗を生じ
るようになる。
較してバンドギャップが著しく大きいことである。その
ため、反転層を得るためには大きな電圧を印加しなけれ
ばならない。これはすなわち、エネルギーバンドを大き
く曲げる必要があることを意味しており、このために、
ＳｉＯ2 膜―ＳｉＣの界面での電界が非常に大きくなっ
てしまう。十分に大きなゲート電圧によってＳｉＯ2 膜
―ＳｉＣ界面近傍に誘起された電子は反転層となって電
流を流すが、このような大きな電界が印加されている
と、電子はＳｉＯ2 膜側へ強く押し付けられ、表面のわ
ずかな不均一性によっても散乱され、大きな抵抗を生じ
るようになる。
【００５４】また、同時にエネルギーバンドを大きく曲
げることはＳｉＣ側の空乏層中に多量のアクセプタがイ
オン化している状況を示している。そのため、これらの
イオン化したアクセプタによって反転層中の電子はクー
ロン散乱を受けることになる。このことが重なり、Ｓｉ
ＣではＳｉと比較して著しくその移動度が低下してしま
うのである。
げることはＳｉＣ側の空乏層中に多量のアクセプタがイ
オン化している状況を示している。そのため、これらの
イオン化したアクセプタによって反転層中の電子はクー
ロン散乱を受けることになる。このことが重なり、Ｓｉ
ＣではＳｉと比較して著しくその移動度が低下してしま
うのである。
【００５５】これに対し本実施例では、ＳｉＣの極く表
面層に基板表面層のアクセプタとは反対のＮやＰ等のド
ナー不純物、ここではＮをイオン注入により導入し、熱
処理により活性化している。そのようにした場合のエネ
ルギーバンド図、電荷分布図、電界分布図は、それぞれ
図７（ａ）、（ｂ）、（ｃ）のようになる。
面層に基板表面層のアクセプタとは反対のＮやＰ等のド
ナー不純物、ここではＮをイオン注入により導入し、熱
処理により活性化している。そのようにした場合のエネ
ルギーバンド図、電荷分布図、電界分布図は、それぞれ
図７（ａ）、（ｂ）、（ｃ）のようになる。
【００５６】すなわち、表面に導入したドナーによって
基板のｐベース領域の空乏層中のイオン化したアクセプ
タは表面のドナーとキャンセルするため、空乏層の幅が
広くなり、電界強度は小さくなる。図７（ｂ）はやや極
端な例であるが、表面に導入したドナーがｐベース領域
中のアクセプタより多い場合である。ゼロバイアス時に
空乏化する範囲であれば、このように表面層のドナーが
ｐベース領域中のアクセプタより多くても良い。従って
表面層にはアクセプタより多いドナーのイオンがあり、
より深い部分ではドナーでコンペンセートされないアク
セプタのイオンがある。
基板のｐベース領域の空乏層中のイオン化したアクセプ
タは表面のドナーとキャンセルするため、空乏層の幅が
広くなり、電界強度は小さくなる。図７（ｂ）はやや極
端な例であるが、表面に導入したドナーがｐベース領域
中のアクセプタより多い場合である。ゼロバイアス時に
空乏化する範囲であれば、このように表面層のドナーが
ｐベース領域中のアクセプタより多くても良い。従って
表面層にはアクセプタより多いドナーのイオンがあり、
より深い部分ではドナーでコンペンセートされないアク
セプタのイオンがある。
【００５７】そしてこの場合、図７（ｃ）のように強い
電界は表面から少しＳｉＣ内部に入ったところに移動す
る。そのため、伝導に寄与する電子が存在するＳｉＯ2
膜―ＳｉＣの界面付近での電界が低下する。またイオン
化したアクセプタからの電気力線は主に導入したドナー
へと終端するので、伝導電子は大きなクーロン力の影響
を受けることが無い。
電界は表面から少しＳｉＣ内部に入ったところに移動す
る。そのため、伝導に寄与する電子が存在するＳｉＯ2
膜―ＳｉＣの界面付近での電界が低下する。またイオン
化したアクセプタからの電気力線は主に導入したドナー
へと終端するので、伝導電子は大きなクーロン力の影響
を受けることが無い。
【００５８】このような理解は図５の結果を理論的に裏
付けるものである。次にどのような注入量に設定すべき
かについて考える。反転層の形成される条件での表面の
ＳｉＣ側での空乏層中の全電荷量ＱB は近似的に次の式
で表される。
付けるものである。次にどのような注入量に設定すべき
かについて考える。反転層の形成される条件での表面の
ＳｉＣ側での空乏層中の全電荷量ＱB は近似的に次の式
で表される。
【００５９】
ＱB ＝（４ε0 εS ΦB ＮA ）1/2 （３）
ここで、ε0:真空の誘電率、εS : ＳｉＣの比誘電率、
ＮA ：イオン注入前のｐベース領域表面のアクセプタ濃
度である。また、ΦB は図６（ａ）中に示したパラメー
タである。この値は図６（ａ）の定義からわかるように
アクセプタ濃度や温度によって変化するがバンドギャッ
プより少し小さな値である。例えば室温でアクセプタ濃
度１×１０16ｃｍ-3では１Ｖ程度となる。
ＮA ：イオン注入前のｐベース領域表面のアクセプタ濃
度である。また、ΦB は図６（ａ）中に示したパラメー
タである。この値は図６（ａ）の定義からわかるように
アクセプタ濃度や温度によって変化するがバンドギャッ
プより少し小さな値である。例えば室温でアクセプタ濃
度１×１０16ｃｍ-3では１Ｖ程度となる。
【００６０】例としてこの条件でＱB を求めてみると
７．５×１０-8Ｃ・ｃｍ-2となり、これをドーズ量に換
算すると５×１０11ｃｍ-2程度である。この値は図１の
実験と非常に良い一致を示している。すなわち、ここで
求めたＱB に近い領域において移動度が著しく向上する
という図５の結果は上記の理解が正しいことを裏付けて
いる。実際にはこの値の前後において効果があることが
図５からわかる。
７．５×１０-8Ｃ・ｃｍ-2となり、これをドーズ量に換
算すると５×１０11ｃｍ-2程度である。この値は図１の
実験と非常に良い一致を示している。すなわち、ここで
求めたＱB に近い領域において移動度が著しく向上する
という図５の結果は上記の理解が正しいことを裏付けて
いる。実際にはこの値の前後において効果があることが
図５からわかる。
【００６１】実用的なイオン注入の下限値としては１×
１０11ｃｍ-2程度である。一方余りに多くのドナー不純
物を導入すると表面層に、（ゼロバイアス時に空乏化し
ない）ｎ型の導電層が形成されてソース・ドレイン間が
短絡してしまうので、そのようにならないように適正な
値に制御されなければならない。上限としては上記の式
で計算したものの５倍程度であろう。ただし、注意しな
ければならないのは、これまでの議論はイオン注入した
不純物が１００％活性化すると仮定している点である。
従って、活性化温度が低くてドナーとして働かない不純
物がある場合には、より多くのドナー不純物を導入しな
ければならない。実用的なアニール温度は１１００℃か
ら１４００℃程度であり、この範囲では窒素やリンの活
性化率は１０〜１００％程度が期待されるので、この条
件を考慮に入れる必要がある。
１０11ｃｍ-2程度である。一方余りに多くのドナー不純
物を導入すると表面層に、（ゼロバイアス時に空乏化し
ない）ｎ型の導電層が形成されてソース・ドレイン間が
短絡してしまうので、そのようにならないように適正な
値に制御されなければならない。上限としては上記の式
で計算したものの５倍程度であろう。ただし、注意しな
ければならないのは、これまでの議論はイオン注入した
不純物が１００％活性化すると仮定している点である。
従って、活性化温度が低くてドナーとして働かない不純
物がある場合には、より多くのドナー不純物を導入しな
ければならない。実用的なアニール温度は１１００℃か
ら１４００℃程度であり、この範囲では窒素やリンの活
性化率は１０〜１００％程度が期待されるので、この条
件を考慮に入れる必要がある。
【００６２】このように、ｐ型の半導体領域にＰやＮな
どのドナー不純物をイオン注入する方法によっても、表
面近傍の実効的なアクセプタ濃度を低下させることがで
き、その結果製作したｎチャネルＭＯＳＦＥＴでは、実
施例１と同程度のオン抵抗が得られた。
どのドナー不純物をイオン注入する方法によっても、表
面近傍の実効的なアクセプタ濃度を低下させることがで
き、その結果製作したｎチャネルＭＯＳＦＥＴでは、実
施例１と同程度のオン抵抗が得られた。
【００６３】本実施例２の製造方法では、ＰやＮなどド
ナー不純物のイオン注入だけをおこなっている。実施例
１の製造方法においては、ＡｌやＢなどのアクセプタ不
純物のイオン注入をおこなったが、アクセプタ不純物の
活性化のためには１５００℃以上という高温処理が必要
である。これに対して、ＰやＮなどは、その活性化温度
が１２００℃程度とアクセプタ不純物に比べて低くて済
むために有利である。
ナー不純物のイオン注入だけをおこなっている。実施例
１の製造方法においては、ＡｌやＢなどのアクセプタ不
純物のイオン注入をおこなったが、アクセプタ不純物の
活性化のためには１５００℃以上という高温処理が必要
である。これに対して、ＰやＮなどは、その活性化温度
が１２００℃程度とアクセプタ不純物に比べて低くて済
むために有利である。
【００６４】［実施例３］図８（ａ）ないし（ｃ）は、
本発明実施例３のＳｉＣ横型ＭＯＳＦＥＴの製造方法を
説明するための製造工程順の表面近傍の部分断面図であ
る。以下順に説明する。
本発明実施例３のＳｉＣ横型ＭＯＳＦＥＴの製造方法を
説明するための製造工程順の表面近傍の部分断面図であ
る。以下順に説明する。
【００６５】先ず、不純物濃度は１×１０16ｃｍ-3、厚
さ３５０μｍのｎドリフト層６１ａ上にアクセプタ濃度
１×１０17ｃｍ-3、厚さ１μｍのｐベース領域６２、お
よびアクセプタ濃度１×１０15ｃｍ-3、厚さ０．１μｍ
のｐ- チャネル領域７０をエピタキシャル成長した４Ｈ
−ＳｉＣ基板を準備する［図８（ａ）］。
さ３５０μｍのｎドリフト層６１ａ上にアクセプタ濃度
１×１０17ｃｍ-3、厚さ１μｍのｐベース領域６２、お
よびアクセプタ濃度１×１０15ｃｍ-3、厚さ０．１μｍ
のｐ- チャネル領域７０をエピタキシャル成長した４Ｈ
−ＳｉＣ基板を準備する［図８（ａ）］。
【００６６】そのＳｉＣ基板の表面に酸化膜を形成し、
フォトリソグラフィによりパターンＭ３を形成した後、
約１０００℃の高温でｎ+ ソース領域６３、ｎ+ ドレイ
ン領域６４形成のためのＮイオン４ａを注入する［同図
（ｂ）］。４ｂは注入されたＮ原子である。加速電圧は
１０〜１００ｋｅＶの多重注入とし、総ドーズ量は１×
１０14〜５×１０15ｃｍ-2とする。注入は室温でもよい
が、注入されたイオンの活性化率が向上するので高温の
方が望ましい。
フォトリソグラフィによりパターンＭ３を形成した後、
約１０００℃の高温でｎ+ ソース領域６３、ｎ+ ドレイ
ン領域６４形成のためのＮイオン４ａを注入する［同図
（ｂ）］。４ｂは注入されたＮ原子である。加速電圧は
１０〜１００ｋｅＶの多重注入とし、総ドーズ量は１×
１０14〜５×１０15ｃｍ-2とする。注入は室温でもよい
が、注入されたイオンの活性化率が向上するので高温の
方が望ましい。
【００６７】マスクＭ３の酸化膜を除去し、１６５０
℃、１時間の熱処理をおこない、注入したドナー不純物
を活性化する。これにより、ｎ+ ソース領域６３、ｎ+
ドレイン領域６４およびの各領域が形成される［同図
（ｃ）］。
℃、１時間の熱処理をおこない、注入したドナー不純物
を活性化する。これにより、ｎ+ ソース領域６３、ｎ+
ドレイン領域６４およびの各領域が形成される［同図
（ｃ）］。
【００６８】図８（ｄ）は図８（ｃ）のＤ−Ｄ線に沿っ
た断面における不純物濃度分布図、である。図８（ｄ）
において、ｐ- チャネル領域７０およびｐベース領域６
２は、エピタキシャル成長により形成されたためそれぞ
れ１×１０15ｃｍ-3、１×１０17ｃｍ-3とほぼ均一な濃
度となっている。
た断面における不純物濃度分布図、である。図８（ｄ）
において、ｐ- チャネル領域７０およびｐベース領域６
２は、エピタキシャル成長により形成されたためそれぞ
れ１×１０15ｃｍ-3、１×１０17ｃｍ-3とほぼ均一な濃
度となっている。
【００６９】以降は図３（ｄ）以降と同様にして横型Ｍ
ＯＳＦＥＴを製造できる。
ＯＳＦＥＴを製造できる。
【００７０】本実施例３の製造方法は、極めて薄い低濃
度のエピタキシャル層を成膜してｐ - チャネル領域７０
を形成している。この方法ではｐ- チャネル領域７０形
成のためのイオン注入をおこなっていないので、そのた
めの活性化はしないで済む。（ただし、ｎ+ ソース領域
６３、ｎ+ ドレイン領域６４のための活性化は必要であ
る。）イオン注入では、イオンダメージが起き、活性化
のための熱処理によってかなり回復はするが、残留欠陥
の問題を伴う。本実施例では、エピタキシャル成長で形
成した膜が高品質であるため、そのような問題が幾分で
も低減されるという利点がある。
度のエピタキシャル層を成膜してｐ - チャネル領域７０
を形成している。この方法ではｐ- チャネル領域７０形
成のためのイオン注入をおこなっていないので、そのた
めの活性化はしないで済む。（ただし、ｎ+ ソース領域
６３、ｎ+ ドレイン領域６４のための活性化は必要であ
る。）イオン注入では、イオンダメージが起き、活性化
のための熱処理によってかなり回復はするが、残留欠陥
の問題を伴う。本実施例では、エピタキシャル成長で形
成した膜が高品質であるため、そのような問題が幾分で
も低減されるという利点がある。
【００７１】また、本実施例３の場合も、ＰやＮなどド
ナー不純物の注入だけであり、その活性化温度が１２０
０度程度と非常に低いできる点で有利である。
ナー不純物の注入だけであり、その活性化温度が１２０
０度程度と非常に低いできる点で有利である。
【００７２】［実施例４］これまでの実施例は、単純な
プレーナ構造の横型ＭＯＳＦＥＴであったが、本発明は
その他の様々なＭＯＳ半導体素子に応用可能である。
プレーナ構造の横型ＭＯＳＦＥＴであったが、本発明は
その他の様々なＭＯＳ半導体素子に応用可能である。
【００７３】図８（ａ）は、本発明第四の実施例にかか
るＳｉＣ縦型ＭＯＳＦＥＴの単位セルの断面図である。
るＳｉＣ縦型ＭＯＳＦＥＴの単位セルの断面図である。
【００７４】ｎ+ ドレイン領域７４上にｎドリフト層７
１ａが積層されたウェハにおいて、ｎドリフト層７１ａ
の表面層にｐベース領域７２ａが形成され、そのｐベー
ス領域７２ａ内にｎ+ ソース領域７３が形成されてい
る。また、ｐベース領域７２ａと重複して高濃度のｐ+
ウェル領域７２ｂが形成されている。ｎ+ ソース領域７
３とｎドリフト層７１ａの表面露出部とに挟まれたｐベ
ース領域７２ａの表面層にはｐ- チャネル領域８０が形
成されその表面上には、ゲート絶縁膜７５を介して多結
晶シリコンからなるゲート電極７６が設けられている。
ｎ+ ソース領域７３とｐ+ ウェル領域７２ｂに共通に接
触するソース電極７７が設けられている。ｎ+ ドレイン
領域７４の裏面にはドレイン電極７８が設けられてい
る。図示しない部分で多結晶シリコンのゲート電極７６
に接触する金属電極が設けられる。７９はゲート電極７
６とソース電極７７とを絶縁するＳｉ酸化膜の層間絶縁
膜である。
１ａが積層されたウェハにおいて、ｎドリフト層７１ａ
の表面層にｐベース領域７２ａが形成され、そのｐベー
ス領域７２ａ内にｎ+ ソース領域７３が形成されてい
る。また、ｐベース領域７２ａと重複して高濃度のｐ+
ウェル領域７２ｂが形成されている。ｎ+ ソース領域７
３とｎドリフト層７１ａの表面露出部とに挟まれたｐベ
ース領域７２ａの表面層にはｐ- チャネル領域８０が形
成されその表面上には、ゲート絶縁膜７５を介して多結
晶シリコンからなるゲート電極７６が設けられている。
ｎ+ ソース領域７３とｐ+ ウェル領域７２ｂに共通に接
触するソース電極７７が設けられている。ｎ+ ドレイン
領域７４の裏面にはドレイン電極７８が設けられてい
る。図示しない部分で多結晶シリコンのゲート電極７６
に接触する金属電極が設けられる。７９はゲート電極７
６とソース電極７７とを絶縁するＳｉ酸化膜の層間絶縁
膜である。
【００７５】主なディメンジョンの一例は、次のような
値である。ｎ+ ドレイン領域７４の不純物濃度は１×１
０18ｃｍ-3、厚さ３５０μｍ、ｎドリフト層７１ａのそ
れは、１×１０16ｃｍ-3、厚さ１０μｍ。ｐベース領域
７２ａの最高不純物濃度は１×１０17ｃｍ-3、接合深さ
１μｍで、幅は約１５μｍ、ｎ+ ソース領域７３の表面
不純物濃度は１×１０19ｃｍ-3、接合深さ０．３μｍ
で、幅は約５μｍ、ｐ+ウェル領域７２ｂのそれは、１
×１０19ｃｍ-3、接合深さ０．８μｍ、幅は約１０μｍ
である。ｐ- チャネル領域８０の表面不純物濃度は１×
１０15ｃｍ-3、接合深さ０．２μｍである。ゲート絶縁
膜７５の厚さは５０ｎｍ、ゲート電極７６の厚さは１μ
ｍ、層間絶縁膜７９の厚さは２μｍである。図の単位セ
ルのピッチは約２５μｍである。
値である。ｎ+ ドレイン領域７４の不純物濃度は１×１
０18ｃｍ-3、厚さ３５０μｍ、ｎドリフト層７１ａのそ
れは、１×１０16ｃｍ-3、厚さ１０μｍ。ｐベース領域
７２ａの最高不純物濃度は１×１０17ｃｍ-3、接合深さ
１μｍで、幅は約１５μｍ、ｎ+ ソース領域７３の表面
不純物濃度は１×１０19ｃｍ-3、接合深さ０．３μｍ
で、幅は約５μｍ、ｐ+ウェル領域７２ｂのそれは、１
×１０19ｃｍ-3、接合深さ０．８μｍ、幅は約１０μｍ
である。ｐ- チャネル領域８０の表面不純物濃度は１×
１０15ｃｍ-3、接合深さ０．２μｍである。ゲート絶縁
膜７５の厚さは５０ｎｍ、ゲート電極７６の厚さは１μ
ｍ、層間絶縁膜７９の厚さは２μｍである。図の単位セ
ルのピッチは約２５μｍである。
【００７６】図８（ｂ）は図８（ａ）のＥ−Ｅ線に沿っ
た断面における不純物濃度分布図、である。図８（ａ）
において、ｐ- チャネル領域８０の表面不純物濃度は低
く、その下方のｐベース領域７２ａの不純物濃度は高く
なっている。そして、そのようなｐ- チャネル領域８０
は、例えば実施例１と同様にアクセプタ不純物イオンの
加速電圧とドーズ量を制御した多重イオン注入で実現で
きる。但し、実施例１の場合と違って、マスクを用いた
選択的なイオン注入としなければならない。
た断面における不純物濃度分布図、である。図８（ａ）
において、ｐ- チャネル領域８０の表面不純物濃度は低
く、その下方のｐベース領域７２ａの不純物濃度は高く
なっている。そして、そのようなｐ- チャネル領域８０
は、例えば実施例１と同様にアクセプタ不純物イオンの
加速電圧とドーズ量を制御した多重イオン注入で実現で
きる。但し、実施例１の場合と違って、マスクを用いた
選択的なイオン注入としなければならない。
【００７７】この実施例４の縦型ＭＯＳＦＥＴにおいて
も、ゲート絶縁膜７５の直下に不純物濃度の低いｐ- チ
ャネル領域８０を設けたので、ゲート電極に正電圧を印
加した際に誘起される反転層の移動度は大きく、その結
果オン抵抗は低減された。
も、ゲート絶縁膜７５の直下に不純物濃度の低いｐ- チ
ャネル領域８０を設けたので、ゲート電極に正電圧を印
加した際に誘起される反転層の移動度は大きく、その結
果オン抵抗は低減された。
【００７８】ｐ- チャネル領域８０の形成方法として
は、多少工程が複雑になるが、実施例２と同様にｐベー
ス領域に少量のドナー不純物をイオン注入してコンペン
セートしても、或いは実施例３と同様にエピタキシャル
層を利用して形成してもよい。
は、多少工程が複雑になるが、実施例２と同様にｐベー
ス領域に少量のドナー不純物をイオン注入してコンペン
セートしても、或いは実施例３と同様にエピタキシャル
層を利用して形成してもよい。
【００７９】なお、これまで最も基本的な横形ＭＯＳＦ
ＥＴおよび縦型ＭＯＳＦＥＴを例として説明してきた
が、本発明は例としたＭＯＳＦＥＴだけでなく、トレン
チ構造のゲートをもつＵＭＯＳＦＥＴや、ＭＯＳサイリ
スタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）
などの電力用半導体素子にも適用できることは云うまで
もない。。
ＥＴおよび縦型ＭＯＳＦＥＴを例として説明してきた
が、本発明は例としたＭＯＳＦＥＴだけでなく、トレン
チ構造のゲートをもつＵＭＯＳＦＥＴや、ＭＯＳサイリ
スタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）
などの電力用半導体素子にも適用できることは云うまで
もない。。
【００８０】
【発明の効果】従来炭化けい素のｎチャネルＭＯＳ半導
体素子においては、そのオン抵抗が反転層の大きな直列
抵抗分に依存していたが、以上説明したように本発明に
よりゲート絶縁膜直下のｐベース領域の極く表面層のア
クセプタ濃度を１×１０13〜１×１０16ｃｍ-3とするこ
とによって、反転層の移動度を向上させ、その直列抵抗
分を著しく低減することが可能となり、ＳｉＣの本来有
する優れた特性を利用できるようになった。
体素子においては、そのオン抵抗が反転層の大きな直列
抵抗分に依存していたが、以上説明したように本発明に
よりゲート絶縁膜直下のｐベース領域の極く表面層のア
クセプタ濃度を１×１０13〜１×１０16ｃｍ-3とするこ
とによって、反転層の移動度を向上させ、その直列抵抗
分を著しく低減することが可能となり、ＳｉＣの本来有
する優れた特性を利用できるようになった。
【００８１】製造方法としても、アクセプタ不純物のイ
オン注入による方法、ドナー不純物濃度のイオン注入に
よるコンペンセートを利用する方法、エピタキシャル成
長による方法等各種の方法をとることができ、容易に低
オン抵抗のＭＯＳ半導体素子の製造ができる。
オン注入による方法、ドナー不純物濃度のイオン注入に
よるコンペンセートを利用する方法、エピタキシャル成
長による方法等各種の方法をとることができ、容易に低
オン抵抗のＭＯＳ半導体素子の製造ができる。
【００８２】よって本発明は、特に電力用の炭化けい素
ＭＯＳ半導体素子の発展および普及に大きな貢献をなす
ものである。
ＭＯＳ半導体素子の発展および普及に大きな貢献をなす
ものである。
【図１】（ａ）は実施例１の横型ＭＯＳＦＥＴの断面
図、（ｂ）はＡ−Ａ線に沿った断面の不純物濃度分布
図、（ｃ）はＢ−Ｂ線に沿った断面の不純物濃度分布図
図、（ｂ）はＡ−Ａ線に沿った断面の不純物濃度分布
図、（ｃ）はＢ−Ｂ線に沿った断面の不純物濃度分布図
【図２】反転層の移動度の表面アクセプタ濃度依存性を
示す特性図
示す特性図
【図３】（ａ）〜（ｅ）は実施例１の横型ＭＯＳＦＥＴ
の製造工程順の断面図
の製造工程順の断面図
【図４】（ａ）〜（ｃ）は実施例２の横型ＭＯＳＦＥＴ
の製造工程順の断面図、（ｄ）はＣ−Ｃ線に沿った断面
の不純物濃度分布図
の製造工程順の断面図、（ｄ）はＣ−Ｃ線に沿った断面
の不純物濃度分布図
【図５】ＭＯＳ移動度の窒素注入量依存性を示す特性図
【図６】従来の炭化けい素ＭＯＳＦＥＴのゲートバイア
ス時の（ａ）はエネルギーバンド図、（ｂ）は電荷分布
図、（ｃ）は電界分布図
ス時の（ａ）はエネルギーバンド図、（ｂ）は電荷分布
図、（ｃ）は電界分布図
【図７】本発明の炭化けい素ＭＯＳＦＥＴのゲートバイ
アス時の（ａ）はエネルギーバンド図、（ｂ）は電荷分
布図、（ｃ）は電界分布図
アス時の（ａ）はエネルギーバンド図、（ｂ）は電荷分
布図、（ｃ）は電界分布図
【図８】（ａ）〜（ｃ）は実施例３の横型ＭＯＳＦＥＴ
の製造工程順の断面図、（ｄ）はＤ−Ｄ線に沿った断面
の不純物濃度分布図
の製造工程順の断面図、（ｄ）はＤ−Ｄ線に沿った断面
の不純物濃度分布図
【図９】（ａ）は実施例４の縦型ＭＯＳＦＥＴの断面
図、（ｂ）はＥ−Ｅ線に沿った断面の不純物濃度分布図
図、（ｂ）はＥ−Ｅ線に沿った断面の不純物濃度分布図
【図１０】従来の縦型ＭＯＳＦＥＴの部分断面図
【図１１】ＡＣＣＵＦＥＴ（蓄積層形ＭＯＳＦＥＴ）の
断面図（プレーナ）
断面図（プレーナ）
【図１２】ＡＣＣＵＦＥＴ（蓄積層形ＭＯＳＦＥＴ）の
断面図（トレンチ）
断面図（トレンチ）
３ａ Ａｌイオン
３ｂ Ａｌ原子
４ａ Ｎイオン
４ｂ Ｎ原子
１１ａ、２１ａ、３１ａ、５１ａ、６１ａ、７１ａ ｎ
ドリフト層 １２、２２、３２、４２、５２、６２、７２ａ ｐベー
ス領域 １３、２３、３３、４３、５３、６３、７３ ｎ+ ソー
ス領域 １４、２４、３４、４４、５４、６４、７４ ｎ+ ドレ
イン領域 １５、２５、３５、４５、７５ ゲート絶縁膜 １６、２６、３６、４６、７６ ゲート電極 １７、２７、３７、４７、７７ ソース電極 １８、２８、３８、４８、７８ ドレイン電極 ３０、４０ ｎチャネル領域 ４１ ＳｉＣ基板 ５０、６０、７０、８０ ｐ- チャネル領域 ７２ｂ ｐ+ ウェル領域 ７９ 層間絶縁膜 Ｍ１、Ｍ２、Ｍ３ マスク
ドリフト層 １２、２２、３２、４２、５２、６２、７２ａ ｐベー
ス領域 １３、２３、３３、４３、５３、６３、７３ ｎ+ ソー
ス領域 １４、２４、３４、４４、５４、６４、７４ ｎ+ ドレ
イン領域 １５、２５、３５、４５、７５ ゲート絶縁膜 １６、２６、３６、４６、７６ ゲート電極 １７、２７、３７、４７、７７ ソース電極 １８、２８、３８、４８、７８ ドレイン電極 ３０、４０ ｎチャネル領域 ４１ ＳｉＣ基板 ５０、６０、７０、８０ ｐ- チャネル領域 ７２ｂ ｐ+ ウェル領域 ７９ 層間絶縁膜 Ｍ１、Ｍ２、Ｍ３ マスク
Claims (11)
- 【請求項１】炭化けい素からなるｐベース領域、ｎ+ ソ
ース領域、ｎ+ ドレイン領域と、ｐベース領域の表面に
形成されたゲート絶縁膜と、そのゲート絶縁膜上に設け
られたゲート電極と、電流を流す二つの主電極とを有
し、前記ゲート電極に正電圧を印加してゲート絶縁膜の
下方のｐベース領域の表面層に誘起された反転層の電子
濃度を制御することにより主電極間の電流を制御する炭
化けい素ｎチャネルＭＯＳ半導体素子において、ｐベー
ス領域とゲート絶縁膜との界面近傍において実効的なア
クセプタ濃度が１×１０13〜１×１０16ｃｍ-3の範囲に
あることを特徴とする炭化けい素ｎチャネルＭＯＳ半導
体素子。 - 【請求項２】半導体とゲート絶縁膜との界面近傍より内
部の不純物濃度を高くしたことを特徴とする請求項１記
載の炭化けい素ｎチャネルＭＯＳ半導体素子。 - 【請求項３】炭化けい素からなるｐベース領域、ｎ+ ソ
ース領域、ｎ+ ドレイン領域と、ｐベース領域の表面に
形成されたゲート絶縁膜と、そのゲート絶縁膜上に設け
られたゲート電極と、電流を流す二つの主電極とを有
し、前記ゲート電極に正電圧を印加してゲート絶縁膜の
下方のｐベース領域の表面層に誘起された反転層の電子
濃度を制御することにより主電極間の電流を制御する炭
化けい素ｎチャネルＭＯＳ半導体素子において、ｐベー
ス領域の表面層に導入されたドナー不純物の単位面積当
たりの総量ｘが、 １×１０11ｃｍ-2＜ｘ＜５ＱB ／ｑ ＱB ＝（４ε0 εS ΦB ＮA ）1/2 （ただし、ε0 は真空の誘電率、εS は炭化けい素の比
誘電率、ΦB は炭化けい素の真性フェルミレベルとフェ
ルミレベル間のエネルギー差、ＮA はドナーイオン注入
前のｐベース領域のアクセプタ濃度、ｑは素電荷であ
る）なる範囲にあることを特徴とする炭化けい素ｎチャ
ネルＭＯＳ半導体素子。 - 【請求項４】導入したドナー不純物が窒素またはリンで
あることを特徴とする請求項３記載の炭化けい素ｎチャ
ネルＭＯＳ半導体素子。 - 【請求項５】炭化けい素からなるｐベース領域、ｎ+ ソ
ース領域、ｎ+ ドレイン領域と、ｐベース領域の表面に
形成されたゲート絶縁膜と、そのゲート絶縁膜上に設け
られたゲート電極と、電流を流す二つの主電極とを有
し、ｐベース領域とゲート絶縁膜との界面近傍において
実効的なアクセプタ濃度が１×１０13〜１×１０16ｃｍ
-3の範囲にあり、前記ゲート電極に正電圧を印加してゲ
ート絶縁膜の下方のｐベース領域の表面層に誘起された
反転層の電子濃度を制御することにより主電極間の電流
を制御する炭化けい素ｎチャネルＭＯＳ半導体素子の製
造方法であって、前記ｐベース領域をイオン注入により
形成し、加速電圧とドーズ量の制御によって表面近傍の
アクセプタ濃度が内部よりも低くなるようにしたことを
特徴とする炭化けい素ｎチャネルＭＯＳ半導体素子の製
造方法。 - 【請求項６】炭化けい素からなるｐベース領域、ｎ+ ソ
ース領域、ｎ+ ドレイン領域と、ｐベース領域の表面に
形成されたゲート絶縁膜と、そのゲート絶縁膜上に設け
られたゲート電極と、電流を流す二つの主電極とを有
し、ｐベース領域とゲート絶縁膜との界面近傍において
実効的なアクセプタ濃度が１×１０13〜１×１０16ｃｍ
-3の範囲にあり、前記ゲート電極に正電圧を印加してゲ
ート絶縁膜の下方のｐベース領域の表面層に誘起された
反転層の電子濃度を制御することにより主電極間の電流
を制御する炭化けい素ｎチャネルＭＯＳ半導体素子の製
造方法であって、ｐベース領域の表面層にゼロバイアス
時に空乏化しないｎ型領域を形成しない量のドナー不純
物をイオン注入することによって、表面近傍の実効的な
アクセプタ濃度が内部よりも低くなるようにすることを
特徴とする炭化けい素ｎチャネルＭＯＳ半導体素子の製
造方法。 - 【請求項７】ｐベース領域の表面層に、ドーズ量ｘが １×１０11ｃｍ-2＜ｘ＜５ＱB ／ｑ ＱB ＝（４ε0 εS ΦB ＮA ）1/2 （ただし、ε0 は真空の誘電率、εS は炭化けい素の比
誘電率、ΦB は炭化けい素の真性フェルミレベルとフェ
ルミレベル間のエネルギー差、ＮA はドナーイオン注入
前のｐベース領域のアクセプタ濃度、ｑは素電荷であ
る）なる範囲のドナー不純物をイオン注入することを特
徴とする請求項６に記載の炭化けい素ｎチャネルＭＯＳ
半導体素子の製造方法。 - 【請求項８】ドナー不純物が窒素またはリンであること
を特徴とする請求項６または７に記載の炭化けい素ｎチ
ャネルＭＯＳ半導体素子の製造方法。 - 【請求項９】イオン注入した不純物を活性化する熱処理
工程を実施することを特徴とする請求項５ないし８のい
ずれかに記載の炭化けい素ｎチャネルＭＯＳ半導体素子
の製造方法。 - 【請求項１０】熱処理工程を１０００〜１５００℃の温
度でおこなうことを特徴とする請求項９記載の炭化けい
素ｎチャネルＭＯＳ半導体素子の製造方法。 - 【請求項１１】炭化けい素からなるｐベース領域、ｎ+
ソース領域、ｎ+ ドレイン領域と、ｐベース領域の表面
に形成されたゲート絶縁膜と、そのゲート絶縁膜上に設
けられたゲート電極と、電流を流す二つの主電極とを有
し、ｐベース領域とゲート絶縁膜との界面近傍において
実効的なアクセプタ濃度が１×１０13〜１×１０16ｃｍ
-3の範囲にあり、前記ゲート電極に正電圧を印加してゲ
ート絶縁膜の下方のｐベース領域の表面層に誘起された
反転層の電子濃度を制御することにより主電極間の電流
を制御する炭化けい素ｎチャネルＭＯＳ半導体素子の製
造方法であって、エピタキシャル成長によって表面近傍
のアクセプタ濃度が内部よりも低くなるようにしたこと
を特徴とする炭化けい素ｎチャネルＭＯＳ半導体素子の
製造方法。
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