JP3435897B2 - Plasma etching method - Google Patents
Plasma etching methodInfo
- Publication number
- JP3435897B2 JP3435897B2 JP13067795A JP13067795A JP3435897B2 JP 3435897 B2 JP3435897 B2 JP 3435897B2 JP 13067795 A JP13067795 A JP 13067795A JP 13067795 A JP13067795 A JP 13067795A JP 3435897 B2 JP3435897 B2 JP 3435897B2
- Authority
- JP
- Japan
- Prior art keywords
- resist mask
- layer
- etched
- plasma etching
- pattern width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Drying Of Semiconductors (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は半導体装置の製造分野等
で用られるプラズマエッチング方法に関し、さらに詳し
くは、断面形状が逆テーパ形状のレジストマスクを用い
て被エッチング層をパターニングする際の、形状制御性
を高めたプラズマエッチング方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma etching method used in the field of manufacturing semiconductor devices and the like, and more specifically, it is used for patterning a layer to be etched using a resist mask having an inversely tapered cross section. The present invention relates to a plasma etching method with improved controllability.
【0002】[0002]
【従来の技術】LSI等の半導体装置のデザインルール
がハーフミクロンからクォータミクロンのレベルへと微
細化されるに従い、半導体装置の製造工程においては微
細なデザインルールに忠実なパターニングが可能なリソ
グラフィやプラズマエッチング技術が求められている。
このうちリソグラフィの分野においては、ステッパの露
光光源としてKrFエキシマレーザ光(248nm)等
の短波長光源を採用することにより、従来からの超高圧
Hgランプによるg線(436nm)やi線(365n
m)を光源として用いる場合よりは、比較的容易に高解
像度が得られ、0.25μm以下程度のパターン幅を有
するレジストマスクを形成することは可能である。2. Description of the Related Art As semiconductor device design rules such as LSI are miniaturized from a level of half micron to quarter micron, lithography and plasma capable of faithful patterning to fine design rules in the manufacturing process of semiconductor devices. Etching technology is required.
Among them, in the field of lithography, by adopting a short-wavelength light source such as KrF excimer laser light (248 nm) as an exposure light source of a stepper, g-line (436 nm) or i-line (365 n) by a conventional ultra-high pressure Hg lamp is adopted.
m) is used as a light source, a high resolution can be obtained relatively easily, and it is possible to form a resist mask having a pattern width of about 0.25 μm or less.
【0003】エキシマレーザリソグラフィにおいては、
エキシマレーザ光の波長域に吸収の少ないノボラック樹
脂等をベース樹脂とし、これに同じく光吸収の少ない光
酸発生剤および酸架橋剤を加えた3成分系のネガ型化学
増幅系レジストが用いられる。ネガ型レジストは、露光
された領域が架橋反応によりアルカリ性の現像液に不溶
化し、レジストマスクとして残存するタイプのレジスト
である。In excimer laser lithography,
A three-component negative chemically amplified resist is used, which uses a novolak resin or the like that has little absorption in the wavelength range of excimer laser light as a base resin, and also adds a photoacid generator and an acid crosslinking agent that have little light absorption to the base resin. A negative resist is a type of resist in which an exposed region is insoluble in an alkaline developer due to a crosslinking reaction and remains as a resist mask.
【0004】[0004]
【発明が解決しようとする課題】このネガ型化学増幅系
レジストは露光光の強度分布の影響を受けやすく、露光
領域の表面に近いほど架橋反応が進み難溶解性を示す。
このため、現像後には露光光強度が大である上部のパタ
ーン幅が、露光光強度が小である下部のパターン幅より
広く形成されることにより、傾斜側壁部を有するレジス
トマスク形状、いわゆる逆テーパ形状となる場合があ
る。かかる逆テーパ形状の微細幅のレジストマスクによ
り、被エッチング層をプラズマエッチングする場合に、
以下のような問題が生じることが明らかとなった。この
問題を図3および図4を参照して説明する。This negative type chemically amplified resist is easily affected by the intensity distribution of exposure light, and the closer it is to the surface of the exposure region, the more the crosslinking reaction proceeds and the less soluble it is.
Therefore, after development, the upper pattern width having high exposure light intensity is formed wider than the lower pattern width having low exposure light intensity. It may be shaped. With such a reverse-tapered fine-width resist mask, when the layer to be etched is plasma-etched,
It became clear that the following problems occur. This problem will be described with reference to FIGS.
【0005】図3(a)〜(d)は逆テーパ形状のレジ
ストマスクにより、被エッチング層をパターニングする
場合の問題点を示す概略断面図である。被エッチング層
としては、最小デザインルールが適用されるゲート電極
形成用の高融点金属ポリサイド層を例にとり、これをC
l2 /O2 混合ガスを用いてプラズマエッチングする場
合を例にとる。FIGS. 3A to 3D are schematic sectional views showing problems in patterning a layer to be etched with a resist mask having an inverse taper shape. As a layer to be etched, a refractory metal polycide layer for forming a gate electrode to which the minimum design rule is applied is taken as an example, and this is a C layer.
The case of plasma etching using a mixed gas of l 2 / O 2 will be taken as an example.
【0006】まず図3(a)に示すように、半導体基板
1上にゲート酸化膜2、多結晶シリコン層3およびWS
ix 等の高融点金属シリサイド層4を順次形成し、さら
にゲート電極パターニング用のレジストマスク5を形成
する。レジストマスク5は逆テーパ形状となっている。First, as shown in FIG. 3A, a gate oxide film 2, a polycrystalline silicon layer 3 and a WS are formed on a semiconductor substrate 1.
A refractory metal silicide layer 4 such as i x is sequentially formed, and a resist mask 5 for patterning the gate electrode is further formed. The resist mask 5 has an inverse taper shape.
【0007】図3(a)に示す被エッチング基板を、C
l2 /O2 混合ガスを用いてプラズマエッチングする
と、上層の高融点金属シリサイド層4は反応生成物とし
て蒸気圧の大きいオキシ塩化物であるWOx Cly を形
成し、このWOx Cly がイオン入射にアシストされて
脱離する形でパターニングが進行する。しかしながら、
逆テーパ形状のレジストマスク5の傾斜側壁部下面近傍
の被エッチング層表面では、イオン入射が少なく、ある
いは全くイオン入射がない。このため、イオン入射の陰
となる傾斜側壁部には、被エッチング層から脱離した反
応生成物が再堆積し、反応生成物による側壁堆積膜7が
形成される。この状態を図3(b)に示す。The substrate to be etched shown in FIG.
When plasma etching is performed using an l 2 / O 2 mixed gas, the upper refractory metal silicide layer 4 forms WO x Cl y , which is an oxychloride having a large vapor pressure, as a reaction product, and this WO x Cl y is Patterning proceeds in the form of being desorbed by being assisted by ion incidence. However,
On the surface of the layer to be etched in the vicinity of the lower surface of the inclined side wall of the resist mask 5 having the inverse taper shape, there is little or no ion incidence. Therefore, the reaction product desorbed from the layer to be etched is redeposited on the inclined side wall portion which is behind the ion incidence, and the side wall deposition film 7 is formed by the reaction product. This state is shown in FIG.
【0008】この反応生成物による側壁堆積膜7はその
幅を拡げて成長する場合があり、特に混合ガス中のO2
の混合比が不足する場合には、蒸気圧の小さいWClx
の生成が優勢となり、このWClx も反応生成物による
側壁堆積膜7の形成に加わるので、反応生成物による側
壁堆積膜7の幅方向の成長が助長される。すなわち、レ
ジストマスク5のパターン幅が拡がった状態となり、高
融点金属ポリサイド層パターンに寸法変換差が発生す
る。なお、CRC Handbook of Chem
istry and Phisics 75th.Ed
ition(1994、CRC Press)によれ
ば、WOCl4 およびWCl5 、WCl6 の沸点は、次
の値が報告されている。
WOCl4 227.5℃
WCl5 275.6℃
WCl6 346.7℃
これら沸点のデータからも、WClx 系の反応生成物は
WOx Cly 系の反応生成物に比して被エッチング層表
面からの脱離が困難であることが明らかである。高融点
金属シリサイド層をCl2 /O2 系混合ガスによるプラ
ズマエッチングする際の機構に関しては、例えば、19
94マイクロプロセスコンファレンス予稿集、p22
8、講演番号pF4に報告がある。The side wall deposited film 7 formed by this reaction product may grow while expanding its width. In particular, O 2 in the mixed gas is grown.
When the mixing ratio of WCl x is insufficient, WCl x with a low vapor pressure
Is predominant, and this WCl x also participates in the formation of the side wall deposited film 7 by the reaction product, so that the growth of the side wall deposited film 7 in the width direction by the reaction product is promoted. That is, the pattern width of the resist mask 5 is widened, and a dimensional conversion difference occurs in the refractory metal polycide layer pattern. In addition, CRC Handbook of Chem
istry and Physics 75th. Ed
According to the Ition (1994, CRC Press), the following values are reported for the boiling points of WOCl 4, WCl 5 and WCl 6 . WOCl 4 227.5 ° C. WCl 5 275.6 ° C. WCl 6 346.7 ° C. From these boiling point data as well, the WCl x- based reaction product has a surface to be etched compared to the WO x Cl y- based reaction product. Clearly, it is difficult to dissociate. Regarding the mechanism for plasma etching the refractory metal silicide layer with a Cl 2 / O 2 mixed gas, for example, 19
Proceedings of 94 Micro Process Conference, p22
8. There is a report on the lecture number pF4.
【0009】反応生成物による側壁堆積膜7は、レジス
トマスク5をアッシングした後も図3(c)に示すよう
に残渣となって残る。この反応生成物による側壁堆積膜
7による残渣は、矩形形状または順テーパ形状を持つレ
ジストマスクによりプラズマエッチングを施した場合に
生じる側壁堆積膜に比較すれば厚い。したがって、希フ
ッ酸水溶液等で反応生成物による側壁堆積膜7による残
渣を除去するウェト処理の時間に長時間を要し、下地の
ゲート酸化膜もこのウェト処理でエッチングが進み、ゲ
ート酸化膜のダメージ部2aが発生するため、ゲート酸
化膜の膜厚管理に支障をきたすこととなる。この状態を
図3(d)に示す。The sidewall deposition film 7 formed by the reaction product remains as a residue as shown in FIG. 3C even after the resist mask 5 is ashed. The residue of the side wall deposited film 7 due to this reaction product is thicker than the side wall deposited film generated when plasma etching is performed using a resist mask having a rectangular shape or a forward tapered shape. Therefore, it takes a long time for the wet process for removing the residue of the sidewall deposition film 7 due to the reaction product with a dilute hydrofluoric acid solution, and the underlying gate oxide film is also etched by this wet process, so that the gate oxide film Since the damaged portion 2a is generated, the control of the film thickness of the gate oxide film is hindered. This state is shown in FIG.
【0010】また別の問題として、ローディング効果に
よるゲート電極幅の不均一性の問題がある。この問題を
図4(a)〜(b)を参照して説明する。図4(a)は
MOSトランジスタが密に形成されたメモリセル領域の
複数のゲート電極を、また図4(b)は単体のMOSト
ランジスタが形成された周辺回路領域のゲート電極のプ
ラズマエッチングが終了した状態を示す概略断面図であ
る。図4(a)に示されるように、ゲート電極がL/S
の連続パターンとして存在している場合には、プラズマ
エッチングによる単位面積あたりの反応生成物量は少量
であるので、反応生成物による側壁堆積膜7の付着量は
少なく、寸法変換差も小さい。一方ゲート電極が孤立パ
ターンとして存在する場合にはこの逆で、側壁堆積膜7
の付着量は多く、厚く堆積し、寸法変換差は大きい。し
たがって、同一の半導体チップ内でゲート電極の寸法変
換差の値が変動する問題が発生する。Another problem is the nonuniformity of the gate electrode width due to the loading effect. This problem will be described with reference to FIGS. 4A shows a plurality of gate electrodes in the memory cell region in which the MOS transistors are densely formed, and FIG. 4B shows plasma etching of the gate electrodes in the peripheral circuit region in which a single MOS transistor is formed. It is a schematic sectional drawing which shows the said state. As shown in FIG. 4A, the gate electrode is L / S.
When it exists as a continuous pattern, the amount of the reaction product per unit area by the plasma etching is small, so that the amount of the side wall deposition film 7 attached by the reaction product is small and the difference in size conversion is small. On the other hand, when the gate electrode exists as an isolated pattern, the opposite is true, and the side wall deposition film 7
Has a large adhesion amount, is thickly deposited, and has a large dimensional conversion difference. Therefore, there arises a problem that the value of the dimensional conversion difference of the gate electrode varies within the same semiconductor chip.
【0011】本発明は、上述したいわゆる逆テーパ形状
のレジストマスクを用いた微細幅のプラズマエッチング
方法において、被エッチング層の種類にかかわらず、寸
法変換差やローディング効果の発生のない、加工形状の
制御性に優れたプラズマエッチング方法を提供すること
を目的とする。The present invention is a plasma etching method of a fine width using a resist mask having a so-called inverse taper shape as described above, which does not cause a dimensional conversion difference or a loading effect regardless of the kind of the layer to be etched and has a processed shape. It is an object to provide a plasma etching method having excellent controllability.
【0012】[0012]
【課題を解決するための手段】本発明のプラズマエッチ
ング方法は、上述の課題を解決するために提案するもの
である。すなわち、上部のパターン幅が下部のパターン
幅より広く形成されることにより、傾斜側壁部を有する
レジストマスクを用いて被エッチング層をパターニング
するプラズマエッチング方法において、上部のパターン
幅を目標値のパターン幅より広く設定しておき、この逆
テーパ形状のレジストマスク上部の肩部分をArとO 2
の混合ガスによりスパッタリング除去して目標値のパタ
ーン幅に狭めるとともに、スパッタリング生成物の一部
をそのままあるいは再結合させて炭素系ポリマとし、該
炭素系ポリマを前記傾斜側壁部に再堆積することによ
り、傾斜側壁部を被エッチング層に対し略垂直形状に整
形することで、レジストマスクの実質的なパターン幅を
前記目標値のパターン幅にした後、この整形された略矩
形状のレジストマスクを用いて、被エッチング層を前記
目標値のパターン幅にパターニングすることを特徴とす
るものである。The plasma etching method of the present invention is proposed to solve the above-mentioned problems. That is, in the plasma etching method in which the upper pattern width is formed wider than the lower pattern width to pattern the layer to be etched by using the resist mask having the inclined sidewall portion, the upper pattern width is set to the target pattern width. The width is set wider, and the shoulder portion above the resist mask having the inverse taper shape is made of Ar and O 2
The target value pattern is obtained by removing the sputtering by the mixed gas of
Part of sputtering product
As it is or by recombining to form a carbon-based polymer, and by redepositing the carbon-based polymer on the inclined sidewall portion, the inclined sidewall portion is shaped into a shape substantially vertical to the layer to be etched, After the substantial pattern width of the resist mask is set to the pattern width of the target value, the layer to be etched is patterned to the pattern width of the target value by using the shaped rectangular resist mask. To do.
【0013】レジストマスクは、化学増幅系レジストに
より形成されたものである場合に本発明を好適に用いる
ことが可能である。The present invention can be preferably used when the resist mask is formed of a chemically amplified resist.
【0014】[0014]
【作用】被エッチング層の寸法変換差は、レジストマス
クが逆テーパ形状に形成され、傾斜側壁部が存在するこ
とにより発生する。そこで本発明では、被エッチング層
のパターニングに先立ち、レジストマスク上部の張り出
し部分を除去し、この除去分をイオン入射の少ない傾斜
側壁部の凹部に再堆積して、逆テーパ形状を略矩形形状
あるいは弱い順テーパ形状に整形することにより、上述
した寸法変換差やローディング効果の問題点を解決して
いる。この場合、傾斜側壁部に堆積する材料はレジスト
マスクのスパッタリング生成物である炭素系ポリマであ
るので、その堆積量はレジストマスクのパターン密度に
影響されない。またプラズマエッチング終了後にはレジ
ストマスクと同時にアッシング除去することが可能であ
り、希フッ酸水溶液等のウェット処理の必要はないか、
あるいは極く短時間でよいので、ゲート酸化膜の膜減り
やダメージの虞れはない。The difference in dimensional conversion of the layer to be etched occurs due to the resist mask having an inversely tapered shape and the presence of the inclined side wall. Therefore, in the present invention, prior to the patterning of the layer to be etched, the overhanging portion on the resist mask is removed, and the removed portion is redeposited in the concave portion of the inclined side wall portion where the ion incidence is small, and the inverse taper shape is changed to a substantially rectangular shape or By shaping into a weak forward taper shape, the problems of the dimensional conversion difference and the loading effect described above are solved. In this case, since the material deposited on the inclined side wall portion is a carbon-based polymer which is a sputtering product of the resist mask, the deposition amount is not affected by the pattern density of the resist mask. After the plasma etching, it is possible to remove the ashing at the same time as the resist mask.
Alternatively, since it is only necessary for a very short time, there is no fear that the gate oxide film will be reduced or damaged.
【0015】なお本発明に類似の技術として、本出願人
が先に出願した特開平5−3181号公報に開示した技
術がある。これは同じく逆テーパ形状のレジストマスク
の傾斜側壁部を、エッチングガスのプラズマからの反応
生成物を堆積して形状修正をおこなうものである。した
がって、エッチングガス種として、反応生成物の堆積が
可能なガス種に限定される点と、堆積した反応生成物が
O2 プラズマアッシングで除去できない場合にはゲート
酸化膜の膜減りの懸念が残る点において、なお改善の余
地があった。本発明は、これらの懸念をも一掃するプラ
ズマエッチング方法の提供が可能となる。As a technique similar to the present invention, there is a technique disclosed in Japanese Patent Laid-Open No. 5-3181 filed by the present applicant earlier. This is to correct the shape by depositing a reaction product from the plasma of the etching gas on the inclined side wall portion of the reverse taper-shaped resist mask. Therefore, the etching gas species are limited to those capable of depositing reaction products, and there is a concern that the gate oxide film may be reduced if the deposited reaction products cannot be removed by O 2 plasma ashing. In terms of points, there was still room for improvement. The present invention can provide a plasma etching method that eliminates these concerns.
【0016】[0016]
【実施例】以下本発明の具体的実施例につき添付図面を
参照して説明する。なお実施例で参照する図面中、従来
例の説明に供した図3および図4における構成部分と同
様の構成部分には、同じ参照符号を付与するものとす
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Specific embodiments of the present invention will be described below with reference to the accompanying drawings. In the drawings referred to in the embodiments, the same reference numerals are given to the same components as those in FIGS. 3 and 4 used in the description of the conventional example.
【0017】実施例1
本実施例は逆テーパ形状のレジストマスクにより高融点
金属ポリサイド層をプラズマエッチングし、ゲート電極
およびゲート電極から延在する配線を形成した例であ
り、これを図1(a)〜(d)を参照して説明する。Example 1 This example is an example in which a refractory metal polycide layer is plasma-etched by an inverse taper-shaped resist mask to form a gate electrode and a wiring extending from the gate electrode. This is shown in FIG. )-(D).
【0018】本実施例で採用した図1(a)に示す被エ
ッチング基板は基本的には従来例で説明した図3(a)
に示すものと同様である。すなわち、シリコン等の半導
体基板1上に熱酸化によりゲート酸化膜2を10nm形
成し、続けて減圧CVDにより不純物を含む多結晶シリ
コン層3、WSix からなる高融点金属シリサイド層4
を各70nmの厚さに形成し、高融点金属ポリサイド層
を形成する。各材料層の厚さは単なる例示である。高融
点金属ポリサイド層上に、ネガ型化学増幅系レジストで
あるSAL−601(シプレー社製)をスピンコートし
て1μm厚のレジスト層を形成し、ここにKrFエキシ
マレーザステッパにより選択露光してポストベークおよ
びアルカリ現像処理を経てレジストマスク5を形成し
た。The substrate to be etched shown in FIG. 1 (a) employed in this embodiment is basically the same as that of the conventional example shown in FIG. 3 (a).
Is the same as that shown in. That is, a gate oxide film 2 having a thickness of 10 nm is formed on a semiconductor substrate 1 made of silicon or the like by thermal oxidation, and subsequently, a polycrystalline silicon layer 3 containing impurities and a refractory metal silicide layer 4 made of WSi x are formed by low pressure CVD.
To a thickness of 70 nm to form a refractory metal polycide layer. The thickness of each material layer is merely exemplary. A negative chemically amplified resist SAL-601 (manufactured by Shipley) is spin-coated on the refractory metal polycide layer to form a resist layer having a thickness of 1 μm, and the resist layer is selectively exposed by a KrF excimer laser stepper to post it. A resist mask 5 was formed through baking and alkali development treatment.
【0019】このレジストマスク5は、ネガ型化学増幅
系レジスト特有の逆テーパ形状を示し、傾斜側壁部を有
している。レジストマスク5のパターン幅は上部の最大
幅部分で0.23μm、下部の最小幅部分で0.18μ
mであった。The resist mask 5 has an inverse taper shape peculiar to a negative type chemically amplified resist and has an inclined side wall portion. The pattern width of the resist mask 5 is 0.23 μm at the uppermost width portion and 0.18 μm at the lowermost width portion.
It was m.
【0020】図1(a)に示す被エッチング基板を例え
ば基板バイアス印加型ECRプラズマエッチング装置の
基板ステージ上にセットし、まず下記条件によりレジス
トマスク5にスパッタリング処理を加える。
Ar 50 sccm
O2 5 sccm
ガス圧力 0.4 Pa
マイクロ波電力 850 W(2.45GHz)
基板バイアス 40 W(2MHz)
基板温度 0 ℃
本スパッタリング工程により、レジストマスク5上部、
特にテーパ状に張り出した肩部分がスパッタリングさ
れ、レジストあるいはその分解物が放出される。これら
スパッタリング生成物の一部は、そのままあるいは再結
合し、レジストマスク5の傾斜側壁部に炭素系ポリマに
よる側壁堆積膜6となって再堆積する。この結果、レジ
ストマスク5の傾斜側壁部は被エッチング層に対して略
垂直形状または垂直に近い順テーパ形状に整形される。
整形後のレジストマスク5のパターン幅は、炭素系ポリ
マによる側壁堆積膜6の厚さこみの幅、すなわちレジス
トマスク5の実質的なパターン幅として、目標値の0.
20μmであった。この状態を図1(b)に示す。レジ
ストマスク5の実質的な形状は、上部肩部分がスパッタ
リングにより除去されラウンド形状となっている他は、
略矩形形状である。このラウンド部分は、被エッチング
層のエッチング形状に影響を与えるものではない。The substrate to be etched shown in FIG. 1A is set on the substrate stage of, for example, a substrate bias application type ECR plasma etching apparatus, and the resist mask 5 is first subjected to a sputtering process under the following conditions. Ar 50 sccm O 2 5 sccm Gas pressure 0.4 Pa Microwave power 850 W (2.45 GHz) Substrate bias 40 W (2 MHz) Substrate temperature 0 ° C. The upper portion of the resist mask 5 by the sputtering process.
Particularly, the shoulder portion protruding in a taper shape is sputtered, and the resist or its decomposition product is released. Some of these sputtering products are directly or recombined and redeposited on the inclined sidewall portion of the resist mask 5 as a sidewall deposition film 6 made of a carbon-based polymer. As a result, the inclined side wall portion of the resist mask 5 is shaped into a substantially vertical shape or a nearly vertical forward tapered shape with respect to the layer to be etched.
The pattern width of the resist mask 5 after the shaping is set to a target value of 0. 0 as the width of the thickness of the side wall deposited film 6 made of a carbon-based polymer, that is, the substantial pattern width of the resist mask 5.
It was 20 μm. This state is shown in FIG. The substantial shape of the resist mask 5 is round except that the upper shoulder portion is removed by sputtering.
It has a substantially rectangular shape. This round portion does not affect the etching shape of the layer to be etched.
【0021】本スパッタリング工程において、炭素系ポ
リマによる側壁堆積膜6の堆積が過剰となり、整形後の
レジストマスク5の実質的なパターン幅が目標値より大
きくなる場合も考えられる。かかる場合には、基板バイ
アスやスパッタリング時間の制御によりレジストマスク
のスパッタリング量を減らすか、あるいはO2 ガスの混
合比を高めて燃焼反応により炭素系ポリマの堆積量を減
らす等の手段を採用すればよい。In the present sputtering process, it may be possible that the side wall deposition film 6 is excessively deposited by the carbon-based polymer and the substantial pattern width of the resist mask 5 after shaping becomes larger than the target value. In such a case, a means such as reducing the sputtering amount of the resist mask by controlling the substrate bias or the sputtering time or increasing the mixing ratio of O 2 gas to reduce the deposition amount of the carbon-based polymer by the combustion reaction can be adopted. Good.
【0022】つぎに形状整形したレジストマスク5を用
いて、高融点金属シリサイド層4および多結晶シリコン
層3からなる高融点金属ポリサイド層を下記プラズマエ
ッチング条件により異方性加工する。
Cl2 75 sccm
O2 6 sccm
ガス圧力 0.4 Pa
マイクロ波電力 850 W(2.45GHz)
基板バイアス 80 W(2MHz)
基板温度 20 ℃
本エッチング工程では、WSix からなる高融点金属シ
リサイド層4は先述したように反応生成物としてWOx
Cly を形成し、これがCl+ 等のイオン入射エネルギ
にアシストされる機構でパターニングが進む。多結晶シ
リコン層3の反応生成物は主としてSiClx である。
いずれの被エッチング層の場合も、整形されたレジスト
マスク5にはイオン入射の陰となる傾斜側壁部が存在し
ないので、レジストマスク側壁へのエッチング反応生成
物の過剰な堆積は起こらない。したがって、形成される
高融点金属ポリサイド電極には寸法変換差が発生せず、
目標とする0.20μmのパターン幅に異方性加工され
た。この状態を図1(c)に示す。Next, using the resist mask 5 having a shaped shape, the refractory metal polycide layer composed of the refractory metal silicide layer 4 and the polycrystalline silicon layer 3 is anisotropically processed under the following plasma etching conditions. Cl 2 75 sccm O 2 6 sccm Gas pressure 0.4 Pa Microwave power 850 W (2.45 GHz) Substrate bias 80 W (2 MHz) Substrate temperature 20 ° C. In this etching step, the refractory metal silicide layer 4 made of WSi x is used. As described above, WO x is used as a reaction product.
Patterning proceeds by a mechanism in which Cl y is formed and this is assisted by the incident energy of ions such as Cl + . The reaction product of the polycrystalline silicon layer 3 is mainly SiCl x .
In any of the layers to be etched, since the shaped resist mask 5 does not have an inclined side wall that is a shadow of ion incidence, excessive deposition of etching reaction products on the side walls of the resist mask does not occur. Therefore, the dimensional conversion difference does not occur in the formed high melting point metal polycide electrode,
Anisotropic processing was performed to a target pattern width of 0.20 μm. This state is shown in FIG.
【0023】プラズマエッチング終了後、通常のアッシ
ング条件によりレジストマスク5および炭素系ポリマに
よる側壁堆積膜6ともに容易に除去することが可能であ
る。また、WClx 等のエッチング反応生成物がパター
ン側面に薄く堆積している場合には、希フッ酸水溶液等
で極く短時間に除去できるので、ゲート酸化膜2に膜減
りやダメージが発生することもない。After the plasma etching is completed, it is possible to easily remove both the resist mask 5 and the side wall deposited film 6 made of carbon-based polymer under normal ashing conditions. Further, when the etching reaction product such as WCl x is thinly deposited on the side surface of the pattern, it can be removed in a very short time with a dilute hydrofluoric acid solution or the like, so that the gate oxide film 2 is reduced or damaged. Nothing.
【0024】本実施例によれば、微細幅の逆テーパ形状
のレジストマスクをArによりスパッタリングして形状
整形した後、高融点金属ポリサイド層をプラズマエッチ
ングすることにより、寸法変換差やローディング効果の
ないゲート電極の異方性パターニングが可能となった。According to this embodiment, a resist mask having a fine width and an inverse taper shape is sputtered with Ar to shape the shape, and then the refractory metal polycide layer is plasma-etched. Anisotropic patterning of the gate electrode has become possible.
【0025】実施例2
本実施例は逆テーパ形状のレジストマスクによりAl系
金属層を含む積層構造をプラズマエッチングしてAl系
金属配線を形成した例であり、これを図2(a)〜
(d)を参照して説明する。Embodiment 2 This embodiment is an example in which an Al-based metal wiring is formed by plasma-etching a laminated structure including an Al-based metal layer using a resist mask having an inverse taper shape. This is shown in FIG.
This will be described with reference to (d).
【0026】図2(a)に示す被エッチング基板は、S
iO2 等による層間絶縁膜8上にスパッタリングおよび
反応性スパッタリングにより、Ti層およびTiN層か
らなる密着層兼バリアメタル層9、Al−1%Si合金
からなるAl系金属層10、TiN層からなる反射防止
層11およびレジストマスク5がこの順に順次形成され
たものである。各層の厚さは一例としてTi層が10n
m、TiN層が40nm、Al系金属層10が350n
mそして反射防止層11は25nmである。またレジス
トマスク5は実施例1と同様にネガ型化学増幅系レジス
トであるSAL−601(シプレー社製)をスピンコー
トして1μm厚のレジスト層を形成し、ここにKrFエ
キシマレーザステッパにより選択露光してポストベーク
およびアルカリ現像処理を経て形成したものである。The substrate to be etched shown in FIG. 2A is S
On the inter-layer insulating film 8 of iO 2 or the like, by sputtering and reactive sputtering, an adhesion layer / barrier metal layer 9 composed of a Ti layer and a TiN layer, an Al-based metal layer 10 composed of an Al-1% Si alloy, and a TiN layer. The antireflection layer 11 and the resist mask 5 are sequentially formed in this order. The thickness of each layer is, for example, 10 n for the Ti layer.
m, TiN layer 40 nm, Al-based metal layer 10 350 n
and the antireflection layer 11 has a thickness of 25 nm. The resist mask 5 was spin-coated with a negative type chemically amplified resist SAL-601 (manufactured by Shipley Co., Ltd.) in the same manner as in Example 1 to form a resist layer having a thickness of 1 μm, which was selectively exposed by a KrF excimer laser stepper. Then, it is formed through post-baking and alkali development.
【0027】このレジストマスク5は、ネガ型化学増幅
系レジスト特有の逆テーパ形状を示し、傾斜側壁部を有
している。レジストマスク5のパターン幅は上部の最大
幅部分で0.23μm、下部の最小幅部分で0.18μ
mであった。The resist mask 5 has an inverse taper shape peculiar to a negative type chemically amplified resist and has an inclined side wall portion. The pattern width of the resist mask 5 is 0.23 μm at the uppermost width portion and 0.18 μm at the lowermost width portion.
It was m.
【0028】図2(a)に示す被エッチング基板を例え
ば基板バイアス印加型ECRプラズマエッチング装置の
基板ステージ上にセットし、まず下記条件によりレジス
トマスク5にスパッタリング処理を加える。
Ar 50 sccm
O2 5 sccm
ガス圧力 0.4 Pa
マイクロ波電力 850 W(2.45GHz)
基板バイアス 40 W(2MHz)
基板温度 0 ℃
本スパッタリング工程により、レジストマスク5上部、
特にテーパ状に張り出した肩部分がスパッタリングさ
れ、レジストあるいはその分解物が放出される。これら
スパッタリング生成物の一部は、そのままあるいは再結
合し、レジストマスク5の傾斜側壁部に炭素系ポリマに
よる側壁堆積膜6となって再堆積する。この結果、レジ
ストマスク5の傾斜側壁部は被エッチング層に対して略
垂直形状または垂直に近い順テーパ形状に整形される。
整形後のレジストマスク5のパターン幅は、炭素系ポリ
マによる側壁堆積膜6の厚さこみの幅、すなわちレジス
トマスク5の実質的なパターン幅として、目標値の0.
20μmであった。この状態を図1(b)に示す。The substrate to be etched shown in FIG. 2A is set on the substrate stage of, for example, a substrate bias application type ECR plasma etching apparatus, and the resist mask 5 is first subjected to a sputtering process under the following conditions. Ar 50 sccm O 2 5 sccm Gas pressure 0.4 Pa Microwave power 850 W (2.45 GHz) Substrate bias 40 W (2 MHz) Substrate temperature 0 ° C. The upper portion of the resist mask 5 by the sputtering process.
Particularly, the shoulder portion protruding in a taper shape is sputtered, and the resist or its decomposition product is released. Some of these sputtering products are directly or recombined and redeposited on the inclined sidewall portion of the resist mask 5 as a sidewall deposition film 6 made of a carbon-based polymer. As a result, the inclined side wall portion of the resist mask 5 is shaped into a substantially vertical shape or a nearly vertical forward tapered shape with respect to the layer to be etched.
The pattern width of the resist mask 5 after the shaping is set to a target value of 0. 0 as the width of the thickness of the side wall deposited film 6 made of a carbon-based polymer, that is, the substantial pattern width of the resist mask 5.
It was 20 μm. This state is shown in FIG.
【0029】本スパッタリング工程において、炭素系ポ
リマによる側壁堆積膜6の堆積が過剰となり、整形後の
レジストマスク5の実質的なパターン幅が目標値より大
きくなる場合も考えられる。かかる場合には、基板バイ
アスの制御によりレジストマスクのスパッタリング量を
減らすか、あるいはO2 ガスの混合比を高めて燃焼反応
により炭素系ポリマの堆積量を減らす等の手段を採用す
ればよい。In the present sputtering process, it is conceivable that the side wall deposition film 6 is excessively deposited by the carbon-based polymer and the substantial pattern width of the resist mask 5 after shaping becomes larger than the target value. In such a case, means such as reducing the sputtering amount of the resist mask by controlling the substrate bias, or increasing the mixing ratio of O 2 gas to reduce the deposition amount of the carbon-based polymer by the combustion reaction may be adopted.
【0030】つぎに形状整形したレジストマスク5を用
いて、反射防止層11、Al系金属層10および密着層
兼バリアメタル層9を下記プラズマエッチング条件によ
り連続的に異方性加工する。
BCl3 60 sccm
Cl2 90 sccm
ガス圧力 1.3 Pa
マイクロ波電力 850 W(2.45GHz)
基板バイアス 50 W(2MHz)
基板温度 20 ℃
本エッチング条件は、Al系金属の一般的なものである
が、TiやTiN等のTi系材料層のエッチングも可能
である。炭素系ポリマによる側壁堆積膜6により形状整
形されたレジストマスク5には、イオン入射の陰となる
傾斜側壁部が存在しないので、形成されるAl系金属に
よる積層配線には寸法変換差が発生せず、目標とする
0.20μmのパターン幅に異方性加工された。この状
態を図2(c)に示す。Next, the antireflection layer 11, the Al-based metal layer 10 and the adhesion layer / barrier metal layer 9 are continuously anisotropically processed under the following plasma etching conditions using the resist mask 5 having a shaped shape. BCl 3 60 sccm Cl 2 90 sccm Gas pressure 1.3 Pa Microwave power 850 W (2.45 GHz) Substrate bias 50 W (2 MHz) Substrate temperature 20 ° C. This etching condition is a general Al-based metal. However, it is also possible to etch a Ti-based material layer such as Ti or TiN. Since the resist mask 5 shaped by the side wall deposited film 6 made of a carbon-based polymer does not have an inclined side wall that is a shadow of ion incidence, a dimensional conversion difference occurs in the formed laminated wiring made of an Al-based metal. However, the target pattern width of 0.20 μm was anisotropically processed. This state is shown in FIG.
【0031】プラズマエッチング終了後、アッシングに
よりレジストマスク5および炭素系ポリマによる側壁堆
積膜6ともに容易に除去することが可能である。本実施
例によれば、微細幅の逆テーパ形状のレジストマスクを
Arによりスパッタリングして形状整形した後、Al系
金属層を含む積層構造をプラズマエッチングすることに
より、寸法変換差のないAl系金属系積層配線のパター
ニングが可能となった。After the plasma etching is completed, it is possible to easily remove both the resist mask 5 and the side wall deposited film 6 made of carbon-based polymer by ashing. According to the present embodiment, an inverse tapered resist mask having a fine width is sputtered with Ar to shape the shape, and then a laminated structure including an Al type metal layer is plasma-etched to obtain an Al type metal having no dimensional change. It became possible to pattern the system laminated wiring.
【0032】以上、本発明を2種の実施例により説明し
たが、本発明はこれら実施例に何ら限定されるものでは
なく、逆テーパ形状のレジストマスクを用いて寸法変換
差なく被エッチング層を異方性加工する各種プラズマエ
ッチング方法に適用が可能である。Although the present invention has been described above with reference to two embodiments, the present invention is not limited to these embodiments, and a resist mask having an inverse taper shape is used to form a layer to be etched without a dimensional change. It can be applied to various plasma etching methods for anisotropic processing.
【0033】例えば、逆テーパ形状のレジストマスクを
形成するレジスト材料としてネガ型化学増幅系レジスト
を例示したが、ポジ型の化学増幅系レジストも逆テーパ
形状やオーバーハング形状をとり易いものであり、本発
明を好適に適用することが可能である。庇状張り出し部
分を有するポジ型の化学増幅系レジストパターンによる
ゲート電極のエッチング形状制御に関しては、例えば特
開平6−5565号公報に開示がある。これは、ドライ
エッチングとウェットエッチングを併用してパターン形
状制御するものである。その他多層レジストマスクや、
g線、i線により露光され逆テーパ形状が形成されたレ
ジストマスクであっても、無論本発明が適用できる。For example, the negative chemically amplified resist is exemplified as the resist material for forming the inversely tapered resist mask, but the positive chemically amplified resist is also likely to have the inversely tapered shape or the overhang shape. The present invention can be preferably applied. Control of the etching shape of the gate electrode by a positive type chemically amplified resist pattern having an eave-shaped overhang portion is disclosed in, for example, Japanese Patent Application Laid-Open No. 6-5565. This is to control the pattern shape by using both dry etching and wet etching. Other multilayer resist masks,
Needless to say, the present invention can be applied to a resist mask which is exposed by g-line and i-line and has an inverse tapered shape.
【0034】被エッチング層としてWSix 、MoSi
x やTaSix 等の高融点金属シリサイド層を用いた高
融点金属ポリサイド層の他に、多結晶シリコンや高融点
金属層単層のプラズマエッチングにも好適に適用でき
る。また層間絶縁膜に接続孔加工を施す場合にも逆テー
パ形状のレジストマスクの整形を採用すれば、接続孔の
形状制御性に優れたプラズマエッチングが可能である。WSi x , MoSi as the layer to be etched
Other refractory metal polycide layer using a refractory metal silicide layer, such as x and TaSi x, can be suitably applied to a plasma etching of the polycrystalline silicon and a refractory metal layer alone. Further, even when processing the contact hole in the interlayer insulating film, if the resist taper having the inverse taper shape is adopted, plasma etching with excellent shape controllability of the contact hole is possible.
【0035】高融点金属ポリサイド層の下層としては多
結晶シリコンを用いるのが通常であるが、本出願人が先
に出願した特開昭63−163号公報で開示したよう
に、非晶質シリコンを用いてもよい。非晶質シリコンの
エッチング特性は多結晶シリコンとほぼ同一である。こ
の非晶質シリコンも、MOSFETのゲート電極・配線
として最終的に機能する段階では、注入不純物の活性化
熱処理工程により多結晶シリコンに変換されるので、ポ
リサイド構造となる。Polycrystalline silicon is usually used as the lower layer of the refractory metal polycide layer. However, as disclosed in Japanese Patent Application Laid-Open No. 63-163 filed by the applicant of the present invention, amorphous silicon is used. May be used. The etching characteristics of amorphous silicon are almost the same as those of polycrystalline silicon. This amorphous silicon also has a polycide structure because it is converted into polycrystalline silicon by the activation heat treatment process of the implanted impurities at the stage of finally functioning as the gate electrode / wiring of the MOSFET.
【0036】さらに、レジストマスクのスパッタリング
や被エッチング層のパターニング時に使用するエッチン
グ装置として、基板バイアス印加型のECRプラズマエ
ッチング装置を採り上げたが、平行平板型RIE装置、
ヘリコン波プラズマエッチング装置、ICP(Inductive
ly Coupled Plasma)エッチング装置、TCP(Transfor
mer Coupled Plasma) エッチング装置等、各種エッチン
グ装置を使用可能であることは言うまでもない。Further, as the etching apparatus used for sputtering the resist mask and patterning the layer to be etched, a substrate bias application type ECR plasma etching apparatus was adopted.
Helicon wave plasma etching equipment, ICP (Inductive
ly Coupled Plasma) etching equipment, TCP (Transfor
It goes without saying that various etching devices such as a mer coupled plasma) etching device can be used.
【0037】[0037]
【発明の効果】以上の説明から明らかなように、本発明
によれば微細なデザインルールのプラズマエッチングに
用いられる化学増幅系レジスト等による逆テーパ形状の
レジストマスクの傾斜側壁部を、略垂直に整形した後に
プラズマエッチングを施すので、寸法変換差やローディ
ング効果のないパターニングが可能となる。したがっ
て、高集積度の半導体装置のゲート電極、配線や層間接
続を信頼性高く実現できる。As is apparent from the above description, according to the present invention, the inclined side wall portion of the reverse taper-shaped resist mask made of a chemically amplified resist or the like used for plasma etching with a fine design rule is made substantially vertical. Since plasma etching is performed after shaping, patterning without a size conversion difference or a loading effect is possible. Therefore, the gate electrode, wiring, and interlayer connection of a highly integrated semiconductor device can be realized with high reliability.
【図1】本発明を適用した実施例1を、その工程順に説
明する概略断面図であり、(a)は下地ゲート酸化膜上
に多結晶シリコン層と高融点金属シリサイド層からなる
高融点金属ポリサイド層を形成し、さらに逆テーパ形状
のレジストマスクを形成した状態であり、(b)は逆テ
ーパ形状のレジストマスクを整形した状態、(c)は高
融点金属ポリサイド層をプラズマエッチングした状態、
(d)はレジストマスクをアッシング除去した状態であ
る。FIG. 1 is a schematic cross-sectional view for explaining a first embodiment to which the present invention is applied in the order of steps, in which (a) is a refractory metal composed of a polycrystalline silicon layer and a refractory metal silicide layer on a base gate oxide film. A polycide layer is formed and an inverse taper-shaped resist mask is further formed, (b) is a shape in which the inverse-tapered resist mask is shaped, (c) is a state in which the refractory metal polycide layer is plasma-etched,
(D) is a state where the resist mask is removed by ashing.
【図2】本発明を適用した実施例2を、その工程順に説
明するための概略断面図であり、(a)は下地層間絶縁
膜膜上に密着層兼バリアメタル層、Al系金属層および
反射防止層を形成し、さらに逆テーパ形状のレジストマ
スクを形成した状態であり、(b)は逆テーパ形状のレ
ジストマスクを整形した状態、(c)はAl系金属層を
含む積層構造をプラズマエッチングした状態、(d)は
レジストマスクをアッシング除去した状態である。FIG. 2 is a schematic cross-sectional view for explaining a second embodiment to which the present invention is applied in the order of steps, in which (a) is an adhesion layer / barrier metal layer, an Al-based metal layer, and an Al-based metal layer on the underlying interlayer insulating film. An antireflection layer is formed, and a resist mask having an inverse taper shape is further formed. (B) is a state where the resist mask having an inverse taper shape is shaped. (C) is a laminated structure including an Al-based metal layer formed by plasma. Etched state, (d) is a state where the resist mask is removed by ashing.
【図3】従来のプラズマエッチング方法の問題点を説明
するための概略断面図であり、(a)は下地ゲート酸化
膜上に多結晶シリコン層と高融点金属シリサイド層から
なる高融点金属ポリサイド層を形成し、さらに逆テーパ
形状のレジストマスクを形成した状態であり、(b)は
逆テーパ形状のレジストマスクを用いてプラズマエッチ
ングを施し、レジストマスクの傾斜側壁部に反応生成物
による側壁堆積膜が厚く堆積した状態、(c)はレジス
トマスクをアッシング除去した状態、(d)は反応生成
物による側壁堆積膜をウェット処理により除去した状態
である。FIG. 3 is a schematic cross-sectional view for explaining a problem of a conventional plasma etching method, and FIG. 3A is a refractory metal polycide layer including a polycrystalline silicon layer and a refractory metal silicide layer on an underlying gate oxide film. And a reverse-tapered resist mask is formed, and (b) shows plasma etching using the reverse-tapered resist mask, and a sidewall deposition film of reaction products on the inclined sidewall of the resist mask. Is thickly deposited, (c) is a state in which the resist mask is removed by ashing, and (d) is a state in which the sidewall deposition film formed by the reaction product is removed by a wet process.
【図4】従来のプラズマエッチング方法の別の問題点を
説明するための概略断面図であり、(a)は連続パター
ン領域、(b)は孤立パターン領域における被エッチン
グ層のパターン形状を示す。FIG. 4 is a schematic cross-sectional view for explaining another problem of the conventional plasma etching method, in which (a) shows a pattern shape of a layer to be etched in a continuous pattern area and (b) shows a pattern shape of an etching target layer in an isolated pattern area.
1 半導体基板 2 ゲート酸化膜 2a ゲート酸化膜のダメージ部 3 多結晶シリコン層 4 高融点金属シリサイド層 5 レジストマスク 6 炭素系ポリマによる側壁堆積膜 7 反応生成物による側壁堆積膜 8 層間絶縁膜 9 密着層兼バリアメタル層 10 Al系金属層 11 反射防止層 1 Semiconductor substrate 2 Gate oxide film 2a Damaged part of gate oxide film 3 Polycrystalline silicon layer 4 Refractory metal silicide layer 5 Resist mask 6 Sidewall deposited film of carbon-based polymer 7 Side wall deposited film by reaction products 8 Interlayer insulation film 9 Adhesion layer and barrier metal layer 10 Al-based metal layer 11 Antireflection layer
Claims (2)
り広く形成されることにより、傾斜側壁部を有するレジ
ストマスクを用いて被エッチング層をパターニングする
プラズマエッチング方法において、 前記上部のパターン幅を目標値のパターン幅より広く設
定しておき、 前記レジストマスク上部の肩部分をArとO 2 の混合ガ
スによりスパッタリング除去して目標値のパターン幅に
狭めるとともに、前記スパッタリング生成物の一部をそ
のままあるいは再結合させて炭素系ポリマとし、該炭素
系ポリマを前記傾斜側壁部に再堆積し、 前記傾斜側壁部を被エッチング層に対し略垂直形状に整
形することで、前記レジストマスクの実質的なパターン
幅を前記目標値のパターン幅にした後、 前記被エッチング層を前記目標値のパターン幅にパター
ニングすることを特徴とするプラズマエッチング方法。1. A plasma etching method for patterning a layer to be etched by using a resist mask having a sloped sidewall portion by forming a pattern width of an upper portion wider than a pattern width of a lower portion. The width of the pattern is set wider than the pattern width, and the shoulder portion above the resist mask is mixed with Ar and O 2 .
The target pattern width is removed by sputtering
While narrowing, part of the sputtering product is
Remains or recombining with the carbon-based polymer, redeposit the carbonaceous polymer on the inclined side wall portions, by shaping the inclined side wall portions in a substantially vertical shape to the etched layer, substantially of the resist mask A plasma etching method, which comprises patterning the layer to be etched to have a pattern width of the target value after setting a target pattern width of the target pattern width.
ストにより形成されることを特徴とする、請求項1記載
のプラズマエッチング方法。2. The plasma etching method according to claim 1, wherein the resist mask is formed of a chemically amplified resist.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13067795A JP3435897B2 (en) | 1995-05-29 | 1995-05-29 | Plasma etching method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13067795A JP3435897B2 (en) | 1995-05-29 | 1995-05-29 | Plasma etching method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330273A JPH08330273A (en) | 1996-12-13 |
| JP3435897B2 true JP3435897B2 (en) | 2003-08-11 |
Family
ID=15039980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13067795A Expired - Fee Related JP3435897B2 (en) | 1995-05-29 | 1995-05-29 | Plasma etching method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3435897B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10643858B2 (en) | 2017-10-11 | 2020-05-05 | Samsung Electronics Co., Ltd. | Method of etching substrate |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100404222B1 (en) * | 2000-09-28 | 2003-11-01 | 주식회사 하이닉스반도체 | method for forming pattern of semiconductor device |
-
1995
- 1995-05-29 JP JP13067795A patent/JP3435897B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10643858B2 (en) | 2017-10-11 | 2020-05-05 | Samsung Electronics Co., Ltd. | Method of etching substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08330273A (en) | 1996-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3571784B2 (en) | Semiconductor device wiring forming method | |
| JP2959758B2 (en) | Method of forming conductive plug in contact hole | |
| JPH0786244A (en) | Dry etching method | |
| US6211557B1 (en) | Contact structure using taper contact etching and polycide step | |
| JPH1197414A (en) | Plasma etching method for silicon oxide based insulating film | |
| JP3435897B2 (en) | Plasma etching method | |
| JP3279016B2 (en) | Dry etching method | |
| JP2004031892A (en) | Manufacturing method of semiconductor device using amorphous carbon | |
| JPH0794467A (en) | Dry etching method | |
| JPH09321053A (en) | Semiconductor device and manufacturing method thereof | |
| JP3239460B2 (en) | Forming connection holes | |
| JP3460436B2 (en) | Method for manufacturing semiconductor device | |
| JP3696655B2 (en) | Wiring formation method | |
| US6753265B2 (en) | Method for manufacturing bit line | |
| JP3348542B2 (en) | Method for patterning silicon-based material layer | |
| KR100326954B1 (en) | Method for manufacturing a semiconductor device | |
| JP3371180B2 (en) | Wiring formation method | |
| JP3331065B2 (en) | Method for forming contact hole in semiconductor device | |
| JP2882284B2 (en) | Conductive layer formation method | |
| KR19990057882A (en) | Semiconductor device manufacturing method | |
| JPH10186672A (en) | Method for manufacturing semiconductor device | |
| JPH079893B2 (en) | Method for manufacturing semiconductor device | |
| JPH05275393A (en) | Dry etching method | |
| JPH05226333A (en) | Manufacture of semiconductor device | |
| JP3674612B2 (en) | Manufacturing method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080606 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |