JP3438779B2 - 駆動回路および半導体レーザ駆動装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、駆動回路および半
導体レーザ駆動装置に関する。

【０００２】

【従来の技術】図１３は、従来の半導体レーザ駆動装置
３００を示す。半導体レーザ駆動装置３００は、半導体
レーザ駆動回路３０２と、半導体レーザ３０４とを含
む。半導体レーザ駆動回路３０２は、差動入力を受ける
差動増幅３０２ａ部と、レーザ駆動部３０２ｂと、を備
える。レーザ駆動部３０２ｂは、ｎ型電界効果トランジ
スタ差動対３０６(３０６ａ、３０６ｂ)と、ｎ型電界効
果トランジスタ３０８とを備える。ｎ型電界効果トラン
ジスタ差動対３０６は、差動増幅部３０２ａからの正信
号および負信号をそれぞれ受けるゲートを持つ。ｎ型電
界効果トランジスタ３０８は、ｎ型電界効果トランジス
タ対３０６ａ、３０６ｂの各ソースに接続されたドレイ
ン、負電源電位線３１２に接続されたソース、および電
圧源３１４に接続されたゲートを有する。差動対３０６
の一方のｎ型電界効果トランジスタ３０６ａのドレイン
には、半導体レーザ３０４のカソードが接続されてい
る。この差動対の他方３０６ｂのドレインには、接地電
位線３１０に接続されている。

【０００３】

【発明が解決しようとする課題】発明者は、この半導体
レーザ駆動装置の特性について検討を重ねてきた。半導
体レーザの駆動信号の周波数が高くなるにつれて、個々
の半導体レーザの特性と個々の半導体レーザ駆動回路の
特性との相性が伝送特性において重要になることが分か
ってきた。

【０００４】一方、個々の半導体レーザの特性には、ば
らつきがあることが知られている。このため、個々の半
導体レーザに最適な駆動電流の立ち上がり時間および立
ち下がり時間は、個々の半導体レーザ毎に異なるものと
なる。また、半導体レーザ駆動回路の特性にも、ばらつ
きがある。しかしながら、これまでの半導体レーザ駆動
装置では、半導体レーザ駆動回路と半導体レーザとの相
性については特に着目されていなかった。

【０００５】そこで、本発明の目的は、半導体レーザの
駆動電流の立ち上がり時間および立ち下がり時間を調整
可能な駆動回路および半導体レーザ駆動装置を提供する
ことにした。

【０００６】

【課題を解決するための手段】発明者は、この目的を達
成するために、様々な試行錯誤を試みた。その結果、以
下のような構成を有する発明をするに至った。

【０００７】本発明に係る半導体レーザ駆動装置は、第
１の電流端子、第２の電流端子、並びに前記第１および
第２の電流端子間に流れる電流を制御するように設けら
れた制御端子、をそれぞれ有し、前記第２の電流端子が
互いに接続された第１および第２のトランジスタと、前
記第１のトランジスタの前記第１の電流端子に接続され
ており第１及び第２のスイッチ手段並びに第１及び第２
のキャパシタを有する駆動力調整部と、前記第１のトラ
ンジスタの前記第１の電流端子と第１の基準電位線との
間に配置された半導体レーザとを備え、前記駆動力調整
部の第１のキャパシタは、前記第１のトランジスタの前
記第１の電流端子に接続された一端、および他端を有し
ており、前記駆動力調整部の第１のスイッチ手段は、前
記第１のキャパシタの前記他端と第２の基準電位線との
間に接続されており、前記駆動力調整部の第２のキャパ
シタは、前記第１のトランジスタの前記第１の電流端子
に接続された一端、および他端を有しており、前記駆動
力調整部の前記第２のキャパシタの前記他端と第２の基
準電位線との間に接続されており、前記第２のトランジ
スタの前記第１の電流端子は第１の基準電位線に接続さ
れている。

【０００８】本発明に係る半導体レーザのための駆動回
路は、第１の電流端子、第２の電流端子、並びに前記第
１および第２の電流端子間に流れる電流を制御するよう
に設けられた制御端子、をそれぞれ有し、前記第２の電
流端子が互いに接続されて差動対を構成する第１および
第２のトランジスタと、各トランジスタの前記第２の電
流端子に接続された電流源と、前記第１のトランジスタ
の前記第１の電流端子に接続されたＯＵＴ端子と、前記
第２のトランジスタの前記第１の電流端子に接続された
ＯＵＴＢ端子と、前記第１のトランジスタの前記第１の
電流端子に接続された一端、および他端を有する第１の
キャパシタと、前記第１のキャパシタの前記他端と所定
の基準電位線との間に接続された第３のトランジスタ
と、前記第１のトランジスタの前記第１の電流端子に接
続された一端、および他端を有する第２のキャパシタ
と、前記第２のキャパシタの前記他端と所定の基準電位
線との間に接続された第３のトランジスタと、外部制御
信号を入力端子に受けるインタフェイス部と、前記イン
タフェイス部を第３及び第４のトランジスタに接続する
複数の制御信号線とを備える。

【０００９】第１のトランジスタの第１の電流端子は、
例えば、半導体レーザのカソードに接続され、そのアノ
ードは第２の基準電位線に接続されることができる。

【００１０】第１のキャパシタの他端と基準電位線との
間が電気的に導通するように第１のスイッチ手段が設け
られているとき、第１のトランジスタの駆動電流は、第
１のキャパシタのキャパシタンスの充電および放電を伴
いながら、半導体レーザのカソードの電圧を変化させ
る。このため、半導体レーザのカソードの電圧の立ち上
がりおよび立ち下がり時間は、第１のキャパシタが接続
されていない場合に比べて大きくなる。

【００１１】第１のキャパシタの他端と基準電位線との
間を電気的に切り離すように第１のスイッチ手段が設け
られているとき、第１のトランジスタの駆動電流は、第
１のキャパシタのキャパシタンスの充電および放電を伴
うことなく、半導体レーザのカソードの電圧を変化させ
る。このため、半導体レーザのカソードの電圧の立ち上
がりおよび立ち下がり時間は、第１のキャパシタが接続
されている場合に比べて小さくなる。

【００１２】以下に示される本発明に係わる特徴は、上
記の発明と組み合わされることができる。また、以下に
示される本発明に係わる特徴を任意に組み合わせること
ができ、これによって、それぞれの作用および効果並び
にその組合せにより得られる作用および効果を享受する
ことができる。

【００１３】本発明に係る半導体レーザ駆動装置は、デ
ータ入力信号を受けるデータ入力バッファ回路と、デー
タ入力バッファ回路からのデータ信号を受けるセレクタ
回路と、外部制御信号を受けて、変調電流回路にＶｃｏ
ｎ信号を提供するインタフェイス回路と、セレクタ回路
からのデータ信号およびＶｃｏｎ信号を受けると共に、
ＯＵＴ信号及びＯＵＴＢ信号を出力する変調電流回路
と、前記ＯＵＴ信号を受けるように順方向に前記変調電
流回路に接続されている半導体レーザとを備え、前記変
調電流回路は、第１の電流端子、第２の電流端子、並び
に前記第１および第２の電流端子間に流れる電流を制御
するように設けられた制御端子、をそれぞれ有し、前記
第２の電流端子が互いに接続された第１および第２のト
ランジスタと、前記第１のトランジスタの前記第１の電
流端子に接続された一端、および他端を有する第１のキ
ャパシタと、前記第１のキャパシタの前記他端と所定の
基準電位線との間に接続された第３のトランジスタと、
前記第１のトランジスタの前記第１の電流端子に接続さ
れた一端、および他端を有する第２のキャパシタと、前
記第２のキャパシタの前記他端と所定の基準電位線との
間に接続された第４のトランジスタとを有しており、前
記第３及び第４のトランジスタは、前記Ｖｃｏｎ信号に
より切り替えられる。

【００１４】第１および第２のスイッチ手段によって第
１および第２のキャパシタをそれぞれ切り換えると、半
導体レーザのカソードに接続されているキャパシタンス
に応じてカソードの立ち上がり及び立ち下がり時間がよ
り細かく制御されることができる。

【００１５】本発明に係る半導体レーザ駆動装置では、
第１のスイッチ手段は、第３のトランジスタを備えるこ
とができる。第３のトランジスタは、第１のキャパシタ
の他端に接続された第１の電流端子、所定の基準電位線
に接続された第２の電流端子、および第１および第２の
電流端子間の導通を制御するように設けられた制御端
子、を有する。また、本発明に係る半導体レーザ駆動装
置では、第２のスイッチ手段は、第４のトランジスタを
備えることができる。第４のトランジスタは、第１のキ
ャパシタの他端に接続された第１の電流端子、所定の基
準電位線に接続された第２の電流端子、および第１およ
び第２の電流端子間の導通を制御するように設けられた
制御端子、を有する。

【００１６】第１および第２のスイッチ手段の各々がト
ランジスタを含むと、導通および非道通が制御端子によ
り制御される。

【００１７】第３および第４のトランジスタは、電界効
果トランジスタであることができる。

【００１８】本発明に係わる駆動回路および半導体レー
ザ駆動装置は、第３および第４のトランジスタの制御端
子への制御電圧を受けるためのインタフェイス部を更に
備えることができる。インタフェイス部を介して、外部
制御信号を受けることができる。

【００１９】本発明に係わる駆動回路および半導体レー
ザ駆動装置は、第３および第４のトランジスタの制御端
子へのバイアス電圧を提供するバイアス部を更に備える
ことができる。第３および第４のトランジスタの各々
は、バイアス部からの制御信号を受けることができる。

【００２０】

【発明の実施の形態】本発明の知見は、例示として示さ
れた添付図面を参照して以下の詳細な記述を考慮するこ
とによって容易に理解することができる。

【００２１】引き続いて、添付図面を参照しながら本発
明の実施の形態を説明する。可能な場合には、同一の部
分には同一の符号を付して、重複する説明を省略する。

【００２２】図１を参照すると、本実施の形態に係わる
半導体レーザ駆動装置１０は、駆動回路１２と、半導体
レーザ１４とを備える。以下の回路においては、これに
限られるものではないが、III−Ｖ族化合物半導体の電
界効果トランジスタが適用されている場合について説明
する。駆動回路１２は、一対の入力端子１５ａ、１５ｂ
と、差動増幅回路１８と、一対のトランジスタ２０と、
電流源２２と、キャパシタ２４と、第１のスイッチ手段
２６と、を備える。一対の入力端子１５は、正信号１６
ａおよび負信号１６ｂを受ける。半導体レーザ１４は、
正信号１６ａおよび負信号１６ｂに応じて光信号１４ａ
を発生し、この光信号１４ａは光伝送路１４ｂを介して
伝送される。

【００２３】差動増幅回路１８は、一対の入力端子１５
に接続された正入力１８ａおよび負入力１８ｂと、正出
力１８ｃおよび負出力１８ｄと有し、入力端子１５から
の信号の差動成分を増幅することができる。

【００２４】一対のトランジスタ２０は、差動対を構成
するようにソースが相互に接続されている。そのソース
は、更に電流源２２の一端に接続され、電流源２２の他
端はＶＤＤ電位線といった所定の基準電位線３２に接続
されている。一対のトランジスタ２０の一方のトランジ
スタ２０ａのゲートは差動増幅回路１８からの正出力１
８ｃに接続され、他方のトランジスタ２０ｂのゲートは
差動増幅回路１８からの負出力１８ｄに接続されてい
る。トランジスタ２０ａのドレインは半導体レーザ１４
のカソードに接続され、半導体レーザ１４のアノード
は、接地電位線といった所定の基準電位線３０に接続さ
れている。トランジスタ２０ｂのドレインは、所定の基
準電位線３０に接続されている。トランジスタ２０ａの
ドレインは、キャパシタ２４の一端に接続され、キャパ
シタ２４の他端は、第１のスイッチ手段２６を介して所
定の基準電位線３２に接続されている。本実施の形態に
おいては、第１のスイッチ手段２６は、電界効果トラン
ジスタ３６を含むことができ、そのドレインはキャパシ
タ２４の他端に接続され、そのソースは所定の基準電位
線３２に接続されている。

【００２５】電界効果トランジスタ３６のゲートは、イ
ンタフェイス回路２８に接続されている。インタフェイ
ス回路２８は、入力端子３４からの制御信号によって、
電界効果トランジスタ３６といったスイッチ素子を含む
第１のスイッチ手段２６を制御することを可能にする。
電界効果トランジスタ３６は、そのゲートに印加された
電圧がしきい値以上のとき導通となり、そのゲートに印
加された電圧がしきい値未満のとき非導通となる。この
ゲート電圧によって、キャパシタ２４の他端がフローテ
ィングになるか、所定の電位に固定されるか、が決定さ
れる。

【００２６】キャパシタ２４の他端がフローティングの
場合には、半導体レーザ１４のカソードの電位変化に際
して、キャパシタ２４は充電および放電されない。キャ
パシタ２４の他端に所定の電位が与えられている場合に
は、半導体レーザ１４のカソードの電位変化に際して、
キャパシタ２４は充電および放電される。このため、キ
ャパシタ２４のキャパシタンスに応じて、半導体レーザ
１４のカソードの立ち上がり時間および立ち下がり時間
が変化する。これによって、半導体レーザの特性および
半導体レーザ駆動回路に対する要求性能に応じて、半導
体レーザ駆動回路の特性を調整することが可能になる。

【００２７】また、導通状態の電界効果トランジスタ３
６では、ゲートに印加される電圧に応じたチャネル抵抗
が実現される。このチャネル抵抗は、キャパシタ２４と
直列に接続される。

【００２８】図２を参照すると、本実施の形態に係わる
半導体レーザ駆動装置１０は、一または複数のキャパシ
タ２４ａ、２４ｂ、２４ｃと、一または複数の電界効果
トランジスタ３６ａ、３６ｂ、３６ｃといったスイッチ
手段とを更に備えることができる。キャパシタ２４ａ、
２４ｂ、２４ｃは、それぞれ、トランジスタ３６ａ、３
６ｂ、３６ｃの第１の電流端子に接続された一端、およ
び半導体レーザ１４のカソードに接続された他端を有す
ることができる。各スイッチ手段は、キャパシタ２４
ａ、２４ｂ、２４ｃの各々の他端と基準電位線３２との
間に接続されることができる。キャパシタ２４ａ、２４
ｂ、２４ｃの各々は、それぞれ異なるキャパシタンスを
有することができる。キャパシタ２４ａ、２４ｂ、２４
ｃの各々は、また、実質的に同一の有することができ
る。

【００２９】半導体レーザ１４のカソードに付加される
キャパシタンスの総和は、電界効果トランジスタ３６
ａ、３６ｂ、３６ｃの制御端子(ゲート)を介してインタ
フェイス回路２８によって制御される。インタフェイス
回路２８は、複数の入力端子３４ａ、３４ｂ、３４ｃか
らの制御信号Ｖconによって電界効果トランジスタ３６
ａ、３６ｂ、３６ｃを切り換えて、キャパシタ２４ａ、
２４ｂ、２４ｃの接続を制御することを可能にする。イ
ンタフェイス回路２８は、半導体レーザ１４のカソード
に接続されているキャパシタンスに応じて、カソードの
立ち上がり及び立ち下がり時間をより細かく制御するこ
とを可能にする。

【００３０】図３(ａ)を参照すると、半導体レーザ１４
の駆動の調整するための複数のキャパシタ２４ａ、２４
ｂ、２４ｃと、キャパシタ２４ａ、２４ｂ、２４ｃのそ
れぞれの他端に接続されたスイッチ手段と、このスイッ
チ手段を制御するように接続されたインタフェイス回路
２８とが示されている。

【００３１】複数のキャパシタ２４ａ、２４ｂ、２４ｃ
の一端は、半導体レーザ１４のカソードに接続されてい
る。キャパシタ２４ａの他端には、並列に接続されたｎ
型電界効果トランジスタ３６ｄ、３６ｇ、３６ｋ、３６
ｍが設けられている。キャパシタ２４ｂの他端には、並
列に接続されたｎ型電界効果トランジスタ３６ｅ、３６
ｈ、３６ｉ、３６ｎが設けられている。キャパシタ２４
ｃの他端には、並列に接続されたｎ型電界効果トランジ
スタ３６ｆ、３６ｊ、３６ｌ、３６ｏが設けられてい
る。トランジスタ３６ｄ、３６ｅ、３６ｆ、３６ｇ、３
６ｈ、３６ｉ、３６ｊ、３６ｋ、３６ｌ、３６ｍ、３６
ｎ、３６ｏのゲートには、インタフェイス回路２８から
の制御信号線２８ａ〜２８ｇが接続されている。

【００３２】図３(ｂ)を参照すると、インタフェイス回
路２８は、１又は複数の論理ゲート(反転ゲート、ＮＡ
ＮＤゲート)を含み、入力された制御信号３４ａ〜３４
ｃから各スイッチの開閉のために信号を生成するデコー
ダ回路を有する。論理ゲートは、１又は複数の入力の論
理演算結果を出力する。インタフェイス回路２８は、入
力された制御信号３４ａ〜３４ｃをデコードし、複数の
デコード信号２８ａ〜２８ｇを発生している。

【００３３】図４を参照すると、本実施の形態に係わる
半導体レーザ駆動装置１００のより詳細に記述された回
路図が示されている。半導体レーザ駆動装置１００は、
データ入力バッファ回路１０２と、セレクタ回路１０４
と、シャットダウン制御回路１０６と、バイアス電流制
御回路１０８と、変調電流回路１１２と、半導体レーザ
１１０と、インタフェイス回路１１４と、を備える。

【００３４】データ入力バッファ回路１０２は、データ
入力信号(ＤＩＮ、ＤＲＥＦ)１１６を受ける。シャット
ダウン制御回路１０６は、制御信号ＲＥＳＥＴを受け
る。セレクタ回路１０４は、データ入力バッファ回路１
０２からのデータ信号およびシャットダウン制御回路１
０６からの制御信号を受ける。バイアス電流制御回路１
０８は、シャットダウン制御回路１０６からの制御信
号、およびバイアス電流信号ＶＢを受けると共に、ＢＩ
ＡＳ信号を出力する。変調電流回路１１２は、セレクタ
回路１０４からのデータ信号、バイアス電流制御信号Ｖ
Ｍ、およびライズ・フォール信号Ｖｃｏｎを受けると共
に、ＩＭＲＥＦ信号およびＩＭＭＯＮ信号、並びに変調
電流信号ＯＵＴ、ＯＵＴＢを出力する。半導体レーザ１
１０は、ＯＵＴ信号を受けるように順方向に接続されて
いる。インタフェイス回路１１４は、ＯＵＴ端子におけ
る信号の立ち上がり時間および立ち下がり時間を調整す
るためのＣＴＲＬ信号を受け、変調電流回路１１２にＶ
ｃｏｎ信号を提供する。

【００３５】図５を参照すると、データ入力バッファ回
路１０２は、参照信号ＤＲＥＦを基準にしてデータ信号
ＤＩＮから一対の差動信号１０２ａ、１０２ｂを生成す
ることができる。データ入力バッファ回路１０２は、入
力に受けた信号を差動増幅段に提供するようにレベルシ
フトする入力ソースフォロア段１４２と、差動信号１０
２ａ、１０２ｂを生成するためにデータ信号ＤＩＮと参
照信号ＤＲＥＦとを比較する差動増幅段１４４と、差動
増幅段１４４からの信号をレベルシフトする出力ソース
フォロア段１４６と、を備える。入力ソースフォロア段
１４２は、データ入力端子１１６ａにＤＩＮ信号を受け
るソースフォロア段１４２ａ、および基準端子１１６ｂ
にＤＲＥＦ信号を受けるソースフォロア段１４２ｂを有
する。差動増幅段１４４は、ソースフォロア段１４２
ａ、１４２ｂからの信号を受けこれらの差信号成分を増
幅する。出力ソースフォロア段１４６は、差動増幅段１
４４からの差動信号対の一方を受けるソースフォロア段
１４２ａ、および差動信号対の他方を受けるソースフォ
ロア段１４２ｂを有する。なお、基準電位線３０および
基準電位線３２の間には、トランジスタ１４８のゲート
にバイアス電圧を提供するようには設けられた抵抗１５
７ａ、１５７ｂを有する。

【００３６】ソースフォロア段１４２ａは、ｎ型電界効
果トランジスタ１４８、電流源１５２、および、必要な
場合には、レベルシフタ１５０を備える。ｎ型電界効果
トランジスタ１４８は、データ入力端子１１６ａからの
ＤＩＮ信号を受けるゲート、第１の基準電位線３０に接
続されたドレイン、およびソースを有する。ｎ型電界効
果トランジスタ１４８のソースと、第２の基準電位線３
２との間には、電流源１５２が配置されている。また、
ｎ型電界効果トランジスタ１４８のソースと、電流源１
５２との間には、１または複数のダイオード１５０ａを
含むレベルシフタ１５０が配置されている。電流源１５
２は、１または複数のｎ型電界効果トランジスタを含む
ことができ、図５に示された実施例では、ｎ型電界効果
トランジスタ１５２ａ、１５２ｂは、直列に接続され、
各ゲートには、直列に接続されたｎ型電界効果トランジ
スタ１５２ａ、１５２ｂが所望の定電流性を示すように
バイアス電圧Ｖ_U、Ｖ_Dが与えられている。ソースフォロ
ア段１４２ａは、ノード１５４ａから出力信号を提供す
る。

【００３７】ソースフォロア段１４２ｂは、データ入力
端子１１６ａの代わりに参照入力信号ＤＲＥＦ信号を受
ける点、ノード１５４ａの代わりにノード１５４ｂから
出力信号を提供する点、およびノード１５４ｂには電位
安定化用のキャパシタＣ１を備える点を除いて、ソース
フォロア段１４２ａと同一の回路要素を備えることがで
きる。

【００３８】差動増幅段１４４は、差動対を構成するよ
うに設けられた一対のｎ型電界効果トランジスタ１５６
ａ、１５６ｂと、この差動対１５６のドレインにそれぞ
れ接続された抵抗１５８ａ、１５８ｂを含む負荷１５８
と、差動対トランジスタ１５６の接続されたソースと第
２の基準電位線３２との間に配置された電流源１６０と
を備えることができる。差動対１５６の一方のｎ型電界
効果トランジスタ１５６ａには、ソースフォロア段１４
２ａのノード１５４ａに接続され、他方のｎ型電界効果
トランジスタ１５６ｂには、ソースフォロア段１４２ｂ
のノード１５４ｂに接続されている。差動増幅段１４４
は、ノード１６２ａ、１６２ｂから出力信号を提供す
る。

【００３９】ソースフォロア段１４６ａは、ｎ型電界効
果トランジスタ１６４、および電流源１６８を備える。
ｎ型電界効果トランジスタ１６４は、差動増幅段１４４
のノード１６２ａからの差動信号の一方を受けるゲー
ト、第１の基準電位線３０に接続されたドレイン、およ
びソースを有する。ｎ型電界効果トランジスタ１４８の
ソースと、第２の基準電位線３２との間には、これに限
定あれるものではないが電流源１５８と同様な構成の電
流源１５８が配置されている。ソースフォロア段１４６
ａは、ノード１７０ａから出力信号を提供する。

【００４０】ソースフォロア段１４６ｂは、差動増幅段
１４４のノード１６２ｂからの差動信号の他方を受ける
点、およびノード１７０ａの代わりにノード１７０ｂか
ら出力信号を提供する点を除いて、ソースフォロア段１
４６ａと同一の回路要素を備えることができる。ソース
フォロア段１４６ａ、１４６ｂの出力は、ノード１０２
ａ、１０２ｂに接続されている。

【００４１】図６(ａ)には、ソースフォロア段１４２ｂ
における参照入力信号ＤＲＥＦ信号を生成するためのバ
イアス回路１７２が示されている。バイアス回路１７２
は、例えば、図４においてはＶref発生回路に対応して
いる。バイアス回路１７２は、ＤＲＥＦ信号を提供する
出力ノードと第１の基準電位線３０との間に配置された
抵抗１７２ａ、およびＤＲＥＦ信号を提供する出力ノー
ドと第２の基準電位線３２との間に配置された抵抗１７
２ｂを有する。

【００４２】図６(ｂ)は、電流源１５２、１６０、１６
８に含まれる直列接続された電界効果トランジスタのゲ
ートのためのバイアス電圧Ｖ_U、Ｖ_Dを生成する。第１の
基準電位線３０とバイアス端子１７４ａとの間には、抵
抗１７６ａが配置されている。バイアス端子１７４ａ、
１７４ｂの間には、抵抗１７６ｂが配置されている。第
２の基準電位線３２とバイアス端子１７４ｂとの間に
は、電界効果トランジスタ１７６ｃが配置されている。
電界効果トランジスタ１７６ｃでは、ゲートおよびドレ
インがバイアス端子１７４ｂに接続され、ソースが基準
電位線に接続されているので、電界効果トランジスタ１
７６ｃは、バイアス端子１７４ｂからの信号をゲートに
受けるトランジスタと電流ミラー回路を形成する。図７
を参照すると、シャットダウン制御回路１０６は、参照
ノード１０８ｂを基準にしてリセット信号ＲＥＳＥＴか
ら一対の差動信号１０６ａ、１０６ｂを生成することが
できる。シャットダウン制御回路１０６は、入力ソース
フォロア段１７２と、差動増幅段１７４と、出力ソース
フォロア段１７６と、を備える。

【００４３】入力ソースフォロア段１７２は、入力端子
１１８ａにＲＥＳＥＴ信号を受け差動増幅段１７４の入
力レベルに合わせてレベルシフトするソースフォロア段
１７２ａ、および参照ノード１１８ｂに参照電圧を受け
差動増幅段１７４の入力レベルに合わせてレベルシフト
するソースフォロア段１７２ｂを有する。差動増幅段１
７４は、ソースフォロア段１７２ｂからの信号を基準に
して１７２ａからのＲＥＳＥＴ信号を比較するコンパレ
ータであり、ＲＥＳＥＴ正信号およびＲＥＳＥＴ負信号
を出力する。出力ソースフォロア段１７６は、差動増幅
段１７４からの差動信号対の一方を受けるソースフォロ
ア段１７２ａと、差動信号対の他方を受けるソースフォ
ロア段１７２ｂを有する。基準電位線３０および基準電
位線３２の間には、トランジスタ１７８のゲートにバイ
アス電圧を提供するように設けられた抵抗１７７ａ、１
７７ｂが設けられ、基準ノード１１８ｂにバイアス電圧
を提供するように設けられた抵抗１７７ｃ、１７７ｄが
設けられている。ＲＥＳＥＴ端子１１８ａとトランジス
タ１７８のゲートの間には、保護抵抗１１８ｅが配置さ
れている。

【００４４】ソースフォロア段１７２ａは、これに限定
されるものではないが、ソースフォロア段１４２ａと同
様な以下の要素、ｎ型電界効果トランジスタ１７８、電
流源１８２、および、必要な場合には、レベルシフタ１
８０を備える。ｎ型電界効果トランジスタ１７８は、Ｒ
ＥＳＥＴ端子１１８ａからのＲＥＳＥＴ信号を受けるゲ
ート、基準電位線３０に接続されたドレイン、およびソ
ースを有する。ｎ型電界効果トランジスタ１７８のソー
スと、基準電位線３２との間には、１または複数のｎ型
電界効果トランジスタ１８２ａ、１８２ｂを含む電流源
１８２が配置されている。また、ｎ型電界効果トンジス
タ１７８のソースと、電流源１８２との間には、１また
は複数のダイオード１８０ａ、１８０ｂを含むレベルシ
フタ１８０が配置されている。ソースフォロア段１７２
ａは、ノード１８４ａから出力信号を提供する。また、
ソースフォロア段１７２ｂは、ＲＥＳＥＴ端子１１８ａ
の代わりに参照ノード１１８ｂの電位を受ける点、およ
びノード１８４ａの代わりにノード１８４ｂから出力信
号を提供する点を除いて、ソースフォロア段１７２ａと
同一の回路要素を備えることができる。

【００４５】差動増幅段１７４は、差動対を構成する一
対のｎ型電界効果トランジスタ１８６ａ、１８６ｂと、
この差動対１８６のドレインにそれぞれ接続された抵抗
１８８ａ、１８８ｂを含む負荷１８８と、差動対トラン
ジスタ１８６の接続されたソースと基準電位線３２との
間に配置された電界効果トランジスタを含む電流源１９
０とを備えることができる。差動対トランジスタ１８６
の一方のｎ型電界効果トランジスタ１８６ａのゲートに
は、ソースフォロア段１７２ａのノード１８４ａに接続
され、他方のｎ型電界効果トランジスタ１８６ｂのゲー
トには、ソースフォロア段１７２ｂのノード１８４ｂに
接続されている。差動増幅段１７４は、ノード１９２
ａ、１９２ｂから出力信号を提供する。

【００４６】ソースフォロア段１７６ａは、ｎ型電界効
果トランジスタ１９６、および電流源１９８を備える。
ｎ型電界効果トランジスタ１９６は、差動増幅段１７４
のノード１９２ａからの差動信号の一方を受けるゲー
ト、基準電位線３０に接続されたドレイン、およびソー
スを有する。ｎ型電界効果トランジスタ１９６のソース
と、基準電位線３２との間には、これに限定されるもの
ではないが電流源１９０と同様な構成の電流源１９８が
配置されている。ｎ型電界効果トランジスタ１９６のソ
ースと電流源１９８との間には、１または複数のダイオ
ードを含むレベルシフト部１９４が配置されている。ソ
ースフォロア段１７６ａは、ノード２００ａから出力信
号を提供する。

【００４７】ソースフォロア段１７６ｂは、差動増幅段
１７４のノード１９２ｂからの差動信号の他方を受ける
点、およびノード２００ａの代わりにノード２００ｂか
ら出力信号を提供する点を除いて、ソースフォロア段１
７６ａと同一の回路要素を備えることができる。ソース
フォロア段１７６ａ、１７６ｂの出力は、ノード１０６
ａ、１０６ｂに接続されている。

【００４８】図８を参照すると、セレクタ回路１０４
は、シャットダウン制御回路１０６からの信号に基づい
て、データ入力バッファ回路１０２からの信号の引き続
く回路への伝達を制御する。セレクタ回路１０４は、デ
ータ入力バッファ回路１０２およびシャットダウン制御
回路１０６からの信号を受ける組合せ段２０２と、組合
せ段２０２からの信号を受けるソースフォロア段２０４
とを備える。

【００４９】組合せ段２０２は、シャットダウン制御回
路１０６からの信号対１０６ａ、１０６ｂをそれぞれ受
ける一対のｎ型電界効果トランジスタ２０６ａ、２０６
ｂを有し、ｎ型電界効果トランジスタ２０６ａ、２０６
ｂのソースは相互に接続されている。これらのソースと
基準電位線３２との間には、ゲートにバイアス電圧Ｖ _D
を受けるｎ型電界効果トランジスタ２０８ａを含む電流
源２０８が配置されている。組合せ段２０２は、また、
データ入力バッファ回路１０２からの信号を受ける一対
のｎ型電界効果トランジスタ２０８ａ、２０８ｂを有
し、ｎ型電界効果トランジスタ２０８ａ、２０８ｂのソ
ースは相互に接続されている。これらのソースは、差動
対トランジスタの一方２０６ｂのドレインと接続されて
いる。差動対トランジスタ２０８ａ、２０８ｂのそれぞ
れのドレインは抵抗を含む負荷部２１０ａ、２１０ｂの
一端に接続され、負荷部２１０ａ、２１０ｂの他端は相
互に接続されている。これらの他端と、基準電位線３０
との間には、抵抗２１２を含む共通負荷が配置されてい
る。組合せ段２０２からの出力は、ノード２１４ａ、２
１４ｂから提供される。差動対トランジスタの他方２０
６ａのドレインは、ノード２１４ａに接続されている。

【００５０】ソースフォロア段２０４ａは、組合せ段２
０２の出力ノード２１４ｂからの信号を受けるｎ型電界
効果トランジスタ２１６と、電流源２２０とを備える。
ｎ型電界効果トランジスタ２１６と電流源２２０との間
には、１または複数のダイオードを含むレベルシフト部
２１８が配置されることができる。ソースフォロア段２
０４ａでは、ノード２２２ａが出力１０４ａに接続され
ている。ソースフォロア段２０４ｂは、組合せ段２０２
の出力ノード２１４ａからの信号を受ける点、およびノ
ード２２２ｂが出力１０４ｂに接続されている点を除い
て、ソースフォロア段２０４ａと同様な構成を有する。

【００５１】変調電流回路１１２は、バッファ部１１２
ａおよび駆動部１１２ｂを含む。

【００５２】図９を参照すると、バッファ部１１２ａ
は、セレクタ回路１０４から受けるデータ正信号および
データ負信号の差動成分を増幅した後、駆動部１１２ｂ
の入力レベルに合わせて出力電圧レベルを調整すること
ができる。バッファ部１１２ａは、差動駆動部２２４
と、ソースフォロア部２２６ａ、２２６ｂとを含む。

【００５３】差動駆動部２２４は、セレクタ回路１０４
からの信号１０４ａ、１０４ｂを受ける一対のｎ型電界
効果トランジスタ２２８ａ、２２８ｂを有し、これらの
ソースは互いに接続され、さらに電流源２３０の一端に
接続されている。電流源２３０は、バイアス電圧Ｖ_U、
Ｖ_Dを受ける直列に接続されたｎ型電界効果トランジス
タ２３０ａ、２３０ｂを含む。差動対２２８のトランジ
スタ２２８ａ、２２８ｂのそれぞれのドレインは、抵抗
２３２ａ、２３２ｂを含む負荷部２３２の一端に接続さ
れている。基準電位線３０と負荷部２３２の他端との間
には、抵抗２３４を含む共通負荷が配置されている。差
動駆動段２２４の出力は、ノード２３６ａ、２３６ｂか
ら取り出される。

【００５４】ソースフォロア段２２６ａは、差動駆動段
２２４のノード２３６ａからの信号を受けるｎ型電界効
果トランジスタ２３８を備える。ｎ型電界効果トランジ
スタ２３８のソースと、基準電位線３２との間には、電
流源２４０が配置されている。ｎ型電界効果トランジス
タ２３８のソースと、電流源２４０の一端との間には、
１又は複数のダイオードを含むレベルシフト部２４２が
配置されている。ソースフォロア段２２６ａの出力は、
レベルシフト部２４２の両端のノード２４６ａ、２４６
ｂから取り出すことができる。ソースフォロア段２２６
ｂは、差動駆動段２２４のノード２３６ｂからの信号を
受ける点、および出力をノード２４６ｃ、２４６ｄから
取り出す点を除いて、ソースフォロア段２２６ａと同様
の要素および接続を有する。

【００５５】図１０を参照すると、変調電流回路１１２
の駆動部１１２ｂは、バッファ部１１２ａからの信号を
受けるソースフォロア部２５０と、ソースフォロア部２
５０からの信号を受けるレーザ駆動部２５２とを有す
る。ソースフォロア部２５０は、ソースフォロア段２５
０ａ、２５０ｂを含む。ソースフォロア段２５０ａは、
バッファ部１１２ａの出力ソースフォロア段２２６ａの
出力ノード２４６ａ、２４６ｂからの信号を受ける複数
のｎ型電界効果トランジスタ２５４ａ、２５４ｂを含
み、これらのトランジスタ２５４ａ、２５４ｂは直列に
接続されている。トランジスタ２５４ｂのソースと基準
電位線３０との間には、電流源２５６が配置されてい
る。電流源２５６は、直列に接続された複数のｎ型電界
効果トランジスタ２５６ａ、２５６ｂを備える。ｎ型電
界効果トランジスタ２５６ａ、２５６ｂのゲートには、
これらのトランジスタ２５６ａ、２５６ｂが飽和領域で
動作するようなバイアス電圧Ｖ_U、Ｖ_Dが加えられてい
る。ソースフォロア段２５０ａの出力はノード２５８ａ
から取り出される。ソースフォロア段２５０ｂは、バッ
ファ部１１２ａの出力ソースフォロア段２２６ｂの出力
ノード２４６ｃ、２４６ｄからの信号を受ける点、およ
びソースフォロア段２５０ａの出力をノード２５８ｂか
ら取り出す点を除いて、ソースフォロア段２５０ａと同
様な接続を有する。

【００５６】レーザ駆動部２５２は、ソースフォロア段
２５０ａ、２５０ｂからの信号を受ける差動対部２５２
ａと、差動対部２５２ａのための電流源部２５２ｂと、
駆動力調整部２５２ｃと、電流源部２５２ｂの電流をモ
ニタする電流モニタ部２５２ｄと、差動対のドレインを
保護するＥＳＤ保護部２５２ｅ、２５２ｆとを備える。

【００５７】差動対部２５２ａは、ソースフォロア段２
５０ａのノード２５８ａに接続されたゲートを有するｎ
型電界効果トランジスタ２６０ａ、およびソースフォロ
ア段２５０ｂのノード２５８ｂに接続されたゲートを有
する電界効果トランジスタ２６０ｂを備える。ｎ型電界
効果トランジスタ２６０ａ、２６０ｂのソースは、互い
に接続され、さらに電流源部２５２ｂの一端に接続され
ている。ｎ型電界効果トランジスタ２６０ａのドレイン
は、ＯＵＴ端子およびＥＳＤ保護部２５２ｅに接続され
ている。ｎ型電界効果トランジスタ２６０ｂのドレイン
は、ＯＵＴＢ端子およびＥＳＤ保護部２５２ｆに接続さ
れている。ｎ型電界効果トランジスタ２６０ａのドレイ
ンには、また、ノードＯＵＴの立ち上がり時間および立
ち下がり時間を調整することができる駆動力調整部２５
２ｃを備える。駆動力調整部２５２ｃは、これに限定さ
れるものではないが、Ｖｃｏｎ端子に接続されたゲート
を有するｎ型電界効果トランジスタ２６２ａと、このト
ランジスタのドレインに接続された一端を持つキャパシ
タ２６２ｂを有する。ｎ型電界効果トランジスタ２６２
ａのソースは、基準電位線３２に接続されている。キャ
パシタ２６２ｂの他端は、ＯＵＴ端子に接続されてい
る。Ｖｃｏｎ信号によって、キャパシタ２６２ｂをＯＵ
Ｔ端子に容量性負荷として接続するか否かを制御するこ
とができる。Ｖｃｏｎ端子は、インタフェイス回路１１
４に接続されることができる。

【００５８】電流源部２５２ｂは、差動対部２６０のソ
ースに接続されたドレインを持つｎ型電界効果トランジ
スタ２６４を有する。トランジスタ２６４のゲートは、
保護部２６８を介してバイアス端子Ｖ_Mに接続されてい
る。保護部２６８は、バイアス端子Ｖ_Mおよびトランジ
スタ２６４のゲートの間に配置された抵抗２６８ａと、
トランジスタ２６４のゲートに接続された保護ダイオー
ド２６８ｂと、バイアス端子Ｖ_Mおよび基準電位線３２
の間に接続された抵抗２６８ｃとを有する。トランジス
タ２６４のゲートには、また、電位安定化用のキャパシ
タ２７０が接続されている。トランジスタ２６４のソー
スは、ダイオード２６６のアノードに接続され、ダイオ
ード２６６のカソードは基準電位線３２に接続されてい
る。ダイオード２６６のアノードには、バイアス電流部
が接続されている。バイアス電流部は、ダイオード２６
６にトランジスタ２６４とは異なる電流経路を提供し、
この電流経路によってトランジスタ２６４のソースの電
圧を調整することができる。バイアス電流部は、基準電
位線３０と、ダイオード２６６のアノードとの間に配置
された電流源および抵抗を有する。電流源は、ソースお
よびゲートが接続されたデプリーション型トランジスタ
２７２と、トランジスタ２７２のドレインおよび基準電
位線３０の間に配置された抵抗２７４を有する。

【００５９】電流モニタ部２５２ｄは、バイアス端子Ｖ
_Mに接続されたゲートを持つｎ型電界効果トランジスタ
２７６を有する。トランジスタ２７６のソースには、ダ
イオード２７８のアノードに接続されている。ダイオー
ド２７８のカソードは、基準電位線３２に接続されてい
る。トランジスタ２７６のドレインは、ＩＭＭＯＮ端子
に接続されている。基準電位線３０とＩＭＲＥＦ端子と
の間には、負荷部２７８が配置され、負荷部２７８は１
個のダイオード又は複数の直列に接続されたダイオード
を含む。ことができる。ＩＭＭＯＮ端子とＩＭＲＥＦ端
子との間には、電位差を生成する手段２８０が配置され
ている。この手段２８０は、電流モニタ部２５２ｄに流
れる電流に応じた電位差を生成することができる。この
値によって、電流源部２５２ｂに流れる電流を見積もる
ことができる。ダイオード２６６のアノードは、ダイオ
ード２７８のアノードに接続されている。

【００６０】ＯＵＴ端子には、半導体レーザ１１０のカ
ソードが接続されている。半導体レーザ１１０のアノー
ドは基準電位線３０に接続されている。ＯＵＴＢ端子
は、基準電位線３０に接続されている。

【００６１】図１１を参照すると、バイアス電流制御回
路１０８は、シャットダウン制御回路１０６からの信号
を受ける差動対部２８２と、差動対部２８２に接続され
ている電流源部２８４と、等価負荷部２８６とを有す
る。

【００６２】差動対部２８２は、シャットダウン制御回
路１０６のノード１０６ａ、１０６ｂにそれぞれ接続さ
れた一対のｎ型電界効果トランジスタ２８２ａ、２８２
ｂを有する。ノード１０６ａ、１０６ｂの電圧を安定化
するために、それぞれのノードにはキャパシタＣ１、Ｃ
２が接続されている。トランジスタ２８２ａ、２８２ｂ
のソースは互いに接続され、電流源２８４の一端に接続
されている。トランジスタ２８２ａのドレインは、等価
負荷部２８６の一端に接続され、等価負荷部２８６の他
端はＢＩＡＳ端子に接続されている。等価負荷部２８６
は、半導体レーザの実効抵抗をシミュレートするように
決定され、このため、実効抵抗にほぼ等しく決定された
抵抗を含むことができる。トランジスタ２８２ｂのドレ
インは基準電位線３０に接続されている。

【００６３】電流源部２８４は、変調電流回路１１２の
電流源部２５２ｂに対応している。電流源部２８４は、
ｎ型電界効果トランジスタ２８８を有し、このトランジ
スタ２８８はバイアス端子Ｖ_Mに対応するバイアス端子
Ｖ_Bに接続されたゲート、ダイオード２９０のアノード
に接続されたソース、および差動対部２８２のソースに
接続されたドレインを有する。ｎ型電界効果トランジス
タ２８８のゲートは、保護部２９２を介してバイアス端
子Ｖ_Bに接続されている。

【００６４】図１２は、駆動力調整部の制御信号Ｖｃｏ
ｎの値による半導体レーザに流れる電流の立ち上がり時
間および立ち下がり時間の変化を示す特性図である。横
軸は時間(nsec)であり、縦軸は半導体レーザの電流(mA)
である。図１２において、Ｖｃｏｎ＝０．０Ｖの場合、
スイッチ手段のｎ型電界効果トランジスタはオフ状態で
あり、一方、Ｖｃｏｎ＝０．６Ｖの場合、スイッチ手段
のｎ型電界効果トランジスタはオン状態である。Ｖｃｏ
ｎの値に応じても、半導体レーザに流れる電流の立ち上
がり時間および立ち下がり時間が変化する。

【００６５】以上、図面を参照しながら本発明に係わる
駆動回路および半導体レーザ駆動装置について説明して
きた。本実施の形態においては、電界効果トランジスタ
を採用した場合について記述したけれども、本発明はこ
の型のトランジスタに限定されるものではなく、例えば
バイポーラトランジスタを採用することもできる。例え
ば、バイポーラトランジスタでは、第１の電流端子はエ
ミッタ、第２の電流端子はコレクタ、および制御端子は
ベースとなることができる。

【００６６】

【発明の効果】以上詳細に説明したように、本発明に係
わる駆動回路および半導体レーザ駆動装置では、第１の
キャパシタは、第１のトランジスタの第１の電流端子に
接続された一端、および他端を有する。第１のスイッチ
手段は、第１のキャパシタの他端と所定の基準電位線と
の間に接続されている。第１のトランジスタの第１の電
流端子には、半導体レーザのカソードが接続されること
ができる。

【００６７】第１のスイッチ手段によって、第１のキャ
パシタの他端と基準電位線との間が導通しているとき、
第１のトランジスタの駆動電流は、第１のキャパシタの
キャパシタンスの充電および放電を伴いながら、半導体
レーザのカソードの電圧を変化させる。第１のスイッチ
手段によって、第１のキャパシタの他端と基準電位線と
の間の導通していないとき、第１のトランジスタの駆動
電流は、第１のキャパシタのャパシタンスの充電および
放電を伴うことなく、半導体レーザのカソードの電圧を
変化させる。

【００６８】したがって、半導体レーザの駆動電流の立
ち上がり時間および立ち下がり時間を調整可能な駆動回
路および半導体レーザ駆動装置が提供された。

【図面の簡単な説明】

【図１】図１は、本実施の形態に係わる半導体レーザ駆
動装置の基本構成を示す概略図である。

【図２】図２は、本実施の形態に係わる半導体レーザ駆
動装置に適用可能なスイッチ手段の基本構成を示す

【図３】図３(ａ)は、キャパシタ、スイッチ手段、およ
びインタフェイス回路を示す回路図である。図３(ｂ)
は、インタフェイス回路を示す回路図である。

【図４】図４は、本実施の形態に係わる半導体レーザ駆
動装置のブロック図を示す。

【図５】図５は、データ入力バッファ回路の回路図を示
す。

【図６】図６(ａ)、(ｂ)は、バイアス生成回路部の回路
図を示す。

【図７】図７は、シャットダウン制御回路の回路図を示
す。

【図８】図８は、セレクタ回路のの回路図を示す。

【図９】図９は、変調電流回路を部分的に示す回路図で
ある。

【図１０】図１０は、変調電流回路を部分的に示す回路
図である。

【図１１】図１１は、バイアス電流制御回路の回路図を
示す。

【図１２】図１２は、本実施の形態に係わる半導体レー
ザ駆動装置の特性図を示す。

【図１３】図１３は、従来の半導体レーザ駆動装置の回
路図を示す。

【符号の説明】

１０…半導体レーザ駆動装置、１２…駆動回路、１４…
半導体レーザ、１５ａ、１５ｂ…入力端子、１６ａ…正
信号、１６ｂ…負信号、１８…差動増幅回路、２０ａ、
２０ｂ…トランジスタ、２２…電流源、２４…キャパシ
タ、２６…第１のスイッチ手段、２８…インタフェイス
回路、３０、３２…基準電位線、３６…電界効果トラン
ジスタ

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 第１の電流端子、第２の電流端子、並
   びに前記第１および第２の電流端子間に流れる電流を制
   御するように設けられた制御端子、をそれぞれ有し、前
   記第２の電流端子が互いに接続された第１および第２の
   トランジスタと、前記第１のトランジスタの前記第１の電流端子に接続さ
   れており第１及び第２のスイッチ手段並びに第１及び第
   ２のキャパシタを有する駆動力調整部と、 前記第１のトランジスタの前記第１の電流端子と第１の
   基準電位線との間に配置された半導体レーザとを備え、前記駆動力調整部の前記第１のキャパシタは、前記第１
   のトランジスタの前記第１の電流端子に接続された一
   端、および他端を有しており、 前記駆動力調整部の前記第１のスイッチ手段は、前記第
   １のキャパシタの前記他端と第２の基準電位線との間に
   接続されており、 前記駆動力調整部の前記第２のキャパシタは、前記第１
   のトランジスタの前記第１の電流端子に接続された一
   端、および他端を有しており、 前記駆動力調整部の前記第２のスイッチ手段は、前記第
   ２のキャパシタの前記他端と第２の基準電位線との間に
   接続されており、 前記第２のトランジスタの前記第１の電流端子は前記第
   １の基準電位線に接続されている、半導体レーザ駆動装
   置。
2. 【請求項２】 前記第１のスイッチ手段は、前記第１
   のキャパシタの前記他端に接続された第１の電流端子、
   前記第２の基準電位線に接続された第２の電流端子、お
   よび前記第１および第２の電流端子間の導通を制御する
   ように設けられた制御端子、を有する第３のトランジス
   タと、 前記第２のスイッチ手段は、前記第１のキャパシタの前
   記他端に接続された第１の電流端子、所定の基準電位線
   に接続された第２の電流端子、および前記第１および第
   ２の電流端子間の導通を制御するように設けられた制御
   端子、を有する第４のトランジスタ を備える請求項１に
   記載の半導体レーザ駆動装置。
3. 【請求項３】 前記第３および第４のトランジスタの
   前記制御端子のための制御信号を受けるためのインタフ
   ェイス部を更に備える、請求項２に記載の半導体レーザ
   駆動装置。
4. 【請求項４】 前記第３および第４のトランジスタは、
   電界効果トランジスタである、請求項３に記載の半導体
   レーザ駆動装置。
5. 【請求項５】 半導体レーザのための駆動回路であっ
   て、 第１の電流端子、第２の電流端子、並びに前記第１およ
   び第２の電流端子間に流れる電流を制御するように設け
   られた制御端子、をそれぞれ有し、前記第２の電流端子
   が互いに接続されて差動対を構成する第１および第２の
   トランジスタと、 各トランジスタの前記第２の電流端子に接続された電流
   源と、 前記第１のトランジスタの前記第１の電流端子に接続さ
   れたＯＵＴ端子と、 前記第２のトランジスタの前記第１の電流端子に接続さ
   れたＯＵＴＢ端子と、 前記第１のトランジスタの前記第１の電流端子に接続さ
   れた一端、および他端を有する第１のキャパシタと、 前記第１のキャパシタの前記他端と所定の基準電位線と
   の間に接続された第３のトランジスタと、 前記第１のトランジスタの前記第１の電流端子に接続さ
   れた一端、および他端を有する第２のキャパシタと、 前記第２のキャパシタの前記他端と所定の基準電位線と
   の間に接続された第４のトランジスタと、 外部制御信号を入力端子に受けるインタフェイス部と、 前記インタフェイス部と第３及び第４のトランジスタと
   を接続する複数の制御信号線とを備える、駆動回路 。
6. 【請求項６】 データ入力信号を受けるデータ入力バッ
   ファ回路と、 前記データ入力バッファ回路からのデータ信号を受ける
   セレクタ回路と、 外部制御信号を受けて、前記変調電流回路にＶｃｏｎ信
   号を提供するインタフェイス回路と、 前記セレクタ回路からのデータ信号および前記Ｖｃｏｎ
   信号を受けると共に、 ＯＵＴ信号及びＯＵＴＢ信号を出
   力する変調電流回路と、 前記ＯＵＴ信号を受けるように順方向に前記変調電流回
   路に接続されている半導体レーザとを備え、 前記変調電流回路は、 第１の電流端子、第２の電流端子、並びに前記第１およ
   び第２の電流端子間に流れる電流を制御するように設け
   られた制御端子、をそれぞれ有し、前記第２の電流端子
   が互いに接続された第１および第２のトランジスタと、 前記第１のトランジスタの前記第１の電流端子に接続さ
   れた一端、および他端を有する第１のキャパシタと、 前記第１のキャパシタの前記他端と所定の基準電位線と
   の間に接続された第３のトランジスタと、 前記第１のトランジスタの前記第１の電流端子に接続さ
   れた一端、および他端を有する第２のキャパシタと、 前記第２のキャパシタの前記他端と所定の基準電位線と
   の間に接続された第４のトランジスタとを有しており、
   前記第３及び第４のトランジスタは、前記Ｖｃｏｎ信号
   により切り替えられる、半導体レーザ駆動装置。