JP3446124B2 - 高速入出力装置を備えた半導体集積回路装置の試験方法及び試験装置 - Google Patents
高速入出力装置を備えた半導体集積回路装置の試験方法及び試験装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は高速入出力装置を備
えた半導体集積回路装置の試験方法及び試験装置に関す
るものであり、特に、隣り合う２個のＬＳＩを１対１で
接続するポイント・ツー・ポイント接続方式を採用する
１ＧＨｚ以上で動作する次世代の入出力インタフェース
を備えた半導体集積回路装置（ＬＳＩ）のテストを簡単
な構成で且つ効率的に行うための構成に特徴のある高速
入出力装置を備えた半導体集積回路装置の試験方法及び
試験装置に関するものである。
えた半導体集積回路装置の試験方法及び試験装置に関す
るものであり、特に、隣り合う２個のＬＳＩを１対１で
接続するポイント・ツー・ポイント接続方式を採用する
１ＧＨｚ以上で動作する次世代の入出力インタフェース
を備えた半導体集積回路装置（ＬＳＩ）のテストを簡単
な構成で且つ効率的に行うための構成に特徴のある高速
入出力装置を備えた半導体集積回路装置の試験方法及び
試験装置に関するものである。
【０００２】
【従来の技術】近年の光通信網の高速化・大容量化にと
もなって、マイクロプロセッサの動作周波数は３０倍、
ハード・ディスク装置の動作速度は２５倍、ネットワー
ク〔Ｅｔｈｅｒｎｅｔ（登録商標）〕の転送速度は１０
０倍になっているが、一方、ＰＣＩ（Ｐｅｒｉｐｈｅｒ
ａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃ
ｔ）バスの転送速度はほとんど変わっていないのが現状
である。しかし、動画やオーディオ等のストリーミング
・データの処理に際しては、転送速度のより高速化が望
まれている。
もなって、マイクロプロセッサの動作周波数は３０倍、
ハード・ディスク装置の動作速度は２５倍、ネットワー
ク〔Ｅｔｈｅｒｎｅｔ（登録商標）〕の転送速度は１０
０倍になっているが、一方、ＰＣＩ（Ｐｅｒｉｐｈｅｒ
ａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃ
ｔ）バスの転送速度はほとんど変わっていないのが現状
である。しかし、動画やオーディオ等のストリーミング
・データの処理に際しては、転送速度のより高速化が望
まれている。
【０００３】この様な今後のさらなる高速化に対応する
次世代の入出力インタフェースにおいては、隣り合う２
個のＬＳＩを１対１で接続するポイント・ツー・ポイン
ト接続方式を採用して多重反射を抑えようとする方向に
あり、また、高い動作周波数でもクロック・スキューの
調整が容易になるように８ビット程度といった狭いデー
タ幅を採用する方向にある。
次世代の入出力インタフェースにおいては、隣り合う２
個のＬＳＩを１対１で接続するポイント・ツー・ポイン
ト接続方式を採用して多重反射を抑えようとする方向に
あり、また、高い動作周波数でもクロック・スキューの
調整が容易になるように８ビット程度といった狭いデー
タ幅を採用する方向にある。
【０００４】このポイント・ツー・ポイント接続や狭い
データ幅の採用はスイッチＬＳＩが中心となってデータ
の転送を制御するネットワーク構造を採りやすくなるこ
とから、ストリーミング・データの転送に適した構成で
ある。
データ幅の採用はスイッチＬＳＩが中心となってデータ
の転送を制御するネットワーク構造を採りやすくなるこ
とから、ストリーミング・データの転送に適した構成で
ある。
【０００５】しかし、この場合、広いデータ幅を備える
バス・インタフェースに比べて飛躍的に高い周波数で動
かさなければならない。例えば、８ビット幅のデータ・
バスを使って３２ビット幅のＰＣＩバスに比べて１０倍
程度のデータ転送速度を実現するためには、ｌＧＨｚ以
上で動作する高速の入出力回路が必要になる。
バス・インタフェースに比べて飛躍的に高い周波数で動
かさなければならない。例えば、８ビット幅のデータ・
バスを使って３２ビット幅のＰＣＩバスに比べて１０倍
程度のデータ転送速度を実現するためには、ｌＧＨｚ以
上で動作する高速の入出力回路が必要になる。
【０００６】この様な高速化の要請に応えるために、Ｌ
ＶＤＳ（Ｌｏｗ ＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉ
ａｌ Ｓｉｇｎａｌｉｎｇ）などの高速Ｉ／Ｏを備えた
ＬＳＩの生産量は今後確実に増えることが予想される。
ＶＤＳ（Ｌｏｗ ＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉ
ａｌ Ｓｉｇｎａｌｉｎｇ）などの高速Ｉ／Ｏを備えた
ＬＳＩの生産量は今後確実に増えることが予想される。
【０００７】また、これらの高速Ｉ／Ｏは、マルチプレ
クサやＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
などを含んでおり、そのため、テストに関してもＩ／Ｏ
部に対して今まで行なってきたＬＦＴ（Ｌｏｏｓｅ Ｆ
ｕｎｃｔｉｏｎ Ｔｅｓｔ）やＤＣテストとは異なった
対応、即ち、アット・スピード・テストが要求される。
クサやＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
などを含んでおり、そのため、テストに関してもＩ／Ｏ
部に対して今まで行なってきたＬＦＴ（Ｌｏｏｓｅ Ｆ
ｕｎｃｔｉｏｎ Ｔｅｓｔ）やＤＣテストとは異なった
対応、即ち、アット・スピード・テストが要求される。
【０００８】現在でも、スペック上ではプローブカード
自身やＬＳＩテスタ単体では、１Ｇビット／秒を越える
ディジタル信号に対応可能となっている。しかし、それ
らを組み合わせたテストシステム全体としては、２００
Ｍビット／秒〜４００Ｍビット／秒程度のディジタル信
号のテストが限界であるので、その事情を図７を参照し
て説明する。
自身やＬＳＩテスタ単体では、１Ｇビット／秒を越える
ディジタル信号に対応可能となっている。しかし、それ
らを組み合わせたテストシステム全体としては、２００
Ｍビット／秒〜４００Ｍビット／秒程度のディジタル信
号のテストが限界であるので、その事情を図７を参照し
て説明する。
【０００９】図７参照
図７は、従来のテスト・システムの概念的構成図であ
り、従来のテスト・システムにおいては、ロード・ボー
ド７１の中央部にＩＣソケット７２を設けるとともにこ
のＩＣソケット７２に接続するように引出配線７３を設
け、この引出配線７３に接続するようにＬＳＩテスタ７
４に連結する同軸ケーブル７５を接続する。そして、ハ
ンドラ７６を用いて試験対象デバイスであるＤＵＴ（Ｄ
ｅｖｉｃｅＵｎｄｅｒ Ｔｅｓｔ）７７をＩＣソケット
７２に装着してテストを行っている。
り、従来のテスト・システムにおいては、ロード・ボー
ド７１の中央部にＩＣソケット７２を設けるとともにこ
のＩＣソケット７２に接続するように引出配線７３を設
け、この引出配線７３に接続するようにＬＳＩテスタ７
４に連結する同軸ケーブル７５を接続する。そして、ハ
ンドラ７６を用いて試験対象デバイスであるＤＵＴ（Ｄ
ｅｖｉｃｅＵｎｄｅｒ Ｔｅｓｔ）７７をＩＣソケット
７２に装着してテストを行っている。
【００１０】この場合、ＤＵＴ７７から波形検出部であ
るＬＳＩテスタ７４までの配線長（ケーブル長）の長さ
が問題となる。即ち、クロック周波数が１ＧＨｚ以上の
高周波信号においては、路線長の２乗に比例する表皮効
果や、路線長に比例する誘電損失の影響によって、ディ
ジタル波形の歪みが発生するので、ＤＵＴ７７から波形
検出部であるＬＳＩテスタ７４までの配線長が長い楊
合、クロック周波数が１ＧＨｚを越えるディジタル信号
の検出は至って困難となる。
るＬＳＩテスタ７４までの配線長（ケーブル長）の長さ
が問題となる。即ち、クロック周波数が１ＧＨｚ以上の
高周波信号においては、路線長の２乗に比例する表皮効
果や、路線長に比例する誘電損失の影響によって、ディ
ジタル波形の歪みが発生するので、ＤＵＴ７７から波形
検出部であるＬＳＩテスタ７４までの配線長が長い楊
合、クロック周波数が１ＧＨｚを越えるディジタル信号
の検出は至って困難となる。
【００１１】この様な中で、ロード・ボード上にアナロ
グ信号の測定回路や解析回路を実装して、アナログ・テ
ストを汎用ロジック・テスタで行なえるようにしたアナ
ログＢＯＳＴ（Ｂｕｉｌｔ−Ｏｕｔ Ｓｅｌｆ−Ｔｅｓ
ｔ）が開発されている。
グ信号の測定回路や解析回路を実装して、アナログ・テ
ストを汎用ロジック・テスタで行なえるようにしたアナ
ログＢＯＳＴ（Ｂｕｉｌｔ−Ｏｕｔ Ｓｅｌｆ−Ｔｅｓ
ｔ）が開発されている。
【００１２】このＢＯＳＴの利点としては、第１に、外
部インタフェースを含めた保証が可能であること、第２
に、チップのエリア・ペナルティがないこと、第３に、
チップ評価時における可観測性が高いこと、が挙げられ
る。
部インタフェースを含めた保証が可能であること、第２
に、チップのエリア・ペナルティがないこと、第３に、
チップ評価時における可観測性が高いこと、が挙げられ
る。
【００１３】今後の高速Ｉ／Ｏを備えたＬＳＩのための
ＢＯＳＴを考えると、上記の第１と第３の利点は、高速
Ｉ／Ｏのテストには必須の条件であり、先に示したＤＵ
Ｔから信号検出部までの配線長を著しく短することによ
って、高速Ｉ／Ｏのテストが可能になる。
ＢＯＳＴを考えると、上記の第１と第３の利点は、高速
Ｉ／Ｏのテストには必須の条件であり、先に示したＤＵ
Ｔから信号検出部までの配線長を著しく短することによ
って、高速Ｉ／Ｏのテストが可能になる。
【００１４】一方、半導体集積回路装置（ＬＳＩ）にお
いては、テスト容易化設計として、ＬＳＩ内部をバウン
ダリ・スキャン・レジスタにより、Ｉ／Ｏと内部ロジッ
クとに分離することが提案されているので、図８を参照
して説明する。 図８参照 図８は、バウンダリ・スキャン・レジスタを設けた半導
体集積回路装置の概念的構成図であり、半導体チップ８
１の外周部にバウンダリ・スキャン・レジスタ８３を設
けて、Ｉ／Ｏ８４と、内部に設けたロジック回路及びメ
モリ等からなる内部ロジック８２とを分離したものであ
る。
いては、テスト容易化設計として、ＬＳＩ内部をバウン
ダリ・スキャン・レジスタにより、Ｉ／Ｏと内部ロジッ
クとに分離することが提案されているので、図８を参照
して説明する。 図８参照 図８は、バウンダリ・スキャン・レジスタを設けた半導
体集積回路装置の概念的構成図であり、半導体チップ８
１の外周部にバウンダリ・スキャン・レジスタ８３を設
けて、Ｉ／Ｏ８４と、内部に設けたロジック回路及びメ
モリ等からなる内部ロジック８２とを分離したものであ
る。
【００１５】この様な、バウンダリ・スキャン・レジス
タを使うことによって、内部ロジックのテストが容易に
なると同時に、高速Ｉ／Ｏに対して、送信信号を指定し
たり、受信信号をテストすることが可能になる。
タを使うことによって、内部ロジックのテストが容易に
なると同時に、高速Ｉ／Ｏに対して、送信信号を指定し
たり、受信信号をテストすることが可能になる。
【００１６】また、他のテスト容易化設計として、ロジ
ックＢＩＳＴ（Ｂｕｉｌｔ−ＩｎＳｅｌｆ−Ｔｅｓｔ）
が提案されているので、図９を参照して説明する。 図９参照 図９は、ロジックＢＩＳＴを採用した半導体集積回路装
置の概念的構成図であり、半導体チップ９１に、疑似乱
数パターン発生回路９２及び出力パターン圧縮回路９３
が設けられており、疑似乱数パターン発生回路９２と出
力パターン圧縮回路９３とはスキャン・チェーン９４で
接続されている。この場合の外部に設けるＬＳＩテスタ
９５は、疑似乱数パターン発生回路９２の初期設定と、
出力パターン圧縮回路９３からの結果取り出しを行うも
のである。
ックＢＩＳＴ（Ｂｕｉｌｔ−ＩｎＳｅｌｆ−Ｔｅｓｔ）
が提案されているので、図９を参照して説明する。 図９参照 図９は、ロジックＢＩＳＴを採用した半導体集積回路装
置の概念的構成図であり、半導体チップ９１に、疑似乱
数パターン発生回路９２及び出力パターン圧縮回路９３
が設けられており、疑似乱数パターン発生回路９２と出
力パターン圧縮回路９３とはスキャン・チェーン９４で
接続されている。この場合の外部に設けるＬＳＩテスタ
９５は、疑似乱数パターン発生回路９２の初期設定と、
出力パターン圧縮回路９３からの結果取り出しを行うも
のである。
【００１７】この場合、テスト・パターンは、従来と異
なりＬＳＩテスタ９５からではなくＬＳＩ内部の疑似乱
数パターン発生回路９２から出力されるものであり、Ｌ
ＳＩ内部におけるテスト結果が出力パターン圧縮回路９
３に送られる。この場合、疑似乱数パターン発生回路９
２は、例えば、ＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａ
ｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）によって構成
し、また、出力パターン圧縮回路９３は、例えば、ＭＩ
ＳＲ（Ｍｕｌｔｉｐｌｅ Ｉｎｐｕｔ Ｓｉｇｎａｔｕ
ｒｅ Ｒｅｇｉｓｔｅｒ）によって構成するものであ
り、それによって、半導体チップ９１のエリア・ペナル
ティを小さく実現できる。
なりＬＳＩテスタ９５からではなくＬＳＩ内部の疑似乱
数パターン発生回路９２から出力されるものであり、Ｌ
ＳＩ内部におけるテスト結果が出力パターン圧縮回路９
３に送られる。この場合、疑似乱数パターン発生回路９
２は、例えば、ＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａ
ｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）によって構成
し、また、出力パターン圧縮回路９３は、例えば、ＭＩ
ＳＲ（Ｍｕｌｔｉｐｌｅ Ｉｎｐｕｔ Ｓｉｇｎａｔｕ
ｒｅ Ｒｅｇｉｓｔｅｒ）によって構成するものであ
り、それによって、半導体チップ９１のエリア・ペナル
ティを小さく実現できる。
【００１８】
【発明が解決しようとする課題】しかし、ＢＯＳＴには
一般に、第１に、チップのピン数の制約を受ける、及
び、第２に、ロード・ボード上に測定回路や解析回路を
実装するための実装スペースが必要である、という欠点
があり、この内、第１の欠点は高速Ｉ／Ｏテストでは問
題にならないが、第２の実装スペースに関しては解決す
る必要がある。
一般に、第１に、チップのピン数の制約を受ける、及
び、第２に、ロード・ボード上に測定回路や解析回路を
実装するための実装スペースが必要である、という欠点
があり、この内、第１の欠点は高速Ｉ／Ｏテストでは問
題にならないが、第２の実装スペースに関しては解決す
る必要がある。
【００１９】さらに、ＢＯＳＴを考える上で高速Ｉ／Ｏ
テスト独自の課題は入出力信号レベルをはじめとするさ
まざまな仕様への対応である。例えば、高速Ｉ／Ｏテス
トでは、入出力信号レベル〔ＣＭＬ（ＣｕｒｒｅｎｔＭ
ｏｄｅ Ｌｏｇｉｃ）、ＬＶＤＳなど〕や、高速信号処
理技術〔波形強調（プリエンファシス）、多値伝送同時
双方向伝送など〕のようなさまざまな仕様に対応しなけ
ればならないという問題がある。
テスト独自の課題は入出力信号レベルをはじめとするさ
まざまな仕様への対応である。例えば、高速Ｉ／Ｏテス
トでは、入出力信号レベル〔ＣＭＬ（ＣｕｒｒｅｎｔＭ
ｏｄｅ Ｌｏｇｉｃ）、ＬＶＤＳなど〕や、高速信号処
理技術〔波形強調（プリエンファシス）、多値伝送同時
双方向伝送など〕のようなさまざまな仕様に対応しなけ
ればならないという問題がある。
【００２０】一方、ロジックＢＩＳＴにおいては、Ｉ／
Ｏ部のテストのために、ＬＳＩ内部で閉じたテストを行
うことができないという問題がある。
Ｏ部のテストのために、ＬＳＩ内部で閉じたテストを行
うことができないという問題がある。
【００２１】したがって、本発明は、簡単なボード構成
によって迅速に１ＧＨｚを越える高速Ｉ／Ｏのテスト
を、各Ｉ／Ｏ仕様毎にテスト・システムを変更すること
なく行うことを目的とする。
によって迅速に１ＧＨｚを越える高速Ｉ／Ｏのテスト
を、各Ｉ／Ｏ仕様毎にテスト・システムを変更すること
なく行うことを目的とする。
【００２２】
【課題を解決するための手段】図１は、本発明の原理的
構成図であり、ここで、図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、高速入出力装置２を備えた半導体集積
回路装置１の試験方法において、高速入出力装置２を備
えた半導体集積回路装置１の外部出力端子と外部入力端
子とを伝送線路で接続するループバック・パス４を設け
たロード・ボード３上に半導体集積回路装置１を搭載
し、テスト・パターン発生手段６と、テスト・パターン
発生手段６で発生させたテスト・パターンを高速入出力
装置２へ伝達するバウンダリ・スキャン・レジスタ、ル
ープバック・パス４を介して外部入力端子によって出力
を取り込むチェック手段７からなる半導体集積回路装置
１の内部に設けたテスト手段５とループバック・パス４
を利用して高速入出力装置２の動作を半導体集積回路装
置１の内部において試験することを特徴とする。
構成図であり、ここで、図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、高速入出力装置２を備えた半導体集積
回路装置１の試験方法において、高速入出力装置２を備
えた半導体集積回路装置１の外部出力端子と外部入力端
子とを伝送線路で接続するループバック・パス４を設け
たロード・ボード３上に半導体集積回路装置１を搭載
し、テスト・パターン発生手段６と、テスト・パターン
発生手段６で発生させたテスト・パターンを高速入出力
装置２へ伝達するバウンダリ・スキャン・レジスタ、ル
ープバック・パス４を介して外部入力端子によって出力
を取り込むチェック手段７からなる半導体集積回路装置
１の内部に設けたテスト手段５とループバック・パス４
を利用して高速入出力装置２の動作を半導体集積回路装
置１の内部において試験することを特徴とする。
【００２３】この様に、高速入出力装置２、即ち、高速
Ｉ／Ｏの特性テストを外部に設けたＬＳＩテスタからで
はなく、ＬＳＩ内部に設けたテスト手段５と、ロード・
ボード３に設けたループバック・パス４とを利用して行
うことによって、ＬＳＩ内部で閉じたセルフ・テストを
行うことができ、テストのために路線長を短くすること
ができるので、ディジタル波形が歪むことがなく、１Ｇ
Ｈｚを越えた試験測定が可能になる。
Ｉ／Ｏの特性テストを外部に設けたＬＳＩテスタからで
はなく、ＬＳＩ内部に設けたテスト手段５と、ロード・
ボード３に設けたループバック・パス４とを利用して行
うことによって、ＬＳＩ内部で閉じたセルフ・テストを
行うことができ、テストのために路線長を短くすること
ができるので、ディジタル波形が歪むことがなく、１Ｇ
Ｈｚを越えた試験測定が可能になる。
【００２４】
【００２５】特に、ＬＳＩ内部に設けたテスト手段５
を、送信データ・パターンを発生するテスト・パターン
発生手段６と、バウンダリ・スキャン・レジスタ、及
び、チェック手段７によって構成することによって、高
速Ｉ／Ｏの特性テストを閉じた状態で行うことができ
る。
を、送信データ・パターンを発生するテスト・パターン
発生手段６と、バウンダリ・スキャン・レジスタ、及
び、チェック手段７によって構成することによって、高
速Ｉ／Ｏの特性テストを閉じた状態で行うことができ
る。
【００２６】（２）また、本発明は、上記（１）におい
て、テスト・パターン発生手段６が擬似乱数パターン発
生回路であり、且つ、チェック手段７が出力パターン圧
縮回路であることを特徴とする。
て、テスト・パターン発生手段６が擬似乱数パターン発
生回路であり、且つ、チェック手段７が出力パターン圧
縮回路であることを特徴とする。
【００２７】この様に、テスト・パターン発生手段６と
しては、ＬＦＳＲ等で構成される擬似乱数パターン発生
回路が、また、チェック手段７としては、ＭＩＳＲ等で
構成される出力パターン圧縮回路が好適であり、それに
よって、ＬＳＩチップのエリア・ペナルティを小さくす
ることができる。
しては、ＬＦＳＲ等で構成される擬似乱数パターン発生
回路が、また、チェック手段７としては、ＭＩＳＲ等で
構成される出力パターン圧縮回路が好適であり、それに
よって、ＬＳＩチップのエリア・ペナルティを小さくす
ることができる。
【００２８】（３）また、本発明は、高速入出力装置２
を備えた半導体集積回路装置１の試験装置において、高
速入出力装置２を備えるとともに、テスト・パターン発
生手段６と、テスト・パターン発生手段６で発生させた
テスト・パターンを高速入出力装置２へ伝達するバウン
ダリ・スキャン・レジスタと、ループバック・パス４を
介した出力を外部入力端子を介して取り込むチェック手
段７とからなる内部テスト手段を備えた半導体集積回路
装置１の外部出力端子と外部入力端子とを伝送線路で接
続するループバック・パス４を設けたロード・ボード３
を備えたことを特徴とする。
を備えた半導体集積回路装置１の試験装置において、高
速入出力装置２を備えるとともに、テスト・パターン発
生手段６と、テスト・パターン発生手段６で発生させた
テスト・パターンを高速入出力装置２へ伝達するバウン
ダリ・スキャン・レジスタと、ループバック・パス４を
介した出力を外部入力端子を介して取り込むチェック手
段７とからなる内部テスト手段を備えた半導体集積回路
装置１の外部出力端子と外部入力端子とを伝送線路で接
続するループバック・パス４を設けたロード・ボード３
を備えたことを特徴とする。
【００２９】この様に、ループバック・パス４を設けた
ロード・ボード３によって試験装置を構成することによ
って、ＢＯＳＴにおいて必要な測定回路や解析回路を実
装するためのスペースが不要になり、それによって、ロ
ード・ボード３の構成を簡素化することができる。
ロード・ボード３によって試験装置を構成することによ
って、ＢＯＳＴにおいて必要な測定回路や解析回路を実
装するためのスペースが不要になり、それによって、ロ
ード・ボード３の構成を簡素化することができる。
【００３０】（４）また、本発明は、上記（３）におい
て、ループバック・パス４が、少なくともロード・ボー
ド３内に設けられた多層配線と、層準の異なる配線層間
を接続するビアによって構成されることを特徴とする。
て、ループバック・パス４が、少なくともロード・ボー
ド３内に設けられた多層配線と、層準の異なる配線層間
を接続するビアによって構成されることを特徴とする。
【００３１】この様に、ループバック・パス４をロード
・ボード３内に設けられた多層配線を利用して構成する
ことによって、小面積のロード・ボード３内に任意の路
線長を有するループバック・パス４を構成することがで
きるので、ロード・ボード３の小型化が可能になる。
・ボード３内に設けられた多層配線を利用して構成する
ことによって、小面積のロード・ボード３内に任意の路
線長を有するループバック・パス４を構成することがで
きるので、ロード・ボード３の小型化が可能になる。
【００３２】（５）また、本発明は、上記（４）におい
て、各配線層がコプレーナ構造の伝送線路からなること
を特徴とする。
て、各配線層がコプレーナ構造の伝送線路からなること
を特徴とする。
【００３３】この様に、ループバック・パス４を構成す
る伝送線路を、コプレーナ構造の伝送線路を構成するこ
とによって、１ＧＨｚ以上の周波数の信号テスト・パタ
ーンを波形歪みが少なく且つ遅延が少ない状態で伝送す
ることができる。
る伝送線路を、コプレーナ構造の伝送線路を構成するこ
とによって、１ＧＨｚ以上の周波数の信号テスト・パタ
ーンを波形歪みが少なく且つ遅延が少ない状態で伝送す
ることができる。
【００３４】（６）また、本発明は、上記（４）または
（５）において、各配線層の屈曲箇所を多角形パターン
を利用して構成したことを特徴とする。
（５）において、各配線層の屈曲箇所を多角形パターン
を利用して構成したことを特徴とする。
【００３５】この様に、各配線層の屈曲箇所、特に、９
０°程度屈曲させる屈曲箇所を多角形パターンを利用し
て構成ことによって、特性インピーダンスの不連続性を
緩和することができる。
０°程度屈曲させる屈曲箇所を多角形パターンを利用し
て構成ことによって、特性インピーダンスの不連続性を
緩和することができる。
【００３６】（７）また、本発明は、上記（３）乃至
（６）のいずれかにおいて、高速入出力装置２を構成す
るとともに、ループバック・パス４を介して結合される
出力装置と入力装置との各対におけるループバック・パ
ス長が、互いに等しいことを特徴とする。
（６）のいずれかにおいて、高速入出力装置２を構成す
るとともに、ループバック・パス４を介して結合される
出力装置と入力装置との各対におけるループバック・パ
ス長が、互いに等しいことを特徴とする。
【００３７】この様に、ループバック・パス４を介して
結合される出力装置と入力装置との各対におけるループ
バック・パス長を互いに等しくすることによって、特性
の揃った精度の高いテストが可能になる。
結合される出力装置と入力装置との各対におけるループ
バック・パス長を互いに等しくすることによって、特性
の揃った精度の高いテストが可能になる。
【００３８】
【発明の実施の形態】ここで、図２乃至図６を参照し
て、本発明の実施の形態のテスト・システムを説明す
る。 図２参照 図２は、本発明の実施の形態のテスト・システムの概念
的構成図であり、ループバック・パス５０を設けたロー
ド・ボード４０に高周波特性に優れたＦＣ一ＢＧＡ（Ｆ
ｌｉｐ Ｃｈｉｐ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）
に対応したソケット４１を実装し、このソケット４１に
ＤＵＴ、即ち、測定対象のＬＳＩチップ１１をセットし
て試験を行うものである。なお、ＬＳＩテスタ４２は、
疑似乱数パターン発生回路１９の初期設定と、出力パタ
ーン圧縮回路２０からの結果取り出しを行うものであ
る。
て、本発明の実施の形態のテスト・システムを説明す
る。 図２参照 図２は、本発明の実施の形態のテスト・システムの概念
的構成図であり、ループバック・パス５０を設けたロー
ド・ボード４０に高周波特性に優れたＦＣ一ＢＧＡ（Ｆ
ｌｉｐ Ｃｈｉｐ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）
に対応したソケット４１を実装し、このソケット４１に
ＤＵＴ、即ち、測定対象のＬＳＩチップ１１をセットし
て試験を行うものである。なお、ＬＳＩテスタ４２は、
疑似乱数パターン発生回路１９の初期設定と、出力パタ
ーン圧縮回路２０からの結果取り出しを行うものであ
る。
【００３９】図３参照
図３は、ＤＵＴとなるＬＳＩ内部のテスト容易化設計に
より設計した高速Ｉ／Ｏを備えたＬＳＩチップ１１の概
念的構成図であり、内部に設けたロジック回路とメモリ
等からなる内部ロジック１２と、パッド１４を介してド
ライバ・ピンに接続する出力セル１３、パッド１６を介
してレシーバ・ピンに接続する入力セル１５と、出力セ
ル１３及び入力セル１５からなる高速Ｉ／Ｏ１７を内部
ロジック１２から分離するスキャン・チェーン１８で構
成されるバウンダリ・スキャン・レジスタと、出力セル
１３とスキャン・チェーン１８を介して接続するＬＦＳ
Ｒからなる擬似乱数パターン発生回路１９と、入力セル
１５とスキャン・チェーン１８を介して接続するＭＩＳ
Ｒからなる出力パターン圧縮回路２０によって構成され
ている。なお、図示を簡単にするために、出力セル１３
及び入力セル１５は夫々一方の側に集積した状態で示し
ている。
より設計した高速Ｉ／Ｏを備えたＬＳＩチップ１１の概
念的構成図であり、内部に設けたロジック回路とメモリ
等からなる内部ロジック１２と、パッド１４を介してド
ライバ・ピンに接続する出力セル１３、パッド１６を介
してレシーバ・ピンに接続する入力セル１５と、出力セ
ル１３及び入力セル１５からなる高速Ｉ／Ｏ１７を内部
ロジック１２から分離するスキャン・チェーン１８で構
成されるバウンダリ・スキャン・レジスタと、出力セル
１３とスキャン・チェーン１８を介して接続するＬＦＳ
Ｒからなる擬似乱数パターン発生回路１９と、入力セル
１５とスキャン・チェーン１８を介して接続するＭＩＳ
Ｒからなる出力パターン圧縮回路２０によって構成され
ている。なお、図示を簡単にするために、出力セル１３
及び入力セル１５は夫々一方の側に集積した状態で示し
ている。
【００４０】この場合、１つのＩ／Ｏセルが取り扱う並
列データのビット数と同数のスキャン・チェーン１８を
準備するものであり、図においては、１つのＩ／Ｏセル
が４ビットの並列データを送受信するものとして、４本
のスキャン・チェーン１８を用意している。
列データのビット数と同数のスキャン・チェーン１８を
準備するものであり、図においては、１つのＩ／Ｏセル
が４ビットの並列データを送受信するものとして、４本
のスキャン・チェーン１８を用意している。
【００４１】また、出力セル１３に対しては、内部ロジ
ック１２からのデータとフリップ・フロップ２１を備え
たスキャン・チェーン１８からのデータを切替えるマル
チプレクサ２２を設けている。一方、入力セル１５につ
いては、入力セル１５からのデータと一つ前のフリップ
フロップ３１からのデータを切替えるマルチプレクサ３
２が用意されている。
ック１２からのデータとフリップ・フロップ２１を備え
たスキャン・チェーン１８からのデータを切替えるマル
チプレクサ２２を設けている。一方、入力セル１５につ
いては、入力セル１５からのデータと一つ前のフリップ
フロップ３１からのデータを切替えるマルチプレクサ３
２が用意されている。
【００４２】図４（ａ）参照
図４（ａ）は、高速Ｉ／Ｏを構成する出力セル１３の概
念的構成図であり、出力セル１３は、４Ｂ／５Ｂ符号器
２３、シンクロナイザ２４、マルチプレクサ２５、ＬＶ
ＤＳドライバ２６、ドライバと送信タイミングを定める
送信用電圧制御発振器２７、及び、位相／周波数比較器
２８によって構成される。
念的構成図であり、出力セル１３は、４Ｂ／５Ｂ符号器
２３、シンクロナイザ２４、マルチプレクサ２５、ＬＶ
ＤＳドライバ２６、ドライバと送信タイミングを定める
送信用電圧制御発振器２７、及び、位相／周波数比較器
２８によって構成される。
【００４３】この例では、ＬＳＩ内部から出力として４
ビットの並列データを受け取り、４Ｂ／５Ｂ符号器２３
は、それに１ビット付加して５ビットデータに符号化す
る。この場合、付加するビットは受信側でのクロック再
生が容易に行えるように、“０”及び“１”が連続する
ことを避ける目的で挿入される。
ビットの並列データを受け取り、４Ｂ／５Ｂ符号器２３
は、それに１ビット付加して５ビットデータに符号化す
る。この場合、付加するビットは受信側でのクロック再
生が容易に行えるように、“０”及び“１”が連続する
ことを避ける目的で挿入される。
【００４４】続いて、シンクロナイザ２４で内部クロッ
クと送信クロックとのタイミング調整が行われ、その
後、マルチプレクサ２５及びＬＶＤＳドライバ２６によ
って、５ビット並列データを１ビットの直列データとし
てＬＶＤＳレベルの差動信号（出力+ ，出力- ）で出力
する。この場合、位相／周波数比較器２８と送信用電圧
制御発振器２７で構成されるＰＬＬが、内部クロックの
５倍の周波数である送信クロックをつくっている。
クと送信クロックとのタイミング調整が行われ、その
後、マルチプレクサ２５及びＬＶＤＳドライバ２６によ
って、５ビット並列データを１ビットの直列データとし
てＬＶＤＳレベルの差動信号（出力+ ，出力- ）で出力
する。この場合、位相／周波数比較器２８と送信用電圧
制御発振器２７で構成されるＰＬＬが、内部クロックの
５倍の周波数である送信クロックをつくっている。
【００４５】図４（ｂ）参照
図４（ｂ）は、高速Ｉ／Ｏを構成する入力セル１５の概
念的構成図であり、入力セル１５は、ＬＶＤＳレシーバ
３３と、デマルチプレクサ３４と、シンクロナイザ３５
と、５Ｂ／４Ｂ復号器３６と、受信タイミングを定める
受信用電圧制御発振器３７と、位相／周波数比較器３８
から構成される。
念的構成図であり、入力セル１５は、ＬＶＤＳレシーバ
３３と、デマルチプレクサ３４と、シンクロナイザ３５
と、５Ｂ／４Ｂ復号器３６と、受信タイミングを定める
受信用電圧制御発振器３７と、位相／周波数比較器３８
から構成される。
【００４６】信号の流れは出力セル１３と概ね逆で、伝
送路から送られてくる直列データをＬＶＤＳレシーバ３
３で受け取り、続いてデマルチプレクサ３４で直列−並
列置換が行われ、シンクロナイザ３５で内部クロックと
の同期が取られる。
送路から送られてくる直列データをＬＶＤＳレシーバ３
３で受け取り、続いてデマルチプレクサ３４で直列−並
列置換が行われ、シンクロナイザ３５で内部クロックと
の同期が取られる。
【００４７】その後、５Ｂ／４Ｂ復号器３６でクロック
再生のために付加した１ビットを除くことで、４ビット
並列データに復号される。この場合、受信クロックは、
位相／周波数比較器３８と受信用電圧制御発振器３７で
構成されるＰＬＬによって送られてくるデータから再生
される。
再生のために付加した１ビットを除くことで、４ビット
並列データに復号される。この場合、受信クロックは、
位相／周波数比較器３８と受信用電圧制御発振器３７で
構成されるＰＬＬによって送られてくるデータから再生
される。
【００４８】次いで、図５を参照して、ロード・ボード
のソケット回りの構成を説明する。 図５（ａ）参照 図５（ａ）は、ロード・ボード４０のソケット４１の近
傍の概略的断面図であり、この例では、ＬＳＩチップ１
１の出力端子面に設けられたＦＣ−ＢＧＡの左側に高速
Ｉ／Ｏのドライバ・ピン２９が配置され右側にレシーバ
・ピン３９が配置されている。
のソケット回りの構成を説明する。 図５（ａ）参照 図５（ａ）は、ロード・ボード４０のソケット４１の近
傍の概略的断面図であり、この例では、ＬＳＩチップ１
１の出力端子面に設けられたＦＣ−ＢＧＡの左側に高速
Ｉ／Ｏのドライバ・ピン２９が配置され右側にレシーバ
・ピン３９が配置されている。
【００４９】また、この例では、ロード・ボード４０は
５層構造の多層配線回路基板から構成されており、ソケ
ット４１の左側の端子４３は、ロード・ボード４０上の
３層目の配線層５１を使って図の左端側まで配線され、
その後、ビア５２によって５層目の配線層５３に切替え
られて図の右端側まで配線され、再び、ビア５４によっ
て３層目の配線層５１に切替えられ、ソケット４１の右
側の端子４４まで配線されてループバック・パス５０を
構成する。
５層構造の多層配線回路基板から構成されており、ソケ
ット４１の左側の端子４３は、ロード・ボード４０上の
３層目の配線層５１を使って図の左端側まで配線され、
その後、ビア５２によって５層目の配線層５３に切替え
られて図の右端側まで配線され、再び、ビア５４によっ
て３層目の配線層５１に切替えられ、ソケット４１の右
側の端子４４まで配線されてループバック・パス５０を
構成する。
【００５０】図５（ｂ）参照
図５（ｂ）は、３層目の配線層５１のソケット４１の端
子４３との接続部における要部平面図であり、出力セル
１３を構成するＬＶＤＳドライバ２３の差動出力（出力
+ ，出力- ）に対応するように、二本の信号配線５５，
５６と、それを取り囲むグランド配線５７，５８が設け
られており、同一層準の配線層でも差動信号を並べてそ
の両側をグランド配線で挟むコプレーナ構造の伝送線路
を構成している。なお、符号５９，６０，６１は、ビア
の接続部である。配線幅配線間隔などのパラメータは伝
送線路の特性インピーダンスが高速Ｉ／Ｏの入出力イン
ピーダンスに整合するように決定される。
子４３との接続部における要部平面図であり、出力セル
１３を構成するＬＶＤＳドライバ２３の差動出力（出力
+ ，出力- ）に対応するように、二本の信号配線５５，
５６と、それを取り囲むグランド配線５７，５８が設け
られており、同一層準の配線層でも差動信号を並べてそ
の両側をグランド配線で挟むコプレーナ構造の伝送線路
を構成している。なお、符号５９，６０，６１は、ビア
の接続部である。配線幅配線間隔などのパラメータは伝
送線路の特性インピーダンスが高速Ｉ／Ｏの入出力イン
ピーダンスに整合するように決定される。
【００５１】図５（ｃ）参照
図５（ｃ）は、ロード・ボード４０の要部断面図であ
り、信号配線５５，５６を設ける配線層、この場合は３
層目の配線層５１の上下の配線層６２，６３を電源もし
くはグランドのベタ配線とし、それらによって挟まれる
ことによって、ストリップ線路が構成される。また、上
述の様に、信号配線５５，５６はその両側をグランド配
線５７，５８で挟まれたコプレーナ構造となっている。
り、信号配線５５，５６を設ける配線層、この場合は３
層目の配線層５１の上下の配線層６２，６３を電源もし
くはグランドのベタ配線とし、それらによって挟まれる
ことによって、ストリップ線路が構成される。また、上
述の様に、信号配線５５，５６はその両側をグランド配
線５７，５８で挟まれたコプレーナ構造となっている。
【００５２】図６参照
図６はこの様なループバック・パス５０の構成を概念的
に示した図であり、このように配線することで、各ルー
プバック・パス５０の等長配線を実現している。因に、
この場合のループバック・パス５０の路線長としては、
３００ｍｍ程度とする。また、３層目の配線層５１或い
は５層目の配線層５３等の配線を９０度曲げる場合は多
角形パターンによる屈曲部６４にして特性インピーダン
スの不連続性を緩和する。
に示した図であり、このように配線することで、各ルー
プバック・パス５０の等長配線を実現している。因に、
この場合のループバック・パス５０の路線長としては、
３００ｍｍ程度とする。また、３層目の配線層５１或い
は５層目の配線層５３等の配線を９０度曲げる場合は多
角形パターンによる屈曲部６４にして特性インピーダン
スの不連続性を緩和する。
【００５３】この様なテスト・システムを用いて、高速
Ｉ／Ｏのセルフ・テストを行うが、高速Ｉ／Ｏでは、ク
ロック再生等のテストのため連続したビット列によるテ
ストを必要する場合が多く、この様な場合は、出力セル
−入力セルの一対ごとにテストを実施する。
Ｉ／Ｏのセルフ・テストを行うが、高速Ｉ／Ｏでは、ク
ロック再生等のテストのため連続したビット列によるテ
ストを必要する場合が多く、この様な場合は、出力セル
−入力セルの一対ごとにテストを実施する。
【００５４】このテストにおいては、まず、ＬＳＩチッ
プ１１の内部に設けた疑似乱数パターン発生回路１９で
生成されるパターン列を順次出力セル１３に繋がったス
キャン・レジスタによってテストする特定の出力セルま
で送るが、そのために、テストする特定の出力セルに対
して用意されたマルチプレクサ２２をスキャン・レジス
タ側のデータが通過するように切替える。
プ１１の内部に設けた疑似乱数パターン発生回路１９で
生成されるパターン列を順次出力セル１３に繋がったス
キャン・レジスタによってテストする特定の出力セルま
で送るが、そのために、テストする特定の出力セルに対
して用意されたマルチプレクサ２２をスキャン・レジス
タ側のデータが通過するように切替える。
【００５５】それによって、この特定の出力セルはスキ
ャン・レジスタから送られてくるパターン列を順次ロー
ド・ボード４０上のループバック・パス５０を構成する
伝送線路に送信する。
ャン・レジスタから送られてくるパターン列を順次ロー
ド・ボード４０上のループバック・パス５０を構成する
伝送線路に送信する。
【００５６】一方、現在テストしている特定の出力セル
とロード・ボード４０上のループバック・パス５０を構
成する伝送線路で接続された特定の入力セル１５におい
て送られてくる送信データを受信し、受信したデータは
入力セルに繋がるスキャン・レジスタによって順次出力
パターン圧縮回路２０に送られる。
とロード・ボード４０上のループバック・パス５０を構
成する伝送線路で接続された特定の入力セル１５におい
て送られてくる送信データを受信し、受信したデータは
入力セルに繋がるスキャン・レジスタによって順次出力
パターン圧縮回路２０に送られる。
【００５７】この時、入力セル１５に対して用意された
マルチプレクサ３２は現在テストしている特定の入力セ
ルだけがスキャン・レジスタに接続され、その他は受信
データが順次出力パターン圧縮回路２０に送られるよう
にフリップフロップ３１側にスイッチされる。
マルチプレクサ３２は現在テストしている特定の入力セ
ルだけがスキャン・レジスタに接続され、その他は受信
データが順次出力パターン圧縮回路２０に送られるよう
にフリップフロップ３１側にスイッチされる。
【００５８】この様にして、一通りのパターン列の送受
信が終った後、出力パターン圧縮回路２０で圧縮された
データを、外部に設けたＬＳＩテスタ４２で読み取りテ
スト対象の入出力セル対で正常にパターン列の転送が行
われたか判定する。その後、上記のテスト・サイクルを
入出力セル対の個数だけ繰り返す。
信が終った後、出力パターン圧縮回路２０で圧縮された
データを、外部に設けたＬＳＩテスタ４２で読み取りテ
スト対象の入出力セル対で正常にパターン列の転送が行
われたか判定する。その後、上記のテスト・サイクルを
入出力セル対の個数だけ繰り返す。
【００５９】この様な本発明のテスト・システムを用い
ることによって、 １．既存のＬＳＩテスタでは困難であったＧＨｚを越え
る高速Ｉ／Ｏを備えたＬＳＩのセルフ・テストを行うこ
とが可能になり、 ２．ロード・ボード上に測定回路や解析回路が必要ない
ためＢＯＳＴの欠点であるロード・ボード上の実装スペ
ースが緩和され、また、 ３．ＬＳＩのＩ／Ｏ自身を使ったセルフ・テストなの
で、各々のＩ／Ｏ仕様に合わせてテスト・システムを設
計し直す必要がない、という利点がある。
ることによって、 １．既存のＬＳＩテスタでは困難であったＧＨｚを越え
る高速Ｉ／Ｏを備えたＬＳＩのセルフ・テストを行うこ
とが可能になり、 ２．ロード・ボード上に測定回路や解析回路が必要ない
ためＢＯＳＴの欠点であるロード・ボード上の実装スペ
ースが緩和され、また、 ３．ＬＳＩのＩ／Ｏ自身を使ったセルフ・テストなの
で、各々のＩ／Ｏ仕様に合わせてテスト・システムを設
計し直す必要がない、という利点がある。
【００６０】以上、本発明の実施の形態を説明してきた
が、本発明は実施の形態に記載された構成・条件に限ら
れるものではなく、各種の変更が可能である。例えば、
上記の実施の形態においては、ロード・ボード内におい
てループバック・パスを構成する伝送線路をコプレーナ
構造で構成しているが、埋込メッキ技術を用いて同軸構
造で構成しても良いものである。
が、本発明は実施の形態に記載された構成・条件に限ら
れるものではなく、各種の変更が可能である。例えば、
上記の実施の形態においては、ロード・ボード内におい
てループバック・パスを構成する伝送線路をコプレーナ
構造で構成しているが、埋込メッキ技術を用いて同軸構
造で構成しても良いものである。
【００６１】また、上記の実施の形態においては、ルー
プバック・パスを単一の線路長のループバック・パスと
しているが、スイッチング回路を設けて伝送パスを切り
替えることによって、ループバック・パスを任意の線路
長に設定するようにしても良いものである。
プバック・パスを単一の線路長のループバック・パスと
しているが、スイッチング回路を設けて伝送パスを切り
替えることによって、ループバック・パスを任意の線路
長に設定するようにしても良いものである。
【００６２】また、上記の実施の形態においては、テス
ト・パターン発生手段を、擬似乱数パターン発生回路で
構成しているが、狭義の擬似乱数パターン発生回路に限
られるものではなく、高速Ｉ／Ｏの特性試験が可能なテ
スト・パターンを発生できるものであれば良い。
ト・パターン発生手段を、擬似乱数パターン発生回路で
構成しているが、狭義の擬似乱数パターン発生回路に限
られるものではなく、高速Ｉ／Ｏの特性試験が可能なテ
スト・パターンを発生できるものであれば良い。
【００６３】また、上記の実施の形態においては、チェ
ック手段を、出力パターン圧縮回路で構成しているが、
狭義の出力パターン圧縮回路に限られるものではなく、
テスト・パターンの形態に応じたチェックが可能な手段
であれば良い。
ック手段を、出力パターン圧縮回路で構成しているが、
狭義の出力パターン圧縮回路に限られるものではなく、
テスト・パターンの形態に応じたチェックが可能な手段
であれば良い。
【００６４】
【発明の効果】本発明によれば、高速Ｉ／Ｏの試験のた
めにループバック・パスを用いることによってＬＳＩ内
部に設けたテスト手段ＢＩＳＴを用いて行っているの
で、試験装置の構成を複雑化することなく、迅速に１Ｇ
Ｈｚを越える高速Ｉ／Ｏのテストを、各Ｉ／Ｏ仕様毎に
テスト・システムを変更することなく行うことができ、
ひいては、１ＧＨｚ以上の動作周波数の高速半導体集積
回路装置の信頼性の向上に寄与するところが大きい。
めにループバック・パスを用いることによってＬＳＩ内
部に設けたテスト手段ＢＩＳＴを用いて行っているの
で、試験装置の構成を複雑化することなく、迅速に１Ｇ
Ｈｚを越える高速Ｉ／Ｏのテストを、各Ｉ／Ｏ仕様毎に
テスト・システムを変更することなく行うことができ、
ひいては、１ＧＨｚ以上の動作周波数の高速半導体集積
回路装置の信頼性の向上に寄与するところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態のテスト・システムの概念
的構成図である。
的構成図である。
【図３】高速Ｉ／Ｏを備えたＬＳＩチップを概念的構成
図である。
図である。
【図４】高速Ｉ／Ｏを構成する出力セル及び入力セルの
概念的構成図である。
概念的構成図である。
【図５】ロード・ボードのソケット回りの構成説明図で
ある。
ある。
【図６】ループバック・パスの概念的構成図である。
【図７】従来のテスト・システムの概念的構成図であ
る。
る。
【図８】バウンダリ・スキャン・レジスタを設けた半導
体集積回路装置の概念的構成図である。
体集積回路装置の概念的構成図である。
【図９】ロジックＢＩＳＴを採用した半導体集積回路装
置の概念的構成図である。
置の概念的構成図である。
１ 半導体集積回路装置
２ 高速入出力装置
３ ロード・ボード
４ ループバック・パス
５ テスト手段
６ テスト・パターン発生手段
７ チェック手段
１１ ＬＳＩチップ
１２ 内部ロジック
１３ 出力セル
１４ パッド
１５ 入力セル
１６ パッド
１７ 高速Ｉ／Ｏ
１８ スキャン・チェーン
１９ 擬似乱数パターン発生回路
２０ 出力パターン圧縮回路
２１ フリップ・フロップ
２２ マルチプレクサ
２３ ４Ｂ／５Ｂ符号器
２４ シンクロナイザ
２５ マルチプレクサ
２６ ＬＶＤＳドライバ
２７ 送信用電圧制御発振器
２８ 位相／周波数比較器
２９ ドライバ・ピン
３１ フリップ・フロップ
３２ マルチプレクサ
３３ ＬＶＤＳレシーバ
３４ デマルチプレクサ
３５ シンクロナイザ
３６ ５Ｂ／４Ｂ復号器
３７ 受信用電圧制御発振器
３８ 位相／周波数比較器
３９ レシーバ・ピン
４０ ロード・ボード
４１ ソケット
４２ ＬＳＩテスタ
４３ 端子
４４ 端子
５０ ループバック・パス
５１ ３層目の配線層
５２ ビア
５３ ５層目の配線層
５４ ビア
５５ 信号配線
５６ 信号配線
５７ グランド配線
５８ グランド配線
５９ ビアの接続部
６０ ビアの接続部
６１ ビアの接続部
６２ 配線層
６３ 配線層
６４ 屈曲部
７１ ロード・ボード
７２ ソケット
７３ 引出配線
７４ ＬＳＩテスタ
７５ 同軸ケーブル
７６ ハンドラ
７７ ＤＵＴ
８１ 半導体チップ
８２ 内部ロジック
８３ バウンダリ・スキャン・レジスタ
８４ Ｉ／Ｏ
９１ 半導体チップ
９２ 擬似乱数パターン発生回路
９３ 出力パターン圧縮回路
９４ スキャン・チェーン
９５ ＬＳＩテスタ
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/26 - 31/3193
G01R 31/02 - 31/06
Claims (7)
- 【請求項１】 高速入出力装置を備えた半導体集積回路
装置の外部出力端子と外部入力端子とを伝送線路で接続
するループバック・パスを設けたロード・ボード上に前
記半導体集積回路装置を搭載し、テスト・パターン発生
手段と、前記テスト・パターン発生手段で発生させたテ
スト・パターンを前記高速入出力装置へ伝達するバウン
ダリ・スキャン・レジスタと、前記ループバック・パス
を介した出力を前記外部入力端子を介して取り込むチェ
ック手段とからなる前記半導体集積回路装置の内部に設
けたテスト手段と前記ループバック・パスを利用して前
記高速入出力装置の動作を前記半導体集積回路装置の内
部において試験することを特徴とする高速入出力装置を
備えた半導体集積回路装置の試験方法。 - 【請求項２】 上記テスト・パターン発生手段が擬似乱
数パターン発生回路であり、且つ、上記チェック手段が
出力パターン圧縮回路であることを特徴とする請求項１
記載の高速入出力装置を備えた半導体集積回路装置の試
験方法。 - 【請求項３】 高速入出力装置を備えるとともに、テス
ト・パターン発生手段と、前記テスト・パターン発生手
段で発生させたテスト・パターンを前記高速入出力装置
へ伝達するバウンダリ・スキャン・レジスタと、ループ
バック・パスを介した出力を外部入力端子を介して取り
込むチェック手段とからなる内部テスト手段を備えた半
導体集積回路装置の前記外部出力端子と外部入力端子と
を伝送線路で接続するループバック・パスを設けたロー
ド・ボードを備えたことを特徴とする高速入出力装置を
備えた半導体集積回路装置の試験装置。 - 【請求項４】 上記ループバック・パスが、少なくとも
上記ロード・ボード内に設けられた多層配線と、層準の
異なる配線層間を接続するビアによって構成されること
を特徴とする請求項３記載の高速入出力装置を備えた半
導体集積回路装置の試験装置。 - 【請求項５】 上記各配線層が、コプレーナ構造の伝送
線路からなることを特徴とする請求項４記載の高速入出
力装置を備えた半導体集積回路装置の試験装置。 - 【請求項６】 上記各配線層の屈曲箇所を多角形パター
ンを利用して構成したことを特徴とする請求項４または
５に記載の高速入出力装置を備えた半導体集積回路装置
の試験装置。 - 【請求項７】 上記高速入出力装置を構成するととも
に、上記ループバック・パスを介して結合される出力装
置と入力装置との各対におけるループバック・パス長
が、互いに等しいことを特徴とする請求項３乃至６のい
ずれか１項に記載の高速入出力装置を備えた半導体集積
回路装置の試験装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001370609A JP3446124B2 (ja) | 2001-12-04 | 2001-12-04 | 高速入出力装置を備えた半導体集積回路装置の試験方法及び試験装置 |
| TW091134517A TWI237700B (en) | 2001-12-04 | 2002-11-27 | Testing method and tester for semiconductor integrated circuit device comprising high-speed input/output device |
| US10/497,514 US7098682B2 (en) | 2001-12-04 | 2002-12-03 | Testing method and tester for semiconductor integrated circuit device comprising high-speed input/output element |
| KR1020047008220A KR100571312B1 (ko) | 2001-12-04 | 2002-12-03 | 고속 입출력장치를 구비한 반도체 집적회로장치의시험방법 및 시험장치 |
| PCT/JP2002/012672 WO2003048795A1 (fr) | 2001-12-04 | 2002-12-03 | $procede et dispositif d'essai pour circuit integre a semi-conducteur comprenant un element d'entree-sortie a grande vitesse |
| CNB028242610A CN100492043C (zh) | 2001-12-04 | 2002-12-03 | 具有高速输入输出装置的半导体集成电路装置的试验方法及试验装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001370609A JP3446124B2 (ja) | 2001-12-04 | 2001-12-04 | 高速入出力装置を備えた半導体集積回路装置の試験方法及び試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003167034A JP2003167034A (ja) | 2003-06-13 |
| JP3446124B2 true JP3446124B2 (ja) | 2003-09-16 |
Family
ID=19179806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001370609A Expired - Fee Related JP3446124B2 (ja) | 2001-12-04 | 2001-12-04 | 高速入出力装置を備えた半導体集積回路装置の試験方法及び試験装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7098682B2 (ja) |
| JP (1) | JP3446124B2 (ja) |
| KR (1) | KR100571312B1 (ja) |
| CN (1) | CN100492043C (ja) |
| TW (1) | TWI237700B (ja) |
| WO (1) | WO2003048795A1 (ja) |
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2002
- 2002-11-27 TW TW091134517A patent/TWI237700B/zh not_active IP Right Cessation
- 2002-12-03 US US10/497,514 patent/US7098682B2/en not_active Expired - Fee Related
- 2002-12-03 KR KR1020047008220A patent/KR100571312B1/ko not_active Expired - Fee Related
- 2002-12-03 CN CNB028242610A patent/CN100492043C/zh not_active Expired - Fee Related
- 2002-12-03 WO PCT/JP2002/012672 patent/WO2003048795A1/ja not_active Ceased
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Also Published As
| Publication number | Publication date |
|---|---|
| US7098682B2 (en) | 2006-08-29 |
| TWI237700B (en) | 2005-08-11 |
| KR20040071152A (ko) | 2004-08-11 |
| CN1599869A (zh) | 2005-03-23 |
| KR100571312B1 (ko) | 2006-04-17 |
| CN100492043C (zh) | 2009-05-27 |
| TW200300844A (en) | 2003-06-16 |
| WO2003048795A1 (fr) | 2003-06-12 |
| JP2003167034A (ja) | 2003-06-13 |
| US20050077905A1 (en) | 2005-04-14 |
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| Zhou | Test support processor for enhanced testability of high performance integrated circuits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20040420 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |