JP3457600B2 - メモリ二重化装置及びメモリ二重化方法 - Google Patents
メモリ二重化装置及びメモリ二重化方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、メモリ二重化装置
及びメモリ二重化方法に関し、特に、メイン制御用ボー
ドとサブ制御用ボードにメモリモジュールを接続してメ
モリの二重化を可能とするメモリ二重化装置及びメモリ
二重化方法に関する。
及びメモリ二重化方法に関し、特に、メイン制御用ボー
ドとサブ制御用ボードにメモリモジュールを接続してメ
モリの二重化を可能とするメモリ二重化装置及びメモリ
二重化方法に関する。
【０００２】
【従来の技術】従来、メモリ二重化構成を持たない、制
御用ボードを２枚使用して制御用ボードの二重化を構成
するシステムにおいては、メイン制御用ボードがダウン
した場合、サブ制御用ボードより起動することとなる。
御用ボードを２枚使用して制御用ボードの二重化を構成
するシステムにおいては、メイン制御用ボードがダウン
した場合、サブ制御用ボードより起動することとなる。
【０００３】
【発明が解決しようとする課題】しかしながら、現状で
は、メモリ内のシステム情報を転送する機能がなく、ま
た、メモリスロット以外の既存のインタフェースを使用
してメモリ内容を転送する場合には、定期的な別処理が
必要である。また、インタフェースのスペック上、転送
処理能力がメモリ転送に必要とされる転送能力に追いつ
くことができないなどの問題点があった。
は、メモリ内のシステム情報を転送する機能がなく、ま
た、メモリスロット以外の既存のインタフェースを使用
してメモリ内容を転送する場合には、定期的な別処理が
必要である。また、インタフェースのスペック上、転送
処理能力がメモリ転送に必要とされる転送能力に追いつ
くことができないなどの問題点があった。
【０００４】本発明はこのような状況に鑑みてなされた
ものであり、メイン制御用ボードがダウンしたときに、
サブ制御用ボードがメイン制御用ボードのメモリ内容を
読み出すことができるようにし、システムの復旧作業を
効率的に行うことができるようにするものである。
ものであり、メイン制御用ボードがダウンしたときに、
サブ制御用ボードがメイン制御用ボードのメモリ内容を
読み出すことができるようにし、システムの復旧作業を
効率的に行うことができるようにするものである。
【０００５】
【課題を解決するための手段】請求項１に記載のメモリ
二重化装置は、第１の制御ボードと第２の制御ボードと
によって二重化されたシステムにメモリモジュールを接
続してメモリを二重化するメモリ二重化装置であって、
メモリモジュールは、データを記憶する第１のメモリ
と、データを記憶する第２のメモリと、第１の制御ボー
ドがシステムダウンしたことを示すシステム断検出信号
を受信したか否かに応じて、第１の制御ボードによる第
１のメモリに対するデータの書き込みおよび読み出しの
可否と、第２のメモリに対するデータの書き込みの可否
とを制御する第１の制御手段と、システム断検出信号を
受信したか否かに応じて、第２の制御ボードによる第２
のメモリに対するデータの書き込みおよび読み出しの可
否を制御する第２の制御手段とを備えることを特徴とす
る。また、第１の制御手段は、システム断検出信号を受
信した場合には、第１の制御ボードから第２のメモリに
対するデータの書き込みを不可能にするように制御し、
システム断検出信号を受信しない場合には、第１の制御
ボードから第１のメモリに対するデータの書き込みおよ
び読み出しと、第２のメモリに対するデータの書き込み
を可能にするように制御することができる。また、第２
の制御手段は、システム断検出信号を受信した場合に
は、第２の制御ボードから第２のメモリに対するデータ
の書き込みおよび読み出しを可能にするように制御し、
システム断検出信号を受信しない場合には、第２の制御
ボードから第２のメモリに対するデータの書き込みおよ
び読み出しを不可能にするように制御することができ
る。また、第１のメモリおよび第１の制御手段に対する
電力供給と、第２のメモリおよび第２の制御手段に対す
る電力供給とは別系統で行われるようにすることができ
る。請求項５に記載のメモリ二重化方法は、第１の制御
ボードと第２の制御ボードとによって二重化されたシス
テムに、データを記憶する第１のメモリと、データを記
憶する第２のメモリとを備えるメモリモジュールを接続
してメモリを二重化するメモリ二重化方法であって、第
１の制御ボードがシステムダウンしたことを示すシステ
ム断検出信号を受信する受信ステップと、受信ステップ
においてシステム断検出信号が受信されたか否かに応じ
て、第１の制御ボードによる第１のメモリに対するデー
タの書き込みおよび読み出しの可否と、第２のメモリに
対するデータの書き込みの可否とを制御する第１の制御
ステップと、受信ステップにおいてシステム断検出信号
が受信されたか否かに応じて、第２の制御ボードによる
第２のメモリに対するデータの書き込みおよび読み出し
の可否を制御する第２の制御ステップとを備えることを
特徴とする。また、第１の制御ステップにおいて、受信
ステップにおいてシステム断検出信号を受信した場合に
は、第１の制御ボードから第２のメモリに対するデータ
の書き込みを不可能にするように制御し、受信ステップ
においてシステム断検出信号を受信しない場合には、第
１の制御ボードから第１のメモリに対するデータの書き
込みおよび読み出しと、第２のメモリに対するデータの
書き込みとを可能にするように制御することができる。
また、第２の制御ステップにおいて、受信ステップにお
いてシステム断検出信号を受信した場合には、第２の制
御ボードから第２のメモリに対するデータの書き込みお
よび読み出しを可能にするように制御し、受信ステップ
においてシステム断検出信号を受信しない場合には、第
２の制御ボードから第２のメモリに対するデータの書き
込みおよび読み出しを不可能にするように制御すること
ができる。
二重化装置は、第１の制御ボードと第２の制御ボードと
によって二重化されたシステムにメモリモジュールを接
続してメモリを二重化するメモリ二重化装置であって、
メモリモジュールは、データを記憶する第１のメモリ
と、データを記憶する第２のメモリと、第１の制御ボー
ドがシステムダウンしたことを示すシステム断検出信号
を受信したか否かに応じて、第１の制御ボードによる第
１のメモリに対するデータの書き込みおよび読み出しの
可否と、第２のメモリに対するデータの書き込みの可否
とを制御する第１の制御手段と、システム断検出信号を
受信したか否かに応じて、第２の制御ボードによる第２
のメモリに対するデータの書き込みおよび読み出しの可
否を制御する第２の制御手段とを備えることを特徴とす
る。また、第１の制御手段は、システム断検出信号を受
信した場合には、第１の制御ボードから第２のメモリに
対するデータの書き込みを不可能にするように制御し、
システム断検出信号を受信しない場合には、第１の制御
ボードから第１のメモリに対するデータの書き込みおよ
び読み出しと、第２のメモリに対するデータの書き込み
を可能にするように制御することができる。また、第２
の制御手段は、システム断検出信号を受信した場合に
は、第２の制御ボードから第２のメモリに対するデータ
の書き込みおよび読み出しを可能にするように制御し、
システム断検出信号を受信しない場合には、第２の制御
ボードから第２のメモリに対するデータの書き込みおよ
び読み出しを不可能にするように制御することができ
る。また、第１のメモリおよび第１の制御手段に対する
電力供給と、第２のメモリおよび第２の制御手段に対す
る電力供給とは別系統で行われるようにすることができ
る。請求項５に記載のメモリ二重化方法は、第１の制御
ボードと第２の制御ボードとによって二重化されたシス
テムに、データを記憶する第１のメモリと、データを記
憶する第２のメモリとを備えるメモリモジュールを接続
してメモリを二重化するメモリ二重化方法であって、第
１の制御ボードがシステムダウンしたことを示すシステ
ム断検出信号を受信する受信ステップと、受信ステップ
においてシステム断検出信号が受信されたか否かに応じ
て、第１の制御ボードによる第１のメモリに対するデー
タの書き込みおよび読み出しの可否と、第２のメモリに
対するデータの書き込みの可否とを制御する第１の制御
ステップと、受信ステップにおいてシステム断検出信号
が受信されたか否かに応じて、第２の制御ボードによる
第２のメモリに対するデータの書き込みおよび読み出し
の可否を制御する第２の制御ステップとを備えることを
特徴とする。また、第１の制御ステップにおいて、受信
ステップにおいてシステム断検出信号を受信した場合に
は、第１の制御ボードから第２のメモリに対するデータ
の書き込みを不可能にするように制御し、受信ステップ
においてシステム断検出信号を受信しない場合には、第
１の制御ボードから第１のメモリに対するデータの書き
込みおよび読み出しと、第２のメモリに対するデータの
書き込みとを可能にするように制御することができる。
また、第２の制御ステップにおいて、受信ステップにお
いてシステム断検出信号を受信した場合には、第２の制
御ボードから第２のメモリに対するデータの書き込みお
よび読み出しを可能にするように制御し、受信ステップ
においてシステム断検出信号を受信しない場合には、第
２の制御ボードから第２のメモリに対するデータの書き
込みおよび読み出しを不可能にするように制御すること
ができる。
【０００６】
【発明の実施の形態】本発明は、２つの制御用ボードを
使用して制御用ボードの二重化を行うシステムにおい
て、メインの制御用ボード（メイン制御用ボード）がダ
ウンした場合に、サブの制御用ボード（サブ制御用ボー
ド）においてシステム設定情報を維持するために、メイ
ン制御用ボードのメモリ内容をサブ制御用ボードが読み
出すことができるメモリモジュールと、このメモリモジ
ュールを用いたシステムによりシステムの復旧作業を軽
減するものである。
使用して制御用ボードの二重化を行うシステムにおい
て、メインの制御用ボード（メイン制御用ボード）がダ
ウンした場合に、サブの制御用ボード（サブ制御用ボー
ド）においてシステム設定情報を維持するために、メイ
ン制御用ボードのメモリ内容をサブ制御用ボードが読み
出すことができるメモリモジュールと、このメモリモジ
ュールを用いたシステムによりシステムの復旧作業を軽
減するものである。
【０００７】図１は、本発明を応用した制御システムの
一実施の形態の構成例を示すブロック図である。制御シ
ステム１は、制御部としてのメイン制御用ボード２と、
メイン制御用ボードがシステムダウンしたときの切り替
え用の制御部としてのサブ制御用ボード３とから構成さ
れ、メイン制御用ボード２がダウンしたとき、サブ制御
用ボード３に切り替わる構成となっている。そして、メ
イン制御用ボード２とサブ制御用ボード３の双方のメモ
リスロットに接続され、両ボードからアクセス可能なメ
モリを実装するメモリボード４を備えている。
一実施の形態の構成例を示すブロック図である。制御シ
ステム１は、制御部としてのメイン制御用ボード２と、
メイン制御用ボードがシステムダウンしたときの切り替
え用の制御部としてのサブ制御用ボード３とから構成さ
れ、メイン制御用ボード２がダウンしたとき、サブ制御
用ボード３に切り替わる構成となっている。そして、メ
イン制御用ボード２とサブ制御用ボード３の双方のメモ
リスロットに接続され、両ボードからアクセス可能なメ
モリを実装するメモリボード４を備えている。
【０００８】図２は、図１の制御システムを構成する各
部の詳細な構成例を示している。同図に示すように、メ
モリボード４は、既存のメモリスロットインタフェース
１３，１４を両端に持ち、各メモリスロットインタフェ
ース１３，１４は、互いに１８０度反転させたピン配列
を持っている。
部の詳細な構成例を示している。同図に示すように、メ
モリボード４は、既存のメモリスロットインタフェース
１３，１４を両端に持ち、各メモリスロットインタフェ
ース１３，１４は、互いに１８０度反転させたピン配列
を持っている。
【０００９】このメモリボード４の一方のスロットイン
タフェース１３をメイン制御用ボード２のメモリスロッ
ト１１に挿入し、メモリボード４の他方のスロットイン
タフェース１４をサブ制御用ボード３のメモリスロット
１２に挿入する。
タフェース１３をメイン制御用ボード２のメモリスロッ
ト１１に挿入し、メモリボード４の他方のスロットイン
タフェース１４をサブ制御用ボード３のメモリスロット
１２に挿入する。
【００１０】サブ制御用ボード３におけるメモリのマッ
ピング構成は、図５に示すように、サブ制御用ボード３
のシステムのメモリマッピング構成を変更し、サブ制御
用ボード３の固有のアクセス部分（システムメモリ領
域）の上位にシステム情報保存領域を設け、そこにメイ
ン制御用ボード２のシステム情報を記憶させるようにし
たり、或いは、図６に示すように、サブ制御用ボード３
のメモリ構成を２バンク構成とし、物理的にバンク構成
の上位（バンク１）にメイン制御用ボード２のメモリの
内容を実装し、サブ制御用ボード３の固有の領域（バン
ク０）とを分離する方法がある。
ピング構成は、図５に示すように、サブ制御用ボード３
のシステムのメモリマッピング構成を変更し、サブ制御
用ボード３の固有のアクセス部分（システムメモリ領
域）の上位にシステム情報保存領域を設け、そこにメイ
ン制御用ボード２のシステム情報を記憶させるようにし
たり、或いは、図６に示すように、サブ制御用ボード３
のメモリ構成を２バンク構成とし、物理的にバンク構成
の上位（バンク１）にメイン制御用ボード２のメモリの
内容を実装し、サブ制御用ボード３の固有の領域（バン
ク０）とを分離する方法がある。
【００１１】図３は、メモリボード４の構成例を示すブ
ロック図である。同図に示すように、メモリボード４
は、メイン制御用ボードアクセス用メモリ２２と、サブ
制御用ボードアクセス用メモリ２３と、メイン制御用ボ
ードアクセス用バッファ（切り替えバッファ部）２４
と、サブ制御用ボードアクセス用バッファ（切り替えバ
ッファ部）２５と、システム断検出信号により切り替え
バッファ部２４を制御するメイン制御用ボード用コマン
ドコントロール部（コントロール部）２６と、メイン制
御用ボード用インタフェース２７と、サブ制御用ボード
用インタフェース２８と、システム断検出信号により切
り替えバッファ部２５を制御するサブ制御用ボード用コ
マンドコントロール部２９とにより構成される。
ロック図である。同図に示すように、メモリボード４
は、メイン制御用ボードアクセス用メモリ２２と、サブ
制御用ボードアクセス用メモリ２３と、メイン制御用ボ
ードアクセス用バッファ（切り替えバッファ部）２４
と、サブ制御用ボードアクセス用バッファ（切り替えバ
ッファ部）２５と、システム断検出信号により切り替え
バッファ部２４を制御するメイン制御用ボード用コマン
ドコントロール部（コントロール部）２６と、メイン制
御用ボード用インタフェース２７と、サブ制御用ボード
用インタフェース２８と、システム断検出信号により切
り替えバッファ部２５を制御するサブ制御用ボード用コ
マンドコントロール部２９とにより構成される。
【００１２】システム断検出信号は、例えば、メイン制
御用ボード２がシステムダウンしたときに出力する信号
とすることができる。その場合、例えば、メイン制御用
ボード２により電源が落ちたことが検出されたときに出
力されるようにする。
御用ボード２がシステムダウンしたときに出力する信号
とすることができる。その場合、例えば、メイン制御用
ボード２により電源が落ちたことが検出されたときに出
力されるようにする。
【００１３】或いは、ソフトウェアハングアップ等をＷ
ＤＴ（ウォッチドックタイマ）等にて検出したり、２重
化されている部分がそれぞれ、動作不可能になった場合
の信号を送出するようにする。これらを構成する方法は
様々あり、メインボード内にあるものもあれば、制御用
のボードにはなく、これらの信号をとりまとめて受け渡
す別のボードで構成される場合もある。本実施の形態の
場合、これらの各ボードからの信号を物理的なインタフ
ェース（Ｉ／Ｆ）（例えばケーブル）で接続する必要が
ある。
ＤＴ（ウォッチドックタイマ）等にて検出したり、２重
化されている部分がそれぞれ、動作不可能になった場合
の信号を送出するようにする。これらを構成する方法は
様々あり、メインボード内にあるものもあれば、制御用
のボードにはなく、これらの信号をとりまとめて受け渡
す別のボードで構成される場合もある。本実施の形態の
場合、これらの各ボードからの信号を物理的なインタフ
ェース（Ｉ／Ｆ）（例えばケーブル）で接続する必要が
ある。
【００１４】例えば、メイン側のメモリのある空間をダ
ミーライト用に確保し、決められた時間に１回だけ必ず
書き込みを行うこととし、この書き込みが行われなかっ
た場合、システム断と判断し、アラーム信号を出力す
る。この信号によってサブ側はライト可能となる。メイ
ン側のシステム断信号は、ケーブルによって他のシステ
ム断検出用ボード等と接続する。
ミーライト用に確保し、決められた時間に１回だけ必ず
書き込みを行うこととし、この書き込みが行われなかっ
た場合、システム断と判断し、アラーム信号を出力す
る。この信号によってサブ側はライト可能となる。メイ
ン側のシステム断信号は、ケーブルによって他のシステ
ム断検出用ボード等と接続する。
【００１５】メイン制御用ボード２が稼働していると
き、メイン制御用ボード２からメモリボード４への書き
込みに対しては、メイン制御用ボード用コマンドコント
ロール部２６が、メイン制御用ボードアクセス用バッフ
ァ２４に対して、メイン制御用ボードアクセス用メモリ
２２、及びサブ制御用ボードアクセス用メモリ２３への
コマンド、データ、アドレス等のゲートをオープンし、
メイン制御用ボードアクセス用バッファ２４からメイン
制御用ボードアクセス用メモリ２２、及びサブ制御用ボ
ードアクセス用メモリ２３に対して、データの書き出し
が行われるようにする。
き、メイン制御用ボード２からメモリボード４への書き
込みに対しては、メイン制御用ボード用コマンドコント
ロール部２６が、メイン制御用ボードアクセス用バッフ
ァ２４に対して、メイン制御用ボードアクセス用メモリ
２２、及びサブ制御用ボードアクセス用メモリ２３への
コマンド、データ、アドレス等のゲートをオープンし、
メイン制御用ボードアクセス用バッファ２４からメイン
制御用ボードアクセス用メモリ２２、及びサブ制御用ボ
ードアクセス用メモリ２３に対して、データの書き出し
が行われるようにする。
【００１６】一方、メイン制御用ボード２からメモリボ
ード４にリードアクセスするときは、メイン制御用ボー
ド用コマンドコントロール部２６が、メイン制御用ボー
ドアクセス用バッファ２４に対して、メイン制御用ボー
ドアクセス用メモリ２２へのコマンド、データ、アドレ
ス等のゲートをオープンするように制御し、サブ制御用
ボードアクセス用メモリ２３へのコマンド、データ、ア
ドレス等のゲートをクローズするように制御する。そし
て、オープンされたゲートを介してメイン制御用ボード
アクセス用メモリ２２からデータの読み出しを行う。
ード４にリードアクセスするときは、メイン制御用ボー
ド用コマンドコントロール部２６が、メイン制御用ボー
ドアクセス用バッファ２４に対して、メイン制御用ボー
ドアクセス用メモリ２２へのコマンド、データ、アドレ
ス等のゲートをオープンするように制御し、サブ制御用
ボードアクセス用メモリ２３へのコマンド、データ、ア
ドレス等のゲートをクローズするように制御する。そし
て、オープンされたゲートを介してメイン制御用ボード
アクセス用メモリ２２からデータの読み出しを行う。
【００１７】メイン制御用ボード２がダウンしたことに
より、システム断検出信号をサブ制御用ボード３、及び
メモリボード４が検出した場合、サブ制御用ボード３は
復旧作業のためにメモリボード４にアクセスし、システ
ム設定情報を読み出す。
より、システム断検出信号をサブ制御用ボード３、及び
メモリボード４が検出した場合、サブ制御用ボード３は
復旧作業のためにメモリボード４にアクセスし、システ
ム設定情報を読み出す。
【００１８】メモリボード４においては、システム断検
出信号を受けたコマンドコントロール部２９が、サブ制
御用ボードアクセス用バッファ２５をイネーブルとし、
サブ制御用ボード３によるメモリボード４のサブ制御用
ボードアクセス用メモリ２３に対するデータのライト／
リードのアクセスを可能とする。
出信号を受けたコマンドコントロール部２９が、サブ制
御用ボードアクセス用バッファ２５をイネーブルとし、
サブ制御用ボード３によるメモリボード４のサブ制御用
ボードアクセス用メモリ２３に対するデータのライト／
リードのアクセスを可能とする。
【００１９】各ブロックに対する電力供給は、メイン制
御用ボード２、サブ制御用ボード３からそれぞれ別々に
行われる。これにより、電源系統、各パーツの問題等に
よるメイン制御用ボード２の交換も可能となる。即ち、
メイン制御用ボード２をメモリボード４から取り外して
も、サブ制御用ボード３には電力供給が行われるため、
システムの運用に支障をきたすことなくメイン制御用ボ
ード２の復旧作業を行うことが可能である。
御用ボード２、サブ制御用ボード３からそれぞれ別々に
行われる。これにより、電源系統、各パーツの問題等に
よるメイン制御用ボード２の交換も可能となる。即ち、
メイン制御用ボード２をメモリボード４から取り外して
も、サブ制御用ボード３には電力供給が行われるため、
システムの運用に支障をきたすことなくメイン制御用ボ
ード２の復旧作業を行うことが可能である。
【００２０】図４は、本実施の形態の動作を示すフロー
チャートである。まず最初に、ステップＳ１において、
メイン制御用ボード用コマンドコントロール部２６及び
サブ制御用ボード用コマンドコントロール部２９によ
り、システム断検出信号が受信されたか否かが判定され
る。メイン制御用ボード用コマンドコントロール部２６
及びサブ制御用ボード用コマンドコントロール部２９に
より、システム断検出信号が受信されていないと判定さ
れた場合、ステップＳ２に進む。
チャートである。まず最初に、ステップＳ１において、
メイン制御用ボード用コマンドコントロール部２６及び
サブ制御用ボード用コマンドコントロール部２９によ
り、システム断検出信号が受信されたか否かが判定され
る。メイン制御用ボード用コマンドコントロール部２６
及びサブ制御用ボード用コマンドコントロール部２９に
より、システム断検出信号が受信されていないと判定さ
れた場合、ステップＳ２に進む。
【００２１】ステップＳ２においては、メイン制御用ボ
ードアクセス用バッファ２４により、メイン制御用ボー
ド２によるメモリボード４に対するアクセスがライトア
クセスであるか否かが判定され、メイン制御用ボード２
によるメモリボード４に対するアクセスがライトアクセ
スであると判定された場合、ステップＳ４に進み、メイ
ン制御用ボード２により、メイン制御用ボードアクセス
用メモリ２２、及びサブ制御用ボードアクセス用メモリ
２３に対して、それぞれ同一のデータが書き込まれる。
ードアクセス用バッファ２４により、メイン制御用ボー
ド２によるメモリボード４に対するアクセスがライトア
クセスであるか否かが判定され、メイン制御用ボード２
によるメモリボード４に対するアクセスがライトアクセ
スであると判定された場合、ステップＳ４に進み、メイ
ン制御用ボード２により、メイン制御用ボードアクセス
用メモリ２２、及びサブ制御用ボードアクセス用メモリ
２３に対して、それぞれ同一のデータが書き込まれる。
【００２２】一方、ステップＳ２において、メイン制御
用ボード２によるメモリボード４に対するアクセスがラ
イトアクセスではないと判定された場合、ステップＳ５
に進み、メイン制御用ボード２により、メイン制御用ボ
ードアクセス用メモリ２２からデータの読み出しが行わ
れる。
用ボード２によるメモリボード４に対するアクセスがラ
イトアクセスではないと判定された場合、ステップＳ５
に進み、メイン制御用ボード２により、メイン制御用ボ
ードアクセス用メモリ２２からデータの読み出しが行わ
れる。
【００２３】また、ステップＳ１において、メイン制御
用ボード用コマンドコントロール部２６及びサブ制御用
ボード用コマンドコントロール部２９により、システム
断検出信号が受信されたと判定された場合、ステップＳ
３に進み、サブ制御用ボード３による処理が行われる。
即ち、サブ制御用ボードアクセス用バッファ２５を介し
て、サブ制御用ボードアクセス用メモリ２３から、メイ
ン制御用ボード２のシステム設定情報等を読み出し、メ
イン制御用ボード２がシステムダウンする直前からの処
理を引き継ぐ。
用ボード用コマンドコントロール部２６及びサブ制御用
ボード用コマンドコントロール部２９により、システム
断検出信号が受信されたと判定された場合、ステップＳ
３に進み、サブ制御用ボード３による処理が行われる。
即ち、サブ制御用ボードアクセス用バッファ２５を介し
て、サブ制御用ボードアクセス用メモリ２３から、メイ
ン制御用ボード２のシステム設定情報等を読み出し、メ
イン制御用ボード２がシステムダウンする直前からの処
理を引き継ぐ。
【００２４】上記の実施の形態においては、メイン制御
用ボード２とサブ制御用ボード３とが物理的に決まって
いる場合を想定し、メイン制御用ボード２のシステム断
信号を検出しなければ、サブ制御用ボード３からのメモ
リボード４に対するアクセスが不可能であったが、物理
的な手段であるスイッチ、又はソフトウェアにより、メ
イン制御用ボード２及びサブ制御用ボード３のいずれか
をメインに設定することができるようにし、システム設
定情報をメモリボード４に供給し、システム断検出信号
に応じてメイン制御用ボードアクセス用バッファ２４、
サブ制御用ボードアクセス用バッファ２５のイネーブ
ル、ディセーブルを切り替えることにより、メイン制御
用ボード２とサブ制御用ボード３のいずれがメインに設
定されても対応することが可能となる。
用ボード２とサブ制御用ボード３とが物理的に決まって
いる場合を想定し、メイン制御用ボード２のシステム断
信号を検出しなければ、サブ制御用ボード３からのメモ
リボード４に対するアクセスが不可能であったが、物理
的な手段であるスイッチ、又はソフトウェアにより、メ
イン制御用ボード２及びサブ制御用ボード３のいずれか
をメインに設定することができるようにし、システム設
定情報をメモリボード４に供給し、システム断検出信号
に応じてメイン制御用ボードアクセス用バッファ２４、
サブ制御用ボードアクセス用バッファ２５のイネーブ
ル、ディセーブルを切り替えることにより、メイン制御
用ボード２とサブ制御用ボード３のいずれがメインに設
定されても対応することが可能となる。
【００２５】その場合、サブ制御用ボードアクセス用バ
ッファ２５から、メイン制御用ボードアクセス用メモリ
２２に対するデータの読み出しが可能な構成にしてお
く。そして、サブ制御用ボード３がメインとして動作し
ているときには、サブ制御用ボードアクセス用バッファ
２５のコマンド、データ、アドレス等のゲートを、サブ
制御用ボードアクセスメモリ２３、及びメイン制御用ボ
ードアクセス用メモリ２２に対してオープンにし、サブ
制御用ボードアクセス用メモリ２３に対してはデータの
書き込み及び読み出しを行い、メイン制御用ボードアク
セス用メモリ２２に対してはデータの書き込みのみを行
うようにする。そして、サブ制御用ボード３からのシス
テム断検出信号を、メイン制御用ボード用コマンドコン
トロール部２６及びサブ制御用ボード用コマンドコント
ロール部２９が受信すると、メイン制御用ボード２がメ
インとしての動作を開始し、サブ制御用ボード３に対す
る復旧作業が開始される。メイン制御用ボード２のメイ
ンとしての動作は、上述した通りである。
ッファ２５から、メイン制御用ボードアクセス用メモリ
２２に対するデータの読み出しが可能な構成にしてお
く。そして、サブ制御用ボード３がメインとして動作し
ているときには、サブ制御用ボードアクセス用バッファ
２５のコマンド、データ、アドレス等のゲートを、サブ
制御用ボードアクセスメモリ２３、及びメイン制御用ボ
ードアクセス用メモリ２２に対してオープンにし、サブ
制御用ボードアクセス用メモリ２３に対してはデータの
書き込み及び読み出しを行い、メイン制御用ボードアク
セス用メモリ２２に対してはデータの書き込みのみを行
うようにする。そして、サブ制御用ボード３からのシス
テム断検出信号を、メイン制御用ボード用コマンドコン
トロール部２６及びサブ制御用ボード用コマンドコント
ロール部２９が受信すると、メイン制御用ボード２がメ
インとしての動作を開始し、サブ制御用ボード３に対す
る復旧作業が開始される。メイン制御用ボード２のメイ
ンとしての動作は、上述した通りである。
【００２６】以上のように、本実施の形態により次のよ
うな効果を得ることができる。即ち、メモリの二重化構
成を持たない制御用ボードのシステムダウン時の復旧作
業を軽減し、且つ自動復旧を可能とすることが可能とな
る。
うな効果を得ることができる。即ち、メモリの二重化構
成を持たない制御用ボードのシステムダウン時の復旧作
業を軽減し、且つ自動復旧を可能とすることが可能とな
る。
【００２７】また、メモリ二重化構成を持たないシステ
ムの制御用ボードを流用することができるため、これま
での制御ボードを変更することなく本機能を提供するこ
とが可能となる。
ムの制御用ボードを流用することができるため、これま
での制御ボードを変更することなく本機能を提供するこ
とが可能となる。
【００２８】なお、上記実施の形態においては、システ
ム断検出信号をメイン制御用ボード２が出力するように
したが、メモリボード４が、メイン制御用ボード２内の
メモリに対するリフレッシュ動作を監視し、リフレッシ
ュ動作が停止したことが検出されたとき、メイン制御用
ボード２がシステムダウンしたと判断するようにするこ
ともできる。
ム断検出信号をメイン制御用ボード２が出力するように
したが、メモリボード４が、メイン制御用ボード２内の
メモリに対するリフレッシュ動作を監視し、リフレッシ
ュ動作が停止したことが検出されたとき、メイン制御用
ボード２がシステムダウンしたと判断するようにするこ
ともできる。
【００２９】また、上記実施の形態の物理的配置は一例
としてあげたものであり、配線長、インピーダンス等の
問題を解決できれば他の構成も可能である。
としてあげたものであり、配線長、インピーダンス等の
問題を解決できれば他の構成も可能である。
【００３０】また、メモリ構成も上記実施の形態のもの
に限定されるものではない。例えば、メイン制御用ボー
ド２、サブ制御用ボード３のいずれのメモリも２バンク
以上の構成とすることができ、その場合、１バンク構成
の場合と同様に、サブ制御用ボード固有のシステムメモ
リ領域をマスクして、その他の領域の情報のみがメイン
制御用ボード２から書き込まれるようにすることができ
る。或いは、メイン制御用ボードのメモリのバンク１に
システム情報保存領域がある場合、その領域の情報がそ
のままサブ制御用ボードのメモリのバンク１に書き込ま
れるようにすることができる。
に限定されるものではない。例えば、メイン制御用ボー
ド２、サブ制御用ボード３のいずれのメモリも２バンク
以上の構成とすることができ、その場合、１バンク構成
の場合と同様に、サブ制御用ボード固有のシステムメモ
リ領域をマスクして、その他の領域の情報のみがメイン
制御用ボード２から書き込まれるようにすることができ
る。或いは、メイン制御用ボードのメモリのバンク１に
システム情報保存領域がある場合、その領域の情報がそ
のままサブ制御用ボードのメモリのバンク１に書き込ま
れるようにすることができる。
【００３１】
【発明の効果】以上の如く、本発明に係るメモリ二重化
装置およびメモリ二重化方法によれば、第１の制御ボー
ドがシステムダウンしたことを示すシステム断検出信号
を受信したか否かに応じて、第１の制御ボードによる第
１のメモリに対するデータの書き込みおよび読み出しの
可否と、第２のメモリに対するデータの書き込みの可否
とを制御し、システム断検出信号を受信したか否かに応
じて、第２の制御ボードによる第２のメモリに対するデ
ータの書き込みおよび読み出しの可否を制御するように
したので、メイン制御用ボードがダウンしたときに、サ
ブ制御用ボードが第２のメモリからメイン制御用ボード
のシステム設定情報等を読み出すことができるので、シ
ステムの復旧作業を効率的に行うことが可能となる。
装置およびメモリ二重化方法によれば、第１の制御ボー
ドがシステムダウンしたことを示すシステム断検出信号
を受信したか否かに応じて、第１の制御ボードによる第
１のメモリに対するデータの書き込みおよび読み出しの
可否と、第２のメモリに対するデータの書き込みの可否
とを制御し、システム断検出信号を受信したか否かに応
じて、第２の制御ボードによる第２のメモリに対するデ
ータの書き込みおよび読み出しの可否を制御するように
したので、メイン制御用ボードがダウンしたときに、サ
ブ制御用ボードが第２のメモリからメイン制御用ボード
のシステム設定情報等を読み出すことができるので、シ
ステムの復旧作業を効率的に行うことが可能となる。
【図１】本発明を応用した制御システムの一実施の形態
の構成例を示す図である。
の構成例を示す図である。
【図２】図１の各部の構成例を示す図である。
【図３】メイン制御用ボードとサブ制御用ボードをメモ
リボードに接続した様子を示す図である。
リボードに接続した様子を示す図である。
【図４】図１のメモリボードの動作を説明するためのフ
ローチャートである。
ローチャートである。
【図５】メイン制御用ボードとサブ制御用ボードの各メ
モリのメモリ構成例を示す図である。
モリのメモリ構成例を示す図である。
【図６】メイン制御用ボードとサブ制御用ボードの各メ
モリの他のメモリ構成例を示す図である。
モリの他のメモリ構成例を示す図である。
１ 制御システム
２ メイン制御用ボード
３ サブ制御用ボード
４ メモリボード
１１，１２ メモリスロット
１３，１４ メモリスロットインタフェース
２２ メイン制御用ボードアクセス用メモリ
２３ サブ制御用ボードアクセス用メモリ
２４ メイン制御用ボードアクセス用バッファ
２５ サブ制御用ボードアクセス用バッファ
２６ メイン制御用ボード用コマンドコントロール部
２７ メイン制御用ボード用インタフェース
２８ サブ制御用ボード用インタフェース
２９ サブ制御用ボード用コマンドコントロール部
Claims (7)
- 【請求項１】 第１の制御ボードと第２の制御ボードと
によって二重化されたシステムにメモリモジュールを接
続してメモリを二重化するメモリ二重化装置であって、 前記メモリモジュールは、 データを記憶する第１のメモリと、 データを記憶する第２のメモリと、 前記第１の制御ボードがシステムダウンしたことを示す
システム断検出信号を受信したか否かに応じて、前記第
１の制御ボードによる前記第１のメモリに対するデータ
の書き込みおよび読み出しの可否と、前記第２のメモリ
に対するデータの書き込みの可否とを制御する第１の制
御手段と、 前記システム断検出信号を受信したか否かに応じて、前
記第２の制御ボードによる前記第２のメモリに対するデ
ータの書き込みおよび読み出しの可否を制御する第２の
制御手段とを備えることを特徴とするメモリ二重化装
置。 - 【請求項２】 前記第１の制御手段は、前記システム断
検出信号を受信した場合には、前記第１の制御ボードか
ら前記第２のメモリに対するデータの書き込みを不可能
にするように制御し、前記システム断検出信号を受信し
ない場合には、前記第１の制御ボードから前記第１のメ
モリに対するデータの書き込みおよび読み出しと、前記
第２のメモリに対するデータの書き込みを可能にするよ
うに制御することを特徴とする請求項１に記載のメモリ
二重化装置。 - 【請求項３】 前記第２の制御手段は、前記システム断
検出信号を受信した場合には、前記第２の制御ボードか
ら前記第２のメモリに対するデータの書き込みおよび読
み出しを可能にするように制御し、前記システム断検出
信号を受信しない場合には、前記第２の制御ボードから
前記第２のメモリに対するデータの書き込みおよび読み
出しを不可能にするように制御することを特徴とする請
求項１または２に記載のメモリ二重化装置。 - 【請求項４】 前記第１のメモリおよび前記第１の制御
手段に対する電力供給と、前記第２のメモリおよび前記
第２の制御手段に対する電力供給とは別系統で行われる
ことを特徴とする請求項１、２または３に記載のメモリ
二重化装置。 - 【請求項５】 第１の制御ボードと第２の制御ボードと
によって二重化されたシステムに、データを記憶する第
１のメモリと、データを記憶する第２のメモリとを備え
るメモリモジュールを接続してメモリを二重化するメモ
リ二重化方法であって、 前記第１の制御ボードがシステムダウンしたことを示す
システム断検出信号を受信する受信ステップと、 前記受信ステップにおいて前記システム断検出信号が受
信されたか否かに応じて、前記第１の制御ボードによる
前記第１のメモリに対するデータの書き込みおよび読み
出しの可否と、前記第２のメモリに対するデータの書き
込みの可否とを制御する第１の制御ステップと、 前記受信ステップにおいて前記システム断検出信号が受
信されたか否かに応じて、前記第２の制御ボードによる
前記第２のメモリに対するデータの書き込みおよび読み
出しの可否を制御する第２の制御ステップとを備えるこ
とを特徴とするメモリ二重化方法。 - 【請求項６】 前記第１の制御ステップにおいて、前記
受信ステップにおいて前記システム断検出信号を受信し
た場合には、前記第１の制御ボードから前記第２のメモ
リに対するデータの書き込みを不可能にするように制御
し、前記受信ステップにおいて前記システム断検出信号
を受信しない場合には、前記第１の制御ボードから前記
第１のメモリに対するデータの書き込みおよび読み出し
と、前記第２のメモリに対するデータの書き込みとを可
能にするように制御することを特徴とする請求項５に記
載のメモリ二重化方法。 - 【請求項７】 前記第２の制御ステップにおいて、前記
受信ステップにおいて前記システム断検出信号を受信し
た場合には、前記第２の制御ボードから前記第２のメモ
リに対するデータの書き込みおよび読み出しを可能にす
るように制御し、前記受信ステップにおいて前記システ
ム断検出信号を受信しない場合には、前記第２の制御ボ
ードから前記第２のメモリに対するデータの書き込みお
よび読み出しを不可能にするように制御することを特徴
とする請求項５または６に記載のメモリ二重化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35189599A JP3457600B2 (ja) | 1999-12-10 | 1999-12-10 | メモリ二重化装置及びメモリ二重化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35189599A JP3457600B2 (ja) | 1999-12-10 | 1999-12-10 | メモリ二重化装置及びメモリ二重化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001167000A JP2001167000A (ja) | 2001-06-22 |
| JP3457600B2 true JP3457600B2 (ja) | 2003-10-20 |
Family
ID=18420353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35189599A Expired - Fee Related JP3457600B2 (ja) | 1999-12-10 | 1999-12-10 | メモリ二重化装置及びメモリ二重化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3457600B2 (ja) |
-
1999
- 1999-12-10 JP JP35189599A patent/JP3457600B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001167000A (ja) | 2001-06-22 |
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