JP3461288B2 - 半導体装置用図形パターンの補正方法および半導体装置の製造方法 - Google Patents
半導体装置用図形パターンの補正方法および半導体装置の製造方法Info
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- JP3461288B2 JP3461288B2 JP19288898A JP19288898A JP3461288B2 JP 3461288 B2 JP3461288 B2 JP 3461288B2 JP 19288898 A JP19288898 A JP 19288898A JP 19288898 A JP19288898 A JP 19288898A JP 3461288 B2 JP3461288 B2 JP 3461288B2
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
- G03F7/70441—Optical proximity correction [OPC]
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置等の
製造に用いられるマスク用図形パターンを、所望の設計
パターンに近い転写イメージが得られるように、事前に
変形させる半導体装置用図形パターンの補正方法および
半導体装置の製造方法に関するものである。
製造に用いられるマスク用図形パターンを、所望の設計
パターンに近い転写イメージが得られるように、事前に
変形させる半導体装置用図形パターンの補正方法および
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】現在の半導体装置等の製造に際しては、
半導体装置のマスク用図形パターンを、露光用光源を用
いて半導体基板上のレジスト材料に転写するフォトグラ
フィー工程が必須の工程である。近年、半導体製造プロ
セスの微細化は、露光用光源の波長の縮小以上のペース
で進んでいる。これにより、露光用光源の波長と同等、
もしくはそれ以下の寸法を転写するフォトグラフィー工
程を行なわざるを得ない状況になりつつある。このこと
は、設計したマスク用図形パターンと転写後の図形パタ
ーンとの差異という問題をもたらしてきている。
半導体装置のマスク用図形パターンを、露光用光源を用
いて半導体基板上のレジスト材料に転写するフォトグラ
フィー工程が必須の工程である。近年、半導体製造プロ
セスの微細化は、露光用光源の波長の縮小以上のペース
で進んでいる。これにより、露光用光源の波長と同等、
もしくはそれ以下の寸法を転写するフォトグラフィー工
程を行なわざるを得ない状況になりつつある。このこと
は、設計したマスク用図形パターンと転写後の図形パタ
ーンとの差異という問題をもたらしてきている。
【０００３】このような差異の現象のひとつにコーナー
ラウンディングがある。この現象によりマスク図形パタ
ーンとして設計した凹凸形状が、転写後には後退してし
まう。これらのことが、トランジスタの凸形状ゲート部
分や、ゲートが突起している凹形状拡散層部分で生じた
場合には、拡散層からのゲートの突き出し量の確保を阻
害する。これは、トランジスタのソースとドレイン間の
導通を生じ、半導体製品としての電源の電流増大や、最
悪の場合は動作不良を招くことになる。もちろん、半導
体製品としては、これらを防止するための対策を施さな
ければならない。
ラウンディングがある。この現象によりマスク図形パタ
ーンとして設計した凹凸形状が、転写後には後退してし
まう。これらのことが、トランジスタの凸形状ゲート部
分や、ゲートが突起している凹形状拡散層部分で生じた
場合には、拡散層からのゲートの突き出し量の確保を阻
害する。これは、トランジスタのソースとドレイン間の
導通を生じ、半導体製品としての電源の電流増大や、最
悪の場合は動作不良を招くことになる。もちろん、半導
体製品としては、これらを防止するための対策を施さな
ければならない。
【０００４】従来から実施されている、コーナーラウン
ディング現象により生じるゲート突き出し量確保の阻害
への対策の一例について図面を参照しながら説明する。
図２１および図２２はゲート突き出し量確保の阻害対策
を施さない場合の一例である。図２１に示すマスク図形
パターンにおいて、拡散層５１３からトランジスタゲー
ト５１１が突き出しているが、コーナーラウンディング
現象により転写後に生じるゲート突き出し量確保の阻害
に対して対策を施していない。そのため、他のパターン
５１２を配置可能である。しかし、図２２に示す転写後
のマスク図形パターンにおいては、コーナーラウンディ
ング現象によりゲート突き出しが後退し、拡散層のソー
スとドレインが短絡するという問題が発生している。
ディング現象により生じるゲート突き出し量確保の阻害
への対策の一例について図面を参照しながら説明する。
図２１および図２２はゲート突き出し量確保の阻害対策
を施さない場合の一例である。図２１に示すマスク図形
パターンにおいて、拡散層５１３からトランジスタゲー
ト５１１が突き出しているが、コーナーラウンディング
現象により転写後に生じるゲート突き出し量確保の阻害
に対して対策を施していない。そのため、他のパターン
５１２を配置可能である。しかし、図２２に示す転写後
のマスク図形パターンにおいては、コーナーラウンディ
ング現象によりゲート突き出しが後退し、拡散層のソー
スとドレインが短絡するという問題が発生している。
【０００５】図２３および図２４は従来のゲート突き出
し量確保の阻害対策の一例である。図２３に示す従来の
対策としては、コーナーラウンディング現象により転写
後ゲートの突き出し量確保が阻害されそうな箇所をマス
ク図形パターン設計段階で検出し、マスク図形パターン
上でゲート突き出し量を増大させる修正を施していた。
したがって、図２４に示す転写後のマスク図形パターン
においては、コーナーラウンディング現象によりゲート
突き出しが後退後も、適切なゲート突き出し量が確保さ
れている。
し量確保の阻害対策の一例である。図２３に示す従来の
対策としては、コーナーラウンディング現象により転写
後ゲートの突き出し量確保が阻害されそうな箇所をマス
ク図形パターン設計段階で検出し、マスク図形パターン
上でゲート突き出し量を増大させる修正を施していた。
したがって、図２４に示す転写後のマスク図形パターン
においては、コーナーラウンディング現象によりゲート
突き出しが後退後も、適切なゲート突き出し量が確保さ
れている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、マスク図形パターン上でゲート突き出し
量を増大させているため、その増大分のスペースには他
のパターン５１２を配置できない。すなわち、ゲート突
き出し量の確保の阻害対策を施さない場合に配置できて
いた図２１の他のパターン５１２が、対策後の図２３に
おいては配置スペースがなくなっている。これは、スペ
ースを有効に活用しチップ面積を小さく抑える上での障
害となる。
来の構成では、マスク図形パターン上でゲート突き出し
量を増大させているため、その増大分のスペースには他
のパターン５１２を配置できない。すなわち、ゲート突
き出し量の確保の阻害対策を施さない場合に配置できて
いた図２１の他のパターン５１２が、対策後の図２３に
おいては配置スペースがなくなっている。これは、スペ
ースを有効に活用しチップ面積を小さく抑える上での障
害となる。
【０００７】一方、チップ面積の大小は、チップコスト
を決定する最大の要素であり、競争力のあるチップを開
発する上で最も重要であると言える。この発明は、上記
従来の課題を解決するもので、微細化時のコーナーラウ
ンディング現象がもたらすゲート突き出し量確保の阻害
を解消しつつも、チップ面積の増大を抑えることができ
る半導体装置用図形パターンの補正方法および半導体装
置の製造方法を提供することを目的とする。
を決定する最大の要素であり、競争力のあるチップを開
発する上で最も重要であると言える。この発明は、上記
従来の課題を解決するもので、微細化時のコーナーラウ
ンディング現象がもたらすゲート突き出し量確保の阻害
を解消しつつも、チップ面積の増大を抑えることができ
る半導体装置用図形パターンの補正方法および半導体装
置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の半導体装
置用図形パターンの補正方法は、半導体装置用図形パタ
ーンの凹形状拡散層相当部とゲートの近傍に存在する別
パターンに影響を与えない半導体装置用図形パターンの
補正方法であって、前記凹形状拡散層相当部を検出する
工程と、前記凹形状拡散層相当部からのゲートの突出を
コーナラウンディング現象に対して確保するように、前
記凹形状拡散層相当部および前記凹形状拡散層相当部か
ら突起しているトランジスタゲート相当部の少なくとも
一方を補正する工程とを含み、前記凹形状拡散層相当部
を検出する工程は、図形パターンの辺移動を施す辺移動
工程と、図形パターンを縮小する縮小工程と、辺移動を
施された図形パターンと縮小された図形パターンとを減
算する図形パターンの減算工程と、減算された図形パタ
ーンの間隔測定を施す図形パターンの間隔測定工程とを
含むものである。
置用図形パターンの補正方法は、半導体装置用図形パタ
ーンの凹形状拡散層相当部とゲートの近傍に存在する別
パターンに影響を与えない半導体装置用図形パターンの
補正方法であって、前記凹形状拡散層相当部を検出する
工程と、前記凹形状拡散層相当部からのゲートの突出を
コーナラウンディング現象に対して確保するように、前
記凹形状拡散層相当部および前記凹形状拡散層相当部か
ら突起しているトランジスタゲート相当部の少なくとも
一方を補正する工程とを含み、前記凹形状拡散層相当部
を検出する工程は、図形パターンの辺移動を施す辺移動
工程と、図形パターンを縮小する縮小工程と、辺移動を
施された図形パターンと縮小された図形パターンとを減
算する図形パターンの減算工程と、減算された図形パタ
ーンの間隔測定を施す図形パターンの間隔測定工程とを
含むものである。
【０００９】請求項１記載の半導体装置用図形パターン
の補正方法によれば、コーナーラウンディング現象がも
たらすゲート突き出し量の確保の阻害を解消するため
に、半導体装置用マスク図形パターン上の凹形状拡散層
相当部から突起しているトランジスタゲート相当部にお
いて、拡散層の縮小補正、またはトランジスタゲートの
拡大補正を施しておくことにより、フォトグラフィー工
程後に生じるコーナーラウンディング現象がもたらすゲ
ート突き出し量確保の阻害を解消することができる。
の補正方法によれば、コーナーラウンディング現象がも
たらすゲート突き出し量の確保の阻害を解消するため
に、半導体装置用マスク図形パターン上の凹形状拡散層
相当部から突起しているトランジスタゲート相当部にお
いて、拡散層の縮小補正、またはトランジスタゲートの
拡大補正を施しておくことにより、フォトグラフィー工
程後に生じるコーナーラウンディング現象がもたらすゲ
ート突き出し量確保の阻害を解消することができる。
【００１０】しかも、この課題解決を実現する上におい
て従来生じていたチップ面積増大の弊害を発生させない
ため、競争力のあるチップの開発に大きく貢献できる。
また、ゲート突き出し量の確保の阻害に焦点を当てた対
処を行なうことで、その解消により生じるデータ量の増
大等の弊害を最小限に抑制し、マスク製作上の課題も発
生させない。
て従来生じていたチップ面積増大の弊害を発生させない
ため、競争力のあるチップの開発に大きく貢献できる。
また、ゲート突き出し量の確保の阻害に焦点を当てた対
処を行なうことで、その解消により生じるデータ量の増
大等の弊害を最小限に抑制し、マスク製作上の課題も発
生させない。
【００１１】請求項２記載の半導体装置用図形パターン
の補正方法は、請求項１において、凹形状拡散層相当部
を補正する工程が、凹形状部分の底辺に対し縮小補正を
施すものであり、図形パターンの論理演算工程を含むも
のである。請求項２記載の半導体装置用図形パターンの
補正方法によれば、請求項１と同様な効果がある。
の補正方法は、請求項１において、凹形状拡散層相当部
を補正する工程が、凹形状部分の底辺に対し縮小補正を
施すものであり、図形パターンの論理演算工程を含むも
のである。請求項２記載の半導体装置用図形パターンの
補正方法によれば、請求項１と同様な効果がある。
【００１２】請求項３記載の半導体装置用図形パターン
の補正方法は、請求項１において、凹形状拡散層相当部
を補正する工程が、凹形状部分の底辺とこの底辺に隣接
する辺の底辺の両端近傍に対し縮小補正を施すものであ
り、図形パターンの補正工程と、図形パターンの論理演
算工程を含むものである。請求項３記載の半導体装置用
図形パターンの補正方法によれば、請求項１と同様な効
果がある。
の補正方法は、請求項１において、凹形状拡散層相当部
を補正する工程が、凹形状部分の底辺とこの底辺に隣接
する辺の底辺の両端近傍に対し縮小補正を施すものであ
り、図形パターンの補正工程と、図形パターンの論理演
算工程を含むものである。請求項３記載の半導体装置用
図形パターンの補正方法によれば、請求項１と同様な効
果がある。
【００１３】請求項４記載の半導体装置用図形パターン
の補正方法は、請求項１において、凹形状拡散層相当部
から突起しているトランジスタゲートを補正する工程
が、トランジスタゲートの端辺に隣接する辺の端辺の両
端近傍に対し拡大補正を施すものであり、２種類の図形
パターンのずれ測定工程と、図形パターンの補正工程
と、図形パターンの論理演算工程とを含むものである。
の補正方法は、請求項１において、凹形状拡散層相当部
から突起しているトランジスタゲートを補正する工程
が、トランジスタゲートの端辺に隣接する辺の端辺の両
端近傍に対し拡大補正を施すものであり、２種類の図形
パターンのずれ測定工程と、図形パターンの補正工程
と、図形パターンの論理演算工程とを含むものである。
【００１４】請求項４記載の半導体装置用図形パターン
の補正方法によれば、請求項１と同様な効果がある。請
求項５記載の半導体装置用図形パターンの補正方法は、
請求項１において、凹形状拡散層相当部から突起してい
るトランジスタゲート相当部を補正する工程が、トラン
ジスタゲート相当部の端辺とトランジスタゲート相当部
の端辺に隣接する辺の端辺の両端近傍に対し拡大補正を
施すものであり、２種類の図形パターンのずれ測定工程
と、図形パターンの辺移動工程と、図形パターンの補正
工程と、図形パターンの論理演算工程とを含むものであ
る。
の補正方法によれば、請求項１と同様な効果がある。請
求項５記載の半導体装置用図形パターンの補正方法は、
請求項１において、凹形状拡散層相当部から突起してい
るトランジスタゲート相当部を補正する工程が、トラン
ジスタゲート相当部の端辺とトランジスタゲート相当部
の端辺に隣接する辺の端辺の両端近傍に対し拡大補正を
施すものであり、２種類の図形パターンのずれ測定工程
と、図形パターンの辺移動工程と、図形パターンの補正
工程と、図形パターンの論理演算工程とを含むものであ
る。
【００１５】請求項５記載の半導体装置用図形パターン
の補正方法によれば、請求項１と同様な効果がある。
の補正方法によれば、請求項１と同様な効果がある。
【００１６】請求項６記載の半導体装置の製造方法は、
請求項１記載の半導体装置用図形パターンの補正方法に
より、少なくとも凹形状拡散層相当部または凹形状拡散
層相当部から突起しているトランジスタゲート相当部の
一方に対し補正されたフォトグラフィ工程を含むもので
ある。
請求項１記載の半導体装置用図形パターンの補正方法に
より、少なくとも凹形状拡散層相当部または凹形状拡散
層相当部から突起しているトランジスタゲート相当部の
一方に対し補正されたフォトグラフィ工程を含むもので
ある。
【００１７】請求項６記載の半導体装置の製造方法によ
れば、請求項１と同様な効果がある。請求項７記載の半
導体装置の製造方法は、請求項２記載の半導体装置用図
形パターンの補正方法により、凹形状部分の底辺に対し
縮小補正されたフォトグラフィ工程を含むものである。
れば、請求項１と同様な効果がある。請求項７記載の半
導体装置の製造方法は、請求項２記載の半導体装置用図
形パターンの補正方法により、凹形状部分の底辺に対し
縮小補正されたフォトグラフィ工程を含むものである。
【００１８】請求項７記載の半導体装置の製造方法によ
れば、請求項１と同様な効果がある。請求項８記載の半
導体装置の製造方法は、請求項３記載の半導体装置用図
形パターンの補正方法により、凹形状部分の底辺と底辺
に隣接する辺の底辺の両端近傍に対し縮小補正されたフ
ォトグラフィ工程を含むものである。
れば、請求項１と同様な効果がある。請求項８記載の半
導体装置の製造方法は、請求項３記載の半導体装置用図
形パターンの補正方法により、凹形状部分の底辺と底辺
に隣接する辺の底辺の両端近傍に対し縮小補正されたフ
ォトグラフィ工程を含むものである。
【００１９】請求項８記載の半導体装置の製造方法によ
れば、請求項１と同様な効果がある。請求項９記載の半
導体装置の製造方法は、請求項４記載の半導体装置用図
形パターンの補正方法により、凹形状拡散層相当部から
突起しているトランジスタゲート相当部の端辺に隣接す
る辺の端辺の両端近傍に対し拡大補正されたフォトグラ
フィ工程を含むものである。
れば、請求項１と同様な効果がある。請求項９記載の半
導体装置の製造方法は、請求項４記載の半導体装置用図
形パターンの補正方法により、凹形状拡散層相当部から
突起しているトランジスタゲート相当部の端辺に隣接す
る辺の端辺の両端近傍に対し拡大補正されたフォトグラ
フィ工程を含むものである。
【００２０】請求項９記載の半導体装置の製造方法によ
れば、請求項１と同様な効果がある。請求項１０記載の
半導体装置の製造方法は、請求項５記載の半導体装置用
図形パターン補正方法により、凹形状拡散層相当部から
突起しているトランジスタゲート相当部の端辺とトラン
ジスタゲート相当部の端辺に隣接する辺の端辺の両端近
傍に対し拡大補正されたフォトグラフィ工程を含むもの
である。
れば、請求項１と同様な効果がある。請求項１０記載の
半導体装置の製造方法は、請求項５記載の半導体装置用
図形パターン補正方法により、凹形状拡散層相当部から
突起しているトランジスタゲート相当部の端辺とトラン
ジスタゲート相当部の端辺に隣接する辺の端辺の両端近
傍に対し拡大補正されたフォトグラフィ工程を含むもの
である。
【００２１】請求項１０記載の半導体装置の製造方法に
よれば、請求項１と同様な効果がある。
よれば、請求項１と同様な効果がある。
【００２２】
【００２３】
【発明の実施の形態】この発明の実施の形態について、
図面を参照しながら説明する。 （実施の形態１）図１は、この発明の第１の実施の形態
における半導体装置用マスク図形パターンの補正工程を
示す。
図面を参照しながら説明する。 （実施の形態１）図１は、この発明の第１の実施の形態
における半導体装置用マスク図形パターンの補正工程を
示す。
【００２４】図１に示すマスク図形パターン１０１が、
凹形状拡散層検出工程１０２に入力され、その後、設計
したマスク用図形パターンと転写後の図形パターンとの
差異を補正する光近接効果補正（以降、Ｏｐｔｉｃａｌ
Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ 略して
ＯＰＣと称する）を行なうＯＰＣ工程１０３を経て、Ｏ
ＰＣ後マスク図形パターン１０４が出力される。
凹形状拡散層検出工程１０２に入力され、その後、設計
したマスク用図形パターンと転写後の図形パターンとの
差異を補正する光近接効果補正（以降、Ｏｐｔｉｃａｌ
Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ 略して
ＯＰＣと称する）を行なうＯＰＣ工程１０３を経て、Ｏ
ＰＣ後マスク図形パターン１０４が出力される。
【００２５】図２は、凹形状拡散層検出工程１０２の詳
細な工程の説明である。図２に示すように、拡散層図形
パターンに対して、辺移動工程（縮小）２０１、補正工
程（縮小）２０２、論理演算工程（減算）２０３、間隔
測定工程２０４を行ない、凹形状拡散層を検出する。こ
れにより、凹形状拡散層検出工程１０２に適用する凹形
状パターン図形の抽出方法を構成している。
細な工程の説明である。図２に示すように、拡散層図形
パターンに対して、辺移動工程（縮小）２０１、補正工
程（縮小）２０２、論理演算工程（減算）２０３、間隔
測定工程２０４を行ない、凹形状拡散層を検出する。こ
れにより、凹形状拡散層検出工程１０２に適用する凹形
状パターン図形の抽出方法を構成している。
【００２６】図３（ａ）に示す拡散層図形パターンは、
辺移動工程（縮小）２０１にて所定量Ａの辺移動を施さ
れ、図３（ｂ）の図形パターンが出力される。また、拡
散層図形パターンは、補正工程（縮小）２０２にて、所
定量Ａの補正（縮小）を施され、図３（ｃ）の図形パタ
ーンが出力される。図３（ｂ）と図３（ｃ）の図形パタ
ーンは、論理演算工程（減算）２０３にて論理演算（減
算）を施され、図３（ｄ）の図形パターンが出力され
る。その図３（ｄ）の図形パターンは、間隔測定工程２
０４にて間隔測定を施され、所定量Ｂ以下の間隔の箇所
に図３（ｅ）に示す図形パターンが出力される。この図
３（ｅ）に示す図形パターンが、凹形状拡散層の検出結
果である。
辺移動工程（縮小）２０１にて所定量Ａの辺移動を施さ
れ、図３（ｂ）の図形パターンが出力される。また、拡
散層図形パターンは、補正工程（縮小）２０２にて、所
定量Ａの補正（縮小）を施され、図３（ｃ）の図形パタ
ーンが出力される。図３（ｂ）と図３（ｃ）の図形パタ
ーンは、論理演算工程（減算）２０３にて論理演算（減
算）を施され、図３（ｄ）の図形パターンが出力され
る。その図３（ｄ）の図形パターンは、間隔測定工程２
０４にて間隔測定を施され、所定量Ｂ以下の間隔の箇所
に図３（ｅ）に示す図形パターンが出力される。この図
３（ｅ）に示す図形パターンが、凹形状拡散層の検出結
果である。
【００２７】図４は、この発明の第１の実施の形態にお
けるＯＰＣ工程１０３の詳細工程である論理演算工程３
０１を示している。図５（ａ）に示す拡散層図形パター
ンは、論理演算工程（減算）３０１にて、凹形状拡散層
検出工程１０２の出力である図５（ｂ）に示す図形パタ
ーンとの論理演算（減算）を施され、図５（ｃ）に示す
図形パターンが出力される。
けるＯＰＣ工程１０３の詳細工程である論理演算工程３
０１を示している。図５（ａ）に示す拡散層図形パター
ンは、論理演算工程（減算）３０１にて、凹形状拡散層
検出工程１０２の出力である図５（ｂ）に示す図形パタ
ーンとの論理演算（減算）を施され、図５（ｃ）に示す
図形パターンが出力される。
【００２８】なお、辺移動工程（縮小）２０１、及び補
正工程（縮小）２０２に用いる所定量Ａを変動させるこ
とによりＯＰＣ工程１０３の補正量を制御可能である。
図６および図７は、この発明の第１の実施の形態におけ
る半導体装置用マスク図形パターンの補正方法にて補正
された図形パターンである。１は凹形状の拡散層相当
部、２はゲート相当部、３は他のパターンである。
正工程（縮小）２０２に用いる所定量Ａを変動させるこ
とによりＯＰＣ工程１０３の補正量を制御可能である。
図６および図７は、この発明の第１の実施の形態におけ
る半導体装置用マスク図形パターンの補正方法にて補正
された図形パターンである。１は凹形状の拡散層相当
部、２はゲート相当部、３は他のパターンである。
【００２９】図６に示す補正された半導体装置用マスク
図形パターンは、転写後、図７に示すようにゲート突き
出し量の確保ができ、かつ他のパターン３も配置可能な
図形パターンとなる。したがって、補正された半導体装
置用マスク図形パターンを用いてフォトグラフィー工程
により半導体装置を製造することにより、フォトグラフ
ィー工程後に生じるコーナーラウンディング現象がもた
らすゲート突き出し量確保の阻害を解消することができ
る。
図形パターンは、転写後、図７に示すようにゲート突き
出し量の確保ができ、かつ他のパターン３も配置可能な
図形パターンとなる。したがって、補正された半導体装
置用マスク図形パターンを用いてフォトグラフィー工程
により半導体装置を製造することにより、フォトグラフ
ィー工程後に生じるコーナーラウンディング現象がもた
らすゲート突き出し量確保の阻害を解消することができ
る。
【００３０】しかも、この課題解決を実現する上におい
て従来生じていたチップ面積増大の弊害を発生させない
ため、競争力のあるチップの開発に大きく貢献できる。
また、ゲート突き出し量の確保の阻害に焦点を当てた対
処を行なうことで、その解消により生じるデータ量の増
大等の弊害を最小限に抑制し、マスク製作上の課題も発
生させない。
て従来生じていたチップ面積増大の弊害を発生させない
ため、競争力のあるチップの開発に大きく貢献できる。
また、ゲート突き出し量の確保の阻害に焦点を当てた対
処を行なうことで、その解消により生じるデータ量の増
大等の弊害を最小限に抑制し、マスク製作上の課題も発
生させない。
【００３１】（実施の形態２）
図８は、この発明の第２の実施の形態における半導体装
置用マスク図形パターンの補正方法の一部である。第２
の実施の形態は、第１の実施の形態のＯＰＣ工程１０３
を図８に示すＯＰＣ工程にすることで実現できる。凹形
状拡散層検出工程１０２中で生成される図３（ｄ）に示
す図形パターンは、図８に示す補正工程（拡大）４０１
にて所定量Ｃの補正（拡大）が施され、図９（ｂ）に示
す図形パターンが出力される。さらに、論理演算工程
（減算）４０２にて、図９（ａ）に示す図形パターンと
図９（ｂ）に示す図形パターンとの論理演算（減算）を
施され、図９（ｃ）に示す図形パターンが出力される。
置用マスク図形パターンの補正方法の一部である。第２
の実施の形態は、第１の実施の形態のＯＰＣ工程１０３
を図８に示すＯＰＣ工程にすることで実現できる。凹形
状拡散層検出工程１０２中で生成される図３（ｄ）に示
す図形パターンは、図８に示す補正工程（拡大）４０１
にて所定量Ｃの補正（拡大）が施され、図９（ｂ）に示
す図形パターンが出力される。さらに、論理演算工程
（減算）４０２にて、図９（ａ）に示す図形パターンと
図９（ｂ）に示す図形パターンとの論理演算（減算）を
施され、図９（ｃ）に示す図形パターンが出力される。
【００３２】なお、補正工程（拡大）４０１に用いる所
定量Ｃを変動させることによりＯＰＣ工程１０３の補正
量を制御可能である。図１０および図１１は、第２の実
施の形態における半導体装置用マスク図形パターンの補
正方法にて補正された図形パターンである。図１０に示
す補正された半導体装置用マスク図形パターンは、転写
後、図１１に示すようにゲート突き出し量の確保がで
き、かつ他のパターン３も配置可能な図形パターンとな
る。
定量Ｃを変動させることによりＯＰＣ工程１０３の補正
量を制御可能である。図１０および図１１は、第２の実
施の形態における半導体装置用マスク図形パターンの補
正方法にて補正された図形パターンである。図１０に示
す補正された半導体装置用マスク図形パターンは、転写
後、図１１に示すようにゲート突き出し量の確保がで
き、かつ他のパターン３も配置可能な図形パターンとな
る。
【００３３】（実施の形態３）
図１２は、この発明の第３の実施の形態における半導体
装置用マスク図形パターンの補正方法の一部である。第
３の実施の形態は、第１の実施の形態のＯＰＣ工程１０
３を図１２に示すＯＰＣ工程にすることで実現できる。
図１３（ａ）に示す拡散層図形パターンとトランジスタ
ゲート図形パターンとは、ずれ測定工程５０１にてずれ
量の測定を施され、所定量Ｄに満たない箇所に図１３
（ａ）に示す図形パターンが出力される。さらに、図１
３（ａ）に示す図形パターンは、補正工程（拡大）５０
２にて所定量Ｅの補正（拡大）が施され、図１３（ｂ）
に示す図形パターンが出力される。また、図１３（ａ）
に示す図形パターンは、補正工程（拡大）５０２にて所
定量Ｆの補正（拡大）が施され、図１３（ｃ）に示す図
形パターンが出力される。次に、論理演算工程（積算）
５０３にて、図１３（ｂ）に示す図形パターンと図１３
（ａ）に示すトランジスタゲートの図形パターンとの論
理演算工程（積算）５０３を施され、図１３（ｄ）に示
す図形パターンが出力される。さらに、論理演算工程
（積算）５０３にて、図１３（ｃ）に示す図形パターン
と図１３（ａ）に示すトランジスタゲートの図形パター
ンとの論理演算工程（積算）を施され、図１３（ｅ）に
示す図形パターンが出力される。そして、論理演算工程
（減算）５０４にて、図１３（ｄ）に示す図形パターン
と図１３（ｅ）に示す図形パターンとの論理演算工程
（減算）を施され、図１３（ｆ）に示す図形パターンが
出力される。この図１３（ｆ）に示す図形パターンは、
補正工程（拡大）５０５にて所定量Ｇ補正（拡大）が施
され、図１３（ｇ）に示す図形パターンが出力される。
最後に、論理演算工程（和算）５０６にて、図１３
（ｇ）に示す図形パターンと図１３（ａ）に示すトラン
ジスタゲートの図形パターンとの論理演算（和算）を施
され、図１３（ｈ）に示す図形パターンが出力される。
装置用マスク図形パターンの補正方法の一部である。第
３の実施の形態は、第１の実施の形態のＯＰＣ工程１０
３を図１２に示すＯＰＣ工程にすることで実現できる。
図１３（ａ）に示す拡散層図形パターンとトランジスタ
ゲート図形パターンとは、ずれ測定工程５０１にてずれ
量の測定を施され、所定量Ｄに満たない箇所に図１３
（ａ）に示す図形パターンが出力される。さらに、図１
３（ａ）に示す図形パターンは、補正工程（拡大）５０
２にて所定量Ｅの補正（拡大）が施され、図１３（ｂ）
に示す図形パターンが出力される。また、図１３（ａ）
に示す図形パターンは、補正工程（拡大）５０２にて所
定量Ｆの補正（拡大）が施され、図１３（ｃ）に示す図
形パターンが出力される。次に、論理演算工程（積算）
５０３にて、図１３（ｂ）に示す図形パターンと図１３
（ａ）に示すトランジスタゲートの図形パターンとの論
理演算工程（積算）５０３を施され、図１３（ｄ）に示
す図形パターンが出力される。さらに、論理演算工程
（積算）５０３にて、図１３（ｃ）に示す図形パターン
と図１３（ａ）に示すトランジスタゲートの図形パター
ンとの論理演算工程（積算）を施され、図１３（ｅ）に
示す図形パターンが出力される。そして、論理演算工程
（減算）５０４にて、図１３（ｄ）に示す図形パターン
と図１３（ｅ）に示す図形パターンとの論理演算工程
（減算）を施され、図１３（ｆ）に示す図形パターンが
出力される。この図１３（ｆ）に示す図形パターンは、
補正工程（拡大）５０５にて所定量Ｇ補正（拡大）が施
され、図１３（ｇ）に示す図形パターンが出力される。
最後に、論理演算工程（和算）５０６にて、図１３
（ｇ）に示す図形パターンと図１３（ａ）に示すトラン
ジスタゲートの図形パターンとの論理演算（和算）を施
され、図１３（ｈ）に示す図形パターンが出力される。
【００３４】なお、ずれ測定工程５０１に用いる所定量
Ｄ、補正工程（拡大）５０２に用いる所定量Ｅ、補正工
程（拡大）５０２に用いる所定量Ｆ、及び補正工程（拡
大）５０５に用いる所定量Ｇを変動させることによりＯ
ＰＣ工程１０３の補正量を制御可能である。図１４およ
び図１５は、第３の実施の形態における半導体装置用マ
スク図形パターンの補正方法にて補正された図形パター
ンである。
Ｄ、補正工程（拡大）５０２に用いる所定量Ｅ、補正工
程（拡大）５０２に用いる所定量Ｆ、及び補正工程（拡
大）５０５に用いる所定量Ｇを変動させることによりＯ
ＰＣ工程１０３の補正量を制御可能である。図１４およ
び図１５は、第３の実施の形態における半導体装置用マ
スク図形パターンの補正方法にて補正された図形パター
ンである。
【００３５】図１４に示す補正された半導体装置用マス
ク図形パターンは、転写後、図１５に示すようにゲート
突き出し量の確保ができ、かつ他のパターン３も配置可
能な図形パターンとなる。 （実施の形態４）図１６は、この発明の第４の実施の形
態における半導体装置用マスク図形パターンの補正方法
の一部である。第４の実施の形態は、第１の実施の形態
のＯＰＣ工程１０３を図１６図に示すＯＰＣ工程にする
ことで実現できる。
ク図形パターンは、転写後、図１５に示すようにゲート
突き出し量の確保ができ、かつ他のパターン３も配置可
能な図形パターンとなる。 （実施の形態４）図１６は、この発明の第４の実施の形
態における半導体装置用マスク図形パターンの補正方法
の一部である。第４の実施の形態は、第１の実施の形態
のＯＰＣ工程１０３を図１６図に示すＯＰＣ工程にする
ことで実現できる。
【００３６】図１７（ａ）に示すトランジスタゲート図
形パターンは、辺移動工程（拡大）６０１にて所定量Ｈ
の辺移動（拡大）を施され、図１７（ｂ）に示す図形パ
ターンが出力される。また、図１７（ａ）に示すトラン
ジスタゲート図形パターンは、補正工程（拡大）にて所
定量Ｈの補正（拡大）を施され、図１７（ｃ）に示す図
形パターンが出力される。次に、論理演算工程（減算）
６０３にて図１７（ｂ）に示す図形パターンと図１７
（ｃ）に示す図形パターンとの論理演算（減算）が施さ
れ、図１７（ｄ）に示す図形パターンが出力される。ま
た、論理演算工程（積算）６０４にて、図１２のずれ測
定工程５０１と補正工程（拡大）５０２と同様の手順で
補正工程（拡大）の補正量を所定量Ｈに設定して得られ
た図１７（ｅ）に示す図形パターンと図１７（ｄ）に示
す図形パターンとの論理演算（積算）が施され、図１７
（ｆ）に示す図形パターンが出力される。さらに、図１
７（ｆ）に示す図形パターンは、補正工程（拡大）６０
５にて所定量Ｉの補正（拡大）が施され、図１７（ｇ）
に示す図形パターンが出力される。最後に、論理演算工
程（和算）６０６にて、図１７（ｇ）に示す図形パター
ンと図１７（ａ）に示すトランジスタゲートの図形パタ
ーンとの論理演算（和算）を施され、図１７（ｈ）に示
す図形パターンが出力される。
形パターンは、辺移動工程（拡大）６０１にて所定量Ｈ
の辺移動（拡大）を施され、図１７（ｂ）に示す図形パ
ターンが出力される。また、図１７（ａ）に示すトラン
ジスタゲート図形パターンは、補正工程（拡大）にて所
定量Ｈの補正（拡大）を施され、図１７（ｃ）に示す図
形パターンが出力される。次に、論理演算工程（減算）
６０３にて図１７（ｂ）に示す図形パターンと図１７
（ｃ）に示す図形パターンとの論理演算（減算）が施さ
れ、図１７（ｄ）に示す図形パターンが出力される。ま
た、論理演算工程（積算）６０４にて、図１２のずれ測
定工程５０１と補正工程（拡大）５０２と同様の手順で
補正工程（拡大）の補正量を所定量Ｈに設定して得られ
た図１７（ｅ）に示す図形パターンと図１７（ｄ）に示
す図形パターンとの論理演算（積算）が施され、図１７
（ｆ）に示す図形パターンが出力される。さらに、図１
７（ｆ）に示す図形パターンは、補正工程（拡大）６０
５にて所定量Ｉの補正（拡大）が施され、図１７（ｇ）
に示す図形パターンが出力される。最後に、論理演算工
程（和算）６０６にて、図１７（ｇ）に示す図形パター
ンと図１７（ａ）に示すトランジスタゲートの図形パタ
ーンとの論理演算（和算）を施され、図１７（ｈ）に示
す図形パターンが出力される。
【００３７】なお、辺移動工程６０１に用いる所定量
Ｈ、補正工程（拡大）６０２に用いる所定量Ｈ、図６０
５を生成する際に用いる所定量Ｈ、及び補正工程（拡
大）６０５に用いる所定量Ｉを変動させることによりＯ
ＰＣ工程１０３の補正量を制御可能である。図１８およ
び図１９は、この発明の第４の実施の形態における半導
体装置用マスク図形パターン補正方法にて補正された図
形パターンである。
Ｈ、補正工程（拡大）６０２に用いる所定量Ｈ、図６０
５を生成する際に用いる所定量Ｈ、及び補正工程（拡
大）６０５に用いる所定量Ｉを変動させることによりＯ
ＰＣ工程１０３の補正量を制御可能である。図１８およ
び図１９は、この発明の第４の実施の形態における半導
体装置用マスク図形パターン補正方法にて補正された図
形パターンである。
【００３８】図１８に示す補正された半導体装置用マス
クの図形パターンは、転写後、図１９図に示すようにゲ
ート突き出し量の確保ができ、かつ他のパターン３も配
置可能な図形パターンとなる。なお、この発明のパター
ン図形の抽出方法は、凹形状拡散層検出工程における辺
移動（縮小）工程と、補正（縮小）工程を、辺移動（拡
大）工程と、補正（拡大）工程に変更することで、凸形
状の検出工程として応用することができる。
クの図形パターンは、転写後、図１９図に示すようにゲ
ート突き出し量の確保ができ、かつ他のパターン３も配
置可能な図形パターンとなる。なお、この発明のパター
ン図形の抽出方法は、凹形状拡散層検出工程における辺
移動（縮小）工程と、補正（縮小）工程を、辺移動（拡
大）工程と、補正（拡大）工程に変更することで、凸形
状の検出工程として応用することができる。
【００３９】図２０は、図３に対応した凸形状の図形パ
ターンの抽出方法を示している。同図２０（ａ）は凸形
図形パターン、図２０（ｂ）は辺移動（拡大）工程にて
辺移動を施された図形パターン、図２０（ｃ）は補正
（拡大）工程にて補正を施された図形パターン、図２０
（ｄ）は図２０（ｂ）と図２０（ｃ）の図形パターンの
論理（減算）演算を施された図形パターン、図２０
（ｅ）は間隔測定工程により間隔測定を施されて所定量
以下の間隔の箇所に出力された図形パターンであり、図
形パターンの検出結果である。
ターンの抽出方法を示している。同図２０（ａ）は凸形
図形パターン、図２０（ｂ）は辺移動（拡大）工程にて
辺移動を施された図形パターン、図２０（ｃ）は補正
（拡大）工程にて補正を施された図形パターン、図２０
（ｄ）は図２０（ｂ）と図２０（ｃ）の図形パターンの
論理（減算）演算を施された図形パターン、図２０
（ｅ）は間隔測定工程により間隔測定を施されて所定量
以下の間隔の箇所に出力された図形パターンであり、図
形パターンの検出結果である。
【００４０】なお、この発明において、凹形状拡散層相
当部および前記凹形状拡散層相当部から突起しているト
ランジスタゲート相当部の一方のみの補正のみならず、
例えば第１の実施の形態から第４の実施の形態のいずれ
かを組み合わせて、両方を補正する工程でもよい。
当部および前記凹形状拡散層相当部から突起しているト
ランジスタゲート相当部の一方のみの補正のみならず、
例えば第１の実施の形態から第４の実施の形態のいずれ
かを組み合わせて、両方を補正する工程でもよい。
【００４１】
【発明の効果】請求項１記載の半導体装置用図形パター
ンの補正方法によれば、コーナーラウンディング現象が
もたらすゲート突き出し量の確保の阻害を解消するため
に、半導体装置用マスク図形パターン上の凹形状拡散層
相当部から突起しているトランジスタゲート相当部にお
いて、拡散層の縮小補正、またはトランジスタゲートの
拡大補正を施しておくことにより、フォトグラフィー工
程後に生じるコーナーラウンディング現象がもたらすゲ
ート突き出し量確保の阻害を解消することができる。
ンの補正方法によれば、コーナーラウンディング現象が
もたらすゲート突き出し量の確保の阻害を解消するため
に、半導体装置用マスク図形パターン上の凹形状拡散層
相当部から突起しているトランジスタゲート相当部にお
いて、拡散層の縮小補正、またはトランジスタゲートの
拡大補正を施しておくことにより、フォトグラフィー工
程後に生じるコーナーラウンディング現象がもたらすゲ
ート突き出し量確保の阻害を解消することができる。
【００４２】しかも、この課題解決を実現する上におい
て従来生じていたチップ面積増大の弊害を発生させない
ため、競争力のあるチップの開発に大きく貢献できる。
また、ゲート突き出し量の確保の阻害に焦点を当てた対
処を行なうことで、その解消により生じるデータ量の増
大等の弊害を最小限に抑制し、マスク製作上の課題も発
生させない。
て従来生じていたチップ面積増大の弊害を発生させない
ため、競争力のあるチップの開発に大きく貢献できる。
また、ゲート突き出し量の確保の阻害に焦点を当てた対
処を行なうことで、その解消により生じるデータ量の増
大等の弊害を最小限に抑制し、マスク製作上の課題も発
生させない。
【００４３】請求項２記載の半導体装置用図形パターン
の補正方法によれば、請求項１と同様な効果がある。請
求項３記載の半導体装置用図形パターンの補正方法によ
れば、請求項１と同様な効果がある。請求項４記載の半
導体装置用図形パターンの補正方法によれば、請求項１
と同様な効果がある。
の補正方法によれば、請求項１と同様な効果がある。請
求項３記載の半導体装置用図形パターンの補正方法によ
れば、請求項１と同様な効果がある。請求項４記載の半
導体装置用図形パターンの補正方法によれば、請求項１
と同様な効果がある。
【００４４】請求項５記載の半導体装置用図形パターン
の補正方法によれば、請求項１と同様な効果がある。請
求項６記載の半導体装置の製造方法によれば、請求項１
と同様な効果がある。
の補正方法によれば、請求項１と同様な効果がある。請
求項６記載の半導体装置の製造方法によれば、請求項１
と同様な効果がある。
【００４５】請求項７から請求項９記載の半導体装置の
製造方法によれば、請求項１と同様な効果がある。
製造方法によれば、請求項１と同様な効果がある。
【００４６】請求項１０記載の半導体装置の製造方法に
よれば、請求項１と同様な効果がある。
よれば、請求項１と同様な効果がある。
【図１】この発明の第１の実施の形態における半導体装
置用マスク図形パターンの補正の工程図である。
置用マスク図形パターンの補正の工程図である。
【図２】凹形状拡散層検出工程１０２の詳細工程図であ
る。
る。
【図３】（ａ）は、第１の実施の形態における拡散層図
形パターン、（ｂ）は辺移動（縮小）後の図形パター
ン、（ｃ）は補正（縮小）後の図形パターン、（ｄ）は
論理演算（減算）後の図形パターン、（ｅ）は検出結果
の拡散層図形パターンである。
形パターン、（ｂ）は辺移動（縮小）後の図形パター
ン、（ｃ）は補正（縮小）後の図形パターン、（ｄ）は
論理演算（減算）後の図形パターン、（ｅ）は検出結果
の拡散層図形パターンである。
【図４】第１の実施の形態における図１のＯＰＣ工程１
０３の詳細工程図である。
０３の詳細工程図である。
【図５】（ａ）は第１の実施の形態における拡散層図形
パターン、（ｂ）は凹形状拡散層検出後の図形パター
ン、（ｃ）はＯＰＣ後の図形パターンである。
パターン、（ｂ）は凹形状拡散層検出後の図形パター
ン、（ｃ）はＯＰＣ後の図形パターンである。
【図６】第１の実施の形態におけるＯＰＣの図形パター
ンである。
ンである。
【図７】第１の実施の形態におけるＯＰＣの転写後の図
形パターンである。
形パターンである。
【図８】この発明の第２の実施の形態における半導体装
置用マスク図形パターンの補正方法の一部の工程図であ
る。
置用マスク図形パターンの補正方法の一部の工程図であ
る。
【図９】（ａ）は第２の実施の形態における拡散層図形
パターン、（ｂ）は補正（拡大）後の図形パターン、
（ｃ）はＯＰＣ後の図形パターンである。
パターン、（ｂ）は補正（拡大）後の図形パターン、
（ｃ）はＯＰＣ後の図形パターンである。
【図１０】第２の実施の形態におけるＯＰＣの図形パタ
ーンである。
ーンである。
【図１１】第２の実施の形態におけるＯＰＣの転写後の
図形パターンである。。
図形パターンである。。
【図１２】この発明の第３の実施の形態における半導体
装置用マスク図形パターンの補正方法の一部の工程図で
ある。
装置用マスク図形パターンの補正方法の一部の工程図で
ある。
【図１３】（ａ）は第３の実施の形態におけるずれ測定
後の図形パターン、（ｂ）は補正（拡大）後の図形パタ
ーン、（ｃ）は補正（拡大）後の図形パターン、（ｄ）
は論理演算（積算）後の図形パターン、（ｅ）は論理演
算（積算）後の図形パターン、（ｆ）は論理演算（減
算）後の図形パターン、（ｇ）は補正（拡大）後の図形
パターン、（ｈ）は論理演算（和算）後の図形パターン
である。
後の図形パターン、（ｂ）は補正（拡大）後の図形パタ
ーン、（ｃ）は補正（拡大）後の図形パターン、（ｄ）
は論理演算（積算）後の図形パターン、（ｅ）は論理演
算（積算）後の図形パターン、（ｆ）は論理演算（減
算）後の図形パターン、（ｇ）は補正（拡大）後の図形
パターン、（ｈ）は論理演算（和算）後の図形パターン
である。
【図１４】第３の実施の形態におけるＯＰＣの図形パタ
ーンである。
ーンである。
【図１５】第３の実施の形態におけるＯＰＣの転写後の
図形パターンてある。
図形パターンてある。
【図１６】この発明の第４の実施の形態における半導体
装置用マスク図形パターンの補正方法の一部の工程図で
ある。
装置用マスク図形パターンの補正方法の一部の工程図で
ある。
【図１７】（ａ）は第４の実施の形態におけるトランジ
スタゲートの図形パターン、（ｂ）は辺移動（拡大）後
の図形パターン、（ｃ）は補正（拡大）後の図形パター
ン、（ｄ）は論理演算（減算）後の図形パターン、
（ｅ）は補正（拡大）後の図形パターン、（ｆ）は論理
演算（減算）後の図形パターン、（ｇ）は補正（拡大）
後の図形パターン、（ｈ）は論理演算（和算）後の図形
パターンである。
スタゲートの図形パターン、（ｂ）は辺移動（拡大）後
の図形パターン、（ｃ）は補正（拡大）後の図形パター
ン、（ｄ）は論理演算（減算）後の図形パターン、
（ｅ）は補正（拡大）後の図形パターン、（ｆ）は論理
演算（減算）後の図形パターン、（ｇ）は補正（拡大）
後の図形パターン、（ｈ）は論理演算（和算）後の図形
パターンである。
【図１８】第４の実施の形態におけるＯＰＣの図形パタ
ーンである。
ーンである。
【図１９】第４の実施の形態におけるＯＰＣの転写後の
図形パターンである。
図形パターンである。
【図２０】図３に対応する検出工程における凸形状の図
形パターンの図形抽出方法を示し、（ａ）は凸形状の図
形パターン、（ｂ）は辺移動（拡大）後の図形パター
ン、（ｃ）は補正（拡大）後の図形パターン、（ｄ）は
論理演算（減算）後の図形パターン、（ｅ）は検出結果
の拡散層図形パターンである。
形パターンの図形抽出方法を示し、（ａ）は凸形状の図
形パターン、（ｂ）は辺移動（拡大）後の図形パター
ン、（ｃ）は補正（拡大）後の図形パターン、（ｄ）は
論理演算（減算）後の図形パターン、（ｅ）は検出結果
の拡散層図形パターンである。
【図２１】従来例における図形パターンである。
【図２２】従来例における転写後の図形パターンであ
る。
る。
【図２３】従来例におけるトランジスタゲート突き出し
量確保の対策のための図形パターンである。
量確保の対策のための図形パターンである。
【図２４】従来例における転写後のトランジスタゲート
突き出し量確保の対策のための図形パターンである。
突き出し量確保の対策のための図形パターンである。
１ 拡散層相当部
２ ゲート相当部
３ 他のパターン
１０１ マスク図形パターン
１０２ 凹形状拡散層検出工程
１０３ ＯＰＣ工程
１０４ ＯＰＣ後マスク図形パターン
２０１ 辺移動工程（縮小）
２０２ 補正工程（縮小）
２０３ 論理演算工程（減算）
２０４ 間隔測定工程
３０１ 論理演算工程（減算）
４０１ 補正工程（拡大）
４０２ 論理演算工程（減算）
５０１ ずれ測定工程
５０２ 補正工程（拡大）
５０３ 論理演算工程（積算）
５０４ 論理演算工程（減算）
５０５ 補正工程（拡大）
５０６ 論理演算工程（和算）
６０１ 辺移動工程（拡大）
６０２ 補正工程（拡大）
６０３ 論理演算工程（減算）
６０４ 論理演算工程（積算）
６０５ 補正工程（拡大）
６０６ 論理演算工程（和算）
５１１ トランジスタゲート
５１２ 他のパターン
５１３ 拡散層
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−319067（ＪＰ，Ａ)
特開 平８−286358（ＪＰ，Ａ)
特開 平９−222720（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G03F 1/08
Claims (10)
- 【請求項１】半導体装置用図形パターンの凹形状拡散層
相当部とゲートの近傍に存在する別パターンに影響を与
えない半導体装置用図形パターンの補正方法であって、
前記凹形状拡散層相当部を検出する工程と、前記凹形状
拡散層相当部からのゲートの突出をコーナラウンディン
グ現象に対して確保するように、前記凹形状拡散層相当
部および前記凹形状拡散層相当部から突起しているトラ
ンジスタゲート相当部の少なくとも一方を補正する工程
とを含み、 前記凹形状拡散層相当部を検出する工程は、図形パター
ンの辺移動を施す辺移動工程と、図形パターンを縮小す
る縮小工程と、辺移動を施された図形パターンと縮小さ
れた図形パターンとを減算する図形パターンの減算工程
と、減算された図形パターンの間隔測定を施す図形パタ
ーンの間隔測定工程とを含む 半導体装置用図形パターン
の補正方法。 - 【請求項２】 凹形状拡散層相当部を補正する工程が、
凹形状部分の底辺に対し縮小補正を施すものであり、図
形パターンの論理演算工程を含む請求項１記載の半導体
装置用図形パターンの補正方法。 - 【請求項３】 凹形状拡散層相当部を補正する工程が、
凹形状部分の底辺とこの底辺に隣接する辺の前記底辺の
両端近傍に対し縮小補正を施すものであり、図形パター
ンの補正工程と、図形パターンの論理演算工程を含む請
求項１記載の半導体装置用図形パターンの補正方法。 - 【請求項４】 凹形状拡散層相当部から突起しているト
ランジスタゲートを補正する工程が、前記トランジスタ
ゲートの端辺に隣接する辺の前記端辺の両端近傍に対し
拡大補正を施すものであり、２種類の図形パターンのず
れ測定工程と、図形パターンの補正工程と、図形パター
ンの論理演算工程とを含む請求項１記載の半導体装置用
図形パターンの補正方法。 - 【請求項５】 凹形状拡散層相当部から突起しているト
ランジスタゲート相当部を補正する工程が、前記トラン
ジスタゲート相当部の端辺と前記トランジスタゲート相
当部の端辺に隣接する辺の前記端辺の両端近傍に対し拡
大補正を施すものであり、２種類の図形パターンのずれ
測定工程と、図形パターンの辺移動工程と、図形パター
ンの補正工程と、図形パターンの論理演算工程とを含む
請求項１記載の半導体装置用図形パターンの補正方法。 - 【請求項６】 請求項１記載の半導体装置用図形パター
ンの補正方法により、少なくとも凹形状拡散層相当部ま
たは前記凹形状拡散層相当部から突起しているトランジ
スタゲート相当部の一方に対し補正されたフォトグラフ
ィ工程を含む半導体装置の製造方法。 - 【請求項７】 請求項２記載の半導体装置用図形パター
ンの補正方法により、凹形状部分の底辺に対し縮小補正
されたフォトグラフィ工程を含む半導体装置の製造方
法。 - 【請求項８】 請求項３記載の半導体装置用図形パター
ンの補正方法により、凹形状部分の底辺と前記底辺に隣
接する辺の前記底辺の両端近傍に対し縮小補正されたフ
ォトグラフィ工程を含む半導体装置の製造方法。 - 【請求項９】 請求項４記載の半導体装置用図形パター
ンの補正方法により、凹形状拡散層相当部から突起して
いるトランジスタゲート相当部の端辺に隣接する辺の前
記端辺の両端近傍に対し拡大補正されたフォトグラフィ
工程を含む半導体装置の製造方法。 - 【請求項１０】 請求項５記載の半導体装置用図形パタ
ーン補正方法により、凹形状拡散層相当部から突起して
いるトランジスタゲート相当部の端辺と前記トランジス
タゲート相当部の端辺に隣接する辺の前記端辺の両端近
傍に対し拡大補正されたフォトグラフィ工程を含む半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19288898A JP3461288B2 (ja) | 1998-07-08 | 1998-07-08 | 半導体装置用図形パターンの補正方法および半導体装置の製造方法 |
| US09/348,316 US6183920B1 (en) | 1998-07-08 | 1999-07-07 | Semiconductor device geometrical pattern correction process and geometrical pattern extraction process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19288898A JP3461288B2 (ja) | 1998-07-08 | 1998-07-08 | 半導体装置用図形パターンの補正方法および半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003177490A Division JP2004004904A (ja) | 2003-06-23 | 2003-06-23 | 半導体装置用図形パターンの補正方法および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000029200A JP2000029200A (ja) | 2000-01-28 |
| JP3461288B2 true JP3461288B2 (ja) | 2003-10-27 |
Family
ID=16298654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19288898A Expired - Fee Related JP3461288B2 (ja) | 1998-07-08 | 1998-07-08 | 半導体装置用図形パターンの補正方法および半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6183920B1 (ja) |
| JP (1) | JP3461288B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000235251A (ja) * | 1999-02-16 | 2000-08-29 | Sony Corp | 露光パターンの補正方法、露光方法、露光装置、フォトマスクおよび半導体装置 |
| JP2001028060A (ja) * | 1999-07-15 | 2001-01-30 | Toshiba Corp | 微細パターン測定方法、微細パターン測定装置、及び微細パターン測定プログラムを格納したコンピュータ読み取り可能な記録媒体 |
| KR100694664B1 (ko) | 2006-02-15 | 2007-03-13 | 삼성전자주식회사 | 광 세기 조절 방법과 장치 및 반도체 기판 노광 장치 및방법 |
| US20090108305A1 (en) * | 2007-10-30 | 2009-04-30 | Riviere-Cazaux Lionel J | Semiconductor having a corner compensation feature and method |
| CN101738848B (zh) * | 2008-11-24 | 2011-11-02 | 上海华虹Nec电子有限公司 | 基于可变光酸扩散长度建立opc模型的方法 |
| US9171898B2 (en) | 2012-11-13 | 2015-10-27 | United Microelectronics Corp. | Method for manufacturing semiconductor layout pattern, method for manufacturing semiconductor device, and semiconductor device |
| CN109709763B (zh) * | 2018-12-29 | 2022-08-09 | 上海华力集成电路制造有限公司 | 基于图形分类的离子注入层opc方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5573890A (en) | 1994-07-18 | 1996-11-12 | Advanced Micro Devices, Inc. | Method of optical lithography using phase shift masking |
| US5663893A (en) | 1995-05-03 | 1997-09-02 | Microunity Systems Engineering, Inc. | Method for generating proximity correction features for a lithographic mask pattern |
| JP3334441B2 (ja) | 1995-08-01 | 2002-10-15 | ソニー株式会社 | フォトマスク描画用パターンデータ補正方法と補正装置 |
| US5740068A (en) | 1996-05-30 | 1998-04-14 | International Business Machines Corporation | Fidelity enhancement of lithographic and reactive-ion-etched images by optical proximity correction |
| US5795688A (en) | 1996-08-14 | 1998-08-18 | Micron Technology, Inc. | Process for detecting defects in photomasks through aerial image comparisons |
-
1998
- 1998-07-08 JP JP19288898A patent/JP3461288B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-07 US US09/348,316 patent/US6183920B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000029200A (ja) | 2000-01-28 |
| US6183920B1 (en) | 2001-02-06 |
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