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JP3466938B2 - 半導体メモリ装置及びその製造方法 - Google Patents
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JP3466938B2 - 半導体メモリ装置及びその製造方法 - Google Patents

半導体メモリ装置及びその製造方法

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JP3466938B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
及びその製造方法に関し、特に、高集積化されたダイナ
ミックメモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】図１８（ａ）、（ｂ）は、２５６Ｍビッ
トのダイナミックランダムアクセスメモリ（ＤＲＡＭ）
装置において使用可能なＭＩＮＴ（Merged Isolation N
ode Trench cell ）構造並びに０．２５μｍの設計ルー
ルを有するメモリセルを示している。図１８（ａ）はト
レンチメモリセルの上面図であり、図１８（ｂ）は図１
８（ａ）のＡ−Ａ′線に沿って切取られた断面図であ
る。
【０００３】ＤＲＡＭセル５０は、トレンチキャパシタ
５５及びＭＯＳトランスファゲートトランジスタ６０と
を含んでいる。
【０００４】トレンチキャパシタ５５は、第１のＮ+ 型
多結晶シリコン充填材６５と、第２の多結晶シリコン充
填材６７と、カラー酸化膜７１とを含んでいる。
【０００５】トランスファゲートトランジスタ６０は、
Ｐ型ウェル（Ｐ−ｗｅｌｌ）７５中に形成されたＮ型ソ
ース／ドレイン領域７３及びドレイン／ソース領域７４
と、ソース／ドレイン領域７３とドレイン／ソース領域
７４との間のチャンネル領域から絶縁されて間隔を隔て
られているＷＳｉｘ／多結晶シリコンゲート７７とを含
んでいる。例えばＢＰＳＧ等からなる絶縁層８０及び例
えば窒化シリコン等からなる絶縁層７８における開口中
に形成されたビットラインコンタクト７９は、ソース／
ドレイン領域７３をビットライン８１に電気的に接続し
ている。
【０００６】浅いトレンチ分離（ＳＴＩ）構造９０は、
ＤＲＡＭセル５０を、隣接するＤＲＡＭセル及び通過ワ
ードライン９２から電気的に分離している。通過ワード
ライン９２はＷＳｉｘ／多結晶シリコン構造を有してい
る。
【０００７】絶縁層８７がビットライン８１上に形成さ
れ、アルミニウム配線８９が絶縁層８７上に形成され
る。アルミニウム配線８９の１つは、例えばタングステ
ンからなるコンタクトスタッド９１によってビットライ
ン８１に接続されている。
【０００８】埋込みストラップ拡散領域８３は、第３の
多結晶シリコン充填材６９とＭＯＳトランスファゲート
トランジスタ６０のドレイン／ソース領域７４とを電気
的に接続している。この拡散領域８３は、記憶トレンチ
中の高濃度にドープされた多結晶シリコン充填材からＰ
型ウェル７５中にドープ不純物を外方拡散することによ
って形成される。
【０００９】拡散領域８３及び第３の多結晶シリコン充
填材６９は、トレンチキャパシタ５５をトランスファゲ
ートトランジスタ６０に接続する埋込みストラップを構
成している。なお、図１８（ａ）中のＡＡは活性領域を
示している。
【００１０】図１８（ａ）、（ｂ）のメモリセル構造は
２５６ＭビットのＤＲＡＭ装置に適用して有効である。
しかし、生産効率が悪いという問題がある。
【００１１】図１９（ａ）に示すように、拡散領域８３
を形成するためのドープ不純物の外方拡散は、注意深く
制御されなければならない。ドープ不純物があまりに遠
くまで半導体基板中に拡散すると、トランスファゲート
トランジスタ６０の動作に悪影響を与えることがある。
【００１２】これによって、例えば製造プロセスで使用
される熱処理にある程度制限が与えられる。それは、長
時間の高温処理のために、ドープ不純物が大きい距離で
外方拡散されるからである。
【００１３】さらに、活性領域（トランスファゲートト
ランジスタ）及び深いトレンチ（ディープトレンチ）の
交差部分において種々の結晶欠陥が生じる。例えば、製
造プロセス中の種々の酸化プロセスによって、カラー酸
化膜７１が膨張する。この膨張によって、シリコン中で
転位が生じ得る。これは、トランスファゲートトランジ
スタの動作に不利であるばかりでなく、この転位によっ
て埋込みストラップ拡散層８３からの接合リーク電流が
生じる。
【００１４】さらに、図１９（ｂ）に示すように、セル
アレイ接合部と埋込みストラップとの間に、通過ワード
ライン９２によるイオン注入の蔭によって生じた不連続
が存在することがある。
【００１５】このような問題は、一層、高集積化された
メモリ装置、例えば、１Ｇビットや４ＧビットのＤＲＡ
Ｍ装置を形成するための図１８（ａ）、（ｂ）のＤＲＡ
Ｍセルのスケールダウンにも関係する。
【００１６】特に、スケールダウンされたメモリセルで
は、データがメモリセルに正確に書込まれ、さらに正確
に読み取られることを確実にするのに十分な電荷を蓄え
るために、十分な寸法を有するキャパシタを設ける必要
がある。スケールダウンの結果、一般にメモリセルの水
平方向の寸法が縮小される。
【００１７】従って、十分な寸法を有するキャパシタを
設けるための１つの方法は、キャパシタが形成されるト
レンチの深さを増加させることである。この方法では、
キャパシタの水平方向の寸法をスケールダウンしなが
ら、それと同じ寸法あるいは少なくともそれよりも少な
い程度までスケールダウンされたキャパシタを得ること
ができる。
【００１８】しかしながら、このようなディープトレン
チにするとアスペクト比が高くなり、トレンチを充填す
るために必要なプロセス中に困難が生じる。手短に言え
ば、スケールダウン中にトレンチキャパシタ５５の寸法
を増加させるために、トレンチの深さあるいはトレンチ
の水平方向の寸法のどちらかを増加しなければならな
い。深さを増加させると上述のような問題が生じ、水平
方向の寸法を増加させるとスケールダウンという目的と
は相反するため、新世代メモリ装置のための図１８
（ａ）、（ｂ）に示されたメモリセル構造を有するメモ
リセルの集積密度を増加することは困難である。
【００１９】
【発明が解決しようとする課題】このスケールダウンの
問題に対する１つの解決方法は、トランジスタ領域とデ
ィープトレンチ領域とをオーバーラップさせることであ
る。このようなトランジスタ・オーバー・キャパシタ
（ＴＯＣ）構造は、Ｌｕ氏による米国特許第４，６４
９，６２５号明細書に開示されている。
【００２０】この構造において、トランスファゲートト
ランジスタは、ディープトレンチ上に形成された絶縁体
層上に横方向に成長されたエピタキシャルシリコン上に
形成される。
【００２１】しかし、このような横方向に成長されたエ
ピタキシャルシリコンはしばしば欠陥があり、このよう
な欠陥はトランジスタの動作特性に悪影響を及ぼし、従
ってメモリセル自体に悪影響を及ぼすことがある。
【００２２】このように、従来ではメモリセルの集積度
を高めるためにスケールダウンを行った上で、トランジ
スタ領域とディープトレンチ領域をオーバーラップさせ
ると、トランジスタの動作特性が悪化するという問題が
発生する。
【００２３】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、十分な電荷を蓄えるため
のキャパシタを有し、かつ特性が悪化することなく高集
積化が可能な半導体メモリ装置及びその製造方法を提供
することにある。
【００２４】
【課題を解決するための手段】本発明の半導体メモリ装
置は、半導体基板上に設けられた第１導電型の第１半導
体領域と、上記第１半導体領域上に設けられた第２導電
型の第２半導体領域と、上記第２半導体領域に形成さ
れ、上記第２半導体領域を複数の活性領域に分割するト
レンチ分離構造と、上記第１半導体領域及びその上に位
置する上記第２半導体領域に渡って設けられ、上部が上
記第２半導体領域の上面には達しないように形成された
トレンチ、このトレンチ内に形成された記憶ノード絶縁
膜及びトレンチ充填材を含み、上記各活性領域毎に２個
ずつ設けられたトレンチキャパシタと、上記第２半導体
領域に設けられた第１導電型の拡散領域をソース、ドレ
インとし、上記第２半導体領域上に第１絶縁膜を介して
設けられた第１導電膜をゲート電極とし、このゲート電
極の周囲を覆うように第２絶縁膜が設けられ、ソースま
たはドレインとなる一方の拡散領域を共有し、ドレイン
またはソースとなる各他方の拡散領域及び各ゲート電極
が上記２個のトレンチキャパシタの各トレンチとオーバ
ーラップするように、上記各活性領域毎に２個ずつ設け
られたトランジスタと、上記２個のトランジスタの上記
他方の拡散領域とオーバーラップするように上記第２半
導体領域に設けられ、かつ上記各トレンチキャパシタの
上面に達するように設けられた開口部と、上記開口部を
埋めかつ上記第２絶縁膜と接するように設けられ、上記
第２半導体領域とは絶縁して設けられ、上記各トレンチ
キャパシタと上記２個のトランジスタの上記他方の拡散
領域とを電気的に接続する第２導電膜とを具備したこと
を特徴とする。
【００２５】また、本発明の半導体メモリ装置の製造方
法は、半導体基板の上部を残して内部に第１導電型の第
１半導体領域を形成する工程と、上記半導体基板の上面
から上記第１半導体領域に達するトレンチを形成する工
程と、全面に記憶ノード絶縁膜及びトレンチ充填材を形
成した後、エッチバックして上記トレンチ内にトレンチ
キャパシタを形成する工程と、上記トレンチキャパシタ
の上面を含む全面に半導体層を形成する工程と、上記半
導体層及び上記半導体基板の上部に第２導電型の不純物
を導入して第２導電型の第２半導体領域を形成する工程
と、上記第２半導体領域に第１絶縁膜を介してゲート電
極を形成する工程と、上記ゲート電極をマスクとして用
いて上記第２半導体領域に第１導電型の不純物を導入し
ソース、ドレインとなる一対の拡散領域を形成する工程
と、上記ゲート電極の周囲を覆う第２絶縁膜を形成する
工程と、上記第２絶縁膜をマスクとして用いて、上記一
対の拡散領域の一方とオーバーラップするように上記第
２半導体領域をエッチングして上記トレンチキャパシタ
の上面に達する開口部を形成する工程と、上記開口部が
埋まらない程度の膜厚で第３絶縁膜を堆積し、この第３
絶縁膜を上記開口部の底部を除く上記開口部の下部にの
み残す工程と、全面に第２導電膜を堆積し、この第２導
電膜を研磨して平坦化し、上記トレンチキャパシタと上
記一対の拡散領域の一方とを電気的に接続するコンタク
トを形成する工程とを具備したことを特徴とする。
【００２６】
【発明の実施の形態】以下、図面を参照して本発明を実
施の形態により説明する。
【００２７】図１は、本発明の第１の実施の形態による
半導体メモリ装置１００の上面図である。また、図２
は、図１のＡ−Ａ′線に沿って切取られた断面図であ
り、図３は図１のＢ−Ｂ′線に沿って切取られた断面図
である。図２の断面図は、図１に示されていない半導体
メモリ装置の周辺回路領域まで延長されている。一般
に、デコーダ及びセンスアンプ等の回路は周辺回路領域
中に形成されている。
【００２８】図１に示すように、メモリ装置１００は第
１の方向（すなわち、図１において水平方向）に延在す
るように形成された複数のビットライン（ＢＬ）１０２
と、第２の方向（すなわち、図１において垂直方向）に
延在するように形成された複数のワードライン（ＷＬ）
１３６とを含んでいる。
【００２９】上記複数のビットライン１０２は、図中に
示す上側４本のものを単位とし、これら４本のビットラ
インを繰り返した状態で配置されている。
【００３０】また、トランスファゲートトランジスタの
チャンネル領域を覆って延在しているワードラインの部
分は、トランスファゲートトランジスタのゲート電極を
構成している。
【００３１】ビットラインコンタクト（ＣＢ）１０６は
１／４ピッチで配置されている。すなわち、ビットライ
ンコンタクト１０６は、４本のビットラインおきに垂直
に整列されている。
【００３２】ＡＡはそれぞれ活性領域であり、これら複
数の活性領域ＡＡは浅いトレンチ分離（ＳＴＩ）構造１
０８によって互いに分離形成されている（図２及び図３
参照）。これら活性領域ＡＡはそれぞれ、ワードライン
方向に延在している幅と、ビットライン方向に延在して
いる長さとを有している。
【００３３】メモリセルのトレンチキャパシタ（記憶ノ
ード）はディープトレンチ（ＤＴ）１１０中に形成され
ている。ディープトレンチ１１０は、ビットライン方向
に延在している幅と、ワードライン方向に延在している
長さとを有している。
【００３４】ここで、上記ディープトレンチ１１０の長
さ（長辺）は、対応するビットラインに対し、図中の垂
直方向で隣接する両隣の２つビットラインによって囲ま
れた領域で規定され、ディープトレンチ１１０の幅（短
辺）はワードラインによって規定されている。
【００３５】記憶ノードコンタクト（ＣＮ）１１２は、
隣接したワードラインの間に位置し、トレンチキャパシ
タとトランスファゲートトランジスタとの間を電気的に
接続している。
【００３６】図２及び図３から明らかなように、Ｎ型拡
散領域１１６及びＰ型ウェル領域（P-well）１１８が、
Ｐ型シリコン基板１１４のメモリセルアレイ領域中に設
けられている。Ｐ型ウェル領域１１８はまた、シリコン
基板１１４の周辺回路領域中にも設けられている。
【００３７】Ｎ型拡散領域１１６は、シリコン基板１１
４よりも高い不純物濃度（例えば、ピークで１×１０17
ｃｍ-3）を有し、メモリ装置１００のメモリセルのため
の埋込みプレート電極（埋込みプレート拡散層）として
機能する。
【００３８】Ｐ型ウェル領域１１８は約１×１０17ｃｍ
-3ないし１×１０18ｃｍ-3の不純物濃度を有している。
【００３９】トレンチキャパシタは、記憶ノード絶縁膜
１２２によって埋込みプレート電極１１６から絶縁され
た第１のトレンチ充填材１２０を含んでいる。記憶ノー
ド絶縁膜１２２は、例えば、窒化シリコン層（Ｓｉ3 Ｎ
4 ）及び二酸化シリコン層（ＳｉＯ2 ）を含んでいる窒
化／酸化（ＮＯ）膜で構成される。第２のトレンチ充填
材１２４は、カラー酸化膜１２６を介してＰ型ウェル１
１８及び埋込みプレート電極１１６から絶縁されてい
る。カラー酸化膜１２６は、例えば二酸化シリコン膜
（ＳｉＯ2 ）で構成される。二酸化シリコン層（ＳｉＯ
2 ）１２８は、ディープトレンチ１１０の上部部分に形
成され、二酸化シリコン（ＳｉＯ2 ）／窒化シリコン
（Ｓｉ3 Ｎ4 ）ライナー層１３０によってＰ型ウェル領
域１１８、カラー酸化膜１２６及び第２のトレンチ充填
材１２４から間隔を隔てられている。
【００４０】各トランスファゲートトランジスタは、間
隔を隔てられたＮ型のソース領域１３２及びドレイン領
域１３４を含んでいる。
【００４１】図２に示すように、所定の活性領域中に形
成されている隣接したトランスファゲートトランジスタ
は、共通のＮ型ドレイン領域１３４を有している。各ト
ランスファゲートトランジスタはさらにゲート電極１３
６を含んでいる。このゲート電極１３６は、例えば二酸
化シリコン（ＳｉＯ2 ）等からなるゲート絶縁層１３８
によってＮ型のソース領域１３２とドレイン領域１３４
との間のチャンネル領域から絶縁されて間隔を隔てられ
ている。
【００４２】上記ゲート電極１３６は、ポリシリコン層
１３６ａ、このポリシリコン層１３６ａ上に形成された
シリサイド層１３６ｂ（例えば、タングステンシリサイ
ド層）及びシリサイド層１３６ｂ上に形成された図示し
ない窒化キャップ層とを含むポリサイドゲート電極であ
る。
【００４３】そして、例えば、窒化シリコン（Ｓｉ3 Ｎ
4 ）等の共晶バリア層１４０がゲート絶縁層１３８及び
ゲート電極１３６上に形成され、ＢＰＳＧ層１４２がバ
リア層１４０における凹部を充填している。
【００４４】ポリシリコンからなる自己整合記憶ノード
コンタクト（ストラップ層）１１２は、絶縁層１２８及
びライナー層１３０に形成された開口を介して、トレン
チキャパシタをトランスファゲートトランジスタのソー
ス領域１３２に電気的に接続している。
【００４５】図２からわかるように、記憶ノードコンタ
クト１１２は隣接したゲート電極１３６の間に形成さ
れ、絶縁層１４６によってＰ型ウェル領域１１８から絶
縁されている。例えば、ポリシリコン等からなるビット
ラインコンタクト１０６は、隣接したトランスファゲー
トトランジスタ間の共通ドレイン領域と接触するように
形成される。例えば、プラズマＴＥＯＳ（Tetraethyl o
rthosilicate）等からなる第１の層間絶縁膜１４８が、
バリア層１４０、ＢＰＳＧ層１４２、記憶ノードコンタ
クト１１２及びビットラインコンタクト１０６の上部表
面上に形成される。
【００４６】ビットライン１０２及びコンタクト１０３
は二重ダマシンプロセスによってメモリセル領域に形成
される。この部分において、ビア（ＶＩＡ）１４９及び
トレンチ１５０が絶縁層１４８中に形成され、タングス
テン等の金属が絶縁層１４８上及びビア１４９並びにト
レンチ１５０中に堆積され、堆積された金属が絶縁層１
４８の上部表面とほぼ水平になるように平坦化される
（図３参照）。
【００４７】同様に、周辺回路領域において、ダマシン
及び／または二重ダマシンプロセスを、ゲート及び拡散
領域に対するコンタクト１６０、１６１の形成と、配線
１６２の形成に使用してもよい。そして、例えばプラズ
マＴＥＯＳ等からなる第２の層間絶縁膜１５２が第１の
層間絶縁膜１４８上に形成される。さらに、金属層が第
２の層間絶縁膜１５２上に形成され、配線１５６を形成
するようにパターン化される。
【００４８】図２に示すように、周辺回路領域におい
て、第２の層間絶縁膜１５２の開口１６３において形成
されたコンタクト１６４は、配線１５６の１つを配線１
６２に接続する。
【００４９】次に上記実施の形態による半導体メモリ装
置の製造方法について、図４ないし図１３を参照して説
明する。
【００５０】まず、図４に示すように、Ｐ型シリコン基
板１１４の表面を熱酸化して約１０ｎｍの厚さの二酸化
シリコン（ＳｉＯ2 ）からなる第１の酸化パッド層２０
２を形成する。熱酸化は、乾燥したＯ2 雰囲気中で約９
００℃で行われる。基板１１４は、シリコンウエハ上に
形成されたシリコンウエハあるいはエピタキシャル層で
あってもよい。
【００５１】その後、約１００ｎｍの厚さの窒化シリコ
ンパッド層（Ｓｉ3 Ｎ4 ）２０４を例えば化学気相成長
法（ＣＶＤ法）によって酸化パッド層２０２上に形成す
る。次に、約４００ｎｍの厚さを有する第２の酸化パッ
ド層（図示せず）を、ＴＥＯＳ（Ｓｉ（ＯＣ
2 Ｈ5 ）4 ）の堆積によって形成する。
【００５２】次に、それぞれが約４．９μｍの深さと、
約０．２０μｍのビットライン方向の幅と、約０．６０
μｍのワードライン方向の長さとを有するディープトレ
ンチ１１０を、パターン化されたレジスト（図示せず）
及び反応性イオンエッチング（ＲＩＥ）等のエッチング
プロセスを使用して、メモリセル領域中のシリコン基板
１１４に形成する。これらのディープトレンチ１１０
は、アスペクト比（幅／深さ）２５を有する。
【００５３】次に、不純物の注入とＡＳＧ拡散を行うこ
とによって、Ｎ型拡散領域（ＢＰ）１１６をメモリセル
領域中の基板１１４に形成する。不純物の注入は例え
ば、１×１０13ｃｍ-2のドーズ量と１．５ＭｅＶの加速
電圧でリンイオンを注入することにより行われる。ＡＳ
Ｇ拡散はＡＳＧ層の付着によって行われる。ＡＳＧ層の
凹部は、意図された領域１１６の上部よりも拡散長さだ
け深いレベルまで形成し、その後、約１０５０℃で３０
分間アニーリングすることによって拡散領域１１６を形
成する。
【００５４】埋込みＮ型ウェル（Ｎ型拡散領域１１６）
は、例えばＰ型ウェルをＮ型半導体基板にイオン注入す
ることによって形成する等の他の方法、あるいはエピタ
キシ等によって形成してもよく、本発明はこの点におい
て限定されるものではない。
【００５５】次に、窒化酸化物（ＮＯ）層あるいは酸化
窒化物層等からなる絶縁膜１２２を全表面上に形成す
る。例えば、この絶縁膜１２２は、低圧化学気相成長法
（ＬＰＣＶＤ）を使用して堆積した約６ｎｍの厚さの窒
化シリコン（Ｓｉ3 Ｎ4 ）層と、ウエットＯ2 雰囲気中
で約９００℃で窒化シリコン層を酸化することによって
形成した約２ｎｍの二酸化シリコン（ＳｉＯ2 ）層とを
有する。絶縁膜１２２の目標とする厚さ
（Ｔeffective ）は、二酸化シリコンと同じ約４ないし
５ｎｍである。
【００５６】絶縁膜１２２を形成した後、Ｎ+ 型多結晶
シリコン等、不純物がドープされた第１の導電材料でデ
ィープトレンチを充填することによって第１の導電領域
を形成する。第１の導電材料に対する不純物のドープ濃
度は３×１０17ｃｍ-3以上である。充填の工程は、例え
ばシランあるいはジシランを使用して行うことができ
る。その後、Ｎ+ 型の多結晶シリコンを、反応性イオン
エッチング等の等方性エッチングプロセスを使用して、
ディープトレンチ１１０内の第１のレベルまでエッチバ
ックすることによって、第１のトレンチ充填材１２０を
形成する。特に、Ｎ+ 型多結晶シリコンを、半導体基板
の表面の約１μｍ下方のレベルまでエッチバックする。
第２の酸化物パッド層は、ディープトレンチ内で第１の
充填材をエッチバックする前で、堆積された多結晶シリ
コンをＲＩＥによって第２の酸化物パッド層の上部表面
までブランケットエッチバックした後に取除かれる。
【００５７】次に、絶縁膜１２２を湿式エッチングによ
ってエッチングしてトレンチの下方部分に残す。これに
より、第１のトレンチ充填材を半導体基板から絶縁する
記憶ノード絶縁層が形成される。次に、表面全体にわた
って低圧化学気相成長法（ＬＰＣＶＤ）あるいはプラズ
マ増強化学気相成長法（ＰＥＣＶＤ）ＴＥＯＳを使用し
て、Ｎ+ 型多結晶シリコンを堆積し、次に反応性イオン
エッチングを使用してエッチバックすることによってデ
ィープトレンチ１１０の上部側壁上にカラー酸化膜１２
６を形成する。
【００５８】次に、第２の導電材料でディープトレンチ
１１０の残りの部分を充填することによって第２の導電
領域を形成する。第２の導電材料として、例えば、Ｎ+
型多結晶シリコン、あるいはドープされていない多結晶
シリコンを使用してもよく、さらには化学気相成長法
（ＣＶＤ）によって形成してもよい。
【００５９】続いて、第２の導電材料を、半導体基板の
表面の下方約０．１μｍのレベルまで反応性イオンエッ
チングあるいは他の化学的ドライエッチングプロセスに
よってエッチバックする。そして、カラー酸化膜１２６
をウエットエッチングによってエッチングして、図４に
示すように残存させる。次に、約５ｎｍの厚さを有する
非常に薄い酸化物層と、約５ｎｍの厚さを有する窒化シ
リコン（Ｓｉ3 Ｎ4 ）層を、窒化シリコンパッド層２０
４の上部表面上、ディープトレンチ１１０の側壁上、な
らびにカラー酸化膜１２６及び第２のトレンチ充填材１
２４の露出部分上に形成する。薄い酸化物層は、例えば
１０５０℃で急速な熱酸化を行うことによって形成し、
窒化シリコン層は、例えばＣＶＤによって形成する。図
面を明確にするために、薄い酸化物層及び窒化シリコン
層を、図４では単一のライナー層１３０として示してい
る。次に、例えばライナー層１３０の上部表面上にＬＰ
ＣＶＤによってＴＥＯＳ層１２８を形成し、図４に示す
ようにディープトレンチ１１０を充填する。
【００６０】次に、ＴＥＯＳ層１２８を、化学的機械研
磨（ＣＭＰ）及びＲＩＥによって基板１１４の表面とほ
ぼ水平なレベルまで研磨し、続いてライナー層１３０を
窒化シリコンパッド層２０４の上部表面ならびに側壁及
び酸化物パッド層２０２の側壁から取除く。この結果、
窒化シリコンパッド層２０４及び酸化物パッド層２０２
は図５に示すように基板の表面から取除かれる。このと
き、窒化シリコンは例えばＨ3 ＰＯ4 によってエッチン
グし、酸化シリコンは例えばＨＦ溶液によってエッチン
グする。
【００６１】次に、図６に示すように、メモリセル領域
及び周辺回路領域において半導体基板１１４の表面上で
固相エピタキシャル成長方法を行うことによって、約
０．２μｍの厚さを有するエピタキシャルシリコン層２
０８を成長させる。この後にトランスファゲートトラン
ジスタが形成されるメモリセル領域におけるシリコン基
板１１４上のエピタキシャルシリコン層２０８の部分
は、高品質の単結晶シリコンとなっている。しかし、メ
モリセル領域におけるトレンチ構造の上方のエピタキシ
ャルシリコン層２０８の部分は、ＴＥＯＳ層１２８が存
在しているので、水平方向からのエピタキシャル成長に
よって形成される。従って、この部分には双晶境界（tw
in boudaries）が発生する可能性がある。しかし、以下
の説明で明らかになるように、エピタキシャルシリコン
層のこの部分は、記憶ノードコンタクト１１２を形成す
る工程中に取除かれるために問題とはならない。
【００６２】次に、図７に示すように、二酸化シリコン
（ＳｉＯ2 ）からなる酸化物パッド層２１０及び窒化シ
リコン（Ｓｉ3 Ｎ4 ）からなる窒化物パッド層２１２
を、エピタキシャルシリコン層２０８の表面上に連続的
に形成する。酸化物パッド層２１０は、熱酸化、例え
ば、乾燥したＯ2 の雰囲気中で９００℃に加熱すること
によって形成する。この酸化物パッド層２１０は例えば
約１０ｎｍの厚さを有している。窒化物パッド層２１２
は、化学気相成長法によって形成する。この窒化物パッ
ド層２１２は例えば約１００ｎｍの厚さを有している。
【００６３】次に、パターン化されたレジスト（図示せ
ず）及び反応性イオンエッチング（ＲＩＥ）等のエッチ
ングプロセスを使用して、浅いトレンチ２１４をエピタ
キシャル層２０８中に形成する。この浅いトレンチの寸
法は特徴寸法（feature size）に依存している。例え
ば、１ＧビットのＤＲＡＭの場合、浅いトレンチ２１４
は０．１５μｍの幅及び０．１５μｍの深さを有してい
る。次に、例えばＴＥＯＳなどの絶縁層を窒化物パッド
層２１２の表面上及び浅いトレンチ２１４中にブランケ
ット堆積法により形成する。次に、上記のように形成し
たＴＥＯＳなどの絶縁層を、例えばＣＭＰ及びＲＩＥを
使用してエッチバックする。このとき、窒化物パッド層
２１２がストッパとして機能し、これにより活性領域Ａ
Ａを定める浅いトレンチ分離構造１０８が形成される。
【００６４】次に、図８に示すように、窒化物パッド層
２１２及び酸化物パッド層２１０を取除き、次に炉内酸
化あるいは急速な熱酸化（ＲＴＯ）を行うことによっ
て、エピタキシャルシリコン層２０８の表面上に約６ｎ
ｍの厚さを有する犠牲酸化膜（図示せず）を形成する。
続いて、基板の表面全体にＰ型不純物を注入することに
よってＰ型ウェル領域１１８を形成する。このＰ型ウェ
ル領域１１８は、例えば、ホウ素を約１×１０13ｃｍ-2
のドーズ量で１０ｋｅＶないし３００ｋｅＶの加速電圧
でイオン注入することにより形成する（逆進的なＰ型ウ
ェルは加速電圧を種々に変えてイオン注入することによ
り形成できる）。また、必要があれば、メモリセル領域
中のトランスファゲートトランジスタ及び周辺回路領域
中のトランジスタのチャンネル領域を構成する基板の部
分に不純物を注入する工程を付加してもよい。このよう
にチャンネル領域に不純物を注入することによって、ト
ランジスタのしきい電圧を調整することができる。
【００６５】その後、犠牲酸化膜を取除き、次に基板の
表面上にゲート絶縁層１３８を形成する。このゲート絶
縁層１３８は約６ｎｍの厚さを有し、約８５０℃の温度
で熱酸化することによって形成する。また、熱酸化で形
成する代りに、ゲート絶縁層１３８を化学気相成長法
（ＣＶＤ）によって形成してもよく、本発明はこの点に
おいて限定されるものではない。
【００６６】次に、メモリセル領域中のトランスファゲ
ートトランジスタ並びに周辺回路領域中のトランジスタ
のゲート電極１３６を形成するための導電材料を形成す
る。この導電材料は、Ｎ+ 型の不純物がドープされたポ
リシリコン層を堆積し、それに続いてタングステンシリ
サイド（ＷＳｉ）等の金属ケイ化物の層を堆積すること
によって形成する。ＷＳｉ堆積後、約１５ｎｍの厚さの
窒化シリコンキャップ層（図示せず）をＷＳｉ層上に形
成する。窒化シリコンキャップ層は、自己整合したコン
タクトを形成し、一方でゲート電極１３６と、ビットラ
インコンタクト１０６と、記憶ノードコンタクト１１２
との間を分離する状態に形成する。その後、パターン化
されたフォトレジスト（図示せず）及びＲＩＥ等のエッ
チングプロセスを使用して窒化シリコンキャップ層、シ
リサイド層及びポリシリコン層をエッチングすることに
より、メモリセル領域にゲート電極（ワードライン）１
３６を形成し、周辺回路領域にゲート電極１３６を形成
する。
【００６７】次に、ゲート電極１３６をマスクとして使
用してリンあるいはひ素等のＮ型の不純物をイオン注入
して、メモリセル領域中のトランスファゲートトランジ
スタに対してＮ型ソース領域１３２並びにドレイン領域
１３４を形成し、また、周辺回路領域中のＮチャンネル
トランジスタに対してＮ型ソース及びドレイン領域を形
成する。周辺回路領域中のＰチャンネルトランジスタに
対するＰ型ソース及びドレイン領域を形成するために
は、ＢＦ2 あるいはＢを注入する。その後、約３０ｎｍ
の厚さを有する例えば窒化シリコン（Ｓｉ3 Ｎ4 ）等の
バリア層１４０をＣＶＤによって堆積する。
【００６８】次に、例えばＢＰＳＧからなる絶縁層１４
２をバリア層１４０上に堆積する。続いて、バリア層１
４０をストッパとして使用して、上記絶縁層１４２を化
学的機械研磨（ＣＭＰ）によって研磨して平坦化し、結
果的に図８に示されているような構造を得る。
【００６９】次に、図９に示すように、図示しないフォ
トレジストを堆積した後、このフォトレジストをパター
ン化し、絶縁層１４２並びにメモリセル領域中のソース
領域１３２及びドレイン領域１３４上のバリア層１４０
の部分を選択的にエッチングするためのマスクとして使
用する。特に、フォトレジストをマスクとして使用して
絶縁層１４２をエッチングするために、選択的エッチン
グを使用し、その後、窒化シリコンバリア層１４０を窒
化シリコンエッチングプロセスによってエッチングして
コンタクト領域を開口する。
【００７０】次に、図１０に示すように、メモリセル領
域におけるディープトレンチ１１０中の記憶ノードに対
するコンタクトを設けるために、パターン化されたフォ
トレジスト２１４を形成する。続いて、このフォトレジ
スト２１４及び上部ならびに側壁上にバリア層１４０を
有した状態のゲート電極１３６とをマスクとして使用し
て、ゲート絶縁層１３８、シリコン基板及びＴＥＯＳ層
１２８をエッチングして、記憶ノードコンタクト開口２
１６を形成する。
【００７１】次に、ライナー層１３０の一部分である窒
化シリコン層をエッチングする。ゲート電極１３６はエ
ッチングマスクの一部となっているため、この工程にお
けるエッチングプロセスは自己整合エッチングプロセス
である。例えば、ゲート絶縁層１３８はＲＩＥ、あるい
はウエットエッチングによってエッチングし、シリコン
基板はＲＩＥによりエッチングし、ＴＥＯＳ層１２８は
ＲＩＥによってエッチングする。ライナー層１３０の一
部である窒化シリコンのエッチングは、ウエットエッチ
ング（例えばＨ3 ＰＯ4 ）あるいはドライエッチングに
より行なう。
【００７２】次に、図１１に示すように、パターン化さ
れたフォトレジスト２１４を取除き、ドレイン領域１３
４上のゲート絶縁膜１２８をエッチングしてコンタクト
開口２１８を形成する。続いて、例えば、約１０ｎｍの
厚さを有する二酸化シリコンからなる絶縁層１４６を表
面全体に亘って形成し、その後、第２のトレンチ充填材
１２４を露出するためにＲＩＥを使用してエッチングす
る。このとき、第２のトレンチ充填材１２４の表面上の
ライナー層１３０の酸化物層の残存部分も同時にエッチ
ングされる。
【００７３】次に、図示しないフォトレジストが形成さ
れ、さらにこのフォトレジストに対し、記憶ノードコン
タクト開口２１６内で予め定められた深さまで凹部が設
けられる。続いて、この凹部が設けられたレジストをマ
スクとして使用して例えば湿式エッチングを行なうと、
絶縁層１４６のマスクされていない部分が取除かれ、こ
れにより、絶縁層１４６の上部部分が半導体基板の表面
より約５０ｎｍ下になる。
【００７４】次に、凹部が設けられたレジストを取除
き、リンがドープされたポリシリコン層を例えば化学気
相成長法によって元の位置に形成し、これによって記憶
ノードコンタクト開口２１６並びにビットラインコンタ
クト開口２１８を充填し、それによって記憶ノードコン
タクト１１２及びビットラインコンタクト１０６を形成
する。なお、絶縁層１４６を、記憶ノードコンタクト１
１２とソース領域１３２との間の接続を許容するレベル
までエッチバックしなければならないことは明らかであ
るが、記憶ノードコンタクト１１２とＰウェル１１８と
は接続されない。
【００７５】その後、ビットラインコンタクト１０６及
び記憶ノードコンタクト１１２を、図１１に示すよう
に、バリア層１４０の上部表面とほぼ水平となるように
化学的機械研磨によって研磨し、平坦化する。
【００７６】次に、図１２に示すように、次に例えばプ
ラズマＴＥＯＳ等からなる第１の層間絶縁膜１４８を堆
積する。続いて、メモリセル領域中のビットラインコン
タクト１０６に対するビットライン１０２及びコンタク
ト１０３と、トランジスタに対する配線１６２及びコン
タクト１６０、１６１とを形成する。これらビットライ
ン及びコンタクトはいわゆる二重ダマシンプロセスによ
って形成することができる。
【００７７】“ダマシン”プロセスとは、トレンチある
いはビアホールを形成し、導電材料でそれを充填し、続
いて平坦化を行うプロセスである。二重ダマシンプロセ
スは、導電性のビアホールと導電性の配線とを同時に製
造するプロセスである。このようなプロセス手順によっ
てプロセスの工程数が減少し、導電性のビアホールと導
電性の配線との間に他の導電材料が介在することを避け
ることができる。
【００７８】この実施の形態おいて、メモリセル領域に
おけるコンタクト１０３及びビットライン１０２のため
のビアホール及びトレンチを、通常のフォトリソグラフ
ィ及びＲＩＥ処理によってプラズマＴＥＯＳ層１４８中
に形成する。ビアホール及びトレンチは、周辺回路領域
におけるコンタクト１６０、１６１及び配線１６２に対
しても同様に形成する。
【００７９】その後、タングステンをＣＶＤによって堆
積する。さらに、タングステンを化学的機械研磨によっ
て研磨し、プラズマＴＥＯＳ層１４８の上部まで平坦に
する。すなわち、プラズマＴＥＯＳ層１４８はこのＣＭ
Ｐプロセスの際にストッパとして機能する。なお、窒化
チタン等の接着／バリア層を、例えばタングステンの堆
積の前にスパッタリングによって形成してもよい。
【００８０】次に、図１３に示すように、例えばプラズ
マＴＥＯＳからなる第２の層間絶縁膜１５２を堆積し、
周辺回路領域中の配線１６２を露出するために開口１６
３を形成する。配線１６２に対するコンタクト１６４は
ダマシンプロセスを使用して開口１６３中に形成する。
すなわち、開口１６３は通常のリソグラフィ及びエッチ
ングプロセスにより形成し、続いてタングステン等の導
電材料の堆積及び平坦化を行うことによって形成する。
次に、導電層を堆積し、パターン化することにより、図
１３に示すような配線１５６を形成する。
【００８１】図１、図２及び図３に示され、また、図４
ないし図１３を用いて説明した方法によって製造される
メモリ装置は、データがメモリセルに正確に書込まれ、
そこから読み取られることを確実にするのに十分な電荷
を蓄えるためのキャパシタを有する高集積されたメモリ
セルを含んでいる。
【００８２】このメモリセルは、８Ｆ2 の小さなセルサ
イズを有している。ここで、Ｆは特徴寸法（feature si
ze）であり、セルサイズは２Ｆ×４Ｆである。
【００８３】さらに、メモリセルは、ＭＩＮＴ構造に関
連した多くの欠点を解消している。例えば、図１０及び
図１１を参照してわかるように、記憶ノードコンタクト
（ストラップ）を形成するための工程はトランスファゲ
ートトランジスタに影響を与えない。さらに、ストラッ
プ接合に対して、通過ワードラインのためのイオン注入
の蔭による接続ストラップの不連続が生じない。さら
に、ディープトレンチと活性領域との交差部分において
活性領域及びカラー酸化膜が膨張しない。これは欠陥及
び応力の発生を減少するのに役立つ。
【００８４】さらに、ディープトレンチと浅いトレンチ
の分離の交差部分が存在しない。従って、浅いトレンチ
分離構造を形成するためのプロセスは、ディープトレン
チキャパシタに悪影響を与えない。このプロセスは、ス
トラップがゲート材料堆積プロセスの後に形成されるか
らゲート材料が堆積された後に長時間で高温度の応力緩
和アニーリングを行うことができる。
【００８５】さらに、トランスファゲートトランジスタ
は高品質なシリコン層上に形成されるため、良好な動作
特性を有する。特に、図１０を参照して説明したよう
に、記憶ノードコンタクトはディープトレンチの上方で
エピタキシャルシリコンをエッチングし、その後、ポリ
シリコンを埋込むことによって形成され、また、トラン
スファゲートトランジスタは基板１１４の上方に形成さ
れた高品質のエピタキシャルシリコン中に形成される。
従って、本発明のメモリ装置は、１Ｇビット以上のＤＲ
ＡＭに好適である。
【００８６】さらに、トレンチキャパシタ及びトランス
ファゲートトランジスタは、自己整合プロセスを使用し
て接続されている。特に、ゲート電極は接続ストラップ
のための開口を形成する際に、エッチングプロセスのた
めのマスクの一部として使用される。このような自己整
合プロセスを使用することによって、整合エラーを防
ぎ、トレンチキャパシタとトランスファゲートトランジ
スタとの間のストラップを正確に形成することができ
る。
【００８７】さらに、後述する表１と表２を参照してわ
かるように、水平方向に約３Ｆ×Ｆ＝３Ｆ2 の寸法を有
している大きなディープトレンチを使用することがで
き、結果的に図１８（ａ）、（ｂ）に示した従来のＭＩ
ＮＴ構造セルよりもディープトレンチの深さが浅くな
る。これによってディープトレンチの処理が簡単なもの
になり、製造コストが減少する。
【００８８】さらに、適切に制御された浅いトレンチ分
離プロセスが実現される。ＳＴＩの深さがＭＩＮＴ構造
セル中での深さよりも浅いために容易に充填でき、活性
領域のパターン化がＭＩＮＴ構造セルよりも容易であ
る。これは、窒化シリコンパッドが本発明のディープト
レンチプロセスによって影響されないことから窒化シリ
コンパッドの均一性が増強され、ＳＴＩの高さの制御が
ＭＩＮＴ構造セルの場合よりも良好だからである。
【００８９】図１４は、本発明の第２の実施形態による
メモリ装置の上面図であり、図１５は、図１４のＡ−
Ａ′線に沿って切取られた断面図である。なお、図１４
及び図１５において、先の第１の実施形態のものと対応
する箇所には同一の符号を付している。
【００９０】図１４に示すように、メモリ装置３００は
第１の方向（すなわち、図１４においては水平方向）に
延在するように形成された複数のビットライン（ＢＬ）
１０２と、第２の方向（すなわち、図１４においては垂
直方向）に延在するように形成された複数のワードライ
ン（ＷＬ）１３６とを含んでいる。
【００９１】上記複数のビットライン１０２は、図中に
示す上側２本のものを単位とし、これら２本のビットラ
インを繰り返した状態で配置されている。
【００９２】そして、ビットラインコンタクト（ＣＢ）
１０６は１／２ピッチで配列されている。すなわち、ビ
ットラインコンタクトは、ビットライン１列おきに垂直
に配列されている。
【００９３】複数の活性領域ＡＡは、浅いトレンチ分離
（ＳＴＩ）構造１０８によって定められている（図１５
参照）。活性領域ＡＡは、ワードラインの方向に延在し
ている幅と、ビットラインの方向に延在している長さと
を有している。メモリセルのトレンチキャパシタ（記憶
ノード）は、ディープトレンチ１１０′内に形成され
る。
【００９４】ディープトレンチ１１０′は、ワードライ
ンの方向に延在している幅と、ビットラインの方向に延
在している長さとを有している。
【００９５】記憶ノードコンタクト（ＣＮ）１１２は、
隣接したワードライン間に位置しており、トレンチキャ
パシタとトランスファゲートトランジスタとの間を電気
的に接続する。
【００９６】第２の実施の形態において、上記ディープ
トレンチ１１０′の幅は対応するビットラインによって
規定され、ディープトレンチ１１０′の長さは隣接する
２本のワードラインとその間の領域とで規定されてい
る。すなわち、上記ディープトレンチ１１０′は、第１
の実施の形態においてディープトレンチ１１０が向けら
れていた方向と直交する方向に向けられている。このた
め、図４ないし図１３で説明した方法によって図１４及
び図１５の半導体メモリ装置を製造すると、トランスフ
ァゲートトランジスタがディープトレンチの上方のエピ
タキシャル層の一部分に形成される。上記のように、エ
ピタキシャル層のこの部分は、トランスファゲートトラ
ンジスタの動作に悪影響を及ぼす欠陥を有している可能
性がある。トランスファゲートトランジスタが形成され
る高品質のエピタキシャル層を設けるために、エピタキ
シャル層を、例えば、Ｎ2 雰囲気中で約１１００℃の温
度等で高温アニーリング処理してもよい。その代りに、
レーザあるいは電子ビームアニールを使用してもよい。
【００９７】さらに第３の実施の形態である図１６に示
すようなウエハ接合技術を使用してもよい。この実施の
形態では、トレンチキャパシタ３０１が形成された第１
のシリコンウエハ３０２と、浅いトレンチ分離領域１０
８が形成された第２のシリコンウエハ３０６とを用意
し、キャパシタ形成面と浅いトレンチ分離領域形成面と
を合わせて両ウエハを接合する。次に、第２のシリコン
ウエハ３０６を例えば化学的機械研磨によって研磨し、
１ＧビットのＤＲＡＭの場合には例えば約０．１５μｍ
の厚さとなるまで除去する。次に、図８ないし図１３の
プロセス工程を実行して、図１４及び図１５の半導体メ
モリ装置を製造する。
【００９８】この方法では、エピタキシャル成長により
ディープトレンチ上に成長する低品質のエピタキシャル
膜に関連した問題を避けることができる。
【００９９】図１７（ａ）、（ｂ）は本発明の第４の実
施形態によるメモリセルの断面図である。図１７
（ａ）、（ｂ）に示したメモリセルでは、第１のトレン
チ充填材４０２の形状が円筒形にされている。このよう
な構造によれば、トレンチキャパシタの表面積を大きく
することができるので、トレンチが形成されるトレンチ
の深さを減少することができる。
【０１００】この実施の形態のメモリセルは、第１の実
施の形態のディープトレンチを形成する工程を実行する
ことによって形成することができる。すなわち、トレン
チの形成後、約５０ｎｍの厚さの酸化層４２２を形成
し、この酸化層４２２をディープトレンチの側壁上に残
存するように、反応性イオンエッチングによってエッチ
ングする。次に、Ｎ+ 型の多結晶シリコン層を堆積し、
半導体基板の表面の下方約１μｍのレベルまでエッチバ
ックする。その後、ノード絶縁膜４２４を形成する。
【０１０１】次に、第２のポリシリコン層を堆積し、第
１のポリシリコン層４０２よりも０．１高いレベルまで
エッチバックする。この後のプロセスは第１の実施の形
態のプロセスと同じである。
【０１０２】
【表１】
【０１０３】上記表１は、０．１８μｍの設計ルールを
有する第１世代の１ＧビットのＤＲＡＭ装置のセルの比
較を示している。表１に説明されたデータから分かるよ
うに、本発明の実施の形態に従って製造されたＤＲＡＭ
装置は、図１８（ａ）、（ｂ）に示されたＭＩＮＴ構造
に従って製造されたスケールダウンされたセルと同じキ
ャパシタンスを有し、同時に、アスペクト比（縦横比）
が小さい、内部にキャパシタが形成されるトレンチを有
する。
【０１０４】特に、本発明の第１及び第２の実施の形態
による１Ｇビットのメモリセルは、現在のＭＩＮＴ構造
のスケールダウンに基づく１Ｇビットのメモリセルのた
めのトレンチのアスペクト比よりも２８％低いアスペク
ト比でトレンチ内に形成されたトレンチキャパシタを有
する。
【０１０５】本発明の第４の実施の形態に従ったメモリ
セルは、スケールダウンされたＭＩＮＴ構造のトレンチ
のアスペクト比よりも５０％以上低いアスペクト比のト
レンチ内に形成されたトレンチキャパシタを有する。
【０１０６】上述のように、アスペクト比の低いトレン
チ内に形成されたトレンチキャパシタに対して高キャパ
シタンスを達成する能力によって、製造が一層容易にな
る。
【０１０７】
【表２】
【０１０８】上記表２は、０．１２μｍの設計ルールを
有する第１世代の４ＧビットのＤＲＡＭ装置のセルの比
較を示している。表２に示されたデータから認められる
ように、本発明の実施の形態に従って製造されたＤＲＡ
Ｍ装置は、図１８（ａ）、（ｂ）に示された従来のＭＩ
ＮＴ構造に従って製造されたスケールダウンされたセル
と同じキャパシタンスを有し、同時に、アスペクト比が
小さく、内部キャパシタが形成されるトレンチを有す
る。
【０１０９】特に、本発明の第１及び第２の実施の形態
による４Ｇビットのメモリセルは、現在のＭＩＮＴ構造
のスケールダウンに基づく４Ｇビットのメモリセルのた
めのトレンチのアスペクト比よりも約２５％低いアスペ
クト比でトレンチ内に形成されたトレンチキャパシタを
有する。
【０１１０】本発明の第４の実施の形態に従ったメモリ
セルは、スケールダウンされたＭＩＮＴ構造のトレンチ
のアスペクト比よりもほぼ５０％低いアスペクト比でト
レンチ内に形成されたトレンチキャパシタを有する。
【０１１１】上述のように、アスペクト比の低いトレン
チ内に形成されたトレンチキャパシタに対して高キャパ
シタンスを達成することができ、製造が一層容易にな
る。
【０１１２】
【発明の効果】以上、説明したように本発明によれば、
十分な電荷を蓄えるためのキャパシタを有し、かつ特性
が悪化することなく高集積化が可能な半導体メモリ装置
及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体メモリ
装置の上面図。
【図２】図１のＡ−Ａ′線に沿って切取られた断面図。
【図３】図１のＢ−Ｂ′線に沿って切取られた断面図。
【図４】第１の実施の形態による半導体メモリ装置の製
造工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】図１０に続く工程を示す断面図。
【図１２】図１１に続く工程を示す断面図。
【図１３】図１２に続く工程を示す断面図。
【図１４】本発明の第２の実施形態による半導体メモリ
装置の上面図。
【図１５】図１４のＡ−Ａ′線に沿って切取られたった
断面図。
【図１６】本発明の第３の実施形態による半導体メモリ
装置の製造方法を示す概略図。
【図１７】本発明の第４の実施形態による半導体メモリ
装置の断面図。
【図１８】２５６Ｍビットのダイナミックランダムアク
セスメモリ装置において使用可能なＭＩＮＴ構造並びに
０．２５μｍの設計ルールを有する従来のメモリセルを
示し、図１８（ａ）は上面図、図１８（ｂ）は図１８
（ａ）のＡ−Ａ′線に沿って切取られた断面図。
【図１９】図１８に示された従来のメモリセルに関連し
た種々の問題を説明するための断面図。
【符号の説明】
１００…メモリ装置、 １０２…ビットライン（ＢＬ）、 １０６…ビットラインコンタクト（ＣＢ）、 １０８…浅いトレンチ分離（ＳＴＩ）構造、 １１０…ディープトレンチ（ＤＴ）、 １１２…記憶ノードコンタクト（ＣＮ）、 １１４…Ｐ型シリコン基板、 １１６…Ｎ型拡散領域（埋込みプレート電極）、 １１８…Ｐ型ウェル領域（P-well）、 １２０…第１のトレンチ充填材、 １２２…記憶ノード絶縁膜、 １２４…第２のトレンチ充填材、 １２６…カラー酸化膜、 １３０…ライナー層、 １３２…ソース領域、 １３４…ドレイン領域、 １３６…ワードライン（ＷＬ）（ゲート電極）、 １３６ａ…ポリシリコン層、 １３６ｂ…シリサイド層、 １３８…ゲート絶縁層、 １４０…共晶バリア層、 １４２…ＢＰＳＧ層（絶縁層）、 １４６…絶縁層、 １４８…第１の層間絶縁膜、 １４９…ビア（ＶＩＡ）、 １５０…トレンチ、 １５２…第２の層間絶縁膜、 １５６…配線、 １６０、１６１…コンタクト、 １６２…配線、 １６３…開口、 ２０２…第１の酸化パッド層、 ２０４…窒化シリコンパッド層、 ２０８…エピタキシャルシリコン層、 ２１０…酸化物パッド層、 ２１２…窒化物パッド層、 ２１４…浅いトレンチ、 ２１６…記憶ノードコンタクト開口、 ＡＡ…活性領域。
フロントページの続き (56)参考文献 特開 平８−64779（ＪＰ，Ａ) 特開 平６−204429（ＪＰ，Ａ) 特開 平５−63155（ＪＰ，Ａ) 特開 平８−274280（ＪＰ，Ａ) 特開 平５−198772（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 21/822

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に設けられた第１導電型の
    第１半導体領域と、 上記第１半導体領域上に設けられた第２導電型の第２半
    導体領域と、上記第２半導体領域に形成され、上記第２半導体領域を
    複数の活性領域に分割するトレンチ分離構造と、 上記第１半導体領域及びその上に位置する上記第２半導
    体領域に渡って設けられ、上部が上記第２半導体領域の
    上面には達しないように形成されたトレンチ、このトレ
    ンチ内に形成された記憶ノード絶縁膜及びトレンチ充填
    材を含み、上記各活性領域毎に２個ずつ設けられたトレ
    ンチキャパシタと、 上記第２半導体領域に設けられた第１導電型の拡散領域
    をソース、ドレインとし、上記第２半導体領域上に第１
    絶縁膜を介して設けられた第１導電膜をゲート電極と
    し、このゲート電極の周囲を覆うように第２絶縁膜が設
    けられ、ソースまたはドレインとなる一方の拡散領域を
    共有し、ドレインまたはソースとなる各他方の拡散領域
    及び各ゲート電極が上記２個のトレンチキャパシタの各
    トレンチとオーバーラップするように、上記各活性領域
    毎に２個ずつ設けられたトランジスタと、上記２個のトランジスタの上記他方の 拡散領域とオーバ
    ーラップするように上記第２半導体領域に設けられ、か
    つ上記各トレンチキャパシタの上面に達するように設け
    られた開口部と、 上記開口部を埋めかつ上記第２絶縁膜と接するように設
    けられ、上記第２半導体領域とは絶縁して設けられ、上
    記各トレンチキャパシタと上記２個のトランジスタの上
    記他方の拡散領域とを電気的に接続する第２導電膜とを
    具備したことを特徴とする半導体メモリ装置。
  2. 【請求項２】 前記第２半導体領域の上部がエピタキシ
    ャル層であることを特徴とする請求項１記載の半導体メ
    モリ装置。
  3. 【請求項３】 前記第２半導体領域の上部が、前記第１
    半導体領域上に接着されたウエハであることを特徴とす
    る請求項１記載の半導体メモリ装置。
  4. 【請求項４】 前記第２導電膜と前記第２半導体領域と
    を絶縁する第３絶縁膜が前記第２導電膜の周囲に設けら
    れていることをことを特徴とする請求項１記載の半導体
    メモリ装置。
  5. 【請求項５】 前記各トレンチキャパシタは短辺及び長
    辺を持つ平面形状を有し、上記長辺が前記拡散領域の配
    列方向と平行しかつ上記短辺が前記拡散領域の配列方向
    と交差するように前記各トレンチキャパシタが配置され
    ていることを特徴とする請求項１記載の半導体メモリ装
    置。
  6. 【請求項６】 半導体基板の上部を残して内部に第１導
    電型の第１半導体領域を形成する工程と、 上記半導体基板の上面から上記第１半導体領域に達する
    トレンチを形成する工程と、全面に記憶ノード絶縁膜及びトレンチ充填材を形成した
    後、エッチバックして 上記トレンチ内にトレンチキャパ
    シタを形成する工程と、 上記トレンチキャパシタの上面を含む全面に半導体層を
    形成する工程と、 上記半導体層及び上記半導体基板の上部に第２導電型の
    不純物を導入して第２導電型の第２半導体領域を形成す
    る工程と、 上記第２半導体領域に第１絶縁膜を介してゲート電極を
    形成する工程と、 上記ゲート電極をマスクとして用いて上記第２半導体領
    域に第１導電型の不純物を導入しソース、ドレインとな
    る一対の拡散領域を形成する工程と、 上記ゲート電極の周囲を覆う第２絶縁膜を形成する工程
    と、 上記第２絶縁膜をマスクとして用いて、上記一対の拡散
    領域の一方とオーバーラップするように上記第２半導体
    領域をエッチングして上記トレンチキャパシタの上面に
    達する開口部を形成する工程と、 上記開口部が埋まらない程度の膜厚で第３絶縁膜を堆積
    し、この第３絶縁膜を上記開口部の底部を除く上記開口
    部の下部にのみ残す工程と、 全面に第２導電膜を堆積し、この第２導電膜を研磨して
    平坦化し、上記トレンチキャパシタと上記一対の拡散領
    域の一方とを電気的に接続するコンタクトを形成する工
    程とを具備したことを特徴とする半導体メモリ装置の製
    造方法。
  7. 【請求項７】 前記第２半導体領域を形成した後に、こ
    の第２半導体領域に浅いトレンチ分離構造を形成して、
    前記第２半導体領域を複数の活性領域に分割する工程を
    さらに具備したことを特徴とする請求項６記載の半導体
    メモリ装置の製造方法。
  8. 【請求項８】 エピタキシャル成長法により、前記トレ
    ンチキャパシタの上面を含む全面に前記半導体層を形成
    することを特徴とする請求項６記載の半導体メモリ装置
    の製造方法。
  9. 【請求項９】 ウエハを接着することにより、前記トレ
    ンチキャパシタの上面を含む全面に前記半導体層を形成
    することを特徴とする請求項６記載の半導体メモリ装置
    の製造方法。
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