JP3470420B2

JP3470420B2 - ２値化回路を有する出力回路

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Publication number: JP3470420B2
Application number: JP27874094A
Authority: JP
Inventors: 康人真城
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-11-14
Filing date: 1994-11-14
Publication date: 2003-11-25
Anticipated expiration: 2018-11-25
Also published as: JPH08140000A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２値化回路を有する出
力回路に関し、特にバーコード読取り装置に適用される
ＣＣＤリニアセンサなどの出力回路として用いて好適な
２値化回路を有する出力回路に関する。

【０００２】

【従来の技術】ＣＣＤリニアセンサを用いたバーコード
読取り装置においては、バーコードを光学的に読み取る
ＣＣＤリニアセンサの出力を２値化回路に供給し、太さ
の異なる線の組合せ（バーコード）を２値化情報として
取り出し、この２値化情報をバーコード情報として検出
するようにしている。この２値化処理に際しては、コン
パレータにて撮像信号の信号レベルを所定のスレッショ
ールド電圧と比較することによって２値化情報を得る方
法が一般的に採られている。

【０００３】この２値化処理の際、バーコードが印刷さ
れている媒体面の凹凸や反射率の違い、或いは外来光の
影響などにより、撮像信号とスレッショールド電圧との
相対的なレベル差が変動するため、スレッショールド電
圧を固定化したのでは、安定した２値化処理が行えない
ことになる。このため、従来のバーコード読取り装置で
は、直前の撮像信号からある一定の絶対値以上信号レベ
ルが変化した場合にコンパレータを反転動作させる回路
を、ＣＣＤリニアセンサのチップ外に作製して用いてい
る。

【０００４】ここで、バーコード読取り装置に適用され
たＣＣＤリニアセンサ及び２値化回路の従来例について
図１１に基づいて説明する。図１１において、ＣＣＤリ
ニアセンサ１００は、入射光をその光量に応じた電荷量
の信号電荷に変換して蓄積する受光部１０１が一列に多
数配列されてなるセンサ列１０２と、このセンサ列１０
２の各受光部１０１から読出しゲート１０３を介して読
み出された信号電荷を一方向に転送するＣＣＤからなる
電荷転送レジスタ１０４とを有する構成となっている。

【０００５】電荷転送レジスタ１０４の最終段には、転
送されてきた信号電荷を検出して電圧に変換する例えば
フローティング・ディフュージョンからなる電荷電圧変
換部１０５が形成されている。電荷電圧変換部１０５の
後段には、この電荷電圧変換部１０５の出力を電流増幅
するバッファ回路１０６が設けられている。このバッフ
ァ回路１０６は、センサ列１０２、読出しゲート１０３
及び電荷転送レジスタ１０４と同一基板（チップ）上に
形成されている。そして、バッファ回路１０６の出力
は、外部端子１０７を介してＣＣＤ出力（撮像信号）と
して外部に導出され、アンプ１０８でレベル増幅された
後、２値化回路１０９に供給される。

【０００６】２値化回路１０９としては、ダイオードを
用いた浮動２値化回路が用いられている。この浮動２値
化回路１０９は、コンパレータ１１０と、このコンパレ
ータ１１０の２つの入力端子間に互いに逆極性で並列接
続されたダイオード１１１，１１２とからなり、直前の
撮像信号に対してある一定の絶対値以上信号レベルが変
化した場合にコンパレータ１１０を反転動作させる構成
となっている。すなわち、今回の撮像信号の信号レベル
が前回の撮像信号の信号レベルよりも±０．７Ｖ（ダイ
オードの電圧降下レベル）以上変化したときに２値化回
路１０９の出力が反転することになる。

【０００７】

【発明が解決しようとする課題】この浮動２値化回路１
０９の特徴は信号の変化を捕らえて２値化を行う点にあ
り、よってバーコードの如き相対的な明暗を、バーコー
ド印刷面の反射率の影響を受けることなく安定に２値化
できる。しかしながら、その反面、ノイズ対策のために
アンプ１０８として増幅度の高いアンプを用いる必要が
あるために、回路構成が複雑になるとともに、２値化に
必要な回路をＣＣＤリニアセンサ１００と同一チップ上
に作製する、即ちオンチップ化するにも回路構成が複雑
なため困難であった。

【０００８】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、２値化に必要な回路
及びその周辺回路のオンチップ化を可能とした出力回路
を提供することにある。

【０００９】

【課題を解決するための手段】本発明による出力回路
は、ソースフォロワ回路を有し、所定の入力信号に基づ
くアナログ信号を出力する出力回路であって、このアナ
ログ信号を２値化信号に変換する２値化回路と、この２
値化回路の最適動作点電位に対応したバイアス電圧を発
生するバイアス電圧発生回路と、アナログ信号とバイア
ス電圧とを比較するコンパレータと、このコンパレータ
の比較出力を平滑化してソースフォロワ回路の負荷側ト
ランジスタの制御電極に印加する平滑化回路とを備えた
構成となっている。

【００１０】

【作用】上記構成の出力回路において、コンパレータは
アナログ信号とバイアス電圧とを比較し、平滑化回路は
その比較出力を平滑化してソースフォロワ回路の負荷側
トランジスタの制御電極に戻す。ここで、アナログ信号
がバイアス電圧よりも電位的に高ければ、その比較出力
によってソースフォロワ回路の出力電位が下がるため、
アナログ信号のレベルが下がり、平均レベルがバイアス
電圧に近づく。逆に、アナログ信号がバイアス電圧より
も電位的に低ければ、その比較出力によってソースフォ
ロワ回路の出力電位が上がるため、アナログ信号のレベ
ルが高くなる。すなわち、コンパレータ及び平滑化回路
は、アナログ信号の平均レベルが２値化回路の最適動作
点電位になるように制御するフィードバックループを構
成している。

【００１１】

【実施例】以下、例えばＣＣＤリニアセンサの出力回路
に適用された本発明の実施例について、図面を参照しつ
つ詳細に説明する。なお、本発明は、ＣＣＤリニアセン
サの出力回路への適用に限定されるものではなく、エリ
アセンサや遅延素子を含むＣＣＤ全ての出力回路、さら
にはＣＣＤに限らず単独のＭＯＳ回路としても適用可能
である。

【００１２】図１は、本発明の一実施例を示す構成図で
ある。図１において、電荷電圧変換部１は、例えばフロ
ーティング・ディフュージョンによって構成され、ＣＣ
Ｄリニアセンサの電荷転送部（図示せず）の最終段とし
て設けられて当該電荷転送部にて転送された信号電荷を
検出して電圧に変換する。この電荷電圧変換部１の出力
電圧は、図１１のバッファ回路１０６に相当するバッフ
ァ回路２に入力電圧Ｖｉｎとして与えられる。バッファ
回路２は、例えば、１段目，２段目のソースフォロワ回
路２１，２２と、その出力電圧をサンプル／ホールドす
るサンプル／ホールド回路２３と、そのサンプル／ホー
ルド出力を順に反転する２段のインバータ２４，２５
と、３段目のソースフォロワ回路２６とから構成されて
いる。

【００１３】上記のバッファ回路２において、１段目，
２段目，３段目のソースフォロワ回路２１，２２，２６
は、電源Ｖｄｄにドレインが接続された駆動側のＮチャ
ネルＭＯＳトランジスタＱ１，Ｑ３，Ｑ１０と、これら
ＭＯＳトランジスタＱ１，Ｑ３，Ｑ１０のソースにドレ
インが接続されかつソースが接地された負荷側のＮチャ
ネルＭＯＳトランジスタＱ２，Ｑ４，Ｑ１１とから構成
され、１段目，３段目の負荷側のＮチャネルＭＯＳトラ
ンジスタＱ２，Ｑ１１の各ゲートにはバイアス電圧Ｖｇ
ｇが印加されている。

【００１４】ソースフォロワ回路２１，２２，２６の入
出力特性を図２に示す。この入出力特性は、負荷側ＭＯ
ＳトランジスタＱ２，Ｑ４，Ｑ１１の各ゲートのバイア
ス電圧ＶｇｇをＶ１，Ｖ２，Ｖ３（Ｖ１＜Ｖ２＜Ｖ３）
と変えることにより、特性曲線が変化する様子を示して
いる。この入出力特性から明らかなように、ソースフォ
ロワ回路２１，２２，２６では、入力電圧が一定のと
き、バイアス電圧Ｖｇｇが高くなると出力電圧は低くな
る。

【００１５】サンプル／ホールド回路２３は、２段目の
ソースフォロワ回路２２の出力端にドレインが接続さ
れ、ゲートにサンプリングパルスΦS/H が印加されるＮ
チャネルＭＯＳトランジスタＱ５と、このＭＯＳトラン
ジスタＱ５のソースと接地間に接続されたコンデンサＣ
０とから構成されている。１段目のインバータ２４は、
電源Ｖｄｄにソースが接続され、ゲートとドレインが共
通接続されたＰチャネルＭＯＳトランジスタＱ６と、こ
のＭＯＳトランジスタＱ６のゲート・ドレイン共通接続
点にドレインが接続され、ソースが接地されたＮチャネ
ルＭＯＳトランジスタＱ７とからなり、ＮチャネルＭＯ
ＳトランジスタＱ７のゲートに入力電圧が印加されるＮ
ｃｈドライブ型インバータ構成となっている。この１段
目のインバータ２４の入出力特性を図３に示す。

【００１６】また、２段目のインバータ２５は、電源Ｖ
ｄｄにソースが接続されたＰチャネルＭＯＳトランジス
タＱ８と、このＭＯＳトランジスタＱ８のドレインにゲ
ート及びドレインが共通接続され、ソースが接地された
ＮチャネルＭＯＳトランジスタＱ９とからなり、Ｐチャ
ネルＭＯＳトランジスタＱ８のゲートに入力電圧が印加
されるＰｃｈドライブ型インバータ構成となっている。
この２段目のインバータ２５の入出力特性を図４に示
す。

【００１７】バッファ回路２の出力電圧Ｖａｏｕｔは、
そのまま出力端子３を介してアナログ出力Ａｏｕｔとし
て外部に導出されるとともに、２値化回路４及びコンパ
レータ５に供給される。２値化回路４は、図６に示すよ
うに、例えば３段のＣＭＯＳデジタルインバータ４１，
４２，４３によって構成されており、Ｖｄｄ／２をスレ
ッショールド電圧としてアナログ出力電圧Ｖａｏｕｔを
２値化して２値化出力Ｖｄｏｕｔを得る。このＣＭＯＳ
デジタルインバータ３段の入出力特性を図７に示す。こ
の入出力特性から明らかなように、デバイスの特性バラ
ツキ等で入力電圧の動作点が変われば、正常に２値化が
できないことになる。

【００１８】コンパレータ５は、アナログ出力Ｖａｏｕ
ｔを非反転入力（＋）とし、バイアス電圧発生回路６で
発生されるバイアス電圧Ｖｂを反転入力（−）とし、両
入力を比較することによって“Ｈ”レベル又は“Ｌ”レ
ベルの比較結果を得る。その具体的な回路例を図８に示
す。この回路例においては、ソース同士が共通接続され
た差動対ＭＯＳトランジスタＱ２１，Ｑ２２及びそのソ
ース共通接続点と接地間に接続された定電流源ＭＯＳト
ランジスタＱ２３からなる差動回路５１と、差動対ＭＯ
ＳトランジスタＱ２１，Ｑ２２のドレイン側と電源Ｖｄ
ｄとの間に接続されたＭＯＳトランジスタＱ２４，Ｑ２
５からなる電流ミラー回路５２と、電源Ｖｄｄと接地間
に直列に接続された出力ＭＯＳトランジスタＱ２６及び
定電流源ＭＯＳトランジスタＱ２７とによって構成され
ている。

【００１９】上記構成のコンパレータ５において、定電
流源ＭＯＳトランジスタＱ２３，Ｑ２７の各ゲートに
は、１Ｖ〜１．５Ｖ程度のバイアス電圧Ｖｇｇが印加さ
れている。また、差動対ＭＯＳトランジスタＱ２１，Ｑ
２２の一方のゲートが反転入力Ｖｉｎ−、他方のゲート
が非反転入力Ｖｉｎ＋となり、反転入力Ｖｉｎ−として
バイアス電圧Ｖｂが、非反転入力Ｖｉｎ＋としてアナロ
グ出力Ｖａｏｕｔが印加されることで、アナログ出力Ｖ
ａｏｕｔとバイアス電圧Ｖｂとを比較し、“Ｈ”レベル
又は“Ｌ”レベルの比較結果を得る。

【００２０】一方、バイアス電圧発生回路６は、２値化
回路４の動作点の中心値（＝２値化回路４の最適動作点
電位）に対応したバイアス電圧Ｖｂを発生するためのも
のであり、例えば、２値化回路４と同等の回路構成、即
ち３段のＣＭＯＳデジタルインバータにて構成された発
振回路６１と、この発振回路６１の入出力端間に接続さ
れた抵抗Ｒ１と、発振回路６１の入力端と接地間に接続
されたコンデンサＣ１とから構成されている。この回路
構成において、抵抗Ｒ１及びコンデンサＣ１は平滑化の
作用をなすことから、定常状態では、ほぼ直流のバイア
ス電圧Ｖｂを発生する。このバイアス電圧Ｖｂは、発振
回路６１として図７に示す２値化回路４と同じ回路構成
のものを用いられているため、２値化回路４の最適動作
点電位に対応した値となる。

【００２１】なお、バイアス電圧発生回路６としては、
上記の回路構成に限定されるものではないが、発振回路
６１を構成するためにはデジタルインバータは奇数段で
ある必要がある。また、本実施例では、発振回路６１と
して２値化回路４と同等の回路構成のものを用いたが、
これに限定されるものではない。ただし、２値化回路４
と同等の回路構成とすれば、２値化回路４の最適動作点
電位に対応したバイアス電圧Ｖｂの設定を容易に実現で
きる利点がある。

【００２２】コンパレータ５の比較出力は、例えば抵抗
Ｒ２及びコンデンサＣ２からなる平滑化回路７に供給さ
れる。この平滑化回路７は、コンパレータ５の比較出力
を平滑化してほぼ直流電圧にし、その直流電圧をバッフ
ァ回路２における例えば２段目のソースフォロワ回路２
２の負荷側のＭＯＳトランジスタＱ４のゲート（制御電
極）に印加する。以上により、バッファ回路２における
アナログ信号列の平均値が、バイアス電圧発生回路６に
よって与えられる２値化回路４の最適動作点電位（バイ
アス電圧Ｖｂ）に来るように制御するフィードバックル
ープが構成されることになる。

【００２３】なお、本実施例では、２段目のソースフォ
ロワ回路２２にフィードバックする構成としたが、これ
に限定されるものではなく、他の段へフィードバックす
る構成とすることも可能である。このフィードバック系
を構成するコンパレータ５、バイアス電圧発生回路６及
び平滑化回路７、さらには２値化回路４は、アナログ部
分であるバッファ回路２とともに、ＣＣＤリニアセンサ
と同一チップ上に作製（オンチップ化）される。この場
合、バイアス電圧発生回路６のコンデンサＣ１及び平滑
化回路７のコンデンサＣ２もオンチップ化可能である
が、これらについては外付けとすることも可能である。

【００２４】次に、上記構成のフィードバック系の回路
動作について説明する。先ず、コンパレータ５では、ア
ナログ出力Ｖａｏｕｔとバイアス電圧Ｖｂとを比較し、
アナログ出力Ｖａｏｕｔがバイアス電圧Ｖｂよりも高い
場合には“Ｈ”レベル、低い場合には“Ｌ”レベルを比
較結果として出力する。この“Ｈ”又は“Ｌ”レベルの
比較出力は、時定数回路７で平滑化され、ほぼ直流電圧
のフィードバック電圧Ｖｆｂとしてバッファ回路２にお
ける２段目のソースフォロワ回路２２の負荷側のＭＯＳ
トランジスタＱ４のゲートにフィードバックされる。

【００２５】ここで、もし全体的にアナログ出力Ｖａｏ
ｕｔがバイアス電圧Ｖｂよりも電位的に高ければ、コン
パレータ５の出力は“Ｈ”レベルになるため、２段目の
ソースフォロワ回路２２へのフィードバック電圧Ｖｆｂ
は高くなる。すなわち、２段目のソースフォロワ回路２
２の負荷側のＭＯＳトランジスタＱ４のゲート電圧（バ
イアス電圧Ｖｇｇ）が高くなるため、図２の入出力特性
から明らかなように、２段目のソースフォロワ回路２２
の出力電位は下がる。そうすると、バッファ回路２のト
ータルの特性でも同様に出力電圧が下がることになるた
め、アナログ出力Ｖａｏｕｔが下がり、アナログ信号列
の平均レベルが２値化回路４の最適動作点電位、即ちバ
イアス電圧発生回路６によって与えられるバイアス電圧
Ｖｂに近づく。

【００２６】逆に、全体的にアナログ出力Ｖａｏｕｔが
バイアス電圧Ｖｂよりも電位的に低ければ、コンパレー
タ５の出力は“Ｌ”レベルになるため、２段目のソース
フォロワ回路２２へのフィードバック電圧Ｖｆｂは低く
なる。すると、２段目のソースフォロワ回路２２の出力
電位が上がり、バッファ回路２のトータルの特性でも同
様に出力電圧が上がるため、アナログ出力Ｖａｏｕｔの
電位は高くなる。

【００２７】フィードバック電圧Ｖｆｂをパラメータに
した場合のバッファ回路２のトータルの入出力特性を図
９に示す。この入出力特性は、フィードバック電圧Ｖｆ
ｂをＶｆｂ１，Ｖｆｂ２，Ｖｆｂ３（Ｖｆｂ１＜Ｖｆｂ
２＜Ｖｆｂ３）と変えることにより、特性曲線が変化す
る様子を示している。この入出力特性から明らかなよう
に、バッファ回路２では、入力電圧が一定のとき、フィ
ードバック電圧Ｖｆｂが高くなると、アナログ出力Ｖａ
ｏｕｔの電位が下がり、フィードバック電圧Ｖｆｂが低
くなると、アナログ出力Ｖａｏｕｔの電位が上がること
が分かる。

【００２８】このように、アナログ出力Ｖａｏｕｔの平
均レベルが２値化回路４の最適動作点電位（バイアス電
圧Ｖｂ）になるように、上記フィードバック系が働き、
系の安定状態では図１０の波形図に示すようになり、正
常な２値化出力Ｖｄｏｕｔが得られる。すなわち、ＭＯ
Ｓトランジスタの閾値電圧Ｖｔｈのバラツキなどに起因
するデバイス個々間の特性のバラツキや温度変化や電源
変動による特性の変化などがあったとしても、フィード
バック系の作用によって正常に２値化が行えることにな
る。

【００２９】また、フィードバックをかける構成とした
ことにより、ノイズにも強いものとなることから、従来
のようにノイズ対策のために増幅度の高いアンプを用い
る必要がなく、従来困難とされていた２値化回路４及び
その周辺回路（フィードバック系）のオンチップ化が実
現できる。これにより、外部回路を削減できるととも
に、消費電力を低減できることになる。

【００３０】さらに、平滑化回路７の時定数（＝Ｒ２×
Ｃ２）を変えることにより、このフィードバック系の応
答性を変えることができるので、数十画素レベルでの平
均値に対する２値化を行ったり、１ライン（例えば、２
０００画素レベル）程度での平均値に対する２値化を行
うなど、２値化の平均値をどの範囲で採るかを制御でき
る。

【００３１】なお、上記実施例においては、２値化回路
４を単純なＣＭＯＳインバータ３段により構成した場合
について説明したが、これに限定されるものではなく、
同等の機能を持つ他の回路構成であっても良いことは勿
論である。ただし、図６に示す如き単純な回路構成であ
ることも、オンチップ化を容易に実現できるための条件
である。

【００３２】

【発明の効果】以上説明したように、本発明によれば、
アナログ出力を２値化回路の最適動作点電位に対応して
設定されたバイアス電圧と比較し、その比較結果を平滑
化してソースフォロワ回路の負荷側トランジスタの制御
電極に戻すフィードバックループを構成したことによ
り、ノイズに強いものとなるため、従来のようにノイズ
対策のために増幅度の高いアンプを用いる必要がなく、
従来困難とされていた２値化回路及びその周辺回路のオ
ンチップ化が実現できることになる。また、オンチップ
化により、外部回路を削減できるとともに、消費電力を
低減できることになる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】ソースフォロワ回路の入出力特性図である。

【図３】Ｎｃｈドライブ型インバータの入出力特性図で
ある。

【図４】Ｐｃｈドライブ型インバータの入出力特性図で
ある。

【図５】バッファ回路全体の入出力特性図である。

【図６】２値化回路の一例を示す回路図である。

【図７】２値化回路の入出力特性図である。

【図８】コンパレータの一例を示す回路図である。

【図９】フィードバック電圧Ｖｆｂをパラメータとした
ときのバッファ回路の入出力特性図である。

【図１０】図１の各部の波形図である。

【図１１】従来例を示す構成図である。

【符号の説明】

１電荷電圧変換部２バッファ回路４２値化回路５コンパレータ６バイアス電圧発生回路７平滑化回路

Claims

(57)【特許請求の範囲】

【請求項１】ソースフォロワ回路を有し、所定の入力
信号に基づくアナログ信号を出力する出力回路であっ
て、前記アナログ信号を２値化信号に変換する２値化回路
と、前記２値化回路の最適動作点電位に対応したバイアス電
圧を発生するバイアス電圧発生回路と、前記アナログ信号と前記バイアス電圧とを比較するコン
パレータと、前記コンパレータの比較出力を平滑化して前記ソースフ
ォロワ回路の負荷側トランジスタの制御電極に印加する
平滑化回路とを備えたことを特徴とする出力回路。
【請求項２】前記２値化回路は、複数段のデジタルイ
ンバータによって構成されたことを特徴とする請求項１
記載の出力回路。
【請求項３】前記バイアス電圧発生回路は、奇数段の
デジタルインバータによって構成された発振回路と、前
記発振回路の入出力端間を接続して平滑化を行う回路と
からなることを特徴とする請求項１記載の出力回路。
【請求項４】前記発振回路は、前記２値化回路と同等
の回路構成であることを特徴とする請求項３記載の出力
回路。