JP3476952B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に
１つのメモリセルに１ビットより多い情報を記憶させる
多値記憶を行うＥＥＰＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの１つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。Ｎ
ＡＮＤセルは、複数のメモリセルがそれらのソース、ド
レインが隣接するもの同士で共用する形で直列接続され
ており、その一端がビット線に接続される。メモリセル
は通常、浮遊ゲート（電荷蓄積層）と制御ゲートが積層
された構造を有する。メモリセルアレイは、ｐ型基板内
（又はｎ型基板に形成されたｐ型ウェル内）に集積形成
される。ＮＡＮＤセルのドレイン側は一方の選択トラン
ジスタを介してビット線に接続され、ソース側は他方の
選択トランジスタを介して共通ソース線に接続される。
メモリセルの制御ゲートは、行方向に連続的に配設され
たワード線と接続される。

【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の
通りである。

【０００４】データは、ビット線から最も離れた位置の
メモリセルから順に書き込まれる。データ書き込みは、
高電圧Ｖpp（＝２０Ｖ程度）が選択されたメモリセルの
制御ゲートに、中間電圧Ｖppm （＝１０Ｖ程度）が選択
されたメモリセルよりビット線側にあるメモリセルの制
御ゲート及び選択ゲートに、０Ｖ又は中間電圧Ｖm （＝
８Ｖ程度）が書き込まれるデータに応じてビット線に与
えられることによって行われる。

【０００５】具体的には、ビット線に０Ｖが与えられた
場合には、その電位が選択メモリセルのドレインまで転
送されて、ドレイン、ソース、チャネルから電荷畜積層
に電子注入が生じる。これにより、選択されたメモリセ
ルのしきい値は当初の負の値から正方向にシフトする。
この状態を例えば“１”とする。ビット線に中間電圧Ｖ
m が与えられた場合には電子注入が実効的に起こらない
ので、しきい値は変化せずに、負に留まる。この状態を
“０”とする。データ書き込みは制御ゲートを共有する
メモリセルに対して同時に行われる。

【０００６】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。

【０００７】具体的には、全ての制御ゲートを０Ｖと
し、ｐ型ウェルを２０Ｖとする。この時、選択ゲート、
ビット線、ソース線も２０Ｖになる。これにより、電荷
蓄積層の電子がｐ型ウェルに放出され、しきい値は負方
向にシフトし、全てのメモリセルが状態“０”になる。

【０００８】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖcc（以下、単にＶcc
とのみ記載）として、選択メモリセルで電流が流れる
（状態“０”）か否（状態“１”）かを検出することに
より行われる。

【０００９】読み出し動作の制約から、“１”書き込み
後のしきい値は０ＶからＶccの間に制御しなければなら
ない。このため書き込みベリファイが行われ、“１”書
き込み不足のメモリセルを検出し、“１”書き込み不足
のメモリセルに対してのみ再書き込みが行われるよう再
書き込みデータを設定する（ビット毎ベリファイ）。
“１”書き込み不足のメモリセルは、選択された制御ゲ
ートを例えば０．５Ｖ（ベリファイ電圧）にして読み出
すこと（ベリファイ読み出し）で検出される。

【００１０】この場合には、メモリセルのしきい値が０
Ｖに対してマージンを持つことにより、０．５Ｖ以上に
なっていないと、選択メモリセルで電流が流れ、“１”
書き込み不足と検出される。“０”書き込み状態にする
メモリセルでは電流が流れるので、このメモリセルが
“１”書き込み不足と誤認されないよう、メモリセルを
流れる電流を補償するベリファイ回路と呼ばれる回路が
設けられる。このベリファイ回路によって高速に書き込
みベリファイは実行される。

【００１１】上記のように、書き込み動作と書き込みベ
リファイを繰り返しながらデータ書き込みをすることに
より、個々のメモリセルに対して書き込み時間が最適化
され、“１”書き込み後のしきい値は０ＶからＶccの間
に制御される。

【００１２】上記のＮＡＮＤセル型ＥＥＰＲＯＭにおい
て、例えば書き込み後の状態を“０”、“１”、
“２”、…、“ｎ”のｎ個にする、いわゆる多値記憶セ
ルが提案されている。３値記憶セル（ｎ＝３の場合）で
は、３つの書き込み後の状態をそれぞれ、例えば“０”
書き込み状態ではしきい値が負、“１”書き込み状態で
はしきい値が０Ｖ〜Ｖcc／２、“２”書き込み状態では
しきい値がＶcc／２〜Ｖccである。

【００１３】図２７は、本発明の発明者が提案している
３値記憶のＮＡＮＤセル型ＥＥＰＲＯＭの構成例を示
す。

【００１４】３値記憶のＮＡＮＤ型ＥＥＰＲＯＭは、読
み出し／書き込み時にメモリセルアレイ１ａ及び１ｂの
ビット線を制御するビット線制御回路２と、メモリセル
アレイ１ａ及び１ｂのワード線電位を制御するワード線
駆動回路６を有する。

【００１５】ビット線制御回路２は、カラムデコーダ３
に基づいて所定のビット線を選択する。更に、ビット線
制御回路２は、データ入出力線（Ｉ／Ｏ線）を介して入
出力データ変換回路４と書き込み／読み出しデータのや
り取りを行う。

【００１６】入出力データ変換回路４は、読み出された
メモリセルの多値情報を外部に出力するために２値情報
に変換し、外部から入力された書き込みデータの２値情
報をメモリセルの多値情報に変換する。入出力データ変
換回路４は、外部とのデータ入出力を制御するデータ入
出力バッファ５に接続される。

【００１７】図２８は、図２７のＮＡＮＤセル型ＥＥＰ
ＲＯＭのメモリセルアレイ１ａ及び１ｂとビット線制御
回路２を示す。ＮＡＮＤセルの一端はビット線ＢＬa 、
ＢＬb に接続され、他端は共通ソース線Ｖsa、Ｖsbと接
続される。選択ゲートＳＧ1a、ＳＧ2a、ＳＧ1b、ＳＧ2
b、制御ゲートＣＧ1a〜ＣＧ8a、ＣＧ1b〜ＣＧ8bは、複
数個のＮＡＮＤセルで共有され、１本の制御ゲートを共
有するメモリセルＭはページを構成する。

【００１８】メモリセルは、そのしきい値Ｖt でデータ
を記憶し、“０”、“１”、“２”のデータを記憶す
る。１つのメモリセルで３つの状態を持つので、２つの
メモリセルで９通りの組み合わせができる。この内、８
通りの組み合わせを用いて、２つのメモリセルで３ビッ
ト分のデータを記憶する。この例では、制御ゲートを共
有する隣合う２つのメモリセルの組で３ビット分のデー
タを記憶する。また、メモリセルアレイ１ａ及び１ｂは
それぞれ専用のｐウェル上に形成されている。

【００１９】ｎチャネルＭＯＳトランジスタＱn8〜Ｑn1
0 とｐチャネルＭＯＳトランジスタＱp3〜Ｑp5で構成さ
れるフリップフロップＦＦ1 、ｎチャネルＭＯＳトラン
ジスタＱn11 〜Ｑn13 とｐチャネルＭＯＳトランジスタ
Ｑp6〜Ｑp8で構成されるフリップフロップＦＦ2 は、書
き込み／読み出しデータをラッチする。更に、フリップ
フロップＦＦ1 、ＦＦ2 はセンスアンプとしても動作す
る。フリップフロップＦＦ1 は、「“０”書き込みをす
るか、又は“１”書き込み及び“２”書き込みの一方を
するか」を書き込みデータ情報としてラッチし、メモリ
セルが「“０”の情報を保持しているか、又は“１”の
情報及び“２”の情報の一方の情報を保持しているか」
を読み出しデータ情報としてラッチする。フリップフロ
ップＦＦ2 は、「“１”書き込みをするか、又は“２”
書き込みをするか」、を書き込みデータ情報としてラッ
チし、メモリセルが「“２”の情報を保持しているか、
又は“０”の情報及び“１”の情報の一方の情報を保持
しているか」、を読み出しデータ情報としてラッチす
る。

【００２０】ｎチャネルＭＯＳトランジスタＱn1は、プ
リチャージ信号φpaが“Ｈ”になると電圧Ｖa をビット
線ＢＬa に転送する。ｎチャネルＭＯＳトランジスタＱ
n20は、プリチャージ信号φpbが“Ｈ”になると電圧Ｖb
をビット線ＢＬb に転送する。ｎチャネルＭＯＳトラ
ンジスタＱn4〜Ｑn7、ｐチャネルＭＯＳトランジスタＱ
p1〜Ｑp2は、フリップフロップＦＦ1 、ＦＦ2 にラッチ
されているデータに応じて、電圧ＶBHa 、ＶBMa 、ＶBL
a を選択的にビット線ＢＬa に転送する。ｎチャネルＭ
ＯＳトランジスタＱn14 〜Ｑn17 、ｐチャネルＭＯＳト
ランジスタＱp9〜Ｑp10 は、フリップフロップＦＦ1 、
ＦＦ2 にラッチされているデータに応じて、電圧ＶBHb
、ＶBMb 、ＶBLb を選択的にビット線ＢＬb に転送す
る。

【００２１】ｎチャネルＭＯＳトランジスタＱn2は信号
φa1が“Ｈ”になることによりフリップフロップＦＦ1
とビット線ＢＬa を接続する。ｎチャネルＭＯＳトラン
ジスタＱn3は、信号φa2が“Ｈ”になることによりフリ
ップフロップＦＦ2 とビット線ＢＬa を接続する。ｎチ
ャネルＭＯＳトランジスタＱn19 は、信号φb1が“Ｈ”
になることによりフリップフロップＦＦ1 とビット線Ｂ
Ｌb を接続する。ｎチャネルＭＯＳトランジスタＱn18
は、信号φb2が“Ｈ”になることによりフリップフロッ
プＦＦ2 とビット線ＢＬb を接続する。

【００２２】上記のように構成されたＥＥＰＲＯＭの動
作を図２９〜図３１を参照して説明する。図２９は読み
出し動作のタイミング、図３０は書き込み動作のタイミ
ング、図３１はベリファイ読み出し動作のタイミングを
それぞれ示す図である。以下の説明では、いずれも制御
ゲートＣＧ2aが選択された場合を示す。

【００２３】図２９を参照して、読み出し動作を説明す
る。読み出し動作は、２つの基本サイクルで実行され
る。

【００２４】第１読み出しサイクルでは、電圧Ｖb が３
Ｖになることによりリファレンスビット線になるビット
線ＢＬb がプリチャージされる。また、プリチャージ信
号φpaが“Ｌ”になることにより選択ビット線ＢＬa は
フローティングにされ、共通ソース線Ｖsaが６Ｖにな
る。続いて、選択ゲートＳＧ1a、ＳＧ2a、制御ゲートＣ
Ｇ1a、ＣＧ3a〜ＣＧ8aは、６Ｖになる。それと同時に、
選択された制御ゲートＣＧ2aは、２Ｖになる。選択され
たメモリセルのデータに応じて、ビット線ＢＬaが所定
の電圧に充電される。

【００２５】この後、フリップフロップ活性化信号φn
1、φp1がそれぞれ“Ｌ”、“Ｈ”になることにより、
フリップフロップＦＦ1 はリセットされる。信号φa1、
φb1がそれぞれ“Ｈ”になることによりフリップフロッ
プＦＦ1 とビット線ＢＬa 、ＢＬb は接続され、信号φ
n1、φp1がそれぞれ“Ｈ”、“Ｌ”になることによりリ
ファレンスビット線ＢＬb の電位を参照してビット線Ｂ
Ｌa の電位がセンスされ、フリップフロップＦＦ1 に、
「“０”データか、“１”データ及び“２”データの一
方か」の情報がラッチされる。

【００２６】第２読み出しサイクルは、第１読み出しサ
イクルと、リファレンスビット線ＢＬb の電圧が３Ｖで
なく１Ｖであること、及び、信号φa1、φb1、φn1、φ
p1の代わりに信号φa2、φb2、φn2、φp2が出力されフ
リップフロップＦＦ2 が動作することが違う。従って、
第２読み出しサイクルでは、「“２”データか、“１”
データ及び“０”データの一方か」の情報がフリップフ
ロップＦＦ2 にラッチされる。

【００２７】上記の２つの読み出しサイクルによって、
メモリセルに書き込まれたデータが読み出される。

【００２８】データ書き込みに先立ってメモリセルのデ
ータは消去され、メモリセルのしきい値Ｖt は−１．５
Ｖ以下である。消去はｐウェル、共通ソース線Ｖsa、選
択ゲートＳＧ1a、ＳＧ2aを２０Ｖにし、制御ゲートＣＧ
1a〜ＣＧ8aを０Ｖとして行われる。

【００２９】書き込み動作を図３０を参照して説明す
る。

【００３０】書き込みデータdata1 、data2 がそれぞれ
フリップフロップＦＦ1 、ＦＦ2 にラッチされる。data
1 は「“０”書き込みか、又は“１”書き込み及び
“２”書き込みの一方か」を制御するためのデータであ
る。“０”書き込みの場合はノードＮ1 は“Ｌ”、
“１”書き込み及び“２”書き込みの一方の場合はノー
ドＮ1は“Ｈ”である。data2 は「“１”書き込みか、
又は“２”書き込みか」を制御するためのデータであ
る。“１”書き込みの場合はノードＮ3 は“Ｌ”、
“２”書き込みの場合はノードＮ3 は“Ｈ”である。

【００３１】プリチャージ信号φpaが“Ｌ”になること
によりビット線ＢＬa がフローティングになる。選択ゲ
ートＳＧ1aがＶcc、制御ゲートＣＧ1a〜ＣＧ8aがＶccに
なる。選択ゲートＳＧ2aは書き込み動作中０Ｖである。
それと同時に、信号ＶＲＦＹa が“Ｈ”、ＰＢａが
“Ｌ”になる。“０”書き込みの場合は、フリップフロ
ップＦＦ1 のノードＮ1 に“Ｌ”のデータがラッチされ
ているため、ビット線ＢＬa は電圧ＶBHa によりＶccに
充電される。“１”書き込み及び“２”書き込みの一方
の場合は、ビット線ＢＬa はフローティングである。

【００３２】続いて、選択ゲートＳＧ1a、制御ゲートＣ
Ｇ1a〜ＣＧ8aが１０Ｖ、電圧ＶBHa及びＶrwが８Ｖ、電
圧ＶBMa が１Ｖになる。この時、“０”書き込みであれ
ばビット線ＢＬa は８Ｖに充電される。“１”書き込み
の場合は、フリップフロップＦＦ2 のノードＮ3 が
“Ｌ”になるようにデータがラッチされているため、ビ
ット線ＢＬa には電圧ＶBMa により１Ｖが印加される。
“２”書き込みの場合はビット線ＢＬa は電圧ＶBLa に
より０Ｖになる。この後、選択された制御ゲートＣＧ2a
が２０Ｖになる。

【００３３】“１”書き込み及び“２”書き込みの一方
の場合は、電子が、ビット線ＢＬaと制御ゲートＣＧ2a
の電位差によってメモリセルの電荷蓄積層に注入され、
メモリセルのしきい値は上昇する。“１”書き込みの場
合は、“２”書き込みに比較してメモリセルの電荷蓄積
層に注入すべき電荷量を少なくしなければならないの
で、ビット線ＢＬa を１Ｖにして制御ゲートＣＧ2aとの
電位差を１９Ｖに緩和している。“０”書き込み時は、
ビット線電圧（＝８Ｖ）によって電子の注入が抑制され
メモリセルのしきい値は変わらない。

【００３４】書き込み動作の終了時には、選択ゲートＳ
Ｇ1a、制御ゲートＣＧ1a〜ＣＧ8aが０Ｖになり、続いて
“０”書き込み時のビット線ＢＬa の電圧（＝８Ｖ）が
０Ｖにリセットされる。この順序が反転すると一時的に
“２”書き込み動作の状態ができて、“０”書き込み時
に間違ったデータを書いてしまう。

【００３５】書き込み動作後に、メモリセルの書き込み
状態を確認して、書き込み不足のメモリセルにのみ追加
書き込みを行うため、ベリファイ読み出しが行われる。
ベリファイ読み出しを図３１を参照して説明する。

【００３６】ベリファイ読み出しは、第１読み出しサイ
クルに似ているが、フリップフロップＦＦ1 のデータを
反転することと、電圧Ｖb がＶccになることと、信号Ｖ
ＲＦＹa 、ＶＲＦＹb が出力され、その時電圧ＶBLb 、
ＶBMb がそれぞれ２．５Ｖ、０．５Ｖになることが、第
１読み出しサイクルと異なる。リファレンスビット線Ｂ
Ｌb の電圧は、電圧Ｖb 、ＶBLb 、ＶBMb とフリップフ
ロップＦＦ1 、ＦＦ2のデータによって決定される。信
号ＶＲＦＹa 、ＶＲＦＹb は、選択ゲートＳＧ1a、ＳＧ
2a、制御ゲートＣＧ1a〜ＣＧ8aが０Ｖにリセットされた
後で信号φn1、φp1がそれぞれ“Ｌ”、“Ｈ”になる前
に出力される。すなわち、信号ＶＲＦＹa 、ＶＲＦＹb
は、ビット線ＢＬa の電位がメモリセルのしきい値によ
って決定した後、かつ、フリップフロップＦＦ1 がリセ
ットされる前に出力される。

【００３７】フリップフロップＦＦ1 のデータの反転動
作を説明する。

【００３８】電圧Ｖb が２．５Ｖになることにより、リ
ファレンスビット線になるビット線ＢＬb がプリチャー
ジされる。また、プリチャージ信号φpa、φpbが“Ｌ”
になることにより、ビット線ＢＬa 、ＢＬb がフローテ
ィングになる。続いて、信号ＰＢａが“Ｌ”になること
により、ノードＮ1 が“Ｌ”の場合のみビット線ＢＬa
は２．５Ｖ以上に充電される。その後、フリップフロッ
プ活性化信号φn1、φp1がそれぞれ“Ｌ”、“Ｈ”にな
ることにより、フリップフロップＦＦ1 はリセットされ
る。信号φa1、φb1が“Ｈ”になることによりフリップ
フロップＦＦ1とビット線ＢＬa 、ＢＬb は接続され、
信号φn1、φp1がそれぞれ“Ｈ”、“Ｌ”になることに
よりビット線電位がセンスされる。

【００３９】上記の動作によってフリップフロップＦＦ
1 のデータが反転される。この時、フリップフロップＦ
Ｆ1 、ＦＦ2 において、ノードＮ1 は“０”書き込みの
場合はデータ反転動作後に“Ｈ”、“１”書き込み及び
“２”書き込みの一方の場合はデータ反転動作後に
“Ｌ”となり、ノードＮ3 は“１”書き込みの場合は
“Ｌ”、“２”書き込みの場合は“Ｈ”である。

【００４０】“０”データ書き込み後のベリファイ読み
出し動作では、ノードＮ1 が“Ｈ”でｎチャネルＭＯＳ
トランジスタＱn5がＯＮであるので、メモリセルの状態
によらず、信号ＶＲＦＹa が“Ｈ”になることにより０
Ｖの電圧ＶBLa 又はＶBMa によってビット線ＢＬa は
“Ｌ”になる。従って、フリップフロップＦＦ1 によっ
てノードＮ1 が“Ｌ”になるようにビット線ＢＬa がセ
ンスされ、再書き込みデータ“０”がラッチされる。

【００４１】“１”データ書き込み後のベリファイ読み
出し動作では、ノードＮ2 、Ｎ4 が“Ｈ”であるので、
信号ＶＲＦＹb が“Ｈ”になることによりリファレンス
ビット線ＢＬb は２．５Ｖになる。従って、メモリセル
が“１”書き込み状態に達していない場合には、ビット
線ＢＬa は２．５Ｖ以上で、フリップフロップＦＦ1に
よってノードＮ1 が“Ｈ”になるようにビット線ＢＬa
はセンスされ、再書き込みデータ“１”がラッチされ
る。メモリセルが“１”書き込み状態に達している場合
には、ビット線ＢＬa は２．５Ｖ以下で、フリップフロ
ップＦＦ1 によってノードＮ1 が“Ｌ”になるようにビ
ット線ＢＬa はセンスされ、再書き込みデータ“０”が
ラッチされ、再書き込みではしきい値は変わらない。

【００４２】“２”データ書き込み後のベリファイ読み
出し動作では、ノードＮ2 、Ｎ3 が“Ｈ”であるので、
信号ＶＲＦＹb が“Ｈ”になることによりリファレンス
ビット線ＢＬb は０．５Ｖになる。従って、メモリセル
が“２”書き込み状態に達していない場合には、ビット
線ＢＬa は０．５Ｖ以上で、フリップフロップＦＦ1に
よってノードＮ1 が“Ｈ”になるようにビット線ＢＬa
はセンスされ、再書き込みデータ“２”がラッチされ
る。メモリセルが“２”書き込み状態に達している場合
には、ビット線ＢＬa は０．５Ｖ以下で、フリップフロ
ップＦＦ1 によってノードＮ1 が“Ｌ”になるようにビ
ット線ＢＬa はセンスされ、再書き込みデータ“０”が
ラッチされ、再書き込みではしきい値は変わらない。

【００４３】このベリファイ読み出し動作によって、書
き込みデータとメモリセルの書き込み状態から再書き込
みデータが表１のように設定される。

【００４４】

【表１】

【００４５】表１から分かるように、“１”書き込み状
態になるべきにも拘らず“１”書き込み不足のメモリセ
ルのみ再度“１”書き込みが行われ、“２”書き込み状
態になるべきにも拘らず“２”書き込み不足のメモリセ
ルにのみ再度“２”書き込みが行われる。

【００４６】書き込み動作とベリファイ読み出し動作を
繰り返し行うことによって、個々のメモリセルに対し
て、書き込み時間が最適化されてデータ書き込みが行わ
れる。

【００４７】表２に、消去、書き込み、読み出し、ベリ
ファイ読み出し時のメモリセルアレイ各部の電位を示
す。

【００４８】

【表２】

【００４９】上記のように、図２８に示すようなビット
線制御回路によって、３値記憶するＥＥＰＲＯＭのメモ
リセルへのデータの書き込み、ベリファイ読み出し、読
み出し、消去ができる。

【００５０】しかし、読み出しでは、「“０”か、又は
“１”及び“２”の一方か」を判定する第１読み出しサ
イクルと「“２”か、又は“１”及び“０”の一方か」
を判定する第２読み出しサイクルの２つの基本サイクル
が必要であり、ベリファイ読み出しサイクルにおいて
も、反転サイクルとベリファイサイクルの２つの基本サ
イクルを必要とし、それぞれの動作に時間がかかる。

【００５１】上記のように、図２８のビット線制御回路
を有する３値（多値）のＥＥＰＲＯＭにおいては、読み
出しでは第１読み出しサイクルと第２読み出しサイクル
の２つの基本サイクルが必要であり、またベリファイ読
み出しサイクルでも反転サイクルとベリファイサイクル
の２つの基本サイクルを必要とし、それぞれの動作に時
間がかかる。

【００５２】

【発明が解決しようとする課題】本発明の目的は、多値
記憶セルを用いたＥＥＰＲＯＭへのデータの書き込み、
ベリファイ読み出し、読み出し、消去をそれぞれ１つの
基本サイクルを繰り返すことにより行うことができ、ビ
ット線制御回路の高速な動作を実現できる多値記憶のＥ
ＥＰＲＯＭを提供することにある。

【００５３】本発明の他の目的は、ビット線制御回路の
高集積化を可能とする多値記憶のＥＥＰＲＯＭを提供す
ることにある。

【００５４】

【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を講じた。

【００５５】上記課題を解決するために本発明は、次の
ような構成を採用している。

【００５６】本発明の不揮発性半導体記憶装置は、３値
以上の多値を記憶する電気的書き替えが可能な複数のメ
モリセルがマトリックス配置されたメモリセルアレイ
と、前記複数のメモリセルにそれぞれ接続され、前記メ
モリセルとデータの授受を行う複数本のビット線と、前
記ビット線の電位をセンス・増幅する複数のセンスアン
プと、前記メモリセルに書き込むデータを保持する複数
のデータラッチと、前記メモリセルにデータの書き込み
が正しく行われたか否かをチェックする複数のベリファ
イ手段と、前記複数のセンスアンプ、複数のデータラッ
チ及び複数のベリファイ手段と前記ビット線との接続を
それぞれ制御する複数のスイッチ手段と、前記複数のデ
ータラッチの内容によって前記ビット線に電位を設定す
る書き込み制御手段と、を具備し、前記複数のスイッチ
手段は、前記メモリセルから前記ビット線にデータを取
り出した後に、解放状態になり、前記複数のセンスアン
プは、前記複数のスイッチ手段の解放後に、ほぼ同時に
作動して前記ビット線に取り出されたデータをセンス・
増幅することを特徴とする。

【００５７】より具体的には、３値記憶のＥＥＰＲＯＭ
では、前記メモリセルアレイが、３値を記憶する複数の
メモリセルを含み、前記センスアンプ、前記複数のデー
タラッチ、前記複数のベリファイ手段、及び、前記複数
のスイッチ手段は、それぞれ、第１、第２センスアン
プ、第１、第２データラッチ、第１、第２ベリファイ手
段、及び、第１、第２スイッチ手段を含み、前記第１ス
イッチ手段は、前記第１センスアンプ、前記第１データ
ラッチ及び前記第１ベリファイ手段と前記ビット線との
接続を制御し、前記第２スイッチ手段は、前記第２セン
スアンプ、前記第２データラッチ及び前記第２ベリファ
イ手段と前記ビット線との接続を制御することを特徴と
する。

【００５８】３値又はそれ以上の多値記憶ＥＥＰＲＯＭ
では、前記第ｉセンスアンプ（ｉ＝１〜ｎ−１）は、そ
れぞれ、前記メモリセルから前記ビット線へ読み出され
たデータが、ｎ値のうちの第１〜第ｉ値又は第（ｉ−
１）〜第ｎ値のいずれかであることをセンス・増幅する
手段を含み、前記第ｉデータラッチ（ｉ＝１〜ｎ−１）
は、それぞれ、前記メモリセルへ書き込むデータが、ｎ
値のうちの第ｉ値であるか又はそれ以外の値であるかを
表わすデータを保持する手段を含み、前記第１〜第（ｎ
−１）ベリファイ手段は、前記メモリセルの書き込み動
作後の状態が所定の記憶状態になっているか否かを確認
するための確認手段と、前記第１〜第（ｎ−１）データ
ラッチの内容とメモリセルの書き込み動作後の状態から
書き込み不十分のメモリセルに対してのみ再書き込みを
行うように前記第１〜第（ｎ−１）データラッチの内容
を更新するデータラッチ内容更新手段とを含むことを特
徴とする。

【００５９】本発明の望ましい実施態様は、 （１） 前記複数のスイッチ手段は、前記メモリセルか
ら前記ビット線にデータを取り出した後に、解放状態に
なり、前記複数のベリファイ手段は、ほぼ同時に作動し
て前記ビット線に取り出されたデータのベリファイ動作
を行うこと。

【００６０】（２） 前記メモリセルは半導体層上に電
荷蓄積層と制御ゲートを積層して形成され、複数の前記
メモリセルを直列接続してＮＡＮＤセルを構成するこ
と。ここで、前記書き込み制御手段は、書き込みベリフ
ァイの読み出し動作時の、前記複数のデータラッチの基
準入力電位を、通常の読み出し動作時の基準入力電位よ
り所定値だけ低くする手段を含むか、或いは、書き込み
ベリファイの読み出し動作時の、選択された前記メモリ
セルの前記制御ゲート電位を、通常の読み出し動作時の
より所定値だけ高くする手段を含むこと。

【００６１】（３） 前記メモリセルは半導体層上に電
荷蓄積層と制御ゲートを積層して形成され、ＮＯＲセル
を構成すること。前記書き込み制御手段は、書き込みベ
リファイの読み出し動作時の、前記複数のデータラッチ
の基準入力電位を、通常の読み出し動作時の基準入力電
位より所定値だけ高くする手段を含むか、或いは、書き
込みベリファイの読み出し動作時の、選択された前記メ
モリセルの前記制御ゲート電位を、通常の読み出し動作
時のより所定値だけ低くする手段を含むこと。

【００６２】（４） 前記メモリセルは半導体層上に電
荷蓄積層と制御ゲートを積層して形成され、複数の前記
メモリセルを並列接続してＤＩＮＯＲセルを構成するこ
と。又は、前記メモリセルは半導体層上に電荷蓄積層と
制御ゲートを積層して形成され、複数の前記メモリセル
を並列接続してＡＮＤセルを構成すること。

【００６３】特に、３値記憶のＥＥＰＲＯＭおいては、 （１） 前記ビット線は、メモリセルアレイを中心とし
て、第１方向及び第２方向に配設され、前記第１スイッ
チ手段は、前記ビット線の第１方向に接続され、前記第
２スイッチ手段は前記ビット線の第２方向に接続される
こと。ここで、前記書き込み制御手段は、データ書き込
みの際に、前記第１データラッチのデータを前記ビット
線を経由して前記第２データラッチに入力し、前記第１
データラッチのデータと前記第２データラッチのデータ
から書き込むべきデータが３値のいずれのデータである
かを判定し、判定結果に応じた電圧を前記ビット線に供
給する手段を含むこと。

【００６４】（２） 前記メモリセルアレイは少なくと
も第１、第２、第３メモリセルアレイの複数のメモリセ
ルアレイを含み、前記第１センスアンプ、前記第１デー
タラッチ及び前記第１ベリファイ手段で複数の第１ビッ
ト線制御回路を構成し、前記第２センスアンプ、前記第
２データラッチ及び前記第２ベリファイ手段で複数の第
２ビット線制御回路を構成し、前記第１メモリセルアレ
イの一方の側に前記第１ビット線制御回路を配設し、前
記第１メモリセルアレイの他方の側でかつ前記第２メモ
リセルアレイの一方の側の間に前記第２ビット線制御回
路を配設し、前記第２メモリセルアレイの他方の側でか
つ第３メモリセルアレイの一方の側の間に前記第１ビッ
ト線制御回路を配設するように、複数の前記メモリセル
アレイ間に、前記第１ビット線制御回路と前記第２ビッ
ト線制御回路が交互に配設されること。

【００６５】（３） 前記第１センスアンプは、前記メ
モリセルから前記ビット線へ読み出されたデータが、３
値のうちの第１値であるか又は第２値及び第３値の一方
であるかをセンス・増幅する手段を含み、前記第２セン
スアンプは、前記メモリセルから前記ビット線へ読み出
されたデータが、３値のうちの第２値であるか又は第３
値であるかをセンス・増幅する手段を含み、前記第１デ
ータラッチは、前記メモリセルへ書き込むデータが、３
値のうちの第１値であるか又は第２値及び第３値の一方
であるかを表わすデータを保持する手段を含み、前記第
２データラッチは、前記メモリセルへ書き込むデータ
が、３値のうちの第２値であるか又は第３値であるかを
表わすデータを保持する手段を含み、前記第１、第２ベ
リファイ手段は、前記メモリセルの書き込み動作後の状
態が所定の記憶状態になっているか否かを確認するため
の確認手段と、前記第１、第２データラッチの内容とメ
モリセルの書き込み動作後の状態から書き込み不十分の
メモリセルに対してのみ再書き込みを行うように前記第
１、第２データラッチの内容を更新するデータラッチ内
容更新手段を含むこと。ここで、前記書き込み制御手段
が、前記第１、第２データラッチの情報が前記メモリセ
ルの状態を書き込み動作前の状態に保持するよう制御す
る情報である場合には、書き込み動作時に前記ビット線
に書き込み防止ビット線電圧を出力する書き込み防止ビ
ット線電圧出力回路と、前記第１、第２データラッチの
情報が前記メモリセルの状態を書き込み動作前の状態に
保持するよう制御しない情報の場合には、前記第１、第
２データラッチの示す情報に応じて書き込み時の前記ビ
ット線電圧を出力する第１、第２書き込みビット線電圧
出力回路と、を含むこと。

【００６６】また、３値以上の多値記憶のＥＥＰＲＯＭ
においては、前記第ｉセンスアンプ（ｉ＝１〜ｎ−１）
は、それぞれ、前記メモリセルから前記ビット線へ読み
出されたデータが、ｎ値のうちの第１〜第ｉ値又は第
（ｉ−１）〜第ｎ値のいずれかであることをセンス・増
幅する手段を含み、前記第ｉデータラッチ（ｉ＝１〜ｎ
−１）は、それぞれ、前記メモリセルへ書き込むデータ
が、ｎ値のうちの第ｉ値であるか又はそれ以外の値であ
るかを表わすデータを保持する手段を含み、前記第１〜
第（ｎ−１）ベリファイ手段は、前記メモリセルの書き
込み動作後の状態が所定の記憶状態になっているか否か
を確認するための確認手段と、前記第１〜第（ｎ−１）
データラッチの内容とメモリセルの書き込み動作後の状
態から書き込み不十分のメモリセルに対してのみ再書き
込みを行うように前記第１〜第（ｎ−１）データラッチ
の内容を更新するデータラッチ内容更新手段とを含むこ
と。ここで、前記書き込み制御手段が、前記第１〜第
（ｎ−１）データラッチの情報が前記メモリセルの状態
を書き込み動作前の状態に保持するよう制御する情報で
ある場合には、書き込み動作時に前記ビット線に書き込
み防止ビット線電圧を出力する書き込み防止ビット線電
圧出力回路と、前記第１〜第（ｎ−１）データラッチの
情報が前記メモリセルの状態を書き込み動作前の状態に
保持するよう制御しない情報の場合には、前記第１〜第
（ｎ−１）データラッチの示す情報に応じて書き込み時
のビット線電圧を出力する第１〜第（ｎ−１）書き込み
ビット線電圧出力回路とを備えたこと。

【００６７】

【作用】上記手段を講じた結果、次のような作用が生じ
る。

【００６８】上記構成の本発明によれば、多値記憶する
ＥＥＰＲＯＭメモリセルへのデータの書き込み、ベリフ
ァイ読み出し、読み出し、消去を行うことができる。こ
れに加えて本発明では、複数のスイッチの開閉動作によ
り、読み出しやベリファイ読み出しに際して、単一のサ
イクル動作でこれらを実行することができ、短時間でデ
ータの読み出し書き込みを行うことが可能になる。

【００６９】上記の例で示した３値記憶のＥＥＰＲＯＭ
では、読み出しでは「“０”か、又は“１”及び“２”
の一方か」を判定する第１読み出しサイクルと「“２”
か、又は“１”及び“０”の一方か」を判定する第２読
み出しサイクルの２つの基本サイクルが必要であり、ベ
リファイ読み出しサイクルでも反転サイクルとベリファ
イサイクルの２つの基本サイクルを必要とする。これに
対し本発明は、いずれも単一のサイクル動作でこれらを
実行することができるので、短時間でデータの読み出し
書き込みを行うことが可能になる。

【００７０】

【実施例】図面参照して本発明の実施例を説明する。

【００７１】本発明の実施例を説明する前に、本発明の
基本になる多値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメ
モリセルアレイについて説明する。以下の説明において
は、それぞれ３値記憶及び４値記憶のＮＡＮＤセル型Ｅ
ＥＰＲＯＭのメモリセルアレイについて説明する。

【００７２】図１は、３値記憶のＮＡＮＤセル型ＥＥＰ
ＲＯＭのメモリセルアレイ１を示す。メモリセルアレイ
１はｐウェル上又はｐ基板上（図示しない）に形成さ
れ、ビット線ＢＬに接続される選択トランジスタＳ1
と、共通ソース線ＶＳに接続される選択トランジスタＳ
2 との間に、８つのメモリセルＭ1 〜Ｍ8 が直列接続さ
れて１つのＮＡＮＤセルを構成する。各選択トランジス
タＳ1 、Ｓ2 は、選択ゲートＳＧ1 、ＳＧ2 を有する。
各メモリセルＭ1 〜Ｍ8 は、積層形成された浮遊ゲート
（電荷蓄積層）と制御ゲートＣＧ1 〜ＣＧ8 を有し、浮
遊ゲートに蓄えられる電荷の量で情報を記憶する。この
蓄えられた電荷の量は、メモリセルのしきい値として読
み出すことができる。

【００７３】各メモリセルＭ1 〜Ｍ8 からの情報の読み
出しは、図２に示されるようにして行われる。以下、制
御ゲートＣＧ2 を有するメモリセルＭ2 が選択されてい
るとして説明する。

【００７４】図２（ａ）に見られるような電圧が各部に
印加され、ビット線ＢＬは前もって０Ｖにセットした後
フローティングになる。ビット線ＢＬは、共通ソース線
ＶＳからＮＡＮＤセルを通して充電される。この充電さ
れたビット線ＢＬの電位が選択されたメモリセルＭ2 の
しきい値によって決まるように、各選択ゲートＳＧ1、
ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 の電圧が制御され
る。ビット線ＢＬには、制御ゲートＣＧ2 の電圧からセ
ルのしきい値を減じた電圧が現れる。

【００７５】図２（ａ）に示す例では、選択ゲートＳＧ
1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 を６Ｖ
に、選択された制御ゲートＣＧ2 を２Ｖに、共通ソース
線ＶＳを６Ｖにする。各部の電圧波形を図２（ｂ）に示
す。また、セルのしきい値は、“０”書き込みセルが−
２．５Ｖ〜−１．５Ｖ、“１”書き込みセルが−０．５
Ｖ〜０．５Ｖ、“２”書き込みセルが１．５Ｖ〜２．５
Ｖとする。この条件で読み出しを行うと、ビット線には
“０”セルの場合には３．５Ｖ〜４．５Ｖ、“１”セル
の場合は１．５Ｖ〜２．５Ｖ、“２”セルの場合は０Ｖ
〜０．５Ｖの電圧が出力される。この様子を図３に示
す。

【００７６】４値記憶のＮＡＮＤセル型ＥＥＰＲＯＭの
メモリセルアレイ１の構成は、図１に示す３値の場合と
同様であるので、図示及び詳細な説明を省略する。

【００７７】情報の読み出しも図２（ｂ）に示す３値の
場合と同様に行われるが、この場合には、３値の場合と
異なり選択された制御ゲートＣＧ2 を、例えば４Ｖとす
る。そして、セルのしきい値は、“０”書き込みセルが
−２．５Ｖ〜−１．５Ｖ、“１”書き込みセルが−０．
５Ｖ〜０．５Ｖ、“２”書き込みセルが１．５Ｖ〜２．
５Ｖ、“３”書き込みセルが３．５Ｖ〜４．５Ｖとす
る。この条件で読み出しを行うと、ビット線には“０”
セルの場合には５．５Ｖ〜６Ｖ、“１”セルの場合は
３．５Ｖ〜４．５Ｖ、“２”セルの場合は１．５Ｖ〜
２．５Ｖ、“３”セルの場合は０Ｖ〜０．５Ｖの電圧が
出力される。この様子を図４に示す。

【００７８】以下、本発明の実施例を図面を参照して説
明する。

【００７９】図５は、本実施例の第１実施例に係わる３
値記憶のＮＡＮＤセル型ＥＥＰＲＯＭの基本構成を示す
ブロック図である。図５では、１本のビット線に関する
構造のみを示しているが、実際には各ビット線毎に同様
の構成が設けられている。

【００８０】電気的書き替えが可能な３値を記憶するメ
モリセル３０は複数個直列接続され、図１及び図２に示
すようなＮＡＮＤセルを構成している。

【００８１】ビット線３１はＮＡＮＤセルの複数個にそ
れぞれ接続され、前記メモリセルとデータの授受を行
う。

【００８２】第１センスアンプ３２1 、第２センスアン
プ３２2 は、ビット線３１の電位をセンス・増幅する。

【００８３】第１データラッチ３３1 、第２データラッ
チ３３2 はメモリセル３０に書き込むデータを保持す
る。

【００８４】第１ベリファイ手段３４1 、第２ベリファ
イ手段３４2 はメモリセル３０にデータの書き込みが正
しく行われたか否かをチェックする。

【００８５】第１スイッチ３５1 は第１センスアンプ３
２1 、第１データラッチ３３1 及び第１ベリファイ手段
３４1 とビット線３１との接続を制御する。

【００８６】第２スイッチ３５2 は第２センスアンプ３
２2 、第２データラッチ３３2 及び第２ベリファイ手段
３４2 とビット線３１との接続を制御する。

【００８７】更に、書き込み制御手段４０は第１、第２
データラッチ３３1 、３３2 の内容に従ってビット線３
１に電位を設定する。

【００８８】上記の構成において、第１、第２スイッチ
３５1 、３５2 を導通状態にしてメモリセル３０からビ
ット線３１にデータを取り出した後、第１、第２スイッ
チ３５1 、３５2 を解放状態にし、第１、第２センスア
ンプ３２1 、３２2 をほぼ同時に作動してデータセンス
・増幅する。更に、第１ベリファイ手段３４1 、第２ベ
リファイ手段３４2 もほぼ同時に作動して書き込みデー
タのベリファイを行う。

【００８９】第１実施例装置の構成をより具体的に説明
する。

【００９０】図６は、第１実施例に係わる３値記憶のＮ
ＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ１とビッ
ト線制御回路２を示す図である。

【００９１】ＮＡＮＤセルの一端はビット線ＢＬに接続
され、他端は共通ソース線ＶＳと接続される。選択ゲー
トＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 は、複数
個のＮＡＮＤセルで共有され、１本の制御ゲートを共有
するメモリセルＭはページを構成する。メモリセルはそ
のしきい値Ｖt で、“０”、“１”、“２”データを記
憶することは図３と同様である。また、メモリセルアレ
イ１はｐウェル上に形成されている。

【００９２】ｎチャネルＭＯＳトランジスタＱn21 〜Ｑ
n23 とｐチャネルＭＯＳトランジスタＱp21 〜Ｑp23 で
構成されるフリップフロップＦＦ11と、ｎチャネルＭＯ
ＳトランジスタＱn24 〜Ｑn26 とｐチャネルＭＯＳトラ
ンジスタＱp24 〜Ｑp26 で構成されるフリップフロップ
ＦＦ12とは、書き込み／読み出しデータをラッチする。
また、フリップフロップＦＦ11及びＦＦ12はセンスアン
プとしても動作する。フリップフロップＦＦ11は、
「“０”書き込みをするか、又は“１”書き込み及び
“２”書き込みのいずれか一方の書き込みをするか」、
を書き込みデータ情報としてラッチし、メモリセルが
「“０”の情報を保持しているか、又は“１”の情報及
び“２”の情報のいずれか一方の情報を保持している
か」、を読み出しデータ情報としてラッチする。フリッ
プフロップＦＦ12は、「“１”書き込みをするか、又は
“２”書き込みをするか」、を書き込みデータ情報とし
てラッチし、メモリセルが「“２”の情報を保持してい
るか、又は“０”の情報及び“１”の情報のいずれか一
方の情報を保持しているか」、を読み出しデータ情報と
してラッチする。

【００９３】ｎチャネルＭＯＳトランジスタＱn27 〜Ｑ
n30 は、信号Ｒが“Ｈ”になるとフリップフロップＦＦ
11とノードＶＮ1 及び／ＶＮ1 、ＦＦ12とノードＶＮ2
及び／ＶＮ2 とをそれぞれ接続する。ｎチャネルＭＯＳ
トランジスタＱn31 とＱn33は、信号ＬＴによりノード
／ＶＮ1 を参照電圧ＶＲＦ１に、ノード／ＶＮ2 を参照
電圧ＶＲＦ２にそれぞれ接続する。ｎチャネルＭＯＳト
ランジスタＱn32 とＱn34 は信号ＬＴによりノードＶＮ
1 とＶＮ2 をＢＬに接続する。ｎチャネルＭＯＳトラン
ジスタＱn35 、Ｑn36 はベリファイ読み出し時にＦＦ12
にラッチされているデータに応じてＦＦ11の参照電圧を
ＶＲＦ２に変更する。ｎチャネルＭＯＳトランジスタＱ
n37 〜Ｑn40 はベリファイ時にノードＶＮ1 とＶＮ2 を
それぞれＦＦ11、ＦＦ12にラッチされているデータに応
じてリセットする。

【００９４】ｎチャネルＭＯＳトランジスタＱn41 〜Ｑ
n44 、ｐチャネルＭＯＳトランジスタＱp27 、Ｑp28 は
書き込み時に、フリップフロップＦＦ11、ＦＦ12にラッ
チされているデータに応じて、電圧ＶPH、ＶPM、ＶPLを
選択的にビット線ＢＬに転送する。ｎチャネルＭＯＳト
ランジスタＱn45 は信号ＲＳＴが“Ｈ”になることによ
り、ビット線ＢＬを０Ｖにリセットする。ｎチャネルＭ
ＯＳトランジスタＱn46 〜Ｑn49 は、信号ＣＳＬが
“Ｈ”になることにより、フリップフロップＦＦ11とＦ
Ｆ12をデータ入出力線ＩＯ1 、／ＩＯ1 とＩＯ2 、／Ｉ
Ｏ2 とにそれぞれ接続する。

【００９５】上記のように構成されたＥＥＰＲＯＭの動
作を図７〜図９を参照して説明する。図７は読み出し動
作のタイミング、図８は書き込み動作のタイミング、図
９はベリファイ読み出し動作のタイミングを示す図であ
る。以下の説明では、いずれも制御ゲートＣＧ2 が選択
された場合を示す。

【００９６】読み出し動作を図７を参照して説明する。

【００９７】読み出しに先立ってビット線制御回路２全
体がリセットされる。信号／ＳＡＰが“Ｈ”、ＳＡＮが
“Ｌ”となり、フリップフロップＦＦ11、ＦＦ12が非活
性化される。続いて、信号ＲＳＴが“Ｈ”になることに
よりビット線ＢＬは０Ｖにリセットされる。この時、信
号ＬＴとＲも“Ｈ”でノードＶＬ1 、ＶＮ1 、ＶＬ2、
ＶＮ2 がビット線と接続されており、これらのノードも
０Ｖになる。一方、ノード／ＶＬ1 、／ＶＮ1 は参照電
圧ＶＲＦ１（読み出しの時は例えば３Ｖ）に接続され、
３Ｖに充電される。同様に、ノード／ＶＬ2 、／ＶＮ2
は参照電圧ＶＲＦ２（読み出しの時は例えば１Ｖ）に接
続され、１Ｖに充電される。

【００９８】次に、共通ソース線ＶＳが６Ｖになる。続
いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、
ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択され
た制御ゲートＣＧ2 が２Ｖになる。選択されたメモリセ
ルのデータに応じて、ビット線ＢＬが充電される。

【００９９】ビット線ＢＬの充電が終了すると、共通ソ
ース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いて信号ＬＴが
“Ｌ”になることによりセルのデータに従ったビット線
ＢＬの電位がノードＶＮ1 、ＶＮ2 に取り込まれる。

【０１００】この後、フリップフロップ活性化信号／Ｓ
ＡＰ、ＳＡＮがそれぞれ“Ｌ”、“Ｈ”になることによ
り、フリップフロップＦＦ11、ＦＦ12は活性化され、ビ
ット線ＢＬの電位がセンスされる。セルのデータが
“０”の場合にはビット線ＢＬの電位は３．５Ｖ〜４．
５Ｖであるので、ＶＬ1 ＝“Ｈ”、／ＶＬ1 ＝“Ｌ”、
ＶＬ2 ＝“Ｈ”、／ＶＬ2 ＝“Ｌ”がフリップフロップ
ＦＦ11、ＦＦ12でセンス、ラッチされる。

【０１０１】データが“１”の場合はビット線ＢＬの電
位は１．５Ｖ〜２．５Ｖで、ＶＬ1＝“Ｌ”、／ＶＬ1
＝“Ｈ”、ＶＬ2 ＝“Ｈ”、／ＶＬ2 ＝“Ｌ”のデータ
がフリップフロップＦＦ11、ＦＦ12でセンス、ラッチさ
れる。データが“２”の場合は０Ｖ〜０．５Ｖの電圧が
ビット線ＢＬに出力され、ＶＬ1 ＝“Ｌ”、／ＶＬ1＝
“Ｈ”、ＶＬ2 ＝“Ｌ”、／ＶＬ2 ＝“Ｈ”のデータが
フリップフロップＦＦ11、ＦＦ12でセンス、ラッチされ
る。

【０１０２】上記のようにしてフリップフロップＦＦ1
1、ＦＦ12にラッチされたデータを信号ＣＳＬを“Ｈ”
にしてデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／Ｉ
Ｏ2 に送出することにより読み出しが行われる。

【０１０３】上記のように、本発明によれば、単一の読
み出しサイクルによって、メモリセルに書き込まれた３
値のデータを読み出すことができる。

【０１０４】書き込み動作を図８を参照して説明する。

【０１０５】データ書き込みに先立ってメモリセルのデ
ータは消去され、メモリセルのしきい値Ｖt は−１．５
Ｖ以下になる。消去はｐウェル、共通ソース線ＶＳ、選
択ゲートＳＧ1 、ＳＧ2 を２０Ｖに、制御ゲートＣＧ1
〜ＣＧ8 を０Ｖとして電荷蓄積層から電子を放出するこ
とにより行われる。

【０１０６】書き込みデータdata11、data12がそれぞれ
データ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／ＩＯ2 か
ら入力されフリップフロップＦＦ11、ＦＦ12にラッチさ
れる。data11は「“０”書き込みか、又は“１”書き込
み及び“２”書き込みの一方か」を制御するためのデー
タである。“０”書き込みの場合はノードＶＬ1 は
“Ｌ”、“１”書き込み及び“２”書き込みの一方の場
合はノードＶＬ1 は“Ｈ”である。data12は「“１”書
き込みか、“２”書き込みか」を制御するためのデータ
である。“１”書き込みの場合はノードＶＬ2 は
“Ｌ”、“２”書き込みの場合はノードＶＬ2 は“Ｈ”
である。

【０１０７】信号ＲＳＴが“Ｈ”になってｎチャネルＭ
ＯＳトランジスタＱn45 が導通しビット線ＢＬが０Ｖに
リセットされる。この時、信号ＬＴ、Ｒは“Ｌ”でフリ
ップフロップＦＦ11、ＦＦ12とビット線ＢＬ、参照電圧
ＶＲＦ１、ＶＲＦ２は分離されている。次に、信号Ｗが
“Ｈ”になる。

【０１０８】“０”書き込みの場合は、フリップフロッ
プＦＦ11にノードＶＬ1 が“Ｌ”のデータがラッチされ
ているため、ｐチャネルＭＯＳトランジスタＱp27 、Ｑ
p28が導通しビット線ＢＬは電圧ＶPHによりＶccに充電
される。“１”書き込みの場合は、ノードＶＬ1 が
“Ｈ”、フリップフロップＦＦ12のノード／ＶＬ2 に
“Ｈ”のデータがラッチされているため、ｎチャネルＭ
ＯＳトランジスタＱn41 、Ｑn43 、Ｑn44 が導通しビッ
ト線ＢＬには電圧ＶPMにより１Ｖが印加される。“２”
書き込みの場合は、ＶＬ2 が“Ｈ”であるので、ｎチャ
ネルＭＯＳトランジスタＱｎ42 ,Ｑn43 、Ｑn44 が導通
しビット線ＢＬは電圧ＶPLにより０Ｖになる。この時、
選択ゲートＳＧ1 がＶcc、制御ゲートＣＧ1 〜ＣＧ8 が
Ｖccになる。選択ゲートＳＧ2 は書き込み動作中０Ｖで
ある。

【０１０９】続いて、選択ゲートＳＧ1 、制御ゲートＣ
Ｇ1 〜ＣＧ8 が１０Ｖ、電圧ＶPHが８Ｖになる。この
時、“０”書き込みであればビット線ＢＬは８Ｖに充電
される。この後、選択された制御ゲートＣＧ2 が２０Ｖ
になる。

【０１１０】“１”書き込み及び“２”書き込みの一方
の場合は、ビット線ＢＬと制御ゲートＣＧ2 の電位差に
よって電子がメモリセルの電荷蓄積層に注入され、メモ
リセルのしきい値は上昇する。“１”書き込みの場合
は、“２”書き込みに比較してメモリセルの電荷蓄積層
に注入すべき電荷量を少なくしなければならないので、
ビット線ＢＬを１Ｖにして制御ゲートＣＧ2 との電位差
を１９Ｖに緩和している。“０”書き込み時は、ビット
線電圧（＝８Ｖ）によって電子の注入が抑制されメモリ
セルのしきい値は変わらない。

【０１１１】書き込み動作の終了時は、まず選択ゲート
ＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8を０Ｖとし、“０”
書き込み時のビット線ＢＬの電圧（＝８Ｖ）は遅れて０
Ｖにリセットされる。この順序が反転すると一時的に
“２”書き込み動作の状態ができて、“０”書き込み時
に間違ったデータを書いてしまう。

【０１１２】書き込み動作後にベリファイ読み出しを行
う。ベリファイ読み出しを図９を参照して説明する。

【０１１３】ベリファイ読み出しは、メモリセルの書き
込み状態を確認し、全てのセルに充分な書き込みがされ
ていれば書き込み動作を終了し、書き込み不足のメモリ
セルがあれば不足のセルにのみ追加書き込みを行うため
のデータを作る。フリップフロップＦＦ11、ＦＦ12にda
ta11、data12をラッチしたままセルの読み出しを行い、
data11、data12とビット線ＢＬ上のデータから次に書き
込むデータである新しいdata11、data12を作成しフリッ
プフロップＦＦ11、ＦＦ12にラッチする。

【０１１４】ベリファイ読み出しに先立って信号ＲＳ
Ｔ、ＬＴが“Ｈ”になることによりビット線ＢＬとノー
ドＶＮ1 、ＶＮ2 は０Ｖにリセットされる。ノード／Ｖ
Ｎ1 は参照電圧ＶＲＦ１に、／ＶＮ2 はＶＲＦ２に接続
される。ＶＲＦ１、ＶＲＦ２の電圧は、読み出し時の３
Ｖ、１Ｖに対応して、それぞれ２．５Ｖ、０．５Ｖのよ
うに、０．５Ｖの書き込みしきい値マージンを確保する
ために低く設定する。この時、信号Ｒは“Ｌ”で、ビッ
ト線ＢＬはノードＶＬ1 、ＶＬ2 から切り離されてい
る。同様に参照電圧ＶＦＲ１、ＶＦＲ２も／ＶＬ1 、／
ＶＬ2 から切り離されており、フリップフロップＦＦ1
1、ＦＦ12はdata11、data12をラッチするよう活性化さ
れたままである。

【０１１５】次に、共通ソース線ＶＳが６Ｖになる。続
いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、
ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択され
た制御ゲートＣＧ2 が２Ｖになる。選択されたメモリセ
ルのデータに応じて、ビット線ＢＬが所定の電圧に充電
される。

【０１１６】０．５Ｖの書き込みしきい値マージンを確
保するために、参照電圧ＶＲＦ１、ＶＲＦ２を読み出し
時に比べ０．５Ｖ低く設定したが、ＶＲＦ１、ＶＲＦ２
を読み出し時と同様３Ｖ、１Ｖとして、代わりに選択さ
れた制御ゲートＣＧ2 の電圧を２．５Ｖと高くしても同
様の効果が得られる。

【０１１７】ビット線ＢＬの充電が終了すると、共通ソ
ース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いてＬＴが
“Ｌ”になることによりセルのデータに従ったビット線
ＢＬの電位がノードＶＮ1 、ＶＮ2 に取り込まれる。

【０１１８】その後、信号ＶＥが“Ｈ”となり、ノード
ＶＮ1 、ＶＮ2 の電位がＦＦ11、ＦＦ12にラッチされた
データによりモディファイされる。その後に、ＦＦ11、
ＦＦ12は非活性化されリセットされる。続いて信号Ｒが
“Ｈ”となり、ノードＶＮ1、／ＶＮ1 、ＶＮ2 、／Ｖ
Ｎ2 の電位がそれぞれノードＶＬ1 、／ＶＬ1 、ＶＬ2
、／ＶＬ2 に転送され、フリップフロップＦＦ11、Ｆ
Ｆ12が再び活性化され新たなデータがセンス、ラッチさ
れる。

【０１１９】“０”データ書き込み後のベリファイ読み
出し動作では、ノード／ＶＬ1 が“Ｈ”でｎチャネルＭ
ＯＳトランジスタＱn38 がＯＮであるので、メモリセル
の状態、つまりビット線ＢＬの電位によらず、信号ＶＥ
が“Ｈ”になってｎチャネルＭＯＳトランジスタＱn37
が導通するとノードＶＮ1 は０Ｖになる。従って、フリ
ップフロップＦＦ11がリセットされた後に活性化される
と、ノードＶＬ1 が“Ｌ”になるようにフリップフロッ
プＦＦ11によってセンスされ、再書き込みデータ“０”
がdata11としてラッチされる。

【０１２０】“１”データ書き込み後のベリファイ読み
出し動作では、ノード／ＶＬ1 が“Ｌ”であるので、ｎ
チャネルＭＯＳトランジスタＱn38 はＯＦＦで、信号Ｖ
Ｅが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn3
7 が導通してもノードＶＮ1の電位は変化しない。従っ
て、メモリセルが“１”書き込み状態に達していない場
合には、ノードＶＮ1 は２．５Ｖ以上で、フリップフロ
ップＦＦ11がリセットされた後に活性化されるとノード
ＶＬ1 が“Ｈ”になるようにフリップフロップＦＦ11に
よってセンス、ラッチされる。メモリセルが“１”書き
込み状態に達している場合には、ノードＶＮ1 は２．５
Ｖ以下で、ノードＶＬ1 が“Ｌ”になるようにフリップ
フロップＦＦ11によってセンス、ラッチされる。

【０１２１】一方、ノード／ＶＬ2 が“Ｈ”でｎチャネ
ルＭＯＳトランジスタＱn40 がＯＮであるので、ビット
線ＢＬの電位によらず、信号ＶＥが“Ｈ”になってｎチ
ャネルＭＯＳトランジスタＱn39 が導通するとノードＶ
Ｎ2 は０Ｖになる。従って、フリップフロップＦＦ12が
リセットされた後に活性化されると、ノードＶＬ2 が
“Ｌ”になるようにフリップフロップＦＦ12によってセ
ンスされる。

【０１２２】上記のようにして、メモリセルが“１”書
き込み状態に達していない場合には、再書き込みデータ
“１”がdata11、data12としてラッチされ、セルが
“１”書き込み状態に達している場合には、再書き込み
データ“０”がラッチされ、再書き込みではしきい値は
変わらない。

【０１２３】“２”データ書き込み後のベリファイ読み
出し動作では、ノード／ＶＬ1 が“Ｌ”であるので、ｎ
チャネルＭＯＳトランジスタＱn38 はＯＦＦで、信号Ｖ
Ｅが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn3
7 が導通してもノードＶＮ1の電位は変化しない。ま
た、ノードＶＬ2 が“Ｈ”でｎチャネルＭＯＳトランジ
スタＱn36 がＯＮであるので、信号ＶＥが“Ｈ”になっ
てｎチャネルＭＯＳトランジスタＱn35 が導通するとノ
ード／ＶＮ1 は参照電圧ＶＲＦ２と接続されてノード／
ＶＮ2 と同様に０．５Ｖになる。従って、メモリセルが
“２”書き込み状態に達していない場合には、ノードＶ
Ｎ1 は０．５Ｖ以上で、ノードＶＬ1 が“Ｈ”になるよ
うにフリップフロップＦＦ11センスされる。メモリセル
が“２”書き込み状態に達している場合には、ノードＶ
Ｎ1 は０．５Ｖ以下で、ノードＶＬ1 が“Ｌ”になるよ
うにフリップフロップＦＦ11によってセンスされる。

【０１２４】また、ノード／ＶＬ2 が“Ｌ”であるので
ｎチャネルＭＯＳトランジスタＱn40 はＯＦＦで、信号
ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱ
n39が導通してもノードＶＮ2 の電位は変化しない。従
って、メモリセルが“２”書き込み状態に達していない
場合には、ノードＶＮ2 は０．５Ｖ以上で、ノードＶＬ
2 が“Ｈ”になるようにフリップフロップＦＦ12によっ
てセンスされる。メモリセルが“２”書き込み状態に達
している場合には、ノードＶＮ2 は０．５Ｖ以下で、ノ
ードＶＬ2 が“Ｌ”になるようにフリップフロップＦＦ
12によってセンスされる。

【０１２５】上記のようにして、メモリセルが“２”書
き込み状態に達していない場合には、再書き込みデータ
“２”がdata11、data12としてラッチされ、セルが
“２”書き込み状態に達している場合には、再書き込み
データ“０”がラッチされて、再書き込みではしきい値
は変わらない。

【０１２６】このベリファイ読み出し動作によって、書
き込みデータとメモリセルの書き込み状態から再書き込
みデータが表１のように設定される。表１から分かるよ
うに、“１”書き込み状態になるべきにも拘らず“１”
書き込み不足のメモリセルのみ再度“１”書き込みが行
われ、“２”書き込み状態になるべきにも拘らず“２”
書き込み不足のメモリセルにのみ再度“２”書き込みが
行われる。

【０１２７】上記のように書き込み動作とベリファイ読
み出し動作を繰り返し行うことによって、個々のメモリ
セルに対して、書き込み時間が最適化されてデータ書き
込みが行われる。

【０１２８】図１０及び図１１は、本発明の第２実施例
に係わる３値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモ
リセルアレイ１とビット線制御回路２−１及び２−２を
示す図である。

【０１２９】第１実施例において、３値記憶するＥＥＰ
ＲＯＭメモリセルへのデータの書き込み、ベリファイ読
み出し、読み出し、消去がそれぞれ単一のサイクルでで
きることは上記の通りである。しかし、第１実施例では
ビット線制御回路２の規模が大きく、ビット線のピッチ
を考えたときにＳｉ基板上に効率よくレイアウトするこ
とが難しい場合がある。図１０及び図１１に示す第２実
施例は、ビット線制御回路２を２つの部分（ビット線制
御回路２−１及び２−２）に分けて、ビット線の両端に
分離して配置することが可能で、レイアウトの困難さを
軽減できる特徴を更に有する。

【０１３０】ＮＡＮＤセルの一端はビット線ＢＬに接続
され、他端は共通ソース線ＶＳと接続される。選択ゲー
トＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 は、複数
個のＮＡＮＤセルで共有され、１本の制御ゲートを共有
するメモリセルＭはページを構成する。メモリセルはそ
のしきい値Ｖt で、“０”、“１”、“２”データを記
憶することは図３及び図６と同様である。また、メモリ
セルアレイ１はｐウェル上に形成されている。

【０１３１】ｎチャネルＭＯＳトランジスタＱn51 〜Ｑ
n53 とｐチャネルＭＯＳトランジスタＱp51 〜Ｑp53 で
構成されるフリップフロップＦＦ21と、ｎチャネルＭＯ
ＳトランジスタＱn54 〜Ｑn56 とｐチャネルＭＯＳトラ
ンジスタＱp54 〜Ｑp56 で構成されるフリップフロップ
ＦＦ22は、書き込み／読み出しデータをラッチする。ま
た、フリップフロップＦＦ21、ＦＦ22はセンスアンプと
しても動作する。

【０１３２】フリップフロップＦＦ21は、「“０”書き
込み及び“２”書き込みの一方をするか、又は“１”書
き込みをするか」、を書き込みデータ情報としてラッチ
し、メモリセルが「“０”の情報を保持しているか、又
は“１”の情報及び“２”の情報の一方の情報を保持し
ているか」、を読み出しデータ情報としてラッチする。
フリップフロップＦＦ22は、「“１”書き込みをする
か、又は“２”書き込みをするか」、を書き込みデータ
情報としてラッチし、メモリセルが「“２”の情報を保
持しているか、又は“０”の情報及び“１”の情報の一
方の情報を保持しているか」、を読み出しデータ情報と
してラッチする。

【０１３３】ｎチャネルＭＯＳトランジスタＱn57 〜Ｑ
n60 は、信号Ｒが“Ｈ”になるとＦＦ21とノードＶＮ3
、／ＶＮ3 、ＦＦ22とノードＶＮ4 、／ＶＮ4 をそれ
ぞれ接続する。ｎチャネルＭＯＳトランジスタＱn61 と
Ｑn63 は、信号ＬＴによりノード／ＶＮ3 を参照電圧Ｖ
ＲＦ１、ノード／ＶＮ4 を参照電圧ＶＲＦ２にそれぞれ
接続する。ｎチャネルＭＯＳトランジスタＱn62 とＱn6
4 は信号ＬＴによりノードＶＮ3 とＶＮ4 をＢＬに接続
する。ｎチャネルＭＯＳトランジスタＱn65 〜Ｑn68 は
ベリファイ時にノードＶＮ3 とＶＮ4 をそれぞれフリッ
プフロップＦＦ21、ＦＦ22にラッチされているデータに
応じてリセットする。

【０１３４】ｎチャネルＭＯＳトランジスタＱn69 〜Ｑ
n74 、ｐチャネルＭＯＳトランジスタＱp57 〜Ｑp59 、
及びインバータＩＮＶは、書き込み時に、フリップフロ
ップＦＦ21、ＦＦ22にラッチされているデータに応じ
て、電圧ＶPH、ＶPM、ＶPLを選択的にビット線ＢＬに転
送する。ｎチャネルＭＯＳトランジスタＱn75 は信号Ｒ
ＳＴが“Ｈ”になることによりビット線ＢＬを０Ｖにリ
セットする。ｎチャネルＭＯＳトランジスタＱn76 〜Ｑ
n79 は、信号ＣＳＬが“Ｈ”になることにより、フリッ
プフロップＦＦ21をデータ入出力線ＩＯ1 、／ＩＯ1
に、フリップフロップＦＦ22をデータ入出力線ＩＯ2 、
／ＩＯ2 に接続する。

【０１３５】上記のように構成されたＥＥＰＲＯＭの動
作を図１２〜図１４を参照して説明する。図１２は読み
出し動作のタイミング、図１３は書き込み動作のタイミ
ング、図１４はベリファイ読み出し動作のタイミングを
示す。以下の説明では、いずれも制御ゲートＣＧ2 が選
択された場合を示す。

【０１３６】読み出し動作を図１２を参照して説明す
る。

【０１３７】読み出しに先立ってビット線制御回路２全
体がリセットされる。信号／ＳＡＰが“Ｈ”、ＳＡＮが
“Ｌ”となり、フリップフロップＦＦ21、ＦＦ22が非活
性化される。続いて、信号ＲＳＴが“Ｈ”になることに
より、ビット線ＢＬは０Ｖにリセットされる。この時、
信号ＬＴとＲも“Ｈ”でノードＶＬ3 、ＶＮ3 、ＶＬ4
、ＶＮ4 がビット線と接続されておりこれらのノード
も０Ｖになる。一方、ノード／ＶＬ3 、／ＶＮ3 は参照
電圧ＶＲＦ１（読み出しの時は例えば３Ｖ）に接続さ
れ、３Ｖに充電される。同様に、ノード／ＶＬ4 、／Ｖ
Ｎ4 は参照電圧ＶＲＦ２（読み出しの時は例えば１Ｖ）
に接続され、１Ｖに充電される。

【０１３８】次に、共通ソース線ＶＳが６Ｖになる。続
いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、
ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択され
た制御ゲートＣＧ2 は２Ｖになる。選択されたメモリセ
ルのデータに応じて、ビット線ＢＬが所定の電位に充電
される。

【０１３９】ビット線ＢＬの充電が終了すると、共通ソ
ース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いてＬＴが
“Ｌ”になることによりセルのデータに応じたビット線
ＢＬの電位がノードＶＮ3 、ＶＮ4 に取り込まれる。

【０１４０】この後、フリップフロップ活性化信号／Ｓ
ＡＰ、ＳＡＮがそれぞれ“Ｌ”、“Ｈ”になることによ
り、フリップフロップＦＦ21、ＦＦ22は活性化され、ビ
ット線ＢＬの電位がセンスされる。セルのデータが
“０”の場合にはビット線ＢＬの電位は３．５Ｖ〜４．
５Ｖであるので、ＶＬ3 ＝“Ｈ”、／ＶＬ3 ＝“Ｌ”、
ＶＬ4 ＝“Ｈ”、／ＶＬ4 ＝“Ｌ”になるように、フリ
ップフロップＦＦ21、ＦＦ22でセンス、ラッチされる。

【０１４１】データが“１”の場合はビット線ＢＬの電
位は１．５Ｖ〜２．５Ｖで、ＶＬ3＝“Ｌ”、／ＶＬ3
＝“Ｈ”、ＶＬ4 ＝“Ｈ”、／ＶＬ4 ＝“Ｌ”のデータ
がセンス、ラッチされる。データが“２”の場合は０Ｖ
〜０．５Ｖの電圧がビット線ＢＬに出力され、ＶＬ3 ＝
“Ｌ”、／ＶＬ3 ＝“Ｈ”、ＶＬ4 ＝“Ｌ”、／ＶＬ4
＝“Ｈ”のデータがセンス、ラッチされる。

【０１４２】上記のようにしてフリップフロップＦＦ2
1、ＦＦ22にラッチされたデータを信号ＣＳＬを“Ｈ”
にしてデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／Ｉ
Ｏ2 に送出することにより読み出しが行われる。

【０１４３】上記のように単一の読み出しサイクルによ
って、メモリセルに書き込まれた３値のデータを読み出
すことができる。

【０１４４】データ書き込みに先立ってメモリセルのデ
ータは消去され、メモリセルのしきい値Ｖt は−１．５
Ｖ以下である。消去はｐウェル、共通ソース線ＶＳ、選
択ゲートＳＧ1 、ＳＧ2 を２０Ｖに、制御ゲートＣＧ1
〜ＣＧ8 を０Ｖとして電荷蓄積層から電子を放出するこ
とにより行われる。

【０１４５】書き込み動作を図１３を参照して説明す
る。

【０１４６】まず、書き込みデータdata21、data22がそ
れぞれデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／Ｉ
Ｏ2 から入力され、フリップフロップＦＦ21、ＦＦ22に
ラッチされる。data21は「“０”書き込み及び“２”書
き込みの一方か、又は“１”書き込みか」を制御し、
“０”書き込み及び“２”書き込みの一方の場合はノー
ドＶＬ3 は“Ｌ”、“１”書き込みの場合はノードＶＬ
3 は“Ｈ”である。data22は「“０”書き込み及び
“１”書き込みの一方か、又は“２”書き込みか」を制
御し、“０”書き込み及び“１”書き込みの一方の場合
はノードＶＬ4 は“Ｌ”、“２”書き込みの場合はノー
ドＶＬ4 は“Ｈ”である。

【０１４７】書き込み動作では、まず信号ＲＳＴが
“Ｈ”になってｎチャネルＭＯＳトランジスタＱn75 が
導通しビット線ＢＬが０Ｖにリセットされる。この時、
信号ＬＴ、Ｒは“Ｌ”でフリップフロップＦＦ21、ＦＦ
22とビット線ＢＬ、参照電圧ＶＲＦ１、ＶＲＦ２は分離
されている。次に、信号Ｗ１が“Ｈ”になる。“０”又
は“２”書き込みの場合は、フリップフロップＦＦ21に
ノード／ＶＬ3 が“Ｈ”のデータがラッチされているた
め、ｎチャネルＭＯＳトランジスタＱn69 、Ｑn70が導
通しビット線ＢＬはＶccに充電される。“１”書き込み
の場合は、ビット線ＢＬは０Ｖのままである。インバー
タＩＮＶの出力は、ビット線がＶccになる“０”書き込
み及び“２”書き込みの一方の場合は“Ｌ”、ビット線
が０Ｖである“１”書き込みの場合は“Ｈ”になる。

【０１４８】信号Ｗ１が“Ｌ”となった後、信号Ｗ２が
“Ｈ”になる。“０”書き込みの場合は、インバータＩ
ＮＶの出力が“Ｌ”、ノードＶＬ4 が“Ｌ”であるの
で、ｐチャネルＭＯＳトランジスタＱp57 〜Ｑp59 が導
通し、ビット線ＢＬは電圧ＶPHによりＶccに保持され
る。“１”書き込みの場合は、インバータＩＮＶの出力
が“Ｈ”、フリップフロップＦＦ22にノード／ＶＬ4 が
“Ｈ”のデータがラッチされているため、ｎチャネルＭ
ＯＳトランジスタＱn71 、Ｑn72 、Ｑn74 が導通しビッ
ト線ＢＬには電圧ＶPMにより１Ｖが印加される。“２”
書き込みの場合は、ＶＬ4 が“Ｈ”であるので、ｎチャ
ネルＭＯＳトランジスタＱn73 、Ｑn74 が導通しビット
線ＢＬは電圧ＶPLにより０Ｖになる。この時、選択ゲー
トＳＧ1 がＶcc、制御ゲートＣＧ1 〜ＣＧ8 がＶccにな
る。選択ゲートＳＧ2 は書き込み動作中０Ｖである。

【０１４９】続いて、選択ゲートＳＧ1 、制御ゲートＣ
Ｇ1 〜ＣＧ8 が１０Ｖ、電圧ＶPHが８Ｖになる。この
時、“０”書き込みであればビット線ＢＬは８Ｖに充電
される。この後、選択された制御ゲートＣＧ2 が２０Ｖ
になる。

【０１５０】“１”書き込み及び“２”書き込みの一方
の場合は、ビット線ＢＬと制御ゲートＣＧ2 の電位差に
よって電子がメモリセルの電荷蓄積層に注入され、メモ
リセルのしきい値は上昇する。“１”書き込みの場合
は、“２”書き込みに比較してメモリセルの電荷蓄積層
に注入すべき電荷量を少なくしなければならないため、
ビット線ＢＬを１Ｖにして制御ゲートＣＧ2 との電位差
を１９Ｖに緩和している。“０”書き込み時は、ビット
線電圧（＝８Ｖ）によって電子の注入が抑制されメモリ
セルのしきい値は変わらない。

【０１５１】書き込み動作の終了時は、まず選択ゲート
ＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8を０Ｖとし、“０”
書き込み時のビット線ＢＬの電圧（＝８Ｖ）は遅れて０
Ｖにリセットされる。この順序が反転すると一時的に
“２”書き込み動作の状態ができて、“０”書き込み時
に間違ったデータを書いてしまう。

【０１５２】書き込み動作後にベリファイ読み出しを行
う。ベリファイ読み出しを図１４を参照して説明する。

【０１５３】ベリファイ読み出しは、メモリセルの書き
込み状態を確認し、全てのセルに充分な書き込みがされ
ていれば書き込み動作を終了し、書き込み不足のメモリ
セルがあれば不足のセルにのみ追加書き込みを行うため
のデータを作る。フリップフロップＦＦ21、ＦＦ22にda
ta21、data22をラッチしたままセルの読み出しを行い、
data21、data22とビット線ＢＬ上のデータから次に書き
込むデータである新しいdata21、data22を作成しフリッ
プフロップＦＦ21、ＦＦ22にラッチする。

【０１５４】ベリファイ読み出しに先立って信号ＲＳ
Ｔ、ＬＴが“Ｈ”になることによりビット線ＢＬとノー
ドＶＮ3 、ＶＮ4 は０Ｖにリセットされる。ノード／Ｖ
Ｎ3 は参照電圧ＶＲＦ１に、／ＶＮ4 は参照電圧ＶＲＦ
２に接続される。参照電圧ＶＲＦ１、ＶＲＦ２の電圧は
読み出し時の３Ｖ、１Ｖに対応して、それぞれ２．５
Ｖ、０．５Ｖのように、０．５Ｖの書き込みしきい値マ
ージンを確保するために低く設定する。この時、信号Ｒ
は“Ｌ”でビット線ＢＬはノードＶＬ3 、ＶＬ4 から切
り離されている。同様に参照電圧ＶＦＲ１、ＶＦＲ２も
／ＶＬ3 、／ＶＬ4から切り離されており、フリップフ
ロップＦＦ21、ＦＦ22は、data21、data22をラッチする
よう活性化されたままである。

【０１５５】次に、共通ソース線ＶＳが６Ｖになる。続
いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、
ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択され
た制御ゲートＣＧ2 は２Ｖになる。選択されたメモリセ
ルのデータに応じて、ビット線ＢＬが充電される。

【０１５６】０．５Ｖの書き込みしきい値マージンを確
保するために、参照電圧ＶＲＦ１、ＶＲＦ２を読み出し
時に比べ０．５Ｖ低く設定したが、参照電圧ＶＲＦ１、
ＶＲＦ２を読み出し時と同様３Ｖ、１Ｖとして、代わり
に選択された制御ゲートＣＧ2 の電圧を２．５Ｖと高く
しても同様の効果が得られる。

【０１５７】ビット線ＢＬの充電が終了すると、共通ソ
ース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いてＬＴが
“Ｌ”になることによりセルのデータに従ったビット線
ＢＬの電位がノードＶＮ3 、ＶＮ4 に取り込まれる。

【０１５８】その後、信号ＶＥが“Ｈ”となり、ノード
ＶＮ3 、ＶＮ4 の電位がＦＦ21、ＦＦ22にラッチされた
データによりモディファイされる。その後に、ＦＦ21、
ＦＦ22は非活性化されリセットされる。続いて信号Ｒが
“Ｈ”となり、ノードＶＮ3、／ＶＮ3 、ＶＮ4 、／Ｖ
Ｎ4 の電位がそれぞれノードＶＬ3 、／ＶＬ3 、ＶＬ4
、／ＶＬ4 に転送され、フリップフロップＦＦ21、Ｆ
Ｆ22が再び活性化され新たなデータがセンス、ラッチさ
れる。

【０１５９】“０”データ書き込み後のベリファイ読み
出し動作では、ノード／ＶＬ3 が“Ｈ”でｎチャネルＭ
ＯＳトランジスタＱn66 がＯＮであるので、メモリセル
の状態、つまりビット線ＢＬの電位によらず、信号ＶＥ
が“Ｈ”になってｎチャネルＭＯＳトランジスタＱn65
が導通するとノードＶＮ3 は０Ｖになる。従って、フリ
ップフロップＦＦ21がリセットされた後に活性化される
と、ノードＶＬ3 が“Ｌ”になるようにフリップフロッ
プＦＦ21によってセンスされる。

【０１６０】また、ノード／ＶＬ4 が“Ｈ”でｎチャネ
ルＭＯＳトランジスタＱn68 がＯＮであるので、ビット
線ＢＬの電位によらず、信号ＶＥが“Ｈ”になって、ｎ
チャネルＭＯＳトランジスタＱn67 が導通するとノード
ＶＮ4 は０Ｖになる。従って、フリップフロップＦＦ22
がリセットされた後に活性化されると、ノードＶＬ4が
“Ｌ”になるようにフリップフロップＦＦ22によってセ
ンスされる。上記のようにして、再書き込みデータ
“０”がdata21、data22としてラッチされる。

【０１６１】“１”データ書き込み後のベリファイ読み
出し動作では、ノード／ＶＬ3 が“Ｌ”であるので、ｎ
チャネルＭＯＳトランジスタＱn66 はＯＦＦで、信号Ｖ
Ｅが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn6
5 が導通してもノードＶＮ3の電位は変化しない。従っ
て、メモリセルが“１”書き込み状態に達していない場
合には、ノードＶＮ3 は２．５Ｖ以上で、フリップフロ
ップＦＦ21がリセットされた後に活性化されるとノード
ＶＬ3 が“Ｈ”になるようにフリップフロップＦＦ21に
よってセンス、ラッチされる。メモリセルが“１”書き
込み状態に達している場合には、ノードＶＮ3 は２．５
Ｖ以下で、ノードＶＬ3 が“Ｌ”になるようにフリップ
フロップＦＦ21によってセンス、ラッチされる。

【０１６２】一方、ノード／ＶＬ4 が“Ｈ”でｎチャネ
ルＭＯＳトランジスタＱn68 がＯＮであるので、ビット
線ＢＬの電位によらず、信号ＶＥが“Ｈ”になってｎチ
ャネルＭＯＳトランジスタＱn67 が導通するとノードＶ
Ｎ4 は０Ｖになる。従って、フリップフロップＦＦ22が
リセットされた後に活性化されると、ノードＶＬ4 が
“Ｌ”になるようにフリップフロップＦＦ22によってセ
ンスされる。

【０１６３】上記のようにして、メモリセルが“１”書
き込み状態に達していない場合には、再書き込みデータ
“１”がdata21、data22としてラッチされ、セルが
“１”書き込み状態に達している場合には、再書き込み
データ“０”がラッチされ、再書き込みではしきい値は
変わらない。

【０１６４】“２”データ書き込み後のベリファイ読み
出し動作では、ノード／ＶＬ3 が“Ｈ”でｎチャネルＭ
ＯＳトランジスタＱn66 がＯＮであるので、ビット線Ｂ
Ｌの電位によらず、信号ＶＥが“Ｈ”になってｎチャネ
ルＭＯＳトランジスタＱn65が導通するとノードＶＮ3
は０Ｖになる。従って、フリップフロップＦＦ21がリセ
ットされた後に活性化されると、ノード／ＶＬ3 が
“Ｌ”になるようにフリップフロップＦＦ21によってセ
ンスされる。

【０１６５】一方、ノード／ＶＬ4 が“Ｌ”であるの
で、ｎチャネルＭＯＳトランジスタＱn68 はＯＦＦで、
信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジス
タＱn67 が導通してもノードＶＮ4 の電位は変化しな
い。従って、メモリセルが“２”書き込み状態に達して
いない場合には、ノードＶＮ4 は０．５Ｖ以上で、ノー
ドＶＬ4 が“Ｈ”になるようにフリップフロップＦＦ22
によってセンスされる。メモリセルが“２”書き込み状
態に達している場合には、ノードＶＮ4 は０．５Ｖ以下
で、ノードＶＬ4 が“Ｌ”になるようにフリップフロッ
プＦＦ22によってセンスされる。

【０１６６】上記のようにして、メモリセルが“２”書
き込み状態に達していない場合には、再書き込みデータ
“２”がdata21、data22としてラッチされ、セルが
“２”書き込み状態に達している場合には、再書き込み
データ“０”がラッチされ、再書き込みではしきい値は
変わらない。

【０１６７】上記のベリファイ読み出し動作によって、
“１”書き込み状態になるべきにも拘らず“１”書き込
み不足のメモリセルのみ再度“１”書き込みが行われ、
“２”書き込み状態になるべきにも拘らず“２”書き込
み不足のメモリセルにのみ再度“２”書き込みが行われ
る。

【０１６８】上記のように書き込み動作とベリファイ読
み出し動作を繰り返し行うことによって、個々のメモリ
セルに対して、書き込み時間が最適化されてデータ書き
込みが行われる。

【０１６９】３値のデータをメモリセルに書き込み、ベ
リファイ読み出しを行うには、ビット線制御回路内の２
つのフリップフロップにラッチされているデータの演算
が通常不可欠である。このためには、フリップフロップ
間で信号のやりとりが必要で、図６の実施例ではＦＦ11
のデータがｎチャネルＭＯＳトランジスタＱn43 に供給
され、フリップフロップＦＦ12のデータがｎチャネルＭ
ＯＳトランジスタＱn36 に供給されている。

【０１７０】しかし、図１０及び図１１の第２実施例の
ようにビット線の両端に２つのフリップフロップを分離
して配置した場合には、両者を結線することが実際上困
難である。そこで、図１０及び図１１では、書き込み時
にはビット線をデータをやりとりする配線として活用
し、フリップフロップＦＦ21のデータをビット線ＢＬを
介してｐチャネルＭＯＳトランジスタＱp57 、ｎチャネ
ルＭＯＳトランジスタＱn71 に供給している。ベリファ
イ読み出しの場合には、データの演算が不要になるよう
に“０”、“１”、”２”に対応するデータの組み合わ
せを工夫してある。このために２つのフリップフロップ
間に余分な配線がなく、簡潔な回路構成である。

【０１７１】上記のように、図１０及び図１１のビット
線制御回路２によって、３値記憶するＥＥＰＲＯＭメモ
リセルへのデータの書き込み、ベリファイ読み出し、読
み出し、消去ができる。しかも、関連技術では、読み出
しでは「“０”か、又は“１”及び“２”の一方か」を
判定する第１読み出しサイクルと「“２”か、又は
“１”及び“０”の一方か」を判定する第２読み出しサ
イクルの２つの基本サイクルが必要であり、またベリフ
ァイ読み出しサイクルでも反転サイクルとベリファイサ
イクルの２つの基本サイクルを必要としたのに対し、本
第２実施例ではいずれもそれぞれ単一のサイクル動作で
実行できる特徴があり、短時間でデータの読み出し書き
込みを行うことができる。更に、ビット線制御回路２を
２つに分け、ビット線の両端に分離して配置しており、
Ｓｉ基板上に効率よく配列することができる。

【０１７２】図１５は、第２実施例のビット線制御回路
２を用いた３値記憶式ＥＥＰＲＯＭの全体構成例を示す
ブロック図である。

【０１７３】本構成例では、メモリセルアレイ１に対し
て、アレイの両側に分割して配置された読み出し／書き
込み時のビット線を制御するためのビット線制御回路２
−１及び２−２と、ワード線電位を制御するためのワー
ド線駆動回路６が設けられる。ビット線制御回路２−１
及び２−２は、カラムデコーダ３によって選択される。
ビット線制御回路２−１及び２−２は、データ入出力線
（Ｉ／Ｏ線）を介して入出力データ変換回路４と書き込
み／読み出しデータのやり取りを行う。入出力データ変
換回路４は、読み出されたメモリセルの多値情報を外部
に出力するため２値情報に変換し、外部から入力された
書き込みデータの２値情報をメモリセルの多値情報に変
換する。入出力データ変換回路４は、外部とのデータ入
出力を制御するデータ入出力バッファ５に接続される。

【０１７４】図１６は、第２実施例のビット線制御回路
２−１及び２−２を用いた３値記憶式ＥＥＰＲＯＭの他
の構成例のメモリセルアレイとビット線制御回路部分を
示す。

【０１７５】ＥＥＰＲＯＭが大容量化された場合には、
メモリセルアレイを複数のブロックに分割し、複数のブ
ロックの内の一部のブロックのみを同時に動作させるア
レイ分割動作が一般的に行われる。この時、第２実施例
に示すビット線制御回路２を用いれば、ブロックとブロ
ックの間に図１６に示すようにビット線制御回路２−１
及び２−２を交互に配置することができる。

【０１７６】上記のようにすることにより、例えばセル
アレイ１−２が動作する時には、ビット線制御回路２−
１Ｂはビット線制御回路２−２Ａとペアとなって動作
し、セルアレイ１−３が動作する時には、ビット線制御
回路２−１Ｂはビット線制御回路２−２Ｂとペアとなっ
て動作する。ビット線制御回路２−１Ｂはセルアレイ１
−２と１−３で共有される。このように、本構成例では
分割配置されたビット線制御回路が２つのセルアレイで
共有することができ、Ｓｉ基板に集積したときにチップ
サイズを小さくすることができる。

【０１７７】上記の第１及び第２実施例では、３値記憶
のＮＡＮＤ型ＥＥＰＲＯＭに本発明を適用した実施例を
示したが、本発明は３値記憶のみでなく、３値以上の多
値記憶のＥＥＰＲＯＭにも適用可能である。以下、本発
明を多値記憶のＮＡＮＤ型ＥＥＰＲＯＭに適用した場合
の実施例を説明する。

【０１７８】図１７は、本発明に係わる多値記憶のＮＡ
ＮＤセル型ＥＥＰＲＯＭの基本構成を示すブロック図で
ある。図１７では、１本のビット線に関する構造のみを
示しているが、第１実施例と同様に、実際には各ビット
線毎に同様の構成が設けられている。

【０１７９】電気的書き替えが可能なｎ値を記憶するメ
モリセル３０は複数個直列接続され、図１及び図２に示
すようなＮＡＮＤセルを構成している。

【０１８０】ビット線３１は複数のＮＡＮＤセルにそれ
ぞれ接続され、前記セルとデータの授受を行う。

【０１８１】第１センスアンプ３２1 、第２センスアン
プ３２2 、…、第（ｎ−１）センスアンプ３２n-1 は、
ビット線３１の電位をセンス・増幅する。

【０１８２】第１データラッチ３３1 、第２データラッ
チ３３2 、…、第（ｎ−１）データラッチ３３n-1 はメ
モリセル３０に書き込むデータを保持する。

【０１８３】第１ベリファイ手段３４1 、第２ベリファ
イ手段３４2 、…、第（ｎ−１）ベリファイ手段３４n-
1 はメモリセル３０にデータの書き込みが正しく行われ
たか否かをチェックする。

【０１８４】第１スイッチ３５1 は第１センスアンプ３
２1 、第１データラッチ３３1 及び第１ベリファイ手段
３４1 とビット線３１との接続を制御する。

【０１８５】第２スイッチ３５2 は第２センスアンプ３
２2 、第２データラッチ３３2 及び第２ベリファイ手段
３４2 とビット線３１との接続を制御する。

【０１８６】第（ｎ−１）スイッチ３５n-1 は第（ｎ−
１）センスアンプ３２n-1 、第（ｎ−１）データラッチ
３３n-1 及び第（ｎ−１）ベリファイ手段３４n-1 とビ
ット線３１との接続を制御する。

【０１８７】更に、書き込み制御手段４０は第１、第
２、…、第（ｎ−１）データラッチ３３1 、３３2 、
…、３３n-1 の内容によってビット線３１に電位を設定
する。

【０１８８】このような構成において、第１、第２、
…、第（ｎ−１）スイッチ３５1 、３５2 、…、３５n-
1 を導通状態にしてメモリセル３０からビット線３１に
データを取り出した後、第１、第２、…、第（ｎ−１）
スイッチ３５1 、３５2 、…、３５n-1 を解放状態に
し、第１、第２、…、第（ｎ−１）センスアンプ３２1
、３２2 、…、３２n-1 をほぼ同時に作動してデータ
センス・増幅する。センス・増幅されたデータは、カラ
ム選択信号１１５によって第１、第２、第（ｎ−１）ト
ランジスタ３６1 、３６2 、…、３６n-1 が導通し、デ
ータ入出力線３７へ送られる。同様に、第１、第２、
〜、第（ｎ−１）ベリファイ手段３４1 、３４2、…、
３４n-1 もほぼ同時に作動して書き込みデータのベリフ
ァイを行う。

【０１８９】第３実施例の構成をより具体的に説明す
る。以下の説明においては、３値以上の多値記憶として
４値記憶のＮＡＮＤセル型ＥＥＰＲＯＭを例にとって説
明する。

【０１９０】図１８は、第３実施例に係わる４値記憶の
ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ１とビ
ット線制御回路２を示す。ＮＡＮＤセルの一端はビット
線ＢＬに接続され、他端は共通ソース線ＶＳと接続され
る。選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜Ｃ
Ｇ8 は、複数個のＮＡＮＤセルで共有され、１本の制御
ゲートを共有するメモリセルＭはページを構成する。メ
モリセルはそのしきい値Ｖt で、“０”、“１”、
“２”、“３”データを記憶することは図４と同様であ
る。また、メモリセルアレイ１はｐウェル（図示しな
い）上に形成されている。

【０１９１】ｎチャネルＭＯＳトランジスタＱn111〜Ｑ
n113とｐチャネルＭＯＳトランジスタＱp111〜Ｑp113と
で構成されるフリップフロップＦＦ111 、ｎチャネルＭ
ＯＳトランジスタＱn121〜Ｑn123とｐチャネルＭＯＳト
ランジスタＱp121〜Ｑp123とで構成されるフリップフロ
ップＦＦ112 、ｎチャネルＭＯＳトランジスタＱn131〜
Ｑn133とｐチャネルＭＯＳトランジスタＱp131〜Ｑp133
とで構成されるフリップフロップＦＦ113 は、書き込み
／読み出しデータをラッチする。また、フリップフロッ
プＦＦ111 、ＦＦ112 、ＦＦ113 は、センスアンプとし
ても動作する。

【０１９２】ｎチャネルＭＯＳトランジスタＱn116、Ｑ
n117、Ｑn126、Ｑn127、Ｑn136、Ｑn137は、信号Ｒが
“Ｈ”になるとフリップフロップＦＦ111 とノードＶＮ
11、／ＶＮ11、ＦＦ112 とノードＶＮ12、／ＶＮ12、Ｆ
Ｆ113 とノードＶＮ13、／ＶＮ13をそれぞれ接続する。

【０１９３】ｎチャネルＭＯＳトランジスタＱn115、Ｑ
n125、Ｑn135は、信号ＬＴによりノード／ＶＮ11を参照
電圧Ｖref1、ノード／ＶＮ12を参照電圧Ｖref2、ノード
／ＶＮ13を参照電圧Ｖref3にそれぞれ接続する。

【０１９４】ｎチャネルＭＯＳトランジスタＱn114、Ｑ
n124、Ｑn134は信号ＬＴによりノードＶＮ11、ＶＮ12、
ＶＮ13をＢＬに接続する。

【０１９５】ｎチャネルＭＯＳトランジスタＱn118、Ｑ
n119、Ｑn128、Ｑn129、Ｑn138、Ｑn139はベリファイ読
み出し時にノードＶＮ11、ＶＮ12、ＶＮ13を、それぞれ
フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッ
チされているデータに応じて、接地電位にする。

【０１９６】ｎチャネルＭＯＳトランジスタＱn141〜Ｑ
n146、ｐチャネルＭＯＳトランジスタＱp141〜Ｑp146は
書き込み時に、フリップフロップＦＦ111 、ＦＦ112 、
ＦＦ113 にラッチされているデータに応じて、電圧Ｖpp
0 、Ｖpp1 、Ｖpp2 、Ｖpp3を選択的にビット線ＢＬに
転送する。ｎチャネルＭＯＳトランジスタＱn147は信号
ＲＳＴが“Ｈ”になることによりビット線ＢＬを０Ｖに
リセットする。ｎチャネルＭＯＳトランジスタＱn151〜
Ｑn156は信号ＣＳＬが“Ｈ”になることによりフリップ
フロップＦＦ111 、ＦＦ112 、ＦＦ113 をデータ入出力
線ＩＯ1 及び／ＩＯ1 、ＩＯ2 及び／ＩＯ2 、ＩＯ3 及
び／ＩＯ3 、にそれぞれ接続する。

【０１９７】上記のように構成されたＥＥＰＲＯＭの動
作を図１９〜図２１を参照して説明する。図１９は読み
出し動作のタイミング、図２０は書き込み動作のタイミ
ング、図２１はベリファイ読み出し動作のタイミングを
示す。以下の説明では、いずれも制御ゲートＣＧ2 が選
択された場合を示す。

【０１９８】読み出し動作を図１９を参照して説明す
る。

【０１９９】読み出しに先立ってビット線制御回路２全
体がリセットされる。信号／ＳＡＰが“Ｈ”、ＳＡＮが
“Ｌ”となり、フリップフロップＦＦ111 、ＦＦ112 、
ＦＦ113 が非活性化される。続いて、信号ＲＳＴが
“Ｈ”になることによりビット線ＢＬは０Ｖにリセット
される。この時、信号ＬＴとＲも“Ｈ”でノードＶＬ1
1、ＶＮ11、ＶＬ12、ＶＮ12、ＶＬ13、ＶＮ13がビット
線と接続されておりこれらのノードも０Ｖになる。一
方、ノード／ＶＬ11、／ＶＮ11は参照電圧Ｖref1（読み
出しの時は例えば５Ｖ）に接続され、５Ｖに充電され
る。同様に、ノード／ＶＬ12、／ＶＮ12は参照電圧Ｖre
f2（読み出しの時は例えば３Ｖ）に接続され、３Ｖに、
ノード／ＶＬ13、／ＶＮ13は参照電圧Ｖref3（読み出し
の時は例えば１Ｖ）に接続され、１Ｖに充電される。

【０２００】次に、共通ソース線ＶＳが６Ｖになる。続
いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、
ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択され
た制御ゲートＣＧ2 は４Ｖになる。選択されたメモリセ
ルのデータに応じて、ビット線ＢＬが充電される。

【０２０１】ビット線ＢＬの充電が終了すると、共通ソ
ース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いてＬＴが
“Ｌ”になることによりセルのデータに従ったビット線
ＢＬの電位がノードＶＮ11、ＶＮ12、ＶＮ13に取り込ま
れる。

【０２０２】この後、フリップフロップ活性化信号／Ｓ
ＡＰ、ＳＡＮがそれぞれ“Ｌ”、“Ｈ”になることによ
り、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 が
活性化され、ビット線ＢＬの電位がセンスされる。セル
のデータが“０”の場合にはビット線ＢＬの電位は５．
５Ｖ〜６Ｖであるので、ノードＶＬ11＝“Ｈ”、／ＶＬ
11＝“Ｌ”、ＶＬ12＝“Ｈ”、／ＶＬ12＝“Ｌ”、ＶＬ
13＝“Ｈ”、／ＶＬ13＝“Ｌ”が、フリップフロップＦ
Ｆ111 、ＦＦ112 、ＦＦ113 でセンスされラッチされ
る。

【０２０３】データが“１”の場合にはビット線ＢＬの
電位は３．５Ｖ〜４．５Ｖであるので、ノードＶＬ11＝
“Ｌ”、／ＶＬ11＝“Ｈ”、ＶＬ12＝“Ｈ”、／ＶＬ12
＝“Ｌ”、ＶＬ13＝“Ｈ”、／ＶＬ13＝“Ｌ”のデータ
がフリップフロップＦＦ111、ＦＦ112 、ＦＦ113 でセ
ンス、ラッチされる。データが“２”の場合はビット線
ＢＬの電位は１．５Ｖ〜２．５Ｖで、ノードＶＬ11＝
“Ｌ”、／ＶＬ11＝“Ｈ”、ＶＬ12＝“Ｌ”、／ＶＬ12
＝“Ｈ”、ＶＬ13＝“Ｈ”、／ＶＬ13＝“Ｌ”のデータ
がフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 でセ
ンス、ラッチされる。データが“３”の場合はビット線
ＢＬの電位は０Ｖ〜０．５Ｖで、ノードＶＬ11＝
“Ｌ”、／ＶＬ11＝“Ｈ”、ＶＬ12＝“Ｌ”、／ＶＬ12
＝“Ｈ”、ＶＬ13＝“Ｌ”、／ＶＬ13＝“Ｈ”のデータ
がフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 でセ
ンス、ラッチされる。

【０２０４】上記のようにしてフリップフロップＦＦ11
1 、ＦＦ112 、ＦＦ113 にラッチされたデータを信号Ｃ
ＳＬを“Ｈ”にしてデータ入出力線ＩＯ1 、／ＩＯ1 、
ＩＯ2 、／ＩＯ2 、ＩＯ3 、／ＩＯ3 に送出することに
より読み出しが行われる。

【０２０５】上記のように単一の読み出しサイクルによ
って、メモリセルに書き込まれた４値のデータを読み出
すことができる。

【０２０６】書き込み動作を図２０を参照して説明す
る。

【０２０７】データ書き込みに先立ってメモリセルのデ
ータは消去され、メモリセルのしきい値Ｖt は−１．５
Ｖ以下である。消去はｐウェル、共通ソース線ＶＳ、選
択ゲートＳＧ1 、ＳＧ2 を２０Ｖに、制御ゲートＣＧ1
〜ＣＧ8 を０Ｖとして電荷蓄積層から電子を放出するこ
とにより行われる。

【０２０８】書き込みデータ入出力線ＩＯ1 、／ＩＯ1
、ＩＯ2 、／ＩＯ2 、ＩＯ3 、／ＩＯ3 から入力され
フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッ
チされる。

【０２０９】０”書き込みの場合はフリップフロップＦ
Ｆ111 ではノードＶＬ11は“Ｌ”、／ＶＬ11は“Ｈ”の
データが、フリップフロップＦＦ112 ではノードＶＬ12
は“Ｌ”、／ＶＬ12は“Ｈ”のデータが、フリップフロ
ップＦＦ113 ではノードＶＬ13は“Ｌ”、／ＶＬ13は
“Ｈ”のデータがそれぞれラッチされる。

【０２１０】“１”書き込みの場合は、ノードＶＬ11は
“Ｈ”、／ＶＬ11は“Ｌ”のデータが、ノードＶＬ12は
“Ｌ”、／ＶＬ12は“Ｈ”のデータが、ノードＶＬ13は
“Ｌ”、／ＶＬ13は“Ｈ”のデータが、“２”書き込み
の場合はノードＶＬ11は“Ｌ”、／ＶＬ11は“Ｈ”のデ
ータが、ノードＶＬ12は“Ｈ”、／ＶＬ12は“Ｌ”のデ
ータが、ノードＶＬ13は“Ｌ”、／ＶＬ13は“Ｈ”のデ
ータが、“３”書き込みの場合はノードＶＬ11は
“Ｌ”、／ＶＬ11は“Ｈ”のデータが、ノードＶＬ12は
“Ｌ”、／ＶＬ12は“Ｈ”のデータが、ノードＶＬ13は
“Ｈ”、／ＶＬ13は“Ｌ”のデータが、それぞれラッチ
される。

【０２１１】書き込み動作では、まず信号ＲＳＴが
“Ｈ”になってｎチャネルＭＯＳトランジスタＱn147が
導通し、ビット線ＢＬが０Ｖにリセットされる。この
時、信号ＬＴ、Ｒは“Ｌ”でフリップフロップＦＦ111
、ＦＦ112 、ＦＦ113 とビット線ＢＬ、参照電圧Ｖref
1、Ｖref2、Ｖref3は分離されている。次に、信号Ｗが
“Ｈ”になる。

【０２１２】“０”書き込みの場合は、ノードＶＬ11、
ＶＬ12、ＶＬ13に“Ｌ”のデータがラッチされ、信号／
Ｗが“Ｌ”であるので、ｐチャネルＭＯＳトランジスタ
Ｑp141、Ｑp142、Ｑp143、Ｑp144が導通し、ビット線Ｂ
Ｌは電圧Ｖpp0H（８Ｖ）に充電される。“１”書き込み
の場合は、ノードＶＬ11が“Ｈ”、信号Ｗが“Ｈ”であ
るので、ｎチャネルＭＯＳトランジスタＱn141、Ｑn142
が導通しビット線ＢＬには電圧Ｖpp1 （２Ｖ）が印加さ
れる。“２”書き込みの場合は、ノードＶＬ12が“Ｈ”
であるので、ｎチャネルＭＯＳトランジスタＱｎ143 、
Ｑn144が導通しビット線ＢＬは電圧Ｖpp2 （１Ｖ）が印
加される。“３”書き込みの場合は、ノードＶＬ13が
“Ｈ”、ｎチャネルＭＯＳトランジスタＱｎ145 、Ｑn1
46が導通しビット線ＢＬは電圧Ｖpp3 （０Ｖ）が印加さ
れる。この時、選択ゲートＳＧ1 がＶcc、制御ゲートＣ
Ｇ1 〜ＣＧ8 がＶccになる。選択ゲートＳＧ2 は書き込
み動作中０Ｖである。

【０２１３】続いて、選択ゲートＳＧ1 、制御ゲートＣ
Ｇ1 〜ＣＧ8 が１０Ｖとなり、ビット線の電位がメモリ
セルのドレインに転送される。この後、選択された制御
ゲートＣＧ2 が２０Ｖとされ、選択されたメモリセルに
書き込みが行われる。

【０２１４】“１”、“２”及び“３”書き込みのいず
れかの場合は、ビット線ＢＬと制御ゲートＣＧ2 の電位
差によって電子がメモリセルの電荷蓄積層に注入され、
メモリセルのしきい値は上昇する。メモリセルのドレイ
ン電圧は、“１”、“２”、“３”書き込みの場合それ
ぞれ２Ｖ、１Ｖ、０Ｖであるので、制御ゲートＣＧ2と
の電位差は“１”書き込み＜“２”書き込み＜“３”書
き込みの順で大きくなるから、メモリセルの電荷蓄積層
に注入される電荷量（言い換えればしきい値の上昇）
は、この順で大きくなり、データに対応した書き込みが
行われる。“０”書き込み時は、メモリセルのドレイン
電圧は８Ｖで制御ゲートとの電位差が小さく、電子の注
入が抑制されたメモリセルのしきい値は変わらない。

【０２１５】書き込み動作後にベリファイ読み出しを行
う。ベリファイ読み出しを図２１を参照して説明する。

【０２１６】ベリファイ読み出しは、メモリセルの書き
込み状態を確認し、全てのセルに充分な書き込みがされ
ていれば書き込み動作を終了し、書き込み不足のメモリ
セルがあれば不足のセルにのみ追加書き込みを行うため
のデータを作る。フリップフロップＦＦ111 、ＦＦ112
、ＦＦ113 にデータをラッチしたままセルの読み出し
を行い、ラッチされたデータとビット線ＢＬ上の読み出
されたデータから次に書き込む新しいデータを作成し
て、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 に
ラッチする。

【０２１７】ベリファイ読み出しに先立って信号ＲＳ
Ｔ、ＬＴが“Ｈ”になることにより、ビット線ＢＬとノ
ードＶＮ11、ＶＮ12、ＶＮ13は０Ｖにリセットされる。
ノード／ＶＮ11、／ＶＮ12、／ＶＮ13は、それぞれ参照
電圧Ｖref1、Ｖref2、Ｖref3に接続される。参照電圧Ｖ
ref1、Ｖref2、Ｖref3の電圧は、読み出し時の５Ｖ、３
Ｖ、１Ｖに対応して、それぞれ４．５Ｖ、２．５Ｖ、
０．５Ｖと０．５Ｖの書き込みしきい値マージンを確保
するために低く設定する。この時、信号Ｒは“Ｌ”でビ
ット線ＢＬはノードＶＬ11、ＶＬ12、ＶＬ13から切り離
されている。同様にノード／ＶＬ11、／ＶＬ12、／ＶＬ
13も参照電圧Ｖref1、Ｖref2、Ｖref3から切り離されて
おり、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113
はデータをラッチするよう活性化されたままである。

【０２１８】次に、共通ソース線ＶＳが６Ｖになる。続
いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、
ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択され
た制御ゲートＣＧ2 は４Ｖになる。選択されたメモリセ
ルのデータに応じて、ビット線ＢＬが所定の電位に充電
される。

【０２１９】０．５Ｖの書き込みしきい値マージンを確
保するために、参照電圧Ｖref1、Ｖref2、Ｖref3を読み
出し時に比べ０．５Ｖ低く設定したが、参照電圧Ｖref
1、Ｖref2、Ｖref3を読み出し時と同様５Ｖ、３Ｖ、１
Ｖとして、代わりに選択された制御ゲートＣＧ2 の電圧
を４．５Ｖと高くしても同様の効果が得られる。

【０２２０】ビット線ＢＬの充電が終了すると、共通ソ
ース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いて信号ＬＴが
“Ｌ”になることにより、セルのデータに応じたビット
線ＢＬの電位がノードＶＮ11、ＶＮ12、ＶＮ13に取り込
まれる。

【０２２１】その後、信号ＶＥが“Ｈ”となり、ノード
ＶＮ11、ＶＮ12、ＶＮ13の電位が、フリップフロップＦ
Ｆ111 、ＦＦ112 、ＦＦ113 にラッチされたデータによ
りモディファイされる。その後に、フリップフロップＦ
Ｆ111 、ＦＦ112 、ＦＦ113は非活性化され、リセット
される。続いて信号Ｒが“Ｈ”となり、ノードＶＮ11、
／ＶＮ11、ＶＮ12、／ＶＮ12、ＶＮ13、／ＶＮ13の電位
がそれぞれノードＶＬ11、／ＶＬ11、ＶＬ12、／ＶＬ1
2、ＶＬ13、／ＶＬ13に転送され、フリップフロップＦ
Ｆ111 、ＦＦ112 、ＦＦ113 が再び活性化されて、新た
なデータがフリップフロップＦＦ111 、ＦＦ112 、ＦＦ
113 によってセンス、ラッチされる。

【０２２２】“０”データ書き込み後のベリファイ読み
出し動作では、ノード／ＶＬ11、／ＶＬ12、／ＶＬ13が
“Ｈ”であり、ｎチャネルＭＯＳトランジスタＱn119、
Ｑn129、Ｑn139がＯＮであるので、メモリセルの状態
（すなわちビット線ＢＬの電位）によらず、信号ＶＥが
“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn11
8、Ｑn128、Ｑn138が導通すると、ノードＶＮ11、ＶＮ1
2、ＶＮ13は０Ｖになる。従って、フリップフロップＦ
Ｆ111 、ＦＦ112 、ＦＦ113 がリセットされた後に活性
化されると、ノードＶＬ11、ＶＬ12、ＶＬ13が“Ｌ”に
なるようにビット線電位がフリップフロップＦＦ111 、
ＦＦ112 、ＦＦ113 によってセンスされ、再書き込みデ
ータ“０”が新たなデータとしてフリップフロップＦＦ
111 、ＦＦ112 、ＦＦ113 にラッチされる。

【０２２３】“１”データ書き込み後のベリファイ読み
出し動作では、ノード／ＶＬ11が“Ｌ”であるので、ｎ
チャネルＭＯＳトランジスタＱn119はＯＦＦで、信号Ｖ
Ｅが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱ
n118が導通してもノードＶＮ11の電位は変化しない。従
って、メモリセルが“１”書き込み状態に達していない
場合には、ノードＶＮ11は４．５Ｖ以上で、フリップフ
ロップＦＦ111 がリセットされた後に活性化されると、
ノードＶＬ11が“Ｈ”になるようにフリップフロップＦ
Ｆ111 によってセンス、ラッチされる。メモリセルが
“１”書き込み状態に達している場合には、ノードＶＮ
11は４．５Ｖ以下で、ノードＶＬ11が“Ｌ”になるよう
にフリップフロップＦＦ111 によってセンス、ラッチさ
れる。

【０２２４】一方、ノード／ＶＬ12、／ＶＬ13が“Ｈ”
でｎチャネルＭＯＳトランジスタＱn129、Ｑn139がＯＮ
であるので、信号ＶＥが“Ｈ”になって、ｎチャネルＭ
ＯＳトランジスタＱn128、Ｑn138が導通すると、ノード
ＶＮ12、ＶＮ13は、ビット線ＢＬの電位によらず、０Ｖ
になる。従って、フリップフロップＦＦ112 、ＦＦ113
がリセットされた後に活性化されると、ノードＶＬ12、
ＶＬ13が“Ｌ”になるように、フリップフロップＦＦ11
2 、ＦＦ113 によってセンスされる。

【０２２５】上記のようにして、メモリセルが“１”書
き込み状態に達していない場合には、再書き込みデータ
“１”が再度データとしてとしてラッチされ、セルが
“１”書き込み状態に達している場合には、再書き込み
データ“０”が新たなデータとしてラッチされ、再書き
込みではしきい値は変わらない。

【０２２６】“２”データ書き込み後のベリファイ読み
出し動作では、ノード／ＶＬ11が“Ｈ”であり、ｎチャ
ネルＭＯＳトランジスタＱn119はＯＮであるので、ビッ
ト線ＢＬの電位によらず、信号ＶＥが“Ｈ”になって、
ｎチャネルＭＯＳトランジスタＱn118が導通すると、ノ
ードＶＮ11は０Ｖになる。従って、フリップフロップＦ
Ｆ111 がリセットされた後に活性化されると、ノードＶ
Ｌ11が“Ｌ”になるようにフリップフロップＦＦ111 に
よってセンスされる。

【０２２７】一方、ノード／ＶＬ12は、“Ｌ”であるの
で、ｎチャネルＭＯＳトランジスタＱn129はＯＦＦで、
信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジス
タＱn128が導通してもノードＶＮ12の電位は変化しな
い。メモリセルが“２”書き込み状態に達していない場
合には、ノードＶＮ12は２．５Ｖ以上で、ノードＶＬ12
が“Ｈ”になるようにフリップフロップＦＦ112 によっ
てセンスされる。メモリセルが“２”書き込み状態に達
している場合には、ノードＶＮ12は２．５Ｖ以下で、ノ
ードＶＬ12が“Ｌ”になるようにフリップフロップＦＦ
112 によってセンスされる。

【０２２８】また、ノード／ＶＬ13が“Ｈ”で、ｎチャ
ネルＭＯＳトランジスタＱn139がＯＮであるので、メモ
リセルの状態、つまりビット線ＢＬの状態によらず、信
号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジス
タＱn138が導通すると、ＶＮ13は０Ｖとになる。従っ
て、フリップフロップＦＦ113 がリセットされた後に活
性化されると、ノードＶＬ13が“Ｌ”になるようにフリ
ップフロップＦＦ113 によってセンスされる。

【０２２９】上記のようにして、メモリセルが“２”書
き込み状態に達していない場合には、再書込みデータ
“２”が再度データとしてラッチされ、セルが“２”書
き込み状態に達している場合には、再書込みデータ
“０”が新たなデータとしてラッチされ、再書込みでは
しきい値は変わらない。

【０２３０】“３”書き込み後のベリファイ読み出し動
作では、ノード／ＶＬ11、／ＶＬ12が“Ｈ”でｎチャネ
ルＭＯＳトランジスタＱn119、Ｑn129がＯＮであるの
で、ビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”に
なって、ｎチャネルＭＯＳトランジスタＱn118、Ｑn128
が導通すると、ノードＶＮ11、ＶＮ12は０Ｖになる。従
って、フリップフロップＦＦ111 、ＦＦ112 がリセット
された後に活性化されると、ノードＶＬ11、ＶＬ12が
“Ｌ”になるようにフリップフロップＦＦ111 、ＦＦ11
2 によってセンスされる。

【０２３１】一方、ノード／ＶＬ13は、“Ｌ”であるの
で、ｎチャネルＭＯＳトランジスタＱn139はＯＦＦで、
信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジス
タＱn138が導通してもノードＶＮ13の電位は変化しな
い。メモリセルが“３”書き込み状態に達していない場
合には、ノードＶＮ13は０．５Ｖ以上で、フリップフロ
ップＦＦ113 がリセットされた後に活性化されるとノー
ドＶＬ13が“Ｈ”になるようにフリップフロップＦＦ11
3 によってセンス、ラッチされる。メモリセルが“３”
書き込み状態に達している場合には、ノードＶＮ13は
０．５Ｖ以下で、ノードＶＬ13が“Ｌ”になるようにフ
リップフロップＦＦ113 によってセンス、ラッチされ
る。

【０２３２】上記のようにして、メモリセルが“３”書
き込み状態に達していない場合には、再書込みデータ
“３”が再度データとしてラッチされる、セルが“３”
書き込み状態に達している場合には、再書込みデータ
“０”が新たなデータとしてラッチされ、再書込みでは
しきい値は変わらない。

【０２３３】このベリファイ読み出し動作によって、書
き込みデータとメモリセルの書き込み状態から再書き込
みデータが表３のように設定される。表３から分かるよ
うに、“１”書き込み状態になるべきにも拘らず“１”
書き込み不足のメモリセルのみ再度“１”書き込みが行
われ、“２”書き込み状態になるべきにも拘らず“２”
書き込み不足のメモリセルにのみ再度“２”書き込みが
行われ、“３”書き込み状態になるべきにも拘らず
“３”書き込み不足のメモリセルにのみ再度“３”書き
込みが行われる。

【０２３４】

【表３】

【０２３５】上記のように書き込み動作とベリファイ読
み出し動作を繰り返し行うことによって、個々のメモリ
セルに対して、書き込み時間が最適化されてデータ書き
込みが行われる。

【０２３６】このように第３実施例によれば、図１８の
ビット線制御回路２によって、４値記憶するＥＥＰＲＯ
Ｍのメモリセルへのデータの書き込み、ベリファイ読み
出し、読み出し、消去ができる。しかも、関連技術の３
値記憶ＥＥＰＲＯＭでは、読み出しでは、「“０”か、
“１”又は“２”か」を判定する第１読み出しサイクル
と、「“２”か、“１”又は“０”か」を判定する第２
読み出しサイクルの２つの基本サイクルが必要であり、
また、ベリファイ読み出しサイクルでも反転サイクルと
ベリファイサイクルの２つの基本サイクルを必要とした
のに対し、第３実施例では更に、データの弁別が複雑な
４値記憶ＥＥＰＲＯＭであるが、いずれもそれぞれ単一
のサイクル動作で実行できる特徴があり、短時間でデー
タの読み出し、書き込みを行うことができる。

【０２３７】図２２は、本発明の第４実施例に係るｎ値
記憶のＮＡＮＤセル型ＥＥＰＲＯＭの基本構成を示すブ
ロック図である。

【０２３８】図１７、図１８では、センスアンプ、デー
タラッチ、ベリファイ手段、スイッチ、書き込み制御手
段からなるビット線制御回路２を各ビット線毎に設けて
いた。これは、同時に多数のセルのデータを読み書きす
ることが可能になるが、ビット線制御回路がチップに占
める面積が大きくなる欠点がある。

【０２３９】図２２では、Ｋ本のビット線に対して１つ
のビット線制御回路を設けている。Ｋ本のビット線の中
から１本のビット線を、カラム選択信号１１５により選
択的にビット線制御回路２に接続する。これにより、ビ
ット線制御回路がチップに占める面積を大きくすること
なしに多値記憶ＥＥＰＲＯＭを実現することができる。
図１８と同様なビット線制御回路を用いることにより、
４値記憶するＥＥＰＲＯＭのメモリセルへのデータの書
き込み、ベリファイ読み出し、読み出し、消去をそれぞ
れ単一のサイクル動作で実行できる。

【０２４０】上記の第４実施例での４値データの表記例
を表４に示す。

【０２４１】

【表４】

【０２４２】メモリセルに記憶する４値データ“０”、
“１”、“２”、“３”を、チップ外部とのやり取りは
２つの２値信号Ｄi 、Ｄj で表し、チップ内部では３つ
の２値信号ＩＯ1 、ＩＯ2 、ＩＯ3 で表す。内部データ
ＩＯ1 、ＩＯ2 、ＩＯ3 は読み出し時と書き込み時で異
なった値をとる。

【０２４３】外部データＤi 、Ｄj と内部データＩＯ1
、ＩＯ2 、ＩＯ3 は図２７の入出力データ変更回路４
で相互変換される。図２３に入出力データ変換回路の回
路例を示す。図２３（ａ）は、メモリセルから読み出し
た内部データＩＯ1 、ＩＯ2 、ＩＯ3 を外部データＤi
、Ｄj に変換する回路である。図２３（ｂ）は外部か
ら入力されたＤi 、Ｄj をメモリセルへ書き込むための
ＩＯ1 、ＩＯ2 、ＩＯ3 の変換する回路である。

【０２４４】上記の実施例では多値記憶の例として４値
記憶を例に本発明を説明してきたが、ｎの値を更に大き
くしても本発明は有効である。表５にｎ＝８とした８記
憶の場合のセルデータ、外部データ、内部データの対応
例を示す。各データを表５の見られる規則で対応させる
ことにより、いかなるｎの値にも本発明を適用できる。

【０２４５】書き込み時、内部データは、セルの書き込
み時にしきい値を変化させないデータ“０”の時が全て
の信号（ＩＯ1 〜ＩＯ7 ）が“Ｌ”であるのに対し、、
それ以外のデータの時には、７個ある信号（ＩＯ1 〜Ｉ
Ｏ7 ）のうち互いに異なる１個のみが“Ｈ”となるデー
タを当てている、すなわち、データ“１”〜“７”は、
データ“０”に対して、ハミング距離が１である。これ
により、書き込みベリファイ時に、データが、“１”〜
“７”のいずれであっても、書き込み状態に達したと判
定した場合に、“Ｈ”であった信号１個を“Ｌ”と変え
るだけで、データ“０”に容易に変更できる。例えば、
データ“３”から“２”、“１”を経ることなく、間違
いなく“０”に変えることができ、安定なベリファイ動
作を行うことが可能となる。

【０２４６】

【表５】

【０２４７】本発明は上記の各実施例に限定されるもの
ではない。これまでＮＡＮＤセル型ＥＥＰＲＯＭを例に
とり本発明を説明してきたが、図２４に示すセルを用い
た３値記憶のＮＯＲセル型ＥＥＰＲＯＭでも本発明は有
効である。図２４（ａ）はＮＯＲセルの構成、図２４
（ｂ）は各部の電圧波形を示す。

【０２４８】３値記憶のＮＯＲセル型ＥＥＰＲＯＭで
は、３値に対応するセルのしきい値は、例えば“０”書
き込みセルが５．５Ｖ〜６．５Ｖ、“１”書き込みセル
が３．５Ｖ〜４．５Ｖ、“２”書き込みセルが１．５Ｖ
〜２．５Ｖとすればよい。また、各動作におけるメモリ
セルアレイ各部の電位は下記の表６に示すようにすれば
よい。

【０２４９】

【表６】

【０２５０】この条件で読み出しを行うと、ワード線の
電圧が６Ｖであるので、ビット線には“０”セルの場合
には０Ｖ〜０．５Ｖ、“１”セルの場合は１．５Ｖ〜
２．５Ｖ、“２”セルの場合は３．５Ｖ〜４．５Ｖの電
圧が出力される。

【０２５１】ＮＯＲセル型では３値に対応するセルのし
きい値の大小関係がＮＡＮＤセル型と逆であるので、ベ
リファイ読み出し時の参照電圧ＶＲＦ１、ＶＲＦ２は、
０．５Ｖの書き込みしきい値マージンを確保するために
読み出し時に比べ０．５Ｖ高く設定するとよい。また、
ＶＲＦ１、ＶＲＦ２を読み出し時と同様３Ｖ、１Ｖとし
て、代わりに選択されたワード線ＷＬの電圧を５．５Ｖ
と低くしても同様の効果が得られる。

【０２５２】４値以上の多値記憶のＮＯＲ型ＥＥＰＲＯ
Ｍにも本発明は適用可能であって、ＮＯＲセルの構成及
び各部の電圧波形は、図２４に示す３値記憶のＮＯＲ型
ＥＥＰＲＯＭとほぼ同様である。

【０２５３】４値記憶のＮＯＲ型ＥＥＰＲＯＭでは、４
値に対応するセルのしきい値は、例えば“０”書き込み
セルが６．５Ｖ〜７．５Ｖ、“１”書き込みセルが４．
５Ｖ〜５．５Ｖ、“２”書き込みがセルが２．５Ｖ〜
３．５Ｖ、“３”書き込みセルが０．５Ｖ〜１．５Ｖと
すれば良い。また各動作におけるメモリセルアレイ各部
の電位は表７に示すようにすれば良い。

【０２５４】

【表７】

【０２５５】この条件で読み出しを行うと、ワード線の
電圧が７Ｖであるので、ビット線には“０”セルの場合
には０Ｖ〜０．５Ｖ、“１”セルの場合には１．５Ｖ〜
２．５Ｖ、“２”セルの場合には３．５Ｖ〜４．５Ｖ、
“１”セルの場合には５．５Ｖ〜６Ｖの電圧が出力され
る。

【０２５６】３値記憶の場合と同様に、ＮＯＲ型では、
４値に対応するセルのしきい値の大小関係がＮＡＮＤ型
と逆であるので、ベリファイ読み出し時の参照電圧Ｖre
f1、Ｖref2、Ｖref3は０．５Ｖの書き込みしきい値マー
ジンを確保するために読み出し時に比べ、０．５Ｖ高く
設定すると良い。また、参照電圧Ｖref1、Ｖref2、Ｖre
f3を読み出し時と同様に５Ｖ、３Ｖ、１Ｖとして、代わ
りに選択されたワード線ＷＬの電圧を６．５Ｖと低くし
ても同様の効果が得られる。

【０２５７】また、高密度化を目的として、近年次に示
すようなＮＯＲ型セルの改良型セルも開発されている。
その１つはＤＩＮＯＲ型セルであり、他の１つはＡＮＤ
型セルである。

【０２５８】図２５（ａ）及び図２５（ｂ）にそれぞ
れ、ＤＩＮＯＲ型セルの構成及び各部の電圧波形を示
す。また、図２６（ａ）及び図２６（ｂ）にそれぞれ、
ＡＮＤ型セルの構成及び各部の電圧波形を示す。

【０２５９】上記のＤＩＮＯＲ型セル及びＡＮＤ型セル
も、グローバルビット線に対して複数のセルが接続され
たメモリセルユニットの端部が接続され、ビット線コン
タクトを少なくして高密度化を図っている点はＮＡＮＤ
型セルと同様である。これらのＤＩＮＯＲ型セル及びＡ
ＮＤ型セルがＮＡＮＤ型セルと異なっている点は、ＮＡ
ＮＤ型セルはメモリセルがビット線に対して直列接続さ
れているのに対し、ＤＩＮＯＲ型セル及びＡＮＤ型セル
はビット線に対してメモリセルが並列接続されている点
である。

【０２６０】しかし、上記のＤＩＮＯＲ型ＥＥＰＲＯＭ
又はＡＮＤ型ＥＥＰＲＯＭを本発明に適用した場合で
も、上記のＮＯＲ型ＥＥＰＲＯＭと同様の効果が得られ
る。

【０２６１】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。

【０２６２】本発明は、上記実施例に限定されるもので
はなく、本発明の要旨を変更しない範囲で種々変形して
実施できるのは勿論である。

【０２６３】

【発明の効果】本発明によれば次のような効果が得られ
る。

【０２６４】上記構成の本発明によれば、多値記憶する
ＥＥＰＲＯＭメモリセルへのデータの書き込み、ベリフ
ァイ読み出し、読み出し、消去を行うことができる。こ
れに加えて本発明では、複数のスイッチの開閉動作によ
り、読み出しやベリファイ読み出しに際して、単一のサ
イクル動作でこれらを実行することができ、短時間でデ
ータの読み出し書き込みを行うことが可能になる。

【０２６５】上記の例で示した３値記憶のＥＥＰＲＯＭ
では、読み出しでは「“０”か、又は“１”及び“２”
の一方か」を判定する第１読み出しサイクルと「“２”
か、又は“１”及び“０”の一方か」を判定する第２読
み出しサイクルの２つの基本サイクルが必要であり、ベ
リファイ読み出しサイクルでも反転サイクルとベリファ
イサイクルの２つの基本サイクルを必要とする。これに
対し本発明は、いずれも単一のサイクル動作でこれらを
実行することができるので、短時間でデータの読み出し
書き込みを行うことが可能になる。

【図面の簡単な説明】

【図１】 ＮＡＮＤセルアレイの構成を示す等価回路
図。

【図２】 ＮＡＮＤセルの読み出し動作を説明するため
の模式図。

【図３】 メモリセルのしきい値と読み出し時のビット
線出力電圧の関係を示す模式図。

【図４】 メモリセルのしきい値と読み出し時のビット
線出力電圧の関係を示す模式図。

【図５】 第１実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの基本構成を示すブロック図。

【図６】 第１実施例におけるメモリセルアレイとビッ
ト線制御回路を具体的に示す回路構成図。

【図７】 第１実施例における読み出し動作を示すタイ
ミング図。

【図８】 第１実施例における書き込み動作を示すタイ
ミング図。

【図９】 第１実施例におけるベリファイ読み出し動作
を示すタイミング図。

【図１０】 第２実施例におけるメモリセルアレイとビ
ット線制御回路を具体的に示す回路の一部を示す構成
図。

【図１１】 第２実施例におけるメモリセルアレイとビ
ット線制御回路を具体的に示す回路の他の一部を示す構
成図。

【図１２】 第２実施例における読み出し動作を示すタ
イミング図。

【図１３】 第２実施例における書き込み動作を示すタ
イミング図。

【図１４】 第２実施例におけるベリファイ読み出し動
作を示すタイミング図。

【図１５】 第２実施例のビット線制御回路を用いたＥ
ＥＰＲＯＭの構成例を示すブロック図。

【図１６】 第２実施例のビット線制御回路を用いたＥ
ＥＰＲＯＭの他の構成例を示すブロック図。

【図１７】 第３実施例に係わるＮＡＮＤセル型ＥＥＰ
ＲＯＭの基本構成を示すブロック図。

【図１８】 第３実施例におけるメモリセルアレイとビ
ット線制御回路を具体的に示す回路構成図。

【図１９】 第３実施例における読み出し動作を示すタ
イミング図。

【図２０】 第３実施例における書き込み動作を示すタ
イミング図。

【図２１】 第３実施例におけるベリファイ読み出し動
作を示すタイミング図。

【図２２】 第４実施例におけるメモリセルアレイとビ
ット線制御回路を具体的に示す回路構成図。

【図２３】 第４実施例における入出力データ変換回路
の一例を示す図。

【図２４】 ＮＯＲセルアレイの基本構成と読み出し動
作を説明するための模式図。

【図２５】 ＤＩＮＯＲ型セルの構成及び各部の電圧波
形を示す図。

【図２６】 ＡＮＤ型セルの構成及び各部の電圧波形を
示す図。

【図２７】 ＥＥＰＲＯＭの構成の１例を示すブロック
図。

【図２８】 図２７のメモリセルアレイとビット線制御
回路を具体的に示す回路構成図。

【図２９】 図２８における読み出し動作を示すタイミ
ング図。

【図３０】 図２８における書き込み動作を示すタイミ
ング図。

【図３１】 図２８におけるベリファイ読み出し動作を
示すタイミング図。

【符号の説明】

１…メモリセルアレイ ２…ビット線制御
回路 ３…カラムデコーダ ４…入出力データ
変換回路 ５…データ入出力バッファ ６…ワード線駆動
回路 ３１…ビット線 ３２…センスアン
プ ３３…データラッチ ３４…ベリファイ
手段 ３５…スイッチ ３６…トランジス
タ ３７…データ入出力線 ４０…書き込み制
御手段 ＢＬ…ビット線 Ｓ1 、Ｓ2 …選択
トランジスタ Ｍ1 〜Ｍ8 …メモリセル ＳＧ1 、ＳＧ2 …
選択ゲート ＣＧ1 〜ＣＧ8 …制御ゲート ＶＳ…ソース線 ＦＦ…フリップフロップ Ｑp …ｐチャネル
ＭＯＳトランジスタ Ｑn …ｎチャネルＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−40198（ＪＰ，Ａ) 特開 平４−11397（ＪＰ，Ａ) 特開 平４−82091（ＪＰ，Ａ) 特開 平４−57294（ＪＰ，Ａ) 特開 平３−59886（ＪＰ，Ａ) 特開 平３−237692（ＪＰ，Ａ) 特開 平５−182476（ＪＰ，Ａ) 特開 平７−93979（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】 ３値の多値を記憶する電気的書き替えが
   可能な複数のメモリセルがマトリックス配置されたメモ
   リセルアレイと、 前記複数のメモリセルにそれぞれ接続され、前記メモリ
   セルとデータの授受を行う複数のビット線と、 前記複数のビット線にそれぞれ接続される複数のビット
   線制御回路とを具備し、 前記複数のビット線制御回路は、それぞれ、 前記メモリセルから前記ビット線に読み出されたデータ
   が３値のうちの第１値であるか、又は第２値および第３
   値の一方であるかをセンスし、前記メモリセルに書き込
   むデータが３値のうちの第１値であるか、又は第２値お
   よび第３値の一方であるかをあらわすデータを保持する
   第１のデータラッチ回路と、 前記メモリセルから前記ビット線に読み出されたデータ
   が３値のうちの第２値であるか、又は第３値であるかを
   センスし、前記メモリセルに書き込むデータが第２値で
   あるか、又は第３値であるかをあらわすデータを保持す
   る第２のデータラッチ回路と、 前記第１のデータラッチ回路と前記ビット線との間及び
   前記第２のデータラッチ回路と前記ビット線との間にそ
   れぞれ設けられた第１及び第２のスイッチ回路と、 前記第１及び第２のデータラッチ回路の内容と前記メモ
   リセルの書き込み動作後の状態から書き込み不十分のメ
   モリセルに対してのみ再書き込みを行うように前記第１
   及び第２のデータラッチ回路の内容を更新するための第
   １及び第２のベリファイ手段と、を含み 前記第１及び第２のスイッチ回路は、前記メモリセルか
   ら前記ビット線にデータを取り出した後に、解放状態に
   なり、 前記第１及び第２のデータラッチ回路は、前記第１及び
   第２のデータラッチ回路に対応する前記第１及び第２の
   スイッチ回路が解放状態になった後に、ほぼ同時に作動
   して前記ビット線に取り出されたデータをセンス・増幅
   することを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 前記第１及び第２のスイッチ回路は、そ
   れぞれ、前記メモリセルから前記ビット線にデータを取
   り出した後に、解放状態になり、前記第１及び第２のベ
   リファイ手段は、ほぼ同時に作動して前記ビット線に取
   り出されたデータのベリファイ動作を行うことを特徴と
   する請求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記第１のスイッチ回路は、前記第１の
   データラッチ回路及び前記第１のベリファイ手段と前記
   ビット線との間に設けられ、前記第２のスイッチ回路
   は、前記第２のデータラッチ回路及び前記第２のベリフ
   ァイ手段と前記ビット線との間に設けられることを特徴
   とする請求項１記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記ビット線は、メモリセルアレイを中
   心として、第１方向及び第２方向に配設され、前記第１
   のスイッチ回路は、前記ビット線の第１方向に接続さ
   れ、前記第２のスイッチ回路は前記ビット線の第２方向
   に接続されることを特徴とする請求項３記載の不揮発性
   半導体記憶装置。
5. 【請求項５】 前記第１のデータラッチ回路のデータと
   前記第２のデータラッチ回路のデータは、前記ビット線
   を介して移動可能であることを特徴とする請求項４記載
   の不揮発性半導体記憶装置。
6. 【請求項６】 前記メモリセルアレイは少なくとも第
   １、第２、第３メモリセルアレイの複数のメモリセルア
   レイを含み、前記第１のデータラッチ回路及び前記第１
   のベリファイ手段で複数の第１ビット線制御回路を構成
   し、前記第２のデータラッチ回路及び前記第２のベリフ
   ァイ手段で複数の第２ビット線制御回路を構成し、前記
   第１メモリセルアレイの一方の側に前記第１ビット線制
   御回路を配設し、前記第１メモリセルアレイの他方の側
   でかつ前記第２メモリセルアレイの一方の側の間に前記
   第２ビット線制御回路を配設し、前記第２メモリセルア
   レイの他方の側でかつ第３メモリセルアレイの一方の側
   の間に前記第１ビット線制御回路を配設するように、複
   数の前記メモリセルアレイ間に、前記第１ビット線制御
   回路と前記第２ビット線制御回路が交互に配設されるこ
   とを特徴とする請求項３記載の不揮発性半導体記憶装
   置。
7. 【請求項７】 前記ビット線制御回路は、 前記第１及び第２のデータラッチ回路の情報が前記メモ
   リセルの状態を書き込み動作前の状態に保持するよう制
   御する情報である場合には、書き込み動作時に前記ビッ
   ト線に書き込み防止ビット線電圧を出力する書き込み防
   止ビット線電圧出力回路と、 前記第１及び第２のデータラッチ回路の情報が前記メモ
   リセルの状態を書き込み動作前の状態に保持するよう制
   御しない情報の場合には、前記第１及び第２のデータラ
   ッチ回路の示す情報に応じて書き込み時の前記ビット線
   電圧を出力する第１、第２書き込みビット線電圧出力回
   路と、を含むことを特徴とする請求項３記載の不揮発性
   半導体記憶装置。
8. 【請求項８】 ｎ値（ｎは３以上の整数）の多値を記憶
   する電気的書き替えが可能な複数のメモリセルがマトリ
   ックス配置されたメモリセルアレイと、 前記複数のメモリセルにそれぞれ接続され、前記メモリ
   セルとデータの授受を行う複数のビット線と、 前記複数のビット線にそれぞれ接続される複数のビット
   線制御回路とを具備し、 前記複数のビット線制御回路は、それぞれ、 前記メモリセルから前記ビット線に読み出されたデータ
   がｎ値のうちの第１値から第ｉ値であるか、又は第（ｉ
   ＋１）値から第ｎ値であるかをセンスし、前記メモリセ
   ルに書き込むデータがｎ値のうちの第ｉ値であるか否か
   をあらわすデータを保持する第ｉ（ｉ＝１からｎ−１）
   のデータラッチ回路と、 前記第ｉのデータラッチ回路と前記ビット線との間に設
   けられた第ｉ（ｉ＝１からｎ−１）のスイッチ回路と、 前記第１から第（ｎ−１）のデータラッチ回路の内容と
   前記メモリセルの書き込み動作後の状態から書き込み不
   十分のメモリセルに対してのみ再書き込みを行うように
   前記第１から第（ｎ−１）のデータラッチ回路の内容を
   更新するための第ｉ（ｉ＝１からｎ−１）のベリファイ
   手段と、を含み データ書き込みの際にビット線に印加される電圧は、前
   記第１から第（ｎ−１）のデータラッチ回路により制御
   され、 前記第１から第（ｎ−１）のスイッチ回路は、前記メモ
   リセルから前記ビット線にデータを取り出した後に、解
   放状態になり、 前記第１から第（ｎ−１）のデータラッチ回路は、前記
   第１から第（ｎ−１）のデータラッチ回路に対応する前
   記第１から第（ｎ−１）のスイッチ回路が解放状態にな
   った後に、ほぼ同時に作動して前記ビット線に取り出さ
   れたデータをセンスすることを特徴とする不揮発性半導
   体記憶装置。
9. 【請求項９】 前記第ｉスイッチ回路（ｉ＝１〜ｎ−
   １）は、それぞれ、前記第ｉセンスアンプ（ｉ＝１〜ｎ
   −１）、前記第ｉデータラッチ回路（ｉ＝１〜ｎ−１）
   及び前記第ｉベリファイ手段（ｉ＝１〜ｎ−１）と、前
   記ビット線との接続を制御することを特徴とする請求項
   ８記載の不揮発性半導体記憶装置。
10. 【請求項１０】 前記ビット線制御回路は、 前記第１〜第（ｎ−１）データラッチ回路の情報が前記
    メモリセルの状態を書き込み動 作前の状態に保持するよ
    う制御する情報である場合には、書き込み動作時に前記
    ビット線に書き込み防止ビット線電圧を出力する書き込
    み防止ビット線電圧出力回路と、前記第１〜第（ｎ−１）データラッチ回路の情報が前記
    メモリセルの状態を書き込み動 作前の状態に保持するよ
    う制御しない情報の場合には、前記第１〜第（ｎ−１）
    データラッチ回路の示す情報に応じて書き込み時のビッ
    ト線電圧を出力する第ｉ（ｉ＝１〜ｎ−１）書き込みビ
    ット線電圧出力回路とを備えたことを特徴とする請求項
    ８記載の不揮発性半導体記憶装置。
11. 【請求項１１】 前記メモリセルは半導体層上に電荷蓄
    積層と制御ゲートを積層して形成され、複数の前記メモ
    リセルを直列接続してＮＡＮＤセルを構成することを特
    徴とする請求項８記載の不揮発性半導体記憶装置。
12. 【請求項１２】 前記第１から第（ｎ−１）のデータラ
    ッチ回路は、基準電位と比較することでビット線のデー
    タを読み出し、書き込みベリファイの読み出し動作時の
    基準入力電位を、通常の読み出し動作時の基準入力電位
    より所定値だけ低くする手段を含むことを特徴とする請
    求項１１記載の不揮発性半導体記憶装置。
13. 【請求項１３】 書き込みベリファイの読み出し動作時
    の、選択された前記制御ゲート電位を、通常の読み出し
    動作時の選択された前記制御ゲート電位より所定値だけ
    高くする手段を更に含むことを特徴とする請求項１１記
    載の不揮発性半導体記憶装置。
14. 【請求項１４】 前記メモリセルは半導体層上に電荷蓄
    積層と制御ゲートを積層して形成され、ＮＯＲセルを構
    成することを特徴とする請求項１記載の不揮発性半導体
    記憶装置。
15. 【請求項１５】 前記第１及び第２のデータラッチ回路
    は、基準電位と比較することでビット線のデータを読み
    出し、書き込みベリファイの読み出し動作時の基準入力
    電位を、通常の読み出し動作時の基準入力電位より所定
    値だけ高くする手段を含むことを特徴とする請求項１４
    記載の不揮発性半導体記憶装置。
16. 【請求項１６】 書き込みベリファイの読み出し動作時
    の、選択された前記制御ゲート電位を、通常の読み出し
    動作時の選択された前記制御ゲート電位より所定値だけ
    低くする手段を更に含むことを特徴とする請求項１４記
    載の不揮発性半導体記憶装置。
17. 【請求項１７】 前記メモリセルは半導体層上に電荷蓄
    積層と制御ゲートを積層して形成され、複数の前記メモ
    リセルを並列接続してＤＩＮＯＲセルを構成することを
    特徴とする請求項１記載の不揮発性半導体記憶装置。
18. 【請求項１８】 前記メモリセルは半導体層上に電荷蓄
    積層と制御ゲートを積層して形成され、複数の前記メモ
    リセルを並列接続してＡＮＤセルを構成することを特徴
    とする請求項１記載の不揮発性半導体記憶装置。