Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP3477462B2 - Method for manufacturing semiconductor device - Google Patents
[go: Go Back, main page]

JP3477462B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JP3477462B2
JP3477462B2 JP2001249883A JP2001249883A JP3477462B2 JP 3477462 B2 JP3477462 B2 JP 3477462B2 JP 2001249883 A JP2001249883 A JP 2001249883A JP 2001249883 A JP2001249883 A JP 2001249883A JP 3477462 B2 JP3477462 B2 JP 3477462B2
Authority
JP
Japan
Prior art keywords
layer
film
fluorine
insulating film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001249883A
Other languages
Japanese (ja)
Other versions
JP2003059912A (en
Inventor
健司 鐘ヶ江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2001249883A priority Critical patent/JP3477462B2/en
Priority to US10/128,314 priority patent/US6831018B2/en
Publication of JP2003059912A publication Critical patent/JP2003059912A/en
Application granted granted Critical
Publication of JP3477462B2 publication Critical patent/JP3477462B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Materials For Photolithography (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、絶縁膜に対して炭素及びフッ素を含
むエッチングガスを用いるプラズマエッチングを行なっ
た後、前記プラズマエッチングにより堆積されたポリマ
ー膜を酸素ガス又は酸素を主成分とするガスを用いてア
ッシングを行なう工程を備えている半導体装置の製造方
法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a polymer film deposited by plasma etching after performing plasma etching on an insulating film using an etching gas containing carbon and fluorine. The present invention relates to a method for manufacturing a semiconductor device including a step of performing ashing using oxygen gas or a gas containing oxygen as a main component.

【0002】[0002]

【従来の技術】近年、半導体集積回路装置の微細化が進
むにつれて、より小さい径を持つコンタクトホールが必
要になっているが、これに対してコンタクトの深さはそ
れほど変化していないため、アスペクト比(コンタクト
ホールの深さ/コンタクトホールの径)の高いコンタク
トホールを形成する技術が必要となっている。
2. Description of the Related Art In recent years, as semiconductor integrated circuit devices have been miniaturized, contact holes having a smaller diameter have been required. On the other hand, the contact depth has not changed so much. A technique for forming a contact hole with a high ratio (depth of contact hole / diameter of contact hole) is required.

【0003】また、ホールパターンの形成に用いられる
レジスト膜も薄膜化されているため、(コンタクトホー
ルの深さ)/(レジスト膜のエッチング量)の値を如何
に大きくするか、つまり、(コンタクトホールが形成さ
れる絶縁膜のエッチングレート)/(レジスト膜のエッ
チングレート)=対レジスト選択比の値を如何に大きく
するかが重要となる。
Further, since the resist film used for forming the hole pattern is also thinned, how to increase the value of (depth of contact hole) / (etching amount of resist film), that is, (contact It is important to increase the value of (etching rate of insulating film where holes are formed) / (etching rate of resist film) = resist selection ratio.

【0004】例えば、対レジスト選択比が十分に大きく
なければ、コンタクトホールが形成されるまでにレジス
ト膜の大部分がエッチングされてしまうので、コンタク
トホールの形状を良好に保つことができない。つまり、
コンタクトホールの上部がラッパ状に開いてしまった
り、又はレジスト膜が消滅して隣り合うコンタクトホー
ル同士が接続されてしまったりする。
For example, if the selection ratio with respect to the resist is not sufficiently large, most of the resist film is etched by the time the contact hole is formed, so that the contact hole cannot be kept in a good shape. That is,
The upper part of the contact hole may open like a trumpet, or the resist film may disappear and the adjacent contact holes may be connected to each other.

【0005】対レジスト選択比を十分に確保し、コンタ
クトホールの形状を良好に保つための1つの方法として
は、エッチングガスとしてC/F比の高いPFC(パー
フルオロカーボン)ガス、例えば、C26ガス(C/F
比=2/6)、C48ガス(C/F比=4/8)又はC
58ガス(C/F比=5/8)などを用いたり、又はカ
ーボンリッチなエッチング条件を採用したりして、レジ
スト膜の表面に強固な堆積膜を形成し、これにより、高
い対レジスト選択比を得ることが考えられる。
One method for ensuring a sufficient resist selection ratio and maintaining a good contact hole shape is a PFC (perfluorocarbon) gas having a high C / F ratio such as C 2 F as an etching gas. 6 gas (C / F
Ratio = 2/6), C 4 F 8 gas (C / F ratio = 4/8) or C
A strong deposited film is formed on the surface of the resist film by using 5 F 8 gas (C / F ratio = 5/8) or by adopting a carbon-rich etching condition. It is possible to obtain a resist selectivity.

【0006】しかしながら、近年では、対レジスト選択
比がより高い酸化膜エッチングプロセスを使用している
ため、従来のアッシング方法では、電力を高くしてもレ
ジスト膜表面のポリマー膜に対して十分なエッチングレ
ートを得ることができないと言う問題がある。
However, in recent years, since the oxide film etching process having a higher resist selectivity is used, the conventional ashing method can sufficiently etch the polymer film on the resist film surface even if the power is increased. There is a problem that you cannot get the rate.

【0007】また、エッチングレートを確保するため
に、酸素ガスにフッ素ガスを添加してアッシングを行な
うと、ウェーハ表面荒れ又は下地基板の削れなどの問題
が発生する。
If fluorine gas is added to oxygen gas for ashing in order to secure an etching rate, problems such as rough surface of the wafer and scraping of the underlying substrate occur.

【0008】以下、従来の半導体装置の製造方法につい
て、図3(a)〜(c)及び図4(a)〜(c)を参照
しながら説明する。
A conventional method of manufacturing a semiconductor device will be described below with reference to FIGS. 3 (a) to 3 (c) and 4 (a) to 4 (c).

【0009】まず、図3(a)に示すように、シリコン
窒化膜などよりなるエッチングストッパー膜、ポリシリ
コン若しくはタングステンなどよりなるプラグ、又は下
層配線などから構成される下地層10の上に形成された
シリコン酸化膜11の上に、コンタクトホール形成用開
口部を有するレジストパターン12を形成する。
First, as shown in FIG. 3A, an etching stopper film made of a silicon nitride film or the like, a plug made of polysilicon or tungsten, or a base layer 10 made of a lower wiring is formed. A resist pattern 12 having an opening for forming a contact hole is formed on the silicon oxide film 11.

【0010】次に、図3(b)に示すように、エッチン
グ用チャンバー(図示は省略している)内に、フルオロ
カーボンガスを主成分とするエッチングガス13を導入
して、シリコン酸化膜11に対してレジストパターン1
2をマスクにエッチングを行なうことにより、シリコン
酸化膜11にコンタクトホール14を形成する。このよ
うにすると、SiF4、CO2 又はH2Oなどの反応生成
ガス15が生成されて気化する。この際、レジストパタ
ーン12の表面、コンタクトホール14の底面及び壁面
並びにエッチング用チャンバーの壁面には、エッチング
ガス13のプラズマから供給される炭素又はフッ素を主
成分とし(Cxyznよりなる強固なポリマー膜16
が堆積する。
Next, as shown in FIG. 3B, an etching gas 13 containing a fluorocarbon gas as a main component is introduced into an etching chamber (not shown) to etch the silicon oxide film 11. On the other hand, resist pattern 1
By using the mask 2 as a mask, a contact hole 14 is formed in the silicon oxide film 11. By doing so, the reaction product gas 15 such as SiF 4 , CO 2 or H 2 O is generated and vaporized. At this time, the surface of the resist pattern 12, the bottom and walls and walls of the etching chamber of the contact hole 14, carbon or fluorine is supplied from the plasma of the etching gas 13 as a main component (C x H y F z) n Made of a strong polymer film 16
Is deposited.

【0011】次に、図3(c)に示すように、アッシン
グ用チャンバー(図示は省略している)内に、フルオロ
カーボンガスが添加された酸素ガスよりなるアッシング
ガス17を導入して、ポリマー膜16をアッシングす
る。このようにすると、プラズマ生成用電力により活性
化した酸素がポリマー膜16の1つの主成分である炭素
と結合して二酸化炭素になると共にフッ素も気化し、こ
れらが反応生成ガス18として除去される。
Next, as shown in FIG. 3 (c), an ashing gas 17 made of oxygen gas to which a fluorocarbon gas is added is introduced into an ashing chamber (not shown) to form a polymer film. Ashing 16 By doing so, oxygen activated by the electric power for plasma generation is combined with carbon which is one of the main components of the polymer film 16 to become carbon dioxide, and fluorine is also vaporized, and these are removed as the reaction product gas 18. .

【0012】この際、図4(a)に示すように、シリコ
ン酸化膜11の表面に残留ポリマー19が形成される。
そして、プラズマ生成電力により、高いエネルギーを持
つ活性化酸素が大量に生成されると共に、生成された高
いエネルギーを持つ活性化酸素がシリコン酸化膜11の
表面に飛来するため、残留ポリマー19内のフッ素が凝
縮されながら、飛来してくる活性化酸素によりシリコン
酸化膜11の表面部に押し込まれるので、シリコン酸化
膜11の表面部に第1のフッ素注入層21が形成され
る。また、反応生成ガス18に含まれており気化状態の
フッ素は、プラズマ生成電力により活性化されて再びシ
リコン酸化膜11の表面に飛来した後、シリコン酸化膜
11の表面部に注入されるので、シリコン酸化膜11の
表面部には第2のフッ素注入層22が形成される。
At this time, as shown in FIG. 4A, the residual polymer 19 is formed on the surface of the silicon oxide film 11.
A large amount of activated oxygen having high energy is generated by the plasma generation power, and the generated activated oxygen having high energy flies to the surface of the silicon oxide film 11, so that fluorine in the residual polymer 19 is generated. While being condensed, it is pushed into the surface portion of the silicon oxide film 11 by the activated oxygen that comes in, so that the first fluorine implantation layer 21 is formed on the surface portion of the silicon oxide film 11. In addition, since the fluorine in the vaporized state contained in the reaction product gas 18 is activated by the plasma generation power and reaches the surface of the silicon oxide film 11 again, it is injected into the surface portion of the silicon oxide film 11, A second fluorine implantation layer 22 is formed on the surface of the silicon oxide film 11.

【0013】また、この際、レジストパターン12の表
面に付着しているポリマー膜16又はチャンバーの壁面
に付着しているポリマー膜に含まれるフッ素、及びアッ
シングガスに添加されているフルオロカーボンに含まれ
るフッ素がコンタクトホール14の底部にも入射するの
で、下地層10におけるコンタクトホール14に露出し
ている部分がエッチングされてリセス部23が形成され
る。
Further, at this time, the fluorine contained in the polymer film 16 attached to the surface of the resist pattern 12 or the polymer film attached to the wall surface of the chamber and the fluorine contained in the fluorocarbon added to the ashing gas. Is also incident on the bottom of the contact hole 14, the portion of the underlying layer 10 exposed to the contact hole 14 is etched to form the recess 23.

【0014】次に、図4(b)に示すように、洗浄液2
4によりシリコン酸化膜11の表面及びコンタクトホー
ル14の底部をウェット洗浄して、残留ポリマー19を
除去する。
Next, as shown in FIG. 4B, the cleaning liquid 2
The surface of the silicon oxide film 11 and the bottom of the contact hole 14 are wet-cleaned by 4 to remove the residual polymer 19.

【0015】[0015]

【発明が解決しようとする課題】ところが、ウェット洗
浄工程では、シリコン酸化膜11の表面及びコンタクト
ホール14の底面に存在する残留ポリマー19は除去さ
れるが、シリコン酸化膜11の表面における、第1のフ
ッ素注入層21及び第2のフッ素注入層22が形成され
ている領域と形成されていない領域との間ではウェット
洗浄工程におけるエッチングレートに差があるので、図
4(c)に示すように、シリコン酸化膜11の表面に凹
凸が形成されて、表面荒れ部25が発生してしまう。
However, in the wet cleaning process, the residual polymer 19 present on the surface of the silicon oxide film 11 and the bottom surface of the contact hole 14 is removed, but the first polymer on the surface of the silicon oxide film 11 is removed. Since there is a difference in the etching rate in the wet cleaning step between the region where the fluorine-implanted layer 21 and the second fluorine-implanted layer 22 are formed and the region where the second fluorine-implanted layer 22 is not formed, as shown in FIG. As a result, irregularities are formed on the surface of the silicon oxide film 11, and the rough surface portion 25 is generated.

【0016】また、シリコン酸化膜11の表面及びコン
タクトホール14の底部に存在する残留ポリマー19を
アッシングにより除去する際に、アッシングレートを確
保したり又は残留ポリマー19を確実に除去したりする
べく、大きいプラズマ生成用電力を印加してアッシング
を行なうと、残留ポリマー19に含まれるフッ素又はチ
ャンバーの壁面に堆積しているポリマーに含まれている
フッ素がシリコン酸化膜11の表面に打ち込まれるの
で、ウェット洗浄工程において発生する表面荒れ部25
が一層大きくなる。
Further, when the residual polymer 19 existing on the surface of the silicon oxide film 11 and the bottom of the contact hole 14 is removed by ashing, in order to secure an ashing rate or to surely remove the residual polymer 19, When a large amount of plasma generation power is applied to perform ashing, the fluorine contained in the residual polymer 19 or the fluorine contained in the polymer deposited on the wall surface of the chamber is driven into the surface of the silicon oxide film 11, and thus wet. Rough surface portion 25 generated in the cleaning process
Will be even larger.

【0017】また、アッシング工程でシリコン酸化膜1
1の表面に打ち込まれたフッ素が洗浄工程で完全に除去
されずに残ってしまう場合がある。この場合、コンタク
トホール14が形成されているシリコン酸化膜11の上
に化学増幅型レジスト材料よりなるレジスト膜を形成
し、該レジスト膜に対してパターン露光を行なうと、第
1及び第2のフッ素注入層21、22に含まれるフッ素
がレジスト膜の露光部で発生する酸を失活させてしまう
ので、良好な形状を有するレジストパターンが形成され
ないという問題もある。
In the ashing process, the silicon oxide film 1 is also used.
In some cases, the fluorine implanted on the surface of No. 1 remains without being completely removed in the cleaning process. In this case, when a resist film made of a chemically amplified resist material is formed on the silicon oxide film 11 in which the contact hole 14 is formed and the resist film is subjected to pattern exposure, the first and second fluorine are formed. Since fluorine contained in the injection layers 21 and 22 deactivates the acid generated in the exposed portion of the resist film, there is also a problem that a resist pattern having a good shape cannot be formed.

【0018】前記に鑑み、本発明は、絶縁膜に対して炭
素及びフッ素を含むエッチングガスを用いるプラズマエ
ッチングを行なったときにレジスト膜の上に堆積される
ポリマー膜をアッシングにより除去し、その後、絶縁膜
をウェット洗浄した際に該絶縁膜に表面荒れが形成され
ないようにすることを目的とする。
In view of the above, the present invention removes the polymer film deposited on the resist film by ashing when the insulating film is subjected to plasma etching using an etching gas containing carbon and fluorine, and thereafter, An object of the present invention is to prevent surface roughness from being formed on the insulating film when the insulating film is wet washed.

【0019】[0019]

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第1の半導体装置の製造方法は、半導
体基板上に形成された下地層の上に絶縁膜を堆積した
後、絶縁膜の上に剥離層を堆積する工程と、剥離層の上
にレジストパターンを形成した後、剥離層及び絶縁膜に
対して、レジストパターンをマスクにすると共に炭素及
びフッ素を含むエッチングガスを用いるプラズマエッチ
ングを行なう工程と、プラズマエッチング工程において
レジストパターンの上に堆積されたポリマー膜に対し
て、酸素ガス又は酸素を主成分とするガスを用いてアッ
シングを行なう工程と、アッシング工程において表面部
にフッ素注入層が形成された剥離層を除去する工程とを
備えている。
In order to achieve the above-mentioned object, a first method of manufacturing a semiconductor device according to the present invention is characterized in that after an insulating film is deposited on an underlayer formed on a semiconductor substrate, A step of depositing a peeling layer on the insulating film, and after forming a resist pattern on the peeling layer, using the resist pattern as a mask and using an etching gas containing carbon and fluorine for the peeling layer and the insulating film. The step of performing plasma etching, the step of ashing the polymer film deposited on the resist pattern in the plasma etching step using oxygen gas or a gas containing oxygen as a main component, and the surface portion in the ashing step And a step of removing the release layer on which the fluorine injection layer is formed.

【0020】本発明に係る第1の半導体装置の製造方法
によると、絶縁膜の上に剥離層が形成されているため、
ポリマー膜に含まれているフッ素は剥離層に注入される
が、下層の絶縁膜には注入されない。また、剥離層の表
面部に形成されたフッ素注入層は剥離層と共に完全に除
去される。このため、後に行なわれるウェット洗浄工程
において、絶縁膜にはフッ素に起因する表面荒れは発生
しない。
According to the first method of manufacturing a semiconductor device of the present invention, since the peeling layer is formed on the insulating film,
Fluorine contained in the polymer film is injected into the peeling layer, but not into the underlying insulating film. Further, the fluorine injection layer formed on the surface portion of the peeling layer is completely removed together with the peeling layer. Therefore, the surface roughness due to fluorine does not occur in the insulating film in the wet cleaning process performed later.

【0021】また、フッ素注入層が完全に除去されるの
で、剥離層が除去された絶縁膜の上に化学増幅型レジス
ト材料よりなるレジスト膜を形成して、該レジスト膜に
対してパターン露光を行なう場合には、化学増幅型レジ
スト材料に含まれる酸(H+)がフッ素と反応して、レ
ジスト膜の露光部において発生する酸が失活する事態を
回避することができる。
Further, since the fluorine injection layer is completely removed, a resist film made of a chemically amplified resist material is formed on the insulating film from which the peeling layer has been removed, and the resist film is subjected to pattern exposure. When it is carried out, it is possible to avoid a situation in which the acid (H + ) contained in the chemically amplified resist material reacts with fluorine to deactivate the acid generated in the exposed portion of the resist film.

【0022】第1の半導体装置の製造方法において、絶
縁膜は不純物が添加されていないシリコン酸化膜よりな
り、剥離層はホウ素、リン及びフッ素のうちの少なくと
も1つの不純物が添加されたシリコン酸化膜よりなるこ
とが好ましい。
In the first method of manufacturing a semiconductor device, the insulating film is made of a silicon oxide film to which no impurities are added, and the peeling layer is a silicon oxide film to which at least one impurity of boron, phosphorus and fluorine is added. It is preferable that

【0023】このようにすると、剥離層をエッチングに
より除去する際に絶縁膜に対する選択性が得られるの
で、剥離層を確実に除去することができる。
In this way, since the selectivity with respect to the insulating film is obtained when the peeling layer is removed by etching, the peeling layer can be reliably removed.

【0024】第1の半導体装置の製造方法において、絶
縁膜はシリコン酸化膜よりなり、剥離層はシリコン窒化
膜よりなることが好ましい。
In the first method of manufacturing a semiconductor device, it is preferable that the insulating film is made of a silicon oxide film and the peeling layer is made of a silicon nitride film.

【0025】このようにすると、剥離層をエッチングに
より除去する際に絶縁膜に対する選択性が得られるの
で、剥離層を確実に除去することができる。
In this case, since the selectivity with respect to the insulating film is obtained when the peeling layer is removed by etching, the peeling layer can be reliably removed.

【0026】第1の半導体装置の製造方法において、下
地層はシリコン窒化膜であり、絶縁膜はシリコン酸化膜
であり、剥離層はシリコン膜であることが好ましい。
In the first method of manufacturing a semiconductor device, it is preferable that the base layer is a silicon nitride film, the insulating film is a silicon oxide film, and the peeling layer is a silicon film.

【0027】このようにすると、剥離層をエッチングに
より除去する際に絶縁膜に対する選択性が得られるの
で、剥離層を確実に除去できると共に、剥離層をエッチ
ングにより除去する際に、下地層がエッチングされる事
態を防止できる。
In this way, since the selectivity with respect to the insulating film is obtained when the peeling layer is removed by etching, the peeling layer can be surely removed, and when the peeling layer is removed by etching, the base layer is etched. It is possible to prevent the situation.

【0028】本発明に係る第2の半導体装置の製造方法
は、半導体基板上に形成された下地層の上に絶縁膜を堆
積した後、絶縁膜の上に該絶縁膜を構成する材料よりも
硬い絶縁材料よりなる注入ストッパ層を堆積する工程
と、注入ストッパ層の上にレジストパターンを形成した
後、注入ストッパ層及び絶縁膜に対して、レジストパタ
ーンをマスクにすると共に炭素及びフッ素を含むエッチ
ングガスを用いるプラズマエッチングを行なう工程と、
プラズマエッチング工程においてレジストパターンの上
に堆積されたポリマー膜に対して、酸素ガス又は酸素を
主成分とするガスを用いてアッシングを行なう工程と、
アッシング工程において注入ストッパ層の表面部に形成
されたフッ素注入層を除去する工程とを備えている。
According to a second method of manufacturing a semiconductor device of the present invention, after an insulating film is deposited on a base layer formed on a semiconductor substrate, the insulating film is formed on the insulating film more than the material forming the insulating film. A step of depositing an implantation stopper layer made of a hard insulating material, and forming a resist pattern on the implantation stopper layer, and then etching the implantation stopper layer and the insulating film using the resist pattern as a mask and containing carbon and fluorine. Performing a plasma etching using a gas,
A step of ashing the polymer film deposited on the resist pattern in the plasma etching step using oxygen gas or a gas containing oxygen as a main component;
And a step of removing the fluorine injection layer formed on the surface portion of the injection stopper layer in the ashing step.

【0029】本発明に係る第2の半導体装置の製造方法
によると、絶縁膜の上に注入ストッパ層が堆積されてい
るため、ポリマー膜に含まれているフッ素は注入ストッ
パ層に注入されるが、絶縁膜には注入されない。また、
注入ストッパ層は絶縁膜を構成する材料よりも硬い絶縁
材料よりなるため、ポリマー膜から発生したフッ素は注
入ストッパ層の表面部の浅い領域に留まり、深い領域に
は注入されない。このため、フッ素注入層が除去された
後に、注入ストッパ層の表面部に形成される表面荒れの
凹凸は小さくなるので、後に行なわれるウェット洗浄工
程において、絶縁膜にはフッ素に起因する表面荒れは発
生しない。
According to the second semiconductor device manufacturing method of the present invention, since the implantation stopper layer is deposited on the insulating film, the fluorine contained in the polymer film is implanted into the implantation stopper layer. , Not injected into the insulating film. Also,
Since the implantation stopper layer is made of an insulating material that is harder than the material forming the insulating film, fluorine generated from the polymer film remains in the shallow region of the surface portion of the implantation stopper layer and is not implanted in the deep region. Therefore, after the fluorine-implanted layer is removed, the unevenness of the surface roughness formed on the surface of the implantation stopper layer becomes small. Does not occur.

【0030】また、フッ素注入層が除去されるので、絶
縁膜の上に化学増幅型レジスト材料よりなるレジスト膜
を形成して、該レジスト膜に対してパターン露光を行な
う場合には、化学増幅型レジスト材料に含まれる酸(H
+ )がフッ素と反応して、レジスト膜の露光部において
発生する酸が失活する事態を回避することができる。
Further, since the fluorine implantation layer is removed, when a resist film made of a chemically amplified resist material is formed on the insulating film and the resist film is subjected to pattern exposure, the chemically amplified resist film is used. Acid contained in resist material (H
It is possible to avoid the situation where + ) reacts with fluorine to deactivate the acid generated in the exposed portion of the resist film.

【0031】[0031]

【発明の実施の形態】(第1の実施形態)以下、本発明
の第1の実施形態に係る半導体装置の製造方法につい
て、図1(a)〜(d)を参照しながら説明する。
BEST MODE FOR CARRYING OUT THE INVENTION (First Embodiment) A method for manufacturing a semiconductor device according to a first embodiment of the present invention will be described below with reference to FIGS.

【0032】まず、図1(a)に示すように、下地層と
してのシリコン基板100の上にシリコン酸化膜(ホウ
素、リン又はフッ素等の不純物が添加されていてもよい
し、添加されていなくてもよい)よりなる絶縁膜101
を堆積した後、該絶縁膜101の上に、例えば10nm
〜50nm程度の厚さを持つシリコン窒化膜よりなる剥
離層102を堆積する。
First, as shown in FIG. 1 (a), a silicon oxide film (impurities such as boron, phosphorus, or fluorine) may or may not be added on the silicon substrate 100 as an underlayer. Insulating film 101 made of
And then depositing, for example, 10 nm on the insulating film 101.
A peeling layer 102 made of a silicon nitride film having a thickness of about 50 nm is deposited.

【0033】次に、図1(b)に示すように、剥離層1
02の上に、コンタクトホール形成用開口部を有するレ
ジストパターン103を形成した後、剥離層102及び
絶縁膜101に対して、レジストパターン103をマス
クにすると共にフルオロカーボンガスよりなるエッチン
グガスを用いるプラズマエッチングを行なって、コンタ
クトホール104を形成する。このようにすると、レジ
ストパターン103の上面並びにコンタクトホール10
4の底面及び壁面には、エッチングガスのプラズマから
供給される炭素又はフッ素を主成分とする強固なポリマ
ー膜105が堆積する。
Next, as shown in FIG. 1B, the release layer 1
02, a resist pattern 103 having an opening for forming a contact hole is formed, and then plasma etching is performed on the peeling layer 102 and the insulating film 101 using the resist pattern 103 as a mask and an etching gas of fluorocarbon gas. Then, the contact hole 104 is formed. By doing so, the upper surface of the resist pattern 103 and the contact hole 10
A strong polymer film 105 containing carbon or fluorine as a main component, which is supplied from the plasma of the etching gas, is deposited on the bottom surface and the wall surface of 4.

【0034】次に、フルオロカーボンが添加された酸素
ガスよりなるアッシングガスを用いて、ポリマー膜10
5及びレジストパターン103に対してアッシングを行
なう。このようにすると、ポリマー膜105から発生し
プラズマにより活性化されたフッ素が剥離層102に注
入されるので、図1(c)に示すように、剥離層102
の表面部にフッ素注入層106が形成されるが、絶縁膜
101にはフッ素が注入されない。
Next, the polymer film 10 is formed by using an ashing gas made of oxygen gas to which fluorocarbon is added.
5 and the resist pattern 103 are ashed. By doing so, fluorine generated from the polymer film 105 and activated by plasma is injected into the peeling layer 102, so that the peeling layer 102 is released as shown in FIG.
Although the fluorine-implanted layer 106 is formed on the surface portion of, the fluorine is not implanted into the insulating film 101.

【0035】次に、フッ酸を用いるウェット洗浄により
剥離層102を除去すると、フッ素注入層106は剥離
層102と共に除去されるため、図1(d)に示すよう
に、フッ素が注入されていない絶縁膜101が得られ
る。この場合、洗浄液としてフッ酸を用いるため、シリ
コン窒化膜よりなる剥離層102はシリコン基板100
に対してウェット洗浄の選択性を有するので、コンタク
トホール104の底部がエッチングされることなく剥離
層102を除去することができる。
Next, when the peeling layer 102 is removed by wet cleaning using hydrofluoric acid, the fluorine injection layer 106 is removed together with the peeling layer 102. Therefore, as shown in FIG. 1D, fluorine is not injected. The insulating film 101 is obtained. In this case, since hydrofluoric acid is used as the cleaning liquid, the peeling layer 102 made of a silicon nitride film is used as the silicon substrate 100.
With respect to the wet cleaning selectivity, the peeling layer 102 can be removed without etching the bottom of the contact hole 104.

【0036】第1の実施形態によると、絶縁膜101の
上に剥離層102が形成されているため、ポリマー膜1
05に含まれているフッ素は剥離層102に注入される
が、絶縁膜101には注入されない。また、剥離層10
2の表面部に形成されたフッ素注入層105は剥離層1
02と共に完全に除去される。このため、ウェット洗浄
工程において、絶縁膜101にはフッ素に起因する表面
荒れは発生しない。
According to the first embodiment, since the peeling layer 102 is formed on the insulating film 101, the polymer film 1
The fluorine contained in 05 is injected into the peeling layer 102 but not into the insulating film 101. In addition, the release layer 10
The fluorine-injection layer 105 formed on the surface of the second layer is the peeling layer 1
It is completely removed together with 02. Therefore, in the wet cleaning step, the surface roughness of the insulating film 101 due to fluorine does not occur.

【0037】また、フッ素注入層105が完全に除去さ
れるので、剥離層102が除去された絶縁膜101の上
に化学増幅型レジスト材料よりなるレジスト膜を形成し
て、該レジスト膜にパターン露光を行なう場合に、化学
増幅型レジスト材料に含まれる酸(H+ )がフッ素と反
応してレジスト膜の露光部において発生する酸が失活す
る事態を回避することができる。
Further, since the fluorine injection layer 105 is completely removed, a resist film made of a chemically amplified resist material is formed on the insulating film 101 from which the peeling layer 102 has been removed, and the resist film is subjected to pattern exposure. In this case, it is possible to prevent the acid (H + ) contained in the chemically amplified resist material from reacting with fluorine and deactivating the acid generated in the exposed portion of the resist film.

【0038】尚、第1の実施形態においては、コンタク
トホール104の底部に、下地層としてシリコン基板1
00が露出する構造であったが、下地層としてポリシリ
コン膜よりなる電極が存在する場合であっても、シリコ
ン窒化膜よりなる剥離層102をリン酸により除去する
ことができる。
In the first embodiment, the silicon substrate 1 is used as an underlayer on the bottom of the contact hole 104.
However, even if there is an electrode made of a polysilicon film as a base layer, the peeling layer 102 made of a silicon nitride film can be removed by phosphoric acid.

【0039】また、コンタクトホール104の底部に下
地層としてシリコン窒化膜よりなるエッチングストッパ
が露出する構造の場合には、剥離層102として、10
〜30nm程度の厚さを持つ薄いポリシリコン膜又は1
0〜50nm程度の厚さを持つシリコン酸窒化膜を用い
ることが好ましい。
In the case of a structure in which an etching stopper made of a silicon nitride film is exposed as a base layer at the bottom of the contact hole 104, the peeling layer 102 is 10
A thin polysilicon film having a thickness of about 30 nm or 1
It is preferable to use a silicon oxynitride film having a thickness of about 0 to 50 nm.

【0040】剥離層102としてポリシリコン膜を用い
る場合には、洗浄液として水酸化カリウムを用いること
ができる。また、剥離層102としてシリコン酸窒化膜
(SiON)を用いる場合には、フッ酸を用いることが
できるが、シリコン酸窒化膜のシリコン窒化膜に対する
選択性が余り高くないので、剥離層102の厚さを小さ
くすることが好ましい。
When a polysilicon film is used as the peeling layer 102, potassium hydroxide can be used as the cleaning liquid. When a silicon oxynitride film (SiON) is used as the peeling layer 102, hydrofluoric acid can be used. However, since the selectivity of the silicon oxynitride film to the silicon nitride film is not so high, the thickness of the peeling layer 102 is large. It is preferable to reduce the size.

【0041】(第1の実施形態の変形例)以下、本発明
の第1の実施形態の変形例に係る半導体装置の製造方法
について、図1(a)〜(d)を参照しながら説明す
る。
(Modification of First Embodiment) A method of manufacturing a semiconductor device according to a modification of the first embodiment of the present invention will be described below with reference to FIGS. .

【0042】まず、図1(a)に示すように、下地層と
してのシリコン基板100の上に、ホウ素、リン及びフ
ッ素などの不純物が添加されていないシリコン酸化膜よ
りなる絶縁膜101を堆積した後、該絶縁膜101の上
に、ホウ素、リン及びフッ素のうちの少なくとも1つの
不純物が添加され、且つ例えば10nm〜50nm程度
の厚さを持つシリコン酸化膜よりなる剥離層102を堆
積する。
First, as shown in FIG. 1A, an insulating film 101 made of a silicon oxide film to which impurities such as boron, phosphorus and fluorine are not added is deposited on a silicon substrate 100 as a base layer. Then, on the insulating film 101, at least one impurity of boron, phosphorus and fluorine is added, and a peeling layer 102 made of a silicon oxide film having a thickness of, for example, about 10 nm to 50 nm is deposited.

【0043】次に、図1(b)に示すように、剥離層1
02の上に、コンタクトホール形成用開口部を有するレ
ジストパターン103を形成した後、剥離層102及び
絶縁膜101に対して、レジストパターン103をマス
クにすると共にフルオロカーボンガスよりなるエッチン
グガスを用いるプラズマエッチングを行なって、コンタ
クトホール104を形成する。
Next, as shown in FIG. 1B, the release layer 1
02, a resist pattern 103 having an opening for forming a contact hole is formed, and then plasma etching is performed on the peeling layer 102 and the insulating film 101 using the resist pattern 103 as a mask and an etching gas of fluorocarbon gas. Then, the contact hole 104 is formed.

【0044】このようにすると、レジストパターン10
3の上面並びにコンタクトホール104の底面及び壁面
には、エッチングガスのプラズマから供給される炭素又
はフッ素を主成分とする強固なポリマー膜105が堆積
する。
By doing so, the resist pattern 10 is formed.
On the upper surface of 3 and the bottom surface and wall surface of the contact hole 104, a strong polymer film 105 containing carbon or fluorine as a main component supplied from the plasma of etching gas is deposited.

【0045】尚、このプラズマエッチングは、不純物が
添加されていない絶縁膜101及び不純物が添加された
シリコン酸化膜よりなる剥離層102に対して行なわれ
るので、エッチング工程が容易になる。
Since this plasma etching is performed on the insulating film 101 to which no impurities are added and the peeling layer 102 made of a silicon oxide film to which impurities are added, the etching process is facilitated.

【0046】次に、フルオロカーボンが添加された酸素
ガスよりなるアッシングガスを用いて、ポリマー膜10
5及びレジストパターン103に対してアッシングを行
なう。このようにすると、ポリマー膜105から発生し
プラズマにより活性化されたフッ素が剥離層102に注
入されるので、図1(c)に示すように、剥離層102
の表面部にフッ素注入層106が形成されるが、絶縁膜
101にはフッ素が注入されない。
Next, the polymer film 10 is formed by using an ashing gas consisting of oxygen gas to which fluorocarbon is added.
5 and the resist pattern 103 are ashed. By doing so, fluorine generated from the polymer film 105 and activated by plasma is injected into the peeling layer 102, so that the peeling layer 102 is released as shown in FIG.
Although the fluorine-implanted layer 106 is formed on the surface portion of, the fluorine is not implanted into the insulating film 101.

【0047】次に、フッ酸を用いるウェット洗浄によ
り、フッ素注入層106を剥離層102と共に除去す
る。このようにすると、シリコン酸化膜よりなる剥離層
102はシリコン基板100に対してウェット洗浄の選
択性を有するので、コンタクトホール104の底部がエ
ッチングされることなく剥離層102を除去できる。
Next, the fluorine injection layer 106 is removed together with the peeling layer 102 by wet cleaning using hydrofluoric acid. In this case, since the peeling layer 102 made of the silicon oxide film has wet cleaning selectivity with respect to the silicon substrate 100, the peeling layer 102 can be removed without etching the bottom of the contact hole 104.

【0048】第1の実施形態の変形例によると、絶縁膜
101の上に剥離層102が形成されているため、ポリ
マー膜105に含まれているフッ素は剥離層102に注
入されるが、絶縁膜101には注入されない。また、剥
離層102の表面部に形成されたフッ素注入層106は
剥離層102と共に完全に除去される。このため、ウェ
ット洗浄工程において、絶縁膜101にはフッ素に起因
する表面荒れは発生しない。
According to the modification of the first embodiment, since the peeling layer 102 is formed on the insulating film 101, the fluorine contained in the polymer film 105 is injected into the peeling layer 102. It is not injected into the film 101. Further, the fluorine injection layer 106 formed on the surface of the peeling layer 102 is completely removed together with the peeling layer 102. Therefore, in the wet cleaning step, the surface roughness of the insulating film 101 due to fluorine does not occur.

【0049】また、フッ素注入層106が完全に除去さ
れるので、剥離層102が除去された絶縁膜101の上
に化学増幅型レジスト材料よりなるレジスト膜を形成し
て、該レジスト膜にパターン露光を行なう場合に、化学
増幅型レジスト材料に含まれる酸(H+ )がフッ素と反
応して、レジスト膜の露光部において発生する酸が失活
する事態を回避することができる。
Further, since the fluorine implantation layer 106 is completely removed, a resist film made of a chemically amplified resist material is formed on the insulating film 101 from which the peeling layer 102 has been removed, and the resist film is subjected to pattern exposure. In this case, it is possible to prevent the acid (H + ) contained in the chemically amplified resist material from reacting with fluorine and deactivating the acid generated in the exposed portion of the resist film.

【0050】尚、第1の実施形態の変形例においては、
剥離層102をフッ酸を用いるウェット洗浄により除去
したが、これに代えて、気相のフッ酸により除去しても
よい。
In the modification of the first embodiment,
Although the peeling layer 102 is removed by wet cleaning using hydrofluoric acid, it may be removed by vapor-phase hydrofluoric acid instead.

【0051】また、第1の実施形態の変形例において
は、コンタクトホール104の底部に下地層としてのシ
リコン基板100が露出する構造であったが、これに代
えて、コンタクトホール104の底部に、下地層とし
て、シリコン窒化膜よりなるエッチングストッパ又はポ
リシリコン膜よりなる電極が露出する構造であってよ
い。
Further, in the modification of the first embodiment, the silicon substrate 100 as the underlying layer is exposed at the bottom of the contact hole 104, but instead of this, at the bottom of the contact hole 104, The underlying layer may have a structure in which an etching stopper made of a silicon nitride film or an electrode made of a polysilicon film is exposed.

【0052】(第2の実施形態)以下、本発明の第2の
実施形態に係る半導体装置の製造方法について、図2
(a)〜(d)を参照しながら説明する。
(Second Embodiment) A method for manufacturing a semiconductor device according to a second embodiment of the present invention will be described below with reference to FIG.
A description will be given with reference to (a) to (d).

【0053】まず、図2(a)に示すように、下地層と
してのシリコン基板200の上に、ホウ素、リン及びフ
ッ素のうちの少なくとも1つよりなる不純物が添加され
たシリコン酸化膜(例えば、BPSG膜又はFSG膜)
よりなる絶縁膜201を堆積した後、該絶縁膜201の
上に、不純物が添加されておらず硬いシリコン酸化膜よ
りなり、10〜50nm程度の厚さを有する注入ストッ
パ層202を堆積する。尚、硬いシリコン酸化膜として
は、プラズマTEOS膜又はHDP−NSG膜(高密度
プラズマにより堆積されたNon-doped Silicate Grass)
等が挙げられる。絶縁膜201と注入ストッパ層202
とがいずれもシリコン酸化膜よりなる場合には、連続的
に成膜を行なうことができるので、工程を追加しなくて
もよい。
First, as shown in FIG. 2A, a silicon oxide film (for example, a silicon oxide film to which an impurity of at least one of boron, phosphorus and fluorine is added) is formed on a silicon substrate 200 as an underlayer. (BPSG film or FSG film)
After depositing the insulating film 201 made of, an implantation stopper layer 202 made of a hard silicon oxide film not added with impurities and having a thickness of about 10 to 50 nm is deposited on the insulating film 201. As the hard silicon oxide film, a plasma TEOS film or a HDP-NSG film (Non-doped Silicate Grass deposited by high density plasma)
Etc. Insulating film 201 and injection stopper layer 202
When both and are made of a silicon oxide film, it is possible to continuously form the film, so that it is not necessary to add a step.

【0054】次に、図2(b)に示すように、注入スト
ッパ層202の上に、コンタクトホール形成用開口部を
有するレジストパターン203を形成した後、注入スト
ッパ層202及び絶縁膜201に対して、レジストパタ
ーン203をマスクにすると共にフルオロカーボンより
なるエッチングガスを用いるプラズマエッチングを行な
って、コンタクトホール204を形成する。このように
すると、レジストパターン203の上面並びにコンタク
トホール204の底面及び壁面には、エッチングガスの
プラズマから供給される炭素又はフッ素を主成分とする
強固なポリマー膜205が堆積する。
Next, as shown in FIG. 2B, a resist pattern 203 having an opening for forming a contact hole is formed on the injection stopper layer 202, and then the injection stopper layer 202 and the insulating film 201 are removed. Then, the contact hole 204 is formed by performing plasma etching using the resist pattern 203 as a mask and an etching gas made of fluorocarbon. By doing so, a strong polymer film 205 containing carbon or fluorine as a main component supplied from the plasma of the etching gas is deposited on the upper surface of the resist pattern 203 and the bottom surface and the wall surface of the contact hole 204.

【0055】尚、このプラズマエッチングは、不純物が
添加されたシリコン酸化膜よりなる絶縁膜201及び不
純物が添加されていないシリコン酸化膜よりなる注入ス
トッパ層202に対して行なわれるので、エッチング工
程が容易になる。
Since this plasma etching is performed on the insulating film 201 made of an impurity-added silicon oxide film and the implantation stopper layer 202 made of an undoped silicon oxide film, the etching process is easy. become.

【0056】次に、フルオロカーボンが添加された酸素
ガスよりなるアッシングガスを用いて、ポリマー膜20
5及びレジストパターン203に対してアッシングを行
なう。このようにすると、ポリマー膜205から発生し
プラズマにより活性化されたフッ素が注入ストッパ層2
02に注入されるので、図2(c)に示すように、注入
ストッパ層202の表面部にフッ素注入層206が形成
されるが、注入ストッパ層202は不純物が添加されて
おらず硬いので、フッ素の注入深さ(フッ素注入層20
5の厚さ)は浅くなると共に絶縁膜201にはフッ素が
注入されない。
Next, the polymer film 20 is formed by using an ashing gas consisting of oxygen gas to which fluorocarbon is added.
5 and the resist pattern 203 are ashed. By doing so, the fluorine generated from the polymer film 205 and activated by plasma is injected into the injection stopper layer 2
2C, the fluorine implantation layer 206 is formed on the surface portion of the implantation stopper layer 202 as shown in FIG. 2C, but the implantation stopper layer 202 is hard because no impurities are added. Fluorine implantation depth (fluorine implantation layer 20
The thickness 5) becomes shallower and fluorine is not implanted into the insulating film 201.

【0057】次に、図2(d)に示すように、弱いフッ
酸又はアンモニア過水を用いるウェット洗浄によりフッ
素注入層206を、コンタクトホール204に露出して
いる絶縁膜201及び注入ストッパ層202に段差がで
きない程度に除去する。このウェット洗浄工程において
は、フッ素注入層206と、不純物が添加されていない
シリコン酸化膜よりなる注入ストッパ層202とのエッ
チングレートの差によって、フッ素注入層206が主と
して除去される。
Next, as shown in FIG. 2D, the fluorine-implanted layer 206 is wet-cleaned with weak hydrofluoric acid or ammonia-hydrogen peroxide mixture, and the fluorine-implanted layer 206 is exposed in the contact hole 204. Remove to the extent that there is no step. In this wet cleaning step, the fluorine implantation layer 206 is mainly removed due to the difference in etching rate between the fluorine implantation layer 206 and the implantation stopper layer 202 made of a silicon oxide film to which impurities are not added.

【0058】第2の実施形態によると、不純物が添加さ
れた絶縁膜201の上に、不純物が添加されていない硬
いシリコン酸化膜よりなる注入ストッパ層202が設け
られているため、ポリマー膜205から発生したフッ素
は注入ストッパ層202の表面部の浅い領域に留まり、
深い領域には注入されない。このため、ウェット洗浄に
よりフッ素注入層206が除去された後に、注入ストッ
パ層202の表面部に形成される表面荒れの凹凸は小さ
くなる。
According to the second embodiment, since the implantation stopper layer 202 made of a hard silicon oxide film to which no impurity is added is provided on the insulating film 201 to which an impurity is added, the injection stopper layer 202 is removed from the polymer film 205. The generated fluorine stays in the shallow region of the surface portion of the implantation stopper layer 202,
It is not implanted in deep areas. Therefore, after the fluorine implantation layer 206 is removed by wet cleaning, the unevenness of the surface roughness formed on the surface portion of the implantation stopper layer 202 becomes small.

【0059】また、フッ素注入層206が除去されるの
で、絶縁膜201の上に化学増幅型レジスト材料よりな
るレジスト膜を形成して、該レジスト膜にパターン露光
を行なう場合に、化学増幅型レジスト材料に含まれる酸
(H+ )がフッ素と反応して、レジスト膜の露光部にお
いて発生する酸が失活する事態を回避することができ
る。
Further, since the fluorine injection layer 206 is removed, when a resist film made of a chemically amplified resist material is formed on the insulating film 201 and the resist film is subjected to pattern exposure, the chemically amplified resist is used. It is possible to avoid a situation in which the acid (H + ) contained in the material reacts with fluorine to deactivate the acid generated in the exposed portion of the resist film.

【0060】第2の実施形態においては、コンタクトホ
ール204の底部に下地層としてシリコン基板200が
露出する構造であったが、これに代えて、コンタクトホ
ール204の底部に、下地層として、シリコン窒化膜よ
りなるエッチングストッパ、ポリシリコン膜よりなる電
極又は金属膜よりなる配線が露出する構造であってよ
い。
In the second embodiment, the silicon substrate 200 is exposed as a base layer at the bottom of the contact hole 204, but instead of this, silicon nitride is used as a base layer at the bottom of the contact hole 204. The structure may be such that the etching stopper made of a film, the electrode made of a polysilicon film, or the wiring made of a metal film is exposed.

【0061】尚、ウェット洗浄により剥離層又はフッ素
注入層を除去することが困難である場合には、CMPに
よる表面研磨も有効である。
When it is difficult to remove the peeling layer or the fluorine injection layer by wet cleaning, surface polishing by CMP is also effective.

【0062】[0062]

【発明の効果】本発明に係る第1の半導体装置の製造方
法によると、剥離層の表面部に形成されたフッ素注入層
は剥離層と共に完全に除去されるため、後に行なわれる
ウェット洗浄工程において、絶縁膜にはフッ素に起因す
る表面荒れは発生しない。
According to the first method of manufacturing a semiconductor device of the present invention, the fluorine-implanted layer formed on the surface of the peeling layer is completely removed together with the peeling layer. The surface roughness due to fluorine does not occur in the insulating film.

【0063】また、フッ素注入層が完全に除去されるの
で、剥離層が除去された絶縁膜の上に化学増幅型レジス
ト材料よりなるレジスト膜を形成する場合、レジスト膜
の露光部において発生する酸が失活する事態を回避する
ことができる。
Further, since the fluorine-implanted layer is completely removed, when a resist film made of a chemically amplified resist material is formed on the insulating film from which the peeling layer has been removed, an acid generated in the exposed portion of the resist film is generated. It is possible to avoid the situation of being deactivated.

【0064】本発明に係る第2の半導体装置の製造方法
によると、ポリマー膜から発生したフッ素は注入ストッ
パ層の表面部の浅い領域に留まるため、フッ素注入層が
除去された後に、注入ストッパ層の表面部に形成される
表面荒れの凹凸は小さくなるので、後に行なわれるウェ
ット洗浄工程において、絶縁膜にはフッ素に起因する表
面荒れは発生しない。
According to the second semiconductor device manufacturing method of the present invention, since the fluorine generated from the polymer film remains in the shallow region of the surface portion of the implantation stopper layer, the implantation stopper layer is removed after the fluorine implantation layer is removed. Since the unevenness of the surface roughness formed on the surface portion of 1 is reduced, the surface roughness due to fluorine does not occur in the insulating film in the wet cleaning step performed later.

【0065】また、フッ素注入層が除去されるので、剥
離層が除去された絶縁膜の上に化学増幅型レジスト材料
よりなるレジスト膜を形成する場合、レジスト膜の露光
部において発生する酸が失活する事態を回避することが
できる。
Further, since the fluorine-implanted layer is removed, when a resist film made of a chemically amplified resist material is formed on the insulating film from which the peeling layer has been removed, the acid generated in the exposed portion of the resist film is lost. It is possible to avoid the situation of being alive.

【図面の簡単な説明】[Brief description of drawings]

【図1】(a)〜(d)は本発明の第1の実施形態及び
その変形例に係る半導体装置の製造方法の各工程を示す
断面図である。
1A to 1D are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a first embodiment of the present invention and a modification thereof.

【図2】(a)〜(d)は本発明の第2の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
2A to 2D are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.

【図3】(a)〜(c)は従来の半導体装置の製造方法
の各工程を示す断面図である。
3A to 3C are cross-sectional views showing respective steps of a conventional method for manufacturing a semiconductor device.

【図4】(a)〜(c)は従来の半導体装置の製造方法
の各工程を示す断面図である。
4A to 4C are cross-sectional views showing respective steps of a conventional method for manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

100 シリコン基板 101 絶縁膜 102 剥離層 103 レジストパターン 104 コンタクトホール 105 ポリマー膜 106 フッ素注入層 200 シリコン基板 201 絶縁膜 202 注入ストッパ層 203 レジストパターン 204 コンタクトホール 205 ポリマー膜 206 フッ素注入層 100 silicon substrate 101 insulating film 102 release layer 103 resist pattern 104 contact holes 105 polymer membrane 106 Fluorine injection layer 200 Silicon substrate 201 insulating film 202 injection stopper layer 203 resist pattern 204 contact holes 205 polymer membrane 206 Fluorine injection layer

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 21/28 H01L 21/30 572A 21/768 21/90 C A ─────────────────────────────────────────────────── ─── Continued Front Page (51) Int.Cl. 7 Identification Code FI H01L 21/28 H01L 21/30 572A 21/768 21/90 CA

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】半導体基板上に形成された下地層の上に絶
縁膜を堆積した後、前記絶縁膜の上に剥離層を堆積する
工程と、 前記剥離層の上にレジストパターンを形成した後、前記
剥離層及び絶縁膜に対して、前記レジストパターンをマ
スクにすると共に炭素及びフッ素を含むエッチングガス
を用いるプラズマエッチングを行なう工程と、 前記プラズマエッチング工程において前記レジストパタ
ーンの上に堆積されたポリマー膜に対して、酸素ガス又
は酸素を主成分とするガスを用いてアッシングを行なう
工程と、 前記アッシング工程において表面部にフッ素注入層が形
成された前記剥離層を除去する工程とを備え、 前記剥離層を除去する工程において、前記剥離層は前記
下地層に対して選択性を有して いることを特徴とする半
導体装置の製造方法。
1. A step of depositing an insulating film on a base layer formed on a semiconductor substrate, and a step of depositing a release layer on the insulating film, and a step of forming a resist pattern on the release layer. A step of performing plasma etching on the release layer and the insulating film using the resist pattern as a mask and using an etching gas containing carbon and fluorine; and a polymer deposited on the resist pattern in the plasma etching step. with respect to the film, and performing ashing using a gas mainly containing oxygen gas or oxygen, and removing the release layer fluorine implanted layer is formed in a surface portion in the ashing step, the In the step of removing the release layer, the release layer is
A method for manufacturing a semiconductor device, which has selectivity with respect to an underlayer .
【請求項2】前記絶縁膜は、不純物が添加されていない
シリコン酸化膜よりなり、 前記剥離層は、ホウ素、リン及びフッ素のうちの少なく
とも1つの不純物が添加されたシリコン酸化膜よりなる
ことを特徴とすることを特徴とする請求項1に記載の半
導体装置の製造方法。
2. The insulating film is made of a silicon oxide film to which no impurity is added, and the peeling layer is made of a silicon oxide film to which at least one impurity of boron, phosphorus and fluorine is added. The method of manufacturing a semiconductor device according to claim 1, wherein the method is characterized in that:
【請求項3】前記絶縁膜は、シリコン酸化膜よりなり、 前記剥離層は、シリコン窒化膜よりなることを特徴とす
る請求項1に記載の半導体装置の製造方法。
3. The method of manufacturing a semiconductor device according to claim 1, wherein the insulating film is made of a silicon oxide film, and the peeling layer is made of a silicon nitride film.
【請求項4】前記下地層は、シリコン窒化膜であり、 前記絶縁膜は、シリコン酸化膜であり、 前記剥離層は、シリコン膜であることを特徴とする請求
項1に記載の半導体装置の製造方法。
4. The semiconductor device according to claim 1, wherein the base layer is a silicon nitride film, the insulating film is a silicon oxide film, and the peeling layer is a silicon film. Production method.
【請求項5】半導体基板上に形成された下地層の上に絶
縁膜を堆積した後、前記絶縁膜の上に該絶縁膜を構成す
る材料よりも硬い絶縁材料よりなる注入ストッパ層を堆
積する工程と、 前記注入ストッパ層の上にレジストパターンを形成した
後、前記注入ストッパ層及び前記絶縁膜に対して、前記
レジストパターンをマスクにすると共に炭素及びフッ素
を含むエッチングガスを用いるプラズマエッチングを行
なう工程と、 前記プラズマエッチング工程において前記レジストパタ
ーンの上に堆積されたポリマー膜に対して、酸素ガス又
は酸素を主成分とするガスを用いてアッシングを行なう
工程と、 前記アッシング工程において前記注入ストッパ層の表面
部に形成されたフッ素注入層を除去する工程とを備え、 前記フッ素注入層を除去する工程において、前記注入ス
トッパー層は前記下地層に対し て選択性を有しているこ
とを特徴とする半導体装置の製造方法。 【請求項6前記剥離層を除去する工程は、ウェット洗
浄又はCMPによる表面研磨を用いて行なわれることを
特徴とする請求項1に記載の半導体装置の製造方法。 【請求項7前記フッ素注入層を除去する工程は、ウェ
ット洗浄又はCMPによる表面研磨を用いて行なわれる
ことを特徴とする請求項5に記載の半導体装置の製造方
法。 【請求項8前記フッ素注入層を除去する工程よりも後
に、 前記絶縁膜の上に化学増幅型レジスト材料よりなるレジ
スト膜を形成した後、該レジス ト膜に対してパターン露
光を行なう工程をさらに備えていることを特徴とする請
求項1〜7の何れか1項に記載の半導体装置の製造方
法。
5. After depositing an insulating film on a base layer formed on a semiconductor substrate, an injection stopper layer made of an insulating material harder than a material forming the insulating film is deposited on the insulating film. And a resist pattern is formed on the implantation stopper layer, and then plasma etching is performed on the implantation stopper layer and the insulating film using the resist pattern as a mask and an etching gas containing carbon and fluorine. A step of ashing the polymer film deposited on the resist pattern in the plasma etching step using oxygen gas or a gas containing oxygen as a main component; and the implantation stopper layer in the ashing step. and a step of removing fluorine injection layer formed on the surface portion of the step of removing the fluorine implantation layer Oite, said injection scan
The method of manufacturing a semiconductor device, wherein the topper layer has selectivity with respect to the underlayer . 6. A step of removing the release layer, a wet washing
The method for manufacturing a semiconductor device according to claim 1, wherein the method is performed by using surface cleaning by cleaning or CMP . 7. The step of removing the fluorine-implanted layer is a wafer.
6. The method of manufacturing a semiconductor device according to claim 5, wherein the method is performed by using a cleaning process or surface polishing by CMP . 8. after the step of removing the fluorine implantation layer
And a register made of a chemically amplified resist material on the insulating film.
8. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of performing pattern exposure on the resist film after forming the strike film .
JP2001249883A 2001-08-21 2001-08-21 Method for manufacturing semiconductor device Expired - Fee Related JP3477462B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001249883A JP3477462B2 (en) 2001-08-21 2001-08-21 Method for manufacturing semiconductor device
US10/128,314 US6831018B2 (en) 2001-08-21 2002-04-24 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001249883A JP3477462B2 (en) 2001-08-21 2001-08-21 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JP2003059912A JP2003059912A (en) 2003-02-28
JP3477462B2 true JP3477462B2 (en) 2003-12-10

Family

ID=19078809

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001249883A Expired - Fee Related JP3477462B2 (en) 2001-08-21 2001-08-21 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP3477462B2 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100554828B1 (en) * 2004-04-08 2006-02-22 주식회사 하이닉스반도체 Device Separator Formation Method of Semiconductor Device
JP2010016240A (en) * 2008-07-04 2010-01-21 Panasonic Corp Inductor and method of manufacturing the same
US8642473B2 (en) * 2011-03-04 2014-02-04 Applied Materials, Inc. Methods for contact clean
KR20180069038A (en) * 2015-11-13 2018-06-22 어플라이드 머티어리얼스, 인코포레이티드 Techniques for filling structures using selective surface modification
US11270889B2 (en) * 2018-06-04 2022-03-08 Tokyo Electron Limited Etching method and etching apparatus
CN113889404B (en) * 2020-07-02 2024-07-05 长鑫存储技术有限公司 Processing method and forming method of semiconductor structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223490A (en) 1999-01-27 2000-08-11 Nec Corp Manufacture of semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223490A (en) 1999-01-27 2000-08-11 Nec Corp Manufacture of semiconductor device

Also Published As

Publication number Publication date
JP2003059912A (en) 2003-02-28

Similar Documents

Publication Publication Date Title
US20070111467A1 (en) Method for forming trench using hard mask with high selectivity and isolation method for semiconductor device using the same
US6831018B2 (en) Method for fabricating semiconductor device
TWI261864B (en) Recess gate and method for fabricating semiconductor device with the same
US6806164B2 (en) Semiconductor apparatus and method for fabricating the same
KR100518587B1 (en) Fabrication Method for shallow trench isolation structure and microelectronic device having the same structure
JP4282616B2 (en) Manufacturing method of semiconductor device
JP3477462B2 (en) Method for manufacturing semiconductor device
US6682987B2 (en) Methods of forming a trench isolation region in a substrate by removing a portion of a liner layer at a boundary between a trench etching mask and an oxide layer in a trench and integrated circuit devices formed thereby
JP3921364B2 (en) Manufacturing method of semiconductor device
KR100332109B1 (en) Method of forming a via-hole in a semiconductor device
JPH11340315A (en) Manufacture of semiconductor device
US6921721B2 (en) Post plasma clean process for a hardmask
US7323394B2 (en) Method of producing element separation structure
JP2005136097A (en) Manufacturing method of semiconductor device
JPH09116014A (en) Method for manufacturing semiconductor device
TWI305017B (en) Semiconductor devices and methods for fabricating gate spacers
KR20060002138A (en) Manufacturing method of semiconductor device
KR19990055775A (en) Device isolation method of semiconductor device using trench
KR101015525B1 (en) How to Form Metal Wiring in an Inductor
KR100831671B1 (en) Method for forming an element isolation film of a semiconductor element
KR100474863B1 (en) Method of forming an isolation layer in a semiconductor device
KR101051949B1 (en) Pattern Forming Method of Semiconductor Device
KR100688778B1 (en) Method of manufacturing semiconductor device
KR100688777B1 (en) Method of manufacturing semiconductor device
TW415013B (en) Method for fabricating shallow trench isolation capable of reducing the residues

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080926

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080926

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090926

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090926

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100926

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110926

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120926

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130926

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees