JP3484108B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ショットキーゲー
ト型電界効果トランジスタなど複数の電極を有する半導
体素子が半導体基板上に形成された半導体装置の製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device in which a semiconductor element having a plurality of electrodes such as a Schottky gate type field effect transistor is formed on a semiconductor substrate.
【０００２】[0002]
【従来の技術】複数の電極を有する半導体素子、たとえ
ば電界効果トランジスタは半導体基板などに形成され、
マイクロ波帯を利用した通信機器の重要なデバイスにな
っている。電界効果トランジスタには高周波化が求めら
れており、このような場合、ゲート長を短くでき、ま
た、ゲート抵抗を小さくできるＴ型ゲートの電界効果ト
ランジスタがよく用いられる。2. Description of the Related Art A semiconductor device having a plurality of electrodes, such as a field effect transistor, is formed on a semiconductor substrate or the like.
It has become an important device for communication equipment using the microwave band. Higher frequency is required for the field effect transistor, and in such a case, a T-type gate field effect transistor that can shorten the gate length and can reduce the gate resistance is often used.
【０００３】ここで、従来の半導体装置の製造方法につ
いて、Ｔ型ゲートをもつ電界効果トランジスタを例にと
り図４を参照して説明する。Here, a conventional method of manufacturing a semiconductor device will be described with reference to FIG. 4 by taking a field effect transistor having a T-type gate as an example.
【０００４】図４（ａ）において、符号４００は半導体
基板で、半導体基板４００には、イオン注入によって、
オーミック領域（Ｎ+ ）４０１およびチャネル層（Ｎ）
４０２が形成されている。半導体基板４００上には、Ｓ
ｉＯ2 の第１絶縁膜４０３が形成され、第１絶縁膜４０
３には、所望のゲート長に対応する大きさをもつゲート
用開口４０４がドライエッチングで形成されている。In FIG. 4A, reference numeral 400 denotes a semiconductor substrate, which is ion-implanted into the semiconductor substrate 400.
Ohmic region (N + ) 401 and channel layer (N)
402 is formed. On the semiconductor substrate 400, S
The first insulating film 403 of iO2 is formed, and the first insulating film 40 is formed.
3, a gate opening 404 having a size corresponding to a desired gate length is formed by dry etching.
【０００５】次に、ゲート用開口４０４上に、ゲート用
開口４０４の開口よりも広いレジストを形成し、ゲート
メタル（例えばＡｕ／Ｐｔ／Ｔｉ）を蒸着する。その
後、レジストを利用してゲートメタルをリフトオフし、
図（ｂ）に示すようにゲート電極４０５を形成する。図
ではゲート電極４０５のＴｉ層が太線４０５ａで示され
ている。その後、オーミック領域（Ｎ+ ）にオーミック
電極４０６が形成され、さらに、表面全体にパッシベー
ション膜４０７が形成される。Next, a resist wider than the opening of the gate opening 404 is formed on the gate opening 404, and a gate metal (for example, Au / Pt / Ti) is vapor-deposited. After that, lift off the gate metal using the resist,
A gate electrode 405 is formed as shown in FIG. In the figure, the Ti layer of the gate electrode 405 is indicated by a thick line 405a. After that, an ohmic electrode 406 is formed in the ohmic region (N + ) and a passivation film 407 is further formed on the entire surface.
【０００６】もう１つの従来の半導体装置の製造方法に
ついて図５を参照して説明する。図５（ａ）において、
符号５００は半導体基板で、半導体基板５００には、上
から順に、Ｎ+ −ＧａＡｓ層５０１、および、ＡｌＧａ
Ａｓ電子供給層５０２ａ、ＩｎＧａＡｓチャネル層５０
３、ＡｌＧａＡｓ電子供給層５０２ｂが設けられてい
る。半導体基板５００上には、開口５２が形成された電
子ビーム（ＥＢ）露光用レジスト５０４、および、ステ
ッパ露光用高感度レジスト５０５、ステッパ露光用低感
度レジスト５０６がそれぞれ塗布されている。Another conventional method for manufacturing a semiconductor device will be described with reference to FIG. In FIG. 5 (a),
Reference numeral 500 denotes a semiconductor substrate, and on the semiconductor substrate 500, the N + -GaAs layer 501 and the AlGa are arranged in order from the top.
As electron supply layer 502a, InGaAs channel layer 50
3. An AlGaAs electron supply layer 502b is provided. On the semiconductor substrate 500, an electron beam (EB) exposure resist 504 having an opening 52, a stepper exposure high sensitivity resist 505, and a stepper exposure low sensitivity resist 506 are applied, respectively.
【０００７】その後、図（ｂ）に示すように、ステッパ
用レジスト５０５およびステッパ露光用低感度レジスト
５０６にそれぞれ、Ｔ型ゲート電極の上部ゲート用の開
口５１を形成する。Thereafter, as shown in FIG. 1B, an opening 51 for the upper gate of the T-shaped gate electrode is formed in each of the stepper resist 505 and the stepper exposure low sensitivity resist 506.
【０００８】ゲートメタル（Ａｕ／Ｐｔ／Ｔｉ）を蒸着
した後、リフトオフによって図（ｃ）に示すように、ゲ
ート電極５０７を形成する。図ではゲート電極５０７の
Ｔｉ層が太線５０７ａで示されている。その後、表面全
体にパッシベーション膜５０８が形成される。After depositing the gate metal (Au / Pt / Ti), a gate electrode 507 is formed by lift-off as shown in FIG. In the figure, the Ti layer of the gate electrode 507 is indicated by a thick line 507a. After that, a passivation film 508 is formed on the entire surface.
【０００９】[0009]
【発明が解決しようとする課題】図４で示した従来の方
法で製造された電界効果トランジスタは、ゲート電極の
上部と半導体基板との間に絶縁膜が挟まれた構造になっ
ている。そのため、この部分に大きなゲート寄生容量が
生じ、ゲート長を短縮しても十分な利得が得られないと
いう問題がある。The field effect transistor manufactured by the conventional method shown in FIG. 4 has a structure in which an insulating film is sandwiched between the upper part of the gate electrode and the semiconductor substrate. Therefore, a large gate parasitic capacitance is generated in this portion, and there is a problem that sufficient gain cannot be obtained even if the gate length is shortened.
【００１０】この問題を解決する方法として、ケミカル
ドライエッチングのような等方性エッチングで絶縁膜を
除去する方法がある。しかし、ゲートメタルが、Ａｕ／
Ｐｔ／ＴｉやＡｕ／Ｍｏ／Ｔｉなどの積層構造の場合、
絶縁膜を除去する際に、ショットキーメタルのＴｉが腐
食される。したがって、この方法は、製品の信頼性を低
下させる。また、ゲートメタルがＷＳｉ、ＷＮのような
高融点金属の場合でも、絶縁膜を除去する際に、半導体
基板の表面がエッチングにさらされ、信頼性や特性など
の面で問題が発生する。As a method of solving this problem, there is a method of removing the insulating film by isotropic etching such as chemical dry etching. However, the gate metal is Au /
In the case of a laminated structure such as Pt / Ti or Au / Mo / Ti,
When removing the insulating film, Ti of the Schottky metal is corroded. Therefore, this method reduces the reliability of the product. Even when the gate metal is a refractory metal such as WSi or WN, the surface of the semiconductor substrate is exposed to etching when the insulating film is removed, which causes problems in reliability and characteristics.
【００１１】図５で示した従来の方法で製造された電界
効果トランジスタは、次の１〜３のような問題がある。
その１は、ゲート電極の下部周辺に位置するレジストの
除去が難しく、レジストの残りが信頼性に悪い影響を与
える。その２は、ゲート電極の下部周辺が開口的に狭い
ため、ゲート電極を形成した後に堆積させるパッシベー
ション膜がゲート電極の下部周辺に堆積されにくい。そ
の３は、ゲート長を短くすると、ゲート電極と半導体基
板との密着強度やゲート電極の機械的強度が低下し、リ
フトオフの際にゲートメタルが剥がれたり、ゲート電極
の上部のみが剥がれたりする。The field effect transistor manufactured by the conventional method shown in FIG. 5 has the following problems 1 to 3.
In the first case, it is difficult to remove the resist located around the lower part of the gate electrode, and the rest of the resist adversely affects the reliability. In No. 2, since the periphery of the lower portion of the gate electrode is narrow in aperture, the passivation film deposited after forming the gate electrode is less likely to be deposited around the lower portion of the gate electrode. Third, when the gate length is shortened, the adhesion strength between the gate electrode and the semiconductor substrate and the mechanical strength of the gate electrode are lowered, the gate metal is peeled off at the time of lift-off, or only the upper part of the gate electrode is peeled off.
【００１２】本発明は、上記した欠点を解決し、高信頼
で高周波動作に適した半導体装置およびその製造方法を
提供することを目的とする。It is an object of the present invention to provide a semiconductor device which solves the above-mentioned drawbacks and which is highly reliable and suitable for high frequency operation, and a manufacturing method thereof.
【００１３】[0013]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に第１絶縁膜を形成する第１工
程と、前記第１絶縁膜のゲート形成領域にゲート用開口
を形成する第２工程と、前記ゲート用開口が形成された
前記第１絶縁膜上に第２絶縁膜を形成する第３工程と、
前記第２絶縁膜のゲート形成領域にゲート用開口を形成
する第４工程と、前記半導体基板のゲート形成領域にリ
セスを形成する第５工程と、前記第１絶縁膜および前記
第２絶縁膜よりも等方性エッチングのレートが遅い第３
絶縁膜を前記第１絶縁膜および前記第２絶縁膜上、前記
リセス部分に形成する第６工程と、前記ゲート用開口を
囲む部分および前記リセスの側壁部分の前記第３絶縁膜
を残し、他の部分の前記第３絶縁膜を除去する第７工程
と、前記リセス内および前記ゲート用開口部分、前記ゲ
ート用開口の上方部分に、前記ゲート用開口の上方部分
の方が前記ゲート用開口部分よりも幅が大きいゲート電
極を形成する第８工程と、前記第３絶縁膜に対し前記第
１絶縁膜および前記第２絶縁膜を選択的に除去する第９
工程とからなる。 Manufacturing of the semiconductor device of the present invention
The manufacturing method is the first process for forming the first insulating film on the semiconductor substrate.
And a gate opening in the gate formation region of the first insulating film.
And a second step of forming a gate opening was formed.
A third step of forming a second insulating film on the first insulating film,
A gate opening is formed in the gate formation region of the second insulating film.
And a fourth step for forming a gate region of the semiconductor substrate.
A fifth step of forming a recess, the first insulating film and the
Third isotropic etching rate is slower than second insulating film
An insulating film on the first insulating film and the second insulating film, and
The sixth step of forming in the recess and the gate opening
The third insulating film on the surrounding portion and the sidewall portion of the recess
And leaving the other part of the third insulating film removed, the seventh step
In the recess, the gate opening, and the gate.
The upper portion of the gate opening, the upper portion of the gate opening
Is wider than the gate opening.
Eighth step of forming a pole, and the third step for the third insulating film
Ninth selectively removing the first insulating film and the second insulating film
And the process.
【００１４】[0014]
【００１５】[0015]
【発明の実施の形態】本発明の実施形態について、電界
効果トランジスタを製造する場合を例にとり、その製造
工程を断面で示した図１を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described with reference to FIG. 1, which shows a cross section of the manufacturing process, taking the case of manufacturing a field effect transistor as an example.
【００１６】図１（ａ）において、符号１００はＧａＡ
ｓなどの半導体基板で、半導体基板１００には、イオン
注入によってオーミック領域（Ｎ+ ）１０１およびチャ
ネル層（Ｎ）１０２が形成され、チャネル層（Ｎ）１０
２に１段目リセス１１が形成される。また、等方性エッ
チングのレートが十分に遅いＳｉＯ2 の第１絶縁膜１０
３が堆積され、いわゆるキャップアニール膜が形成され
る。In FIG. 1A, reference numeral 100 is GaA.
In a semiconductor substrate such as s, an ohmic region (N + ) 101 and a channel layer (N) 102 are formed in the semiconductor substrate 100 by ion implantation, and the channel layer (N) 10
The first-stage recess 11 is formed at 2. Also, the first insulating film 10 of SiO2 having a sufficiently slow isotropic etching rate is used.
3 is deposited and a so-called cap anneal film is formed.
【００１７】次に、図（ｂ）に示すように、等方性エッ
チングのレートが第１絶縁膜１０３よりも十分に速いＳ
ｉＮの第２絶縁膜１０４を堆積し、異方性ドライエッチ
ング（ＲＩＥ）により、第１絶縁膜１０３および第２絶
縁膜１０４のゲート電極形成領域にゲート用開口１２を
開口する。その後、等方性エッチングのレートが第２絶
縁膜１０４よりも十分に遅いＳｉＯ2 の第３絶縁膜１０
５を、第２絶縁膜１０４上およびゲート用開口１２に露
出した半導体基板１００上に堆積する。Next, as shown in FIG. 2B, S having an isotropic etching rate sufficiently faster than that of the first insulating film 103.
A second insulating film 104 of iN is deposited, and anisotropic dry etching (RIE) is performed to open gate openings 12 in the gate electrode formation regions of the first insulating film 103 and the second insulating film 104. After that, the isotropic etching rate of the third insulating film 10 of SiO2 is sufficiently slower than that of the second insulating film 104.
5 is deposited on the second insulating film 104 and on the semiconductor substrate 100 exposed in the gate opening 12.
【００１８】次に、図（ｃ）に示すように、全面を異方
性ドライエッチング（ＲＩＥ）でエッチバックする。こ
のとき、ゲート用開口１２を囲む第２絶縁膜１０４の内
側に第３絶縁膜１０５が残り、その他の部分の第３絶縁
膜は除去される。その後、オーミック領域（Ｎ+ ）１０
１にオーミック電極１０６を堆積し、さらに、熱処理を
行い、異方性ドライエッチングによるダメージを回復す
る。Next, as shown in FIG. 3C, the entire surface is etched back by anisotropic dry etching (RIE). At this time, the third insulating film 105 remains inside the second insulating film 104 surrounding the gate opening 12, and the other portions of the third insulating film 105 are removed. Then, ohmic region (N + ) 10
Then, the ohmic electrode 106 is deposited on the first layer, and then heat treatment is performed to recover the damage due to the anisotropic dry etching.
【００１９】次に、ゲート上部にレジストパターンを形
成し、図（ｄ）に示すように、半導体基板１００に対し
ウエットエッチングによりゲート電極形成領域に２段目
リセス１３を形成する。その後、ゲートメタル（たとえ
ばＡｕ／Ｐｔ／Ｔｉ）を蒸着し、リフトオフによりゲー
ト電極１０７を形成する。なお、ゲート電極１０７のＴ
ｉ層が太線１０７ａで示されている。Next, a resist pattern is formed on the gate, and as shown in FIG. 3D, a second-step recess 13 is formed in the gate electrode formation region by wet etching on the semiconductor substrate 100. After that, gate metal (for example, Au / Pt / Ti) is vapor-deposited, and the gate electrode 107 is formed by lift-off. The T of the gate electrode 107
The i-layer is shown by the thick line 107a.
【００２０】次に、図（ｅ）に示すように、ケミカルド
ライエッチングなどの等方性エッチングにより、第１絶
縁膜１０３に対し第２絶縁膜１０４を選択的に除去す
る。その後、パッシベーション膜１０８を堆積する。Next, as shown in FIG. 2E, the second insulating film 104 is selectively removed with respect to the first insulating film 103 by isotropic etching such as chemical dry etching. Then, the passivation film 108 is deposited.
【００２１】上記の方法によれば、ゲート電極１０７の
側面に第３絶縁膜１０５が残り、ショットキーメタルの
Ｔｉが第３絶縁膜１０５で保護される。したがって、Ｔ
ｉを腐食させることなく、ケミカルドライエッチングな
どの等方性エッチングで第２絶縁膜１０４を除去でき
る。そのため、ゲート電極１０７周辺の寄生容量が小さ
くなり、高信頼で高周波動作に適した電界効果トランジ
スタが得られる。また、第３絶縁膜１０５は、ゲート長
を短縮した場合のゲートメタルの密着性の低下を改善
し、ゲート電極の機械的強度を向上させる。第３絶縁膜
１０５はゲート電極１０７側面のパッシベーション膜と
しても機能する。According to the above method, the third insulating film 105 remains on the side surface of the gate electrode 107, and the Ti of the Schottky metal is protected by the third insulating film 105. Therefore, T
The second insulating film 104 can be removed by isotropic etching such as chemical dry etching without corroding i. Therefore, the parasitic capacitance around the gate electrode 107 is reduced, and a highly reliable field effect transistor suitable for high frequency operation can be obtained. Further, the third insulating film 105 improves the deterioration of the adhesion of the gate metal when the gate length is shortened, and improves the mechanical strength of the gate electrode. The third insulating film 105 also functions as a passivation film on the side surface of the gate electrode 107.
【００２２】上記した構造によれば、半導体基板１００
の表面にキャップアニ一ル膜１０３が設けられている。
キャップアニ一ル膜１０３は第２絶縁膜１０４を除去す
る際に半導体基板１００を保護する保護膜としても機能
し、効率のよい電界効果トランジスタをも実現する。According to the above structure, the semiconductor substrate 100
A cap annealing film 103 is provided on the surface of the.
The cap annealing film 103 also functions as a protective film that protects the semiconductor substrate 100 when the second insulating film 104 is removed, and also realizes an efficient field effect transistor.
【００２３】また、リセス１３内に絶縁膜が形成されて
いない。このため、リセス１３表面における空乏層の影
響が低減し、リセス幅を狭くできる。No insulating film is formed in the recess 13. Therefore, the influence of the depletion layer on the surface of the recess 13 is reduced, and the recess width can be narrowed.
【００２４】また、異方性ドライエッチングによるダメ
ージを回復させる熱処理をした後にリセスを形成してい
る。この場合、ウエットエッチングでリセスを形成する
際に、電流値の調整を行うことができる。Further, the recess is formed after the heat treatment for recovering the damage due to the anisotropic dry etching. In this case, the current value can be adjusted when the recess is formed by wet etching.
【００２５】次に、本発明の他の実施形態について、電
界効果トランジスタを製造する場合を例にとり、その製
造工程を断面で示した図２を参照して説明する。Next, another embodiment of the present invention will be described by taking a case of manufacturing a field effect transistor as an example and referring to FIG. 2 showing a cross section of the manufacturing process.
【００２６】図２（ａ）において、符号２００は半導体
基板で、半導体基板２００には、上から順に、Ｎ+ −Ｇ
ａＡｓ層２０１、ＡｌＧａＡｓストッパ層２０２、Ｇａ
Ａｓ層２０３、ＡｌＧａＡｓ電子供給層２０４ａ、Ｉｎ
ＧａＡｓチャネル層２０５、ＡｌＧａＡｓ電子供給層２
０４ｂが形成されている。半導体基板２００上には、Ｓ
ｉＮによる第１絶縁膜２０６、および、ＳｉＮによる第
２絶縁膜２０７が形成されている。In FIG. 2A, reference numeral 200 is a semiconductor substrate, and the semiconductor substrate 200 has N + -G in order from the top.
aAs layer 201, AlGaAs stopper layer 202, Ga
As layer 203, AlGaAs electron supply layer 204a, In
GaAs channel layer 205, AlGaAs electron supply layer 2
04b is formed. On the semiconductor substrate 200, S
A first insulating film 206 made of iN and a second insulating film 207 made of SiN are formed.
【００２７】上記の構造を形成する場合、まず、エピタ
キシャル基板のＮ+ −ＧａＡｓ層２０１を、異方性ドラ
イエッチング（ＲＩＥ）によってＡｌＧａＡｓストッパ
層２０２まで選択的にエッチングする。その後、等方性
エッチングのレートが十分に速いＳｉＮの第１絶縁膜２
０６を堆積し、第１絶縁膜２０６のゲート電極形成領域
にゲート用開口２１を形成する。その後、等方性エッチ
ングのレートが十分に速いＳｉＮの第２絶縁膜２０７
を、第１絶縁膜２０６上およびゲート用開口２１に露出
したＡｌＧａＡｓストッパ層２０２上に堆積する。When forming the above structure, first, the N + -GaAs layer 201 of the epitaxial substrate is selectively etched up to the AlGaAs stopper layer 202 by anisotropic dry etching (RIE). After that, the first insulating film 2 of SiN having a sufficiently high isotropic etching rate is formed.
06 is deposited, and a gate opening 21 is formed in the gate electrode formation region of the first insulating film 206. Then, the second insulating film 207 of SiN having a sufficiently high isotropic etching rate is formed.
Is deposited on the first insulating film 206 and on the AlGaAs stopper layer 202 exposed in the gate opening 21.
【００２８】次に、図（ｂ）に示すように、全面異方性
ドライエッチング（ＲＩＥ）で第２絶縁膜２０７をエッ
チバックする。このとき、ゲート用開口２１を囲む第１
絶縁膜２０６の内側に第２絶縁膜２０７が残り、その他
の部分の第２絶縁膜は除去される。さらに、ゲート用開
口２１に露出した部分のＡｌＧａＡｓストッパ層２０２
を除去し、その後、異方性ドライエッチング（ＲＩＥ）
により、ＡｌＧａＡｓ電子供給層２０４に対してＧａＡ
ｓ層２０３を選択的にエッチングし、ゲートリセス２２
を形成する。Next, as shown in FIG. 6B, the second insulating film 207 is etched back by full anisotropic dry etching (RIE). At this time, the first surrounding the gate opening 21
The second insulating film 207 remains inside the insulating film 206, and the other portions of the second insulating film 207 are removed. Further, the AlGaAs stopper layer 202 in the portion exposed in the gate opening 21
And then anisotropic dry etching (RIE)
Causes the GaA to enter the AlGaAs electron supply layer 204.
The s layer 203 is selectively etched to form the gate recess 22.
To form.
【００２９】次に、図（ｃ）に示すように、第１絶縁膜
２０６や第２絶縁膜２０７に比較して、等方性エッチン
グのレートが十分に遅いＳｉＯ2 の第３絶縁膜２０８
を、第１絶縁膜２０６上および第２絶縁膜２０７上、ゲ
ートリセス２２部分にそれぞれ堆積する。Next, as shown in FIG. 3C, a third insulating film 208 of SiO2 having a sufficiently slow isotropic etching rate as compared with the first insulating film 206 and the second insulating film 207 is used.
Are deposited on the first insulating film 206, the second insulating film 207, and the gate recess 22 portion, respectively.
【００３０】次に、図（ｄ）に示すように、全面異方性
ドライエッチング（ＲＩＥ）によりエッチバックする。
このとき、第３絶縁膜２０８のゲート形成領域にゲート
用開口が形成され、ゲート用開口を囲む第２絶縁膜２０
７の内側やゲートリセスの側壁部分に第３絶縁膜２０８
が残り、その他の部分の第３絶縁膜は除去される。その
後、オーミック電極２０９を形成し、また、熱処理を行
いＲＩＥのダメージを回復させる。その後、ゲートメタ
ル（たとえばＡｕ／Ｐｔ／Ｔｉ）を蒸着し、リフトオフ
によりゲート電極２１０を形成する。なお、ゲート電極
２１０のＴｉ層が太線２１０ａで示されている。Next, as shown in FIG. 3D, the entire surface is etched back by anisotropic dry etching (RIE).
At this time, a gate opening is formed in the gate formation region of the third insulating film 208, and the second insulating film 20 surrounding the gate opening is formed.
The third insulating film 208 is formed on the inner side of 7 and on the side wall of the gate recess.
Remains, and the third insulating film in the other portions is removed. After that, an ohmic electrode 209 is formed and heat treatment is performed to recover the damage of RIE. After that, gate metal (for example, Au / Pt / Ti) is vapor-deposited, and the gate electrode 210 is formed by lift-off. The Ti layer of the gate electrode 210 is shown by a thick line 210a.
【００３１】次に、図（ｅ）に示すように、等方性エッ
チング（ケミカルドライエッチング）により、第１絶縁
膜２０６および第２絶縁膜２０７を第３絶縁膜２０８に
対して選択的に除去する。その後、パッシベーション膜
２１１を堆積する。Next, as shown in FIG. 6E, the first insulating film 206 and the second insulating film 207 are selectively removed with respect to the third insulating film 208 by isotropic etching (chemical dry etching). To do. After that, the passivation film 211 is deposited.
【００３２】上記の方法によれば、ゲート電極の側面に
残る第３絶縁膜２０８がショットキーメタルのＴｉを保
護し、Ｔｉを腐食させることなく第１絶縁膜２０６およ
び第２絶縁膜２０７を除去できる。このため、ゲート電
極２１０周辺部の寄生容量を小さくできる。また、極細
い形状のゲート電極２１０の側面が第３絶縁膜２０８に
よって機械的に補強され、ゲート電極２１０の強度が向
上する。また、リセス２２を形成した後に、リセス２２
表面に第３絶縁膜２０８を堆積している。この場合、ゲ
ートメタル側面とＧａＡｓ層２０３間も第３絶縁膜２０
８によって保護される。したがって、ゲートメタル側面
からの電流リークによる耐圧の低下が防止され、高信頼
で高周波動作に適した電界効果トランジスタを実現でき
る。According to the above method, the third insulating film 208 remaining on the side surface of the gate electrode protects the Ti of the Schottky metal and removes the first insulating film 206 and the second insulating film 207 without corroding Ti. it can. Therefore, the parasitic capacitance around the gate electrode 210 can be reduced. Further, the side surface of the gate electrode 210 having an extremely thin shape is mechanically reinforced by the third insulating film 208, and the strength of the gate electrode 210 is improved. In addition, after forming the recess 22, the recess 22
A third insulating film 208 is deposited on the surface. In this case, the third insulating film 20 is also provided between the side surface of the gate metal and the GaAs layer 203.
Protected by 8. Therefore, the breakdown voltage is prevented from lowering due to the current leakage from the side surface of the gate metal, and a highly reliable field effect transistor suitable for high frequency operation can be realized.
【００３３】上記した構造では、ゲート電極側面を保護
する第２絶縁膜がリセス内にまで設けられている。この
ため、リセスをウエットエッチングで形成する場合は、
蒸着するゲートメタルのリセス内周辺への回り込みが防
止される。また、リセスを異方性ドライエッチングで形
成する場合は、ゲートメタルがリセス側面まで埋め込ま
れて発生する耐圧の低下が防止される。In the above structure, the second insulating film for protecting the side surface of the gate electrode is provided even in the recess. For this reason, when forming the recess by wet etching,
It is possible to prevent the evaporated gate metal from wrapping around the recess. In addition, when the recess is formed by anisotropic dry etching, it is possible to prevent the breakdown voltage from being lowered due to the gate metal being buried up to the side surface of the recess.
【００３４】次に、本発明のもう１つの他の実施形態に
ついて、電界効果トランジスタを製造する場合を例にと
り、その製造工程を断面で示した図３を参照して説明す
る。図３（ａ）において、符号３０１は半導体基板で、
半導体基板３０１に、バッファードフッ酸によるエッチ
ングのレートが十分に遅いＳｉＮの第１絶縁膜３０２を
堆積し、その後、バッファードフッ酸によるエッチング
のレートが第１絶縁膜３０２よりも十分に速いＳｉＯ2
の第２絶縁膜３０３を、第１絶縁膜３０２上に堆積す
る。Next, another embodiment of the present invention will be described by taking a case of manufacturing a field effect transistor as an example and referring to FIG. 3 showing a sectional view of the manufacturing process. In FIG. 3A, reference numeral 301 is a semiconductor substrate,
A first insulating film 302 of SiN having a sufficiently slow etching rate by buffered hydrofluoric acid is deposited on a semiconductor substrate 301, and thereafter, a SiO2 etching rate by buffered hydrofluoric acid is sufficiently faster than that of the first insulating film 302.
Second insulating film 303 is deposited on the first insulating film 302.
【００３５】次に、図（ｂ）に示すように、異方性エッ
チングにより、第２絶縁膜３０３のゲート電極形成領域
をエッチングし、その下方に第１絶縁膜３０２が露出す
るゲート用開口３１を形成する。その後、バッファード
フッ酸によるエッチングのレートが十分に速いＳｉＯ2
の第３絶縁膜３０４を、第１絶縁膜３０２上および第２
絶縁膜３０３上に堆積する。Next, as shown in FIG. 3B, the gate electrode forming region of the second insulating film 303 is etched by anisotropic etching, and the gate opening 31 under which the first insulating film 302 is exposed is formed. To form. After that, the rate of etching with buffered hydrofluoric acid is sufficiently fast
The third insulating film 304 on the first insulating film 302 and the second insulating film 304.
Deposit on the insulating film 303.
【００３６】次に、図（ｃ）に示すように、全面異方性
エッチングで第３絶縁膜３０４のゲート電極形成領域に
開口３２を形成し、その後、第２絶縁膜３０３および第
３絶縁膜３０４をマスクにして、異方性エッチングによ
り、第１絶縁膜３０２のゲート電極形成領域に開口３３
を形成する。このとき、第３絶縁膜３０４はゲート電極
形成領域を囲む第２絶縁膜３０３の内側に残り、その他
の部分は除去される。Next, as shown in FIG. 3C, an opening 32 is formed in the gate electrode formation region of the third insulating film 304 by overall anisotropic etching, and then the second insulating film 303 and the third insulating film are formed. The opening 33 is formed in the gate electrode formation region of the first insulating film 302 by anisotropic etching using 304 as a mask.
To form. At this time, the third insulating film 304 remains inside the second insulating film 303 surrounding the gate electrode formation region, and the other portions are removed.
【００３７】次に、図（ｄ）に示すように、第１絶縁膜
２、第２絶縁膜３、第３絶縁膜４をマスクにして、異方
性エッチングを行い半導体基板３０１にリセス３４を形
成し、その後、全面にＷＳｉのゲートメタル３０５をス
パッタする。Next, as shown in FIG. 3D, anisotropic etching is performed using the first insulating film 2, the second insulating film 3 and the third insulating film 4 as a mask to form the recess 34 in the semiconductor substrate 301. After formation, a WSi gate metal 305 is sputtered on the entire surface.
【００３８】次に、（ｅ）に示すように、パターンメッ
キでＡｕの上部ゲート３５をゲートメタル３０５上に形
成し、上部ゲート３５をマスクとしてゲートメタル３０
５をエッチングし、ゲート電極を形成する。Next, as shown in (e), the upper gate 35 of Au is formed on the gate metal 305 by pattern plating, and the upper gate 35 is used as a mask to form the gate metal 30.
5 is etched to form a gate electrode.
【００３９】次に、図（ｆ）に示すように、等方性のウ
ェットエッチング、たとえばバッファードフッ酸を用い
たエッチングにより、第１絶縁膜３０２に対して第２絶
縁膜３０３および第３絶縁膜３０４を選択的に除去す
る。Next, as shown in FIG. 6F, isotropic wet etching, for example, etching using buffered hydrofluoric acid is performed to the first insulating film 302 with respect to the second insulating film 303 and the third insulating film. The film 304 is selectively removed.
【００４０】上記の図（ｂ）を参照した工程において、
第２絶縁膜３０３のゲート電極形成領域をエッチング
し、ゲート用開口３１を形成する際に、第１絶縁膜３０
２を露出させている。しかし、第１絶縁膜３０２が、そ
の後の工程で確実に残るように、第１絶縁膜３０２上に
第２絶縁膜３０３を残し、第１絶縁膜３０２が露出しな
いようにすることもできる。この場合、第３絶縁膜３０
４は、第１絶縁膜３０２上に残った第２絶縁膜３０３を
含め、第２絶縁膜３０３上に堆積される。In the step with reference to FIG.
When the gate electrode formation region of the second insulating film 303 is etched to form the gate opening 31, the first insulating film 30 is formed.
2 is exposed. However, it is also possible to leave the second insulating film 303 on the first insulating film 302 and prevent the first insulating film 302 from being exposed so that the first insulating film 302 remains reliably in the subsequent steps. In this case, the third insulating film 30
4 is deposited on the second insulating film 303 including the second insulating film 303 remaining on the first insulating film 302.
【００４１】上記の方法によれば、ゲート電極周辺の半
導体基板３０１表面に第１絶縁膜３０２が残されてい
る。そのため、半導体基板３０１の表面を保護した状態
で第２絶縁膜３０３および第３絶縁膜３０４を除去でき
る。したがって、半導体基板３０１の表面に損傷を与え
ることなく、ゲート電極周辺の絶縁膜を除去でき寄生容
量を低減できる。また、Ｔ型の微細なゲート電極が第１
絶縁膜３０２によって機械的に補強される。このため、
高信頼で高周波動作に適した電界効果トランジスタを提
供できる。According to the above method, the first insulating film 302 is left on the surface of the semiconductor substrate 301 around the gate electrode. Therefore, the second insulating film 303 and the third insulating film 304 can be removed while the surface of the semiconductor substrate 301 is protected. Therefore, the insulating film around the gate electrode can be removed and the parasitic capacitance can be reduced without damaging the surface of the semiconductor substrate 301. Also, the T-shaped fine gate electrode is the first
It is mechanically reinforced by the insulating film 302. For this reason,
A highly reliable field effect transistor suitable for high frequency operation can be provided.
【００４２】上記したように、本発明によれば、ゲート
電極の側壁部分や半導体基板表面に等方性エッチングか
らゲート電極を保護する絶縁膜が設けられている。した
がって、エッチング耐性の弱いショットキーメタルを用
いる場合や、エッチングによって半導体基板表面が損傷
を受ける場合でも、電界効果トランジスタのゲート電極
周辺の絶縁膜を保護用の薄い絶縁膜を残して除去でき
る。このため、Ｔ型ゲート構造の周辺に残る絶縁膜によ
る寄生容量を低減できる。また、ゲート長を短縮でき、
ゲート抵抗が低減し、高信頼で高周波動作に適した電界
効果トランジスタが実現される。As described above, according to the present invention, the sidewall of the gate electrode and the surface of the semiconductor substrate are provided with the insulating film for protecting the gate electrode from isotropic etching. Therefore, even when a Schottky metal having weak etching resistance is used or when the surface of the semiconductor substrate is damaged by etching, the insulating film around the gate electrode of the field effect transistor can be removed while leaving a thin insulating film for protection. Therefore, the parasitic capacitance due to the insulating film remaining around the T-type gate structure can be reduced. Also, the gate length can be shortened,
A gate effect is reduced, and a highly reliable field effect transistor suitable for high frequency operation is realized.
【００４３】なお、上記した実施形態では、ゲートのシ
ョットキーメタルがＴｉ、ＷＳｉの場合で、また、絶縁
膜をエッチングする等方性エッチングがＣＤＥ、バッフ
ァードフッ酸によるウエットエッチングの場合で説明し
ている。しかし、ゲートのショットキーメタルは他の金
属でもよく、等方性エッチングも他の方法を用いること
ができる。In the above embodiment, the case where the gate Schottky metal is Ti or WSi and the isotropic etching for etching the insulating film is CDE or wet etching with buffered hydrofluoric acid will be described. ing. However, the Schottky metal of the gate may be another metal, and the isotropic etching may be performed by another method.
【００４４】[0044]
【発明の効果】本発明によれば、高信頼で高周波動作に
適した半導体装置の製造方法を実現できる。According to the present invention, a highly reliable semiconductor device manufacturing method suitable for high frequency operation can be realized.
【図１】本発明の実施形態による製造工程を説明するた
めの断面図である。FIG. 1 is a cross-sectional view illustrating a manufacturing process according to an exemplary embodiment of the present invention.
【図２】本発明の他の実施形態による製造工程を説明す
るための断面図である。FIG. 2 is a cross-sectional view illustrating a manufacturing process according to another exemplary embodiment of the present invention.
【図３】本発明の他の実施形態による製造工程を説明す
るための断面図である。FIG. 3 is a sectional view illustrating a manufacturing process according to another embodiment of the present invention.
【図４】従来例の製造工程を説明するための断面図であ
る。FIG. 4 is a cross-sectional view for explaining a manufacturing process of a conventional example.
【図５】他の従来例の製造工程を説明するための断面図
である。FIG. 5 is a cross-sectional view for explaining a manufacturing process of another conventional example.
１００…半導体基板 １０１…オーミック領域（Ｎ+ ） １０２…チャネル層（Ｎ） １０３…第１絶縁膜（ＳｉＯ2 ） １０４…第２絶縁膜（ＳｉＮ） １０５…第３絶縁膜（ＳｉＯ2 ） １０６…オーミック電極 １０７…ゲート電極 １０８…パッシベーション膜 １１…リセス １２…ゲート用開口 １３…リセス100 ... Semiconductor substrate 101 ... Ohmic region (N + ) 102 ... Channel layer (N) 103 ... First insulating film (SiO2) 104 ... Second insulating film (SiN) 105 ... Third insulating film (SiO2) 106 ... Ohmic electrode 107 ... Gate electrode 108 ... Passivation film 11 ... Recess 12 ... Gate opening 13 ... Recess
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/778 H01L 29/80 - 29/812 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/338 H01L 29/778 H01L 29/80-29/812
Claims (6)
１工程と、前記第１絶縁膜のゲート形成領域にゲート用
開口を形成する第２工程と、前記ゲート用開口が形成さ
れた前記第１絶縁膜上に第２絶縁膜を形成する第３工程
と、前記第２絶縁膜のゲート形成領域にゲート用開口を
形成する第４工程と、前記半導体基板のゲート形成領域
にリセスを形成する第５工程と、前記第１絶縁膜および
前記第２絶縁膜よりも等方性エッチングのレートが遅い
第３絶縁膜を前記第１絶縁膜および前記第２絶縁膜上、
前記リセス部分に形成する第６工程と、前記ゲート用開
口を囲む部分および前記リセスの側壁部分の前記第３絶
縁膜を残し、他の部分の前記第３絶縁膜を除去する第７
工程と、前記リセス内および前記ゲート用開口部分、前
記ゲート用開口の上方部分に、前記ゲート用開口の上方
部分の方が前記ゲート用開口部分よりも幅が大きいゲー
ト電極を形成する第８工程と、前記第３絶縁膜に対し前
記第１絶縁膜および前記第２絶縁膜を選択的に除去する
第９工程とからなる半導体装置の製造方法。 1. A first insulating film is formed on a semiconductor substrate.
1 step, for gate in the gate formation region of the first insulating film
The second step of forming an opening, and the gate opening is formed.
Third step of forming a second insulating film on the formed first insulating film
And a gate opening in the gate formation region of the second insulating film.
Fourth step of forming and gate forming region of the semiconductor substrate
A fifth step of forming a recess on the first insulating film,
Isotropic etching rate is slower than the second insulating film
A third insulating film on the first insulating film and the second insulating film,
The sixth step of forming in the recess portion and the gate opening
The third insulation of the portion surrounding the mouth and the side wall portion of the recess.
Seventh, leaving the edge film and removing the third insulating film in the other part
Steps, inside the recess and the opening for the gate,
Above the gate opening, above the gate opening.
The gate is wider than the gate opening.
An eighth step of forming a gate electrode, and
The first insulating film and the second insulating film are selectively removed.
A method for manufacturing a semiconductor device, which comprises the ninth step.
ングで行われ、第９工程が等方性エッチングで行われ、
かつ、第１絶縁膜および第２絶縁膜、第３絶縁膜のエッ
チングのレートの相違は等方性エッチングに対してであ
る請求項１記載の半導体装置の製造方法。 2. The anisotropic etching in the fourth step and the seventh step.
And the ninth step is isotropic etching,
In addition, the etching of the first insulating film, the second insulating film, and the third insulating film
The difference in the etching rate is for isotropic etching.
The method for manufacturing a semiconductor device according to claim 1, wherein
１工程と、前記第１絶縁膜上に、エッチングのレートが
前記第１絶縁膜よりも速い第２絶縁膜を形成する第２工
程と、前記第２絶縁膜のゲート形成領域にゲート用開口
を形成する第３工程と、エッチングのレートが前記第１
絶縁膜よりも速い第３絶縁膜を、ゲート用開口が形成さ
れた前記第２絶縁膜上に形成する第４工程と、前記ゲー
ト用開口を囲む部分の前記第３絶縁膜を残し、他の部分
の前記第３絶縁膜を除去する第５工程と、前記第２絶縁
膜および前記第３絶縁膜をマスクとして、前記第１絶縁
膜のゲート形成領域にゲート用開口を形成する第６工程
と、第１絶縁膜および第２絶縁膜、第３絶縁膜をマスク
として、前記半導体基板にリセスを形成する第７工程
と、前記リセス内および前記第１絶縁膜に形成されたゲ
ート用開口、前記第３絶縁膜で囲まれたゲート用開口、
このゲート用開口の上方部分にゲート電極を形 成する第
８工程と、前記第１絶縁膜に対し前記第２絶縁膜および
前記第３絶縁膜を選択的に除去する第９工程とからなる
半導体装置の製造方法。 3. A first insulating film is formed on a semiconductor substrate.
In one step, the etching rate on the first insulating film is
Second step of forming a second insulating film faster than the first insulating film
And a gate opening in the gate formation region of the second insulating film.
And the etching rate is the same as the first step.
The gate opening is formed on the third insulating film, which is faster than the insulating film.
Forming a second insulating film on the second insulating film,
To leave the third insulating film in the portion surrounding the opening for
A fifth step of removing the third insulating film, and the second insulating film
Using the film and the third insulating film as a mask
Sixth step of forming a gate opening in the gate formation region of the film
And mask the first insulating film, the second insulating film, and the third insulating film.
As a seventh step of forming a recess in the semiconductor substrate
And a film formed in the recess and on the first insulating film.
Opening for gate, opening for gate surrounded by the third insulating film,
The to form forming a gate electrode on the upper portion of the gate opening
8 steps, the second insulating film and the first insulating film
And a ninth step of selectively removing the third insulating film
Manufacturing method of semiconductor device.
１工程と、前記第１絶縁膜上に、エッチングのレートが
前記第１絶縁膜よりも速い第２絶縁膜を形成する第２工
程と、前記第２絶縁膜のゲート形成領域にゲート用開口
を形成し、かつ、このゲート用開口の底部に前記第２絶
縁膜を残す第３工程と、エッチングのレートが前記第１
絶縁膜よりも速い第３絶縁膜を、ゲート用開口が形成さ
れた前記第２絶縁膜上に形成する第４工程と、前記ゲー
ト用開口を囲む部分の前記第３絶縁膜を残し、他の部分
の前記第３絶縁膜を除去する第５工程と、前記第２絶縁
膜および前記第３絶縁膜をマスクとして、前記第２絶縁
膜および前記第１絶縁膜のゲート形成領域にゲート用開
口を形成する第６工程と、第１絶縁膜および第２絶縁
膜、第３絶縁膜をマスクとして、前記半導体基板にリセ
スを形成する第７工程と、前記リセス内および前記第１
絶縁膜に形成されたゲート用開口、前記第３絶縁膜で囲
まれたゲート用開口、このゲート用開口の上方部分にゲ
ート電極を形成する第８工程と、前記第１絶縁膜に対し
前記第２絶縁膜および前記第３絶縁膜を選択的に除去す
る第９工程とからなる半導体装置の製造方法。 4. A first insulating film is formed on a semiconductor substrate.
In one step, the etching rate on the first insulating film is
Second step of forming a second insulating film faster than the first insulating film
And a gate opening in the gate formation region of the second insulating film.
And at the bottom of the gate opening, the second insulating layer is formed.
The third step of leaving the edge film and the etching rate of the first step
The gate opening is formed on the third insulating film, which is faster than the insulating film.
Forming a second insulating film on the second insulating film,
To leave the third insulating film in the portion surrounding the opening for
A fifth step of removing the third insulating film, and the second insulating film
The second insulating film using the film and the third insulating film as a mask.
A gate opening in the gate formation region of the film and the first insulating film.
Sixth step of forming a mouth, first insulating film and second insulating film
The film and the third insulating film are used as a mask to reset the semiconductor substrate.
A seventh step of forming a groove, and inside the recess and the first step.
A gate opening formed in the insulating film, surrounded by the third insulating film
The gate opening, and the upper part of the gate opening
The eighth step of forming a gate electrode and the first insulating film
Selectively removing the second insulating film and the third insulating film
9. A method for manufacturing a semiconductor device, which comprises a ninth step.
に形成されたゲート用開口、第３絶縁膜で囲まれたゲー
ト用開口、このゲート用開口の上方部分にゲートメタル
を形成する工程と、前記ゲートメタル上に上部ゲート金
属を形成し、前記上部ゲート金属をマスクとして前記ゲ
ートメタルをエッチングする工程とからなる請求項３ま
たは請求項４記載の半導体装置の製造方法。 5. The eighth step comprises the step of forming the recess and the first insulating film.
The gate opening formed in the gate and the gate surrounded by the third insulating film.
Gate opening, gate metal above the gate opening
And forming an upper gate metal on the gate metal.
Forming a metal and using the upper gate metal as a mask
4. The process according to claim 3, further comprising the step of etching the metal.
Or a method of manufacturing a semiconductor device according to claim 4.
７工程が異方性エッチングで行われ、第９工程が等方性
エッチングで行われ、かつ、第１絶縁膜および第２絶縁
膜、第３絶縁膜のエッチングのレートの相違は等方性エ
ッチングに対してである請求項３または請求項４記載の
半導体装置の製造方法。 6. A third step, a fifth step, a sixth step, a
Seven steps are performed by anisotropic etching, and the ninth step is isotropic
Etching and first insulating film and second insulating film
The difference between the etching rates of the film and the third insulating film is isotropic.
The method according to claim 3 or claim 4
Manufacturing method of semiconductor device.
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| JP25718099A JP3484108B2 (en) | 1999-09-10 | 1999-09-10 | Method for manufacturing semiconductor device |
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|---|---|---|---|
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