JP3485355B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造法の
技術に関し、特に、所望の形状の数ナノメータ前後の絶
縁体、半導体、または、金属等を形成する技術に関する
ものである。
【０００２】
【従来技術】従来、半導体装置などの徴細化は、光、電
子線、Ｘ線等を利用したリソグラフィ技術が用いられて
いるが、数ナノメータ前後の大きさの絶縁体、半導体、
または、金属等を所望の形状に加工することは困難であ
る。一方、最近の走査型トンネル顕微鏡（ＳＴＭ）によ
って原子レベルでの微細加工をする方法が提案されてい
る。また、従来の半導体製造技術は、基板の結晶方位に
拘らず、酸化物、導電物を堆積して、リソグラフィ技術
によりパターニングを施していたので、その微細加工に
一定の限界を生じていた。
【０００３】
【発明が解決しようとする課題】ところが、走査型トン
ネル顕微鏡（ＳＴＭ）によって原子レベルでの微細加工
は、その再現性及び量産性等の点で実用化が極めて難し
いという技術的な課題が残されている。また、必要以上
に絶縁物、半導体物質及び金属等を堆積し、微細加工を
行っているため、無駄な材料や基板領域を必要としてい
た。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の如くである。本発明において、従来のリソグラフ
ィで得られる最小寸法を大幅に下げると共に、走査型ト
ンネル顕微鏡（ＳＴＭ）による微細加工で課題となる量
産性を補う可能性のある新しいリソグラフィ法を提案す
る。
【０００５】また、数ナノメータ前後の絶縁体、半導
体、金属を基板上に堆積して核形成した後に、外部から
電界を与えエレクトロ・マイグレーション現象を利用し
て、絶縁体、半導体等を所望の形状に加工することとし
た。
【０００６】
【作用】上述の発明によれば、絶縁体、半導体等を外部
電界を与えるというマクロスコピックな手段を利用する
こととしたので、半導体装置の大量生産が可能と成る。
【０００７】また、エレクトロ・マイグレーション現象
を利用して、配線工程を行うため、従来の光等を利用し
たリソグラフィーに比してより微細な加工精度を得るこ
とが可能となる。
【０００８】
【実施例】図１は、本発明の第１の実施例である半導体
装置製造方法の概念図を示す。図の中央に加工材料（絶
縁体、半導体、金属を含む。）の核２が形成された基板
１を用意する。この基板の周囲には、外部電極１１、１
２、１３及び１４が設けられている。また、この電極
は、基板の端部表面に形成する他、基板側面若しくは端
部裏面に形成してもよい。更に、本実施例においては、
上記基板を単結晶のシリコン基板で、後述の三回対称及
び二回対称の結晶方位に切り出した基板を用いる実施例
を示すが、その他のエピタキシャル基板、若しくは、結
晶方位に依存しない多結晶基板、非結晶基板並びに絶縁
物質基板を用いても本発明の効果を得ることができる。
【０００９】図２は、外部電極１２、１４にＶｘを印加
したとき、加工材料の核２が横方向に引き伸ばされる状
態を示す。
【００１０】図３は、Ｖｙを印加することにより、上記
核２が縦方向に引き伸ばされる状態が示されている。こ
のように、本実施例では、基板上に形成された材料の核
を外部電界によるエレクトロマイグレーション現象によ
って所望の形状に変形・加工することができるのであ
る。
【００１１】図４は、蒸着法による核２の形成状態を示
す。この蒸着法においては、所望の材料３をＣＶＤ、真
空蒸着法等でアイランド成長する条件下で材料を堆積
し、基板１の上に加工材料の核２を形成する。核形成密
度や核の大きさは、蒸着時の原料分圧、基板温度、堆積
時間で制御できる。
【００１２】図５は、熱処理法による核２の形成状態を
示す。この熱処理法においては、所望の材料３が固溶し
ている基板を熱処理することで基板１の表面の結晶粒界
にその材料を析出させ、核２を得る。この核２の大き
さ、密度は、熱処理温度、時間、材料の固溶濃度で制御
できる。
【００１３】図６は、光又はＸ線若しくは電子線法によ
る核２の形成状態を示す。基板１の表面の化学反応を利
用する方法である。光、Ｘ線、電子線等を局所的に照射
することで材料の核形成の反応を促進させ、任意の場所
に核２を形成することができる。
【００１４】図７は、走査型トンネル顕微鏡（以下「Ｓ
ＴＭ」という。）法による核２の形成状態を示す。ＳＴ
Ｍの探針で材料原子を持ち運び、任意の場所に核２を形
成することができる。核２の大きさは、探針−基板間の
電圧、電圧印加時間で制御できる。
【００１５】図８と図９は、上記基板１の表面に形成さ
れた核２の加工手順を示す。本発明の一実施例である材
料の核を加工する工程図である。図８は、核２が形成さ
れた基板１に電圧を印加する前の状態を示す。図９は、
その後、エレクトロマイグレーション現象を利用するこ
とで材料の核２を所定の方向に引き伸ばした状態を示
す。もっとも、材料の核は、上記に開示した種々の方法
を用いて、核を更に引き伸ばすことができる。
【００１６】次に、本発明の別の実施例である半導体装
置の製造方法を説明する。図１０は、核２が形成された
基板１に電圧を印加しながら材料を蒸着する状態を示
す。このとき材料原子３は、基板１の表面を電界によっ
てある方向にマイグレートし、核２に吸着させることが
できる。これを利用して核２を所定の方向に成長させた
状態を図１１に示す。
【００１７】図１２は、本発明の別の実施例である半導
体装置の配線工程を示す。複雑な微細パターンを実現す
るために、基板１の表面において核２の成長が基板１の
結晶方位依存性を持つことを利用することとしたもので
ある。Ｓｉの（１１１）結晶面に代表される３回対称
（正四面体構造）基板１の上の核２に電界をＥ方向に印
加すると（あるいは逆向きに）、核２は、結晶面の方位
に従って６０°の角度をなして二方向に分岐して成長さ
せることができる。また、このような材料の核を上記実
施例に示す方法で複数形成し、電界Ｅを印加すると、並
行して同一パターンの核の成長を得ることができるの
で、量産性を高めることができるのである。従って、材
料の核２に隣接する結晶に別の核２’を堆積させて、並
行するパターンを形成することも可能である。
【００１８】図１３は、上記分岐成長を利用して微細パ
ターンを形成する構造を示す。電解Ｅの方向を正・負の
交互に切り換えることにより横方向にジグザグパターン
を描きながら形成することができる。この工程を連続さ
せたパターンを図１４に示す。
【００１９】図１５は、更に電界を反転させることによ
ってループ状のパターンを形成させることができる。
【００２０】図１６は、本発明の更に別の実施例である
半導体装置の配線工程を示す。パターンを枝別させたく
ない場合、基板１に印加する電界を横方向の結晶方位に
合わせることにより、所定の方向に核２を選択的に成長
させることができる。
【００２１】図１７は、本発明の更に別の実施例である
半導体装置の配線工程を示す。二次元的な図形を描くに
は、電界の方向を段階的に変えることにより、行うこと
ができる。Ｅ2 でひし形、Ｅ3 で正六角形となる。ま
た、図１８に、Ｓｉ（１００）結晶面に代表される二回
対称（ダイヤモンド構造）基板上に応用した構造を示
す。三回対称基板のときと同様にパターン形成ができ
る。いずれも、結晶面の方位を利用して電界の方向を制
御することにより自由なパターン形成が可能となる。
【００２２】以上の実施例は、基板１の表面に形成され
た材料の核２を平面方向に成長する制御を外部電極に印
加する電界の方向及び基板１の結晶方向に依存した制御
を行うことができる。この場合、基板１は、単結晶シリ
コン基板の他、ＧａＡｓ、ＩｎＳｂ等のIII-V 族の元素
からなる化合物半導体結晶のせん亜鉛鉱構造やＣｄＳ、
ＺｎＯ等II-VI 族の元素からなる化合物半導体結晶のウ
ルツ鉱構造の基板を用いてもよい。また、材料の核２
は、絶縁物、半導体及び金属の他、マイグレーション現
象が利用できる化合物並びに不純物を添加した物質でも
よい。本発明は、従来の技術では極めて困難なナノ（ｎ
ｍ）単位の配線等に応用でき、微細加工の再現性及び量
産性を同時に達成できる新しい技術であり、様々な分野
で利用されるものである。
【００２３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
次の通りである。
【００２４】従来のフォトリソグラフィ技術を用いず
に、材料の核が有するマイグレーション現象を利用し
て、外部電界の方向を制御することにより、超微細な構
造を有する金属層、絶縁層、半導体層の形成が可能とな
る。
【００２５】また、材料の核成長を基板の結晶方位に依
存させることで、その成長方向の制御を容易ならしめ、
再現性の良い半導体装置の製造プロセスを提供すること
が可能である。
【００２６】更に、成長する材料の核がマクロスコピッ
ク単位の規模であるので、半導体装置の大きさが従来に
比して２０００分の１程度にまで縮小でき、高歩留まり
の半導体集積回路用チップを収量することが可能であ
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for manufacturing a semiconductor device, and more particularly, to an insulator, a semiconductor, or a metal having a desired shape of about several nanometers. It is related to forming technology. 2. Description of the Related Art Conventionally, lithography techniques using light, electron beams, X-rays, and the like have been used for miniaturization of semiconductor devices and the like.
Alternatively, it is difficult to process a metal or the like into a desired shape. On the other hand, a method of performing fine processing at an atomic level using a scanning tunneling microscope (STM) has recently been proposed. Further, in the conventional semiconductor manufacturing technology, an oxide or a conductive material is deposited and patterned by a lithography technology regardless of the crystal orientation of the substrate, so that a certain limit is imposed on the fine processing. [0003] However, there is a technical problem that microfabrication at an atomic level by a scanning tunneling microscope (STM) is extremely difficult to be put to practical use in terms of reproducibility and mass productivity. Is left. Further, since an insulator, a semiconductor substance, a metal, and the like are deposited more than necessary and fine processing is performed, a wasteful material and a substrate area are required. [0004] Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows. In the present invention, a new lithography method is proposed in which the minimum dimension obtained by the conventional lithography can be significantly reduced and the mass productivity which is a problem in the fine processing by a scanning tunneling microscope (STM) can be compensated. [0005] Further, after depositing an insulator, a semiconductor, or a metal of about several nanometers on a substrate to form a nucleus, an electric field is applied from the outside to make the insulator, the semiconductor, or the like into a desired shape using an electromigration phenomenon. To be processed. According to the above-mentioned invention, since a macroscopic means of applying an external electric field to an insulator, a semiconductor or the like is used, mass production of semiconductor devices becomes possible. Further, since the wiring process is performed by utilizing the electromigration phenomenon, finer processing accuracy can be obtained as compared with the conventional lithography using light or the like. FIG. 1 is a schematic view showing a semiconductor device manufacturing method according to a first embodiment of the present invention. A substrate 1 on which a core 2 of a processing material (including an insulator, a semiconductor, and a metal) is formed at the center of the drawing is prepared. External electrodes 11 and 1 are provided around the substrate.
2, 13, and 14 are provided. This electrode may be formed on the side surface of the substrate or on the back surface of the end, in addition to being formed on the end surface of the substrate. Further, in this embodiment,
The above-mentioned substrate is a single-crystal silicon substrate, an example using a substrate cut out into a three-fold symmetrical and two-fold symmetrical crystal orientation described below, but other epitaxial substrates, or a polycrystalline substrate independent of the crystal orientation, The effects of the present invention can be obtained by using an amorphous substrate and an insulating material substrate. FIG. 2 shows a state where the core 2 of the processing material is stretched in the lateral direction when Vx is applied to the external electrodes 12 and 14. FIG. 3 shows a state in which the nucleus 2 is stretched in the vertical direction by applying Vy. As described above, in this embodiment, the nucleus of the material formed on the substrate can be deformed and processed into a desired shape by the electromigration phenomenon caused by the external electric field. FIG. 4 shows a state of the nucleus 2 formed by the vapor deposition method. In this vapor deposition method, a desired material 3 is deposited under conditions of island growth by CVD, vacuum vapor deposition, or the like, and a core 2 of a processing material is formed on a substrate 1. The nucleation density and the size of the nuclei can be controlled by the partial pressure of the raw material during the deposition, the substrate temperature, and the deposition time. FIG. 5 shows a state of the nucleus 2 formed by the heat treatment method. In this heat treatment method, a substrate in which a desired material 3 is dissolved is heat-treated, thereby precipitating the material at crystal grain boundaries on the surface of the substrate 1 to obtain nuclei 2. The size and density of the core 2 can be controlled by the heat treatment temperature, time, and solid solution concentration of the material. FIG. 6 shows the state of formation of the nucleus 2 by light, X-ray or electron beam method. This is a method utilizing a chemical reaction on the surface of the substrate 1. By locally irradiating light, X-rays, electron beams, or the like, the nucleation reaction of the material is promoted, and the nucleus 2 can be formed at an arbitrary place. FIG. 7 shows a scanning tunneling microscope (hereinafter referred to as “S”).
TM ”. 3) shows the state of nucleus 2 formation by the method. ST
Material atoms can be carried by the probe of M and the nucleus 2 can be formed at an arbitrary place. The size of the nucleus 2 can be controlled by the voltage between the probe and the substrate and the voltage application time. FIGS. 8 and 9 show a processing procedure for the core 2 formed on the surface of the substrate 1. FIG. FIG. 4 is a process diagram for processing a core of a material according to one embodiment of the present invention. FIG. 8 shows a state before a voltage is applied to the substrate 1 on which the core 2 is formed. FIG.
Thereafter, a state is shown in which the core 2 of the material is stretched in a predetermined direction by utilizing the electromigration phenomenon. However, the core of the material can be further stretched using the various methods disclosed above. Next, a method of manufacturing a semiconductor device according to another embodiment of the present invention will be described. FIG. 10 shows a state in which a material is deposited while applying a voltage to the substrate 1 on which the core 2 is formed. At this time, the material atoms 3 migrate on the surface of the substrate 1 in a certain direction by an electric field, and can be adsorbed on the nucleus 2. FIG. 11 shows a state in which the nucleus 2 is grown in a predetermined direction using this. FIG. 12 shows a wiring step of a semiconductor device according to another embodiment of the present invention. In order to realize a complicated fine pattern, the fact that the growth of the nucleus 2 on the surface of the substrate 1 depends on the crystal orientation of the substrate 1 is used. When an electric field is applied in the E direction (or in the opposite direction) to a nucleus 2 on a three-fold symmetric (tetrahedral structure) substrate 1 represented by a (111) crystal plane of Si, the nucleus 2 Can be grown in two directions at an angle of 60 ° according to the following formula. When a plurality of nuclei of such a material are formed by the method described in the above embodiment and an electric field E is applied, nuclei of the same pattern can be grown in parallel, so that mass productivity can be improved. is there. Therefore, it is also possible to deposit another nucleus 2 'on the crystal adjacent to the nucleus 2 of the material to form a parallel pattern. FIG. 13 shows a structure in which a fine pattern is formed by utilizing the branch growth. By alternately switching the direction of the electrolysis E between positive and negative, it can be formed while drawing a zigzag pattern in the horizontal direction. FIG. 14 shows a pattern obtained by repeating this process. In FIG. 15, a loop-shaped pattern can be formed by further reversing the electric field. FIG. 16 shows a wiring step of a semiconductor device according to still another embodiment of the present invention. When it is not desired to branch the pattern, the nucleus 2 can be selectively grown in a predetermined direction by adjusting the electric field applied to the substrate 1 to the lateral crystal orientation. FIG. 17 shows a wiring step of a semiconductor device according to still another embodiment of the present invention. A two-dimensional figure can be drawn by changing the direction of the electric field stepwise. A regular hexagonal diamond, at E 3 in E 2. FIG. 18 shows a structure applied to a two-fold symmetric (diamond structure) substrate typified by a Si (100) crystal plane. A pattern can be formed as in the case of a three-fold symmetric substrate. In any case, a free pattern can be formed by controlling the direction of the electric field using the orientation of the crystal plane. In the above embodiment, the control for growing the nucleus 2 of the material formed on the surface of the substrate 1 in the plane direction is performed depending on the direction of the electric field applied to the external electrode and the crystal direction of the substrate 1. Can be. In this case, the substrate 1 may be a single crystal silicon substrate, a zinc ore structure of a compound semiconductor crystal composed of a group III-V element such as GaAs, InSb, or the like, CdS, or the like.
A substrate having a wurtzite structure of a compound semiconductor crystal made of a group II-VI element such as ZnO may be used. Material core 2
May be an insulator, a semiconductor, a metal, a compound capable of utilizing a migration phenomenon, or a substance to which an impurity is added. The present invention is based on nano (n
m) It is a new technology that can be applied to wiring and the like in units and can simultaneously achieve reproducibility and mass productivity of fine processing, and is used in various fields. The effects obtained by the representative inventions among the inventions disclosed in the present application will be briefly described as follows.
It is as follows. By controlling the direction of an external electric field by utilizing the migration phenomenon of a material nucleus without using a conventional photolithography technique, a metal layer, an insulating layer, and a semiconductor layer having an ultrafine structure can be formed. It can be formed. Further, by making the nucleus growth of the material dependent on the crystal orientation of the substrate, the growth direction can be easily controlled.
It is possible to provide a semiconductor device manufacturing process with good reproducibility. Further, since the nucleus of the material to be grown has a scale of macroscopic units, the size of the semiconductor device can be reduced to about 2000 times smaller than that of the conventional device, and a semiconductor integrated circuit chip having a high yield can be obtained. It is possible to yield.
【図面の簡単な説明】
【図１】 本発明の第１の実施例を説明する基板と電極
の接続図である。
【図２】 本発明の第１の実施例における材料の核の移
動概念図である。
【図３】 本発明の第１の実施例における材料の核の移
動概念図である。
【図４】 本発明の実施例における蒸着法による核の形
成工程図である。
【図５】 本発明の実施例における熱処理法による核の
形成工程図である。
【図６】 本発明の実施例における光等による核の形成
工程図である。
【図７】 本発明の実施例におけるＳＴＭ法による核の
形成工程図である。
【図８】 本発明の第１の実施例における核の成長工程
断面図である。
【図９】 本発明の第１の実施例における核を成長させ
た要部断面図である。
【図１０】 本発明の別の実施例における核の成長工程
断面図である。
【図１１】 本発明の別の実施例における核を成長させ
た要部断面図である。
【図１２】 本発明の別の実施例における核を成長させ
た工程図である。
【図１３】 本発明の別の実施例における核を成長させ
た工程図である。
【図１４】 本発明の別の実施例における核を成長させ
た工程図である。
【図１５】 本発明の別の実施例における核を成長させ
た工程図である。
【図１６】 本発明の別の実施例における核を成長させ
た工程図である。
【図１７】 本発明の別の実施例における核を成長させ
た工程図である。
【図１８】 本発明の別の実施例における核を成長させ
た工程図である。
【符号の説明】
１ シリコン基板
２ 材料の核
３ 提供される材料（絶縁体、半導体、金属等）
１１、１２、１３、１４ 外部電極BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a connection diagram of a substrate and electrodes for explaining a first embodiment of the present invention. FIG. 2 is a conceptual diagram of a movement of a core of a material according to the first embodiment of the present invention. FIG. 3 is a conceptual diagram of a movement of a core of a material according to the first embodiment of the present invention. FIG. 4 is a process chart of forming a nucleus by a vapor deposition method in an example of the present invention. FIG. 5 is a process chart of forming a nucleus by a heat treatment method according to an example of the present invention. FIG. 6 is a process chart of forming a nucleus by light or the like in an embodiment of the present invention. FIG. 7 is a view showing a process of forming a nucleus by the STM method in the example of the present invention. FIG. 8 is a sectional view of a nucleus growing step in the first embodiment of the present invention. FIG. 9 is a cross-sectional view of a main part where a nucleus is grown in the first embodiment of the present invention. FIG. 10 is a sectional view of a nucleus growing step in another embodiment of the present invention. FIG. 11 is a cross-sectional view of a main part where a nucleus is grown in another embodiment of the present invention. FIG. 12 is a process chart in which a nucleus is grown in another embodiment of the present invention. FIG. 13 is a process chart in which a nucleus is grown in another embodiment of the present invention. FIG. 14 is a process chart of growing a nucleus in another embodiment of the present invention. FIG. 15 is a process chart of growing a nucleus in another embodiment of the present invention. FIG. 16 is a process chart of growing a nucleus in another embodiment of the present invention. FIG. 17 is a process chart of growing a nucleus in another embodiment of the present invention. FIG. 18 is a process chart of growing a nucleus in another embodiment of the present invention. [Description of Signs] 1 Silicon substrate 2 Material nucleus 3 Provided material (insulator, semiconductor, metal, etc.) 11, 12, 13, 14 External electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西岡 泰城 茨城県つくば市御幸が丘17番地 テキサ ス・インスツルメンツ筑波研究開発セン ター内 (56)参考文献 特開 平５−194088（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/203,21/205 H01L 21/363,21/365 C23C 14/00 - 14/58 C23C 16/00 - 16/56 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Yashiro Nishioka 17-Miyukigaoka, Tsukuba-shi, Ibaraki Texas Instruments Tsukuba R & D Center (56) References (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21 / 203,21 / 205 H01L 21 / 363,21 / 365 C23C 14/00-14/58 C23C 16/00-16/56
Claims (1)
基板表面に沿った２次元方向にマイグレーション成長さ
せるステップを含む半導体装置の製造方法。(57) Claims: 1. A substrate is provided, a nucleus of a material is formed on the substrate, and a direction of an external electric field is changed stepwise so that the nucleus of the material is formed along the surface of the substrate. A method for manufacturing a semiconductor device, the method including: performing migration growth in a two-dimensional direction.
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