JP3487281B2

JP3487281B2 - 半導体装置及びそのテスト方法

Info

Publication number: JP3487281B2
Application number: JP2000317496A
Authority: JP
Inventors: 浩関
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-10-18
Filing date: 2000-10-18
Publication date: 2004-01-13
Anticipated expiration: 2020-10-18
Also published as: US6563335B2; US20020044053A1; JP2002122638A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
のテスト方法に関し、例えばユーザにより設計された回
路を含む特定用途向け集積回路に好適な半導体装置及び
そのテスト方法に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】特定用途
向け集積回路（Application Specific Integrated Circ
uit：以下、ＡＳＩＣと略す。）は、ユーザ固有の仕様
を実現するため、例えばユーザ主導で、チップメーカ側
が構築した開発ツールにより、チップメーカ側で用意さ
れたベーシックセルを構成単位として開発が行われる。
このようなＡＳＩＣは、ユーザ製品における部品点数の
削減に大きく貢献できることから、その需要が拡大して
いる。

【０００３】ＡＳＩＣの開発において、ユーザは、例え
ば所望する機能を実現する論理設計を行い、設計した回
路図と仕様通りの機能であるか否かを検証するためのテ
ストパターンとをチップメーカに渡して、レイアウト設
計、マスク製作等を依頼する。或いはユーザがレイアウ
ト設計まで行って、仕様通りのＡＣ特性で動作すること
を開発ツール等で検証したレイアウトデータと、テスト
パターンとを渡して、マスク製作等を依頼する。

【０００４】こうして開発されたＡＳＩＣには、通常チ
ップメーカ側で良品判別を行うためのテスト回路が付加
されている。そして、チップメーカは、製作したマスク
を用いてチップを製造した後、ユーザから渡されたテス
トパターンによるパス・フェイルと、上述したテスト回
路によるテストにより、チップの選別を行う。

【０００５】ところで、このようなチップメーカ側によ
って付加されるテスト回路の１つとして、信号の遅延評
価を行うための遅延評価回路がある。遅延評価回路は、
遅延素子を含んで構成される。

【０００６】遅延評価回路の入力部には入力Ｉ／Ｏ回路
が接続され、出力部には出力Ｉ／Ｏ回路が接続される。
入力Ｉ／Ｏ回路は、半導体装置の信号入力用の外部端子
に対応したパッドと、これに電気的に接続される入力イ
ンタフェース回路とを含む。出力Ｉ／Ｏ回路は、半導体
装置の信号出力用の外部端子に対応したパッドと、これ
に電気的に接続される出力インタフェース回路とを含
む。従来のチップの選別においては、このような遅延評
価回路を用いて、入力Ｉ／Ｏ回路から出力Ｉ／Ｏ回路ま
での遅延時間を測定し、その測定結果に応じてチップの
良品判別を行っていた。

【０００７】しかしながら、選別対象のチップの入力Ｉ
／Ｏ回路から出力Ｉ／Ｏ回路までの遅延時間の測定値
が、本来評価すべき遅延評価回路の遅延時間ではなく、
例えば半導体テスタの号機の違いといった測定機器の違
い、プローブカードの違い、パフォーマンスボードの違
い、出力Ｉ／Ｏ回路に付加される負荷容量の違い、或い
は入力Ｉ／Ｏ回路に入力される信号波形の鈍り方に依存
して、大きなばらつきを有していた。

【０００８】そのため、通常は遅延評価回路の測定結果
に対しマージンを付加して、これら各種要因の依存を除
去することが行われていたが、遅延評価の際に考慮すべ
き要因が多すぎるため、付加されたマージンにより本来
評価すべき測定値に対する信頼性が低下してしまう。こ
のことは、結果的に、本来良品であるべきものが不良品
であるものとして選別されてしまい、チップ製造のコス
ト高を招いていた。

【０００９】また、上述したＡＳＩＣの開発について
は、自動配置配線ツールにより設計されるため、このよ
うなテスト回路に対して一応の制約を設けて配置及び配
線を行っているものの、チップサイズの違いや、ユーザ
仕様により採用せざるを得ない特有のＩ／Ｏ回路の配置
により、その都度評価すべき遅延値を計算しなければな
らず、開発工数の増加を招いていた。

【００１０】本発明は以上のような技術的課題に鑑みて
なされたものであり、その目的とするところは、チップ
サイズや測定機器に依存しない遅延評価が可能な半導体
装置及びそのテスト方法を提供することにある。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に本発明は、第１のＩ／Ｏ回路から入力され第２のＩ／
Ｏ回路から出力される信号の遅延評価を行うためのテス
トセルを含む半導体装置であって、前記第１のＩ／Ｏ回
路からの入力信号をそれぞれ互いに異なる第１〜第Ｎの
遅延値だけ遅延させて前記第２のＩ／Ｏ回路に出力する
ための第１〜第Ｎの遅延パスと、前記第１のＩ／Ｏ回路
からの信号を第１〜第Ｎの遅延パスのいずれを介して第
２のＩ／Ｏ回路に出力させるかを切り換える遅延パス切
換回路とを含むことを特徴とする。

【００１２】ここで第１及び第２のＩ／Ｏ回路は、電気
的インタフェース機能を有するＩ／Ｏセル及び電極パッ
ドを含めば良く、半導体装置の外部端子を必ずしも含む
必要はない。

【００１３】ここで第１〜第Ｎの遅延パスとは、単なる
配線のみで構成されてあってもよいし、各種遅延素子に
よって構成されていても良い。いずれにしろ、互いに異
なる遅延値だけ第１のＩ／Ｏ回路からの入力信号を遅延
させることができれば良い。

【００１４】このような本発明によれば、第１〜第Ｎの
遅延パスを設け、第１のＩ／Ｏ回路からの入力信号を第
２のＩ／Ｏ回路から出力させる際に、遅延パス切換回路
により第１〜第Ｎの遅延パスのいずれか１つを切り換え
るようにした。これにより、互いに異なる遅延値を発生
させる遅延パスを介した遅延信号の差分に基づいて、そ
の遅延値の違いの要因から、より信頼性の高い遅延評価
を行うことができるようになる。

【００１５】また本発明は、第ｉ（ｉは、１以上Ｎ以下
の自然数）の遅延パスは、遅延素子と所与の配線層とを
含み、第ｊ（ｊは、ｉを除く１以上Ｎ以下の自然数）の
遅延パスは、遅延素子を含まず前記所与の配線層を含む
ことを特徴とする。

【００１６】ここで、遅延素子とは、例えば複数のイン
バータ列（広義には、バッファ回路）を含み、入力信号
を所与のプロセス条件に対応した遅延値だけ遅延させる
ものをいう。

【００１７】ここで、所与の配線層とは、半導体装置を
構成するトランジスタ等を電気的に接続するための配線
層をいい、配線層の種類に限定されない。

【００１８】したがって、本発明は遅延素子と所与の配
線層を含む第ｉの遅延パスと、遅延素子を含まずに所与
の配線層を含み第ｊの遅延パスという互いの異なる２つ
の遅延パスを設け、これらにより生ずる遅延値の差分が
遅延素子の遅延値となるように構成した。これにより、
第ｉの遅延パスを介した第１及び第２のＩ／Ｏ回路間の
遅延時間と、第ｊの遅延パスを介した第１及び第２のＩ
／Ｏ回路間の遅延時間との差分は、第１のＩ／Ｏ回路か
ら第ｉ及びｊの遅延パスまでの遅延値と、第ｉ及び第ｊ
の遅延パスから第２のＩ／Ｏ回路までの遅延値とを相殺
し、その結果遅延素子の純粋な遅延時間となる。これ
は、第１及び第２のＩ／Ｏ回路、これらに接続される配
線の長さとその寄生容量による遅延時間、第１のＩ／Ｏ
回路に入力される信号波形と、第２のＩ／Ｏ回路に付加
される負荷容量がばらつく測定機器固有の影響をも相殺
することができることを意味し、測定機器及び遅延パス
までの配線の長さ、すなわちチップサイズに依存するこ
となく、製造プロセスのみに依存した遅延評価を行うこ
とができるようになる。

【００１９】また本発明は、前記第ｉの遅延パスは、前
記遅延素子の入力部と出力部の位置が近傍となるように
配置されて構成されていることを特徴とする。

【００２０】これにより、第ｉの遅延パスを介した遅延
時間の入力部及び出力部の位置が近傍配置されているた
め、第ｊの遅延パスとの配線の長さの差は、第ｉの遅延
パスによる配線の長さと同等とすることができる。した
がって、第ｉ及び第ｊの遅延パスを介した遅延時間の差
分は、純粋な遅延素子による遅延値のみとなり、より信
頼性の高い遅延時間の差分の算出が可能となり、精度の
高い遅延評価が可能となる。

【００２１】また本発明は、第ｋ（ｋは、ｉ、ｊを除く
１以上Ｎ以下の自然数）の遅延パスは、前記所与の配線
層を含む複数の配線層とこれら複数の配線層を電気的に
接続するためのコンタクトとを少なくとも含む遅延素子
を有していることを特徴とする。

【００２２】ここで、コンタクトとは、互いに異なる層
に配置された配線層を電気的に接続するものであり、通
常コンタクト抵抗が付加される。

【００２３】したがって、第ｉの遅延パスと、第ｋの遅
延パスとは、所与の配線層にコンタクトを介して接続さ
れる配線層が配置される分だけ遅延値が異なるため、こ
れら遅延パスの遅延時間の差分により、例えば前記所与
の配線層より上層の配線層をコンタクトで接続させるこ
とで、所与の配線層より上層でプロセスに問題が生じた
か否かがモニタリングすることができるようになる。こ
れにより、例えば不良品判定された原因がチップにある
のか、プロセスにあるのかの解析を容易にすることがで
き、さらに、そのモニタリング結果をプロセス管理にフ
ィードバックすることによって、安定した製造条件でチ
ップの歩留まりを向上させることができるようになる。

【００２４】また本発明は、前記第ｋの遅延パスは、前
記遅延素子の入力部と出力部の位置が近傍となるように
配置されて構成されていることを特徴とする。

【００２５】これにより、第ｋの遅延パスを介した遅延
時間の入力部及び出力部の位置が近傍配置されているた
め、第ｊの遅延パスとの配線の長さの差は、第ｋの遅延
パスによる配線の長さと同等とすることができる。これ
は、第ｉ及び第ｋの遅延パスを介した遅延時間の差分
は、純粋な遅延素子に含まれる複数の配線層とこれらを
接続するコンタクト抵抗とによる遅延値のみとなり、配
線層の影響に関して、より信頼性の高い遅延時間の差分
の算出が可能となり、精度の高い遅延評価が可能とな
る。

【００２６】また本発明は、前記遅延素子は、第１〜第
Ｍのバッファ回路を含み、第ｍのバッファ回路が第（ｍ
＋１）のバッファ回路に接続され、第１のバッファ回路
の入力部と第Ｍのバッファ回路の出力部の位置が近傍と
なるように配置されて構成されていることを特徴とす
る。

【００２７】ここで、バッファ回路としては、例えば複
数のインバータ列であっても良い。

【００２８】このような本発明によれば、第１及び第Ｍ
のバッファ回路の入力部及び出力部を近傍配置するた
め、複数段のバッファ回路を折り返し配置することで、
遅延素子の入力部と出力部との間の配線遅延を考慮する
必要がなくなり、遅延評価の精度を向上させることがで
きる。

【００２９】また本発明は、第１及び第２のＩ／Ｏ回路
と、これらＩ／Ｏ回路間に接続されそれぞれ互いに異な
る第１〜第Ｎの遅延値だけ信号を遅延させる第１〜第Ｎ
の遅延パスとを含む半導体装置のテスト方法であって、
前記第１〜第Ｎの遅延パスそれぞれについて、前記第１
のＩ／Ｏ回路からの入力信号と、各遅延パスを介して前
記入力信号に対応して出力される前記第２のＩ／Ｏ回路
からの出力信号との間の第１〜第Ｎの遅延時間を測定
し、少なくとも前記第１〜第Ｎの遅延時間のいずれか２
つの遅延時間の差に基づいて当該半導体装置をテストす
ることを特徴とする。

【００３０】本発明によれば、互いに異なる遅延値を発
生させる複数の遅延パスを有する半導体装置をテストす
る際に、択一的に選択した遅延パスを介した複数の遅延
時間を測定し、互いに遅延値の違いの要因が差分値とし
て表れる他の遅延時間との間の差分を算出することによ
って、本来算出されるべき遅延値と比較することがで
き、より信頼性の高い遅延評価を行うことができるよう
になる。

【００３１】また本発明に係る半導体装置のテスト方法
は、第ｉの遅延パスは、遅延素子と所与の配線層とを含
み、第ｊの遅延パスは、遅延素子を含まず前記所与の配
線層を含むことを特徴とする。

【００３２】本発明によれば、第ｉの遅延パスと、第ｊ
の遅延パスとにより生ずる遅延値の差分が遅延素子の遅
延値となるため、第ｉの遅延パスを介した第１及び第２
のＩ／Ｏ回路間の遅延時間と、第ｊの遅延パスを介した
第１及び第２のＩ／Ｏ回路間の遅延時間との差分は、第
１のＩ／Ｏ回路から第ｉ及びｊの遅延パスまでの遅延値
と、第ｉ及び第ｊの遅延パスから第２のＩ／Ｏ回路まで
の遅延値とを相殺し、その結果遅延素子の純粋な遅延時
間となり、測定機器及び遅延パスまでの配線の長さ、す
なわちチップサイズに依存することなく、製造プロセス
のみに依存した遅延評価を行うことができるようにな
る。

【００３３】また本発明に係る半導体装置のテスト方法
は、前記第ｉの遅延パスは、前記遅延素子の入力部と出
力部の位置が近傍となるように配置されて構成されてい
ることを特徴とする。

【００３４】本発明によれば、第ｉの遅延パスを介した
遅延時間の入力部及び出力部の位置が近傍配置されてい
るため、第ｊの遅延パスとの配線の長さの差は、第ｉの
遅延パスによる配線の長さと同等とすることができる。
したがって、第ｉ及び第ｊの遅延パスを介した遅延時間
の差分が、第ｉの遅延パスの純粋な遅延素子による遅延
値のみとなり、より信頼性の高い遅延時間の差分の算出
が可能となり、精度の高い遅延評価が可能となる。

【００３５】また本発明に係る半導体装置のテスト方法
は、前記第ｋの遅延パスは、前記所与の配線層を含む複
数の配線層とこれら複数の配線層を電気的に接続するた
めのコンタクトとを少なくとも含む遅延素子を有してい
ることを特徴とする。

【００３６】本発明によれば、互いの遅延パスでは、コ
ンタクトを介した所与の配線層に接続される他の配線層
が配置される点が異なるため、これら遅延パスの遅延時
間の差分により、例えば前記所与の配線層より上層の配
線層をコンタクトで接続させることで、所与の配線層よ
り上層でプロセスに問題が生じたか否かがモニタリング
することができるようになる。

【００３７】また本発明に係る半導体装置のテスト方法
は、前記第ｋの遅延パスは、前記遅延素子の入力部と出
力部の位置が近傍となるように配置されて構成されてい
ることを特徴とする。

【００３８】本発明によれば、第ｋの遅延パスを介した
遅延時間の入力部及び出力部の位置が近傍配置されてい
るため、第ｊの遅延パスとの配線の長さの差は、第ｋの
遅延パスによる配線の長さと同等とすることができる。
このことは、第ｉ及び第ｋの遅延パスを介した遅延時間
の差分は、第ｋの遅延パスの遅延素子に含まれる複数の
配線層とこれらを接続するコンタクト抵抗とによる遅延
値のみとなり、配線層の影響に関して、より信頼性の高
い遅延時間の差分の算出が可能となり、精度の高い遅延
評価が可能となる。

【００３９】また本発明に係る半導体装置のテスト方法
は、前記遅延素子は、第１〜第Ｍのバッファ回路を含
み、第ｍのバッファが第（ｍ＋１）のバッファ回路に接
続され、第１のバッファ回路の入力部と第Ｍのバッファ
回路の出力部の位置が近傍となるように配置されて構成
されていることを特徴とする。

【００４０】本発明によれば、第１及び第Ｍのバッファ
回路の入力部及び出力部を近傍配置されているため、遅
延素子の入力部と出力部との間の配線遅延を考慮する必
要がなくなり、遅延評価の精度を向上させることができ
る。

【００４１】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を用いて詳細に説明する。

【００４２】＜第１の実施の形態＞以下、本発明の第１
の実施の形態について、図１乃至５を参照して説明す
る。

【００４３】図１に、第１の実施の形態における半導体
装置のチップのレイアウトの一例を模式的に示す。

【００４４】第１の実施の形態における半導体装置１０
０は、図１に示すようにシリコン等の基板上に回路素子
が集積された半導体チップ１１０を含み、図示しない接
続端子と半導体チップ１１０のパッドとが電気的に接続
されるようになっている。

【００４５】半導体チップ１１０の外縁部には、図示し
ない半導体装置１００の接続端子それぞれに対応して、
これと電気的に接続するための電極であるパッドと各パ
ッドとチップ内部のベーシックセルとの電気的インタフ
ェース機能を有するＩ／Ｏセルとを含むＩ／Ｏ回路１２
０が配列されている。Ｉ／Ｏ回路１２０に含まれるＩ／
Ｏセルはそれぞれ、対応する半導体装置１００の接続端
子が入力端子の場合は入力Ｉ／Ｏセルから構成され、出
力端子の場合は出力Ｉ／Ｏセルから構成され、入出力端
子の場合は入出力Ｉ／Ｏセルから構成される。なお、こ
こではＩ／Ｏ回路１２０は、半導体チップ１１０の外縁
部に沿って配列されているものとするが、第１の実施形
態ではこれらの配列場所に限定されるものではない。

【００４６】このような半導体チップ１１０のＩ／Ｏセ
ル回路１２０は、少なくとも入力Ｉ／Ｏ回路１２２と、
出力Ｉ／Ｏ回路１２４とを含む。入力Ｉ／Ｏ回路１２２
と出力Ｉ／Ｏ回路１２４についても、第１の実施形態で
はこれらの配置場所に限定されない。

【００４７】半導体チップ１１０のチップコア部には、
例えばＡＳＩＣの場合にユーザ仕様に対応して所望の機
能を有するように設計された論理回路ブロックとしての
ベーシックセルエリアを有し、複数のベーシックセルが
所与の配線層で接続されている。このベーシックセルエ
リアの少なくとも一部には、遅延評価回路を含むテスト
セル１３０が配置されている。

【００４８】テストセル１３０は、入力Ｉ／Ｏ回路１２
２及び出力Ｉ／Ｏ回路１２４と、それぞれ上述した所与
の配線層を含む例えばＡｌ等からなる配線１４０、１４
２により、電気的に接続される。テストセル１３０は、
半導体チップ１１０の任意の場所に配置しても良く、例
えばユーザのレイアウト設計の容易さ、或いは遅延特性
を考慮して、半導体チップ１１０の外縁部近傍に配置す
ることもできる。

【００４９】テストセル１３０は、例えば第１の配線層
のみで互いに接続された複数段のインバータ（広義に
は、バッファ回路）列（広義には、遅延素子）から構成
された第１の遅延回路（広義には、遅延パス）１５０
と、遅延評価切換回路１５２とを含む。

【００５０】図２に、第１の遅延回路１５０のレイアウ
トの概念を模式的に示す。

【００５１】すなわち、第１の遅延回路１５０は、その
入力部１５４と出力部１５６の位置が近傍となるよう
に、２つの直列接続されたインバータ回路を１ユニット
として、複数ユニットが折り返し接続されて配置されて
いる。

【００５２】遅延評価切換回路１５２は、例えばベーシ
ックセルにより供給された測定切換信号１５８により、
２つの測定モードを切り換えることができるようになっ
ている。この測定切換信号１５８については、例えば別
のＩ／Ｏ入力回路に接続され、半導体装置の接続端子か
ら直接制御できるようにしても良い。

【００５３】このような測定切換信号１５８により切り
換えられる２つの測定モードのうち、第１の測定モード
では、配線１４０を介して入力Ｉ／Ｏ回路１２２から入
力された測定信号を、そのまま配線１４２を介して出力
Ｉ／Ｏ回路１２４に出力させる。また第２の測定モード
では、配線１４０を介して入力Ｉ／Ｏ回路１２２から入
力された測定信号を図２に示した第１の遅延回路１５０
に入力し、その出力部から出力された遅延信号を、配線
１４２を介して出力Ｉ／Ｏ回路１２４に出力させる。

【００５４】図３に、このような測定信号の経路を切り
換えることができるテストセル１３０の遅延評価切換回
路１５２の構成の一例を模式的に示す。

【００５５】テストセル１３０は、上述したように第１
の遅延回路１５０と、遅延評価切換回路１５２とを含
む。遅延評価切換回路１５２には、入力Ｉ／Ｏ回路１２
２に含まれる入力Ｉ／Ｏセル２００からの測定信号が、
２入力１出力ＮＡＮＤ回路２０２、２０４それぞれの一
方の入力端子に入力される。２入力１出力ＮＡＮＤ回路
２０２の他方の入力端子には、測定切換信号１５８が入
力される。測定切換信号１５８は、インバータ回路２０
６にも入力されており、その出力が２入力１出力ＮＡＮ
Ｄ回路２０４の他方の入力端子に接続されている。２入
力１出力ＮＡＮＤ回路２０２の出力は、第１の遅延回路
１５０の入力部（入力端子）１５４に接続されている。

【００５６】第１の遅延回路１５０の出力部（出力端
子）１５６と、２入力１出力ＮＡＮＤ回路２０４の出力
は、それぞれ２入力１出力ＮＡＮＤ回路２０８に入力さ
れる。この２入力１出力ＮＡＮＤ回路２０４の出力端子
から、２入力１出力ＮＡＮＤ回路２０８の一方の入力端
子までの経路２１０が、いわゆるスルーパスを構成し、
できるだけ配線長が短くなるようにレイアウト配置され
ている。２入力１出力ＮＡＮＤ回路２０８の出力は、ド
ライバ回路２１２を経て、出力Ｉ／Ｏセル２１４に接続
される。

【００５７】このような遅延評価切換回路１５２に対
し、第１の測定モードとして論理レベル「Ｌ」の切換測
定信号１５８が入力された場合、入力Ｉ／Ｏセル２００
からの測定信号として例えばパルス信号が入力される
と、２入力１出力ＮＡＮＤ回路２０２の出力は論理レベ
ル「Ｈ」のままであるが、２入力１出力ＮＡＮＤ回路２
０４の出力が変化し、経路２１０を介して、その出力信
号が２入力１出力ＮＡＮＤ回路２０８に入力され、出力
Ｉ／Ｏセル２１４から出力される。

【００５８】一方、第２の測定モードとして論理レベル
「Ｈ」の測定切換信号１５８が入力された場合、入力Ｉ
／Ｏセル２００からの測定信号として例えばパルス信号
が入力されると、２入力１出力ＮＡＮＤ回路２０４の出
力は論理レベル「Ｈ」のままであるが、２入力１出力Ｎ
ＡＮＤ回路２０２の出力が変化し、第１の遅延回路１５
０を介して、その出力信号が２入力１出力ＮＡＮＤ回路
２０８に入力され、出力Ｉ／Ｏセル２１４から出力され
る。

【００５９】上述したように、第１の測定モードと第２
の測定モードとで、配線１４０を介して入力Ｉ／Ｏ回路
１２２から入力された測定信号が通る配線の長さの差
を、できるだけ第１の遅延回路１５０の配線長に近付け
るようにレイアウト配置されている。すなわち、経路２
１０について、第１の遅延回路１５０の入力部と出力部
の位置が近傍となるように折り返してレイアウト配置す
ると共に、これら入力部及び出力部を、遅延評価回路１
５２の配線１４２への出力部とが近傍配置されるように
なっている。これにより、第１の測定モードで、入力Ｉ
／Ｏ回路１２２からの測定信号が配線１４２へ出力され
る経路が短くなるようなり、第１の測定モードと第２の
測定モードにおける測定結果が、他の配線の長さ等の影
響を受けることなく、第１の遅延回路１５０のみに依存
させることが可能となる。

【００６０】これにより、それぞれ第１及び第２の測定
モードで測定した入力Ｉ／Ｏ回路１２２と出力Ｉ／Ｏ回
路１２４との間の遅延時間ｄ１、ｄ２の差は、第１の遅
延回路１５０の遅延値と同等になる。すなわち、入力Ｉ
／Ｏ回路１２２、配線１４０の長さとその寄生容量によ
る遅延時間と、配線１４２の長さとその寄生容量、出力
Ｉ／Ｏ回路１２４による遅延時間とを相殺することがで
きる。さらに、入力Ｉ／Ｏ回路１２２に入力される測定
信号波形と、出力Ｉ／Ｏ回路１２４に付加される負荷容
量がばらつく測定機器固有の影響をも相殺することがで
きる。

【００６１】図４に、第１の実施形態における半導体装
置に適用される半導体チップの選別フローの一例を示
す。

【００６２】ここでは、一連の製造工程により、ウェハ
上に複数形成された図２及び図３に示したようなテスト
セルを含んで構成される半導体チップ単体についての選
別フローを示している。

【００６３】まず、半導体テスタに装着されるプローブ
カードと、選別対象のチップのパッドとが電気的に接続
されているか否かを、チェックするコンタクトチェック
を行う（ステップＳ１０）。すなわち、半導体チップの
外縁部に配置されたＩ／Ｏ回路１２０に含まれるパッド
それぞれに対応して設けられたプローブカードのプロー
ブ針の全てが、半導体チップの各パッドとそれぞれ電気
的に接触したか否かをチェックする。

【００６４】プローブカードのプローブ針の全てが、半
導体チップの各パッドとそれぞれ電気的に接触したこと
が確認されると、簡単な機能レベルのチェックを行うた
めのテストパターンによりルース・ファンクション試験
を行う（ステップＳ１１）。これにより、何らかの原因
で所望の仕様を実現できないチップを早々に不良品判定
して次のチップの選別に移ることで、ウェハ全体のテス
ト時間の短縮化を図る。

【００６５】ルース・ファンクション試験で良品と判定
されると、次に複数のＩ／Ｏ回路のうち入力Ｉ／Ｏ回路
の入力Ｉ／Ｏセル或いは入出力Ｉ／Ｏ回路の入出力Ｉ／
Ｏセルを構成する入力ドライバ回路の試験を行うため、
入力リーク試験を行う（ステップＳ１２）。入力リーク
試験で不良品判定されると、次のチップの選別に移る。

【００６６】その後、入力Ｉ／Ｏセル、出力Ｉ／Ｏセ
ル、或いは入出力セルＩ／Ｏセルに設けられたプルアッ
プ抵抗、プルダウン抵抗のチェックを行う（ステップＳ
１３、ステップＳ１４）。各試験で不良品判定される
と、次のチップの選別に移る。

【００６７】さらに、複数のＩ／Ｏ回路のうち出力Ｉ／
Ｏ回路の出力Ｉ／Ｏセルを構成する出力ドライバ回路の
試験を行うため、出力リーク試験を行う（ステップＳ１
５）。出力リーク試験で不良品判定されると、次のチッ
プの選別に移る。

【００６８】そして、入力Ｉ／Ｏセル、出力Ｉ／Ｏセ
ル、或いは入出力Ｉ／Ｏセルを構成する入力ドライバ回
路、出力ドライバ回路の入力レベル、出力レベル等所与
の電気的特性試験を行う（ステップＳ１６）。これらド
ライバ回路の電気的特性試験で不良品判定されると、次
のチップの選別に移る。

【００６９】続いて、内部のベーシックセルエリアの各
ベーシックせりアを構成するトランジスタの故障の有無
を検査するため、電源とＧＮＤ間の電源間リーク（Ｉ
Ｑ）電流の有無をチェックする（ステップＳ１７）。Ｉ
Ｑ試験で不良品判定されると、次のチップの選別に移
る。

【００７０】ＩＱ試験で良品と判定されると、ステップ
Ｓ１１よりも多くの機能チェックが可能なテストパター
ンにより、ファンクション試験を行う（ステップＳ１
８）。このファンクション試験で不良品判定されると、
次のチップの選別に移る。

【００７１】その後、第１の実施形態におけるテストセ
ルを用いて、入力Ｉ／Ｏ回路と出力Ｉ／Ｏ回路との遅延
時間を測定し、遅延評価を行う（ステップＳ１９）。こ
の遅延評価で不良品判定されると、次のチップの選別に
移る。

【００７２】遅延評価で良品と判定されると、所与のパ
ッケージングが可能なチップとして最終的な良品判定が
行われる。

【００７３】図５に、図４に示した遅延評価の詳細なテ
ストフローの一例を示す。

【００７４】ここで、例えばＩ／Ｏ回路のうち遅延評価
切換用に割り当てられたＩ／Ｏ回路に対し、外部から第
１及び第２の測定モードが切り換えられるようになって
いるものとする。

【００７５】すなわち、遅延評価は、まず遅延評価切り
換え用に割り当てられたＩ／Ｏ回路から、第１の測定モ
ードを指定し、図３に示した経路２１０のスルーパスを
介した入力Ｉ／Ｏ回路と出力Ｉ／Ｏ回路との間の第１の
遅延時間ｄ１を測定する（ステップＳ３０）。

【００７６】次に、上述した遅延評価切り換えように割
り当てられたＩ／Ｏ回路から、第２の測定モードを指定
し、図３に示した第１の遅延回路１５０を介した入力Ｉ
／Ｏ回路と出力Ｉ／Ｏ回路との間の第２の遅延時間ｄ２
を測定する（ステップＳ３１）。

【００７７】そして、第１及び第２の遅延時間ｄ１、ｄ
２の差分である「ｄ２−ｄ１」を算出する（ステップＳ
３２）。

【００７８】続いて、この遅延差分値を、所与の基準値
を比較する（ステップＳ３３）。この基準値が、いわゆ
る選別値となる。

【００７９】遅延差分値が所与の基準値以下のとき（ス
テップＳ３３：Ｙ）、遅延時間を保証できるものとし
て、良品判定を行い（ステップＳ３４）、一連の遅延評
価を終了する（エンド）。

【００８０】一方、遅延差分値が所与の基準値より大き
いとき（ステップＳ３３：Ｎ）、プロセス条件等の原因
で遅延時間を保証できないものとして、不良品判定を行
い（ステップＳ３５）、一連の遅延評価を終了する（エ
ンド）。

【００８１】このように、第１の遅延回路と、その配線
長を無視できるスルーパスとを用いて、それぞれ第１及
び第２の測定モードで測定した入力Ｉ／Ｏ回路と出力Ｉ
／Ｏ回路との間の遅延時間ｄ１、ｄ２の差により遅延評
価を行うようにしたので、入力Ｉ／Ｏ回路１２２と、出
力Ｉ／Ｏ回路１２４と、これらに接続される配線１４０
の長さとその寄生容量による遅延時間と、配線１４２の
長さとその寄生容量等の遅延値の測定に影響を与える各
種要因を相殺することができる。さらに、入力Ｉ／Ｏ回
路１２２に入力される測定信号波形と、出力Ｉ／Ｏ回路
１２４に付加される負荷容量がばらつく測定機器固有の
影響をも相殺することができる。

【００８２】（比較例）次に、既に説明した第１の実施
の形態における半導体装置の遅延評価の有効性を示すた
めに、従来の半導体装置における遅延評価結果との比較
を行う。

【００８３】図６に、従来の半導体装置に含まれる遅延
評価切換回路を介した遅延時間の測定系の概要を模式的
に示す。

【００８４】例えば測定機器が半導体テスタである場
合、この半導体テスタによって生成された測定信号３０
０が半導体チップ３０２の遅延測定用の入力Ｉ／Ｏ回路
３０４の入力パッド３０６に供給されると、入力Ｉ／Ｏ
セル３０８により電気的にインタフェースされた信号
が、例えばＡｌ配線３１０を介して遅延回路３１２に入
力される。遅延回路３１２の前段には、例えば遅延評価
機能をオン・オフするためのＮＡＮＤゲート３１４が挿
入され、測定切換信号３１５により遅延評価機能がオン
する。遅延回路３１２から出力された測定信号３００の
遅延信号は、再び例えばＡｌ配線３１６を介して出力Ｉ
／Ｏ回路３１８に供給される。出力Ｉ／Ｏ回路３１８で
は、出力Ｉ／Ｏセル３２０によって出力パッド３２２に
接続される半導体テスタの測定ピンに対して出力信号が
駆動される。

【００８５】図７に、この従来の半導体装置における遅
延測定結果の一例を示す。

【００８６】ここでは、各ロットのウェハ上のチップに
ついて、ワースト条件の１つとして電源電圧Ｖ_DDが２．
７ボルト（［Ｖ］）のときの遅延値の測定値をまとめた
ものである。ロットごとに、測定した遅延時間の最大値
（ＭＡＸ）、最小値（ＭＩＮ）、平均値（ＡＶＥＲＡＧ
Ｅ）及び「３σ／平均値」を示している。ここで、「３
σ／平均値」は、ばらつきの度合いを示す。

【００８７】このように従来の半導体装置における遅延
評価では、不可避の製造条件のばらつきにより、測定値
もばらついてしまう。また、配線３１０、３１６の配線
遅延や、測定機器の入力波形や、出力負荷等のばらつき
によっても、測定される遅延時間が大きく影響される。
この結果、ばらつきを示す「３σ／平均値」は、１０％
前後となるばかりか、ロットごとにこれらばらつきの度
合いも異なるため、これらを考慮したマージンを選別値
に付加する必要が生じ、ロットによっては不良品とすべ
きでないチップまで不良品判定されることになる。

【００８８】これに対して、上述したように第１の実施
形態における半導体装置の遅延評価では、次のようにな
る。

【００８９】図８に、第１の実施の形態における半導体
装置に適用された第１の遅延回路の１ユニット単位の半
導体テスタ測定結果とマニュアル測定結果とを示す。

【００９０】このように、第１の実施の形態における半
導体装置の遅延評価の際、測定機器の違いとなる入力波
形、出力負荷や配線遅延等を相殺するようにしているた
め、サンプルごとに、図７の「３σ／平均値」で示され
るようなばらつきがほとんどない。

【００９１】しかも、測定機器としての半導体テスタの
測定値と、オシロスコープによるマニュアル測定値との
差については、測定機器における測定誤差程度しか生じ
ない。

【００９２】すなわち、入力波形、出力負荷、測定機器
等の要素にかかわらず、測定結果はほぼ第１の遅延回路
の遅延値と同等となる。

【００９３】したがって、遅延評価の際に測定された遅
延評価切換回路の遅延時間の信頼性が向上するため、遅
延評価によりチップの選別を行う場合の選別値に、不要
なマージンを付加する必要がなくなり、本来は良品判定
されるべきにもかかわらず不良品と判定されていたチッ
プを良品として選別できるようになり、その結果チップ
製造コストを大幅に低下させることができるようにな
る。

【００９４】しかも、テストセル１３０としてその形
状、配置を固定することによって、テストセル１３０ま
での配線の長さ、すなわちチップサイズに依存すること
なく、製造プロセスのみに依存した遅延評価を行うこと
が可能となる。

【００９５】＜第２の実施の形態＞第１の実施の形態で
は、測定環境に関わらず遅延評価の精度を向上させるこ
とができたが、第２の実施の形態では、プロセス技術の
向上による多層化に伴い、配線の影響をモニタリングで
きるようになっている。

【００９６】以下、このような本発明の第２の実施の形
態について、図９乃至１２を参照して説明する。

【００９７】図９に、第２の実施の形態における半導体
装置のチップのレイアウトの一例を模式的に示す。

【００９８】ただし、図１に示す第１の実施の形態にお
ける半導体装置のチップと同一部分には同一符号を付し
ている。

【００９９】第２の実施の形態における半導体装置４１
０は、図９に示すようにシリコン等の基板上に回路素子
が集積された半導体チップ４１０を含み、図示しない接
続端子と半導体チップ４１０のパッドとが電気的に接続
されるようになっている。

【０１００】半導体チップ４１０の外縁部には、図示し
ない半導体装置４００の接続端子それぞれに対応して、
これと電気的に接続するための電極であるパッドと各パ
ッドとチップ内部のベーシックセルとの電気的インタフ
ェース機能を有するＩ／Ｏセルとを含むＩ／Ｏ回路１２
０が配列されている。

【０１０１】このような半導体チップ４１０のＩ／Ｏセ
ル回路１２０は、少なくとも入力Ｉ／Ｏ回路１２２と、
出力Ｉ／Ｏ回路１２４とを含む。入力Ｉ／Ｏ回路１２２
と出力Ｉ／Ｏ回路１２４についても、第２の実施形態は
これらの配置場所に限定されない。

【０１０２】半導体チップ４１０のチップコア部には、
例えばＡＳＩＣの場合にユーザ仕様に対応して所望の機
能を有するように設計された論理回路ブロックとしての
ベーシックセルエリアを有し、複数のベーシックセルが
所与の配線層で接続されている。このベーシックセルエ
リアの少なくとも一部には、遅延評価切換回路を含むテ
ストセル４２０が配置されている。

【０１０３】テストセル４２０は、入力Ｉ／Ｏ回路１２
２及び出力Ｉ／Ｏ回路１２４と、それぞれ上述した所与
の配線層を含む例えばＡｌ等からなる配線４３０、４３
２により、電気的に接続される。テストセル４２０は、
半導体チップ４１０の任意の場所に配置しても良く、例
えばユーザのレイアウト設計の容易さ、或いは遅延特性
を考慮して、半導体チップ４１０の外縁部近傍に配置す
ることもできる。

【０１０４】テストセル４３０は、例えば第１の配線層
のみで互いに接続された複数段のインバータ列（広義に
は、遅延素子）から構成された第１の遅延回路（広義に
は、遅延パス）１５０と、それぞれ第１の配線層とこれ
にコンタクト接続された第２の配線層とからなる配線に
より接続された複数段のインバータ列からなる第２の遅
延回路４４０と、遅延評価切換回路４６０とを含む。

【０１０５】図１０に、第２の遅延回路４４０のレイア
ウトの概念を模式的に示す。

【０１０６】すなわち、第２の遅延回路４４０は、その
入力部４４２と出力部４４４の位置が近傍となるよう
に、２つの直列接続されたインバータ回路を１ユニット
として、複数ユニットが折り返し接続されて配置されて
いる。しかも各インバータ間は、第１の配線層４４６と
第２の配線層４５０とがコンタクト４５８を介して接続
され、さらにコンタクト４５２を介して第１の配線層４
５４と接続された配線により接続される。

【０１０７】したがって、第２の遅延回路４４０は、第
１の遅延回路１５０に対して、インバータ間の配線に２
つのコンタクト及び第２の配線層が付加されるようにな
っている。したがって、第１の遅延回路１５０による遅
延値と、第２の遅延回路４４０による遅延値とを比較す
ることによって、第１の配線層より上層の配線の影響を
定量的に監視することができ、プロセスのモニタリング
を容易化すると共に、プロセス管理にフィードバックす
ることができるようになる。

【０１０８】ここで、１ユニット単位の遅延値を管理す
ることにより、第１の遅延回路１５０のインバータ列の
段数と、第２の遅延回路４４０のインバータ列の段数と
を同数とする必要はなくなる。

【０１０９】遅延評価切換回路４６０は、例えばベーシ
ックセルにより供給された測定切換信号４６２により、
３つの測定モードを切り換えることができるようになっ
ている。この測定切換信号４６２については、例えば別
のＩ／Ｏ入力回路に接続され、半導体装置の接続端子か
ら直接制御できるようにしても良い。

【０１１０】このような測定切換信号４６２により切り
換えられる３つの測定モードのうち、第１及び第２の測
定モードでは、第１の実施の形態と同様であるため説明
を省略する。第２の実施の形態における第３の測定モー
ドでは、配線４３０を介して入力Ｉ／Ｏ回路１２２から
入力された測定信号を、図１０に示した第２の遅延回路
４４０に入力し、その出力部から出力された遅延信号
を、配線４３２を介して出力Ｉ／Ｏ回路１２４に出力さ
せる。

【０１１１】図１１に、このような測定信号の経路を切
り換えることができるテストセル４２０の遅延評価切換
回路４６２の構成の一例を模式的に示す。

【０１１２】テストセル４２０は、上述したように第１
及び第２の遅延回路１５０、４４０と、遅延評価切換回
路４６０とを含む。遅延評価切換回路４６０には、入力
Ｉ／Ｏ回路１２２に含まれる入力Ｉ／Ｏセル２００から
の測定信号が、３入力１出力ＮＡＮＤ回路４７０、４７
２、４７４それぞれの第１の入力端子に入力される。３
入力１出力ＮＡＮＤ回路４７０、４７４の第２の入力端
子には、２ビット構成の測定切換信号４６２の１ビット
目の測定切換信号４６２₁が入力される。測定切換信号
４６２₁は、インバータ回路４７６にも入力されてお
り、その出力が３入力１出力ＮＡＮＤ回路４７２の第２
の入力端子に接続されている。また、３入力１出力ＮＡ
ＮＤ回路４７０、４７２の第３の入力端子には、２ビッ
ト構成の測定切換信号４６２の２ビット目の測定切換信
号４６２₂が入力される。測定切換信号４６２₂は、イン
バータ回路４７８にも入力されており、その出力が３入
力１出力ＮＡＮＤ回路４７４の第２の入力端子に接続さ
れている。

【０１１３】３入力１出力ＮＡＮＤ回路４７０の出力
は、第１の遅延回路１５０の入力部（入力端子）１５４
に接続されている。３入力１出力ＮＡＮＤ回路４７２の
出力は、第２の遅延回路４４０の入力部（入力端子）４
４２に接続されている。

【０１１４】第１の遅延回路１５０の出力部（出力端
子）１５６と、第２の遅延回路の出力部（出力端子）４
４４と、３入力１出力ＮＡＮＤ回路４７４の出力は、そ
れぞれ３入力１出力ＮＡＮＤ回路４８０に入力される。
この３入力１出力ＮＡＮＤ回路４７４の出力端子から、
３入力１出力ＮＡＮＤ回路４８０の第３の入力端子まで
の経路４８２が、いわゆるスルーパスを構成し、できる
だけ配線長が短くなるようにレイアウト配置されてい
る。３入力１出力ＮＡＮＤ回路４８０の出力は、ドライ
バ回路２１２を経て、出力Ｉ／Ｏセル２１４に接続され
る。

【０１１５】このような遅延評価切換回路４６０に対
し、第１の測定モードとして測定切換信号４６２₁に論
理レベル「Ｈ」、測定切換信号４６２₂に論理レベル
「Ｌ」が入力された場合、入力Ｉ／Ｏセル２００からの
測定信号として例えばパルス信号が入力されると、３入
力１出力ＮＡＮＤ回路４７０、４７２の出力は論理レベ
ル「Ｈ」のままであるが、３入力１出力ＮＡＮＤ回路４
７４の出力が変化し、経路４８２を介して、その出力信
号が３入力１出力ＮＡＮＤ回路４８０に入力され、出力
Ｉ／Ｏセル２１４から出力される。

【０１１６】第２の測定モードとして測定切換信号４６
２₁に論理レベル「Ｈ」、測定切換信号４６２₂に論理レ
ベル「Ｈ」が入力された場合、入力Ｉ／Ｏセル２００か
らの測定信号として例えばパルス信号が入力されると、
３入力１出力ＮＡＮＤ回路４７２、４７４の出力は論理
レベル「Ｈ」のままであるが、３入力１出力ＮＡＮＤ回
路４７０の出力が変化し、第１の遅延回路１５０を介し
て、その出力信号が３入力１出力ＮＡＮＤ回路４８０に
入力され、出力Ｉ／Ｏセル２１４から出力される。

【０１１７】第３の測定モードとして測定切換信号４６
２₁に論理レベル「Ｌ」、測定切換信号４６２₂に論理レ
ベル「Ｈ」が入力された場合、入力Ｉ／Ｏセル２００か
らの測定信号として例えばパルス信号が入力されると、
３入力１出力ＮＡＮＤ回路４７０、４７４の出力は論理
レベル「Ｈ」のままであるが、３入力１出力ＮＡＮＤ回
路４７２の出力が変化し、第２の遅延回路４４０を介し
て、その出力信号が３入力１出力ＮＡＮＤ回路４８０に
入力され、出力Ｉ／Ｏセル２１４から出力される。

【０１１８】上述したように、第１の実施の形態と同様
に、第１の測定モードと第２の測定モードとで、配線１
４０を介して入力Ｉ／Ｏ回路１２２から入力された測定
信号が通る配線の長さの差を、できるだけ第１の遅延回
路１５０の配線長に近付けるようにレイアウト配置され
ている。

【０１１９】また第２の実施の形態では、第２の遅延回
路４４０の入力部と出力部とを近傍配置すると共に、こ
れら入力部及び出力部を第１の遅延回路１５０の入力部
及び出力部の近傍部に配置することによって、第２の測
定モードと第３の測定モードとで、測定信号が通る第１
及び第２の遅延回路１５０、４４０の差を、コンタクト
及び第２の配線層（特にその膜厚）と同等になるように
している。

【０１２０】これにより、第１の実施形態の測定値の相
殺効果に加えて、第２の実施の形態では、それぞれ第２
及び第３の測定モードで測定した入力Ｉ／Ｏ回路１２２
と出力Ｉ／Ｏ回路１２４との間の遅延時間ｄ２、ｄ３の
差は、コンタクト及び第２の配線層の膜厚等の影響によ
る遅延値と同等になる。すなわち、第１及び第２の配線
層を電気的に接続するコンタクトの抵抗値と、第２の配
線層の長さとその寄生容量による遅延時間との影響のみ
を測定することができる。

【０１２１】第２の実施の形態では、図４に示したよう
に一連の選別フローにおいて、次に示すように遅延評価
を行うことによって、第１の配線層より上層の影響のモ
ニタリングをも行うことができるようになる。

【０１２２】図１２に、第２の実施の形態における半導
体装置の半導体チップに対する遅延評価の詳細なテスト
フローの一例を示す。

【０１２３】ここで、例えばＩ／Ｏ回路のうち遅延評価
切換用に割り当てられた２つのＩ／Ｏ回路に対し、外部
から第１乃至３の測定モードのいずれかが切り換えられ
るようになっているものとする。

【０１２４】すなわち、遅延評価は、まず遅延評価切り
換えように割り当てられたＩ／Ｏ回路から、第１の測定
モードを指定し、図１１に示した経路４８２のスルーパ
スを介した入力Ｉ／Ｏ回路と出力Ｉ／Ｏ回路との間の第
１の遅延時間ｄ１を測定する（ステップＳ４０）。

【０１２５】次に、上述した遅延評価切り換えように割
り当てられたＩ／Ｏ回路から、第２の測定モードを指定
し、図１１に示した第１の遅延回路１５０を介した入力
Ｉ／Ｏ回路と出力Ｉ／Ｏ回路との間の第２の遅延時間ｄ
２を測定する（ステップＳ４１）。

【０１２６】さらに、上述した遅延評価切り換えように
割り当てられたＩ／Ｏ回路から、第３の測定モードを指
定し、図１１に示した第２の遅延回路４４０を介した入
力Ｉ／Ｏ回路と出力Ｉ／Ｏ回路との間の第３の遅延時間
ｄ３を測定する（ステップＳ４２）。

【０１２７】そして、第１及び第２の遅延時間ｄ１、ｄ
２の差分である第１の遅延差分値「ｄ２−ｄ１」を算出
する（ステップＳ４３）。

【０１２８】さらに、第２及び第３の遅延時間ｄ２、ｄ
３の差分である第２の遅延差分値「ｄ３−ｄ２」を算出
する（ステップＳ４４）。

【０１２９】続いて、第１の遅延差分値を、所与の第１
の基準値を比較する（ステップＳ４５）。この第１の基
準値が、いわゆる選別値の１つとなる。

【０１３０】第１の遅延差分値が所与の第１の基準値以
下のとき（ステップＳ４５：Ｙ）、さらに第２の遅延差
分値を、所与の第２の基準値を比較する（ステップＳ４
６）。この第２の基準値もまた、いわゆる選別値の１つ
となる。

【０１３１】第２の遅延差分値が所与の第２の基準値以
下のとき（ステップＳ４６：Ｙ）、第１及び第２の配線
層による遅延時間を保証できるものとして、良品判定を
行い（ステップＳ４７）、一連の遅延評価を終了する
（エンド）。

【０１３２】一方、ステップＳ４５で、第１の遅延差分
値が所与の第１の基準値より大きいとき（ステップＳ４
５：Ｎ）、さらに第２の遅延差分値を、所与の第２の基
準値を比較する（ステップＳ４８）。

【０１３３】ここで、第２の遅延差分値が所与の第２の
基準値以下のとき（ステップＳ４８：Ｙ）、遅延時間の
保証は既にできないものの、第１の配線層より上層によ
る影響はないものと判断できる第２の分類の不良品とし
て判定し（ステップＳ４９、ステップＳ５０）、一連の
遅延評価を終了する（エンド）。

【０１３４】ステップＳ４８で、第２の遅延差分値が所
与の第２の基準値より大きいとき（ステップＳ４８：
Ｎ）、遅延時間の保証は既にできず、しかも第１の配線
層より上層においても、何らかの異常があるものと判断
できる第３の分類の不良品として判定し（ステップＳ５
１、ステップＳ５０）、一連の遅延評価を終了する（エ
ンド）。

【０１３５】また、ステップＳ４６で、第２の遅延差分
値が所与の第２の基準値より大きいとき（ステップＳ４
６：Ｎ）、第１の配線層による遅延時間の保証はできる
が、第１の配線層よりも上層において何らかの異常があ
るものと判断できる第１の分類の不良品として判定し
（ステップＳ５２、ステップＳ５０）、一連の遅延評価
を終了する（エンド）。

【０１３６】このように第１の実施の形態における効果
に加えて、第２の実施の形態では所与の配線層より上層
の配線層の影響を容易にモニタリングすることができる
ので、例えば不良品判定された原因がチップにあるの
か、プロセスにあるのかの解析を容易にすることができ
る。さらに、そのモニタリング結果をプロセス管理にフ
ィードバックすることによって、安定した製造条件でチ
ップの歩留まりを向上させることができるようになる。

【０１３７】本発明は第１及び第２の実施形態に限定さ
れるものではなく、本発明の要旨の範囲内で種々の変形
実施が可能である。

【０１３８】第１及び第２の実施形態では、２つ或いは
３つの遅延パスを設けた場合について説明したが、これ
に限定されるものではない。４つ以上の遅延パスを設け
て、同様に遅延評価を行うようにしてもよい。要は、複
数の遅延パスを設け、いずれか２つの遅延パスを介した
遅延時間の差分に基づいて、遅延値を評価できるもので
あれば良い。

【０１３９】第１及び第２の実施形態では、半導体装置
の半導体チップにおける遅延評価を行う場合について説
明したが、本発明における半導体チップを半導体装置と
同義で適用することも可能である。

【０１４０】さらに、第２の実施形態では、第１の配線
層と接続される上層の第２の配線層についてのみ説明し
たが、第１の配線層より上層の複数の配線層を含んで構
成される場合についても同様である。

【図面の簡単な説明】

【図１】第１の実施の形態における半導体装置のチップ
のレイアウトの一例を模式的に示す説明図である。

【図２】第１の実施形態における第１の遅延回路のレイ
アウトの概念を模式的に示す説明図である。

【図３】第１の実施形態における遅延評価切換回路の構
成の一例を模式的に示す構成図である。

【図４】第１の実施形態における半導体装置に適用され
る半導体チップの選別フローの一例を示す流れ図であ
る。

【図５】第１の実施形態における遅延評価の詳細なテス
トフローの一例を示す流れ図である。

【図６】従来の半導体装置に含まれる遅延評価切換回路
を介した遅延時間の測定系の概要を模式的に示す説明図
である。

【図７】従来の半導体装置における遅延測定結果の一例
を示す説明図である。

【図８】第１の実施形態における半導体装置に適用され
た第１の遅延回路の１ユニット単位の測定結果を示す説
明図である。

【図９】第２の実施の形態における半導体装置のチップ
のレイアウトの一例を模式的に示す説明図である。

【図１０】第２の実施形態における第１の遅延回路のレ
イアウトの概念を模式的に示す説明図である。

【図１１】第２の実施形態における遅延評価切換回路の
構成の一例を模式的に示す構成図である。

【図１２】第２の実施の形態における半導体装置の半導
体チップに対する遅延評価の詳細なテストフローの一例
を示す流れ図である。

【符号の説明】

１００、４００半導体装置１１０、４１０半導体チップ１２０Ｉ／Ｏ回路１２２、３０４入力Ｉ／Ｏ回路１２４、３１８出力Ｉ／Ｏ回路１３０、４２０テストセル１４０、１４２、３１０、３１６、４３０、４３２配
線１５０第１の遅延回路１５２、４６０遅延評価切換回路１５４、４４２入力部（入力端子）１５６、４４４出力部（出力端子）１５８、３１５、４６２、４６２₁、４６２₂ 測定切換
信号２００、３０８入力Ｉ／Ｏセル２０２、２０４、２０８、３１４２入力１出力ＮＡＮ
Ｄ回路２０６、４７６、４７８インバータ回路２１０、４８２経路（スルーパス）２１２ドライバ回路２１４、３２０出力Ｉ／Ｏセル３００測定信号３０６入力パッド３１２遅延回路３２２出力パッド４４０第２の遅延回路４４６、４５４第１の配線層４４８、４５２コンタクト４５０第２の配線層４７０、４７２、４７４、４８０３入力１出力ＮＡＮ
Ｄ回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3193

Claims

(57)【特許請求の範囲】

【請求項１】第１のＩ／Ｏ回路から入力され第２のＩ
／Ｏ回路から出力される信号の遅延評価を行うためのテ
ストセルを含む半導体装置であって、前記第１のＩ／Ｏ回路からの入力信号を、遅延素子と所
与の配線層とを介して前記第２のＩ／Ｏ回路に出力する
第１の遅延パスと、前記第１のＩ／Ｏ回路からの入力信号を、前記所与の配
線層を含む複数の配線層とこれら複数の配線層を電気的
に接続するためのコンタクトとを少なくとも含む遅延素
子を介して前記第２のＩ／Ｏ回路に出力する第２の遅延
パスと、前記第１のＩ／Ｏ回路からの入力信号を、遅延素子を含
まず前記所与の配線層を介して前記第２のＩ／Ｏ回路に
出力するスルーパスと、を含み、前記第１及び第２の遅延パス及び前記スルーパスのいず
れを介して前記第２のＩ／Ｏ回路に出力させるかを切り
換える遅延パス切換回路と、を有していることを特徴と
する半導体装置。
【請求項２】請求項１において、前記第１の遅延パスは、前記遅延素子の入力部と出力部
の位置が近傍となるように配置されて構成されているこ
とを特徴とする半導体装置。
【請求項３】第１のＩ／Ｏ回路から入力され第２のＩ
／Ｏ回路から出力される信号の遅延評価を行うためのテ
ストセルを含む半導体装置であって、前記第１のＩ／Ｏ回路からの入力信号を、遅延素子と所
与の配線層とを介して前記第２のＩ／Ｏ回路の出力する
第１の遅延パスと、前記第１のＩ／Ｏ回路からの入力信号を、遅延パスを含
まず前記所与の配線層を介して前記第２のＩ／Ｏ回路に
出力するスルーパスと、前記第１の遅延パス及び前記スルーパスのいずれを介し
て前記第２のＩ／Ｏ回路の出力させるかを切り換える遅
延パス切換回路と、を含み、前記第１の遅延パスは、前記遅延素子の入力部と出力部
の位置が近傍となるように配置されて構成されているこ
とを特徴とする半導体装置。
【請求項４】請求項１又は２において、前記第２の遅延パスは、前記遅延素子の入力部と出力部
の位置が近傍となるように配置されて構成されているこ
とを特徴とする半導体装置。
【請求項５】請求項１乃至４のいずれかにおいて、前記遅延素子は、第１〜第Ｍのバッファ回路を含み、第
ｍ（ｍは、１以上（Ｍ−１）以下の自然数）のバッファ
回路が第（ｍ＋１）のバッファ回路に接続され、第１の
バッファ回路の入力部と第Ｍのバッファ回路の出力部の
位置が近傍となるように配置されて構成されていること
を特徴とする半導体装置。
【請求項６】第１及び第２のＩ／Ｏ回路と、これらＩ
／Ｏ回路間に接続されそれぞれ互いに異なる遅延値だけ
信号を遅延させる複数の遅延パスとを含む半導体装置の
テスト方法であって、前記複数の遅延パスそれぞれについて、前記第１のＩ／
Ｏ回路からの入力信号と、各遅延パスを介して前記入力
信号に対応して出力される前記第２のＩ／Ｏ回路からの
出力信号との間の遅延時間を測定し、少なくとも前記複数の遅延時間のいずれか２つの遅延時
間の差に基づいて当該半導体装置をテストし、前記半導体装置は、前記第１のＩ／Ｏ回路からの入力信号を、遅延素子と所
与の配線層とを介して前記第２のＩ／Ｏ回路に出力する
第１の遅延パスと、前記第１のＩ／Ｏ回路からの入力信号を、前記所与の配
線層を含む複数の配線層とこれら複数の配線層を電気的
に接続するためのコンタクトとを少なくとも含む遅延素
子を介して前記第２のＩ／Ｏ回路に出力する第２の遅延
パスと、前記第１のＩ／Ｏ回路からの入力信号を遅延素子を含ま
ず前記所与の配線層を介して前記第２のＩ／Ｏ回路に出
力するスルーパスとを有していることを特徴とする半導
体装置のテスト方法。
【請求項７】請求項６において、前記第１の遅延パスは、前記遅延素子の入力部と出力部
の位置が近傍となるように配置されて構成されているこ
とを特徴とする半導体装置のテスト方法。
【請求項８】第１及び第２のＩ／Ｏ回路と、これらＩ
／Ｏ回路間に接続されそれぞれ互いに異なる遅延値だけ
信号を遅延させる複数の遅延パスとを含む半導体装置の
テスト方法であって、前記複数の遅延パスそれぞれについて、前記第１のＩ／
Ｏ回路からの入力信号と、各遅延パスを介して前記入力
信号に対応して出力される前記第２のＩ／Ｏ回路からの
出力信号との間の遅延時間を測定し、少なくとも前記複数の遅延時間のいずれか２つの遅延時
間の差に基づいて当該半導体装置をテストし、前記半導体装置は、前記第１のＩ／Ｏ回路からの入力信号を、遅延素子と所
与の配線層とを介して前記第２のＩ／Ｏ回路に出力する
第１の遅延パスと、前記第１のＩ／Ｏ回路からの入力信号を、遅延素子を含
まず前記所与の配線層を介して前記第２のＩ／Ｏ回路に
出力するスルーパスと、を含み、前記第１の遅延パスは、前記遅延素子の入力部と出力部
の位置が近傍となるように配置されて構成されているこ
とを特徴とする半導体装置のテスト方法。
【請求項９】請求項６又は７において、前記第２の遅延パスは、前記遅延素子の入力部と出力部
の位置が近傍となるように配置されて構成されているこ
とを特徴とする半導体装置のテスト方法。
【請求項１０】請求項６乃至９のいずれかにおいて、前記遅延素子は、第１〜第Ｍのバッファ回路を含み、第
ｍのバッファが第（ｍ＋１）のバッファ回路に接続さ
れ、第１のバッファ回路の入力部と第Ｍのバッファ回路
の出力部の位置が近傍となるように配置されて構成され
ていることを特徴とする半導体装置のテスト方法。