JP3489735B2 - デブロッキングフィルタ演算装置 - Google Patents
デブロッキングフィルタ演算装置Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル画像圧縮
処理における復元画像の処理に係わり、特にＭＰＥＧ−
４に規定するデブロッキングフィルタ演算装置および方
法に関する。 【０００２】 【従来の技術】デジタル画像圧縮に関する国際標準であ
るＭＰＥＧ方式は離散コサイン変換を用いてデジタル画
像の圧縮を行うが、量子化を行う非可逆変換であり、原
画像の状況により、復元された画像に方式特有のブロッ
ク状の擬似輪郭（ブロックノイズ）が発生する現象があ
る。 【０００３】この対策として、ＭＰＥＧ−４ビデオ規格
のVertification Model 7.0では、復元画像に対するポ
スト処理としてデブロッキングフィルタを規定してい
る。これに規定されたデブロッキングフィルタは、図３
に示すように、ブロック境界を中心とした１０個の画素
値を入力してフィルタリング演算を行い、ブロック境界
を中心とした８個の画素値を出力するものであり、ブロ
ック境界近傍の画素値の変化度合（以下、アクティビテ
ィと記す）に応じてＤＣオフセットモード演算（以下、
Ｄモード演算と記す）とデフォルトモード演算という２
種類の演算モードを切替えるようにしている。アクティ
ビティを示す評価関数は式（１）に示す演算式を用い
る。 【０００４】 f=φ{g(0)-g(1)}+ φ{g(1)-g(2)}+ φ{g(2)-g(3)}+ φ{g(3)-g(4)} + φ{g(4)-g(5)}+ φ{g(5)-g(6)}+ φ{g(6)-g(7)} + φ{g(7)-g(8)}+ φ{g(8)-g(9)} ただし、 if(abs(x)<=Th1) φ(x)=1; else φ(x)=0; …（１） 【０００５】式（１）の演算式に示された評価関数ｆ
は、ブロック境界を中心とする１０個の画素値につい
て、隣接する画素値間の差分絶対値としきい値Ｔｈ１と
を比較し、差分絶対値がしきい値Ｔｈ１以下の箇所がい
くつ存在するかを示している。評価関数ｆの値がしきい
値Ｔｈ２以上の場合、すなわち、アクティビティが低い
場合には、Ｄモード演算を選択し、逆に、評価関数ｆの
値がしきい値Ｔｈ２より小さい場合、すなわち、アクテ
ィビティが高い場合には、デフォルトモード演算を選択
する。 【０００６】Ｄモード演算は、デフォルトモード演算に
比べ、より強い平滑化処理を行う。その演算式は式
（２）であり、ブロック境界を中心とした８画素の中で
画素値が最大のものと最小のものの差分絶対値が、量子
化パラメータＱＰの２倍より小さい場合は平滑化処理を
行い、量子化パラメータＱＰの２倍以上の場合は平滑化
処理を行わず入力画素値をそのまま出力するというもの
である。 【０００７】 MAX =max{(g(1), g(2), g(3), g(4), g(5), g(6), g(7), g(8)}; MIN =min{(g(1), g(2), g(3), g(4), g(5), g(6), g(7), g(8)}; if(abs(MAX-MIN)<2*QP){ min#padding=abs(g(0)-g(1))<QP?g(0):g(1); max#padding=abs(g(8)-g(9))<QP?g(9):g(8); g'(n)=0; for(i=-4;i<5;i++) g'(n)+=coef(i+4)*(n+i<1?min#padding:(n+i>8?max#padding:g(n+i))); ...(ａ) g'(n)= (g'(n)+8) >> 4; } else g'(n)=g(n); (ただし、ここでcoef(9)={1,1,2,2,4,2,2,1,1}) …（２） 【０００８】式（２）中の（ａ）式を具体的に展開した
ものが式（３）であり、平滑化処理は処理対象画素を中
心にした重み付け関数と入力画素列の積和演算で実施さ
れる。 【０００９】 g'(1)=min+ min+ 2*min+ 2*min+ 4*g(1) +2*g(2) +2*g(3) +g(4) +g(5); g'(2)=min+ min+ 2*min+ 2*g(1)+ 4*g(2) +2*g(3) +2*g(4) +g(5) +g(6); g'(3)=min+ min+ 2*g(1)+ 2*g(2)+ 4*g(3) +2*g(4) +2*g(5) +g(6) +g(7); g'(4)=min+ g(1)+ 2*g(2)+ 2*g(3)+ 4*g(4) +2*g(5) +2*g(6) +g(7) +g(8); g'(5)=g(1)+ g(2)+ 2*g(3)+ 2*g(4) +4*g(5) +2*g(6) +2*g(7) +g(8)+ max; g'(6)=g(2)+ g(3)+ 2*g(4)+ 2*g(5) +4*g(6) +2*g(7) +2*g(8) +max+ max; g'(7)=g(3)+ g(4)+ 2*g(5)+ 2*g(6) +4*g(7) +2*g(8) +2*max +max+ max; g'(8)=g(4)+ g(5)+ 2*g(6)+ 2*g(7) +4*g(8) +2*max +2*max +max+ max; min:min#padding ,max:max#padding …（３） 【００１０】一方、デフォルトモード演算の演算式は式
（４）であり、ブロック境界の２画素に対してのみ平滑
化処理を行い、その他の画素は処理を行わずに入力画素
値をそのまま出力する 【００１１】 max=(g(4)-g(5))/2； d=nint(5*(act0'-act0)/8); if((abs(act0) < QP) && (sign(max) == sign(d))) d=(abs(d) > abs(max)) ? max :d; else d=0; g'(4)=g(4)-d; g'(5)=g(5)-d; ただし、QPはg(5)が属するマクロブロックの量子化パラメータであり、 act0=nint((2*g(3)-5*g(4)+5*g(5)-2*g(6))/8); act1=nint((2*g(1)-5*g(2)+5*g(3)-2*g(4))/8); act2=nint((2*g(5)-5*g(6)+5*g(7)-2*g(8))/8); act0'=sign(act0)・min(abs(act0), abs(act1), abs(act2)); である。g(1)〜g(3)およびg(6)〜g(8)に対しては演算を実施しない。…（４） 【００１２】また、このデフォルトモード演算に代え
て、より演算量の少ないTelenor's適応型フィルタ演算
（以下、Ｔモード演算と記す）を使用することもある。
Ｔモード演算の演算式は式（５）で示され、デフォルト
モード演算と同様にブロック境界の２画素に対してのみ
平滑化処理を行い、その他の画素は処理を行わずに入力
画素値をそのまま出力する。ブロック境界の２画素に対
しては、式（５）中の評価関数ｄの値が量子化パラメー
タＱＰ／２以下の場合は入力画素値に評価関数ｄの値を
加算もしくは減算する平滑化処理が実施され、量子化パ
ラメータＱＰ／２より大きい場合は入力画素値がそのま
ま出力される。 【００１３】 d= (g(3) -3*g(4) +3*g(5) -g(6)+4) >> 3; g'(4)= abs(d) > (QP/2) ? g(4):g(4)+d; g'(5)= abs(d )> (QP/2) ? g(5):g(5)-d; g(1)〜g(3)およびg(6)〜g(8)に対しては演算を実施しない。 …（５） 【００１４】以上のＭＰＥＧ−４に規定されるデブロッ
キングフィルタ演算処理は、まず全ての水平エッジに沿
って行われ、次に全ての垂直エッジに沿って行われる。 【００１５】以上の演算は、プロセッサ内の汎用演算器
でソフトウェア処理されるか、あるいは、デブロッキン
グフィルタ演算の一部を専用ハードウェア化し、それ以
外の演算はプロセッサ内の汎用演算器でソフトウェア処
理される。 【００１６】図４は、式（２）に示したＤモード演算式
中の（ａ）式を専用ハードウェア化したブロック図を示
している。図４において、１００は０から７までの処理
サイクルのカウントを行うカウンタ、１０１〜１０８は
フィルタリングの対象となる画素ｎ（ｎは１から８まで
の整数）に対応する演算ブロック、１０９は演算ブロッ
ク１０１〜１０８の出力を選択する出力セレクタであ
る。 【００１７】演算ブロック１０１は、外部から入力され
るデータであるｍａｘ＿ｐａｄｄｉｎｇ、ｍｉｎ＿ｐａ
ｄｄｉｎｇ、入力画素値ｇ（ｘ）、ｇ（ｘ＋１）、デー
タ０のうちの少なくとも２つを入力とする第１および第
２のセレクタｎ１１、ｎ１２と、データ“８”および後
述するレジスタｎ１７の出力を入力とする第３のセレク
タｎ１３と、第１および第２のセレクタｎ１１、ｎ１２
の出力をそれぞれシフトさせる第１および第２のシフタ
ｎ１４、ｎ１５と、これら第１および第２のシフタｎ１
４、ｎ１５の出力と第３のセレクタｎ１３の出力とを加
算する加算器ｎ１６と、加算器ｎ１６の出力を保持する
レジスタｎ１７と、レジスタｎ１７の出力をシフトする
第３のシフタｎ１８とを備えている。 【００１８】演算ブロック１０２〜１０８も、演算ブロ
ック１０１と同様の構成を有しており、それぞれ第１の
セレクタｎ２１、ｎ３１、ｎ４１、ｎ５１、ｎ６１、ｎ
７１、ｎ８１と、第２のセレクタｎ２２、ｎ３２、ｎ４
２、ｎ５２、ｎ６２、ｎ７２、ｎ８２と、第３のセレク
タｎ２３、ｎ３３、ｎ４３、ｎ５３、ｎ６３、ｎ７３、
ｎ８３と、第１のシフタｎ２４、ｎ３４、ｎ４４、ｎ５
４、ｎ６４、ｎ７４、ｎ８４と、第２のシフタｎ２５、
ｎ３５、ｎ４５、ｎ５５、ｎ６５、ｎ７５、ｎ８５と、
加算器ｎ２６、ｎ３６、ｎ４６、ｎ５６、ｎ６６、ｎ７
６、ｎ８６と、レジスタｎ２７、ｎ３７、ｎ４７、ｎ５
７、ｎ６７、ｎ７７、ｎ８７と、第３のシフタｎ２８、
ｎ３８、ｎ４８、ｎ５８、ｎ６８、ｎ７８、ｎ８８とを
備えている。 【００１９】 【発明が解決しようとする課題】従来のデブロッキング
フィルタ演算の処理においては、ソフトウェアによる処
理を行うため、多くの演算サイクル数を必要とし、処理
が遅いという問題があった。また、処理を高速化させる
ために、上記従来技術のように演算の一部を専用ハード
ウェア化した場合には、プロセッサと専用ハードウェア
を必要とするために、コストアップを招くという問題が
あった。 【００２０】本発明は、上記事情に鑑みてなされたもの
で、デブロッキングフィルタ演算の処理全体を少ないサ
イクル数で処理することができるハードウェア構成を実
現することにより、ソフトウェア処理を不要にし、プロ
セッサを用いずに小規模な回路構成で実現できるデブロ
ッキングフィルタ演算装置を提供することを目的とす
る。 【００２１】 【課題を解決するための手段】本発明のデブロッキング
フィルタ演算装置の第１の態様は、ＭＰＥＧ−４に規定
されるデブロッキングフィルタのＤモード演算を行うＤ
モード演算回路（１〜１６）と、Ｔモード演算を行うＴ
モード演算回路と（１７〜２３）、ブロック境界近傍の
画素値の変化度合いに応じて前記Ｄモード演算又は前記
Ｔモード演算を行うかを適応的に判定する演算モード判
定回路（２４〜２７）と、前記演算モード判定回路の出
力により前記Ｄモード演算回路および前記Ｔモード演算
回路の何れか一方の出力を選択して出力するセレクタ
（２８）と、を備え、前記Ｄモード演算回路、前記Ｔモ
ード演算回路および前記演算モード判定回路が、順次入
力される画素値の入力タイミングに同期して並列に動作
することを特徴とする。 【００２２】 本発明のデブロッキングフィルタ演算装
置の第２の態様は、第１の態様において、前記演算モー
ド判定回路が、前記Ｄモード演算回路および前記Ｔモー
ド演算回路の処理より時系列的に先行して処理を実行し
前記Ｄモード演算回路および前記Ｔモード演算回路から
適応する演算回路を判別し、適応しない演算回路には、
入力画素値に代えて固定値を入力することを特徴とす
る。 【００２３】 本発明のデブロッキングフィルタ演算装
置の第３の態様は、前記Ｄモード演算回路が、入力画素
値をシフトするシフトレジスタ群（１）と、前記シフト
レジスタ群において隣接するレジスタ間の差分絶対値を
求める第１の差分絶対値演算回路（２）と、前記第１の
差分絶対値演算回路の出力と第１のしきい値との大小を
比較する第１のコンパレータ（３）と、前記第１のコン
パレータの出力に応じて前記シフトレジスタ群における
特定のレジスタ出力を選択する第１のセレクタ（４）
と、演算開始後のサイクル数をカウントするシーケンス
カウンタ（５）と、前記シーケンスカウンタが示す特定
のサイクルにおいて前記第１のセレクタの出力を保持す
る第１および第２のレジスタ（６、７）と、前記シーケ
ンスカウンタが示すサイクルに応じて前記シフトレジス
タ群中の特定のレジスタ出力と前記第１および第２のレ
ジスタ出力とを切替えるセレクタ群（８）と、前記セレ
クタ群の出力を左シフトする第１のシフタ群（９）と、
前記セレクタ群の出力と前記第１のシフタ群の出力とを
加算する第１の加算器群（１０）と、前記第１の加算器
群の出力を右シフトする第１のシフタ（１１）と、前記
シーケンスカウンタが示す特定のサイクル期間中におけ
る前記シフトレジスタ群中の特定のレジスタ出力の最大
値および最小値を保持する第３および第４のレジスタ
（１２，１３）と、前記第３および第４のレジスタの差
分絶対値を求める第２の差分絶対値演算回路（１４）
と、前記第２の差分絶対値演算回路の出力と第２のしき
い値との大小を比較する第２のコンパレータ（１５）
と、前記第２のコンパレータの出力に応じて前記シフト
レジスタ群中の特定のレジスタ出力と前記第１のシフタ
の出力とを切替える第２のセレクタ（１６）と、を有
し、前記Ｔモード演算回路が、前記シフトレジスタ群中
の特定のレジスタ出力を左シフトする第２のシフタ群
（１７）と、前記シフトレジスタ群中の特定のレジスタ
出力と前記第２のシフタ群の出力とを加算する第２の加
算器群（１８）と、前記第２の加算器群の出力を右シフ
トする第２のシフタ（１９）と、前記第２のシフタの出
力と前記シフトレジスタ群中の特定のレジスタ出力とを
加算する加算器（２０）と、前記第２のシフタの出力と
前記シフトレジスタ群中の特定のレジスタ出力とを減算
する減算器（２１）と、前記第２のシフタの出力の絶対
値と第３のしきい値との大小を比較する第３のコンパレ
ータ（２２）と、前記第３のコンパレータの出力に応じ
て前記シフトレジスタ群中の特定のレジスタ出力、前記
加算器の出力および前記減算器の出力を切替える第３の
セレクタ（２３）と、を有し、前記演算モード判定回路
が、前記シフトレジスタ群中において隣接するレジスタ
間の差分絶対値を求める第３の差分絶対値演算回路（２
４）と、前記第３の差分絶対値演算回路の出力と第４の
しきい値との大小を比較する第４のコンパレータ（２
５）と、前記第４のコンパレータの出力を累積加算する
カウンタ（２６）と、前記カウンタの出力と第５のしき
い値との大小を比較する第５のコンパレータ（２７）
と、を有し、前記演算モード判定回路の出力に応じて前
記Ｄモード演算回路の出力と前記Ｔモード演算回路の出
力とを切替えて出力する第４のセレクタ（２８）と、を
含む。 【００２４】 本発明のデブロッキングフィルタ演算処
理方法の第１の態様は、ＭＰＥＧ−４に規定されるデブ
ロッキングフィルタのＤモード演算を行うステップと、
Ｔモード演算を行うステップと、ブロック境界近傍の画
素値の変化度合いに応じて前記Ｄモード演算又は前記Ｔ
モード演算を行うかを適応的に判定するステップと、前
記演算モード判定回路の出力により前記Ｄモード演算回
路および前記Ｔモード演算回路の何れか一方の出力を選
択して出力するステップと、を有し、前記Ｄモード演
算、前記Ｔモード演算および前記演算モード判定を、順
次入力される画素値の入力タイミングに同期して並列に
動作することを特徴とする。 【００２５】 本発明のデブロッキングフィルタ演算処
理方法の第２の態様は、第１の態様のデブロッキングフ
ィルタ演算処理方法において、前記Ｄモード演算および
前記Ｔモード演算より時系列的に先行して、前記Ｄモー
ド演算および前記Ｔモード演算から適応する演算を判別
し、適応しない演算には、入力画素値に代えて固定値を
入力するステップを有する。 【００２６】 第１の態様の発明によれば、順次入力さ
れる画素値を演算処理するＤモード演算回路、Ｔモード
演算回路、演算モード判定回路が、画素値の入力タイミ
ングに同期して並列に動作することにより、すべての演
算が最大の処理サイクル数を有する演算回路の処理サイ
クル数以内で完了するように構成することができ、プロ
セッサの汎用演算器を用いたソフトウェア処理を不要と
し、処理サイクル数が少なく高速なデブロッキングフィ
ルタ演算を行うことができる。 【００２７】 第２の態様の発明によれば、Ｄモード演
算およびＴモード演算の実行に先立って演算モード判定
の演算を行うことにより、適応する演算を事前に判別
し、適応しない演算に対する入力画素値を固定値とする
ことができ、演算量の削減を図り消費電力を低減するこ
とができる。 【００２８】 【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の実施の形態に係
わるデブロッキングフィルタ演算装置のブロック図であ
る。 【００２９】図１において、１はシフトレジスタ群、２
はシフトレジスタ群１中において隣接する特定のレジス
タ間の差分絶対値を求める第１の差分絶対値演算回路、
３は第１の差分絶対値演算回路２の出力と量子化パラメ
ータＱＰ（第１のしきい値）との大小比較を行う第１の
コンパレータ、４は第１のコンパレータ３の出力に応じ
て第１の差分絶対値演算回路２に入力する値の一方を選
択する第１のセレクタ、５はシーケンスカウンタ、６お
よび７は前記シーケンスカウンタ５のカウンタ値が示す
特定のシーケンスサイクルにおいて第１のセレクタ４の
出力を保持する第１および第２のレジスタである。 【００３０】また、８はシフトレジスタ群１中の出力と
第１および第２のレジスタ６、７の出力とをシーケンス
カウンタ５の出力に応じて切替えるセレクタ群、９はセ
レクタ群８の出力を１ビットもしくは２ビット左シフト
させる第１のシフタ群、１０はセレクタ群８の出力およ
び第１のシフタ群９の出力を加算する第１の２入力加算
器群、１１は第１の２入力加算器群１０の出力を４ビッ
ト右シフトさせる第１のシフタである。 【００３１】また、１２はシフトレジスタ群１中の特定
のレジスタ出力の最大値を保持する第３のレジスタ、１
３はシフトレジスタ群１中の特定のレジスタ出力の最小
値を保持する第４のレジスタ、１４は第３のレジスタ出
力と第４のレジスタ出力との差分絶対値を求める第２の
差分絶対値演算回路、１５は第２の差分絶対値演算回路
１４の出力と量子化パラメータＱＰを２倍した数値（第
２のしきい値）との大小比較を行う第２のコンパレー
タ、１６は第２のコンパレータ１５の結果に応じてシフ
トレジスタ群１中の特定のレジスタ出力と前記第１のシ
フタ１１の出力とを切替える第２のセレクタである。以
上１〜１６の構成がＤモード演算を行う演算ブロックで
ある。 【００３２】また、図１において、１７は第２のシフタ
群、１８はシフトレジスタ群１中の特定のレジスタ出力
および第２のシフタ群１７の出力を加算する第２の２入
力加算器群、１９は第２の２入力加算器群１８の出力を
３ビット右シフトする第２のシフタ、２０はシフトレジ
スタ群１中の特定のレジスタ出力に第２のシフタ１９の
出力を加算する２入力加算器、２１はシフトレジスタ群
１中の特定のレジスタ出力から第２のシフタ１９の出力
を減算する２入力減算器、２２は第２のシフタ１９の出
力と量子化パラメータＱＰ／２（第３のしきい値）との
大小比較を行う第３のコンパレータ、２３は第３のコン
パレータ２２の出力に応じてシフトレジスタ群１中の特
定のレジスタ出力と２入力加算器２０の出力と２入力減
算器２１の出力とを切替える第３のセレクタである。以
上１７〜２３の構成がＴモード演算を行う演算ブロック
である。 【００３３】また、図１において、２４はシフトレジス
タ群１中において隣接する特定のレジスタ間の差分絶対
値を求める第３の差分絶対値演算回路、２５は第３の差
分絶対値演算回路２４の出力としきい値Ｔｈ１（第４の
しきい値）との大小比較を行う第４のコンパレータ、２
６は第４のコンパレータ２５の出力を累積加算するカウ
ンタ、２７はカウンタ２６の出力としきい値Ｔｈ２（第
５のしきい値）との大小比較を行う第５のコンパレー
タ、２８は第５のコンパレータ２７の出力に応じて第２
のセレクタ１６の出力と第３のセレクタ２３の出力とを
切替える第４のセレクタである。以上２４〜２８の構成
が、Ｄモード演算を選択するかＴモード演算を選択する
かの判別を行う演算モード判定回路ブロックである。ま
た、図１において、処理経路によって異なる演算サイク
ル数を調整するため、回路中に適宜タイミング調整用レ
ジスタを設けている。 【００３４】以上のように構成された本実施の形態のデ
ブロッキングフィルタ演算装置について、以下、図２の
タイミング図を参照して動作を説明する。以下の説明で
は、縦方向のブロック境界に対する処理を説明するが、
横方向のブロック境界に対する処理も画素値の入力順序
を変えることにより同様に行うことができる。 【００３５】ブロック境界を中心とした１０個の画素値
を左側から順に、ａ（０）、ａ（１）、ａ（２）、ａ
（３）、ａ（４）、ａ（５）、ａ（６）、ａ（７）、ａ
（８）、ａ（９）とし、次のラインのブロック境界を中
心とした１０個の画素値を左側から順にｂ（０）、ｂ
（１）、ｂ（２）、b（３）、ｂ（４）、ｂ（５）、ｂ
（６）、ｂ（７）、ｂ（８）、ｂ（９）とする。１サイ
クルに１個の割合でａ（０）、ａ（１）、ａ（２）の順
に画素値データをシフトレジスタ群１に入力する。ａ
（０）を入力したサイクルを０サイクル目とすると、ａ
（０）は１サイクル目にはシフトレジスタ群１中の１段
目のレジスタ出力となり、２サイクル目には２段目のレ
ジスタ出力となる。 【００３６】シフトレジスタ群１中の６段目のレジスタ
出力がａ（１）、７段目のレジスタ出力がａ（０）とな
る７サイクル目に、第１の差分絶対値演算回路２により
ａ（０）とａ（１）の差分絶対値を求め、次のサイクル
で第１のコンパレータ３により第１の差分絶対値演算回
路２の出力と量子化パラメータＱＰとの大小比較を行
う。大小比較の結果、第１の差分絶対値演算回路２の出
力が量子化パラメータＱＰより小さい場合、第１のセレ
クタ４はシフトレジスタ群１中の８段目のレジスタ出力
であるａ（０）を選択し、第１の差分絶対値演算回路２
の出力が量子化パラメータＱＰ以上の場合は、シフトレ
ジスタ群１中の７段目のレジスタ出力であるａ（１）を
選択する。第１のレジスタ６は第１のセレクタ４の出力
を保持する。第１のレジスタ６に保持される値が式
（２）のｍｉｎ＿ｐａｄｄｉｎｇの値である。 【００３７】同様に、シフトレジスタ群１中の６段目の
レジスタ出力がａ（９）、７段目のレジスタ出力がａ
（８）となる１５サイクル目においても、第１の差分絶
対値演算回路２によりａ（８）とａ（９）の差分絶対値
を求め、次のサイクルに第１のコンパレータ３で量子化
パラメータＱＰとの大小比較を行う。大小比較の結果、
第１の差分絶対値演算回路２の出力が量子化パラメータ
ＱＰより小さい場合、第１のセレクタ４は７段目のレジ
スタ出力のａ（９）を選択し、第１の差分絶対値演算回
路２の出力が量子化パラメータＱＰ以上の場合は、８段
目のレジスタ出力のａ（８）を選択する。第２のレジス
タ７は第１のセレクタ４の出力を保持する。第２のレジ
スタ７に保持される値が式（２）のｍａｘ＿ｐａｄｄｉ
ｎｇｎ値である。 【００３８】１３サイクル目以降、シフトレジスタ群１
中の８〜１６段目のレジスタ出力とｍｉｎ＿ｐａｄｄｉ
ｎｇ値とｍａｘ＿ｐａｄｄｉｎｇ値を用いて平滑化処理
を行う。セレクタ群８中の各セレクタは、１３サイクル
目から２０サイクル目までの期間、以下のように動作す
る。セレクタ１は、１３から１６サイクル目の期間はシ
フトレジスタ群１中の８段目のレジスタを出力し、１７
から２０サイクル目の期間はｍａｘ＿ｐａｄｄｉｎｇ値
を出力する。セレクタ２は、１３から１７サイクル目の
期間はシフトレジスタ群１中の９段目のレジスタを出力
し、１８から２０サイクル目の期間はｍａｘ＿ｐａｄｄ
ｉｎｇ値を出力する。セレクタ３は、１３から１８サイ
クル目の期間はシフトレジスタ群１中の１０段目のレジ
スタを出力し、１９から２０サイクル目の期間はｍａｘ
＿ｐａｄｄｉｎｇ値を出力する。セレクタ４は、１３か
ら１９サイクル目の期間はシフトレジスタ群１中の１１
段目のレジスタを出力し、２０サイクル目はｍａｘ＿ｐ
ａｄｄｉｎｇ値を出力する。セレクタ５は、１３サイク
ル目はｍｉｎ＿ｐａｄｄｉｎｇ値を出力し、１４から２
０サイクル目の期間はシフトレジスタ群１中の１３段目
のレジスタを出力する。セレクタ６は、１３から１４サ
イクル目の期間はｍｉｎ＿ｐａｄｄｉｎｇ値を出力し、
１５から２０サイクル目の期間はシフトレジスタ群１中
の１４段目のレジスタを出力する。セレクタ７は、１３
から１５サイクル目の期間はｍｉｎ＿ｐａｄｄｉｎｇ値
を出力し、１６から２０サイクル目の期間はシフトレジ
スタ群１中の１５段目のレジスタを出力する。セレクタ
８は、１３から１６サイクル目の期間はｍｉｎ＿ｐａｄ
ｄｉｎｇ値を出力し、１７から２０サイクル目の期間は
シフトレジスタ群１中の１６段目のレジスタを出力す
る。 【００３９】次に、第1のシフタ群９で、セレクタ群８
中のセレクタ３から６までの出力を１ビット左シフトさ
せ、シフトレジスタ群１中の１２段目のレジスタ出力を
２ビット左シフトさせる。更に、第１の２入力加算器群
１０で、セレクタ群８中のセレクタ１、２、７、８の出
力と第１のシフタ群９中の各シフタ出力の総和を求め、
さらに定数“８”を加算し、最後に、第２のシフタ１１
で４ビット右シフトし平滑化処理後の画素値を得る。 【００４０】Ｄモード演算の出力として、以上の処理に
より得られた平滑化処理後の画素値を出力するか、入力
画素値をそのまま出力するかは、以下の演算により判別
する。 【００４１】シフトレジスタ群１中の２段目のシフトレ
ジスタ出力を３サイクル目から１０サイクル目にかけて
逐次比較することにより、入力画素値ａ（１）〜ａ
（８）中の最大値および最小値を第３のレジスタ１２お
よび第４のレジスタ１３に保持する。１２サイクル目に
第２の差分絶対値演算回路１４は、第３のレジスタ１２
および第４のレジスタ１３に保持された値の差分絶対値
を求め、１３サイクル目に第２のコンパレータ１５で量
子化パラメータＱＰを２倍した値と比較する。比較した
結果、第２の差分絶対値演算回路１４の出力が量子化パ
ラメータＱＰの２倍より小さい場合、第２のセレクタ１
６は、第１のシフタ１１の出力である平滑化処理後の画
素値を選択し、第２の差分絶対値演算回路１４の出力が
量子化パラメータＱＰの２倍以上の場合は、シフトレジ
スタ群１中の１４段目のレジスタ出力である入力画素値
を選択する。以上の演算により、Ｄモード演算の出力を
得る。 【００４２】次に、Ｔモード演算回路の動作を説明す
る。１５サイクル目において、第２のシフタ群１７はシ
フトレジスタ群１中の１０段目および１１段目のシフト
レジスタ出力を１ビット左シフトさせ、更に、第２の２
入力加算器群１８と第２のシフタ１９は、第２のシフタ
群１７の出力とシフトレジスタ群１中の９段目および１
２段目のシフトレジスタ出力を用いて、式（５）中のｄ
値を算出する。１６サイクル目において、２入力加算器
２０は、シフトレジスタ群１中の１２段目のシフトレジ
スタ出力であるａ（４）と第２のシフタ１９の出力であ
る式（５）中のｄ値を加算し、１７サイクル目におい
て、２入力減算器２１は、シフトレジスタ群１中の１２
段目のシフトレジスタ出力であるａ（５）と第２のシフ
タ１９の出力である式（５）中のｄ値を減算することに
より、それぞれ平滑化処理後の画素値を得る。 【００４３】Ｔモード演算の出力として、以上の処理に
より得られた平滑化処理後の画素値を出力するか、入力
画素値をそのまま出力するかは、以下の演算により判別
する。第３のコンパレータ２２は、第２のシフタ１９の
出力である式（５）中のｄ値の絶対値と量子化パラメー
タＱＰ／２との大小比較を行い、式（５）中のｄ値の絶
対値が量子化パラメータＱＰ／２以下の場合、第３のセ
レクタ２３は、２入力加算器２０または２入力減算器２
１の出力である平滑化処理後の画素値を選択し、式
（５）中のｄ値の絶対値が量子化パラメータＱＰ／２よ
り大きい場合は、シフトレジスタ群１中の１２段目のレ
ジスタ出力である入力画素値を選択する。以上の演算に
より、Ｔモード演算の出力を得る。 【００４４】次に、Ｄモード演算あるいはＴモード演算
のどちらの演算処理を選択するかを判定する演算モード
判定回路の動作について説明する。第３の差分絶対値演
算回路２４は、シフトレジスタ群１中の１段目のレジス
タ出力と２段目のレジスタ出力との差分絶対値を求め
る。これにより、シフトレジスタ群１中の１段目のレジ
スタ出力がａ（１）で２段目のレジスタ出力がａ（０）
となる２サイクル目においては、（ａ（０）−ａ
（１））の絶対値が算出され、シフトレジスタ群１中の
１段目のレジスタ出力がａ（２）で２段目のレジスタ出
力がａ（１）となる３サイクル目においては、（ａ
（１）−ａ（２））の絶対値が算出され、以降同様に各
サイクル毎に隣接する入力画素値間の差分絶対値が算出
される。 【００４５】第４のコンパレータ２５は、第３の差分絶
対値回路２４の出力としきい値Ｔｈ１との大小を比較
し、第３の差分絶対値回路２４の出力がしきい値Ｔｈ１
以下の場合は１を出力し、第３の差分絶対値回路２４の
出力がしきい値Ｔｈ１より大きい場合は０を出力する。
カウンタ２６は、２サイクル目から１０サイクル目まで
の間、第４のコンパレータ２５の出力を累積加算するこ
とにより、式（１）に示したｆの値を求める。第５のコ
ンパレータ２７はカウンタ２６の出力としきい値Ｔｈ２
との大小を比較し、カウンタ２６の出力がしきい値Ｔｈ
２以上の場合、第４のセレクタ２８は第２のセレクタ１
６の出力を選択し、カウンタ２６の出力がしきい値Ｔｈ
２より小さい場合は、第３のセレクタ２３の出力を選択
し、出力する。 【００４６】これにより、隣接する画素値間の変化が緩
やかでブロックノイズが現れ易いパターンの画素値がフ
ィルタに入力された場合は、Ｄモード演算を選択して強
い平滑化処理を実施し、逆に、隣接する画素値間の変化
が激しくブロックノイズが現れにくいパターンの画素値
が入力された場合は、Ｔモード演算を選択して、平滑化
処理の演算量を削減する。 【００４７】以上のように本発明の実施の形態は、ＭＰ
ＥＧ−４に規定されるデブロッキングフィルタのＤモー
ド演算と、Ｔモード演算と、適応するフィルタの判別演
算を完全にハードウェアで実現したことを特徴とするデ
ブロッキングフィルタ演算装置であって、ソフトウェア
的な処理を不要にするとともに、順次入力される画素値
の入力タイミングに同期して各演算を並列に実行するこ
とにより、高速なフィルタリング演算処理を行うことが
できるものである。 【００４８】 また、Ｔモード演算を適応すると判別し
た場合にセレクタ群８の出力をｍａｘ＿ｐａｄｄｉｎｇ
値およびｍｉｎ＿ｐａｄｄｉｎｇ値にすることにより、
第１のシフタ群９および第１の２入力加算器群１０にお
ける信号変化を抑制することにより、更に消費電力を低
減することを可能とするものである。 【００４９】 【発明の効果】以上のように本発明によれば、ＭＰＥＧ
−４に規定されるデブロッキングフィルタのＤモード演
算を行う回路と、Ｔモード演算を行う回路と、それらの
回路のどちらを適応するかを判別する回路とを並列かつ
効率的に処理するハードウェアを実現することにより、
プロセッサの汎用演算器を用いたソフトウェア処理を不
要にし、高速なフィルタリング演算処理を行うことがで
きるという有利な効果が得られる。
処理における復元画像の処理に係わり、特にＭＰＥＧ−
４に規定するデブロッキングフィルタ演算装置および方
法に関する。 【０００２】 【従来の技術】デジタル画像圧縮に関する国際標準であ
るＭＰＥＧ方式は離散コサイン変換を用いてデジタル画
像の圧縮を行うが、量子化を行う非可逆変換であり、原
画像の状況により、復元された画像に方式特有のブロッ
ク状の擬似輪郭（ブロックノイズ）が発生する現象があ
る。 【０００３】この対策として、ＭＰＥＧ−４ビデオ規格
のVertification Model 7.0では、復元画像に対するポ
スト処理としてデブロッキングフィルタを規定してい
る。これに規定されたデブロッキングフィルタは、図３
に示すように、ブロック境界を中心とした１０個の画素
値を入力してフィルタリング演算を行い、ブロック境界
を中心とした８個の画素値を出力するものであり、ブロ
ック境界近傍の画素値の変化度合（以下、アクティビテ
ィと記す）に応じてＤＣオフセットモード演算（以下、
Ｄモード演算と記す）とデフォルトモード演算という２
種類の演算モードを切替えるようにしている。アクティ
ビティを示す評価関数は式（１）に示す演算式を用い
る。 【０００４】 f=φ{g(0)-g(1)}+ φ{g(1)-g(2)}+ φ{g(2)-g(3)}+ φ{g(3)-g(4)} + φ{g(4)-g(5)}+ φ{g(5)-g(6)}+ φ{g(6)-g(7)} + φ{g(7)-g(8)}+ φ{g(8)-g(9)} ただし、 if(abs(x)<=Th1) φ(x)=1; else φ(x)=0; …（１） 【０００５】式（１）の演算式に示された評価関数ｆ
は、ブロック境界を中心とする１０個の画素値につい
て、隣接する画素値間の差分絶対値としきい値Ｔｈ１と
を比較し、差分絶対値がしきい値Ｔｈ１以下の箇所がい
くつ存在するかを示している。評価関数ｆの値がしきい
値Ｔｈ２以上の場合、すなわち、アクティビティが低い
場合には、Ｄモード演算を選択し、逆に、評価関数ｆの
値がしきい値Ｔｈ２より小さい場合、すなわち、アクテ
ィビティが高い場合には、デフォルトモード演算を選択
する。 【０００６】Ｄモード演算は、デフォルトモード演算に
比べ、より強い平滑化処理を行う。その演算式は式
（２）であり、ブロック境界を中心とした８画素の中で
画素値が最大のものと最小のものの差分絶対値が、量子
化パラメータＱＰの２倍より小さい場合は平滑化処理を
行い、量子化パラメータＱＰの２倍以上の場合は平滑化
処理を行わず入力画素値をそのまま出力するというもの
である。 【０００７】 MAX =max{(g(1), g(2), g(3), g(4), g(5), g(6), g(7), g(8)}; MIN =min{(g(1), g(2), g(3), g(4), g(5), g(6), g(7), g(8)}; if(abs(MAX-MIN)<2*QP){ min#padding=abs(g(0)-g(1))<QP?g(0):g(1); max#padding=abs(g(8)-g(9))<QP?g(9):g(8); g'(n)=0; for(i=-4;i<5;i++) g'(n)+=coef(i+4)*(n+i<1?min#padding:(n+i>8?max#padding:g(n+i))); ...(ａ) g'(n)= (g'(n)+8) >> 4; } else g'(n)=g(n); (ただし、ここでcoef(9)={1,1,2,2,4,2,2,1,1}) …（２） 【０００８】式（２）中の（ａ）式を具体的に展開した
ものが式（３）であり、平滑化処理は処理対象画素を中
心にした重み付け関数と入力画素列の積和演算で実施さ
れる。 【０００９】 g'(1)=min+ min+ 2*min+ 2*min+ 4*g(1) +2*g(2) +2*g(3) +g(4) +g(5); g'(2)=min+ min+ 2*min+ 2*g(1)+ 4*g(2) +2*g(3) +2*g(4) +g(5) +g(6); g'(3)=min+ min+ 2*g(1)+ 2*g(2)+ 4*g(3) +2*g(4) +2*g(5) +g(6) +g(7); g'(4)=min+ g(1)+ 2*g(2)+ 2*g(3)+ 4*g(4) +2*g(5) +2*g(6) +g(7) +g(8); g'(5)=g(1)+ g(2)+ 2*g(3)+ 2*g(4) +4*g(5) +2*g(6) +2*g(7) +g(8)+ max; g'(6)=g(2)+ g(3)+ 2*g(4)+ 2*g(5) +4*g(6) +2*g(7) +2*g(8) +max+ max; g'(7)=g(3)+ g(4)+ 2*g(5)+ 2*g(6) +4*g(7) +2*g(8) +2*max +max+ max; g'(8)=g(4)+ g(5)+ 2*g(6)+ 2*g(7) +4*g(8) +2*max +2*max +max+ max; min:min#padding ,max:max#padding …（３） 【００１０】一方、デフォルトモード演算の演算式は式
（４）であり、ブロック境界の２画素に対してのみ平滑
化処理を行い、その他の画素は処理を行わずに入力画素
値をそのまま出力する 【００１１】 max=(g(4)-g(5))/2； d=nint(5*(act0'-act0)/8); if((abs(act0) < QP) && (sign(max) == sign(d))) d=(abs(d) > abs(max)) ? max :d; else d=0; g'(4)=g(4)-d; g'(5)=g(5)-d; ただし、QPはg(5)が属するマクロブロックの量子化パラメータであり、 act0=nint((2*g(3)-5*g(4)+5*g(5)-2*g(6))/8); act1=nint((2*g(1)-5*g(2)+5*g(3)-2*g(4))/8); act2=nint((2*g(5)-5*g(6)+5*g(7)-2*g(8))/8); act0'=sign(act0)・min(abs(act0), abs(act1), abs(act2)); である。g(1)〜g(3)およびg(6)〜g(8)に対しては演算を実施しない。…（４） 【００１２】また、このデフォルトモード演算に代え
て、より演算量の少ないTelenor's適応型フィルタ演算
（以下、Ｔモード演算と記す）を使用することもある。
Ｔモード演算の演算式は式（５）で示され、デフォルト
モード演算と同様にブロック境界の２画素に対してのみ
平滑化処理を行い、その他の画素は処理を行わずに入力
画素値をそのまま出力する。ブロック境界の２画素に対
しては、式（５）中の評価関数ｄの値が量子化パラメー
タＱＰ／２以下の場合は入力画素値に評価関数ｄの値を
加算もしくは減算する平滑化処理が実施され、量子化パ
ラメータＱＰ／２より大きい場合は入力画素値がそのま
ま出力される。 【００１３】 d= (g(3) -3*g(4) +3*g(5) -g(6)+4) >> 3; g'(4)= abs(d) > (QP/2) ? g(4):g(4)+d; g'(5)= abs(d )> (QP/2) ? g(5):g(5)-d; g(1)〜g(3)およびg(6)〜g(8)に対しては演算を実施しない。 …（５） 【００１４】以上のＭＰＥＧ−４に規定されるデブロッ
キングフィルタ演算処理は、まず全ての水平エッジに沿
って行われ、次に全ての垂直エッジに沿って行われる。 【００１５】以上の演算は、プロセッサ内の汎用演算器
でソフトウェア処理されるか、あるいは、デブロッキン
グフィルタ演算の一部を専用ハードウェア化し、それ以
外の演算はプロセッサ内の汎用演算器でソフトウェア処
理される。 【００１６】図４は、式（２）に示したＤモード演算式
中の（ａ）式を専用ハードウェア化したブロック図を示
している。図４において、１００は０から７までの処理
サイクルのカウントを行うカウンタ、１０１〜１０８は
フィルタリングの対象となる画素ｎ（ｎは１から８まで
の整数）に対応する演算ブロック、１０９は演算ブロッ
ク１０１〜１０８の出力を選択する出力セレクタであ
る。 【００１７】演算ブロック１０１は、外部から入力され
るデータであるｍａｘ＿ｐａｄｄｉｎｇ、ｍｉｎ＿ｐａ
ｄｄｉｎｇ、入力画素値ｇ（ｘ）、ｇ（ｘ＋１）、デー
タ０のうちの少なくとも２つを入力とする第１および第
２のセレクタｎ１１、ｎ１２と、データ“８”および後
述するレジスタｎ１７の出力を入力とする第３のセレク
タｎ１３と、第１および第２のセレクタｎ１１、ｎ１２
の出力をそれぞれシフトさせる第１および第２のシフタ
ｎ１４、ｎ１５と、これら第１および第２のシフタｎ１
４、ｎ１５の出力と第３のセレクタｎ１３の出力とを加
算する加算器ｎ１６と、加算器ｎ１６の出力を保持する
レジスタｎ１７と、レジスタｎ１７の出力をシフトする
第３のシフタｎ１８とを備えている。 【００１８】演算ブロック１０２〜１０８も、演算ブロ
ック１０１と同様の構成を有しており、それぞれ第１の
セレクタｎ２１、ｎ３１、ｎ４１、ｎ５１、ｎ６１、ｎ
７１、ｎ８１と、第２のセレクタｎ２２、ｎ３２、ｎ４
２、ｎ５２、ｎ６２、ｎ７２、ｎ８２と、第３のセレク
タｎ２３、ｎ３３、ｎ４３、ｎ５３、ｎ６３、ｎ７３、
ｎ８３と、第１のシフタｎ２４、ｎ３４、ｎ４４、ｎ５
４、ｎ６４、ｎ７４、ｎ８４と、第２のシフタｎ２５、
ｎ３５、ｎ４５、ｎ５５、ｎ６５、ｎ７５、ｎ８５と、
加算器ｎ２６、ｎ３６、ｎ４６、ｎ５６、ｎ６６、ｎ７
６、ｎ８６と、レジスタｎ２７、ｎ３７、ｎ４７、ｎ５
７、ｎ６７、ｎ７７、ｎ８７と、第３のシフタｎ２８、
ｎ３８、ｎ４８、ｎ５８、ｎ６８、ｎ７８、ｎ８８とを
備えている。 【００１９】 【発明が解決しようとする課題】従来のデブロッキング
フィルタ演算の処理においては、ソフトウェアによる処
理を行うため、多くの演算サイクル数を必要とし、処理
が遅いという問題があった。また、処理を高速化させる
ために、上記従来技術のように演算の一部を専用ハード
ウェア化した場合には、プロセッサと専用ハードウェア
を必要とするために、コストアップを招くという問題が
あった。 【００２０】本発明は、上記事情に鑑みてなされたもの
で、デブロッキングフィルタ演算の処理全体を少ないサ
イクル数で処理することができるハードウェア構成を実
現することにより、ソフトウェア処理を不要にし、プロ
セッサを用いずに小規模な回路構成で実現できるデブロ
ッキングフィルタ演算装置を提供することを目的とす
る。 【００２１】 【課題を解決するための手段】本発明のデブロッキング
フィルタ演算装置の第１の態様は、ＭＰＥＧ−４に規定
されるデブロッキングフィルタのＤモード演算を行うＤ
モード演算回路（１〜１６）と、Ｔモード演算を行うＴ
モード演算回路と（１７〜２３）、ブロック境界近傍の
画素値の変化度合いに応じて前記Ｄモード演算又は前記
Ｔモード演算を行うかを適応的に判定する演算モード判
定回路（２４〜２７）と、前記演算モード判定回路の出
力により前記Ｄモード演算回路および前記Ｔモード演算
回路の何れか一方の出力を選択して出力するセレクタ
（２８）と、を備え、前記Ｄモード演算回路、前記Ｔモ
ード演算回路および前記演算モード判定回路が、順次入
力される画素値の入力タイミングに同期して並列に動作
することを特徴とする。 【００２２】 本発明のデブロッキングフィルタ演算装
置の第２の態様は、第１の態様において、前記演算モー
ド判定回路が、前記Ｄモード演算回路および前記Ｔモー
ド演算回路の処理より時系列的に先行して処理を実行し
前記Ｄモード演算回路および前記Ｔモード演算回路から
適応する演算回路を判別し、適応しない演算回路には、
入力画素値に代えて固定値を入力することを特徴とす
る。 【００２３】 本発明のデブロッキングフィルタ演算装
置の第３の態様は、前記Ｄモード演算回路が、入力画素
値をシフトするシフトレジスタ群（１）と、前記シフト
レジスタ群において隣接するレジスタ間の差分絶対値を
求める第１の差分絶対値演算回路（２）と、前記第１の
差分絶対値演算回路の出力と第１のしきい値との大小を
比較する第１のコンパレータ（３）と、前記第１のコン
パレータの出力に応じて前記シフトレジスタ群における
特定のレジスタ出力を選択する第１のセレクタ（４）
と、演算開始後のサイクル数をカウントするシーケンス
カウンタ（５）と、前記シーケンスカウンタが示す特定
のサイクルにおいて前記第１のセレクタの出力を保持す
る第１および第２のレジスタ（６、７）と、前記シーケ
ンスカウンタが示すサイクルに応じて前記シフトレジス
タ群中の特定のレジスタ出力と前記第１および第２のレ
ジスタ出力とを切替えるセレクタ群（８）と、前記セレ
クタ群の出力を左シフトする第１のシフタ群（９）と、
前記セレクタ群の出力と前記第１のシフタ群の出力とを
加算する第１の加算器群（１０）と、前記第１の加算器
群の出力を右シフトする第１のシフタ（１１）と、前記
シーケンスカウンタが示す特定のサイクル期間中におけ
る前記シフトレジスタ群中の特定のレジスタ出力の最大
値および最小値を保持する第３および第４のレジスタ
（１２，１３）と、前記第３および第４のレジスタの差
分絶対値を求める第２の差分絶対値演算回路（１４）
と、前記第２の差分絶対値演算回路の出力と第２のしき
い値との大小を比較する第２のコンパレータ（１５）
と、前記第２のコンパレータの出力に応じて前記シフト
レジスタ群中の特定のレジスタ出力と前記第１のシフタ
の出力とを切替える第２のセレクタ（１６）と、を有
し、前記Ｔモード演算回路が、前記シフトレジスタ群中
の特定のレジスタ出力を左シフトする第２のシフタ群
（１７）と、前記シフトレジスタ群中の特定のレジスタ
出力と前記第２のシフタ群の出力とを加算する第２の加
算器群（１８）と、前記第２の加算器群の出力を右シフ
トする第２のシフタ（１９）と、前記第２のシフタの出
力と前記シフトレジスタ群中の特定のレジスタ出力とを
加算する加算器（２０）と、前記第２のシフタの出力と
前記シフトレジスタ群中の特定のレジスタ出力とを減算
する減算器（２１）と、前記第２のシフタの出力の絶対
値と第３のしきい値との大小を比較する第３のコンパレ
ータ（２２）と、前記第３のコンパレータの出力に応じ
て前記シフトレジスタ群中の特定のレジスタ出力、前記
加算器の出力および前記減算器の出力を切替える第３の
セレクタ（２３）と、を有し、前記演算モード判定回路
が、前記シフトレジスタ群中において隣接するレジスタ
間の差分絶対値を求める第３の差分絶対値演算回路（２
４）と、前記第３の差分絶対値演算回路の出力と第４の
しきい値との大小を比較する第４のコンパレータ（２
５）と、前記第４のコンパレータの出力を累積加算する
カウンタ（２６）と、前記カウンタの出力と第５のしき
い値との大小を比較する第５のコンパレータ（２７）
と、を有し、前記演算モード判定回路の出力に応じて前
記Ｄモード演算回路の出力と前記Ｔモード演算回路の出
力とを切替えて出力する第４のセレクタ（２８）と、を
含む。 【００２４】 本発明のデブロッキングフィルタ演算処
理方法の第１の態様は、ＭＰＥＧ−４に規定されるデブ
ロッキングフィルタのＤモード演算を行うステップと、
Ｔモード演算を行うステップと、ブロック境界近傍の画
素値の変化度合いに応じて前記Ｄモード演算又は前記Ｔ
モード演算を行うかを適応的に判定するステップと、前
記演算モード判定回路の出力により前記Ｄモード演算回
路および前記Ｔモード演算回路の何れか一方の出力を選
択して出力するステップと、を有し、前記Ｄモード演
算、前記Ｔモード演算および前記演算モード判定を、順
次入力される画素値の入力タイミングに同期して並列に
動作することを特徴とする。 【００２５】 本発明のデブロッキングフィルタ演算処
理方法の第２の態様は、第１の態様のデブロッキングフ
ィルタ演算処理方法において、前記Ｄモード演算および
前記Ｔモード演算より時系列的に先行して、前記Ｄモー
ド演算および前記Ｔモード演算から適応する演算を判別
し、適応しない演算には、入力画素値に代えて固定値を
入力するステップを有する。 【００２６】 第１の態様の発明によれば、順次入力さ
れる画素値を演算処理するＤモード演算回路、Ｔモード
演算回路、演算モード判定回路が、画素値の入力タイミ
ングに同期して並列に動作することにより、すべての演
算が最大の処理サイクル数を有する演算回路の処理サイ
クル数以内で完了するように構成することができ、プロ
セッサの汎用演算器を用いたソフトウェア処理を不要と
し、処理サイクル数が少なく高速なデブロッキングフィ
ルタ演算を行うことができる。 【００２７】 第２の態様の発明によれば、Ｄモード演
算およびＴモード演算の実行に先立って演算モード判定
の演算を行うことにより、適応する演算を事前に判別
し、適応しない演算に対する入力画素値を固定値とする
ことができ、演算量の削減を図り消費電力を低減するこ
とができる。 【００２８】 【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の実施の形態に係
わるデブロッキングフィルタ演算装置のブロック図であ
る。 【００２９】図１において、１はシフトレジスタ群、２
はシフトレジスタ群１中において隣接する特定のレジス
タ間の差分絶対値を求める第１の差分絶対値演算回路、
３は第１の差分絶対値演算回路２の出力と量子化パラメ
ータＱＰ（第１のしきい値）との大小比較を行う第１の
コンパレータ、４は第１のコンパレータ３の出力に応じ
て第１の差分絶対値演算回路２に入力する値の一方を選
択する第１のセレクタ、５はシーケンスカウンタ、６お
よび７は前記シーケンスカウンタ５のカウンタ値が示す
特定のシーケンスサイクルにおいて第１のセレクタ４の
出力を保持する第１および第２のレジスタである。 【００３０】また、８はシフトレジスタ群１中の出力と
第１および第２のレジスタ６、７の出力とをシーケンス
カウンタ５の出力に応じて切替えるセレクタ群、９はセ
レクタ群８の出力を１ビットもしくは２ビット左シフト
させる第１のシフタ群、１０はセレクタ群８の出力およ
び第１のシフタ群９の出力を加算する第１の２入力加算
器群、１１は第１の２入力加算器群１０の出力を４ビッ
ト右シフトさせる第１のシフタである。 【００３１】また、１２はシフトレジスタ群１中の特定
のレジスタ出力の最大値を保持する第３のレジスタ、１
３はシフトレジスタ群１中の特定のレジスタ出力の最小
値を保持する第４のレジスタ、１４は第３のレジスタ出
力と第４のレジスタ出力との差分絶対値を求める第２の
差分絶対値演算回路、１５は第２の差分絶対値演算回路
１４の出力と量子化パラメータＱＰを２倍した数値（第
２のしきい値）との大小比較を行う第２のコンパレー
タ、１６は第２のコンパレータ１５の結果に応じてシフ
トレジスタ群１中の特定のレジスタ出力と前記第１のシ
フタ１１の出力とを切替える第２のセレクタである。以
上１〜１６の構成がＤモード演算を行う演算ブロックで
ある。 【００３２】また、図１において、１７は第２のシフタ
群、１８はシフトレジスタ群１中の特定のレジスタ出力
および第２のシフタ群１７の出力を加算する第２の２入
力加算器群、１９は第２の２入力加算器群１８の出力を
３ビット右シフトする第２のシフタ、２０はシフトレジ
スタ群１中の特定のレジスタ出力に第２のシフタ１９の
出力を加算する２入力加算器、２１はシフトレジスタ群
１中の特定のレジスタ出力から第２のシフタ１９の出力
を減算する２入力減算器、２２は第２のシフタ１９の出
力と量子化パラメータＱＰ／２（第３のしきい値）との
大小比較を行う第３のコンパレータ、２３は第３のコン
パレータ２２の出力に応じてシフトレジスタ群１中の特
定のレジスタ出力と２入力加算器２０の出力と２入力減
算器２１の出力とを切替える第３のセレクタである。以
上１７〜２３の構成がＴモード演算を行う演算ブロック
である。 【００３３】また、図１において、２４はシフトレジス
タ群１中において隣接する特定のレジスタ間の差分絶対
値を求める第３の差分絶対値演算回路、２５は第３の差
分絶対値演算回路２４の出力としきい値Ｔｈ１（第４の
しきい値）との大小比較を行う第４のコンパレータ、２
６は第４のコンパレータ２５の出力を累積加算するカウ
ンタ、２７はカウンタ２６の出力としきい値Ｔｈ２（第
５のしきい値）との大小比較を行う第５のコンパレー
タ、２８は第５のコンパレータ２７の出力に応じて第２
のセレクタ１６の出力と第３のセレクタ２３の出力とを
切替える第４のセレクタである。以上２４〜２８の構成
が、Ｄモード演算を選択するかＴモード演算を選択する
かの判別を行う演算モード判定回路ブロックである。ま
た、図１において、処理経路によって異なる演算サイク
ル数を調整するため、回路中に適宜タイミング調整用レ
ジスタを設けている。 【００３４】以上のように構成された本実施の形態のデ
ブロッキングフィルタ演算装置について、以下、図２の
タイミング図を参照して動作を説明する。以下の説明で
は、縦方向のブロック境界に対する処理を説明するが、
横方向のブロック境界に対する処理も画素値の入力順序
を変えることにより同様に行うことができる。 【００３５】ブロック境界を中心とした１０個の画素値
を左側から順に、ａ（０）、ａ（１）、ａ（２）、ａ
（３）、ａ（４）、ａ（５）、ａ（６）、ａ（７）、ａ
（８）、ａ（９）とし、次のラインのブロック境界を中
心とした１０個の画素値を左側から順にｂ（０）、ｂ
（１）、ｂ（２）、b（３）、ｂ（４）、ｂ（５）、ｂ
（６）、ｂ（７）、ｂ（８）、ｂ（９）とする。１サイ
クルに１個の割合でａ（０）、ａ（１）、ａ（２）の順
に画素値データをシフトレジスタ群１に入力する。ａ
（０）を入力したサイクルを０サイクル目とすると、ａ
（０）は１サイクル目にはシフトレジスタ群１中の１段
目のレジスタ出力となり、２サイクル目には２段目のレ
ジスタ出力となる。 【００３６】シフトレジスタ群１中の６段目のレジスタ
出力がａ（１）、７段目のレジスタ出力がａ（０）とな
る７サイクル目に、第１の差分絶対値演算回路２により
ａ（０）とａ（１）の差分絶対値を求め、次のサイクル
で第１のコンパレータ３により第１の差分絶対値演算回
路２の出力と量子化パラメータＱＰとの大小比較を行
う。大小比較の結果、第１の差分絶対値演算回路２の出
力が量子化パラメータＱＰより小さい場合、第１のセレ
クタ４はシフトレジスタ群１中の８段目のレジスタ出力
であるａ（０）を選択し、第１の差分絶対値演算回路２
の出力が量子化パラメータＱＰ以上の場合は、シフトレ
ジスタ群１中の７段目のレジスタ出力であるａ（１）を
選択する。第１のレジスタ６は第１のセレクタ４の出力
を保持する。第１のレジスタ６に保持される値が式
（２）のｍｉｎ＿ｐａｄｄｉｎｇの値である。 【００３７】同様に、シフトレジスタ群１中の６段目の
レジスタ出力がａ（９）、７段目のレジスタ出力がａ
（８）となる１５サイクル目においても、第１の差分絶
対値演算回路２によりａ（８）とａ（９）の差分絶対値
を求め、次のサイクルに第１のコンパレータ３で量子化
パラメータＱＰとの大小比較を行う。大小比較の結果、
第１の差分絶対値演算回路２の出力が量子化パラメータ
ＱＰより小さい場合、第１のセレクタ４は７段目のレジ
スタ出力のａ（９）を選択し、第１の差分絶対値演算回
路２の出力が量子化パラメータＱＰ以上の場合は、８段
目のレジスタ出力のａ（８）を選択する。第２のレジス
タ７は第１のセレクタ４の出力を保持する。第２のレジ
スタ７に保持される値が式（２）のｍａｘ＿ｐａｄｄｉ
ｎｇｎ値である。 【００３８】１３サイクル目以降、シフトレジスタ群１
中の８〜１６段目のレジスタ出力とｍｉｎ＿ｐａｄｄｉ
ｎｇ値とｍａｘ＿ｐａｄｄｉｎｇ値を用いて平滑化処理
を行う。セレクタ群８中の各セレクタは、１３サイクル
目から２０サイクル目までの期間、以下のように動作す
る。セレクタ１は、１３から１６サイクル目の期間はシ
フトレジスタ群１中の８段目のレジスタを出力し、１７
から２０サイクル目の期間はｍａｘ＿ｐａｄｄｉｎｇ値
を出力する。セレクタ２は、１３から１７サイクル目の
期間はシフトレジスタ群１中の９段目のレジスタを出力
し、１８から２０サイクル目の期間はｍａｘ＿ｐａｄｄ
ｉｎｇ値を出力する。セレクタ３は、１３から１８サイ
クル目の期間はシフトレジスタ群１中の１０段目のレジ
スタを出力し、１９から２０サイクル目の期間はｍａｘ
＿ｐａｄｄｉｎｇ値を出力する。セレクタ４は、１３か
ら１９サイクル目の期間はシフトレジスタ群１中の１１
段目のレジスタを出力し、２０サイクル目はｍａｘ＿ｐ
ａｄｄｉｎｇ値を出力する。セレクタ５は、１３サイク
ル目はｍｉｎ＿ｐａｄｄｉｎｇ値を出力し、１４から２
０サイクル目の期間はシフトレジスタ群１中の１３段目
のレジスタを出力する。セレクタ６は、１３から１４サ
イクル目の期間はｍｉｎ＿ｐａｄｄｉｎｇ値を出力し、
１５から２０サイクル目の期間はシフトレジスタ群１中
の１４段目のレジスタを出力する。セレクタ７は、１３
から１５サイクル目の期間はｍｉｎ＿ｐａｄｄｉｎｇ値
を出力し、１６から２０サイクル目の期間はシフトレジ
スタ群１中の１５段目のレジスタを出力する。セレクタ
８は、１３から１６サイクル目の期間はｍｉｎ＿ｐａｄ
ｄｉｎｇ値を出力し、１７から２０サイクル目の期間は
シフトレジスタ群１中の１６段目のレジスタを出力す
る。 【００３９】次に、第1のシフタ群９で、セレクタ群８
中のセレクタ３から６までの出力を１ビット左シフトさ
せ、シフトレジスタ群１中の１２段目のレジスタ出力を
２ビット左シフトさせる。更に、第１の２入力加算器群
１０で、セレクタ群８中のセレクタ１、２、７、８の出
力と第１のシフタ群９中の各シフタ出力の総和を求め、
さらに定数“８”を加算し、最後に、第２のシフタ１１
で４ビット右シフトし平滑化処理後の画素値を得る。 【００４０】Ｄモード演算の出力として、以上の処理に
より得られた平滑化処理後の画素値を出力するか、入力
画素値をそのまま出力するかは、以下の演算により判別
する。 【００４１】シフトレジスタ群１中の２段目のシフトレ
ジスタ出力を３サイクル目から１０サイクル目にかけて
逐次比較することにより、入力画素値ａ（１）〜ａ
（８）中の最大値および最小値を第３のレジスタ１２お
よび第４のレジスタ１３に保持する。１２サイクル目に
第２の差分絶対値演算回路１４は、第３のレジスタ１２
および第４のレジスタ１３に保持された値の差分絶対値
を求め、１３サイクル目に第２のコンパレータ１５で量
子化パラメータＱＰを２倍した値と比較する。比較した
結果、第２の差分絶対値演算回路１４の出力が量子化パ
ラメータＱＰの２倍より小さい場合、第２のセレクタ１
６は、第１のシフタ１１の出力である平滑化処理後の画
素値を選択し、第２の差分絶対値演算回路１４の出力が
量子化パラメータＱＰの２倍以上の場合は、シフトレジ
スタ群１中の１４段目のレジスタ出力である入力画素値
を選択する。以上の演算により、Ｄモード演算の出力を
得る。 【００４２】次に、Ｔモード演算回路の動作を説明す
る。１５サイクル目において、第２のシフタ群１７はシ
フトレジスタ群１中の１０段目および１１段目のシフト
レジスタ出力を１ビット左シフトさせ、更に、第２の２
入力加算器群１８と第２のシフタ１９は、第２のシフタ
群１７の出力とシフトレジスタ群１中の９段目および１
２段目のシフトレジスタ出力を用いて、式（５）中のｄ
値を算出する。１６サイクル目において、２入力加算器
２０は、シフトレジスタ群１中の１２段目のシフトレジ
スタ出力であるａ（４）と第２のシフタ１９の出力であ
る式（５）中のｄ値を加算し、１７サイクル目におい
て、２入力減算器２１は、シフトレジスタ群１中の１２
段目のシフトレジスタ出力であるａ（５）と第２のシフ
タ１９の出力である式（５）中のｄ値を減算することに
より、それぞれ平滑化処理後の画素値を得る。 【００４３】Ｔモード演算の出力として、以上の処理に
より得られた平滑化処理後の画素値を出力するか、入力
画素値をそのまま出力するかは、以下の演算により判別
する。第３のコンパレータ２２は、第２のシフタ１９の
出力である式（５）中のｄ値の絶対値と量子化パラメー
タＱＰ／２との大小比較を行い、式（５）中のｄ値の絶
対値が量子化パラメータＱＰ／２以下の場合、第３のセ
レクタ２３は、２入力加算器２０または２入力減算器２
１の出力である平滑化処理後の画素値を選択し、式
（５）中のｄ値の絶対値が量子化パラメータＱＰ／２よ
り大きい場合は、シフトレジスタ群１中の１２段目のレ
ジスタ出力である入力画素値を選択する。以上の演算に
より、Ｔモード演算の出力を得る。 【００４４】次に、Ｄモード演算あるいはＴモード演算
のどちらの演算処理を選択するかを判定する演算モード
判定回路の動作について説明する。第３の差分絶対値演
算回路２４は、シフトレジスタ群１中の１段目のレジス
タ出力と２段目のレジスタ出力との差分絶対値を求め
る。これにより、シフトレジスタ群１中の１段目のレジ
スタ出力がａ（１）で２段目のレジスタ出力がａ（０）
となる２サイクル目においては、（ａ（０）−ａ
（１））の絶対値が算出され、シフトレジスタ群１中の
１段目のレジスタ出力がａ（２）で２段目のレジスタ出
力がａ（１）となる３サイクル目においては、（ａ
（１）−ａ（２））の絶対値が算出され、以降同様に各
サイクル毎に隣接する入力画素値間の差分絶対値が算出
される。 【００４５】第４のコンパレータ２５は、第３の差分絶
対値回路２４の出力としきい値Ｔｈ１との大小を比較
し、第３の差分絶対値回路２４の出力がしきい値Ｔｈ１
以下の場合は１を出力し、第３の差分絶対値回路２４の
出力がしきい値Ｔｈ１より大きい場合は０を出力する。
カウンタ２６は、２サイクル目から１０サイクル目まで
の間、第４のコンパレータ２５の出力を累積加算するこ
とにより、式（１）に示したｆの値を求める。第５のコ
ンパレータ２７はカウンタ２６の出力としきい値Ｔｈ２
との大小を比較し、カウンタ２６の出力がしきい値Ｔｈ
２以上の場合、第４のセレクタ２８は第２のセレクタ１
６の出力を選択し、カウンタ２６の出力がしきい値Ｔｈ
２より小さい場合は、第３のセレクタ２３の出力を選択
し、出力する。 【００４６】これにより、隣接する画素値間の変化が緩
やかでブロックノイズが現れ易いパターンの画素値がフ
ィルタに入力された場合は、Ｄモード演算を選択して強
い平滑化処理を実施し、逆に、隣接する画素値間の変化
が激しくブロックノイズが現れにくいパターンの画素値
が入力された場合は、Ｔモード演算を選択して、平滑化
処理の演算量を削減する。 【００４７】以上のように本発明の実施の形態は、ＭＰ
ＥＧ−４に規定されるデブロッキングフィルタのＤモー
ド演算と、Ｔモード演算と、適応するフィルタの判別演
算を完全にハードウェアで実現したことを特徴とするデ
ブロッキングフィルタ演算装置であって、ソフトウェア
的な処理を不要にするとともに、順次入力される画素値
の入力タイミングに同期して各演算を並列に実行するこ
とにより、高速なフィルタリング演算処理を行うことが
できるものである。 【００４８】 また、Ｔモード演算を適応すると判別し
た場合にセレクタ群８の出力をｍａｘ＿ｐａｄｄｉｎｇ
値およびｍｉｎ＿ｐａｄｄｉｎｇ値にすることにより、
第１のシフタ群９および第１の２入力加算器群１０にお
ける信号変化を抑制することにより、更に消費電力を低
減することを可能とするものである。 【００４９】 【発明の効果】以上のように本発明によれば、ＭＰＥＧ
−４に規定されるデブロッキングフィルタのＤモード演
算を行う回路と、Ｔモード演算を行う回路と、それらの
回路のどちらを適応するかを判別する回路とを並列かつ
効率的に処理するハードウェアを実現することにより、
プロセッサの汎用演算器を用いたソフトウェア処理を不
要にし、高速なフィルタリング演算処理を行うことがで
きるという有利な効果が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係わるデブロッキング
フィルタ演算装置のブロック図。 【図２】 本発明の実施の形態に係わるデブロッキング
フィルタ演算装置のタイミング図。 【図３】 ＭＰＥＧ−４に規定されるデブロッキングフ
ィルタに入力される画素位置を示す図。 【図４】 従来のＤモード演算の一部を行う演算装置の
ブロック図。 【符号の説明】 １ シフトレジスタ群 ２ 第１の差分絶対値演算回路 ３ 第１のコンパレータ ４ 第１のセレクタ ５ シーケンスカウンタ ６ 第１のレジスタ ７ 第２のレジスタ ８ セレクタ群 ９ 第１のシフタ群 １０ 第１の２入力加算器群 １１ 第１のシフタ １２ 第３のレジスタ １３ 第４のレジスタ １４ 第２の差分絶対値演算回路 １５ 第２のコンパレータ １６ 第２のセレクタ １７ 第２のシフタ群 １８ 第２の２入力加算器群 １９ 第２のシフタ ２０ ２入力加算器 ２１ ２入力減算器 ２２ 第３のコンパレータ ２３ 第３のセレクタ ２４ 第３の差分絶対値演算回路 ２５ 第４のコンパレータ ２６ カウンタ ２７ 第５のコンパレータ ２８ 第４のセレクタ
フィルタ演算装置のブロック図。 【図２】 本発明の実施の形態に係わるデブロッキング
フィルタ演算装置のタイミング図。 【図３】 ＭＰＥＧ−４に規定されるデブロッキングフ
ィルタに入力される画素位置を示す図。 【図４】 従来のＤモード演算の一部を行う演算装置の
ブロック図。 【符号の説明】 １ シフトレジスタ群 ２ 第１の差分絶対値演算回路 ３ 第１のコンパレータ ４ 第１のセレクタ ５ シーケンスカウンタ ６ 第１のレジスタ ７ 第２のレジスタ ８ セレクタ群 ９ 第１のシフタ群 １０ 第１の２入力加算器群 １１ 第１のシフタ １２ 第３のレジスタ １３ 第４のレジスタ １４ 第２の差分絶対値演算回路 １５ 第２のコンパレータ １６ 第２のセレクタ １７ 第２のシフタ群 １８ 第２の２入力加算器群 １９ 第２のシフタ ２０ ２入力加算器 ２１ ２入力減算器 ２２ 第３のコンパレータ ２３ 第３のセレクタ ２４ 第３の差分絶対値演算回路 ２５ 第４のコンパレータ ２６ カウンタ ２７ 第５のコンパレータ ２８ 第４のセレクタ
フロントページの続き
(56)参考文献 特開 平９−187008（ＪＰ，Ａ)
特開 平10−191335（ＪＰ，Ａ)
特開 平11−275584（ＪＰ，Ａ)
Ｓｕｎｇ Ｄｅｕｋ Ｋｉｍ， ｅｔ
ａｌ．，Ａ Ｄｅｂｌｏｃｋｉｎｇ
Ｆｉｌｔｅｒ ｗｉｔｈ Ｔｗｏ Ｓｅ
ｐａｒａｔｅ Ｍｏｄｅｓ ｉｎ Ｂｌ
ｏｃｋ−Ｂａｓｅｄ Ｖｉｄｅｏ Ｃｏ
ｄｉｎｇ，ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａ
ｎｄ Ｓｙｓｔｅｍｓ ｆｏｒ Ｖｉｄ
ｅｏ Ｔｅｃｈｎｏｌｏｇｙ，ＩＥＥ
Ｅ，1999年 ２月，Ｖｏｌ．９， Ｎ
ｏ．１，ｐ．156−160
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 7/24 - 7/68
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ＭＰＥＧ−４に規定されるデブロッキン
グフィルタのＤモード演算を行うＤモード演算回路と、
Ｔモード演算を行うＴモード演算回路と、ブロック境界
近傍の画素値の変化度合いに応じて前記Ｄモード演算又
は前記Ｔモード演算を行うかを適応的に判定する演算モ
ード判定回路と、前記演算モード判定回路の出力により
前記Ｄモード演算回路および前記Ｔモード演算回路の何
れか一方の出力を選択して出力するセレクタと、を備
え、 前記Ｄモード演算回路、前記Ｔモード演算回路および前
記演算モード判定回路が、順次入力される画素値の入力
タイミングに同期して並列に動作し、 前記Ｄモード演算回路が、入力画素値をシフトするシフ
トレジスタ群と、前記シフトレジスタ群において隣接す
るレジスタ間の差分絶対値を求める第１の差分絶対値演
算回路と、前記第１の差分絶対値演算回路の出力と第１
のしきい値との大小を比較する第１のコンパレータと、
前記第１のコンパレータの出力に応じて前記シフトレジ
スタ群における特定のレジスタ出力を選択する第１のセ
レクタと、演算開始後のサイクル数をカウントするシー
ケンスカウンタと、前記シーケンスカウンタが示す特定
のサイクルにおいて前記第１のセレクタの出力を保持す
る第１および第２のレジスタと、前記シーケンスカウン
タが示すサイクルに応じて前記シフトレジスタ群中の特
定のレジスタ出力と前記第１および第２のレジスタ出力
とを切替えるセレクタ群と、前記セレクタ群の出力を左
シフトする第１のシフタ群と、前記セレクタ群の出力と
前記第１のシフタ群の出力とを加算する第１の加算器群
と、前記第１の加算器群の出力を右シフトする第１のシ
フタと、前記シーケンスカウンタが示す特定のサイクル
期間中における前記シフトレジスタ群中の特定のレジス
タ出力の最大値および最小値を保持する第３および第４
のレジスタと、前記第３および第４のレジスタの差分絶
対値を求める第２の差分絶対値演算回路と、前記第２の
差分絶対値演算回路の出力と第２のしきい値との大小を
比較する第２のコンパレータと、前記第２のコンパレー
タの出力に応じて前記シフトレジスタ群中の特定のレジ
スタ出力と前記第１のシフタの出力とを切替える第２の
セレクタと、を有し、前記Ｔモード演算回路が、前記シ
フトレジスタ群中の特定のレジスタ出力を左シフトする
第２のシフタ群と、前記シフトレジスタ群中の特定のレ
ジスタ出力と前記第２のシフタ群の出力とを加算する第
２の加算器群と、前記第２の加算器群の出力を右シフト
する第２のシフタと、前記第２のシフタの出力と前記シ
フトレジスタ群中の特定のレジスタ出力とを加算する加
算器と、前記第２のシフタの出力と前記シフトレジスタ
群中の特定のレジスタ出力とを減算する減算器と、前記
第２のシフタの出力の絶対値と第３のしきい値との大小
を比較する第３のコンパレータと、前記第３のコンパレ
ータの出力に応じて前記シフトレジスタ群中の特定のレ
ジスタ出力、前記加算器の出力および前記減算器の出力
を切替える第３のセレクタと、を有し、前記演算モード
判定回路が、前記シフトレジスタ群中において隣接する
レジスタ間の差分絶対値を求める第３の差分絶対値演算
回路と、前記第３の差分絶対値演算回路の出力と第４の
しきい値との大小を比較する第４のコンパレータと、前
記第４のコンパレータの出力を累積加算するカウンタ
と、前記カウンタの出力と第５のしきい値との大小を比
較する第５のコンパレータと、を有し、前記演算モード
判定回路の出力に応じて前記Ｄモード演算回路の出力と
前記Ｔモード演算回路の出力とを切替えて出力する第４
のセレクタと、を含む請求項１に記載の デブロッキング
フィルタ演算装置。
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