JP3498672B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、他の装置の電極とバンプによ
り物理的、且つ、電気的に接続される電極を備える半導
体装置及びその製造方法に関する。
の製造方法に関し、特に、他の装置の電極とバンプによ
り物理的、且つ、電気的に接続される電極を備える半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置は半導体基板
にＩＧＢＴ（Insulated Gate BipolarTransistor）やパ
ワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field
Effect Transistor）などの半導体素子を備え、この半
導体素子と電気的に接続される表面パッド電極から半導
体素子に流れる電流を取り出す。この表面パッド電極は
更に外部装置の電極とバンプにより電気的且つ物理的に
接続され、半導体素子を流れる電流は外部装置に取り出
される。このバンプとして、錫と鉛の合金からなるはん
だバンプが用いられることが多い。
にＩＧＢＴ（Insulated Gate BipolarTransistor）やパ
ワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field
Effect Transistor）などの半導体素子を備え、この半
導体素子と電気的に接続される表面パッド電極から半導
体素子に流れる電流を取り出す。この表面パッド電極は
更に外部装置の電極とバンプにより電気的且つ物理的に
接続され、半導体素子を流れる電流は外部装置に取り出
される。このバンプとして、錫と鉛の合金からなるはん
だバンプが用いられることが多い。
【０００３】
【発明が解決しようとする課題】しかしながら、表面パ
ッド電極の材料としてはアルミニウムが使用される場合
が多く、アルミニウムははんだバンプの材料である鉛や
錫との密着性が乏しいため、表面パッド電極と外部装置
とを電気的な接続や物理的な接続が十分でない場合があ
った。
ッド電極の材料としてはアルミニウムが使用される場合
が多く、アルミニウムははんだバンプの材料である鉛や
錫との密着性が乏しいため、表面パッド電極と外部装置
とを電気的な接続や物理的な接続が十分でない場合があ
った。
【０００４】本発明の半導体装置は、半導体素子の表面
パッド電極とバンプとを電気的に十分に接続することを
目的の一つとする。また、本発明の半導体装置の製造方
法は、半導体素子の表面パッド電極上に無電解メッキで
表面電極を形成することで、表面パッド電極とバンプと
を電気的に十分接続することを目的の一つとする。
パッド電極とバンプとを電気的に十分に接続することを
目的の一つとする。また、本発明の半導体装置の製造方
法は、半導体素子の表面パッド電極上に無電解メッキで
表面電極を形成することで、表面パッド電極とバンプと
を電気的に十分接続することを目的の一つとする。
【０００５】
【課題を解決するための手段】本発明の半導体装置及び
半導体装置の製造方法は、上述の目的の少なくとも一部
を達成するために以下の手段を採った。
半導体装置の製造方法は、上述の目的の少なくとも一部
を達成するために以下の手段を採った。
【０００６】 半導体素子を備える半導体基板と、該半
導体基板の表の面に設けられ、前記半導体素子と電気的
に接続される表面パッド電極と、該表面パッド電極上に
設けられ、該表面パッド電極と電気的に接続される表面
電極と、前記半導体基板の裏の面に設けられる裏面パッ
ド電極と、該裏面パッド電極上に設けられ、該裏面パッ
ド電極と電気的に接続される裏面電極と、を備え、前記
表面電極は他の装置の電極とバンプにより物理的、且
つ、電気的に接続される半導体装置であって、前記表面
電極は複数の導電層を有し、該複数の導電層のうち、前
記表面パッド電極と物理的に接続される導電層は前記表
面パッド電極の材料と密着性が良い材料からなり、前記
バンプと物理的に接続される導電層は前記バンプの材料
と密着性が良い材料からなり、前記裏面電極は、前記表
面電極の導電層と同じ配置の複数の導電層を有すること
を要旨とする。
導体基板の表の面に設けられ、前記半導体素子と電気的
に接続される表面パッド電極と、該表面パッド電極上に
設けられ、該表面パッド電極と電気的に接続される表面
電極と、前記半導体基板の裏の面に設けられる裏面パッ
ド電極と、該裏面パッド電極上に設けられ、該裏面パッ
ド電極と電気的に接続される裏面電極と、を備え、前記
表面電極は他の装置の電極とバンプにより物理的、且
つ、電気的に接続される半導体装置であって、前記表面
電極は複数の導電層を有し、該複数の導電層のうち、前
記表面パッド電極と物理的に接続される導電層は前記表
面パッド電極の材料と密着性が良い材料からなり、前記
バンプと物理的に接続される導電層は前記バンプの材料
と密着性が良い材料からなり、前記裏面電極は、前記表
面電極の導電層と同じ配置の複数の導電層を有すること
を要旨とする。
【０００７】 この本発明の半導体装置では、表面電極
は複数の導電層からなり、複数の導電層のうち、表面パ
ッド電極と物理的に接続される導電層は前記表面パッド
電極の材料と密着性が良い材料からなり、バンプと物理
的に接続される導電層は前記バンプの材料と密着性が良
い材料からなるためにバンプと表面電極とを電気的に十
分接続することができるので、表面パッド電極とバンプ
とを電気的に十分接続することができる。裏面電極は導
電層と同じ配置の複数の導電層を有するので、半導体基
板の裏の面側ではバンプと裏面電極とを電気的に十分接
続することができるので、裏面パッド電極とバンプとを
電気的に十分接続することができる。
は複数の導電層からなり、複数の導電層のうち、表面パ
ッド電極と物理的に接続される導電層は前記表面パッド
電極の材料と密着性が良い材料からなり、バンプと物理
的に接続される導電層は前記バンプの材料と密着性が良
い材料からなるためにバンプと表面電極とを電気的に十
分接続することができるので、表面パッド電極とバンプ
とを電気的に十分接続することができる。裏面電極は導
電層と同じ配置の複数の導電層を有するので、半導体基
板の裏の面側ではバンプと裏面電極とを電気的に十分接
続することができるので、裏面パッド電極とバンプとを
電気的に十分接続することができる。
【０００８】 また、この態様の半導体装置によれば、
前記表面電極の各導電層は、アルミニウム、ニッケル、
金、白金、銀、銅、クロム、パラジウム、タンタル、コ
バルト、タングステン、錫又は鉛のいずれか又はこれら
の化合物からなるものとすることができる。
前記表面電極の各導電層は、アルミニウム、ニッケル、
金、白金、銀、銅、クロム、パラジウム、タンタル、コ
バルト、タングステン、錫又は鉛のいずれか又はこれら
の化合物からなるものとすることができる。
【０００９】 本発明の半導体装置の製造方法は、
（ａ）半導体基板に半導体素子を形成し、（ｂ）前記半
導体基板の表の面に前記半導体素子と電気的に接続さ
れ、所定の形状にパターニングされた表面パッド電極を
形成し、（ｃ）前記半導体基板の裏の面に前記半導体素
子と電気的に接続され、所定の形状にパターニングされ
た裏面パッド電極を形成し、（ｄ）前記表面パッド電極
と電気的に接続される少なくとも一層の導電層と共に、
前記裏面パッド電極と電気的に接続される少なくとも一
層の導電層を無電解メッキにより成膜し、表面電極及び
裏面電極を一括して形成することを要旨とする。
（ａ）半導体基板に半導体素子を形成し、（ｂ）前記半
導体基板の表の面に前記半導体素子と電気的に接続さ
れ、所定の形状にパターニングされた表面パッド電極を
形成し、（ｃ）前記半導体基板の裏の面に前記半導体素
子と電気的に接続され、所定の形状にパターニングされ
た裏面パッド電極を形成し、（ｄ）前記表面パッド電極
と電気的に接続される少なくとも一層の導電層と共に、
前記裏面パッド電極と電気的に接続される少なくとも一
層の導電層を無電解メッキにより成膜し、表面電極及び
裏面電極を一括して形成することを要旨とする。
【００１０】 この本発明の半導体装置の製造法におい
て、窓部から露出した表面パッド電極上に、表面パッド
電極と電気的に接続され複数の導電層を無電解メッキで
成膜し表面電極を形成する。無電解メッキはバッチ処理
が可能であり、一度に多数の半導体装置を製造すること
ができる。
て、窓部から露出した表面パッド電極上に、表面パッド
電極と電気的に接続され複数の導電層を無電解メッキで
成膜し表面電極を形成する。無電解メッキはバッチ処理
が可能であり、一度に多数の半導体装置を製造すること
ができる。
【００１１】 また、表面電極と裏面電極とを一括して
形成するため、製造工程数の増加を抑えることができ
る。
形成するため、製造工程数の増加を抑えることができ
る。
【００１２】 また、この態様の半導体装置の製造方法
において、前記ステップ（ｃ）は、前記表面パッド電極
の材料と密着性が良い材料で前記表面パッド電極と物理
的に接続される導電層を成膜し、前記バンプの材料と密
着性が良い材料で前記バンプと物理的に接続される導電
層を成膜するステップとすることもできる。ステップ
（ｃ）では、表面電極の複数の導電層のうち、表面パッ
ド電極と物理的に接続される導電層は表面パッド電極の
材料と密着性が良い材料で形成し、バンプと物理的に接
続される導電層は前記バンプの材料と密着性が良い材料
で形成するため、バンプと表面電極とを電気的に十分接
続することができるので、表面パッド電極とバンプとを
電気的に十分接続することができる。
において、前記ステップ（ｃ）は、前記表面パッド電極
の材料と密着性が良い材料で前記表面パッド電極と物理
的に接続される導電層を成膜し、前記バンプの材料と密
着性が良い材料で前記バンプと物理的に接続される導電
層を成膜するステップとすることもできる。ステップ
（ｃ）では、表面電極の複数の導電層のうち、表面パッ
ド電極と物理的に接続される導電層は表面パッド電極の
材料と密着性が良い材料で形成し、バンプと物理的に接
続される導電層は前記バンプの材料と密着性が良い材料
で形成するため、バンプと表面電極とを電気的に十分接
続することができるので、表面パッド電極とバンプとを
電気的に十分接続することができる。
【００１３】
【００１４】
【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）を、図面に従って説明する。
実施形態という）を、図面に従って説明する。
【００１５】図１は本実施形態の半導体装置１００が示
された断面図であり、図２は本実施形態の半導体装置１
００と他の装置のリード電極５２及びプリント基板電極
５６とを接続したときの断面図である。
された断面図であり、図２は本実施形態の半導体装置１
００と他の装置のリード電極５２及びプリント基板電極
５６とを接続したときの断面図である。
【００１６】半導体装置１００は、シリコンを材料とし
ＩＧＢＴを備える半導体基板１０を備えている。半導体
１００は半導体基板１０の表の面側に、半導体基板１０
のＩＧＢＴのエミッタ層１２と電気的に接続されアルミ
ニウムを材料とする表面パッド電極３０と、表面パッド
電極３０上に設けられ表面パッド電極３０と電気的に接
続されニッケルを材料とする表面電極第一層３２と、表
面電極第一層３２上に設けられ金を材料とする表面電極
第二層３４と、表面パッド電極３０と半導体基板１０を
覆うように設けられていてシリコン酸化膜を材料とする
層間絶縁膜３６とを備える。また、半導体基板１０の裏
の面側には、半導体基板１０の裏側全面に設けられ半導
体基板１０のＩＧＢＴのコレクタ層１４と電気的に接続
されアルミニウムを材料とする裏面パッド電極４０と、
裏面パッド電極４０上に設けられニッケルを材料とし裏
面パッド電極４０と電気的に接続される裏面電極第一層
４２と、裏面電極第一層４２上に設けられた金を材料と
する裏面電極第二層４４と、を備える。表面パッド電極
３０の材料であるアルミニウムと表面電極第一層３２の
材料であるニッケルとは密着性が良いため、表面パッド
電極３０と表面電極第一層３２とは電気的、且つ、物理
的に充分な接続を得ることができる。また、裏面パッド
電極４０の材料であるアルミニウムと裏面電極第一層４
２の材料であるニッケルとは密着性が良いため裏面パッ
ド電極４０と裏面電極第一層４２とは電気的、且つ、物
理的に充分な接続を得ることができる。
ＩＧＢＴを備える半導体基板１０を備えている。半導体
１００は半導体基板１０の表の面側に、半導体基板１０
のＩＧＢＴのエミッタ層１２と電気的に接続されアルミ
ニウムを材料とする表面パッド電極３０と、表面パッド
電極３０上に設けられ表面パッド電極３０と電気的に接
続されニッケルを材料とする表面電極第一層３２と、表
面電極第一層３２上に設けられ金を材料とする表面電極
第二層３４と、表面パッド電極３０と半導体基板１０を
覆うように設けられていてシリコン酸化膜を材料とする
層間絶縁膜３６とを備える。また、半導体基板１０の裏
の面側には、半導体基板１０の裏側全面に設けられ半導
体基板１０のＩＧＢＴのコレクタ層１４と電気的に接続
されアルミニウムを材料とする裏面パッド電極４０と、
裏面パッド電極４０上に設けられニッケルを材料とし裏
面パッド電極４０と電気的に接続される裏面電極第一層
４２と、裏面電極第一層４２上に設けられた金を材料と
する裏面電極第二層４４と、を備える。表面パッド電極
３０の材料であるアルミニウムと表面電極第一層３２の
材料であるニッケルとは密着性が良いため、表面パッド
電極３０と表面電極第一層３２とは電気的、且つ、物理
的に充分な接続を得ることができる。また、裏面パッド
電極４０の材料であるアルミニウムと裏面電極第一層４
２の材料であるニッケルとは密着性が良いため裏面パッ
ド電極４０と裏面電極第一層４２とは電気的、且つ、物
理的に充分な接続を得ることができる。
【００１７】半導体基板１０は、ｐ型半導体からなり不
純物濃度が高いコレクタ層１４と、コレクタ層１４上に
設けられｎ型半導体からなる不純物濃度が低いベース層
１６と、ベース層１６上に設けられｐ型半導体からなる
チャネル層１８と、チャネル層１８の表面に設けられｎ
型半導体からなるエミッタ層１２と、エミッタ層１２を
貫いてベース層１６に達するトレンチ内壁に形成された
ゲート酸化膜２０と、このトレンチを埋めるように形成
されたゲート電極１１と、ゲート電極１１上に設けられ
た絶縁層２４と、を備えるＩＧＢＴが設けられている。
このＩＧＢＴにおいて、ゲート電極１１とエミッタ層１
２との間に電位差が生じると、チャネル層１８のゲート
電極１１に沿った部分にチャネルが形成されベース層１
６に少数キャリアが注入されることで、エミッタ層１２
からコレクタ層１４へ電流が流れる。表面パッド電極３
０と表面電極第一層３２とを介してエミッタ層１２は表
面電極第二層３４と電気的に接続され、裏面パッド電極
４０及び裏面電極第一層４２を介してコレクタ層１４は
裏面電極第二層４４と電気的に接続されているので、表
面電極第二層３４と裏面電極第二層４４との間に電流が
流れる。
純物濃度が高いコレクタ層１４と、コレクタ層１４上に
設けられｎ型半導体からなる不純物濃度が低いベース層
１６と、ベース層１６上に設けられｐ型半導体からなる
チャネル層１８と、チャネル層１８の表面に設けられｎ
型半導体からなるエミッタ層１２と、エミッタ層１２を
貫いてベース層１６に達するトレンチ内壁に形成された
ゲート酸化膜２０と、このトレンチを埋めるように形成
されたゲート電極１１と、ゲート電極１１上に設けられ
た絶縁層２４と、を備えるＩＧＢＴが設けられている。
このＩＧＢＴにおいて、ゲート電極１１とエミッタ層１
２との間に電位差が生じると、チャネル層１８のゲート
電極１１に沿った部分にチャネルが形成されベース層１
６に少数キャリアが注入されることで、エミッタ層１２
からコレクタ層１４へ電流が流れる。表面パッド電極３
０と表面電極第一層３２とを介してエミッタ層１２は表
面電極第二層３４と電気的に接続され、裏面パッド電極
４０及び裏面電極第一層４２を介してコレクタ層１４は
裏面電極第二層４４と電気的に接続されているので、表
面電極第二層３４と裏面電極第二層４４との間に電流が
流れる。
【００１８】図２に示されているように、表面電極第二
層３４は錫と鉛との合金を材料とするはんだバンプ５０
によって、他の装置のリード電極５２と電気的且つ物理
的に接続されている。このとき、表面電極第二層３４の
材料である金は、はんだと密着性が良い材料であるの
で、リード電極５２と表面電極第二層３４とははんだバ
ンプ５０によって電気的且つ物理的に十分接続される。
裏面電極第二層４４は錫と鉛との合金を材料とするはん
だバンプ５４によって、プリント基板電極５６と電気的
且つ物理的に接続されている。このとき、裏面電極第二
層４４の材料である金は、はんだと密着性が良い材料で
あるので、プリント基板電極５６と裏面電極第二層４４
と、はんだバンプ５４によって電気的且つ物理的に十分
に接続することができる。このように、半導体装置１０
０のリード電極５２及びプリント基板電極５６とを十分
電気的に接続することができる。
層３４は錫と鉛との合金を材料とするはんだバンプ５０
によって、他の装置のリード電極５２と電気的且つ物理
的に接続されている。このとき、表面電極第二層３４の
材料である金は、はんだと密着性が良い材料であるの
で、リード電極５２と表面電極第二層３４とははんだバ
ンプ５０によって電気的且つ物理的に十分接続される。
裏面電極第二層４４は錫と鉛との合金を材料とするはん
だバンプ５４によって、プリント基板電極５６と電気的
且つ物理的に接続されている。このとき、裏面電極第二
層４４の材料である金は、はんだと密着性が良い材料で
あるので、プリント基板電極５６と裏面電極第二層４４
と、はんだバンプ５４によって電気的且つ物理的に十分
に接続することができる。このように、半導体装置１０
０のリード電極５２及びプリント基板電極５６とを十分
電気的に接続することができる。
【００１９】次に、図１に示した半導体装置１００の製
造方法を説明する。図３は、半導体装置１００の製造方
法を示したフローチャートである。まず、半導体基板１
０にＩＧＢＴを形成する（ステップＳ１０）。ＩＧＢＴ
の製造方法は、通常のＩＧＢＴの製造方法が適用でき
る。例えば、コレクタ層１４上にエピタキシャル成長を
用いてｎ型層を成長させた後、イオン注入法などを用い
て、ベース層１６、チャネル層１８及びエミッタ層１２
を形成する。そして、ＲＩＥ（Reactive Ion Etching）
法を用いてトレンチを形成した後、トレンチ側壁を拡散
炉等を用いて酸化しゲート酸化膜２０を形成し、トレン
チ内に多結晶シリコンを埋め込むなどしてゲート電極１
１を形成する。その後、層間絶縁膜２４を形成する。
造方法を説明する。図３は、半導体装置１００の製造方
法を示したフローチャートである。まず、半導体基板１
０にＩＧＢＴを形成する（ステップＳ１０）。ＩＧＢＴ
の製造方法は、通常のＩＧＢＴの製造方法が適用でき
る。例えば、コレクタ層１４上にエピタキシャル成長を
用いてｎ型層を成長させた後、イオン注入法などを用い
て、ベース層１６、チャネル層１８及びエミッタ層１２
を形成する。そして、ＲＩＥ（Reactive Ion Etching）
法を用いてトレンチを形成した後、トレンチ側壁を拡散
炉等を用いて酸化しゲート酸化膜２０を形成し、トレン
チ内に多結晶シリコンを埋め込むなどしてゲート電極１
１を形成する。その後、層間絶縁膜２４を形成する。
【００２０】次に、半導体基板１０上の全面にアルミニ
ウムをスパッタ法または蒸着法により成膜し、レジスト
を塗布したのち、フォトリソグラフィ法を用いてレジス
トをパターニングし、ＲＩＥ法を用いて表面パッド電極
３０及び図示しないゲート電極用パッドなどを形成する
（ステップＳ１２）。
ウムをスパッタ法または蒸着法により成膜し、レジスト
を塗布したのち、フォトリソグラフィ法を用いてレジス
トをパターニングし、ＲＩＥ法を用いて表面パッド電極
３０及び図示しないゲート電極用パッドなどを形成する
（ステップＳ１２）。
【００２１】その後、半導体基板１０上の全面にプラズ
マＣＶＤ（Chemical Vapor Deposition）法などを用い
てシリコン酸化膜層または硼珪酸ガラス層を成膜させ
る。そしてその層上にレジストを塗布し、フォトリソグ
ラフィ法を用いて、表面パッド電極３０の少なくとも一
部が露出するようにレジストがパターニングされ、この
レジストをマスクとして成膜された層がＲＩＥ法でエッ
チングされ、層間絶縁膜３６が形成される（ステップＳ
１４）。
マＣＶＤ（Chemical Vapor Deposition）法などを用い
てシリコン酸化膜層または硼珪酸ガラス層を成膜させ
る。そしてその層上にレジストを塗布し、フォトリソグ
ラフィ法を用いて、表面パッド電極３０の少なくとも一
部が露出するようにレジストがパターニングされ、この
レジストをマスクとして成膜された層がＲＩＥ法でエッ
チングされ、層間絶縁膜３６が形成される（ステップＳ
１４）。
【００２２】次に半導体基板１０の裏面がグラインダー
またはラッピング機によって研磨され、半導体基板１０
の厚さや裏面の平坦性が調整される。その後、スパッタ
法または蒸着法を用いてアルミニウムを成膜し、裏面パ
ッド電極４０を形成する（ステップＳ１６）。
またはラッピング機によって研磨され、半導体基板１０
の厚さや裏面の平坦性が調整される。その後、スパッタ
法または蒸着法を用いてアルミニウムを成膜し、裏面パ
ッド電極４０を形成する（ステップＳ１６）。
【００２３】次に無電解メッキ工程を行なう。裏面パッ
ド電極４０が形成された半導体基板１０を、硫酸または
苛性ソーダなどの酸又はアルカリでエッチングして、表
面パッド電極３０及び裏面パッド電極４０の露出部に形
成されている酸化膜を除去する。その後、半導体基板１
０を塩化パラジウムまたは塩化亜鉛を主成分とする浴に
浸漬し、表面パッド電極３０及び裏面パッド電極４０の
露出面のアルミニウムをパラジウムまたは亜鉛で置換し
活性化する。そして、余分なパラジウムまたは亜鉛を硝
酸などで洗浄し、表面を調整する。その後、塩化ニッケ
ル及び硫酸ニッケルを主成分とし、次亜燐酸ナトリウ
ム、ジメチルアミンボラン、水素化硼素化ナトリウムま
たはヒドラジンを還元剤とする浴に浸漬し、ニッケルを
析出させ、表面電極第一層３２および裏面電極第一層４
２を形成する（ステップＳ１８）。
ド電極４０が形成された半導体基板１０を、硫酸または
苛性ソーダなどの酸又はアルカリでエッチングして、表
面パッド電極３０及び裏面パッド電極４０の露出部に形
成されている酸化膜を除去する。その後、半導体基板１
０を塩化パラジウムまたは塩化亜鉛を主成分とする浴に
浸漬し、表面パッド電極３０及び裏面パッド電極４０の
露出面のアルミニウムをパラジウムまたは亜鉛で置換し
活性化する。そして、余分なパラジウムまたは亜鉛を硝
酸などで洗浄し、表面を調整する。その後、塩化ニッケ
ル及び硫酸ニッケルを主成分とし、次亜燐酸ナトリウ
ム、ジメチルアミンボラン、水素化硼素化ナトリウムま
たはヒドラジンを還元剤とする浴に浸漬し、ニッケルを
析出させ、表面電極第一層３２および裏面電極第一層４
２を形成する（ステップＳ１８）。
【００２４】そして、半導体基板１０をシアン化金カリ
ウムを主成分とするシアン化金錯体を用いる置換金メッ
キ浴又は亜硫酸金、塩化金もしくはチオ硫酸金を主成分
とする非シアン置換金メッキ浴へ浸漬し、ニッケル表面
に膜厚０．００５μｍから０．３μｍの金薄膜を成膜
し、表面電極第二層３４及び裏面電極第二層４４を形成
し（ステップＳ２０）、半導体装置１００が完成する。
このとき、必要に応じてライフタイムを制御するための
イオン照射が行なわれる。その後、表面電極第二層３４
とリード電極５２とをはんだバンプ５０で接続し、裏面
電極第二層４４とプリント基板電極５６とをはんだバン
プ５４で接続する。
ウムを主成分とするシアン化金錯体を用いる置換金メッ
キ浴又は亜硫酸金、塩化金もしくはチオ硫酸金を主成分
とする非シアン置換金メッキ浴へ浸漬し、ニッケル表面
に膜厚０．００５μｍから０．３μｍの金薄膜を成膜
し、表面電極第二層３４及び裏面電極第二層４４を形成
し（ステップＳ２０）、半導体装置１００が完成する。
このとき、必要に応じてライフタイムを制御するための
イオン照射が行なわれる。その後、表面電極第二層３４
とリード電極５２とをはんだバンプ５０で接続し、裏面
電極第二層４４とプリント基板電極５６とをはんだバン
プ５４で接続する。
【００２５】ステップＳ１８及びステップＳ２０におい
て、表面電極の各層と裏面電極の各層とを無電解メッキ
で一括して形成することができる。したがって、工程数
の増加を抑えることができる。また、無電解メッキは半
導体装置１００のような複数の半導体装置をバッチ処理
で一度に製造することが可能なので、製造時間を短縮す
ることができる。また、無電解メッキの工程では、表面
パッド電極３０及び裏面パッド電極４０が形成された半
導体基板１０を、硫酸または苛性ソーダなどの酸又はア
ルカリでエッチングして、表面パッド電極３０及び裏面
パッド電極４０の露出部に形成されている酸化膜を除去
するので、表面電極第二層３４から表面パッド電極３０
にかけての抵抗が小さくなる。更に、裏面研磨後すぐに
裏面電極を形成することができるので、基板汚染を低減
することができる。
て、表面電極の各層と裏面電極の各層とを無電解メッキ
で一括して形成することができる。したがって、工程数
の増加を抑えることができる。また、無電解メッキは半
導体装置１００のような複数の半導体装置をバッチ処理
で一度に製造することが可能なので、製造時間を短縮す
ることができる。また、無電解メッキの工程では、表面
パッド電極３０及び裏面パッド電極４０が形成された半
導体基板１０を、硫酸または苛性ソーダなどの酸又はア
ルカリでエッチングして、表面パッド電極３０及び裏面
パッド電極４０の露出部に形成されている酸化膜を除去
するので、表面電極第二層３４から表面パッド電極３０
にかけての抵抗が小さくなる。更に、裏面研磨後すぐに
裏面電極を形成することができるので、基板汚染を低減
することができる。
【００２６】図４は、他の実施形態の半導体装置２００
を示した断面図である。図１と同様の機能を果たす構成
には同じ符号が施されている。半導体装置２００では、
表面電極第一層３２及び表面電極第二層３４が表面パッ
ド電極３０上のみではなく、半導体基板１０上にも設け
られている。そして、表面電極第二層３４上と露出して
いる半導体基板１０上とに層間絶縁膜３６が設けられて
いる。
を示した断面図である。図１と同様の機能を果たす構成
には同じ符号が施されている。半導体装置２００では、
表面電極第一層３２及び表面電極第二層３４が表面パッ
ド電極３０上のみではなく、半導体基板１０上にも設け
られている。そして、表面電極第二層３４上と露出して
いる半導体基板１０上とに層間絶縁膜３６が設けられて
いる。
【００２７】図５は、半導体装置２００の製造方法を示
すフローチャートである。ステップＳ１１０、ステップ
Ｓ１１２までは、それぞれ、図３におけるステップＳ１
０、ステップＳ１２までの製造方法と同様であり、半導
体装置１００と同じ方法で、半導体基板１０に表面パッ
ド電極３０を形成する。次に、図３におけるステップＳ
１６と同様に、裏面パッド電極４０を形成する（ステッ
プＳ１１４）。
すフローチャートである。ステップＳ１１０、ステップ
Ｓ１１２までは、それぞれ、図３におけるステップＳ１
０、ステップＳ１２までの製造方法と同様であり、半導
体装置１００と同じ方法で、半導体基板１０に表面パッ
ド電極３０を形成する。次に、図３におけるステップＳ
１６と同様に、裏面パッド電極４０を形成する（ステッ
プＳ１１４）。
【００２８】その後、無電解メッキ工程を行なう。ステ
ップＳ１８と同様の方法で表面電極第一層３２および裏
面電極第一層４２を形成する（ステップＳ１１６）。す
なわち、表面パッド電極３０及び裏面パッド電極４０の
露出部に形成されている酸化膜を除去した後、半導体基
板１０を塩化パラジウムまたは塩化亜鉛を主成分とする
浴に浸漬し、表面パッド電極３０及び裏面パッド電極４
０の露出部のアルミニウムをパラジウムまたは亜鉛で置
換し活性化する。そして、表面を調整した後、塩化ニッ
ケル及び硫酸ニッケルを主成分とし、次亜燐酸ナトリウ
ム、ジメチルアミンボラン、水素化硼素化ナトリウムま
たはヒドラジンを還元剤とする浴に浸漬し、ニッケルを
析出させ、表面電極第一層３２および裏面電極第一層４
２を形成する。
ップＳ１８と同様の方法で表面電極第一層３２および裏
面電極第一層４２を形成する（ステップＳ１１６）。す
なわち、表面パッド電極３０及び裏面パッド電極４０の
露出部に形成されている酸化膜を除去した後、半導体基
板１０を塩化パラジウムまたは塩化亜鉛を主成分とする
浴に浸漬し、表面パッド電極３０及び裏面パッド電極４
０の露出部のアルミニウムをパラジウムまたは亜鉛で置
換し活性化する。そして、表面を調整した後、塩化ニッ
ケル及び硫酸ニッケルを主成分とし、次亜燐酸ナトリウ
ム、ジメチルアミンボラン、水素化硼素化ナトリウムま
たはヒドラジンを還元剤とする浴に浸漬し、ニッケルを
析出させ、表面電極第一層３２および裏面電極第一層４
２を形成する。
【００２９】そして、ステップＳ２０と同様の方法でニ
ッケル表面に膜厚０．００５μｍから０．３μｍの金薄
膜を成膜し表面電極第二層３４及び裏面電極第二層４４
を形成する（ステップＳ１１８）。
ッケル表面に膜厚０．００５μｍから０．３μｍの金薄
膜を成膜し表面電極第二層３４及び裏面電極第二層４４
を形成する（ステップＳ１１８）。
【００３０】その後、図３に示されたステップＳ１４の
方法と同様の方法で表面電極第二層３４及び露出してい
る半導体基板１０上にプラズマＣＶＤ（Chemical Vapor
Deposition）法などを用いてシリコン酸化膜層または
硼珪酸ガラス層を成膜し、層間絶縁膜３６が形成される
（ステップＳ１２０）。
方法と同様の方法で表面電極第二層３４及び露出してい
る半導体基板１０上にプラズマＣＶＤ（Chemical Vapor
Deposition）法などを用いてシリコン酸化膜層または
硼珪酸ガラス層を成膜し、層間絶縁膜３６が形成される
（ステップＳ１２０）。
【００３１】ステップＳ１１６及びステップＳ１１８に
おいて、表面電極の各層と裏面電極の各層とを無電解メ
ッキで一括して形成することができる。したがって、工
程数の増加を抑えることができる。
おいて、表面電極の各層と裏面電極の各層とを無電解メ
ッキで一括して形成することができる。したがって、工
程数の増加を抑えることができる。
【００３２】前述した半導体装置１００及び２００では
半導体基板１０が備える半導体素子がＩＧＢＴである場
合を例示したが、これはＩＧＢＴに限定したものではな
く、ＩＧＢＴをパワーＭＯＳＦＥＴ、ダイオード、サイ
リスタなどの他の半導体素子としてもよい。
半導体基板１０が備える半導体素子がＩＧＢＴである場
合を例示したが、これはＩＧＢＴに限定したものではな
く、ＩＧＢＴをパワーＭＯＳＦＥＴ、ダイオード、サイ
リスタなどの他の半導体素子としてもよい。
【００３３】また、前述した半導体装置１００の製造方
法又は半導体装置２００の製造方法では、必要に応じて
ＣＭＰ（Chemical Physical Polishing）を用いて層間
絶縁膜などを平坦化してもよい。
法又は半導体装置２００の製造方法では、必要に応じて
ＣＭＰ（Chemical Physical Polishing）を用いて層間
絶縁膜などを平坦化してもよい。
【００３４】また、半導体装置１００及び半導体装置２
００では、層間絶縁膜３６としてシリコン酸化膜を用い
たが、Ta２O５、SrTiO３など他の高誘電率薄膜を用いて
も良い。
００では、層間絶縁膜３６としてシリコン酸化膜を用い
たが、Ta２O５、SrTiO３など他の高誘電率薄膜を用いて
も良い。
【００３５】また、水素シルセスキオキサンなどの低誘
電率薄膜を用いてもよい。
電率薄膜を用いてもよい。
【００３６】本実施形態では、半導体基板１０の両面に
各電極を形成したが、いずれかの面のみに電極を形成し
てもよい。
各電極を形成したが、いずれかの面のみに電極を形成し
てもよい。
【００３７】
【発明の効果】本発明の半導体装置では、表面電極は複
数の導電層からなり、複数の導電層のうち、表面パッド
電極と物理的に接続される導電層は前記表面パッド電極
の材料と密着性が良い材料からなり、バンプと物理的に
接続される導電層はバンプの材料と密着性が良い材料か
らなるためにバンプと表面電極とを電気的に十分接続す
ることができるので、表面パッド電極とバンプとを電気
的に十分接続することができる。
数の導電層からなり、複数の導電層のうち、表面パッド
電極と物理的に接続される導電層は前記表面パッド電極
の材料と密着性が良い材料からなり、バンプと物理的に
接続される導電層はバンプの材料と密着性が良い材料か
らなるためにバンプと表面電極とを電気的に十分接続す
ることができるので、表面パッド電極とバンプとを電気
的に十分接続することができる。
【図１】 本実施形態の半導体装置の断面図である。
【図２】 本実施形態の半導体装置を他の装置の電極と
接続したときの断面図である。
接続したときの断面図である。
【図３】 本実施形態の半導体装置の製造方法を示すフ
ローチャートである。
ローチャートである。
【図４】 他の実施形態の半導体装置の断面図である。
【図５】 他の実施形態の半導体装置の製造方法を示す
フローチャートである。
フローチャートである。
１０ 半導体基板、３０ 表面パッド電極、３２ 表面
電極第一層、３４ 表面電極第二層、４０ 裏面パッド
電極、４２ 裏面電極第一層、４４ 裏面電極第二層、
５０，５４ はんだバンプ、５２ リード電極、５６
プリント基板電極、１００，２００ 半導体装置。
電極第一層、３４ 表面電極第二層、４０ 裏面パッド
電極、４２ 裏面電極第一層、４４ 裏面電極第二層、
５０，５４ はんだバンプ、５２ リード電極、５６
プリント基板電極、１００，２００ 半導体装置。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78 ６５２ Ｈ０１Ｌ 21/88 Ｔ
６５５ 21/92 ６０２Ｈ
(56)参考文献 特開2000−12605（ＪＰ，Ａ)
特開 平９−148331（ＪＰ，Ａ)
特開 平10−163467（ＪＰ，Ａ)
特開2001−110835（ＪＰ，Ａ)
特開 平８−195397（ＪＰ，Ａ)
特開 平10−223835（ＪＰ，Ａ)
特開 平４−324931（ＪＰ，Ａ)
特開 平６−333961（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/60 311
H01L 21/60
H01L 21/28 301
H01L 21/288
H01L 21/3205
H01L 29/78 652
H01L 29/78 655
Claims (4)
- 【請求項１】 半導体素子を備える半導体基板と、 該半導体基板の表の面に設けられ、前記半導体素子と電
気的に接続される表面パッド電極と、 該表面パッド電極上に設けられ、該表面パッド電極と電
気的に接続される表面電極と、前記半導体基板の裏の面に設けられる裏面パッド電極
と、 該裏面パッド電極上に設けられ、該裏面パッド電極と電
気的に接続される裏面電極と、 を備え、前記表面電極は
他の装置の電極とバンプにより物理的、且つ、電気的に
接続される半導体装置であって、 前記表面電極は複数の導電層を有し、該複数の導電層の
うち、前記表面パッド電極と物理的に接続される導電層
は前記表面パッド電極の材料と密着性が良い材料からな
り、前記バンプと物理的に接続される導電層は前記バン
プの材料と密着性が良い材料からなり、前記裏面電極は、前記表面電極の導電層と同じ配置の複
数の導電層を有することを特徴とする 半導体装置。 - 【請求項２】 前記表面電極の各導電層は、アルミニウ
ム、ニッケル、金、白金、銀、銅、クロム、パラジウ
ム、タンタル、コバルト、タングステン、錫又は鉛のい
ずれか又はこれらの化合物からなる請求項１に記載の半
導体装置。 - 【請求項３】 （ａ）半導体基板に半導体素子を形成
し、 （ｂ）前記半導体基板の表の面に前記半導体素子と電気
的に接続され、所定の形状にパターニングされた表面パ
ッド電極を形成し、 （ｃ）前記半導体基板の裏の面に前記半導体素子と電気
的に接続され、所定の形状にパターニングされた裏面パ
ッド電極を形成し、 （ｄ）前記表面パッド電極と電気的に接続される少なく
とも一層の導電層と共に、前記裏面パッド電極と電気的
に接続される少なくとも一層の導電層を無電解メッキに
より成膜し、表面電極及び裏面電極を一括して形成する
半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法で
あって、 前記ステップ（ｃ）は、前記表面パッド電極の材料と密
着性が良い材料で前記表面パッド電極と物理的に接続さ
れる導電層を成膜し、前記バンプの材料と密着性が良い
材料で前記バンプと物理的に接続される導電層を成膜す
るステップである半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087950A JP3498672B2 (ja) | 2000-03-28 | 2000-03-28 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087950A JP3498672B2 (ja) | 2000-03-28 | 2000-03-28 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
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|---|---|
| JP2001274191A JP2001274191A (ja) | 2001-10-05 |
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