Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP3500959B2 - Semiconductor substrate processing method - Google Patents
[go: Go Back, main page]

JP3500959B2 - Semiconductor substrate processing method - Google Patents

Semiconductor substrate processing method

Info

Publication number
JP3500959B2
JP3500959B2 JP11913198A JP11913198A JP3500959B2 JP 3500959 B2 JP3500959 B2 JP 3500959B2 JP 11913198 A JP11913198 A JP 11913198A JP 11913198 A JP11913198 A JP 11913198A JP 3500959 B2 JP3500959 B2 JP 3500959B2
Authority
JP
Japan
Prior art keywords
etching
layer
semiconductor
intermediate layer
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP11913198A
Other languages
Japanese (ja)
Other versions
JPH11312662A (en
Inventor
淳 荻原
直正 岡
崇史 奥戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP11913198A priority Critical patent/JP3500959B2/en
Publication of JPH11312662A publication Critical patent/JPH11312662A/en
Application granted granted Critical
Publication of JP3500959B2 publication Critical patent/JP3500959B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02EREDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/10Energy storage using batteries

Landscapes

  • Weting (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、半導体基板をエッ
チングすることにより加工する半導体基板の加工方法に
関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor substrate processing method for processing a semiconductor substrate by etching.

【0002】[0002]

【従来の技術】図2はサンドブラストを用いた従来のシ
リコン基板の加工方法を示すものである。図2(a)に
示すシリコン基板10上に、サンドブラスト用レジスト
をラミネートし、所望のパターンを露光・現像すること
により、図2(b)に示すように、レジストパターン2
0を形成する。
2. Description of the Related Art FIG. 2 shows a conventional method for processing a silicon substrate using sandblasting. As shown in FIG. 2B, a resist pattern 2 is formed by laminating a sandblasting resist on the silicon substrate 10 shown in FIG. 2A and exposing and developing a desired pattern.
Form 0.

【0003】次に、図2(c)に示すように、サンドブ
ラストにより、シリコン基板10をエッチングし、レジ
ストパターン20を剥離することにより、図2(d)に
示すように、シリコン基板10を部分的に掘り込んだ形
状が実現できるのである。
Next, as shown in FIG. 2 (c), the silicon substrate 10 is etched by sandblasting, and the resist pattern 20 is peeled off, so that the silicon substrate 10 is partially removed as shown in FIG. 2 (d). The shape that has been dug up can be realized.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、上述の
ようなシリコン基板の加工方法においては、シリコン基
板10の面内あるいはシリコン基板10間で、エッチン
グによる掘り込みの深さにばらつきが生じる。特に、1
00μmを超えるような深いエッチングを行う場合やデ
バイスの構造上、掘り込みの深さや残ったシリコン基板
10の厚みに高い加工精度が要求される場合、このエッ
チングによる掘り込み深さのばらつきが問題となる。
However, in the method of processing a silicon substrate as described above, the depth of the digging due to etching varies within the plane of the silicon substrate 10 or between the silicon substrates 10. Especially 1
In the case of performing deep etching exceeding 00 μm or in the structure of the device, when high processing accuracy is required for the depth of the dug depth and the thickness of the remaining silicon substrate 10, variations in the dug depth due to this etching pose a problem. Become.

【0005】本発明は、上記の点に鑑みてなしたもので
あり、その目的とするところは、エッチングによる掘り
込み深さのばらつきをなくした半導体基板の加工方法を
提供することにある。
The present invention has been made in view of the above points, and an object of the present invention is to provide a method of processing a semiconductor substrate which eliminates the variation in the digging depth due to etching.

【0006】[0006]

【課題を解決するための手段】請求項1記載の発明は、
第1の半導体層と第2の半導体層との間に、第1のエッ
チング方法に対して、前記第1、第2の半導体層よりエ
ッチング速度の大きな材料からなる中間層を形成して半
導体基板をなし、前記第1、第2の半導体層の内、一方
の半導体層を部分的にサンドブラストにより、前記中間
層に到達するまで掘り込んで、この掘り込みを同中間層
の途中で停止させ、次いで、前記第1のエッチング方法
により、前記中間層のサンドブラストによる掘り込み底
部が他方の半導体層に到達するまでエッチングを行うこ
とにより、このエッチングが同他方の半導体層と中間層
との界面で停止するようにしたことを特徴とするもので
ある。
The invention according to claim 1 is
An intermediate layer made of a material having a higher etching rate than the first and second semiconductor layers is formed between the first semiconductor layer and the second semiconductor layer by the first etching method to form a semiconductor substrate. None, of said first, second semiconductor layer by partially sand blasting one of the semiconductor layers, by digging to reach the intermediate layer, a narrowing the digging stopped in the middle of the intermediate layer, Then, by the first etching method, etching is performed until the dug bottom of the intermediate layer by sandblasting reaches the other semiconductor layer, so that the etching stops at the interface between the other semiconductor layer and the intermediate layer. It is characterized by doing so.

【0007】 請求項2記載の発明は、第1の半導体層
と第2の半導体層との間に、第1のエッチング方法に対
して、前記第1、第2の半導体層よりエッチング速度の
大きな材料からなる中間層を形成して半導体基板をな
し、前記第1、第2の半導体層の内、一方の半導体層を
部分的に超音波加工により、前記中間層に到達するまで
掘り込んで、この掘り込みを同中間層の途中で停止さ
せ、次いで、前記第1のエッチング方法により、前記中
間層の超音波加工による掘り込み底部が他方の半導体層
に到達するまでエッチングを行うことにより、このエッ
チングが同他方の半導体層と中間層との界面で停止する
ようにしたことを特徴とするものである。
According to a second aspect of the present invention, the first semiconductor layer
Between the second semiconductor layer and the first etching method.
The etching rate is higher than that of the first and second semiconductor layers.
A semiconductor substrate is formed by forming an intermediate layer made of a large material.
Then, one of the first and second semiconductor layers is
Partially ultrasonically processed until reaching the intermediate layer
Dig in and stop this digging in the middle of the middle layer
Then, by the first etching method,
Ultrasonic machining of interlayer
This etching is performed by etching until it reaches
Stopping at the interface between the other semiconductor layer and the intermediate layer
It is characterized by doing so.

【0008】 請求項3記載の発明は、請求項1又は2
記載の発明において、前記第1、第2の半導体層がシリ
コン単結晶からなり、前記中間層がシリコン酸化膜から
なり、前記第1のエッチング方法がフッ酸によるウエッ
トエッチングであることを特徴とするものである。
The invention according to claim 3 is the invention according to claim 1 or 2.
In the invention described, the first, the second semiconductor layer Siri
It is characterized in that it is made of a single crystal of Con , the intermediate layer is made of a silicon oxide film , and the first etching method is wet etching with hydrofluoric acid .

【0009】 請求項4記載の発明は、請求項1又は2
記載の発明において、前記第1、第2の半導体層が不純
物濃度の低いシリコン単結晶からなり、前記中間層が不
純物濃度の高いシリコン単結晶からなり、前記第1のエ
ッチング方法がフッ硝酸によるウエットエッチングであ
ることを特徴とするものである。
The invention according to claim 4 is the invention according to claim 1 or 2.
In the invention described above, the first and second semiconductor layers are impure.
The intermediate layer consists of a silicon single crystal with a low substance concentration.
It is characterized in that it is made of a silicon single crystal having a high pure substance concentration, and the first etching method is wet etching with hydrofluoric nitric acid .

【0010】[0010]

【0011】[0011]

【発明の実施の形態】以下、本発明の実施の形態の一例
を図面に基づき説明する。図1は本発明の一実施形態に
係る半導体基板の加工方法を示す工程図である。まず、
図1(a)に示すような第1の半導体層としてのシリコ
ン基板1の表面に、図1(b)に示すように、中間層と
しての高濃度ボロン層2をボロンデポ等により拡散し、
さらに、図1(c)に示すように、高濃度ボロン層2の
上にエピタキシャル成長法により、第2の半導体層とし
ての低濃度単結晶シリコン層3を成長させることによ
り、半導体基板を形成する。
BEST MODE FOR CARRYING OUT THE INVENTION An example of an embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a process diagram showing a method for processing a semiconductor substrate according to an embodiment of the present invention. First,
As shown in FIG. 1B, a high-concentration boron layer 2 as an intermediate layer is diffused on the surface of a silicon substrate 1 as a first semiconductor layer as shown in FIG.
Further, as shown in FIG. 1C, a low-concentration single crystal silicon layer 3 as a second semiconductor layer is grown on the high-concentration boron layer 2 by an epitaxial growth method to form a semiconductor substrate.

【0012】 この半導体基板に対して、シリコン基板
1の裏面に、サンドブラスト用レジストをラミネート
し、所望のパターンを露光・現像することにより、図1
(d)に示すように、レジストパターン4を形成する。
次に、サンドブラストにより、レジストパターン4で保
護されていない部分のシリコン基板1及びその下の高濃
度ボロン層2の一部を掘り込む。この時、この掘り込み
は、高濃度ボロン層2の途中で低濃度単結晶シリコン層
3に達する前に停止させるようにするが、図1(e)に
示すように、半導体基板面内及び半導体基板間で、サン
ドブラストによる掘り込み深さ、つまり、被掘り込み
5の深さはばらつきを有する。
With respect to this semiconductor substrate, a back surface of the silicon substrate 1 is laminated with a resist for sandblasting, and a desired pattern is exposed and developed.
As shown in (d), a resist pattern 4 is formed.
Next, by sandblasting, a part of the silicon substrate 1 and the high-concentration boron layer 2 thereunder which are not protected by the resist pattern 4 are dug . At this time, this digging is stopped before reaching the low concentration single crystal silicon layer 3 in the middle of the high concentration boron layer 2, but as shown in FIG. surface and between the semiconductor substrate, San
The digging depth by the doblast , that is, the depth of the digging surface 5 has variations.

【0013】ここで、図1(f)に示すように、レジス
トパターン4を剥離し、図1(g)に示すように、フッ
硝酸により、高濃度ボロン層2のみを選択的にエッチン
グ(第1のエッチング方法)する。この場合のエッチン
グは高濃度ボロン層2と低濃度単結晶シリコン層3の界
面で停止するので、被エッチング面6の深さにばらつき
は生じず、一定の深さに揃えることができるのである。
Here, as shown in FIG. 1F, the resist pattern 4 is peeled off, and as shown in FIG. 1G, only the high-concentration boron layer 2 is selectively etched by hydrofluoric nitric acid (first). Etching method 1). Since the etching in this case is stopped at the interface between the high-concentration boron layer 2 and the low-concentration single-crystal silicon layer 3, the depth of the surface 6 to be etched does not vary, and the depth can be made constant.

【0014】 なお、上述の実施形態において、第1、
第2の半導体層、中間層、第1のエッチング方法、掘り
込み方法は、種々の組み合わせが可能である。但し、高
濃度ボロン層2の替りにシリコン酸化膜を用いる場合に
は、エピタキシャル成長で単結晶シリコン層を成長させ
ることができないので、貼り合わせ及び研磨により単結
晶シリコン層を形成し、フッ硝酸によるエッチングの替
りにフッ酸によるエッチングを用いるようにする。ま
た、サンドブラストによる掘り込みの替りに、超音波加
工を用いる場合には、レジストパターン4の形成工程は
省略することができる。
In the above embodiment, the first,
Second semiconductor layer, intermediate layer, first etching method, digging
Inclusive method can be various combinations. However, when a silicon oxide film is used instead of the high-concentration boron layer 2, it is impossible to grow the single crystal silicon layer by epitaxial growth. Therefore, the single crystal silicon layer is formed by bonding and polishing, and etching is performed with hydrofluoric nitric acid. Instead, etching with hydrofluoric acid is used. When ultrasonic processing is used instead of digging by sandblasting, the step of forming the resist pattern 4 can be omitted.

【0015】 また、上述の実施形態においては、シリ
コン基板1側からサンドブラストや超音波加工により掘
り込んでいるが、低濃度単結晶シリコン層3側からサン
ドブラストや超音波加工により掘り込んでも良い。
Further, in the above-described embodiment, the silicon substrate 1 side is dug by sandblasting or ultrasonic processing.
Although there in silicon, San low concentrations the single-crystal silicon layer 3 side
It may also be dug by blasting or ultrasonic processing .

【0016】 本実施形態によれば、半導体基板の深さ
方向の大部分、つまり、シリコン基板1全体と中間層と
しての高濃度ボロン層2の一部の掘り込みは、高速のサ
ンドブラストや超音波加工により行い、掘り込み深さの
ばらつきを、高濃度ボロン層2のもの選択的エッチング
により吸収するようにしたので、エッチングによる掘り
込み深さのばらつきを少なくし、掘り込み深さの仕上が
り精度を向上するとともに、加工速度が向上できる。
According to the present embodiment, most of the depth of the semiconductor substrate in the depth direction, that is, the entire silicon substrate 1 and a part of the high-concentration boron layer 2 as the intermediate layer, are dug at high speed by sandblasting or ultrasonic wave. Since the variation in the digging depth is absorbed by the selective etching of the high-concentration boron layer 2, the variation in the digging depth due to the etching is reduced and the finishing accuracy of the digging depth is improved. The processing speed can be improved as well.

【0017】[0017]

【発明の効果】以上のように、発明によれば、第1の
半導体層と第2の半導体層との間に、第1のエッチング
方法に対して、前記第1、第2の半導体層よりエッチン
グ速度の大きな材料からなる中間層を形成して半導体基
板をなし、前記第1、第2の半導体層の内、一方の半導
体層を部分的にサンドブラスト又は超音波加工により、
前記中間層に到達するまで掘り込んで、この掘り込みを
同中間層の途中で停止させ、次いで、前記第1のエッチ
ング方法により、前記中間層のサンドブラスト又は超音
波加工による掘り込み底部が他方の半導体層に到達する
までエッチングを行うことにより、このエッチングが同
他方の半導体層と中間層との界面で停止するようにした
ので、エッチングによる掘り込み深さのばらつきを少な
くし、掘り込み深さの仕上がり精度を向上させた半導体
基板の加工方法が提供できた。
As described above, according to the present invention, the first and second semiconductor layers are provided between the first semiconductor layer and the second semiconductor layer by the first etching method. A semiconductor substrate is formed by forming an intermediate layer made of a material having a higher etching rate, and one of the first and second semiconductor layers is partially sandblasted or ultrasonically processed ,
Digging until you reach the middle layer,
The intermediate layer is stopped in the middle, and then sandblasting or ultrasonic sounding of the intermediate layer is performed by the first etching method.
This etching is performed by performing etching until the bottom part dug by wave processing reaches the other semiconductor layer.
Since it stopped at the interface between the other semiconductor layer and the intermediate layer, it was possible to provide a method for processing a semiconductor substrate in which the variation in the depth of the dug due to etching was reduced and the finishing accuracy of the dug depth was improved. .

【0018】 発明において、上記サンドブラストに
よる掘り込みであるようにすれば、加工速度を向上させ
ることができる。
[0018] In the present invention, if such is dug by the sandblasting, it is possible to improve the processing speed.

【0019】 発明において、上記超音波加工による
掘り込みであるようにすれば、加工速度を向上させると
ともに、工程を1部省略することができる。
In the present invention, the above ultrasonic processing is used.
If the digging is performed, the processing speed can be improved and one step can be omitted.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施形態に係る半導体基板の加工方
法を示す工程図である。
FIG. 1 is a process chart showing a method for processing a semiconductor substrate according to an embodiment of the present invention.

【図2】従来例に係る半導体基板の加工方法を示す工程
図である。
FIG. 2 is a process diagram showing a method of processing a semiconductor substrate according to a conventional example.

【符号の説明】[Explanation of symbols]

1 シリコン基板 2 高濃度ボロン層 3 低濃度単結晶シリコン層 4 レジストパターン 5 被掘り込み面 6 被エッチング面 10 シリコン基板 20 レジストパターン1 Silicon Substrate 2 High Concentration Boron Layer 3 Low Concentration Single Crystal Silicon Layer 4 Resist Pattern 5 Excavated Surface 6 Etched Surface 10 Silicon Substrate 20 Resist Pattern

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−61326(JP,A) 特開 平6−325991(JP,A) 特開 平6−260378(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/304,21/306 H01L 21/3063,21/308 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-4-61326 (JP, A) JP-A-6-325991 (JP, A) JP-A-6-260378 (JP, A) (58) Field (Int.Cl. 7 , DB name) H01L 21 / 304,21 / 306 H01L 21 / 3063,21 / 308

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 第1の半導体層と第2の半導体層との間
に、第1のエッチング方法に対して、前記第1、第2の
半導体層よりエッチング速度の大きな材料からなる中間
層を形成して半導体基板をなし、前記第1、第2の半導
体層の内、一方の半導体層を部分的にサンドブラスト
より、前記中間層に到達するまで掘り込んで、この掘り
込みを同中間層の途中で停止させ、次いで、前記第1の
エッチング方法により、前記中間層のサンドブラスト
よる掘り込み底部が他方の半導体層に到達するまでエッ
チングを行うことにより、このエッチングが同他方の半
導体層と中間層との界面で停止するようにしたことを特
徴とする半導体基板の加工方法。
1. An intermediate layer made of a material having an etching rate higher than those of the first and second semiconductor layers with respect to the first etching method is provided between the first semiconductor layer and the second semiconductor layer. formed form a semiconductor substrate, the first, of the second semiconductor layer, one of the semiconductor layer than <br/> partially sandblasting, by digging to reach the intermediate layer, the digging
The write is stopped in the middle of the intermediate layer, followed by the first etching process, etching is performed until the bottom dug by <br/> the sandblasting of the intermediate layer reaches the other semiconductor layer, A method for processing a semiconductor substrate, wherein the etching is stopped at an interface between the other semiconductor layer and the intermediate layer.
【請求項2】 第1の半導体層と第2の半導体層との間
に、第1のエッチング方法に対して、前記第1、第2の
半導体層よりエッチング速度の大きな材料からなる中間
層を形成して半導体基板をなし、前記第1、第2の半導
体層の内、一方の半導体層を部分的に超音波加工によ
り、前記中間層に到達するまで掘り込んで、この掘り込
みを同中間層の途中で停止させ、次いで、前記第1のエ
ッチング方法により、前記中間層の超音波加工による掘
り込み底部が他方の半導体層に到達するまでエッチング
を行うことにより、このエッチングが同他方の半導体層
と中間層との界面で停止するようにしたことを特徴とす
る半導体基板の加工方法。
2. Between the first semiconductor layer and the second semiconductor layer
In addition to the first etching method,
Intermediate made of a material with a higher etching rate than the semiconductor layer
Forming a layer to form a semiconductor substrate, the first and second semiconductors
One of the body layers is partially ultrasonically processed.
Digging until it reaches the intermediate layer,
Stop in the middle of the middle layer, and then the first
Of the intermediate layer by ultrasonic machining
Etching until the recessed bottom reaches the other semiconductor layer
By performing this etching, the etching of the other semiconductor layer is performed.
Is characterized by stopping at the interface between the
Method for processing a semi-conductor substrate that.
【請求項3】 前記第1、第2の半導体層がシリコン単
結晶からなり、前記中間層がシリコン酸化膜からなり、
前記第1のエッチング方法がフッ酸によるウエットエッ
チングであることを特徴とする請求項1又は2記載の半
導体基板の加工方法。
3. The first and second semiconductor layers are made of silicon single crystal, and the intermediate layer is made of a silicon oxide film,
3. The method of processing a semiconductor substrate according to claim 1, wherein the first etching method is wet etching with hydrofluoric acid.
【請求項4】 前記第1、第2の半導体層が不純物濃度
の低いシリコン単結晶からなり、前記中間層が不純物濃
度の高いシリコン単結晶からなり、前記第1のエッチン
グ方法がフッ硝酸によるウエットエッチングであること
を特徴とする請求項1又は2記載の半導体基板の加工方
法。
4. The first and second semiconductor layers are made of a silicon single crystal having a low impurity concentration, the intermediate layer is made of a silicon single crystal having a high impurity concentration, and the first etching method is wet with hydrofluoric nitric acid. 3. The method for processing a semiconductor substrate according to claim 1, wherein the method is etching.
JP11913198A 1998-04-28 1998-04-28 Semiconductor substrate processing method Expired - Fee Related JP3500959B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11913198A JP3500959B2 (en) 1998-04-28 1998-04-28 Semiconductor substrate processing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11913198A JP3500959B2 (en) 1998-04-28 1998-04-28 Semiconductor substrate processing method

Publications (2)

Publication Number Publication Date
JPH11312662A JPH11312662A (en) 1999-11-09
JP3500959B2 true JP3500959B2 (en) 2004-02-23

Family

ID=14753716

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11913198A Expired - Fee Related JP3500959B2 (en) 1998-04-28 1998-04-28 Semiconductor substrate processing method

Country Status (1)

Country Link
JP (1) JP3500959B2 (en)

Also Published As

Publication number Publication date
JPH11312662A (en) 1999-11-09

Similar Documents

Publication Publication Date Title
US5597766A (en) Method for detaching chips from a wafer
US4685198A (en) Method of manufacturing isolated semiconductor devices
JP5650257B2 (en) Ultra-thin die and manufacturing method thereof
KR19980703246A (en) Single-etch Stop Process for Fabrication of Silicon Insulator Wafers
JP2831745B2 (en) Semiconductor device and manufacturing method thereof
US5512509A (en) Method for forming an isolation layer in a semiconductor device
JP3500959B2 (en) Semiconductor substrate processing method
US5387316A (en) Wafer etch protection method
US4775644A (en) Zero bird-beak oxide isolation scheme for integrated circuits
JP2644069B2 (en) Method for manufacturing semiconductor device
JP3160966B2 (en) Method for manufacturing SOI substrate
JPH0336302B2 (en)
JPH03191549A (en) Manufacture of compound semiconductor device on si substrate
JPH06224187A (en) Method of forming LOCOS oxide film
RU2090952C1 (en) Process of manufacture of silicon-on-insulator structure
JP2001267290A (en) Method for manufacturing semiconductor device
JPS6224617A (en) Epitaxial growth method
JPS60189235A (en) Production of semiconductor device
JPS63316440A (en) Manufacture of semiconductor device
JPS6084822A (en) Manufacture of semiconductor device
JPH06151891A (en) Manufacture of semiconductor pressure sensor
JPH07240529A (en) Semiconductor pressure sensor and manufacturing method thereof
JPH0444336A (en) Manufacture of semiconductor device
JPH0745561A (en) Semiconductor device and manufacturing method thereof
JPH0582526A (en) Semiconductor substrate

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071212

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081212

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081212

Year of fee payment: 5

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081212

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091212

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees