JP3501357B2 - キャッシュ・コヒーレントな対称型マルチプロセッサ・システムで区画化されたメモリを制御する方法及び装置 - Google Patents
キャッシュ・コヒーレントな対称型マルチプロセッサ・システムで区画化されたメモリを制御する方法及び装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は共有メモリ・ベース
の対称型マルチプロセッサ・システムに関し、更に具体
的には、共有メモリ・ベースの対称型マルチプロセッサ
・システムで、独立した欠陥抑制ドメインへメモリを区
画化及び管理する装置及び方法に関する。
の対称型マルチプロセッサ・システムに関し、更に具体
的には、共有メモリ・ベースの対称型マルチプロセッサ
・システムで、独立した欠陥抑制ドメインへメモリを区
画化及び管理する装置及び方法に関する。
【０００２】
【従来の技術】現代のコンピュータ・システムは、次第
に共有メモリ・ベースの対称型マルチプロセッサ・シス
テム（ＳＭＰ）から構成されるようになってきている。
ＳＭＰは規則的に区画化され、プロセッサ及びメモリの
ような物理資源は区画へ割り当てられ、それぞれの区画
はそれ自身のオペレーティング・システムを実行する。
信頼性、可用性、及び保守性を理由として、或る区画へ
割り当てられたメモリは、他の区画によってアクセスさ
れないように保護される必要がある。
に共有メモリ・ベースの対称型マルチプロセッサ・シス
テム（ＳＭＰ）から構成されるようになってきている。
ＳＭＰは規則的に区画化され、プロセッサ及びメモリの
ような物理資源は区画へ割り当てられ、それぞれの区画
はそれ自身のオペレーティング・システムを実行する。
信頼性、可用性、及び保守性を理由として、或る区画へ
割り当てられたメモリは、他の区画によってアクセスさ
れないように保護される必要がある。
【０００３】個々のオペレーティング・システムによっ
て提供される変換及び保護メカニズムは、他の区画へ割
り当てられたメモリへのアクセスを許すように、偶発的
又は故意に欺かれる可能性がある。概念的には、この問
題は、すべてのバス・トラフィックをインターセプト
し、このトラフィックをアクセス検査に委ねることによ
り解決することができる。アクセス検査は、特定のプロ
セッサが特定のメモリ・セグメントにアクセスすること
を許されるかどうかを決定することによってなされる。
しかし、Ｉｎｔｅｌ Ｐｅｎｔｉｕｍ（登録商標） Ｐ
ｒｏ及びPentium IIのような現代のキャッシュ・コヒー
レントな対称型マルチプロセッサ・システムは、バス占
有の問題を軽減するため、非常に厳格なタイミング制約
を強制している。
て提供される変換及び保護メカニズムは、他の区画へ割
り当てられたメモリへのアクセスを許すように、偶発的
又は故意に欺かれる可能性がある。概念的には、この問
題は、すべてのバス・トラフィックをインターセプト
し、このトラフィックをアクセス検査に委ねることによ
り解決することができる。アクセス検査は、特定のプロ
セッサが特定のメモリ・セグメントにアクセスすること
を許されるかどうかを決定することによってなされる。
しかし、Ｉｎｔｅｌ Ｐｅｎｔｉｕｍ（登録商標） Ｐ
ｒｏ及びPentium IIのような現代のキャッシュ・コヒー
レントな対称型マルチプロセッサ・システムは、バス占
有の問題を軽減するため、非常に厳格なタイミング制約
を強制している。
【０００４】具体的には、キャッシュ・スヌーピング
（snooping）プロトコルは、バス上に置かれたアドレス
をインターセプトする余分のサイクルを許さず、それを
検査してアクセス違反があればトランザクションをアボ
ートする。これらのすべては、他のプロセッサのスヌー
ピングがスタートする前に行われる。通常、一度アドレ
スがアドレス・バス上に現れると、次の信号ラッチがキ
ャッシュのスヌーピングを開始する。もしプロセッサが
その割り当てられたメモリの外側にあるアドレスをバス
上に置くと、この要求は発生区画の外側にあるプロセッ
サによって充足され、無効のキャッシュ状態、例えばキ
ャッシュ無効のキャッシュ間転送を生じ、回復すること
のできない不整合のメモリ状態となる。
（snooping）プロトコルは、バス上に置かれたアドレス
をインターセプトする余分のサイクルを許さず、それを
検査してアクセス違反があればトランザクションをアボ
ートする。これらのすべては、他のプロセッサのスヌー
ピングがスタートする前に行われる。通常、一度アドレ
スがアドレス・バス上に現れると、次の信号ラッチがキ
ャッシュのスヌーピングを開始する。もしプロセッサが
その割り当てられたメモリの外側にあるアドレスをバス
上に置くと、この要求は発生区画の外側にあるプロセッ
サによって充足され、無効のキャッシュ状態、例えばキ
ャッシュ無効のキャッシュ間転送を生じ、回復すること
のできない不整合のメモリ状態となる。
【０００５】プロセッサ・コア及びバス・アーキテクチ
ャへの変更に依存するメカニズムが存在するが、これら
は、通常、アドレス可能性に関して制約があり、またキ
ャッシュ・コヒーレントな区画間通信を目的として区画
間にキャッシュ・コヒーレントな共有メモリを確立する
ことに関して制約がある。このように問題の分野を概観
したとき、キャッシュ・コヒーレンス・ドメインを維持
しつつ欠陥抑制メモリ区画化を提供する装置及び方法が
必要とされている。
ャへの変更に依存するメカニズムが存在するが、これら
は、通常、アドレス可能性に関して制約があり、またキ
ャッシュ・コヒーレントな区画間通信を目的として区画
間にキャッシュ・コヒーレントな共有メモリを確立する
ことに関して制約がある。このように問題の分野を概観
したとき、キャッシュ・コヒーレンス・ドメインを維持
しつつ欠陥抑制メモリ区画化を提供する装置及び方法が
必要とされている。
【０００６】本発明によって解決される問題と類似の問
題を解決しようとしている幾つかの試みを以下に紹介す
る。
題を解決しようとしている幾つかの試みを以下に紹介す
る。
【０００７】１．１９９９年２月２３日に出願された
「共有メモリ・ベース・マルチプロセッサ・システムの
安全区画化」（Secure Partitioning of Shared Memory
BasedMultiprocessor System）と題する共有関連米国
特許出願第０９／２５６，０３５号は、ＳＭＰノードに
キャッシュ・コヒーレンス・ドメインを確立する装置を
説明している。その装置は、内部システム・バスを複製
し、プロセッサ、Ｉ／Ｏコントローラ、及び割り込みコ
ントローラのようなシステム・コンポーネントの各々を
内部バスの１つへ接続するために構成可能クロスバ・ス
イッチを使用する。同じ内部バスへ接続されたすべての
コンポーネントは、コヒーレンス・ドメインを形成す
る。
「共有メモリ・ベース・マルチプロセッサ・システムの
安全区画化」（Secure Partitioning of Shared Memory
BasedMultiprocessor System）と題する共有関連米国
特許出願第０９／２５６，０３５号は、ＳＭＰノードに
キャッシュ・コヒーレンス・ドメインを確立する装置を
説明している。その装置は、内部システム・バスを複製
し、プロセッサ、Ｉ／Ｏコントローラ、及び割り込みコ
ントローラのようなシステム・コンポーネントの各々を
内部バスの１つへ接続するために構成可能クロスバ・ス
イッチを使用する。同じ内部バスへ接続されたすべての
コンポーネントは、コヒーレンス・ドメインを形成す
る。
【０００８】更に、この装置は、各内部バス上のリアル
・アドレスを物理メモリへ再マップするために、変更さ
れたメモリ・コントローラを使用する。このシステム
は、システム・ソフトウェアの変更を避けるため、０ベ
ース・メモリを各区画へ提供するように設計された。そ
れは、異なった区画の或るリアル・アドレス範囲を同じ
物理メモリへ再配置することによって、区画間に非コヒ
ーレントな共有メモリ領域を確立する可能性がある。
・アドレスを物理メモリへ再マップするために、変更さ
れたメモリ・コントローラを使用する。このシステム
は、システム・ソフトウェアの変更を避けるため、０ベ
ース・メモリを各区画へ提供するように設計された。そ
れは、異なった区画の或るリアル・アドレス範囲を同じ
物理メモリへ再配置することによって、区画間に非コヒ
ーレントな共有メモリ領域を確立する可能性がある。
【０００９】その発明は、同じバス上のドメイン保護の
問題を特別に回避し、更にクロスバ・スイッチのピン・
カウントによって制約される。
問題を特別に回避し、更にクロスバ・スイッチのピン・
カウントによって制約される。
【００１０】２．１９９６年７月２日に発表された米国
特許第５，７９６，６０５号は、マルチプロセッサ・コ
ンピュータ・システムにおけるシステム・メモリ空間の
アドレス・マッピング法を説明している。開示されたマ
ッピング・アーキテクチャは、ＳＭＰノードを有するマ
ルチプロセッサ・コンピュータ・システムへ応用するこ
とができる。ここで、各処理ノードは複数のプロセッサ
を含むことができる。システム・メモリのアドレス空間
は異なった領域へ分割され、ｎ個のＳＭＰノードの各々
が、全アドレス空間の１／ｎを割り当てられる。グロー
バルな共有メモリ領域の１／ｎを各ノードへ割り当てる
ことによって、それはメモリ局部性を確立する。この局
部性は、動作状態に基づいてそれを利用するように、特
定のキャッシュ・コヒーレンス・プロトコルで使用され
る。この点に関して、この参考文献は、異なった欠陥保
護システム区画を確立する目的で区画化を取り扱ってお
らず、また単一のＳＭＰノード上でメモリ区画化を提供
するものではなく、区画間共有メモリ領域を提供するも
のでもない。
特許第５，７９６，６０５号は、マルチプロセッサ・コ
ンピュータ・システムにおけるシステム・メモリ空間の
アドレス・マッピング法を説明している。開示されたマ
ッピング・アーキテクチャは、ＳＭＰノードを有するマ
ルチプロセッサ・コンピュータ・システムへ応用するこ
とができる。ここで、各処理ノードは複数のプロセッサ
を含むことができる。システム・メモリのアドレス空間
は異なった領域へ分割され、ｎ個のＳＭＰノードの各々
が、全アドレス空間の１／ｎを割り当てられる。グロー
バルな共有メモリ領域の１／ｎを各ノードへ割り当てる
ことによって、それはメモリ局部性を確立する。この局
部性は、動作状態に基づいてそれを利用するように、特
定のキャッシュ・コヒーレンス・プロトコルで使用され
る。この点に関して、この参考文献は、異なった欠陥保
護システム区画を確立する目的で区画化を取り扱ってお
らず、また単一のＳＭＰノード上でメモリ区画化を提供
するものではなく、区画間共有メモリ領域を提供するも
のでもない。
【００１１】３．１９９８年１２月１日に発表された米
国特許第５，８４５，０７１号は、グローバル共有メモ
リを有するマルチノード・マルチプロセッサ・システム
を、ノード誤り抑制クラスタ又はＥＣＣＮと呼ばれるノ
ード・グループへ区分する区画化を説明している。ノー
ドは、ＥＣＣＮがノード列又はノード行に存在するよう
に区画化される。各ＥＣＣＮの中には、コヒーレントな
メモリ共有が存在する。ＥＣＣＮの間では、通信はメッ
セージ処理プロトコルを介して行われる。更に、各ノー
ドの中のメモリは、保護メモリ及び非保護メモリへ区画
化される。非保護メモリはメッセージ処理に使用され、
保護メモリは共有処理に使用される。誤り抑制クラスタ
内の欠陥は、そのクラスタ内のメモリ、具体的にはその
クラスタ内の保護メモリを破壊し、更に他のクラスタと
通信するためにそのクラスタによって使用される非保護
メモリを破壊する。しかし、他のクラスタは、それらの
保護メモリが影響を受けないので、実行を継続すること
ができ、残りの非保護メモリを介して通信を継続するこ
とができる。
国特許第５，８４５，０７１号は、グローバル共有メモ
リを有するマルチノード・マルチプロセッサ・システム
を、ノード誤り抑制クラスタ又はＥＣＣＮと呼ばれるノ
ード・グループへ区分する区画化を説明している。ノー
ドは、ＥＣＣＮがノード列又はノード行に存在するよう
に区画化される。各ＥＣＣＮの中には、コヒーレントな
メモリ共有が存在する。ＥＣＣＮの間では、通信はメッ
セージ処理プロトコルを介して行われる。更に、各ノー
ドの中のメモリは、保護メモリ及び非保護メモリへ区画
化される。非保護メモリはメッセージ処理に使用され、
保護メモリは共有処理に使用される。誤り抑制クラスタ
内の欠陥は、そのクラスタ内のメモリ、具体的にはその
クラスタ内の保護メモリを破壊し、更に他のクラスタと
通信するためにそのクラスタによって使用される非保護
メモリを破壊する。しかし、他のクラスタは、それらの
保護メモリが影響を受けないので、実行を継続すること
ができ、残りの非保護メモリを介して通信を継続するこ
とができる。
【００１２】この特許はクラスタの区画化を取り扱って
おり、単一ＳＭＰノードの区画化を取り扱っていない。
それはＳＭＰ境界に沿って保護ドメインを確立し、その
ようなものとして単一ＳＭＰの区画化を取り扱っていな
い。更に、それは、ノードの１つが動作不能になったと
きに生じるコヒーレンス状態の喪失を避けるため、通過
しているメッセージと結合される特別の非保護メモリ
を、区画間通信のために別途に備えている。
おり、単一ＳＭＰノードの区画化を取り扱っていない。
それはＳＭＰ境界に沿って保護ドメインを確立し、その
ようなものとして単一ＳＭＰの区画化を取り扱っていな
い。更に、それは、ノードの１つが動作不能になったと
きに生じるコヒーレンス状態の喪失を避けるため、通過
しているメッセージと結合される特別の非保護メモリ
を、区画間通信のために別途に備えている。
【００１３】４．１９７４年７月３０日付の米国特許第
３，８２７，０２９号は、コンピュータ・システムへハ
ードウェア・オプションとして付加されるハードウェア
・メモリ違反保護サブシステムを説明している。メモリ
保護サブシステムは、コンピュータ・システムのメモリ
・サブシステムと並行して動作し且つメモリ・サブシス
テム内のデータを変更する各々の試みをモニタするハー
ドウェアを含む。保護領域内のデータを変更する試み
は、不成功にされてよい。そのような試みに続いて、プ
ログラムの実行は中断され、プログラムの制御はコンピ
ュータ・システムのエグゼクティブ・ソフトウェアへ移
される。この特許はメモリ保護を取り扱っているが、区
画化の問題又はキャッシュ及びキャッシュ・コヒーレン
ス・トラフィックの存在に起因して生じる問題、即ち不
当なキャッシュ間ライン転送の問題を取り扱っていな
い。
３，８２７，０２９号は、コンピュータ・システムへハ
ードウェア・オプションとして付加されるハードウェア
・メモリ違反保護サブシステムを説明している。メモリ
保護サブシステムは、コンピュータ・システムのメモリ
・サブシステムと並行して動作し且つメモリ・サブシス
テム内のデータを変更する各々の試みをモニタするハー
ドウェアを含む。保護領域内のデータを変更する試み
は、不成功にされてよい。そのような試みに続いて、プ
ログラムの実行は中断され、プログラムの制御はコンピ
ュータ・システムのエグゼクティブ・ソフトウェアへ移
される。この特許はメモリ保護を取り扱っているが、区
画化の問題又はキャッシュ及びキャッシュ・コヒーレン
ス・トラフィックの存在に起因して生じる問題、即ち不
当なキャッシュ間ライン転送の問題を取り扱っていな
い。
【００１４】５．１９８９年６月２７日に発表された米
国特許第４，８４３，５４１号は、ＩＢＭ Ｓ／３７０
ＸＡメインフレーム・コンピュータを論理的に区画化す
る方法を説明しており、ハードウェア、ソフトウェア、
及びＩ／Ｏ装置からのサポートを必要としている。異な
ったオペレーティング・システムの絶対アドレス及び仮
想アドレスは、それらに割り当てられた区画へ再配置さ
れる。しかし、この特許は、同じバスの同じコヒーレン
ス・ドメインに複数のＳＭＰ保護メモリ・ドメインを確
立しない。
国特許第４，８４３，５４１号は、ＩＢＭ Ｓ／３７０
ＸＡメインフレーム・コンピュータを論理的に区画化す
る方法を説明しており、ハードウェア、ソフトウェア、
及びＩ／Ｏ装置からのサポートを必要としている。異な
ったオペレーティング・システムの絶対アドレス及び仮
想アドレスは、それらに割り当てられた区画へ再配置さ
れる。しかし、この特許は、同じバスの同じコヒーレン
ス・ドメインに複数のＳＭＰ保護メモリ・ドメインを確
立しない。
【００１５】６．１９８７年１０月９日付の米国特許第
４，８１４，９８２号は、グローバル・メモリへのアク
セス制御に使用するため、識別子を個々のプロセッサ又
は入力／出力（Ｉ／Ｏ）モジュールへ割り当てるシステ
ムを説明している。この特許の主な焦点は、他のプロセ
ッサへのバトンタッチが可能となるように、処理機能を
複製し欠陥を検出することによって、フォールト・トレ
ランスを達成することである。この特許は、プロセッサ
／タスク識別子を介してメモリ範囲を分別する変更され
たメモリ・コントローラを使用する。
４，８１４，９８２号は、グローバル・メモリへのアク
セス制御に使用するため、識別子を個々のプロセッサ又
は入力／出力（Ｉ／Ｏ）モジュールへ割り当てるシステ
ムを説明している。この特許の主な焦点は、他のプロセ
ッサへのバトンタッチが可能となるように、処理機能を
複製し欠陥を検出することによって、フォールト・トレ
ランスを達成することである。この特許は、プロセッサ
／タスク識別子を介してメモリ範囲を分別する変更され
たメモリ・コントローラを使用する。
【００１６】しかし、この特許は、同じ共有バス上で複
数のシステム・イメージを実行することから生じるキャ
ッシュ・コヒーレンスの問題を取り扱っていない。保護
はバスへ付加された装置の中に組み込まれ、従って、そ
のようなメカニズムを装置に設けるコストによって、誤
ったアドレスはバス上に現れない。区画間通信はこの特
許によって取り扱われていない。最後に、処理要素の数
に等しい多数のセグメントが必要とされる。
数のシステム・イメージを実行することから生じるキャ
ッシュ・コヒーレンスの問題を取り扱っていない。保護
はバスへ付加された装置の中に組み込まれ、従って、そ
のようなメカニズムを装置に設けるコストによって、誤
ったアドレスはバス上に現れない。区画間通信はこの特
許によって取り扱われていない。最後に、処理要素の数
に等しい多数のセグメントが必要とされる。
【００１７】
【発明が解決しようとする課題】本発明は、欠陥抑制キ
ャッシュ・コヒーレンス・ドメイン及びキャッシュ・コ
ヒーレントな区画間メモリ領域を可能としながら、キャ
ッシュ・コヒーレントな対称型共有メモリ・マルチプロ
セッサ・システムで欠陥抑制メモリ区画化を提供する装
置及び方法を導入する。全体のシステムは、区画が存在
するにも拘わらず単一のコヒーレンス・ドメインとして
実行され、一般的なメモリ・アクセスとキャッシュ・コ
ヒーレンス・トラフィックとは弁別される。
ャッシュ・コヒーレンス・ドメイン及びキャッシュ・コ
ヒーレントな区画間メモリ領域を可能としながら、キャ
ッシュ・コヒーレントな対称型共有メモリ・マルチプロ
セッサ・システムで欠陥抑制メモリ区画化を提供する装
置及び方法を導入する。全体のシステムは、区画が存在
するにも拘わらず単一のコヒーレンス・ドメインとして
実行され、一般的なメモリ・アクセスとキャッシュ・コ
ヒーレンス・トラフィックとは弁別される。
【００１８】
【課題を解決するための手段】すべてのメモリ・アクセ
スは、メモリ・コントローラによっインターセプトされ
処理される。データがメモリから読み出されるか書き込
まれる前に、アドレスが検査され、もしアドレスが使用
中のプロセッサへ割り当てられたメモリ領域外であれ
ば、実行された動作はアボートされる。従って、それが
起こったとき、違反プロセッサは停止される。本発明の
装置及び方法は、特定のプロセッサがアクセスしてよい
メモリ範囲を示す区画別メモリ・アクセス・マップを使
用する。これらのアクセス・マップで重複を許すことに
よって、共有ロック及び他の区画間通信プロトコルの効
率的実行を容易にするキャッシュ・コヒーレントな区画
間共有メモリ領域が確立される。
スは、メモリ・コントローラによっインターセプトされ
処理される。データがメモリから読み出されるか書き込
まれる前に、アドレスが検査され、もしアドレスが使用
中のプロセッサへ割り当てられたメモリ領域外であれ
ば、実行された動作はアボートされる。従って、それが
起こったとき、違反プロセッサは停止される。本発明の
装置及び方法は、特定のプロセッサがアクセスしてよい
メモリ範囲を示す区画別メモリ・アクセス・マップを使
用する。これらのアクセス・マップで重複を許すことに
よって、共有ロック及び他の区画間通信プロトコルの効
率的実行を容易にするキャッシュ・コヒーレントな区画
間共有メモリ領域が確立される。
【００１９】キャッシュ・コヒーレンス・ドメインの整
合性は、バス・スヌーピング・プロトコルと並行してア
ドレス検査実行プロトコルを介して達成される。トラン
ザクションがバス上に置かれたときアドレスを検査し、
次にバス上のアドレスの有効性を他のプロセッサへ知ら
せるのではなく、本発明の装置及び方法は、バス上の要
求に干渉することなく、要求をスヌーピングする。バス
上のタイミング制約が厳しいため、これらのトランザク
ションに対して何も行うことはできない。
合性は、バス・スヌーピング・プロトコルと並行してア
ドレス検査実行プロトコルを介して達成される。トラン
ザクションがバス上に置かれたときアドレスを検査し、
次にバス上のアドレスの有効性を他のプロセッサへ知ら
せるのではなく、本発明の装置及び方法は、バス上の要
求に干渉することなく、要求をスヌーピングする。バス
上のタイミング制約が厳しいため、これらのトランザク
ションに対して何も行うことはできない。
【００２０】すべてのプロセッサが要求をスヌーピング
する間に、それと並行して、検査装置は、アクセスが有
効であるかどうかを決定する。プロセッサの１つによっ
て応答が出される時点までに、アドレス検査によってア
ドレスが有効であるかどうかが決定される。応答データ
のコピーは保存される。無効アクセスの場合、発行プロ
セッサは即時に停止され、応答プロセッサのメモリ階層
はデータのコピーで修復される。このプロトコルは、通
信バス・スヌーピング・プロトコルの厳しいタイミング
制約が破られないという利点を有する。本発明の利点
は、対称型マルチプロセッサ・システムのコア、即ち、
プロセッサ及びそれらの組み込みキャッシュが、それら
プロセッサへ調整された通信バスと同様に再使用される
ことである。なぜなら、すべての変更はメモリ・コント
ローラに含まれるからである。
する間に、それと並行して、検査装置は、アクセスが有
効であるかどうかを決定する。プロセッサの１つによっ
て応答が出される時点までに、アドレス検査によってア
ドレスが有効であるかどうかが決定される。応答データ
のコピーは保存される。無効アクセスの場合、発行プロ
セッサは即時に停止され、応答プロセッサのメモリ階層
はデータのコピーで修復される。このプロトコルは、通
信バス・スヌーピング・プロトコルの厳しいタイミング
制約が破られないという利点を有する。本発明の利点
は、対称型マルチプロセッサ・システムのコア、即ち、
プロセッサ及びそれらの組み込みキャッシュが、それら
プロセッサへ調整された通信バスと同様に再使用される
ことである。なぜなら、すべての変更はメモリ・コント
ローラに含まれるからである。
【００２１】１９９９年２月２３日に出願された「共有
メモリ・ベース・マルチプロセッサ・システムの安全区
画化」（Secure Partitioning of Shared Memory Based
Multiprocessor System）と題する共有関連米国特許出
願第０９／２５６，０３５号と対比して、本発明は、シ
ステム通信バスを変更することなく、また、システム通
信バスを複製することなく、ＳＭＰの全体を単一のキャ
ッシュ・コヒーレンス・ドメインとして実行する。前記
米国特許出願の開示内容の全ては、参照してここに組み
込まれる。この出願は、区画間通信のためにキャッシュ
・コヒーレントな共有メモリ領域を確立して提供するこ
とができる。しかし、それは各区画へ０ベース・メモリ
を提供せず、従ってオペレーティング・システムのソフ
トウェアが再配置可能であることを必要とする。
メモリ・ベース・マルチプロセッサ・システムの安全区
画化」（Secure Partitioning of Shared Memory Based
Multiprocessor System）と題する共有関連米国特許出
願第０９／２５６，０３５号と対比して、本発明は、シ
ステム通信バスを変更することなく、また、システム通
信バスを複製することなく、ＳＭＰの全体を単一のキャ
ッシュ・コヒーレンス・ドメインとして実行する。前記
米国特許出願の開示内容の全ては、参照してここに組み
込まれる。この出願は、区画間通信のためにキャッシュ
・コヒーレントな共有メモリ領域を確立して提供するこ
とができる。しかし、それは各区画へ０ベース・メモリ
を提供せず、従ってオペレーティング・システムのソフ
トウェアが再配置可能であることを必要とする。
【００２２】本発明は、０９／２５６，０３５のリアル
・物理獲得装置に類似のアドレス検査メカニズムを使用
することができる。なぜなら、通信バス上のアドレス範
囲は、双方の発明で認識されなければならないからであ
る。その限りで、アドレス範囲のヒットを決定するため
に、類似のメカニズムを使用してよい。しかし、アドレ
ス範囲のヒット結果は、異なった態様で使用される。０
９／２５６，０３５は、アドレス範囲のヒットを使用し
て、メモリ・アクセスのためにリアル・アドレスを物理
アドレスへ再配置するのに対し、本発明はアドレス範囲
のヒット不在を使用して、トランザクションをアボート
し、違反プロセッサをリセットする。
・物理獲得装置に類似のアドレス検査メカニズムを使用
することができる。なぜなら、通信バス上のアドレス範
囲は、双方の発明で認識されなければならないからであ
る。その限りで、アドレス範囲のヒットを決定するため
に、類似のメカニズムを使用してよい。しかし、アドレ
ス範囲のヒット結果は、異なった態様で使用される。０
９／２５６，０３５は、アドレス範囲のヒットを使用し
て、メモリ・アクセスのためにリアル・アドレスを物理
アドレスへ再配置するのに対し、本発明はアドレス範囲
のヒット不在を使用して、トランザクションをアボート
し、違反プロセッサをリセットする。
【００２３】
【発明の実施の形態】図１はプロセッサ１０１、それら
に関連づけられキャッシュ１０２、システム通信バス１
００、メモリ・コントローラ１１０、共有メモリ１１
１、割り込みコントローラ１０３、及びシステムをＩ／
Ｏ装置へ接続するＩ／Ｏコントローラ１０４から構成さ
れるＳＭＰの一般的アーキテクチャを示す。
に関連づけられキャッシュ１０２、システム通信バス１
００、メモリ・コントローラ１１０、共有メモリ１１
１、割り込みコントローラ１０３、及びシステムをＩ／
Ｏ装置へ接続するＩ／Ｏコントローラ１０４から構成さ
れるＳＭＰの一般的アーキテクチャを示す。
【００２４】基礎に存在するメモリを区画化しながらＳ
ＭＰを単一のキャッシュ・コヒーレンス・ドメインで実
行することから生じる問題をより良好に理解するため、
典型的なＳＭＰバス上で出される各種のキャッシュ及び
メモリ・トランザクション要求のタイプ、及びそれに対
して発生する応答を、以下に説明する。
ＭＰを単一のキャッシュ・コヒーレンス・ドメインで実
行することから生じる問題をより良好に理解するため、
典型的なＳＭＰバス上で出される各種のキャッシュ及び
メモリ・トランザクション要求のタイプ、及びそれに対
して発生する応答を、以下に説明する。
【００２５】ReadPartial： キャッシュされていない
メモリを読み出す。メモリは常にこの要求に応答し、ス
ヌーピングは起こらない。
メモリを読み出す。メモリは常にこの要求に応答し、ス
ヌーピングは起こらない。
【００２６】WritePartial： キャッシュされていない
メモリに書き込む。スヌーピングは起こらない。データ
は書き込みのためにメモリ・コントローラ１１０へプッ
シュされる。
メモリに書き込む。スヌーピングは起こらない。データ
は書き込みのためにメモリ・コントローラ１１０へプッ
シュされる。
【００２７】ReadLine： ラインを発行ＣＰＵ１０１の
キャッシュ１０２へ読み出す。もしキャッシュ１０２が
他のＣＰＵ１０１によって所有されていれば、そのプロ
セッサはデータで応答する。他のＣＰＵ１０１によって
所有されていなければ、メモリが応答する。
キャッシュ１０２へ読み出す。もしキャッシュ１０２が
他のＣＰＵ１０１によって所有されていれば、そのプロ
セッサはデータで応答する。他のＣＰＵ１０１によって
所有されていなければ、メモリが応答する。
【００２８】ReadWithIntentToModify： ReadLineと同
様に、ラインを発行プロセッサ１０１のキャッシュ１０
２へ読み出す。ラインは他のすべてのプロセッサ１０１
のキャッシュ１０２で無効にされ、キャッシュ１０２間
転送を生じ、メモリ１１１への書き戻しは起こらない。
そうでなければ、メモリ１１１が応答する。
様に、ラインを発行プロセッサ１０１のキャッシュ１０
２へ読み出す。ラインは他のすべてのプロセッサ１０１
のキャッシュ１０２で無効にされ、キャッシュ１０２間
転送を生じ、メモリ１１１への書き戻しは起こらない。
そうでなければ、メモリ１１１が応答する。
【００２９】WriteLine： キャッシュ・ラインをメモ
リ１１１へ書き戻す。スヌーピングは起こらない。キャ
ッシュ・ラインが既にプロセッサ１０１によって所有さ
れていれば、キャッシュ・ラインはメモリ１１１へ書き
戻されるだけでよい。所有は、前のReadWithIntentToMo
difyを介してのみ達成することができる。
リ１１１へ書き戻す。スヌーピングは起こらない。キャ
ッシュ・ラインが既にプロセッサ１０１によって所有さ
れていれば、キャッシュ・ラインはメモリ１１１へ書き
戻されるだけでよい。所有は、前のReadWithIntentToMo
difyを介してのみ達成することができる。
【００３０】図２は、典型的な通信バス及びメモリ・コ
ントローラ２００の一般的アーキテクチャを示す。アド
レス２４０及びトランザクション・タイプ２４１によっ
て識別された要求がシステム通信バス１００上に出され
ると、トランザクション・マネージャ２０１はシステム
通信バス上でスヌーピングし、トランザクション・ディ
スクリプタ２１０をペンディング・バッファ２０２の自
由スロットへ入れる。エントリーは、要求がプロセッサ
１０１（図１）の１つ又はメモリ１１１によって充足さ
れるまで、ペンディング・バッファの中に止まる。
ントローラ２００の一般的アーキテクチャを示す。アド
レス２４０及びトランザクション・タイプ２４１によっ
て識別された要求がシステム通信バス１００上に出され
ると、トランザクション・マネージャ２０１はシステム
通信バス上でスヌーピングし、トランザクション・ディ
スクリプタ２１０をペンディング・バッファ２０２の自
由スロットへ入れる。エントリーは、要求がプロセッサ
１０１（図１）の１つ又はメモリ１１１によって充足さ
れるまで、ペンディング・バッファの中に止まる。
【００３１】トランザクション・ディスクリプタ２１０
は、トランザクション・タイプ２１２、アドレス２１
１、及び現在の状態２１３から構成される。既にペンデ
ィング・バッファ中にエントリーを有するアドレスに要
求が出されると、再試行が発行プロセッサへ出される。
WriteLine又はWritePartialトランザクションの場合、
トランザクション・マネージャ２０１は、データ通信バ
ス上のデータ２４２をデータ待ち行列２３０に捕捉する
要求をＤＲＡＭコントローラ２２０へ出す。待ち行列を
使用することによって、幾つかの要求をバッファリング
することができ、従って、通信バスの速度、即ち要求到
着可能速度と、メモリ・アクセス・タイムとの間の不一
致を克服することができる。
は、トランザクション・タイプ２１２、アドレス２１
１、及び現在の状態２１３から構成される。既にペンデ
ィング・バッファ中にエントリーを有するアドレスに要
求が出されると、再試行が発行プロセッサへ出される。
WriteLine又はWritePartialトランザクションの場合、
トランザクション・マネージャ２０１は、データ通信バ
ス上のデータ２４２をデータ待ち行列２３０に捕捉する
要求をＤＲＡＭコントローラ２２０へ出す。待ち行列を
使用することによって、幾つかの要求をバッファリング
することができ、従って、通信バスの速度、即ち要求到
着可能速度と、メモリ・アクセス・タイムとの間の不一
致を克服することができる。
【００３２】通信バス１００は他のトランザクションの
ために即時に解放されてよいが、トランザクション・デ
ィスクリプタ２１０は、書き込みデータが実際にデータ
待ち行列２３０からメモリへフラッシュされるまでペン
ディング・バッファへ止まっていなければならない。こ
れは、書き込み動作が未だ終了しない間に読み出しアク
セスがメモリ１１１からデータをフェッチするような競
合条件を避けるために必要である。この場合、前述した
ように、再試行が出される。読み出しアクセスの場合、
データ待ち行列２３０は、メモリ・アクセスの整合性を
管理するため度々ＦＩＦＯ順序でデータがデータ通信バ
スへ解放されるスロットを提供する。要求が完了する
と、ＤＲＡＭコントローラ２２０はトランザクション・
マネージャ２０１へ通知し、トランザクション・マネー
ジャ２０１は対応するトランザクションをペンディング
・バッファから除去し、適切な応答を通信バス１００上
に出す。
ために即時に解放されてよいが、トランザクション・デ
ィスクリプタ２１０は、書き込みデータが実際にデータ
待ち行列２３０からメモリへフラッシュされるまでペン
ディング・バッファへ止まっていなければならない。こ
れは、書き込み動作が未だ終了しない間に読み出しアク
セスがメモリ１１１からデータをフェッチするような競
合条件を避けるために必要である。この場合、前述した
ように、再試行が出される。読み出しアクセスの場合、
データ待ち行列２３０は、メモリ・アクセスの整合性を
管理するため度々ＦＩＦＯ順序でデータがデータ通信バ
スへ解放されるスロットを提供する。要求が完了する
と、ＤＲＡＭコントローラ２２０はトランザクション・
マネージャ２０１へ通知し、トランザクション・マネー
ジャ２０１は対応するトランザクションをペンディング
・バッファから除去し、適切な応答を通信バス１００上
に出す。
【００３３】図３は、メモリ・コントローラによって実
行されなければならない４つの機能ブロックを必要とす
るトランザクション・フローを示す。 （i）決定ステップ３１３、３１４、３１５は、アドレ
スが所与の区画で無効であるかどうかを決定し、もし無
効であれば、ペンディング・バッファの状態を無効とし
てマークする。 （ii）ステップ３０２は違反プロセッサ１０１（図１）
をリセットする。 （iii）ステップ３０３は、データをメモリ１１１（図
１）へ書き込むべきでないとき、データを破棄する。 （iV）ステップ３０４は、メモリの整合性を修復するた
め、データを捕捉（Capture）し書き戻す。
行されなければならない４つの機能ブロックを必要とす
るトランザクション・フローを示す。 （i）決定ステップ３１３、３１４、３１５は、アドレ
スが所与の区画で無効であるかどうかを決定し、もし無
効であれば、ペンディング・バッファの状態を無効とし
てマークする。 （ii）ステップ３０２は違反プロセッサ１０１（図１）
をリセットする。 （iii）ステップ３０３は、データをメモリ１１１（図
１）へ書き込むべきでないとき、データを破棄する。 （iV）ステップ３０４は、メモリの整合性を修復するた
め、データを捕捉（Capture）し書き戻す。
【００３４】トランザクション・マネージャ２０１（図
２）は通信バス上でスヌーピングし、ステップ３１０
で、トランザクション（プロセッサ１０１（図１）の１
つによって出される要求又は応答）を待機する。トラン
ザクション・タイプ識別ステップ３１１で、もしトラン
ザクションが要求３５０であると決定されれば、ステッ
プ３１２で、それは書き込み要求であるか、読み出し要
求であるかの決定がなされる。書き込みアクセス、即ち
WriteLine、WritePartialの場合、ステップ３１３で、
もしアクセスが正当であると決定されれば（例えば、ト
ランザクション状態が無効であるとマークされていなけ
れば）、フローは、メモリへのデータ書き込みが実行さ
れるデフォルトの行動ステップ３０１へ行く。トランザ
クション・マネージャは、アドレス検査が完了するか、
要求が実際にメモリへ約束される前にその要求をＤＲＡ
Ｍコントローラから撤回するメカニズムを必要とするま
で、メモリへの書き込みコマンドをＤＲＡＭコントロー
ラへ出してはならない。ステップ３０１から、フローは
次のトランザクションを待機するステップ３１０へ続
く。
２）は通信バス上でスヌーピングし、ステップ３１０
で、トランザクション（プロセッサ１０１（図１）の１
つによって出される要求又は応答）を待機する。トラン
ザクション・タイプ識別ステップ３１１で、もしトラン
ザクションが要求３５０であると決定されれば、ステッ
プ３１２で、それは書き込み要求であるか、読み出し要
求であるかの決定がなされる。書き込みアクセス、即ち
WriteLine、WritePartialの場合、ステップ３１３で、
もしアクセスが正当であると決定されれば（例えば、ト
ランザクション状態が無効であるとマークされていなけ
れば）、フローは、メモリへのデータ書き込みが実行さ
れるデフォルトの行動ステップ３０１へ行く。トランザ
クション・マネージャは、アドレス検査が完了するか、
要求が実際にメモリへ約束される前にその要求をＤＲＡ
Ｍコントローラから撤回するメカニズムを必要とするま
で、メモリへの書き込みコマンドをＤＲＡＭコントロー
ラへ出してはならない。ステップ３０１から、フローは
次のトランザクションを待機するステップ３１０へ続
く。
【００３５】ステップ３１３で、もしアクセスが正当で
ないことを決定されると、データ待ち行列２３０（図
２）からのデータはステップ３０３で廃棄され、違反プ
ロセッサはステップ３０２でリセットされる。ステップ
３０２から、フローは次のトランザクションを待機する
ステップ３１０へ続く。
ないことを決定されると、データ待ち行列２３０（図
２）からのデータはステップ３０３で廃棄され、違反プ
ロセッサはステップ３０２でリセットされる。ステップ
３０２から、フローは次のトランザクションを待機する
ステップ３１０へ続く。
【００３６】ステップ３１２で、もし要求がメモリから
の読み出し（例えば、ReadPartialのようなキャッシュ
されない読み出し、又は他のプロセッサによって充足さ
れなかったReadLine）アクセス要求であると決定され、
且つ、ステップ３１４で、アドレスが無効であると決定
されると、トランザクションは終了し、違反プロセッサ
はステップ３０２でリセットされ、フローは次のトラン
ザクションを待機するステップ３１０へ続く。しかし、
出された読み出しが正当であったとすれば、フローは、
メモリから読み出す要求が充足されるデフォルトの行動
ステップ３０１へ行き、次に、フローは次のトランザク
ションを待機するステップ３１０へ続く。
の読み出し（例えば、ReadPartialのようなキャッシュ
されない読み出し、又は他のプロセッサによって充足さ
れなかったReadLine）アクセス要求であると決定され、
且つ、ステップ３１４で、アドレスが無効であると決定
されると、トランザクションは終了し、違反プロセッサ
はステップ３０２でリセットされ、フローは次のトラン
ザクションを待機するステップ３１０へ続く。しかし、
出された読み出しが正当であったとすれば、フローは、
メモリから読み出す要求が充足されるデフォルトの行動
ステップ３０１へ行き、次に、フローは次のトランザク
ションを待機するステップ３１０へ続く。
【００３７】トランザクション・タイプ識別ステップ３
１１で、もしトランザクションがキャッシュ間転送を表
す応答３５１であると決定されると、ステップ３１６
で、これはReadWithIntentToModifyに関する応答である
かどうかが決定される。もしそうでなければ、それは前
に出されたReadLine要求でなければならず、ステップ３
１４はアドレスが無効であることを決定し、トランザク
ションは終了し、違反プロセッサはステップ３０２でリ
セットされる。なぜなら、応答しているプロセッサは依
然としてキャッシュ・ラインの有効なコピーを有するか
らである。次に、フローは次のトランザクションを待機
するステップ３１０へ続く。しかし、もし要求が正当で
あったならば、フローはデフォルトの行動ステップ３０
１へ行く。ステップ３０１で、キャッシュ・トランザク
ションは進行し、更なるアクションが取られ、その後
で、フローは次のトランザクションを待機するステップ
３１０へ続く。
１１で、もしトランザクションがキャッシュ間転送を表
す応答３５１であると決定されると、ステップ３１６
で、これはReadWithIntentToModifyに関する応答である
かどうかが決定される。もしそうでなければ、それは前
に出されたReadLine要求でなければならず、ステップ３
１４はアドレスが無効であることを決定し、トランザク
ションは終了し、違反プロセッサはステップ３０２でリ
セットされる。なぜなら、応答しているプロセッサは依
然としてキャッシュ・ラインの有効なコピーを有するか
らである。次に、フローは次のトランザクションを待機
するステップ３１０へ続く。しかし、もし要求が正当で
あったならば、フローはデフォルトの行動ステップ３０
１へ行く。ステップ３０１で、キャッシュ・トランザク
ションは進行し、更なるアクションが取られ、その後
で、フローは次のトランザクションを待機するステップ
３１０へ続く。
【００３８】ステップ３１６では、肯定のReadWithInte
ntToModify応答から、もっと複雑な場合が生じる。もし
要求が正当であったならば、標準の行動が実行される。
即ち、ステップ３０１では、キャッシュ間転送が正当で
あったから何も実行されず、フローは次のトランザクシ
ョンを待機するステップ３１０へ続く。しかし、もし応
答が不当であったならば、ステップ３１７は、更にモー
ドがSharedInterventionであるかModifiedIntervention
であるかを決定する。
ntToModify応答から、もっと複雑な場合が生じる。もし
要求が正当であったならば、標準の行動が実行される。
即ち、ステップ３０１では、キャッシュ間転送が正当で
あったから何も実行されず、フローは次のトランザクシ
ョンを待機するステップ３１０へ続く。しかし、もし応
答が不当であったならば、ステップ３１７は、更にモー
ドがSharedInterventionであるかModifiedIntervention
であるかを決定する。
【００３９】SharedInterventionの場合、ステップ３１
７から否定結果を生じ、違反プロセッサはステップ３０
２でリセットされる。なぜなら、応答しているプロセッ
サはラインを共有状態で所有するからである。即ち、デ
ータの有効なコピーは依然としてメモリで利用可能であ
り、応答しているプロセッサによって、このラインへの
次のアクセスでメモリから再フェッチされてよい。
７から否定結果を生じ、違反プロセッサはステップ３０
２でリセットされる。なぜなら、応答しているプロセッ
サはラインを共有状態で所有するからである。即ち、デ
ータの有効なコピーは依然としてメモリで利用可能であ
り、応答しているプロセッサによって、このラインへの
次のアクセスでメモリから再フェッチされてよい。
【００４０】ステップ３１７から肯定の結果が出される
と、ModifiedInterventionは汚れたキャッシュ・ライン
と呼ばれる変更状態のキャッシュ・ラインを生じる。即
ち、キャッシュ・ラインはメモリ中の内容とは異なって
おり、ステップ３０４でメモリへ書き戻すことなく、要
求しているプロセッサへ転送される。適切に処理されな
いと、この場合はメモリの不整合を生じるかも知れな
い。更に具体的には、応答しているプロセッサの区画
は、要求しているプロセッサへ一度データが転送される
と、データの有効なコピーを有しない。要求の不当性に
起因して、要求しているプロセッサはリセットされ、キ
ャッシュ・ラインの内容は失われる。従って、本発明は
ReadWithIntentToModify応答のデータを捕捉し、もし対
応するトランザクションが不当としてマークされると、
データがステップ３０４でメモリへ書き戻される。
と、ModifiedInterventionは汚れたキャッシュ・ライン
と呼ばれる変更状態のキャッシュ・ラインを生じる。即
ち、キャッシュ・ラインはメモリ中の内容とは異なって
おり、ステップ３０４でメモリへ書き戻すことなく、要
求しているプロセッサへ転送される。適切に処理されな
いと、この場合はメモリの不整合を生じるかも知れな
い。更に具体的には、応答しているプロセッサの区画
は、要求しているプロセッサへ一度データが転送される
と、データの有効なコピーを有しない。要求の不当性に
起因して、要求しているプロセッサはリセットされ、キ
ャッシュ・ラインの内容は失われる。従って、本発明は
ReadWithIntentToModify応答のデータを捕捉し、もし対
応するトランザクションが不当としてマークされると、
データがステップ３０４でメモリへ書き戻される。
【００４１】従って、応答しているプロセッサの区画は
依然としてデータの正当コピーをメモリ内に有し、この
アドレスへの後続アクセスは、単にキャッシュ・ライン
の再ロードを生じる。意味するところは、異なった区画
からの不当アクセスの場合、キャッシュの書き戻しが強
制されることである。キャッシュ・ラインのこの書き戻
しステップ３０４は、前述したメモリ非整合ホール（ho
le）を塞ぐ。
依然としてデータの正当コピーをメモリ内に有し、この
アドレスへの後続アクセスは、単にキャッシュ・ライン
の再ロードを生じる。意味するところは、異なった区画
からの不当アクセスの場合、キャッシュの書き戻しが強
制されることである。キャッシュ・ラインのこの書き戻
しステップ３０４は、前述したメモリ非整合ホール（ho
le）を塞ぐ。
【００４２】図４は、標準のメモリ・コントローラ２２
０（図２）に対するメモリ・コントローラの適合化を示
す。３つの新しいモジュールが付け加えられる。即ち、
区画マネージャ４００、キャプチャ・バッファ４０１、
及びプロセッサ・リセット信号４０２である。区画マネ
ージャ４００は各区画のためにメモリ・アクセスを定義
するメカニズムを提供し、且つアドレス検査メカニズム
を提供する。トランザクション・マネージャ２０１と並
行して、区画マネージャ４００は、通信バス上でアドレ
ス２４０、トランザクション・タイプ２４１、及び発行
プロセッサＩＤ４０３をスヌーピングする。発行プロセ
ッサＩＤ４０３はシステム通信バス上で利用可能であ
る。区画マネージャ４００は、要求されたアドレスを保
持するメモリ範囲を求めて、発行プロセッサに関連づけ
られた区画のアドレス・マップを直ちに探索し始める。
特定の通信バス・アーキテクチャに依存して、通信バス
・アービトレーションの時点でトランザクション処理を
開始することが可能である。
０（図２）に対するメモリ・コントローラの適合化を示
す。３つの新しいモジュールが付け加えられる。即ち、
区画マネージャ４００、キャプチャ・バッファ４０１、
及びプロセッサ・リセット信号４０２である。区画マネ
ージャ４００は各区画のためにメモリ・アクセスを定義
するメカニズムを提供し、且つアドレス検査メカニズム
を提供する。トランザクション・マネージャ２０１と並
行して、区画マネージャ４００は、通信バス上でアドレ
ス２４０、トランザクション・タイプ２４１、及び発行
プロセッサＩＤ４０３をスヌーピングする。発行プロセ
ッサＩＤ４０３はシステム通信バス上で利用可能であ
る。区画マネージャ４００は、要求されたアドレスを保
持するメモリ範囲を求めて、発行プロセッサに関連づけ
られた区画のアドレス・マップを直ちに探索し始める。
特定の通信バス・アーキテクチャに依存して、通信バス
・アービトレーションの時点でトランザクション処理を
開始することが可能である。
【００４３】その時点で、アドレスは未だ利用可能でな
いが、プロセッサＩＤは既に利用可能であるかも知れ
ず、適切な区画情報及びアドレス・マップを選択するた
めに使用されてよい。発行プロセッサがその区画に割り
当てられていない無効メモリ・アドレスにアクセスして
いることを、もし区画マネージャが決定すると、トラン
ザクション・マネージャはトランザクションの状態２１
３でトランザクション・ディスクリプタ２１０を無効に
マークすることを命令される。アドレス・マップの探索
時間は、キャッシュ・トランザクションの最小可能応答
時間に制限されなければならない。すべてのプロセッサ
は、要求されたアドレスを求めてそれら自身のキャッシ
ュでルックアップを実行しなければならないから、２レ
ベル・テーブル又はハッシュ・テーブルのような更に複
雑なアドレス・マップを走査する場合でも、十分な時間
が利用可能である。そうでない場合、それはトランザク
ションが正当であることをトランザクション・マネージ
ャ２０１へ知らせる。
いが、プロセッサＩＤは既に利用可能であるかも知れ
ず、適切な区画情報及びアドレス・マップを選択するた
めに使用されてよい。発行プロセッサがその区画に割り
当てられていない無効メモリ・アドレスにアクセスして
いることを、もし区画マネージャが決定すると、トラン
ザクション・マネージャはトランザクションの状態２１
３でトランザクション・ディスクリプタ２１０を無効に
マークすることを命令される。アドレス・マップの探索
時間は、キャッシュ・トランザクションの最小可能応答
時間に制限されなければならない。すべてのプロセッサ
は、要求されたアドレスを求めてそれら自身のキャッシ
ュでルックアップを実行しなければならないから、２レ
ベル・テーブル又はハッシュ・テーブルのような更に複
雑なアドレス・マップを走査する場合でも、十分な時間
が利用可能である。そうでない場合、それはトランザク
ションが正当であることをトランザクション・マネージ
ャ２０１へ知らせる。
【００４４】もし応答がシステム通信バス上を通過する
と、トランザクション・マネージャ２０１はトランザク
ションの完了をマークし、それをペンディング・バッフ
ァ２０２から除去する。しかし、もし区画マネージャ４
００によって無効フラグが立てられると、トランザクシ
ョン・マネージャ２０１は、プロセッサ・リセット信号
４０２を、ＩＤがトランザクション・ディスクリプタの
中に記憶されている違反プロセッサへ即時に出す。
と、トランザクション・マネージャ２０１はトランザク
ションの完了をマークし、それをペンディング・バッフ
ァ２０２から除去する。しかし、もし区画マネージャ４
００によって無効フラグが立てられると、トランザクシ
ョン・マネージャ２０１は、プロセッサ・リセット信号
４０２を、ＩＤがトランザクション・ディスクリプタの
中に記憶されている違反プロセッサへ即時に出す。
【００４５】更に、ReadWithIntentToModifyへの応答
で、トランザクション・マネージャは、通信バス上を移
動しているデータのコピーをフェッチするようにキャプ
チャ・バッファ４０１を活性化し、データをメモリへ書
き戻すようにＤＲＡＭコントローラ２２０へ命令する。
ＭＵＸ４０４を使用して、ＤＲＡＭコントローラ２２０
は、書き込むのに使用されるデータが、通信バス１００
ではなくキャプチャ・バッファ４０１から取られるよう
にする。代替的に、通信バス又はバッファのようなデー
タ・ソースの追加機能を含むように、ＤＲＡＭコントロ
ーラ２２０のコマンド・セットを拡張することができ
る。更に、通信バス１００上を通過している最後のデー
タ・ラインをフェッチするために、キャプチャ・バッフ
ァ４０１を常にアクティブにしてもよい。
で、トランザクション・マネージャは、通信バス上を移
動しているデータのコピーをフェッチするようにキャプ
チャ・バッファ４０１を活性化し、データをメモリへ書
き戻すようにＤＲＡＭコントローラ２２０へ命令する。
ＭＵＸ４０４を使用して、ＤＲＡＭコントローラ２２０
は、書き込むのに使用されるデータが、通信バス１００
ではなくキャプチャ・バッファ４０１から取られるよう
にする。代替的に、通信バス又はバッファのようなデー
タ・ソースの追加機能を含むように、ＤＲＡＭコントロ
ーラ２２０のコマンド・セットを拡張することができ
る。更に、通信バス１００上を通過している最後のデー
タ・ラインをフェッチするために、キャプチャ・バッフ
ァ４０１を常にアクティブにしてもよい。
【００４６】キャプチャ・バッファ４０１が導入される
理由は、一般的な場合に、応答が通信バス１００上を通
過しているとき、データ待ち行列がエントリーを保持す
るように解放されていることを保証されないからであ
る。通信バス上でデータが有効である機会のウィンドウ
は小さいので、キャプチャ・バッファをデータ待ち行列
から減結合するのがよい。すべての場合に、ＤＲＡＭコ
ントローラ２２０がデータを書き戻している間にキャッ
シュ・ラインのコピーが各ReadWithIntentToModify応答
のために保存されることを保証するため、キャプチャ・
バッファは十分な数のエントリーを有しなければならな
い。代替的に、これは異常なシステム条件であるから、
メモリ・コントローラ２２０は、メモリの不整合を修復
するために、「捕捉及び書き戻し」の短い時間間隔の間
に、通信バス１００へのアクセスをロックしてもよい。
理由は、一般的な場合に、応答が通信バス１００上を通
過しているとき、データ待ち行列がエントリーを保持す
るように解放されていることを保証されないからであ
る。通信バス上でデータが有効である機会のウィンドウ
は小さいので、キャプチャ・バッファをデータ待ち行列
から減結合するのがよい。すべての場合に、ＤＲＡＭコ
ントローラ２２０がデータを書き戻している間にキャッ
シュ・ラインのコピーが各ReadWithIntentToModify応答
のために保存されることを保証するため、キャプチャ・
バッファは十分な数のエントリーを有しなければならな
い。代替的に、これは異常なシステム条件であるから、
メモリ・コントローラ２２０は、メモリの不整合を修復
するために、「捕捉及び書き戻し」の短い時間間隔の間
に、通信バス１００へのアクセスをロックしてもよい。
【００４７】図５は、３つのアクティブな区画を有する
８プロセッサ・システムのために区画マネージャ４００
（図４）によって管理される区画情報の１つの実施形態
を示す。先ず、プロセッサ識別子からプロセッサ区画へ
のマッピングが、テーブル・ルックアップ・メカニズム
５０１を介して与えられる。更に、各区画のために、メ
モリ・アクセス・マップ５０２が存在する。最も平凡な
形式では、メモリ・アクセス・マップ５０２は２列のテ
ーブルであり、その行５０３はこの区画のメモリのため
に有効アクセス範囲、例えば始まり５０４、終わり５０
５を限定する。有効時には、メモリ・アクセス・マップ
５０２はヒットがあるかを探索される。加算器、減算
器、及び比較器を各行に付加することによって、探索を
並列に実行してよい。より大きなセットのメモリ領域に
ついては、釣り合った２進デシジョン・ツリーを使用し
てよい。
８プロセッサ・システムのために区画マネージャ４００
（図４）によって管理される区画情報の１つの実施形態
を示す。先ず、プロセッサ識別子からプロセッサ区画へ
のマッピングが、テーブル・ルックアップ・メカニズム
５０１を介して与えられる。更に、各区画のために、メ
モリ・アクセス・マップ５０２が存在する。最も平凡な
形式では、メモリ・アクセス・マップ５０２は２列のテ
ーブルであり、その行５０３はこの区画のメモリのため
に有効アクセス範囲、例えば始まり５０４、終わり５０
５を限定する。有効時には、メモリ・アクセス・マップ
５０２はヒットがあるかを探索される。加算器、減算
器、及び比較器を各行に付加することによって、探索を
並列に実行してよい。より大きなセットのメモリ領域に
ついては、釣り合った２進デシジョン・ツリーを使用し
てよい。
【００４８】更に、図５は、メモリ・アドレス・マップ
５０２によって定義される結果のメモリ割り当て５０９
を示す。そこでは、アドレスはアルファベット順になっ
ているものと仮定される。図示されるように、メモリ領
域５１０、５１１、５１２、は重複するように選択され
てよい。現在、区画間キャッシュ・コヒーレントなメモ
リ領域が限定され、区画はこれらの領域を介して通信す
るようになっている。キャッシュ・コヒーレントな共有
区画間メモリ領域５１３の確立は、ロッキング・メカニ
ズムの効率的実現を可能にし、プロセッサがキャッシュ
内でロック状況変化をポーリングすることを可能にす
る。対照的に、キャッシュ・コヒーレントでない共有区
画間メモリ領域は、アクセスしているメモリによってロ
ックが検査されることを必要とし、これは通信バスの活
動を増大する結果となる。
５０２によって定義される結果のメモリ割り当て５０９
を示す。そこでは、アドレスはアルファベット順になっ
ているものと仮定される。図示されるように、メモリ領
域５１０、５１１、５１２、は重複するように選択され
てよい。現在、区画間キャッシュ・コヒーレントなメモ
リ領域が限定され、区画はこれらの領域を介して通信す
るようになっている。キャッシュ・コヒーレントな共有
区画間メモリ領域５１３の確立は、ロッキング・メカニ
ズムの効率的実現を可能にし、プロセッサがキャッシュ
内でロック状況変化をポーリングすることを可能にす
る。対照的に、キャッシュ・コヒーレントでない共有区
画間メモリ領域は、アクセスしているメモリによってロ
ックが検査されることを必要とし、これは通信バスの活
動を増大する結果となる。
【００４９】区画マネージャは、ブート時又は構成時に
受け取る命令に従って、メモリ・アクセス・マップ５０
２を構成することができる。この構成は、多様な方法、
例えば、ブート管理プログラムのような構成エージェン
トへ接続されたＩ２Ｃバスを介してＮＶＲＡＭ（これは
プロセッサからアクセスできない）へ書き込むことによ
って、達成することができる。
受け取る命令に従って、メモリ・アクセス・マップ５０
２を構成することができる。この構成は、多様な方法、
例えば、ブート管理プログラムのような構成エージェン
トへ接続されたＩ２Ｃバスを介してＮＶＲＡＭ（これは
プロセッサからアクセスできない）へ書き込むことによ
って、達成することができる。
【００５０】本発明は例示的且つ好ましい実施形態に関
して図示され説明されたが、従属項の範囲によってのみ
限定される本発明の趣旨及び範囲から逸脱することな
く、形式及び詳細について前記及び他の変更がなされて
よいことは、当業者によって理解されるであろう。
して図示され説明されたが、従属項の範囲によってのみ
限定される本発明の趣旨及び範囲から逸脱することな
く、形式及び詳細について前記及び他の変更がなされて
よいことは、当業者によって理解されるであろう。
【００５１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）複数のプロセッサ、共有メモリ、共有通信バス、
及びメモリ・コントローラを含むキャッシュ・コヒーレ
ントな対称型マルチプロセッサ・システムでメモリを区
画化する方法であって、前記共有メモリを独立領域へ分
割し、前記領域の各々を前記プロセッサの１つへ割り当
て、前記プロセッサを、前記共有通信バス上の単一キャ
ッシュ・コヒーレンス・ドメインで実行し、アドレス
が、使用中のプロセッサへ割り当てられたメモリ領域の
外側にあるかどうかを検出するため、すべてのメモリ・
アクセス・メッセージをインターセプト及び処理し、前
記メモリ領域の１つのアドレス違反が検出されたとき、
実行されたメモリ・アクセス動作をアボートし、前記プ
ロセッサをリセットするステップを含む、メモリを区画
化する方法。 （２）前記プロセッサの各々が、関連づけられたキャッ
シュ・メモリを有する、上記（１）に記載の方法。 （３）前記共有メモリが、前記共有通信バスを介して前
記プロセッサの各々によってアクセス可能である、上記
（２）に記載の方法。 （４）前記メモリ・アクセス・トラフィックが、前記メ
モリ・コントローラによって処理される、上記（３）に
記載の方法。 （５）前記メモリ・コントローラが、前記プロセッサの
各々がアクセスを許される前記メモリの有効アドレス範
囲を指定する区画アドレス・マップを提供する、上記
（４）に記載の方法。 （６）前記区画アドレス・マップでの重複を許すことに
よって、共有ロック及び他の区画間通信プロトコルを実
行するためのキャッシュ・コヒーレントな区画間共有メ
モリ領域をさらに確立する、上記（５）に記載の方法。 （７）前記メモリ・コントローラが、前記プロセッサの
各々によって実行される各メモリ・アクセスの有効性
を、前記メモリにアクセスする前に前記区画アドレス・
マップに照らして検査する、上記（６）に記載の方法。 （８）キャッシュ・コヒーレンス・トラフィックが、前
記共有通信バス上に追加のサイクルを導入することなく
モニタされる、上記（７）に記載の方法。 （９）各々のキャッシュ間トランザクションがモニタさ
れ、且つ前記区画アドレス・マップに照らして検査され
る、上記（８）に記載の方法。 （１０）前記キャッシュ間トランザクションに関連づけ
られたデータのコピーが保存され、キャッシュの不整合
が前記キャッシュ間トランザクションから生じた場合
に、前記保存されたデータが、前記キャッシュの不整合
を訂正するために使用される、上記（９）に記載の方
法。 （１１）マシンで読み取り可能なコンピュータ・プログ
ラム装置であって、複数のプロセッサ、共有メモリ、共
有通信バス、及びメモリ・コントローラを含むキャッシ
ュ・コヒーレントな対称型マルチプロセッサ・システム
でメモリを区画化する方法ステップを実行するためにマ
シンによって実行可能な命令のプログラムを実体的に実
現し、前記方法は、前記共有メモリを独立領域へ分割
し、前記領域の各々を前記プロセッサの１つへ割り当
て、前記プロセッサを、前記共有通信バス上の単一キャ
ッシュ・コヒーレンス・ドメインで実行し、アドレス
が、使用中のプロセッサへ割り当てられたメモリ領域の
外側にあるかどうかを検出するため、すべてのメモリ・
アクセス・メッセージをインターセプト及び処理し、前
記メモリ領域の１つのアドレス違反が検出されたとき、
実行されたメモリ・アクセス動作をアボートし、前記プ
ロセッサをリセットするステップを含む、コンピュータ
・プログラム装置。 （１２）前記プロセッサの各々が、関連づけられたキャ
ッシュ・メモリを有する、上記（１１）に記載のコンピ
ュータ・プログラム装置。 （１３）前記共有メモリが、前記共有通信バスを介して
前記プロセッサの各々によってアクセス可能である、上
記（１２）に記載のコンピュータ・プログラム装置。 （１４）前記メモリ・アクセス・トラフィックが、前記
メモリ・コントローラによって処理される、上記（１
３）に記載のコンピュータ・プログラム装置。 （１５）前記メモリ・コントローラが、前記プロセッサ
の各々がアクセスを許される前記メモリの有効アドレス
範囲を指定する区画アドレス・マップを提供する、上記
（１４）に記載のコンピュータ・プログラム装置。 （１６）前記区画アドレス・マップでの重複を許すこと
によって、共有ロック及び他の区画間通信プロトコルを
実行するためのキャッシュ・コヒーレントな区画間共有
メモリ領域を確立する、上記（１５）に記載のコンピュ
ータ・プログラム装置。 （１７）前記メモリ・コントローラが、前記プロセッサ
の各々によって実行される各メモリ・アクセスの有効性
を、前記メモリにアクセスする前に前記区画アドレス・
マップに照らして検査する、上記（１６）に記載のコン
ピュータ・プログラム装置。 （１８）キャッシュ・コヒーレンス・トラフィックが、
前記共有通信バス上に追加のサイクルを導入することな
くモニタされる、上記（１７）に記載のコンピュータ・
プログラム装置。 （１９）各々のキャッシュ間トランザクションがモニタ
され、且つ前記区画アドレス・マップに照らして検査さ
れる、上記（１８）に記載のコンピュータ・プログラム
装置。 （２０）前記キャッシュ間トランザクションに関連づけ
られたデータのコピーが保存され、キャッシュの不整合
が前記キャッシュ間トランザクションから生じた場合
に、前記保存されたデータが、前記キャッシュの不整合
を訂正するために使用される、上記（１９）に記載のコ
ンピュータ・プログラム装置。 （２１）複数のプロセッサ、共有メモリ、共有通信バ
ス、及びメモリ・コントローラを含むキャッシュ・コヒ
ーレントな対称型マルチプロセッサ・システムでメモリ
を区画化する装置であって、ここで前述プロセッサは単
一キャッシュ・コヒーレンス・ドメインで実行され、前
記共有メモリを独立領域へ分割し、前記領域の各々を前
記プロセッサの１つへ割り当てる手段と、使用中のプロ
セッサへ割り当てられたメモリ領域の外側にあるメモリ
にアクセスしようとしているトランザクションを検出
し、前記検出されたトランザクションを無効としてマー
クするため、前記トランザクションを処理する区画管理
手段と、アドレス違反が検出されたとき、実行されたメ
モリ・アクセス動作をアボートし、前記使用中のプロセ
ッサをリセットするトランザクション管理手段とを含
む、装置。 （２２）前記プロセッサの各々が、関連づけられたキャ
ッシュ・メモリを有する、上記（２１）に記載の装置。 （２３）前記共有メモリが、前記共有通信バスを介して
前記プロセッサの各々によってアクセス可能である、上
記（２２）に記載の装置。 （２４）前記メモリ・アクセス・トラフィックが、前記
メモリ・コントローラによって処理される、上記（２
３）に記載の装置。 （２５）前記メモリ・コントローラが、前記プロセッサ
の各々がアクセスを許される前記メモリの有効アドレス
範囲を指定する区画アドレス・マップを提供する、上記
（２４）に記載の装置。 （２６）前記区画アドレス・マップでの重複を許すこと
によって、共有ロック及び他の区画間通信プロトコルを
実行するためのキャッシュ・コヒーレントな区画間共有
メモリ領域を確立する、上記（２５）に記載の装置。 （２７）前記メモリ・コントローラが、前記プロセッサ
の各々によって実行される各メモリ・アクセスの有効性
を、前記メモリにアクセスする前に前記区画アドレス・
マップに照らして検査する、上記（２６）に記載の装
置。 （２８）キャッシュ・コヒーレンス・トラフィックが、
前記共有通信バス上に追加のサイクルを導入することな
くモニタされる、上記（２７）に記載の装置。 （２９）各々のキャッシュ間トランザクションがモニタ
され、且つ前記区画アドレス・マップに照らして検査さ
れる、上記（２８）に記載の装置。 （３０）前記キャッシュ間トランザクションに関連づけ
られたデータのコピーが保存され、メモリの不整合が前
記キャッシュ間トランザクションから生じた場合に、前
記保存されたデータが、前記キャッシュの不整合を訂正
するために使用される、上記（２９）に記載の装置。 （３１）共有メモリ、共有通信バス、データ待ち行列、
及びメモリ・コントローラを含むキャッシュ・コヒーレ
ントな対称型マルチプロセッサ・システムで区画化メモ
リを制御する装置であって、前記通信バス上を転送され
たトランザクションによるメモリ・アドレス違反を検出
し、メモリ・アドレス違反が検出された場合に、前記ト
ランザクションを無効としてマークするトランザクショ
ン・マネージャ手段と、前記トランザクションの各々の
ために前記通信バス上を転送されているデータを捕捉す
るキャプチャ・バッファ手段と、前記トランザクション
・マネージャからの信号に従って、前記メモリへ書き込
まれるデータを、前記データ待ち行列の代わりに前記キ
ャプチャ・バッファから導くマルチプレクサとを含む、
区画化メモリを制御する装置。 （３２）前記メモリ・アドレス違反が検出された場合
に、前記トランザクション・マネージャ手段が前記トラ
ンザクションをアボートし、且つ前記使用中のプロセッ
サをリセットする、上記（３１）に記載の装置。 （３３）使用中の前記プロセッサへ割り当てられたメモ
リ領域の外側にあるメモリが前記トランザクションによ
ってアクセスされようとしたことを検出し、前記トラン
ザクションを無効としてマークするため信号を前記トラ
ンザクション・マネージャ手段へ送る区画マネージャ手
段をさらに含む、上記（３２）に記載の装置。 （３４）前記区画マネージャ手段が、係属中のトランザ
クションのためにトランザクション・タイプ、メモリ・
アドレス、及び前記使用中のプロセッサのＣＰＵＩＤ信
号を前記通信バスから受け入れる、上記（３３）に記載
の装置。
の事項を開示する。 （１）複数のプロセッサ、共有メモリ、共有通信バス、
及びメモリ・コントローラを含むキャッシュ・コヒーレ
ントな対称型マルチプロセッサ・システムでメモリを区
画化する方法であって、前記共有メモリを独立領域へ分
割し、前記領域の各々を前記プロセッサの１つへ割り当
て、前記プロセッサを、前記共有通信バス上の単一キャ
ッシュ・コヒーレンス・ドメインで実行し、アドレス
が、使用中のプロセッサへ割り当てられたメモリ領域の
外側にあるかどうかを検出するため、すべてのメモリ・
アクセス・メッセージをインターセプト及び処理し、前
記メモリ領域の１つのアドレス違反が検出されたとき、
実行されたメモリ・アクセス動作をアボートし、前記プ
ロセッサをリセットするステップを含む、メモリを区画
化する方法。 （２）前記プロセッサの各々が、関連づけられたキャッ
シュ・メモリを有する、上記（１）に記載の方法。 （３）前記共有メモリが、前記共有通信バスを介して前
記プロセッサの各々によってアクセス可能である、上記
（２）に記載の方法。 （４）前記メモリ・アクセス・トラフィックが、前記メ
モリ・コントローラによって処理される、上記（３）に
記載の方法。 （５）前記メモリ・コントローラが、前記プロセッサの
各々がアクセスを許される前記メモリの有効アドレス範
囲を指定する区画アドレス・マップを提供する、上記
（４）に記載の方法。 （６）前記区画アドレス・マップでの重複を許すことに
よって、共有ロック及び他の区画間通信プロトコルを実
行するためのキャッシュ・コヒーレントな区画間共有メ
モリ領域をさらに確立する、上記（５）に記載の方法。 （７）前記メモリ・コントローラが、前記プロセッサの
各々によって実行される各メモリ・アクセスの有効性
を、前記メモリにアクセスする前に前記区画アドレス・
マップに照らして検査する、上記（６）に記載の方法。 （８）キャッシュ・コヒーレンス・トラフィックが、前
記共有通信バス上に追加のサイクルを導入することなく
モニタされる、上記（７）に記載の方法。 （９）各々のキャッシュ間トランザクションがモニタさ
れ、且つ前記区画アドレス・マップに照らして検査され
る、上記（８）に記載の方法。 （１０）前記キャッシュ間トランザクションに関連づけ
られたデータのコピーが保存され、キャッシュの不整合
が前記キャッシュ間トランザクションから生じた場合
に、前記保存されたデータが、前記キャッシュの不整合
を訂正するために使用される、上記（９）に記載の方
法。 （１１）マシンで読み取り可能なコンピュータ・プログ
ラム装置であって、複数のプロセッサ、共有メモリ、共
有通信バス、及びメモリ・コントローラを含むキャッシ
ュ・コヒーレントな対称型マルチプロセッサ・システム
でメモリを区画化する方法ステップを実行するためにマ
シンによって実行可能な命令のプログラムを実体的に実
現し、前記方法は、前記共有メモリを独立領域へ分割
し、前記領域の各々を前記プロセッサの１つへ割り当
て、前記プロセッサを、前記共有通信バス上の単一キャ
ッシュ・コヒーレンス・ドメインで実行し、アドレス
が、使用中のプロセッサへ割り当てられたメモリ領域の
外側にあるかどうかを検出するため、すべてのメモリ・
アクセス・メッセージをインターセプト及び処理し、前
記メモリ領域の１つのアドレス違反が検出されたとき、
実行されたメモリ・アクセス動作をアボートし、前記プ
ロセッサをリセットするステップを含む、コンピュータ
・プログラム装置。 （１２）前記プロセッサの各々が、関連づけられたキャ
ッシュ・メモリを有する、上記（１１）に記載のコンピ
ュータ・プログラム装置。 （１３）前記共有メモリが、前記共有通信バスを介して
前記プロセッサの各々によってアクセス可能である、上
記（１２）に記載のコンピュータ・プログラム装置。 （１４）前記メモリ・アクセス・トラフィックが、前記
メモリ・コントローラによって処理される、上記（１
３）に記載のコンピュータ・プログラム装置。 （１５）前記メモリ・コントローラが、前記プロセッサ
の各々がアクセスを許される前記メモリの有効アドレス
範囲を指定する区画アドレス・マップを提供する、上記
（１４）に記載のコンピュータ・プログラム装置。 （１６）前記区画アドレス・マップでの重複を許すこと
によって、共有ロック及び他の区画間通信プロトコルを
実行するためのキャッシュ・コヒーレントな区画間共有
メモリ領域を確立する、上記（１５）に記載のコンピュ
ータ・プログラム装置。 （１７）前記メモリ・コントローラが、前記プロセッサ
の各々によって実行される各メモリ・アクセスの有効性
を、前記メモリにアクセスする前に前記区画アドレス・
マップに照らして検査する、上記（１６）に記載のコン
ピュータ・プログラム装置。 （１８）キャッシュ・コヒーレンス・トラフィックが、
前記共有通信バス上に追加のサイクルを導入することな
くモニタされる、上記（１７）に記載のコンピュータ・
プログラム装置。 （１９）各々のキャッシュ間トランザクションがモニタ
され、且つ前記区画アドレス・マップに照らして検査さ
れる、上記（１８）に記載のコンピュータ・プログラム
装置。 （２０）前記キャッシュ間トランザクションに関連づけ
られたデータのコピーが保存され、キャッシュの不整合
が前記キャッシュ間トランザクションから生じた場合
に、前記保存されたデータが、前記キャッシュの不整合
を訂正するために使用される、上記（１９）に記載のコ
ンピュータ・プログラム装置。 （２１）複数のプロセッサ、共有メモリ、共有通信バ
ス、及びメモリ・コントローラを含むキャッシュ・コヒ
ーレントな対称型マルチプロセッサ・システムでメモリ
を区画化する装置であって、ここで前述プロセッサは単
一キャッシュ・コヒーレンス・ドメインで実行され、前
記共有メモリを独立領域へ分割し、前記領域の各々を前
記プロセッサの１つへ割り当てる手段と、使用中のプロ
セッサへ割り当てられたメモリ領域の外側にあるメモリ
にアクセスしようとしているトランザクションを検出
し、前記検出されたトランザクションを無効としてマー
クするため、前記トランザクションを処理する区画管理
手段と、アドレス違反が検出されたとき、実行されたメ
モリ・アクセス動作をアボートし、前記使用中のプロセ
ッサをリセットするトランザクション管理手段とを含
む、装置。 （２２）前記プロセッサの各々が、関連づけられたキャ
ッシュ・メモリを有する、上記（２１）に記載の装置。 （２３）前記共有メモリが、前記共有通信バスを介して
前記プロセッサの各々によってアクセス可能である、上
記（２２）に記載の装置。 （２４）前記メモリ・アクセス・トラフィックが、前記
メモリ・コントローラによって処理される、上記（２
３）に記載の装置。 （２５）前記メモリ・コントローラが、前記プロセッサ
の各々がアクセスを許される前記メモリの有効アドレス
範囲を指定する区画アドレス・マップを提供する、上記
（２４）に記載の装置。 （２６）前記区画アドレス・マップでの重複を許すこと
によって、共有ロック及び他の区画間通信プロトコルを
実行するためのキャッシュ・コヒーレントな区画間共有
メモリ領域を確立する、上記（２５）に記載の装置。 （２７）前記メモリ・コントローラが、前記プロセッサ
の各々によって実行される各メモリ・アクセスの有効性
を、前記メモリにアクセスする前に前記区画アドレス・
マップに照らして検査する、上記（２６）に記載の装
置。 （２８）キャッシュ・コヒーレンス・トラフィックが、
前記共有通信バス上に追加のサイクルを導入することな
くモニタされる、上記（２７）に記載の装置。 （２９）各々のキャッシュ間トランザクションがモニタ
され、且つ前記区画アドレス・マップに照らして検査さ
れる、上記（２８）に記載の装置。 （３０）前記キャッシュ間トランザクションに関連づけ
られたデータのコピーが保存され、メモリの不整合が前
記キャッシュ間トランザクションから生じた場合に、前
記保存されたデータが、前記キャッシュの不整合を訂正
するために使用される、上記（２９）に記載の装置。 （３１）共有メモリ、共有通信バス、データ待ち行列、
及びメモリ・コントローラを含むキャッシュ・コヒーレ
ントな対称型マルチプロセッサ・システムで区画化メモ
リを制御する装置であって、前記通信バス上を転送され
たトランザクションによるメモリ・アドレス違反を検出
し、メモリ・アドレス違反が検出された場合に、前記ト
ランザクションを無効としてマークするトランザクショ
ン・マネージャ手段と、前記トランザクションの各々の
ために前記通信バス上を転送されているデータを捕捉す
るキャプチャ・バッファ手段と、前記トランザクション
・マネージャからの信号に従って、前記メモリへ書き込
まれるデータを、前記データ待ち行列の代わりに前記キ
ャプチャ・バッファから導くマルチプレクサとを含む、
区画化メモリを制御する装置。 （３２）前記メモリ・アドレス違反が検出された場合
に、前記トランザクション・マネージャ手段が前記トラ
ンザクションをアボートし、且つ前記使用中のプロセッ
サをリセットする、上記（３１）に記載の装置。 （３３）使用中の前記プロセッサへ割り当てられたメモ
リ領域の外側にあるメモリが前記トランザクションによ
ってアクセスされようとしたことを検出し、前記トラン
ザクションを無効としてマークするため信号を前記トラ
ンザクション・マネージャ手段へ送る区画マネージャ手
段をさらに含む、上記（３２）に記載の装置。 （３４）前記区画マネージャ手段が、係属中のトランザ
クションのためにトランザクション・タイプ、メモリ・
アドレス、及び前記使用中のプロセッサのＣＰＵＩＤ信
号を前記通信バスから受け入れる、上記（３３）に記載
の装置。
【図１】共有メモリ・ベースの対称型マルチプロセッサ
・システムの一般的アーキテクチャを示す図である。
・システムの一般的アーキテクチャを示す図である。
【図２】対称型マルチプロセッサ・システムで使用され
るメモリ・コントローラの一般的アーキテクチャ及びコ
ンポーネントを示す図である。
るメモリ・コントローラの一般的アーキテクチャ及びコ
ンポーネントを示す図である。
【図３】キャッシュ・コヒーレントな対称型マルチプロ
セッサ・システムを区画化するときメモリ欠陥の適切な
分別を管理するトランザクションの流れ図である。
セッサ・システムを区画化するときメモリ欠陥の適切な
分別を管理するトランザクションの流れ図である。
【図４】区画管理、アドレス検査、及びキャッシュ・コ
ヒーレンスの管理を組み込まれたメモリ・コントローラ
の一般的アーキテクチャ及びコンポーネントを示す図で
ある。
ヒーレンスの管理を組み込まれたメモリ・コントローラ
の一般的アーキテクチャ及びコンポーネントを示す図で
ある。
【図５】区画管理情報、特に区画別アドレス・アクセス
・マップの例示的レイアウトを示す図である。
・マップの例示的レイアウトを示す図である。
１００ システム通信バス
１０１ プロセッサ（ＣＰＵ）
１０２ キャッシュ
１０３ 割り込みコントローラ
１０４ Ｉ／Ｏコントローラ
１１０ メモリ・コントローラ
１１１ 共有メモリ
２００ 通信バス及びメモリ・コントローラ
２０１ トランザクション・マネージャ
２０２ ペンディング・バッファ
２１０ トランザクション・ディスクリプタ
２１１ アドレス
２１２ トランザクション・タイプ
２１３ 現在の状態２１３
２２０ メモリ（ＤＲＡＭ）コントローラ
２３０ データ待ち行列
２４０ アドレス
２４２ 捕捉データ
２４１ トランザクション・タイプ
４００ 区画マネージャ
４０１ キャプチャ・バッファ
４０２ プロセッサ・リセット信号
４０３ 発行プロセッサＩＤ
４０４ ＭＵＸ
５０１ テーブル・ルックアップ・メカニズム
５０２ メモリ・アクセス（アドレス）・マップ
５０３ 行
５０４ 始まり
５０５ 終わり
５０９ メモリ割り当て
５１０ メモリ領域
５１１ メモリ領域
５１２ メモリ領域
５１３ 共有区画間メモリ領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｇ０６Ｆ 12/02 ５１０ Ｇ０６Ｆ 12/02 ５１０Ｍ
12/14 ３１０ 12/14 ３１０Ｈ
(72)発明者 ダグラス・ジェイ・ジョーセフ
アメリカ合衆国06811 コネティカット
州、 ダンバリィ、 ブラグトン・アヴ
ェニュー ６
(56)参考文献 特開 平１−266643（ＪＰ，Ａ)
特開 平２−50237（ＪＰ，Ａ)
特開 平３−212749（ＪＰ，Ａ)
特開 平８−16529（ＪＰ，Ａ)
高橋義造編，並列処理機構，日本，丸
善株式会社，1989年 ８月25日，初版,
ｐ．186−199
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/08 - 12/12
G06F 12/14
G06F 12/00 550 - 12/06
G06F 13/16 - 13/18
G06F 15/16 - 15/177
Claims (20)
- 【請求項１】 複数のプロセッサ、共有メモリ、共有通
信バス、及びメモリ・コントローラを含むキャッシュ・
コヒーレントな対称型マルチプロセッサ・システムで区
画化されたメモリを制御する方法であって、 前記複数のプロセッサを、前記共有通信バス上の単一キ
ャッシュ・コヒーレンス・ドメインで実行し、 総てのプロセッサが前記共有通信バス上に置かれた要求
トランザクションをスヌーピングするのと並行し且つプ
ロセッサの1つによって応答が出される時点までに、前
記トランザクションの要求するアドレスが要求元プロセ
ッサへ割り当てられたメモリ区画内にあるか否か、即
ち、前記トランザクションが有効であるか否かを決定す
るステップ、 前記トランザクションが無効であると決定されたときに
は、前記共有通信バス上の応答キャッシュ・ラインのコ
ピーを保存し、その後、該保存されたキャッシュ・ライ
ンを、応答したプロセッサに割り当てられたメモリ区画
に書き戻すステップ、 を含む方法。 - 【請求項２】 前記トランザクションの有効性を決定す
る前に、前記応答が修正することを意図した読取に対す
る応答であるか否かを決定するステップをさらに含む、
請求項１記載の方法。 - 【請求項３】 前記トランザクションの有効性が決定さ
れた後であって、前記応答キャッシュ・ラインのコピー
を保存する前に、前記応答キャッシュ・ラインが変更状
態であるか否かを決定するステップをさらに含む、請求
項１または２記載の方法。 - 【請求項４】前記共有メモリが、前記共有通信バスを介
して前記プロセッサの各々によってアクセス可能であ
る、請求項１〜３のいずれか１項に記載の方法。 - 【請求項５】 前記各ステップが、前記メモリ・コント
ローラによって処理される、請求項１〜３のいずれか１
項に記載の方法。 - 【請求項６】前記メモリ・コントローラが、前記プロセ
ッサの各々がアクセスを許される前記メモリの有効アド
レス範囲を指定する区画アドレス・マップを提供する、
請求項１〜５のいずれか１項に記載の方法。 - 【請求項７】前記区画アドレス・マップでの重複を許す
ことによって、共有ロック及び他の区画間通信プロトコ
ルを実行するためのキャッシュ・コヒーレントな区画間
共有メモリ領域をさらに確立する、請求項６に記載の方
法。 - 【請求項８】前記メモリ・コントローラが、前記プロセ
ッサの各々によって実行される各メモリ・アクセスの有
効性を、前記区画アドレス・マップに照らして検査す
る、請求項６または７に記載の方法。 - 【請求項９】キャッシュ・コヒーレンス・トラフィック
が、前記共有通信バス上に追加のサイクルを導入するこ
となくモニタされる、請求項１〜８のいずれか１項に記
載の方法。 - 【請求項１０】 各々のキャッシュ間トランザクショ
ンがモニタされ、且つ前記区画アドレス・マップに照ら
して検査される、請求項６〜８のいずれか１項に記載の
方法。 - 【請求項１１】 前記トランザクションが無効であると
決定されたとき、実行されたメモリ・アクセス動作をア
ボートし、要求元プロセッサをリセットするステップを
さらに含む、請求項１〜１０のいずれか１項記載の方
法。 - 【請求項１２】 複数のプロセッサ、共有メモリ、共有
通信バス、及びメモリ・コントローラを含むキャッシュ
・コヒーレントな対称型マルチプロセッサ・システムで
区画化されたメモリを制御する装置であって、ここで前
記複数のプロセッサは単一キャッシュ・コヒーレンス・
ドメインで実行され、 前記メモリ・コントローラが、 総てのプロセッサが前記共有通信バス上に置かれた要求
トランザクションをスヌーピングするのと並行し且つプ
ロセッサの1つによって応答が出される時点までに、前
記トランザクションが要求するアドレスが要求元プロセ
ッサへ割り当てられたメモリ区画内にあるか否かを決定
する、区画管理手段と、 メモリ・アドレス違反が検出された、即ち、前記アドレ
スが前記メモリ区間内では無いと決定されたときに前記
区画管理手段からの命令を受け取り、前記トランザクシ
ョンを無効としてマークする、トランザクション・管理
手段と、 アドレス違反が検出されたときに前記トランザクション
・管理手段により活性化され、前記共有通信バス上の応
答キャッシュ・ラインのコピーを保存するキャプチャ・
バッファ手段と、 前記キャプチャ・バッファ手段から前記コピーを受け取
り、応答したプロセッサに割り当てられたメモリ区画に
前記コピーを書き戻す、DRAMコントローラとを含む装
置。 - 【請求項１３】前記共有メモリが、前記共有通信バスを
介して前記プロセッサの各々によってアクセス可能であ
る、請求項１２に記載の装置。 - 【請求項１４】前記区画管理手段が、前記プロセッサの
各々がアクセスを許される前記メモリの有効アドレス範
囲を指定する区画アドレス・マップを提供する、請求項
１２又は１３に記載の装置。 - 【請求項１５】前記区画アドレス・マップでの重複を許
すことによって、共有ロック及び他の区画間通信プロト
コルを実行するためのキャッシュ・コヒーレントな区画
間共有メモリ領域を確立する、請求項１４に記載の装
置。 - 【請求項１６】前記区画管理手段が、前記プロセッサの
各々によって実行される各メモリ・アクセスの有効性
を、前記メモリにアクセスする前に前記区画アドレス・
マップに照らして検査する、請求項１４または１５に記
載の装置。 - 【請求項１７】キャッシュ・コヒーレンス・トラフィッ
クが、前記共有通信バス上に追加のサイクルを導入する
ことなくモニタされる、請求項１２〜１６のいずれか１
項に記載の装置。 - 【請求項１８】前記トランザクション・管理手段からの
信号に従って、前記メモリへ書き戻されるデータを、前
記キャプチャ・バッファから導くマルチプレクサをさら
に含む、請求項１２〜１７のいずれか１項に記載の装
置。 - 【請求項１９】 前記メモリ・アドレス違反が検出され
た場合に、前記トランザクション・管理手段が前記トラ
ンザクションをアボートし、且つ前記使用中のプロセッ
サをリセットする、請求項１２〜１８のいずれか１項に
記載の装置。 - 【請求項２０】前記区画管理手段が、係属中のトランザ
クションのためにトランザクション・タイプ、メモリ・
アドレス、及び前記使用中のプロセッサのＣＰＵ ＩＤ
信号を前記通信バスから受け入れる、請求項１２〜１９
のいずれか１項に記載の装置。
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