JP3501895B2

JP3501895B2 - アクティブマトリクス型表示装置

Info

Publication number: JP3501895B2
Application number: JP05373596A
Authority: JP
Inventors: 舜平山崎; 潤小山; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1995-02-15
Filing date: 1996-02-15
Publication date: 2004-03-02
Anticipated expiration: 2016-02-15
Also published as: JPH09102614A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置、プ
ラズマ表示装置、ＥＬ表示装置等のアクティブマトリク
ス表示装置に関するものである。

【０００２】

【従来の技術】図１３（Ａ）は従来例のアクティブマト
リクス表示装置の概略図であり、破線で示す領域は表示
領域１０４であり、その中に薄膜トランジスタ１０１が
マトリクス状に配置されている。薄膜トランジスタ１０
１のソース電極は画像（データ）信号線１０６に接続さ
れ、薄膜トランジスタ１０１のゲイト電極はゲイト（選
択）信号線１０５に接続されている。ゲイト信号線１０
５、画像信号線１０６は相互に概略垂直となるように複
数本配置され、それぞれシフトレジスタ等から成る周辺
回路１０７、１０８に接続されている。

【０００３】補助容量１０２は、画素セル１０３の容量
を補強するためのコンデンサであり、画像データの保持
用として用いられる。薄膜トランジスタ１０１は画素セ
ル１０３に印加する電圧の画像データをスイッチングす
るのに用いられる。

【０００４】一般に、薄膜トランジスタ１０１のゲイト
に逆バイアス電圧を印加すると、ソース／ドレイン間に
電流が流れない状態（ＯＦＦ状態）とはならずに、リー
ク電流（ＯＦＦ電流という）が流れるという現象が知ら
れており、リーク電流により、画素セル１０３の電位が
変動するということが問題となっている。

【０００５】薄膜トランジスタ１０１がＮチャネル型の
場合には、ゲイトを負にバイアスした時には半導体薄膜
の表面に誘起されるＰ型層と、ソース領域及びドレイン
領域のＮ型層との間に形成されるＰＮ接合が発生する
が、半導体薄膜中には多くのトラップが存在するため、
このＰＮ接合は不完全であり接合リーク電流が流れやす
い。ゲイト電極を負にバイアスするほどＯＦＦ電流が増
加するのは、半導体薄膜の表面に形成されるＰ型層のキ
ャリア濃度が増加して、ＰＮ接合のエネルギー障壁の幅
が狭くなるために、電界の集中が起こり、接合リーク電
流が増加することによるものである。

【０００６】このようにして生じるＯＦＦ電流は、ソー
ス／ドレイン電圧にも大きく依存して、薄膜トランジス
タのソース／ドレイン間に印加される電圧が大きくなる
に従って、ＯＦＦ電流が飛躍的に増大することが知られ
ている。例えば、ソース／ドレイン間に５Ｖの電圧を加
えた場合と１０Ｖの電圧を加えた場合とでは、後者のＯ
ＦＦ電流は前者の２倍ではなく、１０倍にも１００倍に
もなる場合がある。更に、ＯＦＦ電流の非線型的な変動
はゲイト電圧にも依存し、一般にゲイト電圧の逆バイア
スの値が大きい場合（Ｎチャネル型では、大きなマイナ
ス電圧）には、両者の差が著しい。

【０００７】この問題を解決するためには、例えば、特
公平５−４４１９５と特公平５−４４１９６に記述され
ているように、薄膜トランジスタを直列に接続する方法
（マルチゲイト法）が提案されている。これは、個々の
薄膜トランジスタのソース／ドレインに印加される電圧
を減少させることによって、個々の薄膜トランジスタの
ＯＦＦ電流を低減せしめることを意図している。例え
ば、図１３（Ｂ）のように２個の薄膜トランジスタ１１
１、１１２を画素セル１０３に直列に接続した場合、個
々の薄膜トランジスタ１１１、１１２のソース／ドレイ
ンに印加される電圧は半分になる。ソース／ドレインに
印加される電圧が半分になれば、前述の議論からＯＦＦ
電流は１／１０にも１／１００にもなる。なお、図１３
（Ｂ）において図１３（Ａ）と同一の符号は同一の部材
を示す。

【０００８】

【発明が解決しようとする課題】しかしながら、液晶デ
ィスプレーの画像表示に要求される特性が厳しくなる
と、上記のマルチゲイト法でも必要なだけＯＦＦ電流を
下げることが困難になる。すなわち、ゲイト電極の数
（薄膜トランジスタの数）を３個、４個、５個と増やし
ても、薄膜トランジスタのソース／ドレインに印加され
る電圧は１／３、１／４、１／５というように僅かづつ
しか減らないからである。また、薄膜トランジスタを増
加したために、回路が複雑かつ専有面積が大きくなり、
開口率を低下するという問題も生ずる。

【０００９】本発明は、上記のような問題を鑑みてなさ
れたものであり、簡素な構成で、画素電極に接続する薄
膜トランジスタのソース／ドレインに印加される電圧
を、通常の場合の１／１０以下、好ましくは１／１００
以下とすることにより、薄膜トランジスタのＯＦＦ電流
を低減し得るアクティブマトリクス表示装置を提供する
ことにある。

【００１０】

【課題を解決するための手段】上述の課題を解消するた
めに、本発明に係るアクティブマトリクス表示装置の構
成の一つは、マトリクス状に配置された画像信号線およ
びゲイト信号線と、前記画像信号線およびゲイト信号線
で囲まれた領域に配置された画素電極と、を有し、前記
画素電極に隣接して同一導電型のｎ個の薄膜トランジス
タが直列に接続されて配置されており、前記複数の薄膜
トランジスタのｎ＝１番目の薄膜トランジスタのソース
またはドレイン領域は前記画像信号線に接続され、前記
複数の薄膜トランジスタのｎ番目の薄膜トランジスタの
ドレインまたはソース領域は前記画素電極に接続されて
おり、ｎ−ｍ（ｎ＞ｍ）個の薄膜トランジスタのゲイト
電極は共通にゲイト信号線に接続されており、前記ｎ−
ｍ個の薄膜トランジスタ以外のｍ個の薄膜トランジスタ
において、奇数行の画素電極に接続された薄膜トランジ
スタのゲイト電極と、偶数行の画素電極に接続された薄
膜トランジスタのゲイト電極は同一の容量線に接続さ
れ、前記容量線に接続されたゲイト電極の電位はチャネ
ル形成領域がソース及びドレイン領域と同一導電型とな
る電位に、容量線により固定されることを特徴とする。

【００１１】上記構成において、ｎ、ｍはそれぞれ０を
除く自然数である。所定の効果を得るためには、ｎ＝５
以上であることが好ましい。

【００１２】上記構成の具体的な構成例を図１に示す。
図１に示す場合の構成では、ｎ＝５、ｍ＝２であり、１
２１〜１２５及び１２６〜１３０で示されるｎ＝５個の
薄膜トランジスタはそれぞれ画素セル１３２、１３３に
直列に接続されている。

【００１３】ｎ＝１個目の薄膜トランジスタ１２１、１
２６のソース領域は画像信号線１２９に接続され、ｎ番
目（５番目）の薄膜トランジスタ１２５、１２８のドレ
イン領域はそれぞれ画素セル１３２、１３３の一方の電
極（画素電極）に接続されている。

【００１４】また、本発明のアクティブマトリクス表示
装置は、異なる画素電極に接続されたｎ個の薄膜トラン
ジスタにおいて、（ｎ−ｍ）個の薄膜トランジスタはゲ
イト信号線に接続され、他のｍ個の薄膜トランジスタは
容量線に接続されるが、ゲイト信号線は行毎に異なり、
容量線は奇数行と偶数行で共有される。

【００１５】具体的には、図１に示すように、３個
（（ｎ−ｍ）個）の薄膜トランジスタ１２１〜１２３の
ゲイト電極はゲイト信号線１３４に接続され、薄膜トラ
ンジスタ１２６〜１２８のゲイト電極はゲイト信号線１
３５に接続される。他方、２個（ｍ個）の薄膜トランジ
スタ１２４、１２５のゲイト電極と、薄膜トランジスタ
１２９、１３０のゲイト電極とは共通の容量線１３６に
接続されて、ゲイト電位が適当な電位に保持される構成
となっている。

【００１６】上記の構成において、画素セル１３２、１
３３が電位を保持する間には、容量線１３６を適当な電
位に保つことにより、隣接する行の薄膜トランジスタ１
２４、１２５と１２９、１３０のチャネルとゲイト電極
の間に容量が形成されて、画素セル１３２、１３３の電
圧降下を抑制する。

【００１７】なお本発明において、特にゲイト信号線に
接続されている薄膜トランジスタをＬＤＤ構造、更にオ
フセット構造を有するようにすると、ＯＦＦ電流の低減
により効果的になる。

【００１８】また、本発明の他の構成は、隣合う一対の
画素電極と、前記一対の画素電極の間に配置された一対
のゲイト信号線と、前記一対のゲイト信号線の間に配置
された容量線と、前記一対の画素電極のそれぞれに接続
された一対の島状の半導体領域と、を有し、前記島状の
半導体領域の一端は前記画素電極に接続されており、前
記一対のゲイト信号線のそれぞれは前記それぞれの島状
の半導体領域を３ヶ所以上の領域で横断しており、前記
容量線は前記それぞれの島状の半導体領域を２ヶ所以上
の領域で横断していることを特徴とするアクティブマト
リクス表示装置。

【００１９】上記構成の具体的な構成例を図８に示す。
図８に示すのは、一対の隣合う画素電極２１６と２１７
と、一対の隣合う電極２１６と２１７の間に配置された
一対のゲイト信号線２０５と２０６と、前記一対のゲイ
ト信号線の間に配置された容量線２０９と、前記一対の
画素電極２１６と２１７のそれぞれに接続された一対の
島状の半導体領域２０１と２０２（薄膜トランジスタの
活性層を構成する）と、を有し、前記島状の半導体領域
２０１、２０２の一端は、それぞれ前記画素電極２１６
と２１７に接続されており、前記一対のゲイト信号線２
０５、２０６それぞれは前記それぞれの島状の半導体領
域２０１、２０２を３ヶ所の領域で横断しており、前記
容量線２０９は前記島状の半導体領域２０１、２０２を
２ヶ所の領域で横断している構成である。

【００２０】上記の構成を採用した場合は、一対の画素
電極に対して、１つの容量線を共通に利用することにな
るで、画素の開口率を高めることができる。図８には、
最小限の構成しか示されていないが、実際の液晶ディス
プレイにおいては、図８に示すような構成が数百×数百
という数で繰り返し組み合わされた構成が採用されてい
る。

【００２１】本明細書で開示する発明の基本的な思想
は、図１に示すように、薄膜トランジスタ１２１〜１２
５を直列に接続し、このうち、薄膜トランジスタ１２１
〜１２３のゲイトをゲイト信号線１３４に接続し、他の
薄膜トランジスタ１２４、１２５のゲイトを容量線１３
６に接続することである。更に、奇数行と、偶数行で容
量線を共有するようにして、容量線を行数の１／２の本
数にして、画素の開口率を向上させている。

【００２２】画素の電位を保持する時間においては、容
量線１３６を適当な電位に保つことにより、薄膜トラン
ジスタ１２４、１２５のチャネルとゲイト電極の間に容
量が形成されるため、薄膜トランジスタ１２２、１２３
のソース／ドレイン間に現れる電圧が低下し、よって、
これらの薄膜トランジスタのＯＦＦ電流を低減させるこ
とができる。なお、補助容量は必ずしも必要ではない。
むしろ、書き込みの際の負担を増大させるものであるの
で、画素セル１３２の容量と薄膜トランジスタ１２４、
１２５に生成する容量の比率が最適なものであれば無い
ほうが好ましい場合もある。

【００２３】

【発明の実施の形態】図１に従って、本発明の実施の形
態について説明する。ゲイト信号線１３４に選択信号が
送られたときに、薄膜トランジスタ１２１〜１２３はい
ずれもＯＮとなる。また、この際には薄膜トランジスタ
１２４、１２５もＯＮとなるべく、容量線１３６に信号
が印加される必要がある。この結果、画像信号線１３１
の信号に応じて、画素セル１３２が充電されるのと同時
に、薄膜トランジスタ１２４、１２５にも充電される。
十分に充電がなされた（平衡）段階では、薄膜トランジ
スタ１２４、１２５のソース／ドレイン間の電圧はほぼ
等しい状態となる。

【００２４】この状態で選択信号が切られると、薄膜ト
ランジスタ１２１〜１２３はいずれもＯＦＦとなるが、
薄膜トランジスタ１２４、１２５は依然としてＯＮ状態
である。その後、画像信号線１３１には他の画素の信号
が印加され、薄膜トランジスタ１２１は有限のＯＦＦ電
流があるので、薄膜トランジスタ１２４に充電された電
荷が放出されて、電圧が低下することとなる。しかし、
この速度は、図１３（Ａ）で示した通常のアクティブマ
トリクス回路の容量１０２の電圧降下と同じ程度の速度
で進行する。

【００２５】一方、薄膜トランジスタ１２２に関して
は、当初、ソース／ドレイン間の電圧がほぼ０であった
ために、ＯＦＦ電流は極めて僅かであるが、その後、薄
膜トランジスタ１２４の電圧が降下するため、徐々にソ
ース／ドレイン間の電圧が増加するのに伴って、ＯＦＦ
電流も徐々に増加することとなる。また、薄膜トランジ
スタ１２３に関しても、薄膜トランジスタ１２４の電圧
が降下するため、同様に徐々にＯＦＦ電流が増加する
が、その速度は薄膜トランジスタ１２２にも増して小さ
いことは言うまでもない。以上のことから、これらの薄
膜トランジスタ１２１〜１２３のＯＦＦ電流の増加によ
る画素セル１２７の電圧降下は図１３（Ａ）に示す通常
のアクティブマトリクス回路におけるものよりも十分に
緩やかであることは言うまでもない。

【００２６】一般に薄膜トランジスタの劣化はソース／
ドレイン間の電圧に依存するが、本発明においては、図
１の薄膜トランジスタ１２２、１２３及び薄膜トランジ
スタ１２６、１２７のソース／ドレイン間の電圧は全て
の駆動過程において低く保たれているたため、薄膜トラ
ンジスタの劣化を抑制することができる。

【００２７】図１に示す回路は、図３（Ａ）に示す概略
Ｍ字型の半導体領域１００に、図３（Ｂ）〜（Ｄ）に示
すように、ゲイト信号線１３４と容量線１３６とを重ね
た配置を取ることにより、高い集積度で構成することが
できる。図３（Ｂ）〜（Ｄ）はＭ字型の半導体領域１０
０に対する、ゲイト信号線１３４、容量線１３６の可能
な配置関係を示し、いずれを採用しても、本発明の効果
を同様に得ることができる。

【００２８】図３（Ｂ）は最もオーソドックスな配置で
あり、半導体領域１００とゲイト信号線１３４、容量線
１３６とが交差することにより、薄膜トランジスタ１２
１〜１２５が、その交点（ゲイト信号線との交点３つ、
容量線との交点２つ、全部で５つ）に形成される。半導
体領域１００のうち、ゲイト信号線１３４、容量線１３
６で分離された（挟まれた）領域（図３（Ｂ）において
は４つある）、および半導体領域１００の両端の領域に
は、Ｎ型もしくはＰ型の不純物が導入され、薄膜トラン
ジスタ１２１〜１２５のソース／ドレインとなる。画像
信号線１３１、および画素セル１３２の画素電極は、半
導体領域１００の両端のいずれかに接続するように形成
されればよい。

【００２９】他方図３（Ｃ）のように、点ａ、ｂを容量
線１３６が覆わない場合も可能である。なぜなら、薄膜
トランジスタ１２４、１２５は容量としてのみ機能すれ
ば十分だからである。また、図３（Ｄ）のように、半導
体領域１００と６つの交点を形成し、６個の薄膜トラン
ジスタ３０１〜３０６が直列に接続されたスイッチング
素子を構成することも可能である。この場合には、マト
リクス回路の等価回路図を図２に示す。

【００３０】図２において、図１と同一の符号は同一の
部材を示す。更に、図２には、画素セル１３３に直列接
続される６個の薄膜トランジスタ３０７〜３１２も図示
されている。図２に示す回路構成図は、図１における薄
膜トランジスタ１２２（１２７）を２つの直列した薄膜
トランジスタ３０２、３０２（３０８、３０９）に置き
換えたものに対応する。このため、図１の回路よりもＯ
ＦＦ電流をより低減できる。

【００３１】

【実施例】

〔実施例１〕本実施例は、画素セルのスイチッング回
路の作製工程に関するものであり、作製工程を説明する
ことにより、本発明の理解を深めるものである。本実施
例は図１に示すスイチッング回路において、薄膜トラン
ジスタ１２１〜１２５から成るスイチッング回路の作製
工程を説明するものであり、図３（Ａ）、図３（Ｂ）は
スイチッング回路の作製工程を示す部分的な上面図であ
る。また、図４は作製工程毎の断面図であり、図４にお
いては、左側には図３（Ａ）の点鎖線Ｘ−Ｙで示した部
分の断面を示し、右側には同図Ｘ’−Ｙ’で示した部分
の断面を示す。図４では隣接して描かれているが、明ら
かに、Ｘ−ＹとＸ’−Ｙ’は同一直線上には無いことに
注意すべきである。

【００３２】本実施例では、ゲイト電極を陽極酸化する
ことにより、オフセットゲイトを構成し、よりＯＦＦ電
流を低減することを特色とする。なお、ゲイト電極を陽
極酸化する技術は特開平５−２６７６６７に開示されて
いる。もちろん、通常用いられるような構造のゲイト電
極も本発明に用いることができる。

【００３３】図４（Ａ）に示すように、基板１５１（コ
ーニング７０５９、１００ｍｍ×１００ｍｍ）上に、下
地膜として酸化珪素膜１５２を１０００〜５０００Å、
例えば３０００Åに成膜した。この酸化珪素膜１５２の
成膜には、ＴＥＯＳをプラズマＣＶＤ法によって分解・
堆積して成膜した。また、この工程はスパッタ法によっ
ておこなってもよい。

【００３４】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファスシリコン膜を３００〜１５００
Å、例えば、５００Å堆積し、これを５５０〜６００℃
の雰囲気に８〜２４時間放置して、結晶化せしめた。そ
の際には、ニッケルを微量添加して結晶化を促進せしめ
てもよい。ニッケル等を添加することによって結晶化を
促進せしめ、結晶化温度・結晶化時間を低下・短縮する
技術は特開平６−２４４１０４に示されている。この工
程は、レーザー照射等の光アニールによっておこなって
もよい。また、熱アニールと光アニールを組み合わせて
もよい。

【００３５】結晶化させたシリコン膜をエッチングし
て、図３（Ａ）に示す概略Ｍ字型の島状領域１００を形
成し、この上にゲイト絶縁膜１５３として、プラズマＣ
ＶＤ法によって厚さ７００〜１５００Å、例えば、１２
００Åの酸化珪素膜を形成した。この工程はスパッタ法
によっておこなってもよい。

【００３６】その後、厚さ１０００Å〜３μｍ、例え
ば、５０００Åのアルミニウム（１ｗｔ％のＳｉ、もし
くは０．１〜０．３ｗｔ％のＳｃを含む）膜をスパッタ
法によって形成して、図３（Ｂ）、図４（Ｂ）に示すよ
うに、これをエッチングしてゲイト信号線１３４、容量
線１３６を形成した。これらはいずれも薄膜トランジス
タのゲイト電極となる。

【００３７】この段階では、図５に示すように基板６０
１上の他のゲイト信号線１３４や容量線１３６（図５に
おいてはアルミニウム配線６０２相当する）を全てアク
ティブマトリクス領域６０３の周囲に形成されたアルミ
ニウム膜領域６０４に接続するように、エッチングする
とよい。ただし、この際にはゲイトドライバ６０５やソ
ースドライバ６０６等の周辺回路を構成する薄膜トラン
ジスタのゲイト電極等のアルミニウム配線はアルミニウ
ム膜領域６０４とは絶縁されているように設計するとよ
い。これは、周辺回路の薄膜トランジスタの電極・配線
を陽極酸化されないようにして、集積度を向上させるた
めである。

【００３８】そして、図４（Ｃ）に示すように、ゲイト
電極（ゲイト信号線１３４、容量線１３６）に電解溶液
中で電流を通じて陽極酸化し、厚さ５００〜２５００
Å、例えば、２０００Åの陽極酸化物１５４、１５５を
形成した。用いた電解溶液は、Ｌ−酒石酸をエチレング
リコールに５％の濃度に希釈し、アンモニアを用いてｐ
Ｈを７．０±０．２に調整したものである。その溶液中
に基板を浸し、定電流源の＋側を基板上のゲイト電極に
接続し、−側には白金の電極を接続して２０ｍＡの定電
流状態で電圧を印加し、１５０Ｖに達するまで酸化を継
続した。さらに、１５０Ｖの定電圧状態で、電流が０．
１ｍＡ以下になるまで酸化を継続した。この結果、ゲイ
ト信号線１３４および容量線１３６上に厚さ２０００Å
の陽極酸化物１５４、１５５が形成される。

【００３９】その後、図４（Ｄ）に示すように、イオン
ドーピング法によって、島状領域１００に、ゲイト電極
部（すなわち、ゲイト信号線１３４、容量線１３６とそ
の周囲の陽極酸化物１５３、１５５）をマスクとして自
己整合的に不純物（ここでは燐）を注入し、Ｎ型不純物
領域１５６〜１５９を形成する。ここで、ドーピングガ
スとしてはフォスフィン（ＰＨ₃ ）を用いた。この場合
のドーズ量は１×１０¹⁴〜５×１０¹⁵原子／ｃｍ² と
し、加速電圧は６０〜９０ｋＶとすれはよい。例えば、
ドーズ量を１×１０¹⁵原子／ｃｍ² 、加速電圧は８０ｋ
Ｖとした。この結果、Ｎ型不純物領域１５６〜１５９が
形成された。

【００４０】さらに、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物領域１５６〜１５９の活性化をおこ
なった。レーザーのエネルギー密度は２００〜４００ｍ
Ｊ／ｃｍ² 、好ましくは２５０〜３００ｍＪ／ｃｍ² が
適当であった。この工程は熱アニールによっておこなっ
てもよい。特に触媒元素（ニッケル）を含有しており、
通常の場合に比較して低温の熱アニールで活性化できる
（特開平６−２６７９８９）。

【００４１】このようにしてＮ型不純物領域１５６〜１
５９が形成されて、薄膜トランジスタ１２１、１２３、
１２４、１２５が形成されているのが分かる。また、ゲ
イト信号線１３４をゲイト電極とする図示しない薄膜ト
ランジスタ１２２も同様に形成されている。これらの薄
膜トランジスタ１２１〜１２５は陽極酸化物１５４、１
５５の厚さだけ不純物領域１５６〜１５９がゲイト電極
から遠い、いわゆるオフセットゲイト構造となってい
る。

【００４２】図４（Ｅ）に示すように、層間絶縁膜１６
０として、プラズマＣＶＤ法によって酸化珪素膜を厚さ
５０００Åに成膜した。このとき、原料ガスにＴＥＯＳ
と酸素を用いた。そして、層間絶縁膜１６０、ゲイト絶
縁膜１５３のエッチングをおこない、Ｎ型不純物領域１
５６に、即ち薄膜トランジスタ１２１のソースにコンタ
クトホールを形成した。その後、アルミニウム膜をスパ
ッタ法によって形成し、エッチングしてソース電極・配
線１６１を形成した。これは図１に示す画像信号線１３
１が延在したものに相当する。

【００４３】図４（Ｆ）に示すように、パッシベーショ
ン膜１６２を形成した。ここでは、ＮＨ₃ ／ＳｉＨ₄ ／
Ｈ₂ 混合ガスを用いたプラズマＣＶＤ法によって、窒化
珪素膜を２０００〜８０００Å、例えば、４０００Åの
膜厚に成膜して、パッシベーション膜とした。そして、
パッシベーション膜１６２、層間絶縁膜１６０、ゲイト
絶縁膜１５３をエッチングして、Ｎ型不純物領域１５９
に、即ち薄膜トランジスタ１２５のドレインに画素電極
１６３とのコンタクトホールを形成した。

【００４４】そして、インディウム錫酸化物（ＩＴＯ）
被膜をスパッタ法によって成膜し、これをエッチングし
て、その画素電極１６３を形成した。画素電極１６３は
画素セル１３２の電極の一方である。以上の工程を経
て、１個の島状半導体領域１００に、図１に示す直列接
続されたＮチャネル型薄膜トランジスタ１２１〜１２５
（１２６〜１３０）から成るアクティブマトリクス回路
素子が形成される。

【００４５】〔実施例２〕図６〜８は本実施例のスイ
ッチング素子の作製工程を説明する上面図である。具体
的なプロセスについては、公知技術、もしくは実施例１
に示される技術を用いればよいので、ここでは詳述しな
い。また、本実施例のスイッチング回路の等価回路を図
１に示す。

【００４６】図６に示すように、結晶性珪素膜をパタニ
ングして、実施例１もしくは図３（Ａ）に記述されるよ
うな概略Ｍ字型の半導体領域（活性層）２０１〜２０４
を所定の位置に形成する。その後、ゲイト絶縁膜（図示
せず）を形成する。そして平行に配列されたゲイト信号
線２０５〜２０８と、ゲイト信号線２０５と２０６間に
平行に配列された容量線２０９と、ゲイト信号線２０７
と２０８間に平行に配列された容量線２１０とをそれぞ
れ形成する。

【００４７】ここで、ゲイト信号線２０５〜２０８およ
び容量線２０９、２１０と活性層２０１〜２０４の位置
関係については実施例１と同様であり、活性層２０１〜
２０４はそれぞれゲイト信号線２０５〜２０８と３ヶ所
交差し、活性層２０１と２０２はそれぞれ共通の容量線
２０９と２ヶ所で交差し、活性層２０３と２０４はそれ
ぞれ共通の容量線２１０と２ヶ所で交差する。

【００４８】図７に示すように、活性層２０１〜２０４
にＮ型又はＰ型の導電型を付与する不純物をドーピング
して、図示しない層間絶縁物を形成した後に、活性層２
０１〜２０４の一端にそれぞれコンタクトホール２１１
〜２１４を形成し、画像信号線２１５を形成する。

【００４９】次に図８に示すように、活性層２０１〜２
０４の他端にコンタクトホールを形成し、ゲイト信号線
２０５〜２０８と画像信号線２１５によって囲まれた領
域に画素電極２１６〜２１９を活性層２０１〜２０４の
他端と接続するように形成する。

【００５０】以上の工程を経て、アクティブマトリクス
回路のスイッチング素子が形成される。本実施例におい
て、一対の画素電極２１６、２１７（２１８、２１９）
に対して１本の容量線２０９（２１０）を共通に利用し
ているため、容量線の数をゲイト信号線の本数の半分に
することができるので、画素の開口率を高めることがで
きる。なお、図８には、最小限の構成しか示されていな
いが、実際の液晶ディスプレイにおいては、図８に示す
ような構成が数百×数百という数で繰り返し組み合わさ
れた構成が採用される。

【００５１】また、図８のアクティブマトリックス回路
の等価回路は図１に相当し、ゲイト信号線２０４、２０
５はゲイト信号線１３４、１３５に相当し、容量線２０
９は容量線１３６に相当する。さらに、活性層２０１と
ゲイト信号線２０５、容量線２０９から薄膜トランジス
タ１２１〜１２５が構成され、活性層２０２とゲイト信
号線２０６と容量線２０９から薄膜トランジスタ１２６
〜１３０が構成される。また、画素電極２１６、２１７
はそれぞれ画素セル１３２、１３３の一方の電極に相当
する。

【００５２】開口率をより向上させるためには、図９
（Ａ）示す概略Ｍ字型の活性層２２１に対して、図９
（Ｂ）に示すように活性層２２１の屈曲部を全て容量線
２２２、ゲイト信号線２２３により覆うように配置し、
更に、図９（Ｃ）に示すように活性層２２１に形成され
る薄膜トランジスタの一部を画像信号線２２４と重ねる
ことも有効である。

【００５３】更に、活性層の屈曲をより多くし、活性層
とゲイト信号線及び容量線との交点を多くすると、より
多くのトランジスタを形成することができる。その結
果、よりＯＦＦ電流を低減させることが可能となる。例
えば、図１０（Ａ）に示すように、図３（Ａ）、図９
（Ａ）等に示される島状の活性層よりも屈曲部を１つ多
くして活性層３０１をパターニングして、図１０（Ｂ）
のようにゲイト信号線３０２、容量線３０３を重ねるこ
とにより、スイチッング素子として機能する薄膜トラン
ジスタを６個形成して、容量として機能する薄膜トラン
ジスタを３個形成することができる。

【００５４】〔実施例３〕図１１は本実施例のアクテ
ィブマトリクス回路の上面図であり、実施例２のスイッ
チング回路の変形例である。図１１において、図８と同
じ符号は同じ部材を示す。また、本実施例の等価回路は
実施例２と同様に、図１に示す回路構成を有する。

【００５５】図１１に示す構成が特徴とするのは、２つ
の画素における共通の容量線の利用仕方である。図８に
示す実施例２では、活性層２０１と２０２、活性層２０
３と２０４はそれぞれ容量線２０９、２１０に関して点
対称に配置され、容量線２０９、２１０と活性層２０１
〜２０４との交差する領域が容量線２０９、２１０の長
手方向に並設されている。

【００５６】他方、本実施例は図１１に示すように、活
性層２０１と２０２又は活性層２０３と２０４は容量線
２０９、２１０に関して線対称に配置して、容量線２０
９、２１０と活性層２０１〜２０４との交差する領域
が、容量線２０９、２１０の幅方向に配置するようにし
ている。これにより、マトリクス回路の集積度を高める
ことができる。また、一対の画素電極２１６、２１７に
対して１本の容量線２０９を共通に利用しているため、
容量線の数をゲイト信号線の本数の半分にすることがで
きるので、画素の開口率を高めることができる。

【００５７】〔実施例４〕図１２は本実施例のアクテ
ィブマトリクス回路の上面図であり、実施例２のスイッ
チング回路の他の変形例である。図１２において、図８
と同じ符号は同じ部材を示す。また、本実施例の等価回
路は実施例２と同様に、図１に示す回路構成を有する。

【００５８】図１２に示すように、実施例２と同様に、
活性層２０１と２０２及び、活性層２０３と２０４は容
量線２０９、２１０に対して点対称に配置され、容量線
２０９、２１０と活性層２０１〜２０４との交差する領
域が容量線２０９、２１０の長手方向に並列している
が、本実施例では、活性層２０１と２０２及び性層２０
３と２０４は互いの領域に入り込むように配置されてい
る。これにより、画素の開孔率を高めることができる。
更に、一対の画素電極２１６、２１７に対して１本の容
量線２０９を共通に利用しているため、容量線の数をゲ
イト信号線の本数の半分にすることができるので、画素
の開口率を高めることができる。

【００５９】なお、実施例１〜４においては、薄膜トラ
ンジスタの構造としてはトップゲイト型のものを中心に
説明したが、ボトムゲイト型その他の構造のものであっ
ても、同様に、薄膜トランジスタのＯＦＦ電流を低下さ
せることが可能である。

【００６０】特にトップゲイト型の薄膜トランジスタに
おいては、薄い半導体領域（活性層）を複雑な形状とす
る一方、ゲイト電極等は極めて単純な形状としているた
め、、上層配線の断線を防止することができるという長
所を有する。逆にゲイト電極を複雑な形状とした場合に
は、開口率を低下させる一因となる。

【００６１】

【発明の効果】以上、本発明に係るアクティブマトリク
ス表示装置は、直列接続された複数の薄膜トランジスタ
のゲイトをゲイト信号線や容量線に接続することによ
り、液晶セルの電圧降下を抑制することができる。更
に、一対の画素電極に対して１本の容量線を共通に利用
しているため、容量線の数をゲイト信号線の本数の半分
にすることができるので、画素の開口率を高めることが
できる。

【００６２】一般に薄膜トランジスタの劣化はソース／
ドレイン間の電圧に依存するが、本発明においては、ゲ
イト信号線に接続されている薄膜トランジスタのソース
／ドレイン間の電圧は全ての駆動過程において低く保つ
ことが可能なため、薄膜トランジスタの劣化を防止する
ことができる。

【００６３】本発明は、より高度な画像表示が要求され
る用途において効果的である。すなわち、２５６階調以
上の極めて微妙な濃淡を表現する場合には液晶セルの放
電は１フレームの間に１％以下に抑えられることが必要
である。図１３（Ａ）、図１３（Ｂ）に示す従来の方式
は何れもこの目的には適していない。

【００６４】また、本発明は特に行数の多いマトリクス
の表示等の目的に適した結晶性シリコン半導体の薄膜ト
ランジスタを用いたアクティブマトリクス表示装置にも
適している。一般に、行数の多いマトリクスでは、１行
あたりの選択時間が短いのでアモルファスシリコン半導
体の薄膜トランジスタは用いるのに適当でない。しかし
ながら、結晶性シリコン半導体を用いた薄膜トランジス
タはＯＦＦ電流が多いことが問題となっている。

【００６５】このため、ＯＦＦ電流を低減できる本発明
はこの分野でも大きな貢献が可能である。もちろん、ア
モルファスシリコン半導体を用いた薄膜トランジスタに
おいても効果を有することは言うまでもない。

【００６６】上述のように、本発明は従来のアクティブ
マトリクス回路の作製工程を最小限の変更することで実
施可能であり、多大な効果を得ることができる。このよ
うに本発明は工業上、有益な発明である。

【図面の簡単な説明】

【図１】本発明のアクティブマトリクス表示装置のス
イチッング回路図である。

【図２】本発明のアクティブマトリクス表示装置のス
イチッング回路図である。

【図３】本発明の半導体領域、ゲイト信号線、容量線
の配置例を示す。

【図４】実施例１におけるスイッチング素子の製造工
程（断面）を示す。

【図５】実施例１のゲイト信号線、容量線等と周辺回
路の配置例を示す。

【図６】実施例２におけるスイッチング素子の製造工
程（上面）を示す。

【図７】実施例２におけるスイッチング素子の製造工
程（上面）を示す。

【図８】実施例２におけるスイッチング素子の製造工
程（上面）を示す。

【図９】実施例２の変形例であり、半導体領域、ゲイ
ト信号線、容量線の配置例を示す。

【図１０】実施例２の半導体領域の変形例であり、ゲ
イト信号線、容量線の配置例を示す。

【図１１】実施例３の半導体領域、ゲイト信号線、容
量線の配置例を示す。

【図１２】実施例４の半導体領域、ゲイト信号線、容
量線の配置例を示す。

【図１３】従来例のアクティブマトリクス表示装置の
スイチッング回路図である。

【符号の説明】

１００・・・・・・・半導体領域１２１〜１３０・・・薄膜トランジスタ１３１・・・・・・・画像信号線１３２、１３３・・・画素セル１３４、１３５・・・ゲイト信号線１３６・・・・・・・容量線１５４、１５５・・・陽極酸化物１５６〜１５９・・・Ｎ型不純物領域１６０・・・・・・・層間絶縁膜１６１・・・・・・・ソース電極・配線１６２・・・・・・・パッシベーション膜１６３・・・・・・・画素電極２０１〜２０４・・・活性層２０５〜２０８・・・ゲイト信号線２０９、２１０・・・容量線２１１〜２１４・・・コンタクトホール２１５・・・・・・・画像信号線２１６〜２１９・・・画素電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/1368

Claims

(57)【特許請求の範囲】

【請求項１】マトリクス状に配置された画像信号線およ
びゲイト信号線と、前記画像信号線および前記ゲイト信号線で囲まれた領域
に配置された画素電極と、前記画素電極に直列に接続された同一導電型のｎ個（ｎ
は２以上の整数）の薄膜トランジスタと、を有するアク
ティブマトリクス表示装置において、前記ｎ個の薄膜トランジスタのｎ＝１番目の薄膜トラン
ジスタのソース領域またはドレイン領域は前記画像信号
線に接続され、前記ｎ個の薄膜トランジスタのｎ＝ｎ番目の薄膜トラン
ジスタのソース領域またはドレイン領域は前記画素電極
に接続され、前記ｎ個の薄膜トランジスタのうちの（ｎ−ｍ）個の
（ｎ＞ｍ、ｍは１以上の整数）薄膜トランジスタのゲイ
ト電極は、前記ゲイト信号線に接続され、奇数行目の画素電極に直列に接続されたｎ個の薄膜トラ
ンジスタのうちのｍ個の薄膜トランジスタのゲイト電極
と、偶数行目の画素電極に直列に接続されたｎ個の薄膜
トランジスタのうちのｍ個の薄膜トランジスタのゲイト
電極は、共通の容量線にそれぞれ接続されていることを
特徴とするアクティブマトリクス表示装置。
【請求項２】請求項１において、前記（ｎ−ｍ）個の薄
膜トランジスタは、それぞれＬＤＤ構造を有しているこ
とを特徴とするアクティブマトリクス表示装置。
【請求項３】請求項１において、前記ｎ個の薄膜トラン
ジスタは、それぞれオフセットゲイト構造を有している
ことを特徴とするアクティブマトリクス表示装置。
【請求項４】請求項１乃至３のいずれか一において、前
記ｎ個の薄膜トランジスタは、それぞれトップゲイト型
の薄膜トランジスタであることを特徴とするアクティブ
マトリクス表示装置。
【請求項５】請求項１乃至４のいずれか一において、ｎ
＝５以上であることを特徴とするアクティブマトリクス
表示装置。