JP3507779B2 - スイッチング電源 - Google Patents
スイッチング電源Info
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- 230000005669 field effect Effects 0.000 claims description 67
- 239000003990 capacitor Substances 0.000 claims description 19
- 238000009499 grossing Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はスイッチング電源に
関し、特にアクティブクランプ方式と同期整流回路とを
組み合わせたスイッチング電源に関する。
関し、特にアクティブクランプ方式と同期整流回路とを
組み合わせたスイッチング電源に関する。
【０００２】
【従来の技術】図９はアクティブクランプ方式と同期整
流回路とを組み合わせた従来のスイッチング電源の構成
を示す回路図である。
流回路とを組み合わせた従来のスイッチング電源の構成
を示す回路図である。
【０００３】図９に示すように、従来のスイッチング電
源は、メイントランスＴ１と、直流電源Ｅ１からメイン
トランスＴ１の一次巻線に供給される電力を所定の周期
でスイッチングするＭＯＳＦＥＴ（ＭＯＳ型電界効果ト
ランジスタ）Ｑ１と、メイントランスＴ１の二次巻線か
ら出力される交流電力を整流するためのＭＯＳＦＥＴＱ
３、Ｑ４と、ＭＯＳＦＥＴＱ３、Ｑ４による整流出力を
平滑化するための平滑用素子であるチョークコイルＬ１
及び平滑用コンデンサＣ２と、ＭＯＳＦＥＴＱ１がＯＦ
Ｆのときに、メイントランスＴ１の一次巻線に対する印
加電圧を制限するためのクランプコンデンサＣ１及びＭ
ＯＳＦＥＴＱ２とを有し、負荷が平滑用コンデンサＣ２
と並列に接続される構成である。
源は、メイントランスＴ１と、直流電源Ｅ１からメイン
トランスＴ１の一次巻線に供給される電力を所定の周期
でスイッチングするＭＯＳＦＥＴ（ＭＯＳ型電界効果ト
ランジスタ）Ｑ１と、メイントランスＴ１の二次巻線か
ら出力される交流電力を整流するためのＭＯＳＦＥＴＱ
３、Ｑ４と、ＭＯＳＦＥＴＱ３、Ｑ４による整流出力を
平滑化するための平滑用素子であるチョークコイルＬ１
及び平滑用コンデンサＣ２と、ＭＯＳＦＥＴＱ１がＯＦ
Ｆのときに、メイントランスＴ１の一次巻線に対する印
加電圧を制限するためのクランプコンデンサＣ１及びＭ
ＯＳＦＥＴＱ２とを有し、負荷が平滑用コンデンサＣ２
と並列に接続される構成である。
【０００４】ここで、ＭＯＳＦＥＴＱ１のソース（Ｓ）
−ドレイン（Ｄ）はメイントランスＴ１の一次巻線と直
列に接続されている。また、クランプコンデンサＣ１と
ＭＯＳＦＥＴＱ２のソース（Ｓ）−ドレイン（Ｄ）は直
列に接続され、直列に接続されたクランプコンデンサＣ
１とＭＯＳＦＥＴＱ２がメイントランスＴ１の一次巻線
と並列に接続されている。
−ドレイン（Ｄ）はメイントランスＴ１の一次巻線と直
列に接続されている。また、クランプコンデンサＣ１と
ＭＯＳＦＥＴＱ２のソース（Ｓ）−ドレイン（Ｄ）は直
列に接続され、直列に接続されたクランプコンデンサＣ
１とＭＯＳＦＥＴＱ２がメイントランスＴ１の一次巻線
と並列に接続されている。
【０００５】一方、ＭＯＳＦＥＴＱ３のソース（Ｓ）−
ドレイン（Ｄ）はメイントランスＴ１の二次巻線と直列
に接続され、ＭＯＳＦＥＴＱ４のソース（Ｓ）−ドレイ
ン（Ｄ）はメイントランスＴ１の二次巻線と並列に接続
されている。ＭＯＳＦＥＴＱ３のゲート（Ｇ）はメイン
トランスＴ１の二次巻線の一端に抵抗器Ｒ２を介して接
続され、ＭＯＳＦＥＴＱ４のゲート（Ｇ）はメイントラ
ンスＴ１の二次巻線の他端に抵抗器Ｒ１を介して接続さ
れている。なお、ＭＯＳＦＥＴＱ１、Ｑ２は制御用の入
力端子を備えたスイッチング素子であればよく、例え
ば、バイポーラトランジスタ等に置き換えることも可能
である。
ドレイン（Ｄ）はメイントランスＴ１の二次巻線と直列
に接続され、ＭＯＳＦＥＴＱ４のソース（Ｓ）−ドレイ
ン（Ｄ）はメイントランスＴ１の二次巻線と並列に接続
されている。ＭＯＳＦＥＴＱ３のゲート（Ｇ）はメイン
トランスＴ１の二次巻線の一端に抵抗器Ｒ２を介して接
続され、ＭＯＳＦＥＴＱ４のゲート（Ｇ）はメイントラ
ンスＴ１の二次巻線の他端に抵抗器Ｒ１を介して接続さ
れている。なお、ＭＯＳＦＥＴＱ１、Ｑ２は制御用の入
力端子を備えたスイッチング素子であればよく、例え
ば、バイポーラトランジスタ等に置き換えることも可能
である。
【０００６】このような構成において、ＭＯＳＦＥＴＱ
１は不図示の制御回路から供給されるゲート指令によっ
てＯＮ／ＯＦＦが制御され、ＭＯＳＦＥＴＱ１がＯＮの
とき、ＭＯＳＦＥＴＱ３はＯＮし、ＭＯＳＦＥＴＱ４は
ＯＦＦするため、チョークコイルＬ１及び平滑用コンデ
ンサＣ２を通して負荷に整流電圧Ｖｏが供給される。
１は不図示の制御回路から供給されるゲート指令によっ
てＯＮ／ＯＦＦが制御され、ＭＯＳＦＥＴＱ１がＯＮの
とき、ＭＯＳＦＥＴＱ３はＯＮし、ＭＯＳＦＥＴＱ４は
ＯＦＦするため、チョークコイルＬ１及び平滑用コンデ
ンサＣ２を通して負荷に整流電圧Ｖｏが供給される。
【０００７】一方、ＭＯＳＦＥＴＱ１がＯＦＦのとき、
ＭＯＳＦＥＴＱ３はＯＦＦし、ＭＯＳＦＥＴＱ４はＯＮ
するため、ＭＯＳＦＥＴＱ４を通して負荷電流が還流さ
れ、負荷に整流電圧Ｖｏが供給される。なお、ＭＯＳＦ
ＥＴＱ２は、不図示の制御回路から供給されるゲート指
令によってＭＯＳＦＥＴＱ１がＯＦＦのときの所定の期
間でＯＮするように制御される。このことにより、ＭＯ
ＳＦＥＴＱ１がＯＦＦのときにメイントランスＴ１の一
次巻線に印加される電圧をクランプコンデンサＣ１の両
端電圧ＶＣ１に制限する。
ＭＯＳＦＥＴＱ３はＯＦＦし、ＭＯＳＦＥＴＱ４はＯＮ
するため、ＭＯＳＦＥＴＱ４を通して負荷電流が還流さ
れ、負荷に整流電圧Ｖｏが供給される。なお、ＭＯＳＦ
ＥＴＱ２は、不図示の制御回路から供給されるゲート指
令によってＭＯＳＦＥＴＱ１がＯＦＦのときの所定の期
間でＯＮするように制御される。このことにより、ＭＯ
ＳＦＥＴＱ１がＯＦＦのときにメイントランスＴ１の一
次巻線に印加される電圧をクランプコンデンサＣ１の両
端電圧ＶＣ１に制限する。
【０００８】ここで、メイントランスＴ１の巻線比を
Ｎ、直流電源Ｅ１の出力電圧をＶｉとすると、ＭＯＳＦ
ＥＴＱ３のゲート電圧Ｖｇ３はＭＯＳＦＥＴＱ１がＯＮ
のときにメイントランスＴ１の二次巻線で発生する電圧
であり、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４はＭＯＳ
ＦＥＴＱ１がＯＦＦのときにメイントランスＴ１の二次
巻線で発生する電圧であるため、 Ｖｇ３＝Ｖｉ／Ｎ…（１） Ｖｇ４＝ＶＣ１／Ｎ…（２） となる。
Ｎ、直流電源Ｅ１の出力電圧をＶｉとすると、ＭＯＳＦ
ＥＴＱ３のゲート電圧Ｖｇ３はＭＯＳＦＥＴＱ１がＯＮ
のときにメイントランスＴ１の二次巻線で発生する電圧
であり、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４はＭＯＳ
ＦＥＴＱ１がＯＦＦのときにメイントランスＴ１の二次
巻線で発生する電圧であるため、 Ｖｇ３＝Ｖｉ／Ｎ…（１） Ｖｇ４＝ＶＣ１／Ｎ…（２） となる。
【０００９】クランプコンデンサＣ１の両端電圧ＶＣ１
は、直流電源Ｅ１の出力電圧ＶｉとＭＯＳＦＥＴＱ１の
ＯＮ／ＯＦＦのデューティ比に依存し、ＭＯＳＦＥＴＱ
１のオン期間をＴｏｎ、オフ期間をＴｏｆｆ、周期をＴ
ｓとすると、 の関係が成り立つ。
は、直流電源Ｅ１の出力電圧ＶｉとＭＯＳＦＥＴＱ１の
ＯＮ／ＯＦＦのデューティ比に依存し、ＭＯＳＦＥＴＱ
１のオン期間をＴｏｎ、オフ期間をＴｏｆｆ、周期をＴ
ｓとすると、 の関係が成り立つ。
【００１０】
【発明が解決しようとする課題】上述したように従来の
スイッチング電源では、クランプコンデンサＣ１の両端
電圧ＶＣ１が直流電源Ｅ１の出力電圧ＶｉとＭＯＳＦＥ
ＴＱ１のＯＮ／ＯＦＦのデューティ比に依存するため、
負荷電流が増加してＭＯＳＦＥＴＱ１のオン期間Ｔｏｎ
が長くなり、オフ期間Ｔｏｆｆが短くなると、式（３）
で示したようにクランプコンデンサＣ１の両端電圧ＶＣ
１が上昇する。
スイッチング電源では、クランプコンデンサＣ１の両端
電圧ＶＣ１が直流電源Ｅ１の出力電圧ＶｉとＭＯＳＦＥ
ＴＱ１のＯＮ／ＯＦＦのデューティ比に依存するため、
負荷電流が増加してＭＯＳＦＥＴＱ１のオン期間Ｔｏｎ
が長くなり、オフ期間Ｔｏｆｆが短くなると、式（３）
で示したようにクランプコンデンサＣ１の両端電圧ＶＣ
１が上昇する。
【００１１】したがって、式（２）で示したようにＭＯ
ＳＦＥＴＱ４のゲート電圧Ｖｇ４が上昇するため、ゲー
ト絶縁耐圧を越える電圧が供給されＭＯＳＦＥＴＱ４が
損傷するおそれがあった。
ＳＦＥＴＱ４のゲート電圧Ｖｇ４が上昇するため、ゲー
ト絶縁耐圧を越える電圧が供給されＭＯＳＦＥＴＱ４が
損傷するおそれがあった。
【００１２】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、ゲート
絶縁耐圧を越える電圧が印加されることによるＭＯＳＦ
ＥＴの損傷を防止することが可能なアクティブクランプ
方式と同期整流回路とを組み合わせたスイッチング電源
を提供することを目的とする。
る問題点を解決するためになされたものであり、ゲート
絶縁耐圧を越える電圧が印加されることによるＭＯＳＦ
ＥＴの損傷を防止することが可能なアクティブクランプ
方式と同期整流回路とを組み合わせたスイッチング電源
を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
本発明のスイッチング電源は、トランスと、前記トラン
スの一次巻線に供給される直流電力を所定の周期でスイ
ッチングする第１のスイッチング素子と、前記第１のス
イッチング素子がオフのときに、前記トランスの一次巻
線に対する印加電圧を制限するためのクランプコンデン
サ及び第２のスイッチング素子と、前記トランスの二次
巻線から出力される交流電力を整流するために前記トラ
ンスの二次巻線と直列に接続される第１の電界効果トラ
ンジスタと、前記トランスの二次巻線から出力される交
流電力を整流するために前記トランスの二次巻線と並列
に接続される第２の電界効果トランジスタと、前記第１
の電界効果トランジスタ及び第２の電界効果トランジス
タによる整流出力を平滑化するための平滑用素子と、を
有するスイッチング電源であって、前記第２の電界効果
トランジスタのゲート電圧を接地電位に引き込むための
スイッチングトランジスタと、前記第２の電界効果トラ
ンジスタのゲート電圧が絶縁耐圧を越える電圧のとき、
前記第２の電界効果トランジスタのゲート電圧を接地電
位に引き込むために、前記スイッチングトランジスタを
オンさせるための入力電流を供給するツェナーダイオー
ドと、を有する構成である。
本発明のスイッチング電源は、トランスと、前記トラン
スの一次巻線に供給される直流電力を所定の周期でスイ
ッチングする第１のスイッチング素子と、前記第１のス
イッチング素子がオフのときに、前記トランスの一次巻
線に対する印加電圧を制限するためのクランプコンデン
サ及び第２のスイッチング素子と、前記トランスの二次
巻線から出力される交流電力を整流するために前記トラ
ンスの二次巻線と直列に接続される第１の電界効果トラ
ンジスタと、前記トランスの二次巻線から出力される交
流電力を整流するために前記トランスの二次巻線と並列
に接続される第２の電界効果トランジスタと、前記第１
の電界効果トランジスタ及び第２の電界効果トランジス
タによる整流出力を平滑化するための平滑用素子と、を
有するスイッチング電源であって、前記第２の電界効果
トランジスタのゲート電圧を接地電位に引き込むための
スイッチングトランジスタと、前記第２の電界効果トラ
ンジスタのゲート電圧が絶縁耐圧を越える電圧のとき、
前記第２の電界効果トランジスタのゲート電圧を接地電
位に引き込むために、前記スイッチングトランジスタを
オンさせるための入力電流を供給するツェナーダイオー
ドと、を有する構成である。
【００１４】このとき、前記トランスは、第１の二次巻
線、第２の二次巻線、及び第３の二次巻線を備え、前記
第２の電界効果トランジスタが前記第１の二次巻線と並
列に接続され、前記第１の電界効果トランジスタのゲー
トが前記第２の二次巻線に接続され、前記第２の電界効
果トランジスタのゲートが前記第３の二次巻線と接続さ
れていてもよく、前記スイッチングトランジスタの入力
端子に負電圧が印加されることを防止するために、前記
ツェナーダイオードと直列に接続されるダイオードを有
していてもよい。
線、第２の二次巻線、及び第３の二次巻線を備え、前記
第２の電界効果トランジスタが前記第１の二次巻線と並
列に接続され、前記第１の電界効果トランジスタのゲー
トが前記第２の二次巻線に接続され、前記第２の電界効
果トランジスタのゲートが前記第３の二次巻線と接続さ
れていてもよく、前記スイッチングトランジスタの入力
端子に負電圧が印加されることを防止するために、前記
ツェナーダイオードと直列に接続されるダイオードを有
していてもよい。
【００１５】また、本発明のスイッチング電源の他の構
成は、トランスと、前記トランスの一次巻線に供給され
る直流電力を所定の周期でスイッチングする第１のスイ
ッチング素子と、前記第１のスイッチング素子がオフの
ときに、前記トランスの一次巻線に対する印加電圧を制
限するためのクランプコンデンサ及び第２のスイッチン
グ素子と、前記トランスの二次巻線から出力される交流
電力を整流するために前記トランスの二次巻線と直列に
接続される第１の電界効果トランジスタと、前記トラン
スの二次巻線から出力される交流電力を整流するために
前記トランスの二次巻線と並列に接続される第２の電界
効果トランジスタと、前記第１の電界効果トランジスタ
及び第２の電界効果トランジスタによる整流出力を平滑
化するための平滑用素子と、を有するスイッチング電源
であって、前記第２の電界効果トランジスタのゲート電
圧を絶縁耐圧以下の所定の電圧に制限するための第３の
電界効果トランジスタと、前記第２の電界効果トランジ
スタのゲート電圧が絶縁耐圧を越える電圧のとき、前記
第２の電界効果トランジスタのゲート電圧を前記所定の
電圧に設定するために、前記第３の電界効果トランジス
タのゲート電圧を制限するためのツェナーダイオード
と、前記第３の電界効果トランジスタのゲートに負電圧
が印加されることを防止するために、前記ツェナーダイ
オードと直列に接続されるダイオードと、を有する構成
である。
成は、トランスと、前記トランスの一次巻線に供給され
る直流電力を所定の周期でスイッチングする第１のスイ
ッチング素子と、前記第１のスイッチング素子がオフの
ときに、前記トランスの一次巻線に対する印加電圧を制
限するためのクランプコンデンサ及び第２のスイッチン
グ素子と、前記トランスの二次巻線から出力される交流
電力を整流するために前記トランスの二次巻線と直列に
接続される第１の電界効果トランジスタと、前記トラン
スの二次巻線から出力される交流電力を整流するために
前記トランスの二次巻線と並列に接続される第２の電界
効果トランジスタと、前記第１の電界効果トランジスタ
及び第２の電界効果トランジスタによる整流出力を平滑
化するための平滑用素子と、を有するスイッチング電源
であって、前記第２の電界効果トランジスタのゲート電
圧を絶縁耐圧以下の所定の電圧に制限するための第３の
電界効果トランジスタと、前記第２の電界効果トランジ
スタのゲート電圧が絶縁耐圧を越える電圧のとき、前記
第２の電界効果トランジスタのゲート電圧を前記所定の
電圧に設定するために、前記第３の電界効果トランジス
タのゲート電圧を制限するためのツェナーダイオード
と、前記第３の電界効果トランジスタのゲートに負電圧
が印加されることを防止するために、前記ツェナーダイ
オードと直列に接続されるダイオードと、を有する構成
である。
【００１６】このとき、前記トランスは、第１の二次巻
線、第２の二次巻線、及び第３の二次巻線を備え、前記
第２の電界効果トランジスタが前記第１の二次巻線と並
列に接続され、前記第１の電界効果トランジスタのゲー
トが前記第２の二次巻線に接続され、前記第２の電界効
果トランジスタのゲートが前記第３の二次巻線と接続さ
れていてもよい。
線、第２の二次巻線、及び第３の二次巻線を備え、前記
第２の電界効果トランジスタが前記第１の二次巻線と並
列に接続され、前記第１の電界効果トランジスタのゲー
トが前記第２の二次巻線に接続され、前記第２の電界効
果トランジスタのゲートが前記第３の二次巻線と接続さ
れていてもよい。
【００１７】さらに、前記第２の電界効果トランジスタ
と並列に接続される、負荷電流を還流するためのフライ
ホイールダイオードを有していてもよい。
と並列に接続される、負荷電流を還流するためのフライ
ホイールダイオードを有していてもよい。
【００１８】上記のように構成されたスイッチング電源
では、第２の電界効果トランジスタのゲート電圧を接地
電位に引き込むためのスイッチングトランジスタと、第
２の電界効果トランジスタのゲート電圧が絶縁耐圧を越
える電圧のとき、第２の電界効果トランジスタのゲート
電圧を接地電位に引き込むために、スイッチングトラン
ジスタをオンさせるための入力電流を供給するツェナー
ダイオードとを有する構成、または第２の電界効果トラ
ンジスタのゲート電圧を絶縁耐圧以下の所定の電圧に制
限するための第３の電界効果トランジスタと、第２の電
界効果トランジスタのゲート電圧が絶縁耐圧を越える電
圧のとき、第２の電界効果トランジスタのゲート電圧を
所定の電圧に設定するために、第３の電界効果トランジ
スタのゲート電圧を制限するためのツェナーダイオード
とを有する構成とすることで、第２の電界効果トランジ
スタのゲート電圧が絶縁耐圧以下に制限される。
では、第２の電界効果トランジスタのゲート電圧を接地
電位に引き込むためのスイッチングトランジスタと、第
２の電界効果トランジスタのゲート電圧が絶縁耐圧を越
える電圧のとき、第２の電界効果トランジスタのゲート
電圧を接地電位に引き込むために、スイッチングトラン
ジスタをオンさせるための入力電流を供給するツェナー
ダイオードとを有する構成、または第２の電界効果トラ
ンジスタのゲート電圧を絶縁耐圧以下の所定の電圧に制
限するための第３の電界効果トランジスタと、第２の電
界効果トランジスタのゲート電圧が絶縁耐圧を越える電
圧のとき、第２の電界効果トランジスタのゲート電圧を
所定の電圧に設定するために、第３の電界効果トランジ
スタのゲート電圧を制限するためのツェナーダイオード
とを有する構成とすることで、第２の電界効果トランジ
スタのゲート電圧が絶縁耐圧以下に制限される。
【００１９】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２０】（第１の実施の形態）図１は本発明のスイ
ッチング電源の第１の実施の形態の構成を示す回路図で
ある。
ッチング電源の第１の実施の形態の構成を示す回路図で
ある。
【００２１】図１に示すように、本実施形態のスイッチ
ング電源は、図９に示した従来のスイッチング電源の構
成に加えて、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４を接
地電位（０Ｖ）に引き込むためのスイッチングトランジ
スタＱ５と、スイッチングトランジスタＱ５のベース
（Ｂ）とメイントランスＴ１の二次巻線の他端（ノード
Ｂ）間に直列に挿入されるツェナーダイオードＤ１及び
抵抗器Ｒ４とを有する構成である。スイッチングトラン
ジスタＱ５のコレクタ（Ｃ）はＭＯＳＦＥＴＱ４のゲー
トに接続され、エミッタ（Ｅ）は接地電位に接続されて
いる。
ング電源は、図９に示した従来のスイッチング電源の構
成に加えて、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４を接
地電位（０Ｖ）に引き込むためのスイッチングトランジ
スタＱ５と、スイッチングトランジスタＱ５のベース
（Ｂ）とメイントランスＴ１の二次巻線の他端（ノード
Ｂ）間に直列に挿入されるツェナーダイオードＤ１及び
抵抗器Ｒ４とを有する構成である。スイッチングトラン
ジスタＱ５のコレクタ（Ｃ）はＭＯＳＦＥＴＱ４のゲー
トに接続され、エミッタ（Ｅ）は接地電位に接続されて
いる。
【００２２】また、ツェナーダイオードＤ１のツェナー
電圧は、メイントランスＴ１の二次巻線にゲート絶縁耐
圧を越える電圧が発生したときにツェナー電流が流れる
ような値に設定される。その他の構成は従来と同様であ
るため、その説明は省略する。
電圧は、メイントランスＴ１の二次巻線にゲート絶縁耐
圧を越える電圧が発生したときにツェナー電流が流れる
ような値に設定される。その他の構成は従来と同様であ
るため、その説明は省略する。
【００２３】次に、図１に示したスイッチング電源の動
作について図２を用いて説明する。
作について図２を用いて説明する。
【００２４】図２は図１に示したスイッチング電源の動
作の様子を示すタイミングチャートである。
作の様子を示すタイミングチャートである。
【００２５】図２に示すように、負荷電流が定常時にお
いて、ＭＯＳＦＥＴＱ１がＯＮの期間（時刻ｔ１〜ｔ
２）では、メイントランスＴ１の二次巻線の一端（ノー
ドＡ）の電圧がＶｉ／Ｎとなり、ＭＯＳＦＥＴＱ３のゲ
ート電圧Ｖｇ３もＶｉ／Ｎとなるため、ＭＯＳＦＥＴＱ
３がＯＮする。また、メイントランスＴ１の二次巻線の
他端（ノードＢ）の電圧Ｖｂ（＝Ｖｇ４）が０Ｖとな
り、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４も０Ｖとなる
ため、ＭＯＳＦＥＴＱ４がＯＦＦする。したがって、従
来と同様にチョークコイルＬ１及び平滑用コンデンサＣ
２を通して負荷に整流電圧Ｖｏが供給される。
いて、ＭＯＳＦＥＴＱ１がＯＮの期間（時刻ｔ１〜ｔ
２）では、メイントランスＴ１の二次巻線の一端（ノー
ドＡ）の電圧がＶｉ／Ｎとなり、ＭＯＳＦＥＴＱ３のゲ
ート電圧Ｖｇ３もＶｉ／Ｎとなるため、ＭＯＳＦＥＴＱ
３がＯＮする。また、メイントランスＴ１の二次巻線の
他端（ノードＢ）の電圧Ｖｂ（＝Ｖｇ４）が０Ｖとな
り、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４も０Ｖとなる
ため、ＭＯＳＦＥＴＱ４がＯＦＦする。したがって、従
来と同様にチョークコイルＬ１及び平滑用コンデンサＣ
２を通して負荷に整流電圧Ｖｏが供給される。
【００２６】一方、ＭＯＳＦＥＴＱ１がＯＦＦの期間
（時刻ｔ２〜ｔ３）では、メイントランスＴ１の二次巻
線の一端（ノードＡ）の電圧が０Ｖとなり、ＭＯＳＦＥ
ＴＱ３のゲート電圧Ｖｇ３も０Ｖとなるため、ＭＯＳＦ
ＥＴＱ３がＯＦＦする。また、メイントランスＴ１の二
次巻線の他端（ノードＢ）の電圧ＶｂがＶＣ１／Ｎとな
り、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４もＶＣ１／Ｎ
となるため、ＭＯＳＦＥＴＱ４がＯＮする。したがっ
て、負荷に流れる電流がＭＯＳＦＥＴＱ４を通して還流
する。
（時刻ｔ２〜ｔ３）では、メイントランスＴ１の二次巻
線の一端（ノードＡ）の電圧が０Ｖとなり、ＭＯＳＦＥ
ＴＱ３のゲート電圧Ｖｇ３も０Ｖとなるため、ＭＯＳＦ
ＥＴＱ３がＯＦＦする。また、メイントランスＴ１の二
次巻線の他端（ノードＢ）の電圧ＶｂがＶＣ１／Ｎとな
り、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４もＶＣ１／Ｎ
となるため、ＭＯＳＦＥＴＱ４がＯＮする。したがっ
て、負荷に流れる電流がＭＯＳＦＥＴＱ４を通して還流
する。
【００２７】ここで、負荷電流が定常時において、メイ
ントランスＴ１の二次巻線の他端（ノードＢ）で発生す
る電圧Ｖｂがゲート絶縁耐圧以下であれば、ツェナーダ
イオードＤ１にツェナー電流が流れないためスイッチン
グトランジスタＱ５はＯＦＦ状態で維持される。
ントランスＴ１の二次巻線の他端（ノードＢ）で発生す
る電圧Ｖｂがゲート絶縁耐圧以下であれば、ツェナーダ
イオードＤ１にツェナー電流が流れないためスイッチン
グトランジスタＱ５はＯＦＦ状態で維持される。
【００２８】次に、時刻ｔ４〜ｔ５の期間において負荷
が急変し負荷電流が増大すると、ＭＯＳＦＥＴＱ１のオ
ン期間Ｔｏｎが長くなり、オフ期間Ｔｏｆｆが短くなる
ため、上記式（２）、（３）で示したようにメイントラ
ンスＴ１の二次巻線の他端（ノードＢ）の電圧Ｖｂが定
常時よりも高くなり、ＭＯＳＦＥＴＱ４のゲート電圧Ｖ
ｇ４が定常時よりも高くなる。
が急変し負荷電流が増大すると、ＭＯＳＦＥＴＱ１のオ
ン期間Ｔｏｎが長くなり、オフ期間Ｔｏｆｆが短くなる
ため、上記式（２）、（３）で示したようにメイントラ
ンスＴ１の二次巻線の他端（ノードＢ）の電圧Ｖｂが定
常時よりも高くなり、ＭＯＳＦＥＴＱ４のゲート電圧Ｖ
ｇ４が定常時よりも高くなる。
【００２９】本実施形態のスイッチング電源は、ＭＯＳ
ＦＥＴＱ１がＯＦＦの期間において、メイントランスＴ
１の二次巻線の他端（ノードＢ）で発生した電圧Ｖｂ
（＝ＶＣ１’／Ｎ）がツェナーダイオードＤ１のツェナ
ー電圧を越える値であった場合にスイッチングトランジ
スタＱ５のベースに抵抗器Ｒ４を介してツェナー電流が
流れ込みスイッチングトランジスタＱ５をＯＮさせる。
ＦＥＴＱ１がＯＦＦの期間において、メイントランスＴ
１の二次巻線の他端（ノードＢ）で発生した電圧Ｖｂ
（＝ＶＣ１’／Ｎ）がツェナーダイオードＤ１のツェナ
ー電圧を越える値であった場合にスイッチングトランジ
スタＱ５のベースに抵抗器Ｒ４を介してツェナー電流が
流れ込みスイッチングトランジスタＱ５をＯＮさせる。
【００３０】その結果、ＭＯＳＦＥＴＱ４のゲート電圧
Ｖｇ４が接地電位（０Ｖ）に引き込まれ、ＭＯＳＦＥＴ
Ｑ４がＯＦＦする。なお、このとき負荷電流はＭＯＳＦ
ＥＴＱ４の寄生ダイオードＤｐを介して還流される。
Ｖｇ４が接地電位（０Ｖ）に引き込まれ、ＭＯＳＦＥＴ
Ｑ４がＯＦＦする。なお、このとき負荷電流はＭＯＳＦ
ＥＴＱ４の寄生ダイオードＤｐを介して還流される。
【００３１】したがって、ツェナーダイオードＤ１のツ
ェナー電圧の値をＭＯＳＦＥＴＱ４のゲート絶縁耐圧以
下に選定することで、ＭＯＳＦＥＴＱ４の損傷を防止す
ることができる。
ェナー電圧の値をＭＯＳＦＥＴＱ４のゲート絶縁耐圧以
下に選定することで、ＭＯＳＦＥＴＱ４の損傷を防止す
ることができる。
【００３２】（第２の実施の形態）図３は本発明のスイ
ッチング電源の第２の実施の形態の構成を示す回路図で
ある。
ッチング電源の第２の実施の形態の構成を示す回路図で
ある。
【００３３】本実施形態のスイッチング電源は、メイン
トランスの構成と、スイッチングトランジスタＱ５のベ
ースに接続される回路構成とが第１の実施の形態と異な
っている。その他の構成は第１の実施の形態と同様であ
るため、その説明は省略する。
トランスの構成と、スイッチングトランジスタＱ５のベ
ースに接続される回路構成とが第１の実施の形態と異な
っている。その他の構成は第１の実施の形態と同様であ
るため、その説明は省略する。
【００３４】図３に示すように、メイントランスＴ２
は、３つの二次巻線Ｔ２ａ、Ｔ２ｂ、Ｔ２ｃを備えた構
成である。メイントランスＴ２の二次巻線Ｔ２ｂは抵抗
器Ｒ２を介してＭＯＳＦＥＴＱ３のゲートに接続され、
二次巻線Ｔ２ｃは抵抗器Ｒ１を介してＭＯＳＦＥＴＱ４
のゲートに接続されている。また、スイッチングトラン
ジスタＱ５のベースとメイントランスＴ２の二次巻線Ｔ
２ｃ間には、直列に接続されたツェナーダイオードＤ
１、抵抗器Ｒ４、及びダイオードＤ３が挿入されてい
る。
は、３つの二次巻線Ｔ２ａ、Ｔ２ｂ、Ｔ２ｃを備えた構
成である。メイントランスＴ２の二次巻線Ｔ２ｂは抵抗
器Ｒ２を介してＭＯＳＦＥＴＱ３のゲートに接続され、
二次巻線Ｔ２ｃは抵抗器Ｒ１を介してＭＯＳＦＥＴＱ４
のゲートに接続されている。また、スイッチングトラン
ジスタＱ５のベースとメイントランスＴ２の二次巻線Ｔ
２ｃ間には、直列に接続されたツェナーダイオードＤ
１、抵抗器Ｒ４、及びダイオードＤ３が挿入されてい
る。
【００３５】ツェナーダイオードＤ１のツェナー電圧
は、メイントランスＴ２の二次巻線Ｔ２ｃにゲート絶縁
耐圧を越える電圧が発生したときにツェナー電流が流れ
るような値に設定される。なお、ダイオードＤ２はスイ
ッチングトランジスタＱ５のベースに負電圧が印加され
ることを防止するために挿入されたものである。
は、メイントランスＴ２の二次巻線Ｔ２ｃにゲート絶縁
耐圧を越える電圧が発生したときにツェナー電流が流れ
るような値に設定される。なお、ダイオードＤ２はスイ
ッチングトランジスタＱ５のベースに負電圧が印加され
ることを防止するために挿入されたものである。
【００３６】このような構成において、本実施形態のス
イッチング電源も第１の実施の形態と同様に、ＭＯＳＦ
ＥＴＱ１がＯＦＦの期間において、メイントランスＴ１
の二次巻線Ｔ２ｃに発生した電圧がツェナーダイオード
Ｄ１のツェナー電圧を越える値である場合にスイッチン
グトランジスタＱ５がＯＮし、ＭＯＳＦＥＴＱ４のゲー
ト電圧Ｖｇ４が接地電位に引き込まれてＭＯＳＦＥＴＱ
４がＯＦＦする。したがって、ツェナーダイオードＤ１
のツェナー電圧の値をＭＯＳＦＥＴＱ４のゲート絶縁耐
圧以下に選定することで、ＭＯＳＦＥＴＱ４の損傷を防
止することができる。
イッチング電源も第１の実施の形態と同様に、ＭＯＳＦ
ＥＴＱ１がＯＦＦの期間において、メイントランスＴ１
の二次巻線Ｔ２ｃに発生した電圧がツェナーダイオード
Ｄ１のツェナー電圧を越える値である場合にスイッチン
グトランジスタＱ５がＯＮし、ＭＯＳＦＥＴＱ４のゲー
ト電圧Ｖｇ４が接地電位に引き込まれてＭＯＳＦＥＴＱ
４がＯＦＦする。したがって、ツェナーダイオードＤ１
のツェナー電圧の値をＭＯＳＦＥＴＱ４のゲート絶縁耐
圧以下に選定することで、ＭＯＳＦＥＴＱ４の損傷を防
止することができる。
【００３７】なお、本実施形態のスイッチング電源で
は、従来と同様に、ＭＯＳＦＥＴＱ３のゲート電圧Ｖｇ
３、及びＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４の電圧
を、上記式（１）、（２）で表すことができるが、式
（１）中の“Ｎ”はメイントランスＴ２の一次巻線と二
次巻線Ｔ２ｂの巻線比であり、式（２）中の“Ｎ”はメ
イントランスＴ２の一次巻線と二次巻線Ｔ２ｃの巻線比
となる。
は、従来と同様に、ＭＯＳＦＥＴＱ３のゲート電圧Ｖｇ
３、及びＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４の電圧
を、上記式（１）、（２）で表すことができるが、式
（１）中の“Ｎ”はメイントランスＴ２の一次巻線と二
次巻線Ｔ２ｂの巻線比であり、式（２）中の“Ｎ”はメ
イントランスＴ２の一次巻線と二次巻線Ｔ２ｃの巻線比
となる。
【００３８】（第３の実施の形態）図４は本発明のスイ
ッチング電源の第３の実施の形態の構成を示す回路図で
ある。
ッチング電源の第３の実施の形態の構成を示す回路図で
ある。
【００３９】図４に示すように、本実施形態のスイッチ
ング電源は、フライホイール用のダイオードとして、ダ
イオードＤ３がＭＯＳＥＴＱ４と並列に接続された構成
である。その他の構成及び動作は第１の実施の形態と同
様であるため、その説明は省略する。
ング電源は、フライホイール用のダイオードとして、ダ
イオードＤ３がＭＯＳＥＴＱ４と並列に接続された構成
である。その他の構成及び動作は第１の実施の形態と同
様であるため、その説明は省略する。
【００４０】本実施形態のスイッチング電源も第１の実
施の形態と同様に、ツェナーダイオードＤ１のツェナー
電圧の値をＭＯＳＦＥＴＱ４のゲート絶縁耐圧以下に選
定することで、ＭＯＳＦＥＴＱ４の損傷を防止すること
ができる。また、フライホイール用のダイオードＤ３を
ＭＯＳＥＴＱ４と並列に設けているため、ダイオードＤ
３を介して負荷電流が還流される。したがって、第１の
実施の形態よりも大きい負荷電流を流すことが可能なス
イッチング電源を得ることができる。
施の形態と同様に、ツェナーダイオードＤ１のツェナー
電圧の値をＭＯＳＦＥＴＱ４のゲート絶縁耐圧以下に選
定することで、ＭＯＳＦＥＴＱ４の損傷を防止すること
ができる。また、フライホイール用のダイオードＤ３を
ＭＯＳＥＴＱ４と並列に設けているため、ダイオードＤ
３を介して負荷電流が還流される。したがって、第１の
実施の形態よりも大きい負荷電流を流すことが可能なス
イッチング電源を得ることができる。
【００４１】（第４の実施の形態）図５は本発明のスイ
ッチング電源の第４の実施の形態の構成を示す回路図で
ある。
ッチング電源の第４の実施の形態の構成を示す回路図で
ある。
【００４２】図５に示すように、本実施形態のスイッチ
ング電源は、第２の実施の形態のスイッチング電源と第
３の実施の形態のスイッチング電源を組み合わせた構成
である。したがって、本実施形態のスイッチング電源の
構成及び動作は第２の実施の形態及び第３の実施の形態
と同様であるため、その説明は省略する。
ング電源は、第２の実施の形態のスイッチング電源と第
３の実施の形態のスイッチング電源を組み合わせた構成
である。したがって、本実施形態のスイッチング電源の
構成及び動作は第２の実施の形態及び第３の実施の形態
と同様であるため、その説明は省略する。
【００４３】本実施形態のスイッチング電源は、第２の
実施の形態及び第３の実施の形態と同様の効果を得るこ
とができる。
実施の形態及び第３の実施の形態と同様の効果を得るこ
とができる。
【００４４】（第５の実施の形態）図６は本発明のスイ
ッチング電源の第５の実施の形態の構成を示す回路図で
ある。
ッチング電源の第５の実施の形態の構成を示す回路図で
ある。
【００４５】図６に示すように、本実施形態のスイッチ
ング電源は、図９に示した従来のスイッチング電源の構
成に加えて、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４を制
限するためのＭＯＳＦＥＴＱ６、ツェナーダイオードＤ
３、ダイオードＤ４、及び抵抗器Ｒ５を有する構成であ
る。
ング電源は、図９に示した従来のスイッチング電源の構
成に加えて、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４を制
限するためのＭＯＳＦＥＴＱ６、ツェナーダイオードＤ
３、ダイオードＤ４、及び抵抗器Ｒ５を有する構成であ
る。
【００４６】ＭＯＳＦＥＴＱ６のソース（Ｓ）−ドレイ
ン（Ｄ）は、抵抗器Ｒ１と直列に接続されてＭＯＳＦＥ
ＴＱ４のゲートとメイントランスＴ１の二次巻線の他端
（ノードＢ）間に挿入されている。また、ＭＯＳＦＥＴ
Ｑ６のゲートと接地電位間には直列に接続されたツェナ
ーダイオードＤ４とダイオードＤ５が挿入され、さら
に、ＭＯＳＦＥＴＱ６のゲート（Ｇ）とドレイン（Ｄ）
間には抵抗器Ｒ５が挿入されている。
ン（Ｄ）は、抵抗器Ｒ１と直列に接続されてＭＯＳＦＥ
ＴＱ４のゲートとメイントランスＴ１の二次巻線の他端
（ノードＢ）間に挿入されている。また、ＭＯＳＦＥＴ
Ｑ６のゲートと接地電位間には直列に接続されたツェナ
ーダイオードＤ４とダイオードＤ５が挿入され、さら
に、ＭＯＳＦＥＴＱ６のゲート（Ｇ）とドレイン（Ｄ）
間には抵抗器Ｒ５が挿入されている。
【００４７】ツェナーダイオードＤ４のツェナー電圧
は、メイントランスＴ１の二次側にゲート絶縁耐圧を越
える電圧が発生したときにツェナー電流が流れるような
値に設定される。その他の構成は従来と同様であるた
め、その説明は省略する。
は、メイントランスＴ１の二次側にゲート絶縁耐圧を越
える電圧が発生したときにツェナー電流が流れるような
値に設定される。その他の構成は従来と同様であるた
め、その説明は省略する。
【００４８】次に、図６に示したスイッチング電源の動
作について図７を用いて説明する。
作について図７を用いて説明する。
【００４９】図７は図６に示したスイッチング電源の動
作の様子を示すタイミングチャートである。
作の様子を示すタイミングチャートである。
【００５０】図７に示すように、負荷電流が定常時にお
いて、ＭＯＳＦＥＴＱ１がＯＮの期間（時刻ｔ１〜ｔ
２）では、メイントランスＴ１の二次巻線の一端（ノー
ドＡ）の電圧がＶｉ／Ｎとなり、ＭＯＳＦＥＴＱ３のゲ
ート電圧Ｖｇ３もＶｉ／Ｎとなるため、ＭＯＳＦＥＴＱ
３がＯＮする。また、メイントランスＴ１の二次巻線の
他端（ノードＢ）の電圧Ｖｂ（＝Ｖｇ４）が０Ｖとな
り、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４が０Ｖとなる
ため、ＭＯＳＦＥＴＱ４がＯＦＦする。したがって、従
来と同様にチョークコイルＬ１及び平滑用コンデンサＣ
２を通して負荷に整流電圧Ｖｏが供給される。
いて、ＭＯＳＦＥＴＱ１がＯＮの期間（時刻ｔ１〜ｔ
２）では、メイントランスＴ１の二次巻線の一端（ノー
ドＡ）の電圧がＶｉ／Ｎとなり、ＭＯＳＦＥＴＱ３のゲ
ート電圧Ｖｇ３もＶｉ／Ｎとなるため、ＭＯＳＦＥＴＱ
３がＯＮする。また、メイントランスＴ１の二次巻線の
他端（ノードＢ）の電圧Ｖｂ（＝Ｖｇ４）が０Ｖとな
り、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４が０Ｖとなる
ため、ＭＯＳＦＥＴＱ４がＯＦＦする。したがって、従
来と同様にチョークコイルＬ１及び平滑用コンデンサＣ
２を通して負荷に整流電圧Ｖｏが供給される。
【００５１】一方、ＭＯＳＦＥＴＱ１がＯＦＦの期間
（時刻ｔ２〜ｔ３）では、メイントランスＴ１の二次巻
線の一端（ノードＡ）の電圧が０Ｖとなり、ＭＯＳＦＥ
ＴＱ３のゲート電圧Ｖｇ３も０Ｖとなるため、ＭＯＳＦ
ＥＴＱ３がＯＦＦする。また、メイントランスＴ１の二
次巻線の他端（ノードＢ）の電圧ＶｂがＶＣ１／Ｎとな
り、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４もＶＣ１／Ｎ
となるため、ＭＯＳＦＥＴＱ４がＯＮする。したがっ
て、負荷に流れる電流がＭＯＳＦＥＴＱ４を通して還流
する。
（時刻ｔ２〜ｔ３）では、メイントランスＴ１の二次巻
線の一端（ノードＡ）の電圧が０Ｖとなり、ＭＯＳＦＥ
ＴＱ３のゲート電圧Ｖｇ３も０Ｖとなるため、ＭＯＳＦ
ＥＴＱ３がＯＦＦする。また、メイントランスＴ１の二
次巻線の他端（ノードＢ）の電圧ＶｂがＶＣ１／Ｎとな
り、ＭＯＳＦＥＴＱ４のゲート電圧Ｖｇ４もＶＣ１／Ｎ
となるため、ＭＯＳＦＥＴＱ４がＯＮする。したがっ
て、負荷に流れる電流がＭＯＳＦＥＴＱ４を通して還流
する。
【００５２】ここで、負荷電流が定常時において、メイ
ントランスＴ１の二次巻線の他端（ノードＢ）で発生す
る電圧Ｖｂがゲート絶縁耐圧以下であれば、ツェナーダ
イオードＤ４にツェナー電流が流れないためＭＯＳＦＥ
ＴＱ６はＯＮ状態で維持される。
ントランスＴ１の二次巻線の他端（ノードＢ）で発生す
る電圧Ｖｂがゲート絶縁耐圧以下であれば、ツェナーダ
イオードＤ４にツェナー電流が流れないためＭＯＳＦＥ
ＴＱ６はＯＮ状態で維持される。
【００５３】次に、時刻ｔ４〜ｔ５の期間において負荷
が急変し負荷電流が増大すると、ＭＯＳＦＥＴＱ１のオ
ン期間Ｔｏｎが長くなり、オフ期間Ｔｏｆｆが短くなる
ため、上記式（２）、（３）で示したようにメイントラ
ンスＴ１の二次巻線の他端（ノードＢ）の電圧Ｖｂが定
常時よりも高くなり、ＭＯＳＦＥＴＱ４のゲート電圧Ｖ
ｇ４が定常時よりも高くなる。
が急変し負荷電流が増大すると、ＭＯＳＦＥＴＱ１のオ
ン期間Ｔｏｎが長くなり、オフ期間Ｔｏｆｆが短くなる
ため、上記式（２）、（３）で示したようにメイントラ
ンスＴ１の二次巻線の他端（ノードＢ）の電圧Ｖｂが定
常時よりも高くなり、ＭＯＳＦＥＴＱ４のゲート電圧Ｖ
ｇ４が定常時よりも高くなる。
【００５４】本実施形態のスイッチング電源は、ＭＯＳ
ＦＥＴＱ１がＯＦＦしているときにメイントランスＴ１
の二次巻線の他端（ノードＢ）で発生した電圧Ｖｂ（Ｖ
Ｃ１’／Ｎ）がツェナーダイオードＤ４のツェナー電圧
を越える値であった場合にツェナーダイオードＤ４に抵
抗器Ｒ５を介してツェナー電流が流れ、ＭＯＳＦＥＴＱ
６のゲート（Ｇ）にツェナーダイオードＤ４のツェナー
電圧ＶｚとダイオードＤ５の順方向電圧ＶＦ５を加えた
電圧値Ｖｚ＋ＶＦ５が印加される。したがって、ＭＯＳ
ＦＥＴＱ６のソース（Ｓ）にはＶｚ＋ＶＦ５からＭＯＳ
ＦＥＴＱ６のカットオフ電圧Ｖｇｓを引いた電圧Ｖｚ＋
ＶＦ５−Ｖｇｓが出力され、ＭＯＳＦＥＴＱ４のゲート
電圧Ｖｇ４はＶｚ＋ＶＦ５−Ｖｇｓに制限される。
ＦＥＴＱ１がＯＦＦしているときにメイントランスＴ１
の二次巻線の他端（ノードＢ）で発生した電圧Ｖｂ（Ｖ
Ｃ１’／Ｎ）がツェナーダイオードＤ４のツェナー電圧
を越える値であった場合にツェナーダイオードＤ４に抵
抗器Ｒ５を介してツェナー電流が流れ、ＭＯＳＦＥＴＱ
６のゲート（Ｇ）にツェナーダイオードＤ４のツェナー
電圧ＶｚとダイオードＤ５の順方向電圧ＶＦ５を加えた
電圧値Ｖｚ＋ＶＦ５が印加される。したがって、ＭＯＳ
ＦＥＴＱ６のソース（Ｓ）にはＶｚ＋ＶＦ５からＭＯＳ
ＦＥＴＱ６のカットオフ電圧Ｖｇｓを引いた電圧Ｖｚ＋
ＶＦ５−Ｖｇｓが出力され、ＭＯＳＦＥＴＱ４のゲート
電圧Ｖｇ４はＶｚ＋ＶＦ５−Ｖｇｓに制限される。
【００５５】よって、ツェナーダイオードＤ４のツェナ
ー電圧の値をＭＯＳＦＥＴＱ４のゲート絶縁耐圧以下に
選定することで、第１の実施の形態と同様にＭＯＳＦＥ
ＴＱ４の損傷を防止することができる。
ー電圧の値をＭＯＳＦＥＴＱ４のゲート絶縁耐圧以下に
選定することで、第１の実施の形態と同様にＭＯＳＦＥ
ＴＱ４の損傷を防止することができる。
【００５６】なお、本実施形態のスイッチング電源に、
第３の実施の形態と同様にＭＯＳＦＥＴＱ４と並列にフ
ライホイール用のダイオードＤ３を設けてもよい。その
場合、第３の実施の形態と同様の効果を得ることができ
る。
第３の実施の形態と同様にＭＯＳＦＥＴＱ４と並列にフ
ライホイール用のダイオードＤ３を設けてもよい。その
場合、第３の実施の形態と同様の効果を得ることができ
る。
【００５７】（第６の実施の形態）図８は本発明のスイ
ッチング電源の第６の実施の形態の構成を示す回路図で
ある。
ッチング電源の第６の実施の形態の構成を示す回路図で
ある。
【００５８】図８に示すように、本実施形態のスイッチ
ング電源は、第２の実施の形態のスイッチング電源と第
５の実施の形態のスイッチング電源を組み合わせた構成
である。したがって、構成及び動作は第２の実施の形態
及び第５の実施の形態と同様であるため、その説明は省
略する。
ング電源は、第２の実施の形態のスイッチング電源と第
５の実施の形態のスイッチング電源を組み合わせた構成
である。したがって、構成及び動作は第２の実施の形態
及び第５の実施の形態と同様であるため、その説明は省
略する。
【００５９】本実施形態のスイッチング電源は、第２の
実施の形態及び第５の実施の形態と同様の効果を得るこ
とができる。
実施の形態及び第５の実施の形態と同様の効果を得るこ
とができる。
【００６０】さらに、第３の実施の形態と同様にＭＯＳ
ＦＥＴＱ４と並列にフライホイール用のダイオードＤ３
を設ければ、第３の実施の形態と同様の効果も得ること
ができる。
ＦＥＴＱ４と並列にフライホイール用のダイオードＤ３
を設ければ、第３の実施の形態と同様の効果も得ること
ができる。
【００６１】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００６２】第２の電界効果トランジスタのゲート電圧
を接地電位に引き込むためのスイッチングトランジスタ
と、第２の電界効果トランジスタのゲート電圧が絶縁耐
圧を越える電圧のとき、第２の電界効果トランジスタの
ゲート電圧を接地電位に引き込むために、スイッチング
トランジスタをオンさせるための入力電流を供給するツ
ェナーダイオードとを有する構成、または第２の電界効
果トランジスタのゲート電圧を絶縁耐圧以下の所定の電
圧に制限するための第３の電界効果トランジスタと、第
２の電界効果トランジスタのゲート電圧が絶縁耐圧を越
える電圧のとき、第２の電界効果トランジスタのゲート
電圧を所定の電圧に設定するために、第３の電界効果ト
ランジスタのゲート電圧を制限するためのツェナーダイ
オードとを有する構成とすることで、第２の電界効果ト
ランジスタのゲート電圧が絶縁耐圧以下に制限される。
したがって、第２の電界効果トランジスタの損傷を防止
することができる。
を接地電位に引き込むためのスイッチングトランジスタ
と、第２の電界効果トランジスタのゲート電圧が絶縁耐
圧を越える電圧のとき、第２の電界効果トランジスタの
ゲート電圧を接地電位に引き込むために、スイッチング
トランジスタをオンさせるための入力電流を供給するツ
ェナーダイオードとを有する構成、または第２の電界効
果トランジスタのゲート電圧を絶縁耐圧以下の所定の電
圧に制限するための第３の電界効果トランジスタと、第
２の電界効果トランジスタのゲート電圧が絶縁耐圧を越
える電圧のとき、第２の電界効果トランジスタのゲート
電圧を所定の電圧に設定するために、第３の電界効果ト
ランジスタのゲート電圧を制限するためのツェナーダイ
オードとを有する構成とすることで、第２の電界効果ト
ランジスタのゲート電圧が絶縁耐圧以下に制限される。
したがって、第２の電界効果トランジスタの損傷を防止
することができる。
【図１】本発明のスイッチング電源の第１の実施の形態
の構成を示す回路図である。
の構成を示す回路図である。
【図２】図１に示したスイッチング電源の動作の様子を
示すタイミングチャートである。
示すタイミングチャートである。
【図３】本発明のスイッチング電源の第２の実施の形態
の構成を示す回路図である。
の構成を示す回路図である。
【図４】本発明のスイッチング電源の第３の実施の形態
の構成を示す回路図である。
の構成を示す回路図である。
【図５】本発明のスイッチング電源の第４の実施の形態
の構成を示す回路図である。
の構成を示す回路図である。
【図６】本発明のスイッチング電源の第５の実施の形態
の構成を示す回路図である。
の構成を示す回路図である。
【図７】図６に示したスイッチング電源の動作の様子を
示すタイミングチャートである。
示すタイミングチャートである。
【図８】本発明のスイッチング電源の第６の実施の形態
の構成を示す回路図である。
の構成を示す回路図である。
【図９】アクティブクランプ方式と同期整流回路とを組
み合わせた従来のスイッチング電源の構成を示す回路図
である。
み合わせた従来のスイッチング電源の構成を示す回路図
である。
Ｃ１ クランプコンデンサ
Ｃ２ 平滑用コンデンサ
Ｄ１、Ｄ４ ツェナーダイオード
Ｄ２、Ｄ３、Ｄ５ ダイオード
Ｅ１ 直流電源
Ｌ１ チョークコイル
Ｑ１〜Ｑ４、Ｑ６ ＭＯＳＦＥＴ
Ｑ５ スイッチングトランジスタ
Ｒ１、Ｒ２、Ｒ４、Ｒ５ 抵抗器
Ｔ１、Ｔ２ メイントランス
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平11−69803（ＪＰ，Ａ)
特開 平11−332225（ＪＰ，Ａ)
特開 平６−343262（ＪＰ，Ａ)
特開 平７−106565（ＪＰ，Ａ)
特開 昭56−40272（ＪＰ，Ａ)
特開 昭54−8474（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/28
H02M 7/21
Claims (6)
- 【請求項１】 トランスと、 前記トランスの一次巻線に供給される直流電力を所定の
周期でスイッチングする第１のスイッチング素子と、 前記第１のスイッチング素子がオフのときに、前記トラ
ンスの一次巻線に対する印加電圧を制限するためのクラ
ンプコンデンサ及び第２のスイッチング素子と、 前記トランスの二次巻線から出力される交流電力を整流
するために前記トランスの二次巻線と直列に接続される
第１の電界効果トランジスタと、 前記トランスの二次巻線から出力される交流電力を整流
するために前記トランスの二次巻線と並列に接続される
第２の電界効果トランジスタと、 前記第１の電界効果トランジスタ及び第２の電界効果ト
ランジスタによる整流出力を平滑化するための平滑用素
子と、 を有するスイッチング電源であって、 前記第２の電界効果トランジスタのゲート電圧を接地電
位に引き込むためのスイッチングトランジスタと、 前記第２の電界効果トランジスタのゲート電圧が絶縁耐
圧を越える電圧のとき、前記第２の電界効果トランジス
タのゲート電圧を接地電位に引き込むために、前記スイ
ッチングトランジスタをオンさせるための入力電流を供
給するツェナーダイオードと、 を有するスイッチング電源。 - 【請求項２】 前記トランスは、第１の二次巻線、第２
の二次巻線、及び第３の二次巻線を備え、 前記第２の電界効果トランジスタが前記第１の二次巻線
と並列に接続され、 前記第１の電界効果トランジスタのゲートが前記第２の
二次巻線に接続され、 前記第２の電界効果トランジスタのゲートが前記第３の
二次巻線と接続された請求項１記載のスイッチング電
源。 - 【請求項３】 前記スイッチングトランジスタの入力端
子に負電圧が印加されることを防止するために、前記ツ
ェナーダイオードと直列に接続されるダイオードを有す
る請求項２記載のスイッチング電源。 - 【請求項４】 トランスと、 前記トランスの一次巻線に供給される直流電力を所定の
周期でスイッチングする第１のスイッチング素子と、 前記第１のスイッチング素子がオフのときに、前記トラ
ンスの一次巻線に対する印加電圧を制限するためのクラ
ンプコンデンサ及び第２のスイッチング素子と、 前記トランスの二次巻線から出力される交流電力を整流
するために前記トランスの二次巻線と直列に接続される
第１の電界効果トランジスタと、 前記トランスの二次巻線から出力される交流電力を整流
するために前記トランスの二次巻線と並列に接続される
第２の電界効果トランジスタと、 前記第１の電界効果トランジスタ及び第２の電界効果ト
ランジスタによる整流出力を平滑化するための平滑用素
子と、 を有するスイッチング電源であって、 前記第２の電界効果トランジスタのゲート電圧を絶縁耐
圧以下の所定の電圧に制限するための第３の電界効果ト
ランジスタと、 前記第２の電界効果トランジスタのゲート電圧が絶縁耐
圧を越える電圧のとき、前記第２の電界効果トランジス
タのゲート電圧を前記所定の電圧に設定するために、前
記第３の電界効果トランジスタのゲート電圧を制限する
ためのツェナーダイオードと、前記第３の電界効果トランジスタのゲートに負電圧が印
加されることを防止するために、前記ツェナーダイオー
ドと直列に接続されるダイオードと、 を有するスイッチング電源。 - 【請求項５】 前記トランスは、第１の二次巻線、第２
の二次巻線、及び第３の二次巻線を備え、 前記第２の電界効果トランジスタが前記第１の二次巻線
と並列に接続され、 前記第１の電界効果トランジスタのゲートが前記第２の
二次巻線に接続され、 前記第２の電界効果トランジスタのゲートが前記第３の
二次巻線と接続された請求項４記載のスイッチング電
源。 - 【請求項６】 前記第２の電界効果トランジスタと並列
に接続される、負荷電流を還流するためのフライホイー
ルダイオードを有する請求項１乃至５のいずれか１項記
載のスイッチング電源。
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| JP2000251468A JP3507779B2 (ja) | 2000-08-22 | 2000-08-22 | スイッチング電源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000251468A JP3507779B2 (ja) | 2000-08-22 | 2000-08-22 | スイッチング電源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002078328A JP2002078328A (ja) | 2002-03-15 |
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| JP (1) | JP3507779B2 (ja) |
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|---|---|---|---|---|
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- 2000-08-22 JP JP2000251468A patent/JP3507779B2/ja not_active Expired - Fee Related
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| JP2002078328A (ja) | 2002-03-15 |
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