JP3508043B2

JP3508043B2 - Semiconductor integrated circuit device

Info

Publication number: JP3508043B2
Application number: JP16891296A
Authority: JP
Inventors: 保小林
Original assignee: 日本電気エンジニアリング株式会社
Priority date: 1996-06-28
Filing date: 1996-06-28
Publication date: 2004-03-22
Anticipated expiration: 2016-06-28
Also published as: JPH1019982A

Description

【発明の詳細な説明】【０００１】【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特にテスト回路を内蔵する半導体集積回路装置
に関する。【０００２】【従来の技術】例えばゲートアレーのようなゲート数の
多い半導体集積回路の場合、出荷試験としてＬＳＩテス
タを使用し、多くのテストパターンを準備して動作試験
を行っている。しかし、この動作テストは、例えばテス
トパターンが数万点にもなるため、時間がかかることは
避けられない。そのため例えば入力バッファ回路のみま
ず試験し、不良の半導体集積回路装置をスクリーニング
して、その後テストパターンを使用した動作試験を行う
方法が考えられ、動作試験を能率化することができる。【０００３】多くの出力回路を試験する方法として、図
２示す特開平２−１６２７５７号公報に提案されている
ような方法がある。図２（ａ）において、複数の入力信
号（出力端子６−１〜ｎ）２−１〜ｎのそれぞれに対応
して観測用ＦＥＴ（電界効果トランジスタ）７−１〜ｎ
を設け、これらのＦＥＴ７−１〜ｎをソースフォロワと
して動作させ、そのドレインは電源電圧（ＶDD）に接続
し、ソースは共通にテスト用パッド（出力端子）６に接
続する。【０００４】あるいは図２（ｂ）に示すように、ＦＥＴ
７−１〜ｎをドレイン出力とし、ソースを接地電位（Ｇ
ＮＤ）に接続し、ドレインを共通にテスト用パッド（出
力端子）６に接続する。【０００５】図２（ａ），（ｂ）において、一つのＦＥ
Ｔに対応したデータ（入力信号(端子)）を他のデータよ
り高い電位にし、残りのデータ（入力信号(端子)）をそ
れより低い電位になるようにする。これにより、もっと
も高い電位にしたＦＥＴがオン状態になり、出力端子６
からそれに従った電位を出力する。この場合出力する電
位は、ＦＥＴのしきい値電圧だけレベルシフトしてい
る。【０００６】また、図２（ｃ）に示すように、入力信号
（端子）２−１〜ｎが２値のレベルからなる場合、ＦＥ
Ｔ７−１〜ｎのいずれか一つがオン状態になるように、
入力信号（端子）２−１〜ｎを設定することにより、出
力端子６からハイレベルが出力することにより、確認
（試験）することができる。【０００７】同様な構成例として、図３に示すように入
力端子２−１〜ｎの数だけのＮＡＮＤゲート８−１〜ｎ
の一方の入力を、各入力端子２−１〜ｎに接続するバッ
ファ３−１〜ｎの出力に接続し、もう一方の入力は他の
ＮＡＮＤゲートの出力に順次接続する。ＮＡＮＤゲート
８−１の入力にはＶDDを接続し、ＮＡＮＤゲート８−ｎ
の出力は出力端子６へ接続する。【０００８】図８（ｂ）において、入力信号（端子）２
−１〜ｎにすべて”Ｈ（ハイレベル）”を入力すると、
ｎが奇数の場合出力端子６は”Ｌ（ローレベル）”とな
る。同様にｎが偶数の場合出力端子６は”Ｈ”となる。【０００９】例えば、入力端子２−１を”Ｌ”にする
と、出力端子６は”Ｈ”となり、ついで入力端子２−
２”Ｌ”にすると、出力端子６は”Ｌ”となる。同様に
して、入力端子２−１〜ｎを順次”Ｌ”にすることによ
り、出力端子６の出力がＨ→Ｌ→Ｈと変化する。【００１０】【発明が解決しようとする課題】テスト用パッド（出力
端子）により、複数の出力（入力）信号の正常動作を確
認する場合、出力（入力）信号に接続されているＦＥＴ
を順次オン状態にしながら、一つづつ確認する必要があ
り、テストパターンを準備して出力信号を一つづつ設定
していくため、出力信号の数だけテスト（試験）時間が
必要である。図２においては入力端子がｎ個あれば、ｎ
パターンが必要となり、図３においてはｎ＋１パターン
が必要となる。【００１１】図２あるいは３に示す従来例の場合、出力
（入力）信号（端子）のいずれが異常（不良）であるか
を特定できる長所があるが、出荷試験の場合、いずれの
信号（端子）が異常（不良）であるかを特定する必要は
なく、一箇所でも異常があれば半導体集積回路装置全体
が不良となり、出荷できない。従って、従来例の場合
は、テストパターンの作成の他、テスト（試験）にも時
間がかかる問題が残る。【００１２】本発明の目的は、最短時間でスクリーニン
グができる半導体集積回路装置を提供することである。【００１３】【課題を解決するための手段】以上の課題を鑑み、本
発明の半導体集積回路装置は、複数の入力端子と、これ
等入力端子に対応して設けられ対応入力端子に入力が接
続された複数の入力バッファ回路と、前記複数の入力バ
ッファ回路の各々に対応して設けられ、該入力バッファ
回路の出力をゲート入力とし、ソースとドレインを直列
連結した複数のＰチャネル型トランジスタ群と、前記複
数の入力バッファ回路の各個に対応して設けられ、該入
力バッファの出力をゲート入力とし、ソースとドレイン
を直列連結した複数のＮチャネル型トランジスタ群とを
備え、前記Ｐチャネル型トランジスタ群の端部ドレイ
ンを高電位に接続せしめ、かつ前記Ｎチャネル型トラン
ジスタ群の端部ソースを低電位に接続せしめ、さらに該
Ｐチャネル型トランジスタ群の端部ソース及び該Ｎチャ
ネル型トランジスタ群の端部ドレインの連結点から出力
端子を導出せしめることを特徴とする。【００１４】【００１５】【００１６】【００１７】【発明の実施の形態】本発明の作用につき述べる。複数
の入力端子を入力とする複数の入力バッファ回路の各出
力を入力とする論理回路を設け、これ等入力端子に対し
て全て同一の論理レベルの信号を供給したときに、当該
論理回路の出力にその否定論理レベルを出力するように
構成し、この否定論理出力を導出する出力端子を設け
て、この出力端子の論理レベルを外部から観測すること
で、入力バッファ回路部分の障害の有無の検出が容易に
可能となる。【００１８】以下に、本発明の実施例について図面を参
照して説明する。【００１９】図１は本発明による半導体集積回路装置の
実施例の構成を示す回路図であり、図２，３と同等部分
は同一符号にて示している。なお、重複する説明は省略
する。【００２０】図１において、半導体集積回路（ＩＣ）装
置１には、多数の入力端子２−１〜ｎ及び出力端子６−
１〜ｍが設けられている。入力端子２−１〜ｎはそれぞ
れバッファ３−１〜ｎを介して、内部（本体）回路に接
続している。Ｐ−ＭＯＳＦＥＴ４−１〜ｎをそれぞれソ
ースとドレインを直列に接続し、Ｐ−ＭＯＳＦＥＴ４−
１のドレインを回路の動作電源電圧（ＶDD）に接続し、
Ｐ−ＭＯＳＦＥＴ４−ｎのソースを出力端子６に接続す
る。Ｐ−ＭＯＳＦＥＴ４−１〜ｎのゲートは、それぞれ
一本づつ対応するバッファ３−１〜ｎの出力に接続す
る。【００２１】Ｎ−ＭＯＳＦＥＴ５−１〜ｎをそれぞれソ
ースとドレインを直列に接続し、Ｎ−ＭＯＳＦＥＴ５−
１のソースをＧＮＤ（アース電位）に接続し、Ｎ−ＭＯ
ＳＦＥＴ５−ｎのドレインを出力端子６に接続する。Ｎ
−ＭＯＳＦＥＴ５−１〜ｎのゲートは、それぞれ一本づ
つ対応するバッファ３−１〜ｎの出力に接続する。【００２２】図１（ｂ）において、入力端子２−１〜ｎ
にすべて”Ｈ”（高レベル）を入力すると、バッファ３
−１〜ｎが正常動作している場合、Ｐ−ＭＯＳＦＥＴ４
−１〜ｎ及びＮ−ＭＯＳＦＥＴ５−１〜ｎのゲートに”
Ｈ”が印加される。この時Ｐ−ＭＯＳＦＥＴ４−１〜ｎ
はオフとなり、Ｎ−ＭＯＳＦＥＴ５−１〜ｎはオンとな
って、出力端子６は”Ｌ”（低レベル）となる。これは
入力論理レベルの否定論理レベルが得られることにな
る。【００２３】次に、入力端子２−１〜ｎにすべて”Ｌ”
を入力すると、バッファ３−１〜ｎが正常動作している
場合、Ｐ−ＭＯＳＦＥＴ４−１〜ｎ及びＮ−ＭＯＳＦＥ
Ｔ５−１〜ｎのゲートに”Ｌ”が印加される。この時Ｐ
−ＭＯＳＦＥＴ４−１〜ｎはオンとなり、Ｎ−ＭＯＳＦ
ＥＴ５−１〜ｎはオフとなるため、出力端子６は”Ｈ”
となる。これも、同様に入力論理レベルの否定論理レベ
ルが得られることになる。【００２４】図１（ｃ）に示すように、バッファ３−１
〜ｎの内のいずれかが異常であると、例えば入力端子２
−１〜ｎにすべて”Ｈ”を入力すると、図示のように出
力端子６にハイインピーダンス（Ｈi−Ｚ）が表れる。
これは、例えば異常のあるバッファの出力が”Ｈ”にな
らないため、それに接続されているＮ−ＭＯＳＦＥＴが
オンにならないためである。【００２５】例えば、バッファ３−１〜ｎの出力のいず
れかが”Ｌ”にならない異常を持っている場合は、入力
端子６にすべて”Ｌ”を加えた場合に、出力信号６にハ
イインピーダンスが表れることにより検知される。【００２６】なお、図１に示す本発明の実施例は入力端
子に接続されているバッファの出力を観測点としている
が、例えば観測点を内部回路の出力及び出力端子として
も同様の効果が得られる。【００２７】【発明の効果】以上説明したように本発明は、半導体集
積回路装置のＬＳＩテスタによる出荷検査において、例
えば入力バッファの試験により予めスクリーニングする
際に、テストパターンがわずか２パターンあれば判定で
きるため、テストパターンの設計が容易で、さらにテス
ト（試験）時間が短くできる効果がある。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device having a built-in test circuit. 2. Description of the Related Art For example, in the case of a semiconductor integrated circuit having a large number of gates such as a gate array, an LSI tester is used as a shipping test, and an operation test is performed by preparing many test patterns. However, since this operation test involves, for example, tens of thousands of test patterns, it is inevitable that it takes time. Therefore, for example, a method in which only the input buffer circuit is tested first, a defective semiconductor integrated circuit device is screened, and then an operation test using a test pattern is considered, can streamline the operation test. As a method for testing many output circuits, there is a method proposed in Japanese Patent Application Laid-Open No. 2-162775 shown in FIG. In FIG. 2A, observation FETs (field effect transistors) 7-1 to n correspond to a plurality of input signals (output terminals 6-1 to n) 2-1 to n, respectively.
These FETs 7-1 to n are operated as source followers, the drains thereof are connected to a power supply voltage (VDD), and the sources are commonly connected to a test pad (output terminal) 6. [0004] Alternatively, as shown in FIG.
7-1 to n are drain outputs, and the source is ground potential (G
ND), and the drain is commonly connected to a test pad (output terminal) 6. In FIGS. 2A and 2B, one FE
The data (input signal (terminal)) corresponding to T is set to a higher potential than other data, and the remaining data (input signal (terminal)) is set to a lower potential. As a result, the FET at the highest potential is turned on, and the output terminal 6
Output a potential corresponding to the output. In this case, the output potential is level-shifted by the threshold voltage of the FET. As shown in FIG. 2C, when the input signals (terminals) 2-1 to n have binary levels, FE
So that any one of T7-1 to n is turned on,
By setting the input signals (terminals) 2-1 to n, a high level is output from the output terminal 6, whereby confirmation (test) can be performed. As a similar configuration example, as shown in FIG. 3, the number of NAND gates 8-1 to 8-n is equal to the number of input terminals 2-1 to n.
Is connected to the outputs of the buffers 3-1 to n connected to the input terminals 2-1 to n, and the other input is connected to the output of another NAND gate sequentially. VDD is connected to the input of the NAND gate 8-1, and the NAND gate 8-n is connected.
Is connected to the output terminal 6. In FIG. 8B, an input signal (terminal) 2
When "H (high level)" is input to all of -1 to n,
When n is an odd number, the output terminal 6 becomes "L (low level)". Similarly, when n is an even number, the output terminal 6 becomes "H". For example, when the input terminal 2-1 is set to "L", the output terminal 6 is set to "H" and then the input terminal 2-
When it is set to 2 “L”, the output terminal 6 becomes “L”. Similarly, by sequentially setting the input terminals 2-1 to n to "L", the output of the output terminal 6 changes from H to L to H. When the normal operation of a plurality of output (input) signals is confirmed by a test pad (output terminal), the FET connected to the output (input) signal
Need to be checked one by one while sequentially turning on. Since test patterns are prepared and output signals are set one by one, a test (test) time is required for the number of output signals. In FIG. 2, if there are n input terminals, n
A pattern is required, and in FIG. 3, an n + 1 pattern is required. In the case of the conventional example shown in FIG. 2 or FIG. 3, there is an advantage that it is possible to specify which of the output (input) signals (terminals) is abnormal (defective). ) Does not need to be identified as abnormal (defective). If there is an abnormality in any one place, the entire semiconductor integrated circuit device becomes defective and cannot be shipped. Therefore, in the case of the conventional example, there is a problem that it takes time not only to create a test pattern but also to perform a test (test). An object of the present invention is to provide a semiconductor integrated circuit device capable of performing screening in the shortest time. In view of the above problems, a semiconductor integrated circuit device of the present invention has a plurality of input terminals, and inputs provided to the input terminals and connected to corresponding input terminals. A plurality of input buffer circuits, and a plurality of P-channel transistor groups provided corresponding to each of the plurality of input buffer circuits, having an output of the input buffer circuit as a gate input, and having a source and a drain connected in series. A plurality of N-channel transistor groups provided corresponding to each of the plurality of input buffer circuits, having an output of the input buffer as a gate input, and having a source and a drain connected in series; and the P-channel transistor group. Of the N-channel type transistor group is connected to a low potential, and the end of the P-channel transistor is connected to a low potential. Wherein the allowed to derive the output terminal from the connection point of the ends drain end source and the N-channel transistors of the Le-type transistor group. [0015] The operation of the present invention will be described. A logic circuit is provided which receives each output of a plurality of input buffer circuits having a plurality of input terminals as inputs, and when signals of the same logic level are supplied to these input terminals, the output of the logic circuit becomes To output the negative logic level, and an output terminal for deriving the negative logic output is provided. By observing the logic level of this output terminal from the outside, the presence or absence of a failure in the input buffer circuit portion is detected. Can be easily performed. An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing the configuration of an embodiment of a semiconductor integrated circuit device according to the present invention, and the same parts as those in FIGS. In addition, overlapping description is omitted. In FIG. 1, a semiconductor integrated circuit (IC) device 1 has a large number of input terminals 2-1 to n and output terminals 6-n.
1 to m are provided. The input terminals 2-1 to n are connected to internal (body) circuits via buffers 3-1 to n, respectively. Sources and drains of P-MOSFETs 4-1 to n are connected in series, respectively.
1 is connected to the operating power supply voltage (VDD) of the circuit,
The source of the P-MOSFET 4-n is connected to the output terminal 6. The gates of the P-MOSFETs 4-1 to n are connected one by one to the outputs of the corresponding buffers 3-1 to n. Each of the N-MOSFETs 5-1 to n is connected in series with a source and a drain.
1 is connected to GND (earth potential) and N-MO
The drain of the SFET 5-n is connected to the output terminal 6. N
-The gates of the MOSFETs 5-1 to n are connected one by one to the outputs of the corresponding buffers 3-1 to n. In FIG. 1B, input terminals 2-1 to n
Input "H" (high level) to the buffer 3
When -1 to n operate normally, the P-MOSFET 4
-1 to n and the gates of the N-MOSFETs 5-1 to n
H "is applied. At this time, the P-MOSFETs 4-1 to n
Is turned off, the N-MOSFETs 5-1 to n are turned on, and the output terminal 6 becomes "L" (low level). This results in a negative logic level of the input logic level. Next, "L" is applied to all of the input terminals 2-1 to n.
When the buffers 3-1 to n are operating normally, the P-MOSFETs 4-1 to n and the N-MOSFE
“L” is applied to the gates of T5-1 to T5-1. At this time P
-MOSFETs 4-1 to n are turned on, and N-MOSF
Since ET5-1 to ETn are turned off, the output terminal 6 is set to "H".
It becomes. In this case also, a negative logic level of the input logic level is obtained. As shown in FIG. 1C, the buffer 3-1
To n, for example, the input terminal 2
When "H" is input to all of -1 to n, a high impedance (Hi-Z) appears at the output terminal 6 as shown in the figure.
This is because, for example, the output of the abnormal buffer does not become “H”, and the N-MOSFET connected thereto does not turn on. For example, when any of the outputs of the buffers 3-1 to n has an abnormality that does not become "L", when all "L" is added to the input terminal 6, the output signal 6 becomes high impedance. Is detected. Although the embodiment of the present invention shown in FIG. 1 uses the output of the buffer connected to the input terminal as the observation point, the same effect can be obtained by using the observation point as the output and output terminal of the internal circuit. Can be As described above, according to the present invention, in a shipping inspection of an LSI integrated circuit device using an LSI tester, for example, when screening in advance by testing an input buffer, it is determined that there are only two test patterns. Therefore, the test pattern can be easily designed and the test (test) time can be shortened.

【図面の簡単な説明】【図１】本発明の実施例の回路図である。【図２】従来の半導体集積回路装置の内部テスト回路の
一例の回路図である。【図３】従来の半導体集積回路装置の内部テスト回路の
他の一例の回路図である。【符号の説明】１半導体集積回路（ＩＣ）装置２−１〜ｎ入力端子３−１〜ｎバッファ４−１〜ｎＰ−ＭＯＳＦＥＴ５−１〜ｎＮ−ＭＯＳＦＥＴ６，６−１〜ｍ出力端子BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram of an embodiment of the present invention. FIG. 2 is a circuit diagram of an example of an internal test circuit of a conventional semiconductor integrated circuit device. FIG. 3 is a circuit diagram of another example of the internal test circuit of the conventional semiconductor integrated circuit device. [Description of Signs] 1 Semiconductor integrated circuit (IC) device 2-1 to n Input terminal 3-1 to n Buffer 4-1 to n P-MOSFET 5-1 to n N-MOSFET 6, 6-1 to m Output Terminal

Claims

(57) [Claim 1] A plurality of input terminals, a plurality of input buffer circuits provided corresponding to these input terminals, the inputs of which are connected to corresponding input terminals, and the plurality of inputs A buffer is provided corresponding to each of the buffer circuits, and the output of the input buffer circuit is
Multiple inputs that connect the source and drain in series.
P-channel type transistor groups and a plurality of input buffer circuits are provided corresponding to each of the plurality of input buffer circuits.
The output of the input buffer is used as a gate input,
Multiple N-channel transistors with drains connected in series
And a drain group at the end of the P-channel transistor group.
And the N-channel transistor group
Of the P channel is connected to a low potential,
Source of the transistor group and the N-channel transistor.
The output terminal is derived from the connection point of the drain at the end of the transistor group.
A semiconductor integrated circuit device characterized by being put out.