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JP3512657B2 - 半導体装置 - Google Patents
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JP3512657B2 - 半導体装置 - Google Patents

半導体装置

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JP3512657B2
JP3512657B2 JP36415598A JP36415598A JP3512657B2 JP 3512657 B2 JP3512657 B2 JP 3512657B2 JP 36415598 A JP36415598 A JP 36415598A JP 36415598 A JP36415598 A JP 36415598A JP 3512657 B2 JP3512657 B2 JP 3512657B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、高密度実装に適した半導体チップを積層した
樹脂封止型半導体装置に関するものである。
【０００２】
【従来の技術】携帯機器等にメモリ等の付加価値や容量
の増大のために１つのパッケージ内に複数の半導体チッ
プを搭載したパッケージがある。例えば、複数個の半導
体チップを横に配列し搭載したマルチチップモジュール
があるが、半導体チップを横に並べて配列するために、
搭載する半導体チップの総面積よりも小さいパッケージ
の作製は不可能である。
【０００３】一方、複数個の半導体チップを積層させ搭
載することにより、実装密度を高めている構造のパッケ
ージ（以下、「スタックドパッケージ」という。）があ
る。
【０００４】このスタックドパッケージのうち、電気絶
縁基板上に半導体チップを搭載し、その裏面にマトリッ
クス状に外部接続用の端子を備え、ほぼチップサイズの
構造のもの（以下、「ＣＳＰ」という。）がある。
【０００５】図５にＣＳＰ構造の半導体装置の断面図を
示す。図５に示す半導体装置は、積層された各々の半導
体チップの面積が異なる場合、パッケージの外形サイズ
は、最大面積を有する半導体チップに依存する。従来の
半導体装置では積層された半導体チップの厚さについて
は何ら考慮されていないか、又はそれぞれが等しいた
め、ＣＳＰ構造で半導体装置内にただ１つの半導体チッ
プを有する図６に示す構造と比較すると、スタックドパ
ッケージでは回路形成面の面積の小さいチップがあるた
めに、半導体装置内でモールド樹脂に比べて半導体チッ
プが占める体積が小さくなる。
【０００６】
【発明が解決しようとする課題】上述の半導体装置は、
小型で、実装用外部端子がエリアアレイ構造をもつ。こ
のような構造をもつ半導体装置はプリント基板上に、リ
フロー実装され使用される。実装用外部端子がはんだボ
ールを有するＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａ
ｙ）構造のものや、台形状でハンダペーストだけで接続
を行うＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）構造
のもの等がある。
【０００７】リフロー実装後にヒートサイクル等により
半導体装置とプリント基板に温度変化が発生すると、半
導体装置の反り、半導体装置とプリント基板との線膨張
係数の違い等により、半導体装置とプリント基板との接
続部に応力が発生する。
【０００８】上述の半導体装置は、半導体チップの片側
をモールド樹脂で封止した構造をもつため、半導体チッ
プとモールド樹脂との間のバイメタル現象により、温度
変化した場合、図７に示すように半導体装置に反りが発
生する。この反りにより、半導体装置とプリント基板と
の間の接続部分に応力が発生し、接続部にクラックが発
生し、更には破断に至る場合がある。
【０００９】
【課題を解決するための手段】請求項１に記載の本発明
の半導体装置は、半導体チップ搭載面側に配線層が形成
され、上記半導体チップ搭載面と反対面側に実装用外部
端子が形成された絶縁性基板上に、上記配線層と電気的
に接続された複数の半導体チップが積層され、さらに、
上記複数の半導体チップが封止樹脂によって封止されて
なる半導体装置において、上記半導体チップは、面積の
大きい半導体チップの方が面積の小さい半導体チップに
比べて厚さが厚いことを特徴とするものである。
【００１０】また、請求項２に記載の本発明の半導体装
置は、上記絶縁性基板に形成された配線層が上記半導体
チップ搭載面と反対側にも形成されていることを特徴と
する、請求項１に記載の半導体装置である。また、請求
項３に記載の本発明の半導体装置は、上記面積の大きい
半導体チップが、上記絶縁性基板と上記面積の小さい半
導体チップとの間に位置していることを特徴とする、請
求項１に記載の半導体装置である。また、請求項４に記
載の本発明の半導体装置は、上記面積の小さい半導体チ
ップが、上記絶縁性基板と上記面積の大きい半導体チッ
プとの間に位置していることを特徴とする、請求項１に
記載の半導体装置である。また、請求項５に記載の本発
明の半導体装置は、上記半導体チップが３段に積層され
てなることを特徴とする、請求項３または４に記載の半
導体装置である。また、請求項６に記載の本発明の半導
体装置は、上記半導体装置内において、上記複数の半導
体チップの占める体積は上記封止樹脂に比べて大きいこ
とを特徴とする請求項１ないし５の何れか１項に記載の
半導体装置である。また、請求項７に記載の本発明の半
導体装置は、上記面積の大きい半導体チップの厚さは、
上記面積の小さい半導体チップの厚さの１倍よりも大き
く、かつ、４倍以下であることを特徴とする請求項１な
いし６の何れか１項に記載の半導体装置である。
【００１１】
【発明の実施の形態】以下、一実施の形態に基づいて、
本発明を詳細に説明する。
【００１２】図１の本発明の第１の実施の形態の半導体
装置の断面図を示す。絶縁性基板４の半導体チップ搭載
面に配線層３が形成され、その反対面側にはエリアアレ
イ状に配列された外部接続端子６をもつ絶縁性基板４上
に、半導体チップ１ａ、１ｂを搭載し、ワイヤーボンド
により配線基板と半導体チップ１ａ、１ｂとの間の電気
的接続を確保し、その後、トランスファーモールド法に
より、半導体チップ１ａ、１ｂ及びワイヤー２を封止樹
脂５により封止し、貫通穴部分に外部接続端子６とし
て、ハンダボールが接続されている。半導体チップ１ａ
は半導体チップ１ｂに比べて回路形成面の面積が大き
く、且つ、厚い。
【００１３】本発明は、絶縁性基板４上に搭載された複
数の半導体チップ１ａ、１ｂのうち、面積の大きい半導
体チップ１ａの厚さが、面積の小さい半導体チップ１ｂ
の厚さよりも厚いことを特徴とするものである。半導体
チップの厚さは、ダイシング前のウエハ状態での機械研
磨法、ケミカルエッチング法等によって変更する。
【００１４】本実施の形態において、封止樹脂の厚さを
８００μｍ、半導体チップ１ａの厚さを３００μｍ、半
導体チップ１ｂの厚さを１００μｍとした場合と半導体
チップ１ａ、１ｂの厚さをともに２００μｍとした場
合、それぞれについてリフロー実装後の温度サイクル試
験で半導体装置とプリント基板との間の接合部に生じる
応力のシュミレーションを図７を用いて実施した。シュ
ミレーションは一次元で、パッケージ長は１１．００ｍ
ｍ、半導体チップ１ａを９．００ｍｍ、半導体チップ１
ｂを４．８２ｍｍ、ハンダボールを０．８ｍｍピッチで
１２個配置し、１３５℃の温度差を与えた。このとき、
半導体装置とプリント基板との間の応力集中部に発生す
る応力は図９に示すように半導体チップ１ａ、１ｂの厚
さの比を３：１にした場合、リフロー実装後の温度サイ
クル試験時に半導体装置とプリント基板との間に発生す
る応力が、半導体チップ１ａ、１ｂの厚さの比を１：１
にした場合に比べて約９２％に減少することがシュミレ
ーションによって確認され、半導体装置をプリント基板
にリフロー実装した後の信頼性に効果があることが確認
された。
【００１５】図２に半導体チップ１ａ、１ｂ、１ｃを３
段に積層した第２の実施の形態について説明する。
【００１６】半導体チップを３段以上に積層した場合で
も、回路形成面の面積の大きい半導体チップの厚さを厚
くすることで図１に示した場合と同様の効果が得られ
る。
【００１７】図３に半導体チップを３段に積層し、最下
層の半導体チップ１ｄと絶縁性基板４の配線層との接続
をフリップチップ方式で接続した実施の形態の断面図で
ある。
【００１８】本実施の形態において、半導体チップ１ａ
が半導体チップ１ｂ、１ｄより回路形成面の面積が大き
いので、厚くしている。このように、面積の大きい半導
体チップが最下層にない場合でも、面積が最大の半導体
チップを厚くすることで同じ効果が得られる。
【００１９】図４に本発明の他の実施の形態としての、
配線基板として絶縁性基板の両面に配線層がある両面配
線板を用い、半導体チップ１ａをフリップチップ接続し
たＬＧＡ構造の半導体装置の断面図である。両面配線板
は表裏の配線がスルーホールで接続されている。図８は
絶縁性基板の配線層が多層の場合の半導体装置の断面図
を示している。いずれも回路形成面の大きいチップを厚
くしている。このようにすることにより、半導体装置内
において、モールド樹脂に比べて半導体チップの占める
体積を大きくすることにより、応力を小さくしている。
【００２０】本発明において、絶縁性基板の材質、半導
体チップと絶縁性基板との間の電気的接続方法、半導体
チップとプリント基板とのダイボンド方式、外部接続端
子の形状等は特に限定されない。絶縁性基板は耐熱性に
優れた樹脂基板又はフィルムで材質は特に限定されな
い。例えば、ポリイミド、ガラスエポキシ、ＢＴ（ビス
マレイド・トリアジン）レジン、ポリエステル、ポリア
ミド、テプロン、セラミック、ガラスポリエステル等の
樹脂基板が上げられる。配線層数も基材に外部接続端子
を接続するための貫通穴を開けた１層配線板、スルーホ
ールにより両面配線を接続した両面配線板や図８に示す
ように配線層が多層になっている多層基板等が挙げられ
る。半導体チップを絶縁性基板上の配線層に接続する方
法も特に限定はない。１層目の半導体チップと絶縁性基
板との接続は、フェイスダウンのフリップフロップ方
式、フェイスアップのワイヤーボンド方式等が挙げられ
る。
【００２１】また、２層目より上の半導体チップについ
ては絶縁性基板へのワイヤーボンド、下層の半導体チッ
プ上の再配線へのフリップチップ方式、ワイヤーボンド
方式による接合などが挙げられる。外部接続端子の形状
は、ハンダボールを使用したＢＧＡタイプや多層絶縁性
基板を用いたＬＧＡタイプなどが挙げられる。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、チップサイズパッケージにおいて
も、実装後の信頼性を従来より改善した半導体装置を提
供することができる。
【００２３】また、請求項２に記載の本発明を用いるこ
とにより、より配線のレイアウトの自由度が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置の断面
図である。
【図２】本発明の第２の実施の形態の半導体装置の断面
図である。
【図３】本発明の第３の実施の形態の半導体装置の断面
図である。
【図４】本発明の第４の実施の形態の半導体装置の断面
図である。
【図５】第１の従来技術による半導体装置の断面図であ
る。
【図６】第２の従来技術による半導体装置の断面図であ
る。
【図７】半導体装置の反りの発生するメカニズムの説明
に供する図である。
【図８】多層配線基板を用いた本発明の実施の形態の半
導体装置の断面図である。
【図９】半導体チップの厚さの比と応力集中部に発生す
る応力の比との関係を示す図である。
【符号の説明】
１ａ、１ｂ、１ｃ、１ｄ 半導体チップ ２ Ａｕワイヤー ３ 配線層 ４ 絶縁性基板 ５ 封止樹脂 ６ 外部接続端子 ７ フリップチップ接続用端子 ８ プリント基板 ９ スルーホール １０ 実装用ランド
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−32307（ＪＰ，Ａ) 特開 平８−340081（ＪＰ，Ａ) 特開 平８−330508（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/065 H01L 25/07 H01L 25/18

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体チップ搭載面側に配線層が形成さ
    れ、上記半導体チップ搭載面と反対面側に実装用外部端
    子が形成された絶縁性基板上に、上記配線層と電気的に
    接続された複数の半導体チップが積層され、さらに、上
    記複数の半導体チップが封止樹脂によって封止されてな
    る半導体装置において、上記半導体チップは、面積の大
    きい半導体チップの方が面積の小さい半導体チップに比
    べて厚さが厚いことを特徴とする半導体装置。
  2. 【請求項２】上記絶縁性基板に形成された配線層が上記
    半導体チップ搭載面と反対側にも形成されていることを
    特徴とする、請求項１に記載の半導体装置。
  3. 【請求項３】上記面積の大きい半導体チップが、上記絶
    縁性基板と上記面積の小さい半導体チップとの間に位置
    していることを特徴とする、請求項１に記載の半導体装
    置。
  4. 【請求項４】上記面積の小さい半導体チップが、上記絶
    縁性基板と上記面積の大きい半導体チップとの間に位置
    していることを特徴とする、請求項１に記載の半導体装
    置。
  5. 【請求項５】上記半導体チップが３段に積層されてなる
    ことを特徴とする、請求項３または４に記載の半導体装
    置。
  6. 【請求項６】上記半導体装置内において、上記複数の半
    導体チップの占める体積は上記封止樹脂に比べて大きい
    ことを特徴とする請求項１ないし５の何れか１項に記載
    の半導体装置。
  7. 【請求項７】上記面積の大きい半導体チップの厚さは、
    上記面積の小さい半導体チップの厚さの１倍よりも大き
    く、かつ、４倍以下であることを特徴とする請求項１な
    いし６の何れか１項に記載の半導体装置。
JP36415598A 1998-12-22 1998-12-22 半導体装置 Expired - Lifetime JP3512657B2 (ja)

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JP36415598A JP3512657B2 (ja) 1998-12-22 1998-12-22 半導体装置
US09/460,245 US6181002B1 (en) 1998-12-22 1999-12-13 Semiconductor device having a plurality of semiconductor chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP36415598A JP3512657B2 (ja) 1998-12-22 1998-12-22 半導体装置

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