JP3515428B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP3515428B2 JP3515428B2 JP17824899A JP17824899A JP3515428B2 JP 3515428 B2 JP3515428 B2 JP 3515428B2 JP 17824899 A JP17824899 A JP 17824899A JP 17824899 A JP17824899 A JP 17824899A JP 3515428 B2 JP3515428 B2 JP 3515428B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- mask
- interlayer insulating
- resist film
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 45
- 238000000034 method Methods 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000011229 interlayer Substances 0.000 claims description 32
- 238000009792 diffusion process Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 23
- 239000007789 gas Substances 0.000 claims description 20
- 238000004140 cleaning Methods 0.000 claims description 19
- 238000004544 sputter deposition Methods 0.000 claims description 19
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 14
- 238000004380 ashing Methods 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 12
- 239000011261 inert gas Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims 6
- 238000009413 insulation Methods 0.000 claims 4
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 238000002513 implantation Methods 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 description 27
- 239000002184 metal Substances 0.000 description 27
- 239000010410 layer Substances 0.000 description 22
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 20
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 13
- 229910052721 tungsten Inorganic materials 0.000 description 13
- 239000010937 tungsten Substances 0.000 description 13
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 12
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 10
- 229910052786 argon Inorganic materials 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 10
- 229910021341 titanium silicide Inorganic materials 0.000 description 9
- 239000010936 titanium Substances 0.000 description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- CCEKAJIANROZEO-UHFFFAOYSA-N sulfluramid Chemical group CCNS(=O)(=O)C(F)(F)C(F)(F)C(F)(F)C(F)(F)C(F)(F)C(F)(F)C(F)(F)C(F)(F)F CCEKAJIANROZEO-UHFFFAOYSA-N 0.000 description 4
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011259 mixed solution Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910018182 Al—Cu Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010849 ion bombardment Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910018540 Si C Inorganic materials 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しく言えば、イオン注入工程時にマ
スクとして用いたレジスト膜の除去技術に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a technique for removing a resist film used as a mask during an ion implantation process.
【０００２】[0002]
【従来の技術】以下で、従来例に係わる半導体装置の製
造方法、特にイオン注入工程時にマスクとして用いたレ
ジスト膜の除去工程について説明する。2. Description of the Related Art A method of manufacturing a semiconductor device according to a conventional example, particularly a step of removing a resist film used as a mask during an ion implantation step will be described below.
【０００３】先ず、図５において、５１は半導体基板
で、５２は前記基板５１の基板表層に形成された拡散層
で、この拡散層５２上には低抵抗化を図るためにチタン
シリサイド（ＴｉＳｉ2）膜５３が形成されている。そ
して、基板５１上には例えば、ＬＰ−ＴＥＯＳ膜５４，
ＢＰＳＧ膜５５，プラズマＴＥＯＳ膜５６から構成され
た層間絶縁膜が形成され、この層間絶縁膜にはその上に
形成したレジスト膜５７をマスクにして前記チタンシリ
サイド膜５３上にコンタクトするコンタクト孔５８が形
成されている。尚、ＢＰＳＧ膜５５は、層間絶縁膜の平
坦性を向上させるために介在されている。First, in FIG. 5, 51 is a semiconductor substrate, 52 is a diffusion layer formed on the substrate surface of the substrate 51, and titanium silicide (TiSi 2) is formed on the diffusion layer 52 in order to reduce the resistance. ) A film 53 is formed. Then, on the substrate 51, for example, the LP-TEOS film 54,
An interlayer insulating film composed of a BPSG film 55 and a plasma TEOS film 56 is formed, and a contact hole 58 for contacting the titanium silicide film 53 is formed in the interlayer insulating film by using a resist film 57 formed thereon as a mask. Has been formed. The BPSG film 55 is interposed to improve the flatness of the interlayer insulating film.
【０００４】このようにコンタクト孔が形成された状態
で、前記拡散層５２におけるコンタクト部でのリークを
抑える目的で、この拡散層５２に到達するように同一の
導電型の不純物をイオン注入している。With the contact hole thus formed, impurities of the same conductivity type are ion-implanted so as to reach the diffusion layer 52 in order to suppress leakage at the contact portion of the diffusion layer 52. There is.
【０００５】そして、前記コンタクト孔５８の形成に用
いたレジスト膜５７を除去し、以下図示しないが前記コ
ンタクト孔５８を介して前記拡散層５２にコンタクトす
る金属配線を形成するものである。本工程では、例え
ば、前記コンタクト孔５８全体を被覆するようにチタン
（Ｔｉ）膜及びチタンナイトライド（ＴｉＮ）膜から成
るバリアメタル膜を形成した後に、このバリアメタル膜
を介してコンタクト孔５８内にタングステン（Ｗ）膜を
埋め込み、このタングステンプラグ上にＡｌ合金（Ａｌ
−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ）等から成る金
属配線を形成していた。Then, the resist film 57 used for forming the contact hole 58 is removed, and a metal wiring contacting the diffusion layer 52 through the contact hole 58 is formed (not shown). In this step, for example, a barrier metal film made of a titanium (Ti) film and a titanium nitride (TiN) film is formed so as to cover the entire contact hole 58, and then the inside of the contact hole 58 is interposed via the barrier metal film. A tungsten (W) film is embedded in the tungsten plug, and an Al alloy (Al
-Si, Al-Cu, Al-Si-Cu) or the like was formed.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記レ
ジスト膜５７の除去時に以下の問題が発生していた。However, the following problems have occurred when the resist film 57 is removed.
【０００７】即ち、上記レジスト膜５７の除去時に、先
ず、この上記レジスト膜５７を灰化するために例えば、
Ｏ2プラズマによるアッシング工程を施す。続いて、硫
酸Ｈ2ＳＯ4と過酸化水素水Ｈ2Ｏ2を用いて洗浄する。こ
のように従来から良く用いられた除去方法により作業し
ても、図６に示すようにレジスト残り５９として残って
しまっていた。That is, when removing the resist film 57, first, for example, in order to ash the resist film 57,
An ashing process using O 2 plasma is performed. Subsequently, washing with sulfuric acid (H 2 SO 4) and hydrogen peroxide H 2 O 2. As described above, even if the removing method which has been often used is used, the resist remains 59 as shown in FIG.
【０００８】これは、前記拡散層５２のコンタクトリー
クを抑えるために行ったイオン注入工程において、この
イオン衝撃による温度上昇でレジスト膜５７の表面が硬
化して変質層（図５に示すハッチング部分参照）ができ
てしまい、この変質層部分が著しくエッチングレートを
低下させて累積熱量を増加させ、結果として灰化処理中
にレジスト膜５７の熱的変質を加速させてしまい、レジ
スト残り５９を残してしまうことが原因である。This is because the surface of the resist film 57 is hardened by the temperature rise due to the ion bombardment in the ion implantation process performed to suppress the contact leak of the diffusion layer 52, and the altered layer (see the hatched portion shown in FIG. 5). ) Is generated, and this altered layer portion remarkably lowers the etching rate and increases the cumulative heat amount, and as a result, the thermal alteration of the resist film 57 is accelerated during the ashing process, leaving the resist residue 59. The cause is that
【０００９】このようなレジスト残り５９が存在した状
態で、ウエハを金属配線形成用のスパッタ装置内に搭載
させてスパッタ工程を施すと、装置内にこのレジスト残
り５９が飛散し、金属配線の信頼性の低下や、後での清
掃作業が面倒になるといった問題があった。When the wafer is mounted in a sputtering apparatus for forming metal wiring and a sputtering process is performed in the state where such a resist residue 59 exists, the resist residue 59 is scattered in the apparatus and the reliability of the metal wiring is improved. However, there was a problem that the workability was deteriorated and the cleaning work later became troublesome.
【００１０】また、上記レジスト残り５９を除去するた
めに図６の状態のウエハに対して、希フッ酸ＨＦまたは
アンモニアＮＨ3と過酸化水素水Ｈ2Ｏ2から成る混合液
（ＳＣ１）を用いて洗浄することで、上記レジスト残り
５９を除去することができる。To remove the resist residue 59, a mixed solution (SC1) of dilute hydrofluoric acid HF or ammonia NH 3 and hydrogen peroxide solution H 2 O 2 is used for the wafer in the state of FIG. The residual resist 59 can be removed by cleaning with the above method.
【００１１】しかし、このような洗浄工程を追加した場
合には、図７に示すように層間絶縁膜を構成する他の膜
（ＬＰ−ＴＥＯＳ膜５４，プラズマＴＥＯＳ膜５６）に
比してエッチングレートの高いＢＰＳＧ膜５５がよりエ
ッチングされて矢印方向に後退してしまうことになる。However, when such a cleaning step is added, the etching rate is higher than that of other films (LP-TEOS film 54, plasma TEOS film 56) forming the interlayer insulating film as shown in FIG. The high BPSG film 55 is further etched and retreats in the arrow direction.
【００１２】このような状態で、以降の金属配線形成工
程を行うと、以下の問題が発生する。When the subsequent metal wiring forming process is performed in such a state, the following problems occur.
【００１３】即ち、図示した説明は省略するが、前記コ
ンタクト孔５８全体を被覆するように前記バリアメタル
膜を形成する際に、コンタクト孔５８の側壁部の凹凸に
より前記バリアメタル膜が均一の膜厚で形成されなくな
る。場合によっては、このバリアメタル膜を構成するチ
タンナイトライド膜のカバレッジが悪くなり、下層のチ
タン膜が露出することさえあった。そして、このように
膜厚が均一でないバリアメタル膜を介してタングステン
膜を形成した場合に、チタン膜やチタンナイトライド膜
がはがれてしまい、タングステン膜の埋め込み工程で異
常堆積（いわゆるボルケーノ）やメタルショート等が発
生するという問題があった。That is, although not shown in the drawings, when the barrier metal film is formed to cover the entire contact hole 58, the barrier metal film has a uniform film due to the unevenness of the side wall of the contact hole 58. It will not be formed due to its thickness. In some cases, the titanium nitride film forming the barrier metal film has poor coverage and may even expose the underlying titanium film. When the tungsten film is formed through the barrier metal film having a non-uniform thickness as described above, the titanium film or the titanium nitride film is peeled off, and abnormal deposition (so-called volcano) or metal is generated in the step of filling the tungsten film. There was a problem that a short circuit etc. occurred.
【００１４】このように従来では、上記問題を完全に解
決する方法がなかった。従って、本発明では上述したイ
オン注入工程時にマスクとして用いたレジスト膜の除去
工程の改善を図った半導体装置の製造方法を提供するこ
とを目的とする。As described above, conventionally, there has been no method for completely solving the above problem. Therefore, it is an object of the present invention to provide a method for manufacturing a semiconductor device in which the step of removing the resist film used as a mask during the above-mentioned ion implantation step is improved.
【００１５】[0015]
【課題を解決するための手段】そこで、本発明の半導体
装置の製造方法は、半導体基板１に形成した拡散層２上
のチタンシリサイド膜３を被覆するＴＥＯＳ膜４，６及
びＢＰＳＧ膜５等から成る層間絶縁膜上に形成したレジ
スト膜７をマスクにして、前記層間絶縁膜を介して前記
基板１上にコンタクトするコンタクト孔８を形成した後
に、前記レジスト膜７を除去する工程を有するもので、
前記レジスト膜７の除去工程が、図２に示すＯ2プラズ
マによるアッシング工程と、図３に示すアルゴンガスに
よる逆スパッタ工程と、硫酸と過酸化水素水による洗浄
処理工程とから成ることを特徴とする。Therefore, according to the method of manufacturing a semiconductor device of the present invention, the TEOS films 4, 6 and the BPSG film 5 covering the titanium silicide film 3 on the diffusion layer 2 formed on the semiconductor substrate 1 are formed. The resist film 7 formed on the interlayer insulating film is used as a mask to form a contact hole 8 that contacts the substrate 1 via the interlayer insulating film, and then the resist film 7 is removed. ,
The removal process of the resist film 7 comprises an ashing process using O 2 plasma shown in FIG. 2, a reverse sputtering process using argon gas shown in FIG. 3, and a cleaning process process using sulfuric acid and hydrogen peroxide solution. To do.
【００１６】また、図４に示すような半導体基板２１上
にフローティングゲート２５及びコントロールゲート２
７とが積層されて成り、前記フローティングゲート２５
及びコントロールゲート２７に隣接するように形成され
た拡散領域２２上にチタンシリサイド膜２３が形成され
た不揮発性半導体記憶装置のような高段差部を有する領
域上を被覆するＴＥＯＳ膜，ＢＰＳＧ膜等から成る層間
絶縁膜２８上に形成したレジスト膜をマスクにして前記
層間絶縁膜２８を介して前記チタンシリサイド膜２３上
にコンタクトするコンタクト孔２９を形成した後に、前
記レジスト膜を除去する工程を有するもので、前記レジ
スト膜の除去工程が、Ｏ2プラズマによるアッシング工
程と、アルゴンガスによる逆スパッタ工程と、硫酸と過
酸化水素水による洗浄処理工程とから成ることを特徴と
する。Further, the floating gate 25 and the control gate 2 are formed on the semiconductor substrate 21 as shown in FIG.
7 is laminated to form the floating gate 25.
And a TEOS film, a BPSG film or the like covering a region having a high step portion such as a nonvolatile semiconductor memory device in which a titanium silicide film 23 is formed on a diffusion region 22 formed adjacent to the control gate 27. A step of removing the resist film after forming a contact hole 29 that contacts the titanium silicide film 23 through the interlayer insulating film 28 using the resist film formed on the interlayer insulating film 28 as a mask Then, the step of removing the resist film comprises an ashing step using O 2 plasma, a reverse sputtering step using argon gas, and a cleaning treatment step using sulfuric acid and hydrogen peroxide solution.
【００１７】[0017]
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の一実施の形態について図面を参照しながら説明す
る。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of a method for manufacturing a semiconductor device of the present invention will be described below with reference to the drawings.
【００１８】先ず、図１において、１は一導電型、例え
ばＰ型の半導体基板で、２は前記基板１の基板表層に形
成された逆導電型、例えばＮ型の拡散層で、この拡散層
２上には低抵抗化を図るためにチタンシリサイド（Ｔｉ
Ｓｉ2）膜３が形成されている。そして、基板１上には
例えば、ＬＰ−ＴＥＯＳ膜４，ＢＰＳＧ膜５，プラズマ
ＴＥＯＳ膜６から構成された層間絶縁膜が形成され、こ
の層間絶縁膜にはその上に形成したレジスト膜（ＰＲ）
７をマスクにして前記チタンシリサイド膜３上にコンタ
クトするコンタクト孔８が形成されている。尚、ＢＰＳ
Ｇ膜５は、層間絶縁膜の平坦性を向上させるために介在
されている。First, in FIG. 1, 1 is a semiconductor substrate of one conductivity type, for example, P type, and 2 is a diffusion layer of the opposite conductivity type, for example, N type, formed on the surface layer of the substrate 1. In order to reduce the resistance, titanium silicide (Ti
A Si 2 ) film 3 is formed. Then, an interlayer insulating film composed of, for example, the LP-TEOS film 4, the BPSG film 5, and the plasma TEOS film 6 is formed on the substrate 1, and the resist film (PR) formed on the interlayer insulating film.
A contact hole 8 is formed on the titanium silicide film 3 using 7 as a mask. BPS
The G film 5 is interposed to improve the flatness of the interlayer insulating film.
【００１９】このようにコンタクト孔８が形成された状
態で、前記拡散層２におけるコンタクト部でのリークを
抑える目的で、この拡散層２に到達するように同一の導
電型、即ちＮ型の不純物（例えば、リンイオン等）をイ
オン注入している。このとき、前記拡散層２のコンタク
トリークを抑えるために行ったイオン注入工程におい
て、このイオン衝撃による温度上昇でレジスト膜７の表
面が硬化して変質層（図１に示すハッチング部分参照）
ができる。尚、Ｎ型基板上にＰ型拡散層を形成するも
の、Ｐ型ウエル上にＮ型拡散層を形成するもの、Ｎ型ウ
エル上にＰ型拡散層を形成するものであっても構わな
い。With the contact hole 8 thus formed, impurities of the same conductivity type, that is, N-type, are formed so as to reach the diffusion layer 2 in order to suppress leakage at the contact portion of the diffusion layer 2. (For example, phosphorus ions, etc.) are ion-implanted. At this time, in the ion implantation process performed to suppress the contact leak of the diffusion layer 2, the surface of the resist film 7 is hardened by the temperature rise due to the ion bombardment and the altered layer (see the hatched portion shown in FIG. 1).
You can The P-type diffusion layer may be formed on the N-type substrate, the N-type diffusion layer may be formed on the P-type well, or the P-type diffusion layer may be formed on the N-type well.
【００２０】そして、前記コンタクト孔８の形成時にマ
スクとして用いたレジスト膜７を除去する。本工程は、
本発明の特徴を為す工程であり、先ず、第１に前記レジ
スト膜７を灰化するために例えば、ＲＩＥ（反応性イオ
ンエッチング）方式のプラズマ処理装置内にウエハを搭
載した状態で、Ｏ2プラズマによるアッシング工程を施
す。この場合、図２に示すように従来と同様に層間絶縁
膜上にはレジスト残り９が残膜する。Then, the resist film 7 used as a mask when forming the contact hole 8 is removed. This process is
A step that forms a feature of the present invention, first, in a state wherein the resist film 7, for example, to ashing, equipped with wafer in a plasma processing apparatus RIE (reactive ion etching) method to the 1, O 2 A plasma ashing process is performed. In this case, as shown in FIG. 2, the residual resist 9 remains on the interlayer insulating film as in the conventional case.
【００２１】続いて、別のプラズマ処理装置内で、不活
性ガスによる逆スパッタ処理を施す。本工程では例え
ば、不活性ガスとしてアルゴンガス（Ａｒ）を用い、１
３．５６ＭＨｚの高周波を発生させた状態で、出力２０
０〜５００Ｗ、流量２０〜５０ｓｃｃｍ、低圧力２０〜
５０ｍＴｏｒｒの各種条件でスパッタ処理を行ってい
る。尚、不活性ガスとしてアルゴンガス以外のネオンガ
スＮｅを用いても良く、さらに他のガスを用いても良
い。また、均一性向上のため、アルゴンガスに添加ガス
として、Ｎ2あるいはＯ2等のガスを微量添加しても良
い。Then, a reverse sputtering process with an inert gas is performed in another plasma processing apparatus. In this step, for example, argon gas (Ar) is used as the inert gas, and 1
Output 20 while generating high frequency of 3.56MHz
0-500 W, flow rate 20-50 sccm, low pressure 20-
The sputtering process is performed under various conditions of 50 mTorr. Incidentally, a neon gas Ne other than the argon gas may be used as the inert gas, or another gas may be used. Further, in order to improve uniformity, a small amount of gas such as N 2 or O 2 may be added to the argon gas as an additive gas.
【００２２】本工程では、図３に示すようにレジスト残
り９が除去され、しかもコンタクト孔８の上部の角部も
除去される（図３の矢印１０部分参照）。これは、プラ
ズマ化されたアルゴンガスが、前述したコンタクト孔８
の上部に残膜したレジスト残り９を除去し、しかもコン
タクト孔８上部の角部を面取りするためである。In this step, the remaining resist 9 is removed as shown in FIG. 3, and the upper corners of the contact holes 8 are also removed (see arrow 10 in FIG. 3). This is because the argon gas turned into plasma is the contact hole 8 described above.
This is for removing the resist residue 9 remaining on the upper part of the contact hole and chamfering the upper corner of the contact hole 8.
【００２３】続いて、硫酸Ｈ2ＳＯ4と過酸化水素水Ｈ2
Ｏ2から成る混合液を用いて洗浄する。Then, sulfuric acid H 2 SO 4 and hydrogen peroxide solution H 2
Wash with a mixture of O 2 .
【００２４】以下図示しないが、前記コンタクト孔８を
介して前記拡散層２にコンタクトする金属配線を形成す
る。本工程では、例えば、前記コンタクト孔８全体を被
覆するようにチタン（Ｔｉ）膜及びチタンナイトライド
（ＴｉＮ）膜から成るバリアメタル膜を形成した後に、
このバリアメタル膜を介してコンタクト孔８内にタング
ステン（Ｗ）膜を埋め込み、このタングステンプラグ上
にＡｌ合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃ
ｕ）等から成る金属配線を形成する。Although not shown in the drawings, a metal wiring that contacts the diffusion layer 2 through the contact hole 8 is formed. In this step, for example, after forming a barrier metal film composed of a titanium (Ti) film and a titanium nitride (TiN) film so as to cover the entire contact hole 8,
A tungsten (W) film is buried in the contact hole 8 through the barrier metal film, and an Al alloy (Al-Si, Al-Cu, Al-Si-C is formed on the tungsten plug.
u) and the like are formed.
【００２５】以上説明したように本発明では、前記拡散
層２のコンタクトリークを抑えるためにイオン注入した
際に、このイオン衝撃による温度上昇でレジスト膜７の
表面が硬化してできた変質層部分も確実に除去できるよ
うになり、従来のようなレジスト残り９が解消される。
そのため、後工程の金属配線形成時において、ウエハを
金属配線形成用のスパッタ装置内に搭載させてスパッタ
処理を施した際に、この装置内にレジスト残り９が飛散
することがないため、高い信頼性の得られた配線形成が
可能となり、更に装置内の清掃作業が簡便化できる。As described above, in the present invention, when the ions are implanted to suppress the contact leak of the diffusion layer 2, the surface of the resist film 7 is hardened by the temperature rise due to the ion impact, and the altered layer portion is formed. Can be reliably removed, and the conventional resist residue 9 is eliminated.
Therefore, at the time of forming the metal wiring in the subsequent process, when the wafer is mounted in the sputtering apparatus for forming the metal wiring and subjected to the sputtering process, the resist residue 9 does not scatter in this apparatus, which is highly reliable. It is possible to form wiring with good performance, and the cleaning work inside the device can be simplified.
【００２６】また、従来、レジスト残り５９を除去する
ために希フッ酸ＨＦまたはアンモニアＮＨ3と過酸化水
素水Ｈ2Ｏ2から成る混合液（ＳＣ１）を用いて洗浄する
ことで、図７に示すように層間絶縁膜の側壁部に凹凸が
できてしまい、ボルケーノの発生原因となる問題につい
ても、本発明を採用することで上記洗浄工程を施す必要
がなくなるため、解消することができる。Further, conventionally, in order to remove the resist residue 59, cleaning is performed using a mixed solution (SC1) of dilute hydrofluoric acid HF or ammonia NH 3 and hydrogen peroxide solution H 2 O 2 as shown in FIG. As shown in the figure, the problem that the side wall portion of the interlayer insulating film has irregularities and causes the occurrence of volcano can be solved by adopting the present invention, since it is not necessary to perform the cleaning step.
【００２７】更に、本発明では、コンタクト８上部の角
部が面取りされているため、金属配線を形成する際のス
テップカバレッジが良好になるといった効果もある。Further, in the present invention, since the corners of the upper portion of the contact 8 are chamfered, there is an effect that the step coverage when forming the metal wiring is improved.
【００２８】以下、本発明をフローティングゲート及び
コントロールゲートを有する不揮発性半導体記憶装置に
適用した実施の形態について、図４を参照しながら説明
する。An embodiment in which the present invention is applied to a nonvolatile semiconductor memory device having a floating gate and a control gate will be described below with reference to FIG.
【００２９】図４において、例えばＰ型の半導体基板２
１の表層には、Ｎ型の拡散領域（拡散深さの深い方を便
宜的にソース領域と呼び、浅い方をドレイン領域とす
る。）２２が相互に離隔して形成されている。In FIG. 4, for example, a P type semiconductor substrate 2 is used.
In the first surface layer, N-type diffusion regions (the one having a deeper diffusion depth is called a source region for convenience and the shallower one is a drain region) 22 are formed so as to be separated from each other.
【００３０】また、後述するビット線とコンタクトされ
る一方の拡散領域、即ちドレイン領域２２の表層には低
抵抗化を図るためにチタンシリサイド（ＴｉＳｉ2）膜
２３が形成されている。Further, a titanium silicide (TiSi 2 ) film 23 is formed on one surface of the diffusion region, that is, the drain region 22, which is in contact with a bit line to be described later, in order to reduce the resistance.
【００３１】また、他方の拡散領域、即ちソース領域２
２の両側の基板２１上にはおよそ１００Å乃至２００Å
の膜厚の絶縁膜２４を介しておよそ１０００Å乃至２０
００Åの膜厚の導電化されたポリシリコン膜から成るフ
ローティングゲート２５が形成されている。更に、前記
ソース領域２２及びドレイン領域２２の間の基板１１上
には、およそ３００Å乃至４００Åの膜厚の絶縁膜２６
を介しておよそ１０００Å乃至２０００Åの膜厚のポリ
シリコン膜とおよそ１０００Å乃至２０００Åの膜厚の
タングステンシリサイド（ＷＳｉｘ）膜から成るコント
ロールゲート２７が形成されている。前記コントロール
ゲート２７のソース領域２２側の端部は、前記絶縁膜２
６を介してフローティングゲート２５の上方に配置され
ている。The other diffusion region, that is, the source region 2
On the substrate 21 on both sides of 2, about 100Å to 200Å
1000 Å to 20 through the insulating film 24 of
A floating gate 25 made of a conductive polysilicon film having a film thickness of 00Å is formed. Further, an insulating film 26 having a thickness of about 300Å to 400Å is formed on the substrate 11 between the source region 22 and the drain region 22.
A control gate 27 composed of a polysilicon film having a film thickness of about 1000 Å to 2000 Å and a tungsten silicide (WSix) film having a film thickness of about 1000 Å to 2000 Å is formed through the film. The end portion of the control gate 27 on the source region 22 side is formed by the insulating film 2
It is arranged above the floating gate 25 via 6.
【００３２】尚、前記ソース領域２２及びコントロール
ゲート２７は、いずれも一方向（紙面に垂直な方向）に
延びており、ソース領域２２の両側には複数のドレイン
領域２２及び複数のコントロールゲート２７が前記一方
向に沿って配列されている。そして、コントロールゲー
ト２７は、不揮発性半導体記憶装置のワード線として作
用する。The source region 22 and the control gate 27 extend in one direction (perpendicular to the plane of the drawing), and the drain regions 22 and the control gates 27 are provided on both sides of the source region 22. It is arranged along the one direction. Then, the control gate 27 acts as a word line of the nonvolatile semiconductor memory device.
【００３３】そして、前記基板２１上のフローティング
ゲート２５及びコントロールゲート２７を被覆するよう
に例えば、ＬＰ−ＴＥＯＳ膜，ＢＰＳＧ膜，プラズマＴ
ＥＯＳ膜から構成された層間絶縁膜２８が形成されてい
る。尚、ＢＰＳＧ膜は、層間絶縁膜２８の平坦性を向上
させるために介在されている。Then, for example, an LP-TEOS film, a BPSG film, a plasma T so as to cover the floating gate 25 and the control gate 27 on the substrate 21.
An interlayer insulating film 28 made of an EOS film is formed. The BPSG film is interposed in order to improve the flatness of the interlayer insulating film 28.
【００３４】このような構成の不揮発性半導体記憶装置
において、前記層間絶縁膜２８に不図示のレジスト膜を
マスクにして前記チタンシリサイド膜２３上にコンタク
トするコンタクト孔２９を形成し、ドレイン領域２２に
おけるコンタクトリークを抑える目的で、このドレイン
領域２２に到達するように同一の導電型、即ちＮ型の不
純物（例えば、リンイオン等）をイオン注入する。この
とき、レジスト膜の表面にはイオン注入時の衝撃による
変質層が形成されることになる。In the nonvolatile semiconductor memory device having such a structure, a contact hole 29 is formed in the interlayer insulating film 28 so as to be in contact with the titanium silicide film 23 by using a resist film (not shown) as a mask, and the drain region 22 is formed. For the purpose of suppressing contact leak, the same conductivity type, that is, N type impurities (for example, phosphorus ions) are ion-implanted so as to reach the drain region 22. At this time, an altered layer is formed on the surface of the resist film by the impact at the time of ion implantation.
【００３５】この変質層を有したレジスト膜の除去工程
において、本発明が適用されるものであり、第１の実施
形態で説明したように、先ず、ＲＩＥ方式のプラズマ処
理装置内でＯ2プラズマによるアッシング工程を施した
後（この場合、図２に示すように従来と同様に層間絶縁
膜上にはレジスト残りが残膜する。）、続いて別のプラ
ズマ処理装置内で、アルゴンガス（Ａｒ）を用いて逆ス
パッタ処理を施すことで、レジスト残りが除去されると
共に、図４に示すようにコンタクト孔２９の上部の角部
が面取りされる。そして、硫酸Ｈ2ＳＯ4と過酸化水素水
Ｈ2Ｏ2を用いて洗浄する。The present invention is applied in the step of removing the resist film having the altered layer. As described in the first embodiment, first, O 2 plasma is set in the RIE system plasma processing apparatus. After performing the ashing process by (in this case, as shown in FIG. 2, the resist residue remains on the interlayer insulating film as in the conventional case), and then, in another plasma processing apparatus, argon gas (Ar ) Is used to remove the residual resist and chamfer the upper corners of the contact holes 29 as shown in FIG. Then, it is washed with sulfuric acid H 2 SO 4 and hydrogen peroxide solution H 2 O 2 .
【００３６】以下、前記コンタクト孔２９全体にチタン
膜及びチタンナイトライド膜から成るバリアメタル膜
（図示せず）を形成し、このバリアメタル膜を介してタ
ングステン（Ｗ）膜から成るタングステンプラグ３０を
埋設し、その上に金属配線３１を形成することで、前記
ドレイン領域２２にコンタクトして当該不揮発性半導体
記憶装置のビット線が形成される。Hereinafter, a barrier metal film (not shown) made of a titanium film and a titanium nitride film is formed on the entire contact hole 29, and a tungsten plug 30 made of a tungsten (W) film is formed through the barrier metal film. By burying and forming a metal wiring 31 on it, a bit line of the nonvolatile semiconductor memory device is formed in contact with the drain region 22.
【００３７】本実施の形態においても、従来のようなレ
ジスト残りが解消されるため、後工程の金属配線形成時
において、ウエハを金属配線形成用のスパッタ装置内に
搭載させてスパッタ処理を施した際に、この装置内にレ
ジスト残りが飛散することがないため、高い信頼性の得
られた配線形成が可能となり、更に装置内の清掃作業が
簡便化できる。Also in this embodiment, since the resist residue as in the conventional case is eliminated, the wafer is mounted in the sputtering apparatus for forming the metal wiring and the sputtering process is performed at the time of forming the metal wiring in the subsequent process. At this time, since the resist residue does not scatter in the apparatus, it is possible to form the wiring with high reliability, and the cleaning operation in the apparatus can be simplified.
【００３８】また、従来、レジスト残りを除去するため
に希フッ酸ＨＦまたはまたはアンモニアＮＨ3と過酸化
水素水Ｈ2Ｏ2から成る混合液（ＳＣ１）を用いて洗浄す
ることで、図７に示すように層間絶縁膜の側壁部に凹凸
ができてしまい、ボルケーノの発生原因となる問題につ
いても、本発明を採用することで上記洗浄工程を施す必
要がなくなるため、解消することができる。Further, conventionally, in order to remove the residual resist, cleaning is carried out by using diluted hydrofluoric acid HF or a mixed solution (SC1) of ammonia NH 3 and hydrogen peroxide solution H 2 O 2 as shown in FIG. As shown in the figure, the problem that the side wall portion of the interlayer insulating film has irregularities and causes the occurrence of volcano can be solved by adopting the present invention, since it is not necessary to perform the cleaning step.
【００３９】ここで、前述した金属配線３１が形成され
るコンタクト孔２９は、図４に示すようにフローティン
グゲート２５とコントロールゲート２７が積層されて成
る不揮発性半導体記憶装置の高段差部に形成されるた
め、深くなることが避けられず、このコンタクト孔２９
内にアルミニウム等から成る配線膜を形成した場合に、
そのステップカバレッジが悪化することになる。従っ
て、このようなコンタクト孔２９内に前述したタングス
テンプラグ３０を埋設し、このタングステンプラグ３０
上に金属配線３１を形成する際に、タングステン膜の異
常堆積を抑制するために、本発明を適用することで金属
配線３１のステップカバレッジを良好にすることができ
る。Here, the contact hole 29 in which the above-mentioned metal wiring 31 is formed is formed in the high step portion of the nonvolatile semiconductor memory device in which the floating gate 25 and the control gate 27 are laminated as shown in FIG. Therefore, it is unavoidable that the contact hole 29 becomes deep.
When a wiring film made of aluminum etc. is formed inside,
The step coverage becomes worse. Therefore, the above-mentioned tungsten plug 30 is embedded in the contact hole 29, and the tungsten plug 30
When the metal wiring 31 is formed on the metal wiring 31, the step coverage of the metal wiring 31 can be improved by applying the present invention in order to suppress abnormal deposition of the tungsten film.
【００４０】尚、本実施の形態では、フローティングゲ
ート２５上の一部に絶縁膜２６を介してコントロールゲ
ート２７が積層されて成る、いわゆるスプリットゲート
型の不揮発性半導体記憶装置に適用した例を示したが、
フローティングゲート上の全面にコントロールゲートが
積層されて成る、いわゆるスタックドゲート型の不揮発
性記憶装置に適用しても良い。The present embodiment shows an example applied to a so-called split gate type non-volatile semiconductor memory device in which a control gate 27 is laminated on a part of the floating gate 25 via an insulating film 26. But
It may be applied to a so-called stacked gate type non-volatile memory device in which a control gate is laminated on the entire surface of the floating gate.
【００４１】また、アルゴンガスを用いた場合には、例
えば他のＯ2ガスを用いた場合に比して層間絶縁膜を削
る割合が低下するため、コンタクト底部にその削れた酸
化膜が堆積してコンタクト径が小さくなり、コンタクト
抵抗を上昇させてしまうという問題も低減できる。Further, when argon gas is used, the rate of scraping the interlayer insulating film is lower than that when other O 2 gas is used, so that the scraped oxide film is deposited on the bottom of the contact. Therefore, the problem that the contact diameter becomes smaller and the contact resistance is increased can be reduced.
【００４２】更に、前述したアルゴンガスによる逆スパ
ッタ処理後の硫酸と過酸化水素水による洗浄工程前に、
酸化膜エッチング処理を追加することで、コンタクト底
部にわずかに形成される酸化膜を除去でき、更にコンタ
クト抵抗の低減化が可能になる。この酸化膜エッチング
工程は、前述したプラズマ処理装置内に供給するアルゴ
ンガスに代えてＣＦ4等のフッ素系ガスを供給すれば良
く、作業性が良い。Further, before the cleaning step with sulfuric acid and hydrogen peroxide solution after the reverse sputtering treatment with the above-mentioned argon gas,
By adding the oxide film etching treatment, the oxide film slightly formed at the bottom of the contact can be removed, and the contact resistance can be further reduced. In this oxide film etching step, a fluorine-based gas such as CF 4 may be supplied instead of the argon gas supplied into the plasma processing apparatus described above, and workability is good.
【００４３】[0043]
【発明の効果】以上、本発明によればイオン注入工程時
にマスクとして用いたレジスト膜を完全に除去すること
ができ、作業性を向上させることができる。As described above, according to the present invention, the resist film used as the mask in the ion implantation step can be completely removed, and the workability can be improved.
【００４４】また、コンタクト孔上部の角部も面取りさ
れるため、金属配線形成時のステップカバレッジ性を向
上させることができる。Further, since the corners of the upper portion of the contact hole are also chamfered, it is possible to improve the step coverage when forming the metal wiring.
【００４５】更に、従来のようなレジスト残り除去用の
洗浄処理が不要となるため、層間絶縁膜の側壁部の一部
が後退してしまい、ボルケーノの発生原因となることが
なくなるため、タングステン膜の埋め込み工程の改善が
図れる。Further, since the conventional cleaning process for removing the residual resist is not necessary, a part of the side wall of the interlayer insulating film recedes, which does not cause the generation of volcano. The embedding process can be improved.
【００４６】また、本発明をフローティングゲート及び
コントロールゲートとを有する不揮発性半導体記憶装置
のような高段差部を有する領域に形成するコンタクト孔
の形成工程及びタングステン膜の埋め込み工程に適用す
れば、レジスト残りが解消され、更にはタングステン膜
の埋め込み工程の改善が図れる。If the present invention is applied to the step of forming a contact hole and the step of burying a tungsten film, which are formed in a region having a high step portion such as a nonvolatile semiconductor memory device having a floating gate and a control gate, the resist can be applied. The rest is eliminated, and the step of filling the tungsten film can be improved.
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 2 is a cross-sectional view showing the method of manufacturing the semiconductor device of the embodiment of the present invention.
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor device of the embodiment of the present invention.
【図４】本発明の他の実施形態の半導体装置の製造方法
を示す断面図である。FIG. 4 is a cross-sectional view showing the method of manufacturing a semiconductor device of another embodiment of the present invention.
【図５】従来の半導体装置の製造方法を示す断面図であ
る。FIG. 5 is a cross-sectional view showing a conventional method of manufacturing a semiconductor device.
【図６】従来の課題を説明するための図である。FIG. 6 is a diagram for explaining a conventional problem.
【図７】従来の課題を説明するための図である。FIG. 7 is a diagram for explaining a conventional problem.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (56)参考文献 特開 平３−82127（ＪＰ，Ａ) 特開 平８−298248（ＪＰ，Ａ) 特開 平11−150184（ＪＰ，Ａ) 特開 平10−223757（ＪＰ，Ａ) 特開 平６−302546（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 21/768 H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI H01L 29/792 (56) References JP-A-3-82127 (JP, A) JP-A-8-298248 (JP, A) Kaihei 11-150184 (JP, A) JP 10-223757 (JP, A) JP 6-302546 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 21 / 28 H01L 21/768 H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (8)
ＢＰＳＧ膜を含む絶縁膜から成る積層構造の層間絶縁膜
上に形成したレジスト膜をマスクにして前記層間絶縁膜
を介して前記基板上にコンタクトするコンタクト孔を形
成し、前記レジスト膜をマスクとしてイオン注入を行っ
た後に、前記レジスト膜を除去する工程を有する半導体
装置の製造方法において、前記レジスト膜の除去工程
が、灰化処理工程と、不活性ガスによる逆スパツタ工程
と、洗浄処理工程とから成ることを特徴とする半導体装
置の製造方法。1. A CVD silicon oxide film on a semiconductor substrate ,
Using the resist film formed on the interlayer insulating film having a laminated structure made of an insulating film including a BPSG film as a mask, a contact hole that contacts the substrate through the interlayer insulating film is formed, and using the resist film as a mask, ions are formed. In the method of manufacturing a semiconductor device having a step of removing the resist film after performing the implantation, the removing step of the resist film includes an ashing step, a reverse sputtering step with an inert gas, and a cleaning step. A method of manufacturing a semiconductor device, comprising: a processing step.
被覆するＣＶＤシリコン酸化膜，ＢＰＳＧ膜を含む絶縁
膜から成る積層構造の層間絶縁膜上に形成したレジスト
膜をマスクにして前記層間絶縁膜を介して前記シリサイ
ド膜上にコンタクトするコンタクト孔を形成し、前記レ
ジスト膜をマスクとしてイオン注入を行った後に、前記
レジスト膜を除去する工程を有する半導体装置の製造方
法において、前記レジスト膜の除去工程が、灰化処理工
程と、不活性ガスによる逆スパツタ工程と、洗浄処理工
程とから成ることを特徴とする半導体装置の製造方法。2. An insulation including a CVD silicon oxide film and a BPSG film covering a silicide film formed on a semiconductor substrate.
And a resist film formed on the interlayer insulating film of a laminated structure made of film as a mask to form a contact hole for the contact on said silicide film through said interlayer insulating film, the Le
In the method of manufacturing a semiconductor device having a step of removing the resist film after performing ion implantation using the dysto film as a mask, the removing step of the resist film includes an ashing step and an inverse sputtering step with an inert gas. And a cleaning treatment step.
被覆するＣＶＤシリコン酸化膜，ＢＰＳＧ膜を含む絶縁
膜から成る積層構造の層間絶縁膜上に形成したレジスト
膜をマスクにして前記層間絶縁膜を介して前記シリサイ
ド膜上にコンタクトするコンタクト孔を形成し、前記レ
ジスト膜をマスクとしてイオン注入を行った後に、前記
レジスト膜を除去する工程を有する半導体装置の製造方
法において、前記レジスト膜の除去工程が、灰化処理工
程と、不活性ガスによる逆スパツタ工程と、酸化膜エツ
チング工程と、洗浄処理工程とから成ることを特徴とす
る半導体装置の製造方法。3. An insulation including a CVD silicon oxide film and a BPSG film which cover a silicide film formed on a semiconductor substrate.
And a resist film formed on the interlayer insulating film of a laminated structure made of film as a mask to form a contact hole for the contact on said silicide film through said interlayer insulating film, the Le
In the method of manufacturing a semiconductor device having a step of removing the resist film after performing ion implantation using the dysto film as a mask, the removing step of the resist film includes an ashing step and an inverse sputtering step with an inert gas. A method of manufacturing a semiconductor device, comprising: an oxide film etching step; and a cleaning treatment step.
が、プラズマ処理装置を用いたＡｒガスまたはＨｅガス
によるものであることを特徴とする請求項１または請求
項２または請求項３に記載の半導体装置の製造方法。4. The semiconductor according to claim 1, 2 or 3, wherein the reverse sputtering process using the inert gas is performed using Ar gas or He gas using a plasma processing apparatus. Device manufacturing method.
びコントロ−ルゲ−トとが積層されて成る不揮発性半導
体記憶装置の高段差部を有する領域上を被覆するＣＶＤ
シリコン酸化膜，ＢＰＳＧ膜を含む絶縁膜から成る積層
構造の層間絶縁膜上に形成したレジスト膜をマスクにし
て前記層間絶縁膜を介して前記基板上にコンタクトする
コンタクト孔を形成し、前記レジスト膜をマスクとして
イオン注入を行った後に、前記レジスト膜を除去する工
程を有する半導体装置の製造方法において、前記レジス
ト膜の除去工程が、灰化処理工程と、不活性ガスによる
逆スパツタ工程と、洗浄処理工程とから成ることを特徴
とする半導体装置の製造方法。5. A CVD method for covering a region having a high step portion of a non-volatile semiconductor memory device in which a floating gate and a control gate are laminated on a semiconductor substrate.
Laminate composed of insulating film including silicon oxide film and BPSG film
Using the resist film formed on the interlayer insulating film of the structure as a mask to form a contact hole that contacts the substrate through the interlayer insulating film, and using the resist film as a mask
In the method for manufacturing a semiconductor device having a step of removing the resist film after performing ion implantation, the step of removing the resist film includes an ashing step, a reverse sputtering step with an inert gas, and a cleaning step. A method of manufacturing a semiconductor device, comprising:
びコントロ−ルゲ−トとが積層されて成り、前記フロ−
テイングゲ−ト及びコントロ−ルゲ−トに隣接するよう
に形成された拡散領域上にシリサイド膜が形成された不
揮発性半導体記憶装置の高段差部を有する領域上を被覆
するＣＶＤシリコン酸化膜，ＢＰＳＧ膜を含む絶縁膜か
ら成る積層構造の層間絶縁膜上に形成したレジスト膜を
マスクにして前記層間絶縁膜を介して前記シリサイド膜
上にコンタクトするコンタクト孔を形成し、前記レジス
ト膜をマスクとしてイオン注入を行った後に、前記レジ
スト膜を除去する工程を有する半導体装置の製造方法に
おいて、前記レジスト膜の除去工程が、灰化処理工程
と、不活性ガスによる逆スパツタ工程と、洗浄処理工程
とから成ることを特徴とする半導体装置の製造方法。6. A floating gate and a control gate are laminated on a semiconductor substrate, and the floating gate and the control gate are laminated.
A CVD silicon oxide film and a BPSG film covering a region having a high step portion of a non-volatile semiconductor memory device in which a silicide film is formed on a diffusion region formed adjacent to a taing gate and a control gate. Insulation film containing
And a resist film formed on the interlayer insulating film et consisting laminated structure as a mask to form a contact hole for the contact on said silicide film through said interlayer insulating film, the Regis
In a method of manufacturing a semiconductor device having a step of removing the resist film after performing ion implantation using the mask film as a mask , the resist film removing step includes an ashing step and an inverse sputtering step with an inert gas. And a cleaning treatment step.
びコントロ−ルゲ−トとが積層されて成り、前記フロ−
テイングゲ−ト及びコントロ−ルゲ−トに隣接するよう
に形成された拡散領域上にシリサイド膜が形成された不
揮発性半導体記憶装置の高段差部を有する領域上を被覆
するＣＶＤシリコン酸化膜，ＢＰＳＧ膜を含む絶縁膜か
ら成る積層構造の層間絶縁膜上に形成したレジスト膜を
マスクにして前記層間絶縁膜を介して前記シリサイド膜
上にコンタクトするコンタクト孔を形成し、前記レジス
ト膜をマスクとしてイオン注入を行った後に、前記レジ
スト膜を除去する工程を有する半導体装置の製造方法に
おいて、前記レジスト膜の除去工程が、灰化処理工程
と、不活性ガスによる逆スパツタ工程と、酸化膜エツチ
ング工程と、洗浄処理工程とから成ることを特徴とする
半導体装置の製造方法。7. A floating gate and a control gate are laminated on a semiconductor substrate, and the flow gate and the control gate are laminated.
A CVD silicon oxide film and a BPSG film covering a region having a high step portion of a non-volatile semiconductor memory device in which a silicide film is formed on a diffusion region formed adjacent to a taing gate and a control gate. Insulation film containing
And a resist film formed on the interlayer insulating film et consisting laminated structure as a mask to form a contact hole for the contact on said silicide film through said interlayer insulating film, the Regis
In a method of manufacturing a semiconductor device having a step of removing the resist film after performing ion implantation using the mask film as a mask , the resist film removing step includes an ashing step and an inverse sputtering step with an inert gas. A method of manufacturing a semiconductor device, comprising: an oxide film etching step; and a cleaning treatment step.
が、プラズマ処理装置を用いたＡｒガスまたはＨｅガス
によるものであることを特徴とする請求項５または請求
項６または請求項７に記載の半導体装置の製造方法。8. The semiconductor according to claim 5, wherein the reverse sputtering process using the inert gas is performed using Ar gas or He gas using a plasma processing apparatus. Device manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17824899A JP3515428B2 (en) | 1999-06-24 | 1999-06-24 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17824899A JP3515428B2 (en) | 1999-06-24 | 1999-06-24 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001007046A JP2001007046A (en) | 2001-01-12 |
| JP3515428B2 true JP3515428B2 (en) | 2004-04-05 |
Family
ID=16045186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17824899A Expired - Fee Related JP3515428B2 (en) | 1999-06-24 | 1999-06-24 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3515428B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6759707B2 (en) * | 2001-03-08 | 2004-07-06 | Micron Technology, Inc. | 2F2 memory device system |
| JP2003258129A (en) | 2002-03-01 | 2003-09-12 | Seiko Epson Corp | Manufacturing method of nonvolatile storage device |
| KR100824992B1 (en) * | 2002-03-30 | 2008-04-24 | 주식회사 하이닉스반도체 | Post-etching method using argon aerosol |
| CN114050157B (en) * | 2021-09-29 | 2024-11-12 | 上海华虹宏力半导体制造有限公司 | OTP storage unit manufacturing method and OTP storage unit structure |
-
1999
- 1999-06-24 JP JP17824899A patent/JP3515428B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001007046A (en) | 2001-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003133415A (en) | Method for forming conductive wiring of semiconductor element | |
| JP3515428B2 (en) | Method for manufacturing semiconductor device | |
| JP3006596B1 (en) | Method for manufacturing semiconductor device | |
| US6413846B1 (en) | Contact each methodology and integration scheme | |
| CN113314454A (en) | Interconnect structure and method of forming the same | |
| US6184113B1 (en) | Method of manufacturing a gate electrode in a semiconductor device | |
| US20010034136A1 (en) | Method for improving contact resistance of silicide layer in a semiconductor device | |
| KR100503312B1 (en) | Method for manufacturing a contact electrode of semiconductor device | |
| JP2000269333A (en) | Semiconductor device and manufacturing method thereof | |
| KR0164499B1 (en) | Manufacturing method of semiconductor device | |
| JP2001267418A (en) | Semiconductor device and its manufacturing method | |
| KR100835506B1 (en) | Manufacturing method of semiconductor device | |
| KR100578230B1 (en) | Bit line formation method using dual damascene process | |
| KR101073130B1 (en) | Method for forming self align contact of semiconductor device | |
| JP2003115462A (en) | Method for forming contact structure | |
| KR101024252B1 (en) | Semiconductor device manufacturing method | |
| JP2003086678A (en) | Method for forming contact of semiconductor device | |
| KR100451040B1 (en) | Method of manufacturing a flash memory device | |
| KR100908827B1 (en) | Conductive Pattern Formation Method of Semiconductor Device | |
| KR100701779B1 (en) | Contact formation method of semiconductor device | |
| JP3312996B2 (en) | Etching method | |
| US6858544B2 (en) | Method for forming bit line of semiconductor device | |
| KR101046717B1 (en) | Method for forming self-aligned contact of semiconductor device | |
| KR100881749B1 (en) | Manufacturing Method of Semiconductor Device | |
| JP2001156169A (en) | Method for manufacturing semiconductor integrated circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040106 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090123 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090123 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100123 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100123 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110123 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110123 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |