JP3516569B2

JP3516569B2 - Output circuit

Info

Publication number: JP3516569B2
Application number: JP09572497A
Authority: JP
Inventors: 治美河野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-04-14
Filing date: 1997-04-14
Publication date: 2004-04-05
Anticipated expiration: 2017-04-14
Also published as: JPH10290154A

Description

Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、出力負荷を駆動する出
力回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit for driving an output load.

【０００２】[0002]

【従来の技術】従来、出力回路において、出力負荷を駆
動する際に発生するスイッチングノイズを抑制するもの
としては、図３（従来回路Ａ）、図５（従来回路Ｂ）に
示すような回路があった。2. Description of the Related Art Conventionally, in an output circuit, a circuit as shown in FIG. 3 (conventional circuit A) and FIG. 5 (conventional circuit B) has been used to suppress switching noise generated when an output load is driven. there were.

【０００３】従来回路Ａの動作を図４のタイミング図を
用いて説明すると、出力OUTがLからHへ動作する場合、S
502のH→Lへの動作において、まずS501=Hの時、NMOS503
=OFF、PMOS504=ONであり、この状態からS502のH→Lへと
動作を開始する。The operation of the conventional circuit A will be described with reference to the timing chart of FIG. 4. When the output OUT operates from L to H, S
In the operation of 502 from H to L, first, when S501 = H, NMOS503
= OFF, PMOS504 = ON, and from this state, the operation starts from H → L of S502.

【０００４】しかしながら、NMOS503=OFFのためS501は
瞬時にLレベルとはならず出力OUTがHレベルへ近づくに
つれNMOS503=ONとなるため、S501はLレベルとなる。S50
1を瞬時にH→LにしないことでPMOS505を通る電源から出
力負荷への充電時の過渡電流を抑制することで、スイッ
チングノイズを抑制している。出力OUTのH→L動作は、P
MOS504の効果によりS502が瞬時にL→Hとならないため、
NMOS506を通る出力負荷からグランドへの放電時の過渡
電流を抑制することで、スイッチングノイズを抑制して
いる。However, since NMOS503 = OFF, S501 does not instantly become L level, and as the output OUT approaches H level, NMOS503 = ON, so S501 becomes L level. S50
Switching noise is suppressed by suppressing transient current during charging from the power supply through the PMOS 505 to the output load by not changing 1 from H to L instantaneously. Output OUT H → L operation is P
Due to the effect of MOS504, S502 does not become L → H instantly,
Switching noise is suppressed by suppressing the transient current when discharging from the output load passing through the NMOS 506 to the ground.

【０００５】次に、従来回路Ｂの回路は出力OUTとつな
がるPMOS及びNMOSを各々PMOS601、607とNMOS602、608に
分割している。この回路の動作を図６のタイミング図を
用いて説明すると、まず出力OUTがL→Hへ動作する場
合、PMOS601はON状態となり、PMOS607はNMOS603の効果
（OUT=HとなればS605=Lとなる）により瞬時にはON状態
とならないため、PMOS601、PMOS607を通る電源から出力
負荷への充電時の過渡電流は抑制され、スイッチングノ
イズを抑制できる。次に出力OUTがH→Lへ動作する場
合、NMOS602はON状態となり、NMOS608はPMOS604の効果
（OUT=LとなればS604=Hとなる）により瞬時にはON状態
とならないため、NMOS602、NMOS608を通る出力負荷から
グランドへの放電時の過渡電流は抑制され、スイッチン
グノイズを抑制できる。Next, in the circuit of the conventional circuit B, the PMOS and NMOS connected to the output OUT are divided into PMOS 601, 607 and NMOS 602, 608, respectively. The operation of this circuit will be described with reference to the timing chart of FIG. 6. First, when the output OUT changes from L to H, the PMOS 601 is in the ON state, and the PMOS 607 is the effect of the NMOS 603 (SOUT = H, S605 = L. Therefore, since it is not turned on instantly, the transient current at the time of charging from the power supply through the PMOS 601 and PMOS 607 to the output load is suppressed, and the switching noise can be suppressed. Next, when the output OUT operates from H to L, the NMOS 602 turns on, and the NMOS 608 does not turn on instantly due to the effect of the PMOS 604 (S604 = H when OUT = L). Therefore, the NMOS 602, NMOS608 The transient current at the time of discharging from the output load passing through to the ground is suppressed, and the switching noise can be suppressed.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、従来回
路Ａにおいては図４のタイミング図中の(c)、(g)のよう
に出力OUTを、制御回路の制御信号として使っているた
め出力負荷が増大した場合、図７に示すグラフのように
遅延時間が極端に大きくなるという問題があった。However, in the conventional circuit A, the output OUT is used as the control signal of the control circuit as shown in (c) and (g) of the timing chart of FIG. When it increases, there is a problem that the delay time becomes extremely long as shown in the graph of FIG.

【０００７】従来回路Ｂにおいても図６のタイミング図
中の(k)、(o)のように出力OUTを、制御回路の制御信号と
して使っているため出力負荷が増大した場合、図７に示
すグラフのように遅延時間が極端に大きくなるという問
題があった。Even in the conventional circuit B, the output OUT is used as the control signal of the control circuit as shown in (k) and (o) of the timing chart of FIG. There is a problem that the delay time becomes extremely large as shown in the graph.

【０００８】[0008]

【課題を解決するための手段】本発明は、上述した問題
点を解決するためになされた半導体集積回路であり、そ
の代表的なものは、出力端子を介して電源電位と接地電
位との間に直列に接続された第１及び第２のトランジス
タを有する出力回路において、前記電源電位と接地電位
との間に直列に接続され、各々の制御電極が各々前記第
１及び第２のトランジスタの制御電極に接続された第３
及び第４のトランジスタとを有することを特徴とする出
力回路である。SUMMARY OF THE INVENTION The present invention is a semiconductor integrated circuit made to solve the above-mentioned problems, and a typical one is a semiconductor integrated circuit between a power supply potential and a ground potential via an output terminal. An output circuit having first and second transistors serially connected to each other, the control electrodes being connected in series between the power supply potential and the ground potential and controlling the first and second transistors respectively. Third connected to the electrode
And a fourth transistor.

【０００９】[0009]

DETAILED DESCRIPTION OF THE INVENTION

（第１の実施の形態）（構成）の説明第１の実施の形態を図１を用いて説明すると、出力負荷
を駆動するPMOS107とNMOS108と同じように動作するPMOS
105とNMOS106（回路A）を設けている。そして、その出
力SOUTを制御回路Bへ接続している。(First Embodiment) Description of (Structure) A first embodiment will be described with reference to FIG. 1. A PMOS 107 and an NMOS 108 that drive an output load operate in the same manner.
105 and NMOS 106 (circuit A) are provided. Then, the output SOUT is connected to the control circuit B.

【００１０】（動作）の説明第１の実施例の動作を図２のタイミング図をもちいて説
明すると、制御回路B内のPMOS102、NMOS103のON/OFFはS
OUTによって行われる。図２のタイミング図中(c)、(g)を
参照。Description of (Operation) The operation of the first embodiment will be described with reference to the timing chart of FIG. 2. Turning ON / OFF of the PMOS 102 and NMOS 103 in the control circuit B is S
Done by OUT. See (c) and (g) in the timing diagram of FIG.

【００１１】（効果）の説明以上説明したように、本発明の第１の実施の形態によれ
ば、制御回路Bの制御信号（SOUT）を出力負荷を駆動す
るトランジスタと同じように動作するPMOS105、NMOS106
より得たため、OFFからON状態に変化（出力負荷を駆
動）するトランジスタを通る過渡電流を抑制できるため
スイッチングノイズを抑制できるようになり、また出力
負荷が増大しても出力負荷と無関係に制御されるため、
図７に示すように遅延時間の容量依存は直線近似できる
ようになり、出力負荷の増えた場合の高速化がはかれ
る。Description of (Effect) As described above, according to the first embodiment of the present invention, the PMOS 105 that operates the control signal (SOUT) of the control circuit B in the same manner as the transistor that drives the output load. , NMOS106
As a result, the transient current that passes through the transistor that changes from OFF to ON (driving the output load) can be suppressed, so that switching noise can be suppressed. Even if the output load increases, it can be controlled independently of the output load. Because
As shown in FIG. 7, the capacitance dependence of the delay time can be linearly approximated, and the speed can be increased when the output load increases.

【００１２】（第２の実施の形態）（構成）の説明本提案の第２の実施の形態を図８を用いて説明すると、
第２の実施の形態は第１の実施の形態の回路Aにこの回
路を設けたものとする。PMOS105とNMOS106の間に、常時
ON状態のPMOS81、NMOS82を直列に設けその接続点をSOUT
としている。(Second Embodiment) Description of (Structure) A second embodiment of the present proposal will be described with reference to FIG.
In the second embodiment, this circuit is provided in the circuit A of the first embodiment. Between PMOS 105 and NMOS 106, always
Set PMOS81 and NMOS82 in ON state in series and connect the connection point to SOUT
I am trying.

【００１３】（動作）の説明第２の実施の形態の動作を説明すると、基本的な動作は
図２のタイミング図と同じであるが、常時ON状態のPMOS
81とNMOS82の効果によりS101の立ち下がり動作はより緩
やかになり、S104の立ち上がり動作もより緩やかににな
る。Description of (Operation) The operation of the second embodiment will be described. Although the basic operation is the same as the timing chart of FIG. 2, the PMOS is always on.
Due to the effect of 81 and NMOS 82, the falling operation of S101 becomes more gradual, and the rising operation of S104 becomes more gradual.

【００１４】（効果）の説明以上述べたように、本発明の第２の実施の形態によれ
ば、制御回路Bの制御信号（SOUT）を出力負荷を駆動す
るトランジスタと同じように動作するPMOS105、NMOS10
6、常時ON状態のPMOS81、NMOS82より得たため、OFFから
ON状態に変化（出力負荷を駆動）するトランジスタを通
る過渡電流を抑制できるためスイッチングノイズを抑制
できるようになり、また出力負荷が増大しても出力負荷
と無関係に制御されるため、図７に示すように遅延時間
の容量依存は直線近似できるようになり、出力負荷の増
えた場合の高速化がはかれる。Description of (Effect) As described above, according to the second embodiment of the present invention, the PMOS 105 that operates the control signal (SOUT) of the control circuit B in the same manner as the transistor that drives the output load. , NMOS10
6.Because it is obtained from PMOS81 and NMOS82 which are always on,
Since the transient current passing through the transistor that changes to the ON state (driving the output load) can be suppressed, the switching noise can be suppressed, and even if the output load increases, it is controlled independently of the output load. As shown in the figure, the capacitance dependence of the delay time can be linearly approximated, and the speed can be increased when the output load increases.

【００１５】（第３の実施の形態）（構成）の説明本提案の第３の実施の形態を図９図を用いて説明する
と、第３の実施の形態は第１の実施の形態の回路Aにこ
の回路を設けたものとする。PMOS105とNMOS106の間（そ
の接続点をSOUT）に、コンデンサ91を故意に設けてい
る。(Third Embodiment) Description of (Structure) The third embodiment of the present proposal will be described with reference to FIG. 9, and the third embodiment is the circuit of the first embodiment. It is assumed that this circuit is provided in A. A capacitor 91 is intentionally provided between the PMOS 105 and the NMOS 106 (the connection point is SOUT).

【００１６】（動作）の説明第３の実施の形態の動作を説明すると、基本的な動作は
図２のタイミング図と同じであるが、故意に設けたコン
デンサ91の効果によりS101の立ち下がり動作はより緩や
かになり、S104の立ち上がり動作もより緩やかににな
る。Description of (Operation) The operation of the third embodiment will be described. Although the basic operation is the same as in the timing chart of FIG. 2, the falling operation of S101 is effected by the effect of the intentionally provided capacitor 91. Becomes slower, and the rising operation of S104 becomes slower.

【００１７】（効果）の説明以上述べたように、本発明の第３の実施の形態によれ
ば、制御回路Bの制御信号（SOUT）を出力負荷を駆動す
るトランジスタと同じように動作するPMOS105、NMOS10
6、故意に設けたコンデンサ91より得たため、OFFからON
状態に変化（出力負荷を駆動）するトランジスタを通る
過渡電流を抑制できるためスイッチングノイズを抑制で
きるようになり、また出力負荷が増大しても出力負荷と
無関係に制御されるため、図７に示すように遅延時間の
容量依存は直線近似できるようになり、出力負荷の増え
た場合の高速化がはかれる。Description of (Effect) As described above, according to the third embodiment of the present invention, the PMOS 105 that operates the control signal (SOUT) of the control circuit B in the same manner as the transistor that drives the output load. , NMOS10
6. Since it was obtained from the intentionally provided capacitor 91, it turns from OFF to ON
Since the transient current passing through the transistor that changes to the state (driving the output load) can be suppressed, the switching noise can be suppressed, and even if the output load increases, the control is performed independently of the output load. As described above, the capacitance dependence of the delay time can be linearly approximated, and the speed can be increased when the output load increases.

【００１８】（第４の実施の形態）（構成）の説明本提案の第４の実施の形態を図１０を用いて説明する
と、第４の実施の形態は第１の実施の形態の回路Aにこ
の回路を設けたものとする。PMOS105とNMOS106の間に、
常時ON状態のPMOS81、NMOS82を直列に設けその接続点を
SOUTとし、コンデンサ９１を故意に設けている。(Fourth Embodiment) Description of (Structure) A fourth embodiment of the present proposal will be described with reference to FIG. 10. The fourth embodiment is the circuit A of the first embodiment. It is assumed that this circuit is provided in. Between PMOS 105 and NMOS 106,
Always connect PMOS81, NMOS82 in series to the connection point
It is SOUT and the capacitor 91 is intentionally provided.

【００１９】（動作）の説明第４の実施の形態の動作を説明すると、基本的な動作は
図２のタイミング図と同じであるが、常時ON状態のPMOS
81とNMOS82と故意に設けたコンデンサ91の効果によりS1
01の立ち下がり動作はより緩やかになり、S104の立ち上
がり動作もより緩やかにになる。Description of (Operation) The operation of the fourth embodiment will be described. Although the basic operation is the same as in the timing chart of FIG. 2, the PMOS is always on.
81 due to the effect of the NMOS 82 and the deliberately provided capacitor 91
The falling operation of 01 becomes slower, and the rising operation of S104 becomes slower.

【００２０】（効果）の説明以上述べたように、本発明の第４の実施の形態によれ
ば、制御回路Bの制御信号（SOUT）を出力負荷を駆動す
るトランジスタと同じように動作するPMOS105、NMOS10
6、常時ON状態のPMOS81、NMOS82と故意に設けたコンデ
ンサ91より得たため、OFFからON状態に変化（出力負荷
を駆動）するトランジスタを通る過渡電流を抑制できる
ためスイッチングノイズを抑制できるようになり、また
出力負荷が増大しても出力負荷と無関係に制御されるた
め、図７に示すように遅延時間の容量依存は直線近似で
きるようになり、出力負荷の増えた場合の高速化がはか
れる。Description of (Effect) As described above, according to the fourth embodiment of the present invention, the PMOS 105 that operates the control signal (SOUT) of the control circuit B in the same manner as the transistor that drives the output load. , NMOS10
6. Since it is obtained from the PMOS81 and NMOS82 which are always on and the capacitor 91 intentionally installed, it is possible to suppress the switching noise by suppressing the transient current passing through the transistor that changes from OFF to ON (driving the output load). Further, even if the output load increases, the control is performed regardless of the output load, so that the capacitance dependence of the delay time can be linearly approximated as shown in FIG. 7, and the speed can be increased when the output load increases.

【００２１】（第５の実施の形態）の説明（構成）の説明本提案の第５の実施の形態を図１１図を用いて説明する
と、第５の実施の形態は第１の実施の形態の回路Aにこ
の回路を設けたものとする。S101とSOUT、S104とSOUTの
間にコンデンサ111、112を各々設けている。Description of (Fifth Embodiment) Description of (Structure) A fifth embodiment of the present proposal will be described with reference to FIG. 11, and the fifth embodiment will be described as the first embodiment. It is assumed that this circuit is provided in circuit A of. Capacitors 111 and 112 are provided between S101 and SOUT and between S104 and SOUT, respectively.

【００２２】（動作）の説明第５の実施の形態の動作を説明すると、基本的な動作は
図２のタイミング図と同じであるが、コンデンサ111、1
12の効果によりS101の立ち下がり動作はより緩やかにな
り、S104の立ち上がり動作もより緩やかにになる。S101
の立ち下がり動作を例にすると、S101がH→Lに変化する
と、SOUTはL→Hへ変化しはじめる（S101とSOUTは変化が
逆向き）。そうすると、コンデンサ111の効果（S101とS
OUTの電位差を保持しようとする働き）により、S101の
立ち下がり動作はより緩やかになる。Description of (Operation) To explain the operation of the fifth embodiment, the basic operation is the same as the timing chart of FIG.
The effect of 12 makes the falling operation of S101 slower and the rising operation of S104 slower. S101
For example, when S101 changes from H to L, SOUT starts to change from L to H (S101 and SOUT change in opposite directions). Then, the effect of capacitor 111 (S101 and S
The action of holding the potential difference of OUT) makes the falling operation of S101 slower.

【００２３】（効果）の説明以上述べたように、本発明の第５の実施の形態によれ
ば、制御回路Bの制御信号（SOUT）を出力負荷を駆動す
るトランジスタと同じように動作するPMOS105、NMOS106
より得て、OFFからON状態に変化（出力負荷を駆動）す
るトランジスタのゲート信号（S101,S104）もコンデン
サ111、112によって制御するようにしたためそのトラン
ジスタを通る過渡電流を抑制できるためスイッチングノ
イズを抑制できるようになり、また出力負荷が増大して
も出力負荷と無関係に制御されるため、第７図に示すよ
うに遅延時間の容量依存は直線近似できるようになり、
出力負荷の増えた場合の高速化がはかれる。Description of (Effect) As described above, according to the fifth embodiment of the present invention, the PMOS 105 that operates the control signal (SOUT) of the control circuit B in the same manner as the transistor that drives the output load. , NMOS106
As a result, the gate signal (S101, S104) of the transistor that changes from OFF to ON state (driving the output load) is also controlled by the capacitors 111 and 112, so that the transient current that passes through that transistor can be suppressed and switching noise It becomes possible to suppress it, and even if the output load increases, it is controlled independently of the output load, so that the capacitance dependence of the delay time can be linearly approximated as shown in FIG.
When the output load increases, the speed can be increased.

【００２４】（第６の実施の形態）（構成）の説明第６の実施の形態を図１２を用いて説明すると、出力負
荷を駆動するPMOS607とNMOS608と同じように動作するPM
OS605とNMOS606を設け、常時ON状態のトランジスタPMOS
609、NMOS610（回路C）を設けている。そして、PMOS605
とPMOS609の接続点をSOUTPとしNMOS610とNMOS606の接続
点をSOUTNとして制御回路Bへ接続している。(Sixth Embodiment) Description of (Structure) A sixth embodiment will be described with reference to FIG. 12. A PM that operates in the same manner as the PMOS 607 and NMOS 608 that drive the output load.
OS605 and NMOS606 are provided, and the transistor PMOS is always on.
609 and NMOS610 (circuit C) are provided. And PMOS605
And the connection point between the PMOS 609 and the PMOS 609 is SOUTP, and the connection point between the NMOS 610 and the NMOS 606 is SOUTN and is connected to the control circuit B.

【００２５】（動作）の説明第６の実施の形態の動作を図１３のタイミング図をもち
いて説明すると、制御回路B内のPMOS602、NMOS603のON/
OFFはSOUTPとSOUTNによって行われる。図１３のタイミ
ング図中(c)、(g)参照。Description of (Operation) The operation of the sixth embodiment will be described with reference to the timing chart of FIG. 13. Turning ON / OFF of the PMOS 602 and NMOS 603 in the control circuit B
OFF is performed by SOUTP and SOUTN. See (c) and (g) in the timing chart of FIG.

【００２６】そして、PMOS602のゲート信号となるSOUTP
のLレベルはPMOS609の効果により、GND＋Vtp（PMOSの閾
値電圧）となる。また、NMOS603のゲート信号となるSOU
TNのHレベルはNMOS610の効果により、VDDーVtn（NMOSの
閾値電圧）となる。Then, SOUTP which becomes the gate signal of the PMOS 602
Due to the effect of the PMOS 609, the L level becomes GND + Vtp (PMOS threshold voltage). Also, the SOU that becomes the gate signal of the NMOS 603
The H level of TN becomes VDD-Vtn (threshold voltage of NMOS) due to the effect of NMOS610.

【００２７】（効果）の説明以上述べたように、本発明の第６の実施の形態によれ
ば、制御回路Bの制御信号（SOUTP、SOUTN）を出力負荷
を駆動するトランジスタと同じように動作するPMOS60
5、NMOS606と常時ON状態のトランジスタPMOS609、NMOS6
10より得て、そしてPMOS602のゲート信号LレベルをGND
よりも高く、NMOS603ののゲート信号HレベルをVDDより
も低くすることで、ON抵抗を高く設定できるようになり
OFFからON状態に変化（出力負荷を駆動）するトランジ
スタを通る過渡電流を抑制できるためスイッチングノイ
ズを抑制できるようになり、また出力負荷が増大しても
出力負荷と無関係に制御されるため、第７図に示すよう
に遅延時間の容量依存は直線近似できるようになり、出
力負荷の増えた場合の高速化がはかれる。Description of (Effect) As described above, according to the sixth embodiment of the present invention, the control signal (SOUTP, SOUTN) of the control circuit B operates in the same manner as the transistor for driving the output load. PMOS 60
5, NMOS606 and always-on transistor PMOS609, NMOS6
Obtained from 10, and set the gate signal L level of PMOS 602 to GND
It is possible to set the ON resistance higher by setting the gate signal H level of NMOS603 lower than VDD.
Since the transient current that passes through the transistor that changes from OFF to ON state (driving the output load) can be suppressed, switching noise can be suppressed, and even if the output load increases, it is controlled independently of the output load. As shown in FIG. 7, the capacitance dependence of the delay time can be approximated to a straight line, and the speed can be increased when the output load increases.

【００２８】（第７の実施の形態）（構成）の説明第７の実施の形態を図１４を用いて説明すると、第７の
実施の形態は第６の実施の形態の回路Cにこの回路を設
けたものとする。PMOS609とNMOS610の間にコンデンサ70
3を故意に設けている。(Seventh Embodiment) Description of (Structure) The seventh embodiment will be described with reference to FIG. 14. The seventh embodiment is the same as the circuit C of the sixth embodiment. Shall be provided. Capacitor 70 between PMOS 609 and NMOS 610
3 is intentionally set.

【００２９】（動作）の説明第７の実施の形態の動作を説明すると、基本的な動作は
図１３のタイミング図と同じであるが、故意に設けたコ
ンデンサ703の効果により、SOUTPとSOUTNの動作が緩や
かになり、S101の立ち下がり動作はより緩やかになり、
S104の立ち上がり動作もより緩やかにになる。Description of (Operation) The operation of the seventh embodiment will be described. Although the basic operation is the same as in the timing chart of FIG. 13, the effect of the capacitor 703 intentionally provided causes SOUTP and SOUTN to operate. The operation becomes slower, the falling operation of S101 becomes slower,
The rising operation of S104 becomes slower.

【００３０】（効果）の説明以上述べたように、本発明の第７の実施の形態によれ
ば、制御回路Bの制御信号（SOUTP、SOUTN）を出力負荷
を駆動するトランジスタと同じように動作するPMOS60
5、NMOS606と常時ON状態のトランジスタPMOS609、NMOS6
10より得て、そしてPMOS602のゲート信号をGNDレベルよ
りも高く、NMOS603ののゲート信号をVDDよりも低くする
ことで、ON抵抗を高く設定できるようになり、コンデン
サ703の効果により、SOUTPとSOUTNの動作を緩やかにで
きるため、OFFからON状態に変化（出力負荷を駆動）す
るトランジスタを通る過渡電流を抑制できるためスイッ
チングノイズを抑制できるようになり、また出力負荷が
増大しても出力負荷と無関係に制御されるため、図７図
に示すように遅延時間の容量依存は直線近似できるよう
になり、出力負荷の増えた場合の高速化がはかれる。Description of (Effect) As described above, according to the seventh embodiment of the present invention, the control signal (SOUTP, SOUTN) of the control circuit B operates in the same manner as the transistor for driving the output load. PMOS 60
5, NMOS606 and always-on transistor PMOS609, NMOS6
By setting the gate signal of PMOS 602 higher than the GND level and the gate signal of NMOS 603 lower than VDD, the ON resistance can be set higher, and the effect of the capacitor 703 enables SOUTP and SOUTN Since the operation of can be slowed down, the transient current passing through the transistor that changes from OFF to ON state (driving the output load) can be suppressed, so that switching noise can be suppressed, and even if the output load increases, Since the control is performed irrespectively, the capacitance dependence of the delay time can be linearly approximated as shown in FIG. 7, and the speed can be increased when the output load increases.

【００３１】（第８の実施の形態）の説明（構成）の説明本提案の第８の実施の形態を図１５を用いて説明する
と、第８の実施の形態は第１の実施の形態の回路Bにこ
の回路を設けたものとする。制御される（ON/OFFの切り
換えが行われる）トランジスタPMOS803、NMOS804がS101
とS104の間に直列に接続され、常時ON状態のNMOS801とP
MOS802がS101とS104の間に直列に接続され、PMOS803とN
MOS804の接続点とNMOS801とPMOS802の接続点は接続され
ている。Description of (Eighth Embodiment) (Structure) Description of the eighth embodiment of the present proposal will be made with reference to FIG. 15. The eighth embodiment is the same as the first embodiment. It is assumed that the circuit B is provided with this circuit. Controlled (ON / OFF switching is performed) Transistors PMOS803, NMOS804 are S101
And S104 are connected in series and are always on.
MOS802 is connected in series between S101 and S104, and PMOS803 and N
The connection point of MOS804 and the connection point of NMOS801 and PMOS802 are connected.

【００３２】（動作）の説明第８の実施の形態の動作を説明すると、基本的な動作は
図２のタイミング図と同じであるが、S101立ち下がり時
の動作は、まずSOUT=LであるためPMOS803=ON、NMOS804=O
FFである。この状態から、S101がH→Lへ変化するが、NM
OS804がOFF状態であるためS101は瞬時に完全なLレベル
にならず（経路１）、その後SOUTがHレベルに近づくこ
とでNMOS804がON状態となり（経路２）S101はグランド
レベルとなる。次にS104立ち上がり時の動作は、まずSO
UT=HであるためPMOS803=OFF、NMOS804=ONである。この状
態から、S104がL→Hへ変化するが、PMOS803がOFF状態で
あるためS104は瞬時に完全なHレベルにならず（経路
２）、その後SOUTがLレベルに近づくことでPMOS803がON
状態となり（経路１）S104は電源レベルとなる。この動
作によりS101の立ち下がり動作はより緩やかになり、S1
04の立ち上がり動作もより緩やかにになる。Description of (Operation) The operation of the eighth embodiment will be described. The basic operation is the same as that of the timing chart of FIG. 2, but the operation at the fall of S101 is first SOUT = L. Therefore, PMOS803 = ON, NMOS804 = O
It is FF. From this state, S101 changes from H to L, but NM
Since the OS804 is in the OFF state, S101 does not instantly reach the complete L level (path 1), and then SOUT approaches the H level to turn on the NMOS 804 (path 2) and the S101 becomes the ground level. Next, the operation at the start of S104 is SO
Since UT = H, PMOS803 = OFF and NMOS804 = ON. From this state, S104 changes from L to H, but since PMOS 803 is in the OFF state, S104 does not instantly reach the full H level (path 2), and then SOUT approaches the L level and PMOS 803 turns ON.
The state becomes (path 1), and S104 becomes the power supply level. By this operation, the falling operation of S101 becomes slower, and S1
The start-up operation of 04 is also slower.

【００３３】（効果）の説明以上述べたように、本発明の第８の実施の形態によれ
ば、制御回路Bの制御信号（SOUT）を出力負荷を駆動す
るトランジスタと同じように動作するPMOS105、NMOS106
より得て、制御回路Bにおいても常時ON状態のNMOS801、P
MOS802のON抵抗値を自由に設定できるため、OFFからON
状態に変化（出力負荷を駆動）するトランジスタのを通
る過渡電流を抑制できるためスイッチングノイズを抑制
できるようになり、また出力負荷が増大しても出力負荷
と無関係に制御されるため、図７に示すように遅延時間
の容量依存は直線近似できるようになり、出力負荷の増
えた場合の高速化がはかれる。Description of (Effect) As described above, according to the eighth embodiment of the present invention, the PMOS 105 that operates the control signal (SOUT) of the control circuit B in the same manner as the transistor that drives the output load. , NMOS106
As a result, even in control circuit B, NMOS 801, P
Since the ON resistance value of MOS802 can be freely set, it turns ON from OFF
Since the transient current passing through the transistor that changes to the state (driving the output load) can be suppressed, the switching noise can be suppressed, and even if the output load increases, it is controlled independently of the output load. As shown in the figure, the capacitance dependence of the delay time can be linearly approximated, and the speed can be increased when the output load increases.

【００３４】（第９の実施の形態）の説明（構成）の説明本提案の第９の実施の形態を図１６を用いて説明する
と、第９の実施の実施の形態は第６の実施の形態の回路
Bにこの回路を設けたものとする。制御される（ON/OFF
の切り換えが行われる）トランジスタPMOS803、NMOS804
がS101とS104の間に直列に接続され、常時ON状態のNMOS
801とPMOS802がS101とS104の間に直列に接続され、PMOS
803とNMOS804の接続点とNMOS801とPMOS802の接続点は接
続されている。なお、PMOS803のゲートにはSOUTPが接続
されNMOS804にはSOUTNが接続されている。Description of (Ninth Embodiment) Description of (Structure) A ninth embodiment of the present proposal will be described with reference to FIG. 16. The ninth embodiment will be described as a sixth embodiment. Form of circuit
It is assumed that B has this circuit. Controlled (ON / OFF
Switching is performed) Transistors PMOS803, NMOS804
Is connected in series between S101 and S104, and is always on.
801 and PMOS 802 are connected in series between S101 and S104,
The connection point between 803 and NMOS 804 and the connection point between NMOS 801 and PMOS 802 are connected. Note that SOUTP is connected to the gate of the PMOS 803 and SOUTN is connected to the NMOS 804.

【００３５】（動作）の説明第９の実施の形態の動作を説明すると、基本的な動作は
図１３のタイミング図と同じであるが（PMOS803のゲー
ト信号となるSOUTPのLレベルはPMOS609の効果により、G
ND＋Vtp（PMOSの閾値電圧）となる。また、NMOS804のゲ
ート信号となるSOUTNのHレベルはNMOS610の効果によ
り、VDDーVtn（NMOSの閾値電圧）となる）、S101立ち下
がり時の動作は、まずSOUTN=L、SOUTP=GND＋Vtp（PMOS
の閾値電圧）であるためPMOS803=ON、NMOS804=OFFであ
る。この状態から、S101がH→Lへ変化するが、NMOS804
がOFF状態であるためS101は瞬時に完全なLレベルになら
ず（経路１）、その後SOUTNがHレベル（VDDーVtn（NMOS
の閾値電圧））に近づくことでNMOS804がON状態、SOUTP
=Hに近づくためPMOS803がOFF状態となり（経路２）S101
はグランドレベルとなる。次にS104立ち上がり時の動作
は、まずSOUTP=H、SOUTN=VDDーVtn（NMOSの閾値電圧）
であるためPMOS803=OFF、NMOS804=ONである。この状態か
ら、S104がL→Hへ変化するが、PMOS803がOFF状態である
ためS104は瞬時に完全なHレベルにならず（経路２）、
その後SOUTPがLレベル（GND＋Vtp（PMOSの閾値電圧））
に近づくことでPMOS803がON状態となり（経路１）S104
は電源レベルとなる。この動作によりS101の立ち下がり
動作はより緩やかになり、S104の立ち上がり動作もより
緩やかにになる。Description of (Operation) The operation of the ninth embodiment will be described. Although the basic operation is the same as in the timing chart of FIG. 13, the L level of SOUTP serving as the gate signal of the PMOS 803 is the effect of the PMOS 609. By G
It becomes ND + Vtp (threshold voltage of PMOS). The H level of SOUTN, which is the gate signal of the NMOS804, becomes VDD-Vtn (threshold voltage of NMOS) due to the effect of the NMOS610), and the operation at the fall of S101 is SOUTN = L, SOUTP = GND + Vtp (PMOS
Threshold voltage), PMOS803 = ON and NMOS804 = OFF. From this state, S101 changes from H to L, but the NMOS804
Is in the OFF state, S101 does not instantly reach the complete L level (path 1), and then SOUTN goes to the H level (VDD-Vtn (NMOS
Threshold voltage of), NMOS 804 is turned on, SOUTP
= H, the PMOS 803 is turned off (path 2) S101
Is at ground level. Next, the operation when S104 rises is as follows: SOUTP = H, SOUTN = VDD-Vtn (NMOS threshold voltage)
Therefore, PMOS 803 = OFF and NMOS 804 = ON. From this state, S104 changes from L to H, but since the PMOS 803 is in the OFF state, S104 does not instantly reach a complete H level (path 2),
After that, SOUTP is at L level (GND + Vtp (PMOS threshold voltage))
When approaching to, the PMOS 803 is turned on (path 1) S104
Is the power level. This operation makes the falling operation of S101 slower and the rising operation of S104 slower.

【００３６】（効果）の説明以上述べたように、本発明の第９の実施の形態によれ
ば、制御回路Bの制御信号（SOUT）を出力負荷を駆動す
るトランジスタと同じように動作するPMOS605、NMOS606
より得て、制御回路Bにおいても常時ON状態のNMOS801、P
MOS802のON抵抗値を自由に設定でき、そしてPMOS803の
ゲート信号LレベルをGNDよりも高く、NMOS804ののゲー
ト信号HレベルをVDDよりも低くすることで、ON抵抗を高
く設定できるようになるため、OFFからON状態に変化
（出力負荷を駆動）するトランジスタのを通る過渡電流
を抑制できるためスイッチングノイズを抑制できるよう
になり、また出力負荷が増大しても出力負荷と無関係に
制御されるため、図７に示すように遅延時間の容量依存
は直線近似できるようになり、出力負荷の増えた場合の
高速化がはかれる。Description of (Effect) As described above, according to the ninth embodiment of the present invention, the PMOS 605 that operates the control signal (SOUT) of the control circuit B in the same manner as the transistor that drives the output load. , NMOS606
As a result, even in control circuit B, NMOS 801, P
The ON resistance value of MOS802 can be set freely, and by setting the gate signal L level of PMOS 803 higher than GND and the gate signal H level of NMOS 804 lower than VDD, the ON resistance can be set high. , Since the transient current passing through the transistor that changes from OFF to ON state (driving the output load) can be suppressed, switching noise can be suppressed, and even if the output load increases, it is controlled independently of the output load. As shown in FIG. 7, the capacitance dependence of the delay time can be linearly approximated, and the speed can be increased when the output load increases.

【００３７】（第１０の実施の形態）の説明（構成）の説明第１０の実施の形態を図１７を用いて説明すると、出力
負荷を駆動するPMOS607とNMOS608と同じように動作する
回路Aを図のように設けている。そして、その出力SOUT
をPMOS604、NMOS603のゲートに接続している。(10th Embodiment) Description (Structure) The 10th embodiment will be described with reference to FIG. 17. A circuit A that operates in the same manner as the PMOS 607 and NMOS 608 that drive the output load will be described. It is provided as shown. And its output SOUT
Is connected to the gates of PMOS 604 and NMOS 603.

【００３８】（動作）の説明第１０の実施の形態の動作を図１８のタイミング図をも
ちいて説明すると、PMOS604、NMOS603のON/OFFはSOUTに
よって行われる。図１８のタイミング図中(k)、(o)を参
照。Description of (Operation) The operation of the tenth embodiment will be described with reference to the timing chart of FIG. 18. The PMOS 604 and NMOS 603 are turned on / off by SOUT. See (k) and (o) in the timing chart of FIG.

【００３９】（効果）の説明以上説明したように、本発明の第１０の実施の形態によ
れば、PMOS604とNMOS603の制御信号（SOUT）を出力負荷
を駆動するトランジスタと同じように動作する回路Aよ
り得たため、出力負荷を駆動するトランジスタを分割し
た構成のものでも、OFFからON状態に変化（出力負荷を
駆動）するトランジスタを通る過渡電流を抑制できるた
めスイッチングノイズを抑制できるようになり、また出
力負荷が増大しても出力負荷と無関係に制御されるた
め、第７図に示すように遅延時間の容量依存は直線近似
できるようになり、出力負荷の増えた場合の高速化がは
かれる。Description of (Effect) As described above, according to the tenth embodiment of the present invention, the circuit that operates the control signal (SOUT) of the PMOS 604 and the NMOS 603 in the same manner as the transistor that drives the output load. Since it was obtained from A, even with a configuration in which the transistor that drives the output load is divided, it is possible to suppress the switching noise because the transient current passing through the transistor that changes from the OFF state to the ON state (driving the output load) can be suppressed. Further, even if the output load increases, the control is performed regardless of the output load, so that the capacitance dependence of the delay time can be linearly approximated as shown in FIG. 7, and the speed can be increased when the output load increases.

【００４０】（第１１の実施の形態）（構成）の説明第１１の実施の形態を図１９を用いて説明すると、出力
負荷を駆動するPMOS607とNMOS608と同じように動作する
回路Cを図のように設けている。そして、その出力SOUTP
をPMOS604、SOUTNをNMOS603のゲートに各々接続してい
る。(Eleventh Embodiment) Description of (Structure) The eleventh embodiment will be described with reference to FIG. 19. A circuit C that operates in the same manner as the PMOS 607 and the NMOS 608 that drive the output load is shown in FIG. Is provided. And its output SOUTP
Is connected to the gate of PMOS 604, and SOUTN is connected to the gate of NMOS 603.

【００４１】（動作）の説明第１１の実施の形態の動作を図１９のタイミング図をも
ちいて説明すると、PMOS602、NMOS603のON/OFFはSOUTP
とSOUTNによって行われる。図１９のタイミング図中
(k)、(o)を参照。Description of (Operation) The operation of the eleventh embodiment will be described with reference to the timing chart of FIG. 19. Turning ON / OFF of the PMOS 602 and NMOS 603 is SOUTP.
And done by SOUTN. In the timing diagram of FIG.
See (k) and (o).

【００４２】そして、PMOS604のゲート信号となるSOUTP
のLレベルはPMOS609の効果により、GND＋Vtp（PMOSの閾
値電圧）となる。また、NMOS603のゲート信号となるSOU
TNのHレベルはNMOS610の効果により、VDDーVtn（NMOSの
閾値電圧）となる。Then, SOUTP which becomes the gate signal of the PMOS 604
Due to the effect of the PMOS 609, the L level becomes GND + Vtp (PMOS threshold voltage). Also, the SOU that becomes the gate signal of the NMOS 603
The H level of TN becomes VDD-Vtn (threshold voltage of NMOS) due to the effect of NMOS610.

【００４３】（効果）の説明以上説明したように、本発明の第１１の実施例によれ
ば、PMOS604の制御信号（SOUTP）とNMOS603の制御信号
（SOUTN）を出力負荷を駆動するトランジスタと同じよ
うに動作する回路Cより得たため、出力負荷を駆動する
トランジスタを分割した構成のものでも、PMOS602のゲ
ート信号LレベルをGNDよりも高く、NMOS603ののゲート
信号HレベルをVDDよりも低くすることで、ON抵抗を高く
設定できるようになりOFFからON状態に変化（出力負荷
を駆動）するトランジスタを通る過渡電流を抑制できる
ためスイッチングノイズを抑制できるようになり、また
出力負荷が増大しても出力負荷と無関係に制御されるた
め、第７図に示すように遅延時間の容量依存は直線近似
できるようになり、出力負荷の増えた場合の高速化がは
かれる。Description of (Effect) As described above, according to the eleventh embodiment of the present invention, the control signal (SOUTP) of the PMOS 604 and the control signal (SOUTN) of the NMOS 603 are the same as those of the transistor that drives the output load. Even if the transistor that drives the output load is divided, the gate signal L level of the PMOS 602 should be higher than GND and the gate signal H level of the NMOS 603 should be lower than VDD even if the transistor that drives the output load is divided. The ON resistance can be set high, and the transient current passing through the transistor that changes from OFF to the ON state (driving the output load) can be suppressed, so switching noise can be suppressed, and even if the output load increases. Since the control is performed regardless of the output load, the capacitance dependence of the delay time can be linearly approximated as shown in FIG. 7, and the speed can be increased when the output load is increased.

【００４４】（利用形態）の説明（変形例）（１）第２の実施の形態のPMOS81とNMOS82は抵抗素子で
もよい。（２）第１の実施例のPMOS107、NMOS108を駆動する回路
部（PMOS101、102、105、NMOS103、104、106）は１つと
しているが、PMOS107用とNMOS108用に２つ設けてもよ
い。なお、他の実施例についても同じ構成でかまわな
い。Description of (Usage Form) (Modification) (1) The PMOS 81 and the NMOS 82 of the second embodiment may be resistance elements. (2) Although there is one circuit section (PMOS 101, 102, 105, NMOS 103, 104, 106) for driving the PMOS 107 and NMOS 108 of the first embodiment, two circuit sections may be provided for the PMOS 107 and the NMOS 108. The other embodiments may have the same configuration.

【００４５】[0045]

【発明の効果】以上詳細に説明したように、本発明の代
表的なものによれば、次のような効果を奏することがで
きる。As described in detail above, according to the representative of the present invention, the following effects can be obtained.

【００４６】すなわち、本発明によれば、制御回路の制
御信号を、出力負荷を駆動する出力トランジスタと同じ
ように動作するトランジスタより得るようにしたため、
出力負荷を駆動するトランジスタを流れる過渡電流を抑
制できるためスイッチングノイズを抑制できるようにな
り、また出力負荷が増大しても出力負荷と無関係に制御
されるため、遅延時間の容量依存は直線近似できるよう
になり、出力負荷の増えた場合の高速化がはかれる。That is, according to the present invention, the control signal of the control circuit is obtained from the transistor that operates in the same manner as the output transistor that drives the output load.
Since the transient current flowing through the transistor that drives the output load can be suppressed, switching noise can be suppressed, and even if the output load increases, it is controlled independently of the output load, so the delay time capacity dependence can be approximated linearly. As a result, the speed is increased when the output load is increased.

[Brief description of drawings]

【図１】本発明の第１の実施の形態を示す回路図FIG. 1 is a circuit diagram showing a first embodiment of the present invention.

【図２】本発明の第１の実施の形態の動作を示すタイミ
ング図FIG. 2 is a timing chart showing the operation of the first embodiment of the invention.

【図３】従来の技術を示す回路図FIG. 3 is a circuit diagram showing a conventional technique.

【図４】従来の回路の動作を示すタイミング図FIG. 4 is a timing diagram showing the operation of a conventional circuit.

【図５】従来の技術を示す回路図FIG. 5 is a circuit diagram showing a conventional technique.

【図６】従来の回路の動作を示すタイミング図FIG. 6 is a timing diagram showing the operation of a conventional circuit.

【図７】遅延時間の容量依存特性を示すグラフFIG. 7 is a graph showing a capacity-dependent characteristic of delay time.

【図８】本発明の第２の実施の形態を示す回路図FIG. 8 is a circuit diagram showing a second embodiment of the present invention.

【図９】本発明の第３の実施の形態を示す回路図FIG. 9 is a circuit diagram showing a third embodiment of the present invention.

【図１０】本発明の第４の実施の形態を示す回路図FIG. 10 is a circuit diagram showing a fourth embodiment of the present invention.

【図１１】本発明の第５の実施の形態を示す回路図FIG. 11 is a circuit diagram showing a fifth embodiment of the present invention.

【図１２】本発明の第６の実施の形態を示す回路図FIG. 12 is a circuit diagram showing a sixth embodiment of the present invention.

【図１３】本発明の第６の実施の形態の動作を示すタイ
ミング図FIG. 13 is a timing chart showing the operation of the sixth embodiment of the present invention.

【図１４】本発明の第７の実施の形態を示す回路図FIG. 14 is a circuit diagram showing a seventh embodiment of the present invention.

【図１５】本発明の第８の実施の形態を示す回路図FIG. 15 is a circuit diagram showing an eighth embodiment of the present invention.

【図１６】本発明の第９の実施の形態を示す回路図FIG. 16 is a circuit diagram showing a ninth embodiment of the present invention.

【図１７】本発明の第１０の実施の形態を示す回路図FIG. 17 is a circuit diagram showing a tenth embodiment of the present invention.

【図１８】本発明の第１０の実施の形態の動作を示すタ
イミング図FIG. 18 is a timing chart showing the operation of the tenth embodiment of the present invention.

【図１９】本発明の第１１の実施の形態を示す回路図FIG. 19 is a circuit diagram showing an eleventh embodiment of the present invention.

【図２０】本発明の第１０の実施の形態の動作を示すタ
イミング図FIG. 20 is a timing chart showing the operation of the tenth embodiment of the present invention.

[Explanation of symbols]

１０５・・・ＰＭＯＳ１０６・・・ＮＭＯＳ１０７・・・ＰＭＯＳ１０８・・・ＮＭＯＳＯＵＴ・・・出力端子ＩＮ・・・入力端子 105 ... PMOS 106 ... NMOS 107 ... PMOS 108 ... NMOS OUT: Output terminal IN: Input terminal

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平３−175730（ＪＰ，Ａ) 特開平７−254850（ＪＰ，Ａ) 特開平１−179517（ＪＰ，Ａ) 特開平５−291940（ＪＰ，Ａ) 特開平８−298449（ＪＰ，Ａ) 特開平２−123821（ＪＰ，Ａ) 特開平５−218847（ＪＰ，Ａ) 特開平８−274606（ＪＰ，Ａ) 特開平８−228141（ＪＰ，Ａ) 特開平９−8639（ＪＰ，Ａ) 特開平１−240013（ＪＰ，Ａ) 特開平１−305618（ＪＰ，Ａ) 特開平２−17717（ＪＰ，Ａ) 特開平１−241916（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/0175 H03K 17/04 ─────────────────────────────────────────────────── ─── Continuation of front page (56) Reference JP-A-3-175730 (JP, A) JP-A-7-254850 (JP, A) JP-A-1-179517 (JP, A) JP-A-5- 291940 (JP, A) JP 8-298449 (JP, A) JP 2-123821 (JP, A) JP 5-218847 (JP, A) JP 8-274606 (JP, A) JP-A-8-228141 (JP, A) JP-A-9-8639 (JP, A) JP-A-1-240013 (JP, A) JP-A-1-305618 (JP, A) JP-A-2-17717 (JP, A) JP-A-1-241916 (JP, A) (58) Fields investigated (Int.Cl. ⁷ , DB name) H03K 19/0175 H03K 17/04

Claims

(57) [Claims]

1. A power supply voltage terminal to which a power supply voltage is supplied is connected.
A first node between the ground voltage terminal to which the ground potential is supplied and
And a second node connected in series, and from the input terminal
According to the supplied input voltage, the power supply voltage terminal and the first
1 node and the ground voltage terminal and the second
Controlling the conduction state between the first node and the second node
A transistor, Connected to the first node and the second node,
The conduction state between the first node and the second node
A control circuit for controlling, An output terminal between the power supply voltage terminal and the ground voltage terminal
Connected in series through the first node and the first node
The power supply voltage terminal and the output terminal
Between the input terminal and the ground voltage terminal and the output terminal
Third and fourth transitions controlling the conduction state between
And an output circuit including A third node is provided between the power supply voltage terminal and the ground voltage terminal.
Connected in series via a battery, and the first and second
According to the voltage of the node, the power supply voltage terminal and the third
Between the node and the ground voltage terminal and the third node.
Fifth and sixth tigers for controlling the conduction state with the card
Have a register, The control circuit is responsive to the voltage of the third node to
The conductive state between the first node and the second node
An output circuit characterized by controlling.

2. The fifth transistor and the sixth transistor
The transistor is a combination of the third node and the fourth node.
Connected in series via Between the third node and the fourth node,
The voltage levels of the third node and the fourth node are shifted.
A transistor for connecting is connected.
The output circuit according to 1.

3. The control circuit comprises:
The fourth node and the first node depending on the voltage of the fourth node
Controlling the conduction state with the second node.
The output circuit according to claim 2, which is characterized in that