JP3523985B2 - Ｅｅｐｒｏｍ - Google Patents
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
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- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに関
し、より具体的にはＳＯＩ技術を利用した電気的に消去
可能なプログラム可能読取り専用メモリ（ＥＥＰＲＯ
Ｍ）に関する。
し、より具体的にはＳＯＩ技術を利用した電気的に消去
可能なプログラム可能読取り専用メモリ（ＥＥＰＲＯ
Ｍ）に関する。
【０００２】
【従来の技術】シリコン・オン・インシュレータ（ＳＯ
Ｉ）技術は、近年、大幅に進歩してきたが、今後のＶＬ
ＳＩ回路用の選り抜きの技術としてバルク・シリコンに
取って代わる可能性がある。ＳＯＩ技術は、従来のＣＭ
ＯＳのツイン・タブではなく誘電体分離を有し、分離し
たシリコンの島状領域を回路要素として使用することが
実用的になっている。
Ｉ）技術は、近年、大幅に進歩してきたが、今後のＶＬ
ＳＩ回路用の選り抜きの技術としてバルク・シリコンに
取って代わる可能性がある。ＳＯＩ技術は、従来のＣＭ
ＯＳのツイン・タブではなく誘電体分離を有し、分離し
たシリコンの島状領域を回路要素として使用することが
実用的になっている。
【０００３】最も一般的に使用されるＥＥＰＲＯＭで
は、ホット電子注入または薄い誘電体によるファウラー
ノルドハイム・トンネルのいずれかによるプログラミン
グおよびファウラーノルドハイム・トンネルによる消去
と組み合わせて、フローティング・ゲート素子およびコ
ントロール・ゲート（ワード線）素子を使用する。
は、ホット電子注入または薄い誘電体によるファウラー
ノルドハイム・トンネルのいずれかによるプログラミン
グおよびファウラーノルドハイム・トンネルによる消去
と組み合わせて、フローティング・ゲート素子およびコ
ントロール・ゲート（ワード線）素子を使用する。
【０００４】ＥＥＰＲＯＭセルは、追加のプロセスなし
にバルク・シリコン上で標準的なＣＭＯＳプロセスを使
用して製作することができる。これについては、K. Ohs
aki他による"A Single Poly EEPROM Cell Structure fo
r Use in Standard CMOS Processes"（IEEE Journal of
Solid State Circuits, Vol. 29, No. 3, p. 311,１９
９４年３月）という文献に記載されている。ＥＥＰＲＯ
Ｍセルは、隣接して配置されたＮＭＯＳトランジスタと
ＰＭＯＳトランジスタから構成される。ＥＥＰＲＯＭセ
ルでは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタ
に対して共通のポリシリコン・ゲートを提供するように
パターン形成された単一のポリシリコン層のみを使用す
る。このポリシリコン・ゲートはＥＥＰＲＯＭセルのフ
ローティング・ゲートとして機能する。バルクＣＭＯＳ
の場合、このＥＥＰＲＯＭ実施態様は多くの空間を消費
し、また多くのリソグラフィ・マスクを必要とするの
で、多くの応用分野でこのセルは非実用的なものになっ
ている。
にバルク・シリコン上で標準的なＣＭＯＳプロセスを使
用して製作することができる。これについては、K. Ohs
aki他による"A Single Poly EEPROM Cell Structure fo
r Use in Standard CMOS Processes"（IEEE Journal of
Solid State Circuits, Vol. 29, No. 3, p. 311,１９
９４年３月）という文献に記載されている。ＥＥＰＲＯ
Ｍセルは、隣接して配置されたＮＭＯＳトランジスタと
ＰＭＯＳトランジスタから構成される。ＥＥＰＲＯＭセ
ルでは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタ
に対して共通のポリシリコン・ゲートを提供するように
パターン形成された単一のポリシリコン層のみを使用す
る。このポリシリコン・ゲートはＥＥＰＲＯＭセルのフ
ローティング・ゲートとして機能する。バルクＣＭＯＳ
の場合、このＥＥＰＲＯＭ実施態様は多くの空間を消費
し、また多くのリソグラフィ・マスクを必要とするの
で、多くの応用分野でこのセルは非実用的なものになっ
ている。
【０００５】ＥＥＰＲＯＭ設計の現在の最新技術は、た
とえば、H. Kume他による"A 1.28μm2 Contactless Mem
ory Cell Technology for a 3V-Only 64Mbit EEPROM"
（1992 International Electron Devices Meeting, Tec
hnical Digest, p. 991）という文献に表されている。
ＥＥＰＲＯＭデバイスは、ポリシリコンのフローティン
グ・ゲートと、スタック内でフローティング・ゲートの
上にあるコントロール・ゲート（ワード線）とを有する
ｎチャネル電界効果トランジスタから構成される。１．
２８μｍ2という小さいセル面積は、０．４μｍのＣＭ
ＯＳプロセス（４スクエア）に基づくものである。この
プログラム／消去メカニズムはファウラーノルドハイム
・トンネルを使用する。
とえば、H. Kume他による"A 1.28μm2 Contactless Mem
ory Cell Technology for a 3V-Only 64Mbit EEPROM"
（1992 International Electron Devices Meeting, Tec
hnical Digest, p. 991）という文献に表されている。
ＥＥＰＲＯＭデバイスは、ポリシリコンのフローティン
グ・ゲートと、スタック内でフローティング・ゲートの
上にあるコントロール・ゲート（ワード線）とを有する
ｎチャネル電界効果トランジスタから構成される。１．
２８μｍ2という小さいセル面積は、０．４μｍのＣＭ
ＯＳプロセス（４スクエア）に基づくものである。この
プログラム／消去メカニズムはファウラーノルドハイム
・トンネルを使用する。
【０００６】ＥＥＰＲＯＭは、低電力ポータブル電子機
器にとって有用であり、特定用途向け集積回路（ＡＳＩ
Ｃ）やマイクロプロセッサ用のマイクロコードとして有
用である。
器にとって有用であり、特定用途向け集積回路（ＡＳＩ
Ｃ）やマイクロプロセッサ用のマイクロコードとして有
用である。
【０００７】
【発明が解決しようとする課題】本発明は、電気的に消
去可能なプログラム可能読取り専用メモリ（ＥＥＰＲＯ
Ｍ）に適した半導体デバイスと、このようなデバイスの
アレイと、このようなデバイスのスタック式アレイとに
関する。このＥＥＰＲＯＭデバイスは、フローティング
・ゲートと、コントロール・ゲートと、絶縁ゲート電界
効果トランジスタ（ＩＧＦＥＴ）から構成される。コン
トロール・ゲートとＦＥＴはともに、絶縁体層上の同じ
半導体層から作られる。同じ層から作られるため、コン
トロール・ゲートとＦＥＴはコプレーナになっている。
フローティング・ゲートはコントロール・ゲートとＦＥ
Ｔの両方の上に位置する。したがって、フローティング
・ゲートのうち、ＦＥＴの上にある領域は、ＦＥＴのゲ
ート電極も形成する。コントロール・ゲートはフローテ
ィング・ゲートに静電結合されている。
去可能なプログラム可能読取り専用メモリ（ＥＥＰＲＯ
Ｍ）に適した半導体デバイスと、このようなデバイスの
アレイと、このようなデバイスのスタック式アレイとに
関する。このＥＥＰＲＯＭデバイスは、フローティング
・ゲートと、コントロール・ゲートと、絶縁ゲート電界
効果トランジスタ（ＩＧＦＥＴ）から構成される。コン
トロール・ゲートとＦＥＴはともに、絶縁体層上の同じ
半導体層から作られる。同じ層から作られるため、コン
トロール・ゲートとＦＥＴはコプレーナになっている。
フローティング・ゲートはコントロール・ゲートとＦＥ
Ｔの両方の上に位置する。したがって、フローティング
・ゲートのうち、ＦＥＴの上にある領域は、ＦＥＴのゲ
ート電極も形成する。コントロール・ゲートはフローテ
ィング・ゲートに静電結合されている。
【０００８】
【課題を解決するための手段】本発明は、ＦＥＴとコン
トロール・ゲートがともにコプレーナであり、絶縁体表
面上に位置しているので、標準の絶縁体上シリコン（Ｓ
ＯＩ）技術を使用して容易に製作することができ、ＳＯ
Ｉウェハのシリコン層を使用してコントロール・ゲート
とＦＥＴを両方とも形成することができる。フローティ
ング・ゲートはＦＥＴのゲート電極も形成するので、こ
のＥＥＰＲＯＭデバイスの製作プロセスは、ＥＥＰＲＯ
Ｍデバイスの一部ではない他のＦＥＴの製作にも使用す
ることができる。したがって、本発明により、本発明の
ＥＥＰＲＯＭデバイスと標準のＳＯＩ ＣＭＯＳデバイ
スを同一チップ上に容易に統合することができる。
トロール・ゲートがともにコプレーナであり、絶縁体表
面上に位置しているので、標準の絶縁体上シリコン（Ｓ
ＯＩ）技術を使用して容易に製作することができ、ＳＯ
Ｉウェハのシリコン層を使用してコントロール・ゲート
とＦＥＴを両方とも形成することができる。フローティ
ング・ゲートはＦＥＴのゲート電極も形成するので、こ
のＥＥＰＲＯＭデバイスの製作プロセスは、ＥＥＰＲＯ
Ｍデバイスの一部ではない他のＦＥＴの製作にも使用す
ることができる。したがって、本発明により、本発明の
ＥＥＰＲＯＭデバイスと標準のＳＯＩ ＣＭＯＳデバイ
スを同一チップ上に容易に統合することができる。
【０００９】本発明のＥＥＰＲＯＭデバイスは、コント
ロール・ゲートとＦＥＴをともにポリシリコン層または
アモルファス・シリコン層から作り、絶縁体上ポリシリ
コンまたは絶縁体上アモルファス・シリコンを使用して
製作することもできる。絶縁体上ポリシリコンまたは絶
縁体上アモルファス・シリコンは標準のＣＭＯＳ集積回
路の上または相互の上に容易に形成できるので、本発明
のＥＥＰＲＯＭデバイスのアレイからなる複数の層を相
互に積み重ねることができる。アレイの層を積み重ねる
ことにより、ＥＥＰＲＯＭセルの面積密度を増すことが
できる。
ロール・ゲートとＦＥＴをともにポリシリコン層または
アモルファス・シリコン層から作り、絶縁体上ポリシリ
コンまたは絶縁体上アモルファス・シリコンを使用して
製作することもできる。絶縁体上ポリシリコンまたは絶
縁体上アモルファス・シリコンは標準のＣＭＯＳ集積回
路の上または相互の上に容易に形成できるので、本発明
のＥＥＰＲＯＭデバイスのアレイからなる複数の層を相
互に積み重ねることができる。アレイの層を積み重ねる
ことにより、ＥＥＰＲＯＭセルの面積密度を増すことが
できる。
【００１０】本発明の上記その他の特徴、目的、および
利点は、以下に示す本発明の詳細な説明を添付図面とと
もに読み検討すると、明らかになるだろう。
利点は、以下に示す本発明の詳細な説明を添付図面とと
もに読み検討すると、明らかになるだろう。
【００１１】
【発明の実施の形態】図１を参照すると、同図には、電
気的に消去可能なプログラム可能読取り専用メモリ（Ｅ
ＥＰＲＯＭ）セル１０の平面図が示されている。ＥＥＰ
ＲＯＭセル１０は、フローティング・ゲート１４を有す
る電界効果トランジスタ（ＦＥＴ）１２を含む。ＦＥＴ
１２のソース１３はリード１１によりアースなどの電圧
電位に結合され、ＦＥＴ１２のドレイン１５はビット線
１６に結合されている。フローティング・ゲート１４
は、所定の値の静電結合を提供するのに十分なオーバラ
ップ域２０を備え、ワード線１８の上に延びている。
気的に消去可能なプログラム可能読取り専用メモリ（Ｅ
ＥＰＲＯＭ）セル１０の平面図が示されている。ＥＥＰ
ＲＯＭセル１０は、フローティング・ゲート１４を有す
る電界効果トランジスタ（ＦＥＴ）１２を含む。ＦＥＴ
１２のソース１３はリード１１によりアースなどの電圧
電位に結合され、ＦＥＴ１２のドレイン１５はビット線
１６に結合されている。フローティング・ゲート１４
は、所定の値の静電結合を提供するのに十分なオーバラ
ップ域２０を備え、ワード線１８の上に延びている。
【００１２】複数のＥＥＰＲＯＭセル１０は、ＥＥＰＲ
ＯＭアレイを形成するために図８に示すようにアレイ状
に相互接続することができる。ＥＥＰＲＯＭセルは列と
行の形式に配置することができる。１つの行内のＥＥＰ
ＲＯＭセルはそれぞれのワード線に結合される。１つの
列内のＥＥＰＲＯＭセルはそれぞれのビット線に結合さ
れる。
ＯＭアレイを形成するために図８に示すようにアレイ状
に相互接続することができる。ＥＥＰＲＯＭセルは列と
行の形式に配置することができる。１つの行内のＥＥＰ
ＲＯＭセルはそれぞれのワード線に結合される。１つの
列内のＥＥＰＲＯＭセルはそれぞれのビット線に結合さ
れる。
【００１３】ＥＥＰＲＯＭセルのアレイは、図２に示す
ように、絶縁体上シリコン（ＳＯＩ）ウェハ２４の上に
製作することができる。シリコンなどにすることができ
る基板２５はその上に絶縁層２６を有し、その絶縁層は
シリコン酸化膜などにすることができる。絶縁体層２６
の上には、単結晶、多結晶、またはアモルファスにする
ことができる半導体層２７が位置決めされている。半導
体層２７は、たとえば、Ｓｉ、Ｇｅ、ＳｉＣ、ＳｉＧ
ｅ、ＧａＡｓ、ＧａＮ、ＩｎＧａＡｓ、またはＩｎＰに
することができる。ウェハ２４は、ボンディングおよび
エッチ・バック技法によって製作することができる。ボ
ンディングおよびエッチ・バックは、シリコン・ウェハ
を別のシリコン・ウェハにボンディングすることからな
り、一方または両方のウェハはその上にシリコン酸化膜
の層を有する。次に、一方のシリコン・ウェハを薄い層
まで下へエッチングする。あるいは、シリコン・ウェハ
２５内に酸素を注入し、その後、アニールを行って埋込
み酸化物層を形成することによって、ウェハ２４を製作
することができる。このプロセスは、酸素注入による分
離（ＳＩＭＯＸ）と呼ばれている。
ように、絶縁体上シリコン（ＳＯＩ）ウェハ２４の上に
製作することができる。シリコンなどにすることができ
る基板２５はその上に絶縁層２６を有し、その絶縁層は
シリコン酸化膜などにすることができる。絶縁体層２６
の上には、単結晶、多結晶、またはアモルファスにする
ことができる半導体層２７が位置決めされている。半導
体層２７は、たとえば、Ｓｉ、Ｇｅ、ＳｉＣ、ＳｉＧ
ｅ、ＧａＡｓ、ＧａＮ、ＩｎＧａＡｓ、またはＩｎＰに
することができる。ウェハ２４は、ボンディングおよび
エッチ・バック技法によって製作することができる。ボ
ンディングおよびエッチ・バックは、シリコン・ウェハ
を別のシリコン・ウェハにボンディングすることからな
り、一方または両方のウェハはその上にシリコン酸化膜
の層を有する。次に、一方のシリコン・ウェハを薄い層
まで下へエッチングする。あるいは、シリコン・ウェハ
２５内に酸素を注入し、その後、アニールを行って埋込
み酸化物層を形成することによって、ウェハ２４を製作
することができる。このプロセスは、酸素注入による分
離（ＳＩＭＯＸ）と呼ばれている。
【００１４】図３は、ゲート酸化物とその後の層が形成
される前の製作の第１段階における線５−５に沿った図
１の断面図を示している。半導体層２７は、間隔をあけ
て配置された第１および第２の半導体領域を形成するよ
うにパターン形成することができる。第１の領域は、Ｆ
ＥＴ１２のソース１３、ドレイン１５、チャネル領域３
９用である。第２の領域は、コントロール・ゲート（ワ
ード線１８）用である。半導体層２７の開口部２８、２
９、３０は、化学気相成長（ＣＶＤ）などにより、シリ
コン酸化膜３２などの誘電体で充填する。パターン形成
した半導体層２７とシリコン酸化膜３２の上面は、化学
機械研磨（ＣＭＰ）などにより研磨して、プレーナ表面
３３を形成する。
される前の製作の第１段階における線５−５に沿った図
１の断面図を示している。半導体層２７は、間隔をあけ
て配置された第１および第２の半導体領域を形成するよ
うにパターン形成することができる。第１の領域は、Ｆ
ＥＴ１２のソース１３、ドレイン１５、チャネル領域３
９用である。第２の領域は、コントロール・ゲート（ワ
ード線１８）用である。半導体層２７の開口部２８、２
９、３０は、化学気相成長（ＣＶＤ）などにより、シリ
コン酸化膜３２などの誘電体で充填する。パターン形成
した半導体層２７とシリコン酸化膜３２の上面は、化学
機械研磨（ＣＭＰ）などにより研磨して、プレーナ表面
３３を形成する。
【００１５】ＦＥＴ１２のソース１３、ドレイン１５、
本体と、コントロール・ゲート（ワード線）１８は、約
４×１０17程度までｐ型にドープする。コントロール・
ゲート（ワード線）１８は、その抵抗を低減するために
約２×１０20程度までｐ++に重度のドープを行うことが
できる。
本体と、コントロール・ゲート（ワード線）１８は、約
４×１０17程度までｐ型にドープする。コントロール・
ゲート（ワード線）１８は、その抵抗を低減するために
約２×１０20程度までｐ++に重度のドープを行うことが
できる。
【００１６】次に図４に示すように、ＦＥＴ１２用のゲ
ート絶縁体を設けるためにＣＶＤなどにより薄いシリコ
ン酸化膜層３６を形成する。
ート絶縁体を設けるためにＣＶＤなどにより薄いシリコ
ン酸化膜層３６を形成する。
【００１７】次に、ポリシリコンなどにすることができ
る多結晶半導体材料の層３８を薄膜絶縁体層３６の上に
形成するが、これはパターン形成した半導体層２７の上
に形成したシリコン酸化膜などにすることができる。そ
の後、リソグラフィ技法により層３８にパターン形成
し、図１および図４に示すようにフローティング・ゲー
ト１４を形成する。
る多結晶半導体材料の層３８を薄膜絶縁体層３６の上に
形成するが、これはパターン形成した半導体層２７の上
に形成したシリコン酸化膜などにすることができる。そ
の後、リソグラフィ技法により層３８にパターン形成
し、図１および図４に示すようにフローティング・ゲー
ト１４を形成する。
【００１８】フローティング・ゲート１４をマスクとし
て使用し、ソース１３とドレイン１５をイオン注入によ
り約１×１０20程度までｎ型にドープし、チャネル領域
３９はｐ型のままにする。フローティング・ゲート１４
は、マスクとして機能するが、同じくこのプロセスでｎ
型にドープする。
て使用し、ソース１３とドレイン１５をイオン注入によ
り約１×１０20程度までｎ型にドープし、チャネル領域
３９はｐ型のままにする。フローティング・ゲート１４
は、マスクとして機能するが、同じくこのプロセスでｎ
型にドープする。
【００１９】フローティング・ゲート１４と絶縁体層３
６の上には、窒化シリコンなどにすることができる誘電
体の層４０を形成する。その後、反応性イオン・エッチ
ング（ＲＩＥ）などにより層４０をエッチングし、図５
に示す側壁４２を形成する。
６の上には、窒化シリコンなどにすることができる誘電
体の層４０を形成する。その後、反応性イオン・エッチ
ング（ＲＩＥ）などにより層４０をエッチングし、図５
に示す側壁４２を形成する。
【００２０】次に、フローティング・ゲート１４または
側壁４２によって保護されない部分を貫通するように絶
縁体層３６をエッチングし、図１に示すコントロール・
ゲート（ワード線）１８、ソース１３、ドレイン１５の
半導体材料を露出する。次に、コントロール・ゲート
（ワード線）１８、ソース１３、ドレイン１５、フロー
ティング・ゲート１４のシリコンなど、露出した半導体
材料の上にチタンなどの超硬合金の層を付着させる。超
硬合金の層をアニールし、図１、図６、図７に示すよう
にコントロール・ゲート（ワード線）１８、ソース１
３、ドレイン１５、フローティング・ゲート１４の上に
ケイ化チタン４４などを形成する。
側壁４２によって保護されない部分を貫通するように絶
縁体層３６をエッチングし、図１に示すコントロール・
ゲート（ワード線）１８、ソース１３、ドレイン１５の
半導体材料を露出する。次に、コントロール・ゲート
（ワード線）１８、ソース１３、ドレイン１５、フロー
ティング・ゲート１４のシリコンなど、露出した半導体
材料の上にチタンなどの超硬合金の層を付着させる。超
硬合金の層をアニールし、図１、図６、図７に示すよう
にコントロール・ゲート（ワード線）１８、ソース１
３、ドレイン１５、フローティング・ゲート１４の上に
ケイ化チタン４４などを形成する。
【００２１】図６は、図１の線６−６に沿った断面図で
ある。図６のＦＥＴ１２は、厚さ２００ｎｍの半導体材
料の上に製作することができる。シリコン酸化物層３６
は５ｎｍの厚さにすることができる。フローティング・
ゲート１４は約２００ｎｍの厚さにすることができる。
ある。図６のＦＥＴ１２は、厚さ２００ｎｍの半導体材
料の上に製作することができる。シリコン酸化物層３６
は５ｎｍの厚さにすることができる。フローティング・
ゲート１４は約２００ｎｍの厚さにすることができる。
【００２２】図７は、図１の線７−７に沿った断面図で
ある。図７のコントロール・ゲート（ワード線）１８は
ＦＥＴ１２と同じ半導体層から作られる。
ある。図７のコントロール・ゲート（ワード線）１８は
ＦＥＴ１２と同じ半導体層から作られる。
【００２３】図８は、ランダム・アクセス・メモリを形
成するために１つの層の上に相互接続されたＥＥＰＲＯ
Ｍセルからなるメモリ・アレイ５０の平面図である。Ｅ
ＥＰＲＯＭセル５１〜６１は列と行の形式に配置されて
いる。ＥＥＰＲＯＭセル５１〜５４のコントロール・ゲ
ート（ワード線）はワード線６４に直列に結合されてい
る。ＥＥＰＲＯＭセル５５〜５７のコントロール・ゲー
ト（ワード線）はワード線６５に直列に結合されてい
る。ＥＥＰＲＯＭセル５８〜６１のコントロール・ゲー
ト（ワード線）はワード線６６に直列に結合されてい
る。ワード線６４〜６６はメモリ・アレイ５０内の行０
〜２に対応し、制御信号Ｗ０〜Ｗ２をそれぞれ伝達す
る。ワード線６４〜６６はワード線ドライバ６８、６
９、７０に結合されているが、これはＣＭＯＳ回路など
にすることができる。各ＥＥＰＲＯＭセルのＦＥＴ１２
のソース１３は、第１の金属配線レベル（図示せず）に
より地電位などの所定の電圧に結合されている。ＥＥＰ
ＲＯＭセル５１、５５、５８のＦＥＴ１２のドレイン１
５はビット線７２に結合されている。ＥＥＰＲＯＭセル
５２、５６、５９のＦＥＴ１２のソース１５はビット線
７３に結合されている。ＥＥＰＲＯＭセル５３、５７、
６０のＦＥＴ１２のドレイン１５はビット線７４に結合
されている。ＦＥＴのセル５４および６１のドレイン１
５はビット線７５に結合されている。ビット線７２〜７
５は列０〜３に対応し、データ信号Ｄ０〜Ｄ３をそれぞ
れ伝達する。ビット線７２〜７５は、第２の配線レベル
上の金属線にすることができ、隣接行からの２つのＦＥ
Ｔへ第２の配線レベルからの共用バイアにより、アレイ
内のその列のＦＥＴのドレイン端末に接触することがで
きる。
成するために１つの層の上に相互接続されたＥＥＰＲＯ
Ｍセルからなるメモリ・アレイ５０の平面図である。Ｅ
ＥＰＲＯＭセル５１〜６１は列と行の形式に配置されて
いる。ＥＥＰＲＯＭセル５１〜５４のコントロール・ゲ
ート（ワード線）はワード線６４に直列に結合されてい
る。ＥＥＰＲＯＭセル５５〜５７のコントロール・ゲー
ト（ワード線）はワード線６５に直列に結合されてい
る。ＥＥＰＲＯＭセル５８〜６１のコントロール・ゲー
ト（ワード線）はワード線６６に直列に結合されてい
る。ワード線６４〜６６はメモリ・アレイ５０内の行０
〜２に対応し、制御信号Ｗ０〜Ｗ２をそれぞれ伝達す
る。ワード線６４〜６６はワード線ドライバ６８、６
９、７０に結合されているが、これはＣＭＯＳ回路など
にすることができる。各ＥＥＰＲＯＭセルのＦＥＴ１２
のソース１３は、第１の金属配線レベル（図示せず）に
より地電位などの所定の電圧に結合されている。ＥＥＰ
ＲＯＭセル５１、５５、５８のＦＥＴ１２のドレイン１
５はビット線７２に結合されている。ＥＥＰＲＯＭセル
５２、５６、５９のＦＥＴ１２のソース１５はビット線
７３に結合されている。ＥＥＰＲＯＭセル５３、５７、
６０のＦＥＴ１２のドレイン１５はビット線７４に結合
されている。ＦＥＴのセル５４および６１のドレイン１
５はビット線７５に結合されている。ビット線７２〜７
５は列０〜３に対応し、データ信号Ｄ０〜Ｄ３をそれぞ
れ伝達する。ビット線７２〜７５は、第２の配線レベル
上の金属線にすることができ、隣接行からの２つのＦＥ
Ｔへ第２の配線レベルからの共用バイアにより、アレイ
内のその列のＦＥＴのドレイン端末に接触することがで
きる。
【００２４】メモリ・アレイ５０の典型的な動作は次の
通りである。１つのビットを消去するには、ワード線を
０ボルトから１０ボルトに上げ、ビット線を０ボルトに
保持する。「１」をプログラムするには、ワード線を０
ボルトから−７．５ボルトに下げ、ビット線を０ボルト
から２．５ボルトに上げる。「０」をプログラムするに
は、ワード線を０ボルトから−７．５ボルトに下げ、ビ
ット線を０ボルトに保持する。データを読み出すには、
選択したセルのワード線を０ボルトから２．５ボルトに
上げ、それぞれのビット線を１ボルトなどの正の電圧に
基づき、適当なセンス・アンプを使用して選択したビッ
ト線を通る電流を測定する。
通りである。１つのビットを消去するには、ワード線を
０ボルトから１０ボルトに上げ、ビット線を０ボルトに
保持する。「１」をプログラムするには、ワード線を０
ボルトから−７．５ボルトに下げ、ビット線を０ボルト
から２．５ボルトに上げる。「０」をプログラムするに
は、ワード線を０ボルトから−７．５ボルトに下げ、ビ
ット線を０ボルトに保持する。データを読み出すには、
選択したセルのワード線を０ボルトから２．５ボルトに
上げ、それぞれのビット線を１ボルトなどの正の電圧に
基づき、適当なセンス・アンプを使用して選択したビッ
ト線を通る電流を測定する。
【００２５】図９は、複数のスタック層８１〜８３を示
す断面図であり、各層は図８に示すメモリ・アレイ５０
と同様のメモリ・アレイにすることができる。図９の各
層のワード線は、１つの層について図８に示すように、
アレイ層の側面からアクセスされる。バイアまたはスタ
ッド９１および９２は垂直列内のすべてのＦＥＴ１２に
接触することができ、このバイアまたはスタッドはそれ
ぞれのビット線を形成するようにそれぞれの列内に接続
されている。したがって、一番上のメモリ・アレイ層上
の１つのメモリ・セル用の金属ビット線は、下の方のメ
モリ・アレイ層のそれぞれからのセル１つずつに対応し
て、同じ垂直列に属すすべてのメモリ・セル用のビット
線としても機能する。その上に次のメモリ層を形成する
前にスタック層の上に絶縁層（図示せず）を形成する。
メモリ・アレイ５０は、バルク・シリコン・ウェハまた
はＳＯＩウェハの上に製作することができる。
す断面図であり、各層は図８に示すメモリ・アレイ５０
と同様のメモリ・アレイにすることができる。図９の各
層のワード線は、１つの層について図８に示すように、
アレイ層の側面からアクセスされる。バイアまたはスタ
ッド９１および９２は垂直列内のすべてのＦＥＴ１２に
接触することができ、このバイアまたはスタッドはそれ
ぞれのビット線を形成するようにそれぞれの列内に接続
されている。したがって、一番上のメモリ・アレイ層上
の１つのメモリ・セル用の金属ビット線は、下の方のメ
モリ・アレイ層のそれぞれからのセル１つずつに対応し
て、同じ垂直列に属すすべてのメモリ・セル用のビット
線としても機能する。その上に次のメモリ層を形成する
前にスタック層の上に絶縁層（図示せず）を形成する。
メモリ・アレイ５０は、バルク・シリコン・ウェハまた
はＳＯＩウェハの上に製作することができる。
【００２６】コプレーナの絶縁体上ＦＥＴとコントロー
ル・ゲートまたはワード線を有するＥＥＰＲＯＭデバイ
スを含むＥＥＰＲＯＭアレイおよびスタック・アレイに
ついて説明し図示してきたが、上記の特許請求の範囲の
みによって限定すべき本発明の広範囲の精神を逸脱せず
に修正および変更が可能であることは当業者には明らか
になるだろう。
ル・ゲートまたはワード線を有するＥＥＰＲＯＭデバイ
スを含むＥＥＰＲＯＭアレイおよびスタック・アレイに
ついて説明し図示してきたが、上記の特許請求の範囲の
みによって限定すべき本発明の広範囲の精神を逸脱せず
に修正および変更が可能であることは当業者には明らか
になるだろう。
【００２７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２８】（１）フローティング・ゲートと、コント
ロール・ゲートと、絶縁ゲート電界効果トランジスタと
を含むＥＥＰＲＯＭデバイスにおいて、前記コントロー
ル・ゲートと前記絶縁ゲート電界効果トランジスタが第
１の絶縁層上に位置する同一半導体材料層から作られ、
第２の絶縁層が前記絶縁ゲート電界効果トランジスタの
チャネル領域と前記コントロール・ゲートの上に位置
し、前記フローティング・ゲートが前記コントロール・
ゲートと前記絶縁ゲート電界効果トランジスタの前記チ
ャネル領域の両方の上の前記第２の絶縁層の上に位置
し、前記フローティング・ゲートが前記絶縁ゲート電界
効果トランジスタのゲート電極を形成し、前記フローテ
ィング・ゲートが前記コントロール・ゲートに静電結合
されていることを特徴とする、ＥＥＰＲＯＭデバイス。 （２）前記半導体材料層が、シリコン、ゲルマニウム、
炭化ケイ素、シリコンゲルマニウム、ガリウムヒ素、窒
化ガリウム、インジウムガリウムヒ素、リン化インジウ
ムからなるグループから選択された材料であることを特
徴とする、上記（１）に記載のＥＥＰＲＯＭデバイス。 （３）前記半導体材料層が、単結晶、多結晶、アモルフ
ァス半導体材料からなるグループから選択されることを
特徴とする、上記（１）に記載のＥＥＰＲＯＭデバイ
ス。 （４）前記コントロール・ゲートと前記絶縁ゲート電界
効果トランジスタが、前記半導体材料層にパターン形成
することにより、個別の半導体島状領域上に間隔をあけ
て配置されることを特徴とする、上記（１）に記載のＥ
ＥＰＲＯＭデバイス。 （５）前記個別の半導体島状領域間の絶縁材料をさらに
含むことを特徴とする、上記（４）に記載のＥＥＰＲＯ
Ｍデバイス。 （６）前記絶縁材料が前記個別の半導体島状領域とほぼ
コプレーナであることを特徴とする、上記（５）に記載
のＥＥＰＲＯＭデバイス。 （７）前記絶縁ゲート電界効果トランジスタのソースと
ドレインが、前記フローティング・ゲートをマスクとし
て使用するイオン注入によって形成されることを特徴と
する、上記（１）に記載のＥＥＰＲＯＭデバイス。 （８）前記フローティング・ゲートの外辺部が前記外辺
部に沿って誘電体材料の側壁を有することを特徴とす
る、上記（１）に記載のＥＥＰＲＯＭデバイス。 （９）オーム抵抗を低減するために、前記フローティン
グ・ゲートの上面の上と、前記側壁の外部にある前記絶
縁ゲート電界効果トランジスタと前記コントロール・ゲ
ートの上面の上の超硬合金ケイ化物層をさらに含むこと
を特徴とする、上記（８）に記載のＥＥＰＲＯＭデバイ
ス。 （１０）前記コントロール・ゲートの上に位置する前記
フローティング・ゲートが前記半導体島状領域の１つま
たは複数の領域の内部で終端し、それにより、前記半導
体島状領域の上面が前記フローティング・ゲートの１つ
または複数のエッジ周辺で露出されることを特徴とす
る、上記（４）に記載のＥＥＰＲＯＭデバイス。 （１１）複数のコントロール・ゲートが直列に結合され
ているときにオーム抵抗を低減できるようにするため
に、前記フローティング・ゲートの１つまたは複数のエ
ッジ周辺の前記半導体島状領域の上面の上の超硬合金ケ
イ化物層をさらに含むことを特徴とする、上記（１０）
に記載のＥＥＰＲＯＭデバイス。 （１２）第１のメモリ・アレイを形成するために複数の
行と列に配置された第１の複数の前記ＥＥＰＲＯＭデバ
イスをさらに含み、前記ＥＥＰＲＯＭデバイスのコント
ロール・ゲートが、前記行を選択するためのワード線を
形成するために直列に結合された前記複数の行のうちの
１つに対応することを特徴とする、上記（１）に記載の
ＥＥＰＲＯＭデバイス。 （１３）前記複数のＥＥＰＲＯＭデバイスの前記絶縁ゲ
ート電界効果トランジスタのソースが共通して第１の電
圧電位に結合されることを特徴とする、上記（１２）に
記載のＥＥＰＲＯＭデバイス。 （１４）前記複数の行のそれぞれからの１つの前記ＥＥ
ＰＲＯＭデバイスの前記絶縁ゲート電界効果トランジス
タのドレインが共通して結合されて、１つのビット線を
形成することを特徴とする、上記（１２）に記載のＥＥ
ＰＲＯＭデバイス。 （１５）前記ビット線が折返しビット線であり、奇数行
内の１つの列の前記ＥＥＰＲＯＭデバイスの前記絶縁ゲ
ート電界効果トランジスタのドレインが第１の導体に接
続され、偶数行内のものが第２の導体に接続され、前記
第１および第２の導体が前記第１のメモリ・アレイを通
って互いにほぼ平行になっていることを特徴とする、上
記（１４）に記載のＥＥＰＲＯＭデバイス。 （１６）前記第１の複数の前記ＥＥＰＲＯＭデバイスの
上の第３の絶縁層と、第２のメモリ・アレイを形成する
ために複数の行と列に配置された前記第３の絶縁層上の
第２の複数の前記ＥＥＰＲＯＭデバイスとをさらに含む
ことを特徴とする、上記（１４）に記載のＥＥＰＲＯＭ
デバイス。 （１７）前記第２のメモリ・アレイの上の少なくとも１
つまたは複数の絶縁層をさらに含み、前記少なくとも１
つまたは複数の絶縁層のそれぞれの上の複数の前記ＥＥ
ＰＲＯＭデバイスが複数の行と列に配置され、第３のメ
モリ・アレイを形成することを特徴とする、上記（１
６）に記載のＥＥＰＲＯＭデバイス。 （１８）前記第２のメモリ・アレイ内の前記ＥＥＰＲＯ
Ｍデバイスの前記絶縁ゲート電界効果トランジスタの前
記ドレインを接続する前記ビット線が、前記第１のメモ
リ・アレイ内の１つの前記ＥＥＰＲＯＭデバイスの前記
絶縁ゲート電界効果トランジスタの前記ドレインも接続
し、このように接続された前記ＥＥＰＲＯＭデバイスが
ほぼ垂直に相互に積み重なっていることを特徴とする、
上記（１６）に記載のＥＥＰＲＯＭデバイス。 （１９）前記第３のメモリ・アレイのうちの一番上の前
記ＥＥＰＲＯＭデバイスの前記絶縁ゲート電界効果トラ
ンジスタの前記ドレインを接続する前記ビット線が、前
記第３のメモリ・アレイより下の前記メモリ・アレイの
それぞれからの１つの前記ＥＥＰＲＯＭデバイスの前記
絶縁ゲート電界効果トランジスタの前記ドレインも接続
し、このように前記ビット線に接続された前記ＥＥＰＲ
ＯＭデバイスがほぼ垂直に相互のすぐ下に位置すること
を特徴とする、上記（１７）に記載のＥＥＰＲＯＭデバ
イス。 （２０）データを格納するためのメモリ・デバイスにお
いて、基板と、前記基板の上の絶縁層と、前記絶縁層の
上に間隔をあけて配置された第１および第２の半導体領
域とを含み、前記第１および第２の半導体領域の間の前
記間隔が第１の誘電体材料で充填され、さらに、前記第
１の半導体領域の少なくとも一部分の上と、前記第２の
半導体領域の上に形成された第２の誘電体材料層と、前
記第２の半導体領域の上と前記第１の半導体領域の一部
分の上にフローティング・ゲートを形成するために前記
第２の誘電体材料層の上に形成され、パターン形成され
たシリコン層とを含むことを特徴とする、メモリ・デバ
イス。 （２１）メモリ・デバイスのアレイを形成するための方
法において、その上に絶縁層と半導体層とを有する基板
を選択し、前記基板上の前記半導体層にパターン形成し
て、互いにほぼ平行の複数の半導体バーを形成するステ
ップと、隣接する半導体バー間の空間に誘電体を充填す
るステップと、前記隣接半導体バーとコプレーナになる
ように前記誘電体を平坦化するステップと、第１のタイ
プのすべての奇数番号半導体バーをドープするステップ
と、導電性になるようにすべての偶数番号半導体バーを
ドープし、前記複数の半導体バーと誘電体の上にゲート
絶縁体を付着させ、前記複数の半導体バーと誘電体の上
にポリシリコンのブランケット層を付着させ、前記ポリ
シリコンにパターン形成して複数のフローティング・ゲ
ートを形成するステップであって、前記フローティング
・ゲートが偶数および奇数の半導体バーからなるそれぞ
れの対にオーバラップし、前記奇数番号半導体バー内に
第２のタイプの複数のソースとドレイン領域を注入して
前記奇数番号半導体バー内に複数の電界効果トランジス
タを直列に形成するステップとを含む方法。 （２２）前記選択ステップが、その上に絶縁層とシリコ
ン層とを有するウェハを選択することを含むことを特徴
とする、上記（２１）に記載の方法。 （２３）第２のタイプのソースとドレイン領域を注入す
る前記ステップが、前記複数のフローティング・ゲート
に対して自己整合のソースとドレイン領域を注入するス
テップを含むことを特徴とする、上記（２１）に記載の
方法。 （２４）窒化ケイ素の層をブランケット付着し、前記窒
化ケイ素の層をエッチングして前記フローティング・ゲ
ートのエッジ上に側壁を形成し、超硬合金の層をブラン
ケット付着し、前記超硬合金をアニールして、前記フロ
ーティング・ゲートの上面が露出した耐火性ケイ化物
と、前記複数の半導体バーの上面が露出した耐火性化合
物とを形成するステップをさらに含むことを特徴とす
る、上記（２１）に記載の方法。 （２５）すべての偶数番号半導体バーを行デコーダのそ
れぞれの出力に接続するステップをさらに含むことを特
徴とする、上記（２１）に記載の方法。 （２６）前記複数の電界効果トランジスタの前記ソース
を第１の電位に接続するステップをさらに含むことを特
徴とする、上記（２１）に記載の方法。 （２７）複数の行からの電界効果トランジスタのソース
をまとめて接続して１つのメモリ・アレイ・ビット線を
形成するステップをさらに含むことを特徴とする、上記
（２６）に記載の方法。
ロール・ゲートと、絶縁ゲート電界効果トランジスタと
を含むＥＥＰＲＯＭデバイスにおいて、前記コントロー
ル・ゲートと前記絶縁ゲート電界効果トランジスタが第
１の絶縁層上に位置する同一半導体材料層から作られ、
第２の絶縁層が前記絶縁ゲート電界効果トランジスタの
チャネル領域と前記コントロール・ゲートの上に位置
し、前記フローティング・ゲートが前記コントロール・
ゲートと前記絶縁ゲート電界効果トランジスタの前記チ
ャネル領域の両方の上の前記第２の絶縁層の上に位置
し、前記フローティング・ゲートが前記絶縁ゲート電界
効果トランジスタのゲート電極を形成し、前記フローテ
ィング・ゲートが前記コントロール・ゲートに静電結合
されていることを特徴とする、ＥＥＰＲＯＭデバイス。 （２）前記半導体材料層が、シリコン、ゲルマニウム、
炭化ケイ素、シリコンゲルマニウム、ガリウムヒ素、窒
化ガリウム、インジウムガリウムヒ素、リン化インジウ
ムからなるグループから選択された材料であることを特
徴とする、上記（１）に記載のＥＥＰＲＯＭデバイス。 （３）前記半導体材料層が、単結晶、多結晶、アモルフ
ァス半導体材料からなるグループから選択されることを
特徴とする、上記（１）に記載のＥＥＰＲＯＭデバイ
ス。 （４）前記コントロール・ゲートと前記絶縁ゲート電界
効果トランジスタが、前記半導体材料層にパターン形成
することにより、個別の半導体島状領域上に間隔をあけ
て配置されることを特徴とする、上記（１）に記載のＥ
ＥＰＲＯＭデバイス。 （５）前記個別の半導体島状領域間の絶縁材料をさらに
含むことを特徴とする、上記（４）に記載のＥＥＰＲＯ
Ｍデバイス。 （６）前記絶縁材料が前記個別の半導体島状領域とほぼ
コプレーナであることを特徴とする、上記（５）に記載
のＥＥＰＲＯＭデバイス。 （７）前記絶縁ゲート電界効果トランジスタのソースと
ドレインが、前記フローティング・ゲートをマスクとし
て使用するイオン注入によって形成されることを特徴と
する、上記（１）に記載のＥＥＰＲＯＭデバイス。 （８）前記フローティング・ゲートの外辺部が前記外辺
部に沿って誘電体材料の側壁を有することを特徴とす
る、上記（１）に記載のＥＥＰＲＯＭデバイス。 （９）オーム抵抗を低減するために、前記フローティン
グ・ゲートの上面の上と、前記側壁の外部にある前記絶
縁ゲート電界効果トランジスタと前記コントロール・ゲ
ートの上面の上の超硬合金ケイ化物層をさらに含むこと
を特徴とする、上記（８）に記載のＥＥＰＲＯＭデバイ
ス。 （１０）前記コントロール・ゲートの上に位置する前記
フローティング・ゲートが前記半導体島状領域の１つま
たは複数の領域の内部で終端し、それにより、前記半導
体島状領域の上面が前記フローティング・ゲートの１つ
または複数のエッジ周辺で露出されることを特徴とす
る、上記（４）に記載のＥＥＰＲＯＭデバイス。 （１１）複数のコントロール・ゲートが直列に結合され
ているときにオーム抵抗を低減できるようにするため
に、前記フローティング・ゲートの１つまたは複数のエ
ッジ周辺の前記半導体島状領域の上面の上の超硬合金ケ
イ化物層をさらに含むことを特徴とする、上記（１０）
に記載のＥＥＰＲＯＭデバイス。 （１２）第１のメモリ・アレイを形成するために複数の
行と列に配置された第１の複数の前記ＥＥＰＲＯＭデバ
イスをさらに含み、前記ＥＥＰＲＯＭデバイスのコント
ロール・ゲートが、前記行を選択するためのワード線を
形成するために直列に結合された前記複数の行のうちの
１つに対応することを特徴とする、上記（１）に記載の
ＥＥＰＲＯＭデバイス。 （１３）前記複数のＥＥＰＲＯＭデバイスの前記絶縁ゲ
ート電界効果トランジスタのソースが共通して第１の電
圧電位に結合されることを特徴とする、上記（１２）に
記載のＥＥＰＲＯＭデバイス。 （１４）前記複数の行のそれぞれからの１つの前記ＥＥ
ＰＲＯＭデバイスの前記絶縁ゲート電界効果トランジス
タのドレインが共通して結合されて、１つのビット線を
形成することを特徴とする、上記（１２）に記載のＥＥ
ＰＲＯＭデバイス。 （１５）前記ビット線が折返しビット線であり、奇数行
内の１つの列の前記ＥＥＰＲＯＭデバイスの前記絶縁ゲ
ート電界効果トランジスタのドレインが第１の導体に接
続され、偶数行内のものが第２の導体に接続され、前記
第１および第２の導体が前記第１のメモリ・アレイを通
って互いにほぼ平行になっていることを特徴とする、上
記（１４）に記載のＥＥＰＲＯＭデバイス。 （１６）前記第１の複数の前記ＥＥＰＲＯＭデバイスの
上の第３の絶縁層と、第２のメモリ・アレイを形成する
ために複数の行と列に配置された前記第３の絶縁層上の
第２の複数の前記ＥＥＰＲＯＭデバイスとをさらに含む
ことを特徴とする、上記（１４）に記載のＥＥＰＲＯＭ
デバイス。 （１７）前記第２のメモリ・アレイの上の少なくとも１
つまたは複数の絶縁層をさらに含み、前記少なくとも１
つまたは複数の絶縁層のそれぞれの上の複数の前記ＥＥ
ＰＲＯＭデバイスが複数の行と列に配置され、第３のメ
モリ・アレイを形成することを特徴とする、上記（１
６）に記載のＥＥＰＲＯＭデバイス。 （１８）前記第２のメモリ・アレイ内の前記ＥＥＰＲＯ
Ｍデバイスの前記絶縁ゲート電界効果トランジスタの前
記ドレインを接続する前記ビット線が、前記第１のメモ
リ・アレイ内の１つの前記ＥＥＰＲＯＭデバイスの前記
絶縁ゲート電界効果トランジスタの前記ドレインも接続
し、このように接続された前記ＥＥＰＲＯＭデバイスが
ほぼ垂直に相互に積み重なっていることを特徴とする、
上記（１６）に記載のＥＥＰＲＯＭデバイス。 （１９）前記第３のメモリ・アレイのうちの一番上の前
記ＥＥＰＲＯＭデバイスの前記絶縁ゲート電界効果トラ
ンジスタの前記ドレインを接続する前記ビット線が、前
記第３のメモリ・アレイより下の前記メモリ・アレイの
それぞれからの１つの前記ＥＥＰＲＯＭデバイスの前記
絶縁ゲート電界効果トランジスタの前記ドレインも接続
し、このように前記ビット線に接続された前記ＥＥＰＲ
ＯＭデバイスがほぼ垂直に相互のすぐ下に位置すること
を特徴とする、上記（１７）に記載のＥＥＰＲＯＭデバ
イス。 （２０）データを格納するためのメモリ・デバイスにお
いて、基板と、前記基板の上の絶縁層と、前記絶縁層の
上に間隔をあけて配置された第１および第２の半導体領
域とを含み、前記第１および第２の半導体領域の間の前
記間隔が第１の誘電体材料で充填され、さらに、前記第
１の半導体領域の少なくとも一部分の上と、前記第２の
半導体領域の上に形成された第２の誘電体材料層と、前
記第２の半導体領域の上と前記第１の半導体領域の一部
分の上にフローティング・ゲートを形成するために前記
第２の誘電体材料層の上に形成され、パターン形成され
たシリコン層とを含むことを特徴とする、メモリ・デバ
イス。 （２１）メモリ・デバイスのアレイを形成するための方
法において、その上に絶縁層と半導体層とを有する基板
を選択し、前記基板上の前記半導体層にパターン形成し
て、互いにほぼ平行の複数の半導体バーを形成するステ
ップと、隣接する半導体バー間の空間に誘電体を充填す
るステップと、前記隣接半導体バーとコプレーナになる
ように前記誘電体を平坦化するステップと、第１のタイ
プのすべての奇数番号半導体バーをドープするステップ
と、導電性になるようにすべての偶数番号半導体バーを
ドープし、前記複数の半導体バーと誘電体の上にゲート
絶縁体を付着させ、前記複数の半導体バーと誘電体の上
にポリシリコンのブランケット層を付着させ、前記ポリ
シリコンにパターン形成して複数のフローティング・ゲ
ートを形成するステップであって、前記フローティング
・ゲートが偶数および奇数の半導体バーからなるそれぞ
れの対にオーバラップし、前記奇数番号半導体バー内に
第２のタイプの複数のソースとドレイン領域を注入して
前記奇数番号半導体バー内に複数の電界効果トランジス
タを直列に形成するステップとを含む方法。 （２２）前記選択ステップが、その上に絶縁層とシリコ
ン層とを有するウェハを選択することを含むことを特徴
とする、上記（２１）に記載の方法。 （２３）第２のタイプのソースとドレイン領域を注入す
る前記ステップが、前記複数のフローティング・ゲート
に対して自己整合のソースとドレイン領域を注入するス
テップを含むことを特徴とする、上記（２１）に記載の
方法。 （２４）窒化ケイ素の層をブランケット付着し、前記窒
化ケイ素の層をエッチングして前記フローティング・ゲ
ートのエッジ上に側壁を形成し、超硬合金の層をブラン
ケット付着し、前記超硬合金をアニールして、前記フロ
ーティング・ゲートの上面が露出した耐火性ケイ化物
と、前記複数の半導体バーの上面が露出した耐火性化合
物とを形成するステップをさらに含むことを特徴とす
る、上記（２１）に記載の方法。 （２５）すべての偶数番号半導体バーを行デコーダのそ
れぞれの出力に接続するステップをさらに含むことを特
徴とする、上記（２１）に記載の方法。 （２６）前記複数の電界効果トランジスタの前記ソース
を第１の電位に接続するステップをさらに含むことを特
徴とする、上記（２１）に記載の方法。 （２７）複数の行からの電界効果トランジスタのソース
をまとめて接続して１つのメモリ・アレイ・ビット線を
形成するステップをさらに含むことを特徴とする、上記
（２６）に記載の方法。
【図面の簡単な説明】
【図１】本発明の一実施例を示すＥＥＰＲＯＭデバイス
の平面図である。
の平面図である。
【図２】ＳＯＩウェハの断面図である。
【図３】ＥＥＰＲＯＭデバイス製作の第１段階における
線５−５に沿った図１の断面図である。
線５−５に沿った図１の断面図である。
【図４】ＥＥＰＲＯＭデバイス製作の第２段階における
線５−５に沿った図１の断面図である。
線５−５に沿った図１の断面図である。
【図５】ＥＥＰＲＯＭデバイスのＦＥＴ、コントロール
・ゲート（ワード線）、フローティング・ゲートを示す
図１の線５−５に沿った断面図である。
・ゲート（ワード線）、フローティング・ゲートを示す
図１の線５−５に沿った断面図である。
【図６】ＦＥＴを示す図１の線６−６に沿った断面図で
ある。
ある。
【図７】コントロール・ゲート（ワード線）を示す図１
の線７−７に沿った断面図である。
の線７−７に沿った断面図である。
【図８】メモリを形成するために１つの層の上に相互接
続されたＥＥＰＲＯＭデバイスからなるアレイの平面図
である。
続されたＥＥＰＲＯＭデバイスからなるアレイの平面図
である。
【図９】メモリを形成するために層間に相互接続された
ＥＥＰＲＯＭデバイスからなる複数のスタック層の断面
図である。
ＥＥＰＲＯＭデバイスからなる複数のスタック層の断面
図である。
１０ ＥＥＰＲＯＭセル
１１ リード
１２ 電界効果トランジスタ（ＦＥＴ）
１３ ソース
１４ フローティング・ゲート
１５ ドレイン
１６ ビット線
１８ ワード線
２０ オーバラップ域
４２ 側壁
４４ ケイ化チタン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 アレクサンドル・アコヴィッツ
アメリカ合衆国10547 ニューヨーク州
モーガン・レーク オールド・ファー
ム・レーン 271
(72)発明者 タク・フン・ニン
アメリカ合衆国10598 ニューヨーク州
ヨークタウン・ハイツ ウェストン・レ
ーン 3085
(72)発明者 ポール・マイケル・ソロモン
アメリカ合衆国10598 ニューヨーク州
ヨークタウン・ハイツ ブルックサイ
ド・アベニュー 2220
(56)参考文献 特開 平７−147340（ＪＰ，Ａ)
特開 平５−55602（ＪＰ，Ａ)
特開 平８−107158（ＪＰ，Ａ)
特開 昭62−272556（ＪＰ，Ａ)
特開 平５−36942（ＪＰ，Ａ)
特開 平７−45823（ＪＰ，Ａ)
1990 Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｖ
ＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓ
ｔ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ，1990，ｐｐ．97−98
Claims (19)
- 【請求項１】一様に平坦な表面を有するフローティング
・ゲートと、 前記フローティング・ゲートに容量結合するコントロー
ル・ゲートと、 前記フローティング・ゲートによって形成されるゲート
電極を有する絶縁ゲート電界効果トランジスタとを含む
ＥＥＰＲＯＭデバイスにおいて、 前記コントロール・ゲートと前記絶縁ゲート電界効果ト
ランジスタのソース、ドレインおよびチャネル領域が第
１の絶縁層上に位置する同一半導体材料層から作られ、
かつ前記絶縁ゲート電界効果トランジスタのソース、ド
レインおよびチャネル領域と前記コントロール・ゲート
は平坦であり、 第２の絶縁層が前記絶縁ゲート電界効果トランジスタの
チャネル領域と前記コントロール・ゲートの上に位置
し、 前記フローティング・ゲートが前記コントロール・ゲー
トと前記絶縁ゲート電界効果トランジスタの前記チャネ
ル領域の両方の上の前記第２の絶縁層の上に位置し、 前記フローティング・ゲートの平坦な表面は前記コント
ロール・ゲートおよび前記絶縁ゲート電界効果トランジ
スタのソース、ドレインおよびチャネル領域の平坦な表
面に平行であり、 前記第２の絶縁層は、前記コントロール・ゲートの平坦
な表面と前記フローティング・ゲートの平坦な裏面との
間と、前記絶縁ゲート電界効果トランジスタのソース、
ドレインおよびチャネル領域の平坦な表面と前記フロー
ティング・ゲートの平坦な裏面との間で同じ厚さを有す
る、 ことを特徴とする、ＥＥＰＲＯＭデバイス。 - 【請求項２】前記半導体材料層が、シリコン、ゲルマニ
ウム、炭化ケイ素、シリコンゲルマニウム、ガリウムヒ
素、窒化ガリウム、インジウムガリウムヒ素、リン化イ
ンジウムからなるグループから選択された材料であるこ
とを特徴とする、請求項１に記載のＥＥＰＲＯＭデバイ
ス。 - 【請求項３】前記半導体材料層が、単結晶、多結晶、ア
モルファス半導体材料からなるグループから選択される
ことを特徴とする、請求項１に記載のＥＥＰＲＯＭデバ
イス。 - 【請求項４】前記コントロール・ゲートと前記絶縁ゲー
ト電界効果トランジスタが、前記半導体材料層にパター
ン形成することにより、個別の半導体島状領域上に間隔
をあけて配置されることを特徴とする、請求項１に記載
のＥＥＰＲＯＭデバイス。 - 【請求項５】前記個別の半導体島状領域間の絶縁材料を
さらに含むことを特徴とする、請求項４に記載のＥＥＰ
ＲＯＭデバイス。 - 【請求項６】前記絶縁材料が前記個別の半導体島状領域
とほぼコプレーナであることを特徴とする、請求項５に
記載のＥＥＰＲＯＭデバイス。 - 【請求項７】前記絶縁ゲート電界効果トランジスタのソ
ースとドレインが、前記フローティング・ゲートをマス
クとして使用するイオン注入によって形成されることを
特徴とする、請求項１に記載のＥＥＰＲＯＭデバイス。 - 【請求項８】前記フローティング・ゲートの外辺部が前
記外辺部に沿って誘電体材料の側壁を有することを特徴
とする、請求項１に記載のＥＥＰＲＯＭデバイス。 - 【請求項９】オーム抵抗を低減するために、前記フロー
ティング・ゲートの上面の上と、前記側壁の外部にある
前記絶縁ゲート電界効果トランジスタと前記コントロー
ル・ゲートの上面の上のケイ化チタン層をさらに含むこ
とを特徴とする、請求項８に記載のＥＥＰＲＯＭデバイ
ス。 - 【請求項１０】前記コントロール・ゲートの上に位置す
る前記フローティング・ゲートが前記半導体島状領域の
１つまたは複数の領域の内部で終端し、それにより、前
記半導体島状領域の上面が前記フローティング・ゲート
の１つまたは複数のエッジ周辺で露出されることを特徴
とする、請求項４に記載のＥＥＰＲＯＭデバイス。 - 【請求項１１】複数のコントロール・ゲートが直列に結
合されているときにオーム抵抗を低減できるようにする
ために、前記フローティング・ゲートの１つまたは複数
のエッジ周辺の前記半導体島状領域の上面の上のケイ化
チタン層をさらに含むことを特徴とする、請求項１０に
記載のＥＥＰＲＯＭデバイス。 - 【請求項１２】第１のメモリ・アレイを形成するために
複数の行と列に配置された第１の複数の前記ＥＥＰＲＯ
Ｍデバイスをさらに含み、前記ＥＥＰＲＯＭデバイスの
コントロール・ゲートが、前記行を選択するためのワー
ド線を形成するために直列に結合された前記複数の行の
うちの１つに対応することを特徴とする、請求項１に記
載のＥＥＰＲＯＭデバイス。 - 【請求項１３】前記複数のＥＥＰＲＯＭデバイスの前記
絶縁ゲート電界効果トランジスタのソースが共通して第
１の電圧電位に結合されることを特徴とする、請求項１
２に記載のＥＥＰＲＯＭデバイス。 - 【請求項１４】前記複数の行のそれぞれからの１つの前
記ＥＥＰＲＯＭデバイスの前記絶縁ゲート電界効果トラ
ンジスタのドレインが共通して結合されて、１つのビッ
ト線を形成することを特徴とする、請求項１２に記載の
ＥＥＰＲＯＭデバイス。 - 【請求項１５】前記ビット線が折返しビット線であり、
奇数行内の１つの列の前記ＥＥＰＲＯＭデバイスの前記
絶縁ゲート電界効果トランジスタのドレインが第１の導
体に接続され、偶数行内のものが第２の導体に接続さ
れ、前記第１および第２の導体が前記第１のメモリ・ア
レイを通って互いにほぼ平行になっていることを特徴と
する、請求項１４に記載のＥＥＰＲＯＭデバイス。 - 【請求項１６】前記第１の複数の前記ＥＥＰＲＯＭデバ
イスの上の第３の絶縁層と、 第２のメモリ・アレイを形成するために複数の行と列に
配置された前記第３の絶縁層上の第２の複数の前記ＥＥ
ＰＲＯＭデバイスとをさらに含むことを特徴とする、請
求項１４に記載のＥＥＰＲＯＭデバイス。 - 【請求項１７】前記第２のメモリ・アレイの上の少なく
とも１つまたは複数の絶縁層をさらに含み、前記少なく
とも１つまたは複数の絶縁層のそれぞれの上の複数の前
記ＥＥＰＲＯＭデバイスが複数の行と列に配置され、第
３のメモリ・アレイを形成することを特徴とする、請求
項１６に記載のＥＥＰＲＯＭデバイス。 - 【請求項１８】前記第２のメモリ・アレイ内の前記ＥＥ
ＰＲＯＭデバイスの前記絶縁ゲート電界効果トランジス
タの前記ドレインを接続する前記ビット線が、前記第１
のメモリ・アレイ内の１つの前記ＥＥＰＲＯＭデバイス
の前記絶縁ゲート電界効果トランジスタの前記ドレイン
も接続し、このように接続された前記ＥＥＰＲＯＭデバ
イスがほぼ垂直に相互に積み重なっていることを特徴と
する、請求項１６に記載のＥＥＰＲＯＭデバイス。 - 【請求項１９】前記第３のメモリ・アレイのうちの一番
上の前記ＥＥＰＲＯＭデバイスの前記絶縁ゲート電界効
果トランジスタの前記ドレインを接続する前記ビット線
が、前記第３のメモリ・アレイより下の前記メモリ・ア
レイのそれぞれからの１つの前記ＥＥＰＲＯＭデバイス
の前記絶縁ゲート電界効果トランジスタの前記ドレイン
も接続し、このように前記ビット線に接続された前記Ｅ
ＥＰＲＯＭデバイスがほぼ垂直に相互のすぐ下に位置す
ることを特徴とする、請求項１７に記載のＥＥＰＲＯＭ
デバイス。
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