JP3524497B2

JP3524497B2 - ３次元グラフィックプロセッサ

Info

Publication number: JP3524497B2
Application number: JP2000576412A
Authority: JP
Inventors: チン、ケン; 正雄石黒; 啓二小島; ニセンゾン、セミョン
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-10-14
Filing date: 1999-10-14
Publication date: 2004-05-10
Anticipated expiration: 2019-10-14
Also published as: US20030218608A1; JP2003208631A; JP3786913B2; JP2002527835A; JP2006185460A; US6608625B1; TW449730B; WO2000022575A1

Description

【発明の詳細な説明】

【０００１】（技術分野）本発明は、種々のモジュールを備えたデータ処理システ
ムに関し、より詳しくは、３次元（３Ｄ）画像を処理す
るグラフィックモジュールに関する。

【０００２】（背景技術）近年、コンピュータハードウェアのコストが低下してい
るため、高品位３Ｄグラフィックスおよびアニメーショ
ンに対する要望が着実に増大している。３Ｄグラフィッ
クスアーキテクチャを実施する上での２つの重要な設計
的拘束はメモリの帯域幅およびシステムの待ち時間（la
tency）であり、第３ファクタはメモリコストである。

【０００３】３Ｄグラフィックスシステムを実行する帯
域幅条件は、システムの複雑さに基いて定まる。一般
に、３Ｄグラフィックスシステムは、補間法、テクスチ
ャマッピングおよびテクスチャフィルタリングによるジ
オメトリ変換（geometry transformation）、ライティ
ング変換（lighting transformation）、シェーディン
グ（陰影付け）またはラスタライジング等のパイプライ
ン形アーキテクチャの多重モジュールを有している。

【０００４】ジオメトリ変換は、３次元空間内の３次元
物体のモデルを２次元スクリーン空間内面に変換する方
法である。この方法は、三角形等の複数の多角形により
３次元モデルを形成する段階と、これらの多角形を２次
元空間内に変換する段階とを有している。

【０００５】ライティング変換のジオメトリすなわちラ
イティングは、３次元モデルから２次元スクリーン空間
への光反射強度を表す方法である。３次元モデルは、複
数の光源および色からの光を受ける。色反射およびライ
ティングを数学的に表現する必要がある。反射強度は、
数ある中で、光源の距離、入射光の角度、光源の輝度お
よび色効果等のパラメータに基いて定まる。一般に、こ
の変換は、各三角形の３つのノードにおいてのみ達成さ
れ、各三角形内の画素において達成されるものではな
い。ひとたび、三角形および３つのノードでの三角形の
ライティングが２次元スクリーン空間（スペース）内に
定められたならば、三角形内の画素は、３つのノードが
境界条件として機能する補間法により定められる。この
補間技術によるこのシェーディングは、Guraughシェー
ディングとも呼ばれる。

【０００６】テクスチャマッピング法は、３次元モデル
のテクスチャを表す機構を提供する。かくして、水平座
標（u）および垂直座標（v）と呼ばれる２つのテクスチ
ャ座標により、２次元空間内にテクスチャ空間が形成さ
れる。テクスチャ空間内の各画素はテクセル（texel）
と呼ばれる。各テクセルに関する情報は外部メモリに記
憶され、フェッチテクセルコマンドに応答して、対応三
角形のノードにマッピングされる。次に、テクセルカラ
ーが上記シェーディングとブレンドされて、各三角形の
ノードの最終カラーを発生する。各三角形内に画素の陰
を見出すのに、補間法によるシェーディングが再び用い
られる。

【０００７】上記のように、３Ｄグラフィックス処理を
用いる慣用のマイクロプロセッサベースシステムは、帯
域幅制限を受けるものである。例えば、X-86のようなマ
イクロプロセッサは、PCIバスを介して３Ｄグラフィッ
クスチップに接続される。外部メモリは、３Ｄモデルに
関する情報を記憶する。マイクロプロセッサは、ジオメ
トリおよびライティングの計算を遂行し、かつこの結果
（この結果は、各三角形のノードに関する情報である）
を、PCIバスを介して３Ｄグラフィックスチップに転送
する。

【０００８】３Ｄグラフィックスチップは、三角形の各
辺の傾斜を測定する傾斜計算機を有している。補間回路
（interpolator）測定した傾斜に基いて、三角形内の各
画素のシェーディングカラーを計算する。テクスチャリ
ングユニットは、測定した傾斜およびテクスチャマップ
に記憶された情報に基いて、三角形内の各画素のテクス
チャを測定する。

【０００９】上記テクスチャマップを記憶するには、別
のフレームバッファメモリが使用される。テクスチャマ
ップは、画像に使用される構成要素のテクスチャに対応
する。また、フレームバッファメモリは、Zバッファと
呼ばれる別のバッファスペースを有している。Zバッフ
ァは、三角形の隠れた部分をディスプレイしないとき
に、この隠れた部分を除去するのに使用される。かくし
て、複数の物体がオーバーラップするとき、該物体のど
の縁部およびどの平面を見えるようにするかを決定し、
可視平面のみをディスプレイするには、見えない平面を
除去する必要がある。見えない平面を除去するには、慣
用的に、本願に援用するJ.D. FoleyおよびA. Vandam著
「対話形コンピュータグラフィックスの基礎（Fundamen
tals of Interactive Computer Graphics）」（Addisso
n Wesley、１９８２年）に開示されているような種々の
アルゴリズムが使用される。

【００１０】Zバッファは、Z値、すなわちスクリーン上
にディスプレイする必要がある各画素の深さ値を記憶す
る。次に、三角形内のx、y座標値をもつ各点のZ値が計
算され、得られた計算結果はx、y座標値に対応するZ値
と比較される。或る点のZ値が記憶されたZ値より大きい
ときは、この点は隠れるものと考えられる。

【００１１】かくして、上記マイクロプロセッサベース
システムは、マイクロプロセッサと３Ｄグラフィックス
チップとの間のグラフィックス処理機能を分割する。マ
イクロプロセッサは、ジオメトリおよびライティング段
階を遂行し、三角形データをPCIバスを介してグラフィ
ックスチップに供給する。一般的なグラフィックス処理
演算は、１M三角形／秒の処理を必要とする。各三角形
は、約５０〜６０バイトの情報を収容する。この情報
は、３つのノードの各々について、各ノードのx、y、z
座標、カラー値R、G、B、３つのノードの各々について
のテクスチャ値u、wを含んでいる。かくして、各座標お
よびテクスチャ値が４バイトの情報で表されるときに
は、各三角形の３つのノードが９６（３２×３）バイト
の情報により定められる。これは、マイクロプロセッサ
から３Ｄグラフィックスチップへの９６Mバイト／秒の
データ転送に関する。かくして、PCIバスは、過酷なボ
トルネッキングを受ける。

【００１２】３Ｄグラフィックス処理の実行における他
の帯域幅制限は、フレームバッファから３Ｄグラフィッ
クスチップへのデータ転送である。通常、一般的なモデ
ルのスペースは、各領域においてオーバーラップする２
〜４個の物体を含むことができる。かくして、シェーデ
ィングおよびテクスチャリングは、Zバッファリングに
関連して２〜４回行われる。一秒間のディスプレイ当た
り６０フレームの場合には、フレームバッファと３Ｄグ
ラフィックスチップとの間のデータ転送速度は、Zバッ
ファリングを行わない場合に、約７２０Mバイト／秒
（９６バイト／画素×１０２４画素／ライン×７６８ラ
イン×（シェーディング）×６０フレーム／秒）であ
る。Zバッファリングを行う場合には、読取りおよび書
込み演算はZバッファリングに含まれるため、この転送
速度は、２倍（１４４０Mバイト／秒）の高速になる。
テクセルフェッチングはまた、３６０Mバイト／秒のデ
ータ転送速度を必要とする。このようなデータ転送速度
は、現在のメモリ技術では得られない。かくして、現在
の３Ｄグラフィックス構成はかなり低い解像度を使用し
ており、これではリアリスチックな画像は得られない。

【００１３】かくして、マイクロプロセッサから３Ｄグ
ラフィックスチップへのデータ転送に関連する帯域幅遅
延（bandwidth delays）および外部メモリからマイクロ
プロセッサのローカルメモリへのデータ転送に関連する
帯域幅遅延を低減させる必要がある。

【００１４】（発明の開示）本発明の一実施形態によれば、３次元グラフィックス処
理を行う集積回路のマルチメディアプロセッサは、スク
リーン上にディスプレイされる３次元物体を形成する複
数の三角形に対応する三角形セットアップ情報を発生す
るように構成されたマイクロプロセッサ回路を有してい
る。スクリーンは所定数の画素をもつ複数のビンにより
形成される。データキャッシュは、セットアップ情報を
記憶するように構成された前記マイクロプロセッサに接
続されている。３次元三角形ラスタライザは、データキ
ャッシュに接続されておりかつ三角形へのビン割当てを
行ってスクリーン上の三角形と交差するすべてのビンを
識別するように構成されている。

【００１５】本発明の他の実施形態によれば、データキ
ャッシュは、ビンの各々に関する情報を記憶するタイル
インデックスバッファを有している。３次元三角形ラス
タライザは、タイルデータ情報をローカルメモリユニッ
トに供給するビニングユニットを有している。３次元三
角形ラスタライザはまた、ビニングユニットにより形成
されるスパンラインと交差する各三角形に沿う交差画素
の座標を形成するスクリーン座標補間回路を有してい
る。ビニングユニットは、ビンの各三角形の識別に対応
するタイルデータ情報を供給する。ビニングユニット
は、各々の三角形を、該三角形の各々の中間頂点と交差
する水平線に沿う上方の小三角形と下方の小三角形とに
分割する。次に、ビニングユニットは、下記条件を用い
て、下方の三角形の各々が位置しているビンを識別す
る。

【００１６】X＝[min 2 (Cross XAC, Cross XAC + dxdy
AC), max 2 (Cross XAB, Cross XAB + dxdy AB)] ここで、Cross XACは、三角形ＡＢＣの辺ＡＣと次のス
パンとの間の交点のｘ座標、Cross XABは、辺ＡＢと次
のスパンとの間の交点のｘ座標、を用いて、上方の三角
形の各々が位置しているビンを識別する。

【００１７】また、ビニングユニットは、下記条件、す
なわち、 X＝[min 2 (Cross XAC, Cross XAC + dxdy AC), max 3
(Cross XAB, Bx, Cross XBC)] ここで、Cross XACは、三角形ＡＢＣの辺ＡＣと次のス
パンとの間の交点のｘ座標、Cross XBCは、辺ＢＣと次
のスパンとの間の交点のｘ座標メモリユニットは、タイ
ルインデックス情報を記憶するように構成されたデータ
キャッシュに接続されている。また、データストリーマ
は、メモリユニットおよびデータを転送するように構成
されたデータキャッシュに接続されている。

【００１８】（発明を実施するための最良の形態）本発明の一実施形態によれば、マルチメディアプロセッ
サ１００がＦＩＧ．１に示されているが、本発明の範囲
は該マルチメディアプロセッサ１００に限定されるもの
ではない。マルチメディアプロセッサ１００は、並行演
算を取り扱う、すべてプログラム可能な単一チップであ
る。これらの演算として、グラフィックス機能、オーデ
ィオ機能、ビデオ機能、通信機能、ネットワーク機能お
よび他のマルチメディア機能の高速化がある。プロセッ
サ１００のすべての主構成要素は１つのチップセット上
に配置されるため、より詳細に後述するように、このシ
ステムのスループットは、慣用システムのスループット
に比べて著しく優れている。

【００１９】マルチメディアプロセッサ１００は、ホス
ト型環境およびホストレス型環境の両方に使用できる超
長命令語（very-long instruction word: VLIW）を有し
ている。この状況では、ホスト型環境とは、マルチメデ
ィアプロセッサ１００がINTEL（登録商標）X-86のよう
な別のマイクロプロセッサに接続される環境をいい、ホ
ストレス環境とは、マルチメディアプロセッサ１００が
単独モジュールとして機能する環境をいう。VLIWプロセ
ッサは、２つのクラスタすなわちCPU１０２、１０４を
備えた中央処理装置として示されている。これらの処理
装置１０２、１０４は、それぞれ、マルチメディアプロ
セッサ１００が、本発明の一実施形態に従って単独チッ
プセットとして演算することを可能にする。

【００２０】VLIWプロセッサの演算は、本願に援用する
John R. Ellis著「ブルドッグ：ＶＬＩＷアーキテクチ
ャ用コンパイラ（Bulldog: a Compiler for VLIW Archi
tectures）」（The MIT Press、１９８６年）に記載さ
れており、非常に良く知られている。基本的には、VLIW
プロセッサは、プログラムの命令レベル並列性（instru
ction-level parallelism: ILP）を活用するのに適した
アーキテクチャを使用する。この構成は、１つ以上の基
本（原始）命令を一度に実行することを可能にする。こ
れらのプロセッサは、幾つかの原始命令を含んでいる超
長命令語を命令キャッシュから取り出して、命令を並列
的に実行する多機能ユニットを有している。このため、
原始命令から独立して一緒にグループ化された、並列的
に実行されるコードを発生する特殊コンパイラが使用さ
れる。スーパースケーラプロセッサとは異なり、VLIWプ
ロセッサは比較的簡単な制御論理を有する。なぜなら
ば、VLIWプロセッサは演算のいかなる動的スケジューリ
ングおよびリオーダリングも行わないからである。VLIW
プロセッサはRISCへの後継（successor）と見られてい
る。なぜならば、VLIWコンパイラは、以前のプロセッサ
のハードウェア構造内に埋め込まれた複雑さを引き継ぐ
からである。

【００２１】VLIWアーキテクチャの命令セットは、簡単
な命令から構成される傾向がある。コンパイラは、多機
能ユニットがビジー（busy）に維持されるように、多く
の原始演算を単一の「命令語」に組み立てなくてはなら
ない。このためには、可用演算スロット（available op
eration slots）を満たすべく、コードシーケンスに充
分な命令レベル並列性（ILP）を必要とする。このよう
な並列性は、数ある中で、基本ブロックを推論的に横切
ってコードをスケジューリングし、ソフトウェアパイプ
ライニングし、かつ実行される演算数を減少させること
により、コンパイラにより暴露される。

【００２２】VLIWプロセッサ１０２の出力ポートは、デ
ータキャッシュ１０８に接続されている。同様に、VLIW
プロセッサ１０４の出力ポートは命令キャッシュ１１０
に接続されている。本発明の一実施形態によると、デー
タキャッシュ１０８および命令キャッシュ１１０の出力
ポートは、次に、データ転送スイッチ１１２の入力ポー
トに接続されている。また、マルチメディアプロセッサ
１００には、より詳細に後述する３次元グラフィック処
理を取り扱う固定機能ユニット（fixed function uni
t）１０６が配置されている。固定機能ユニット１０６
の出力ポートは、ＦＩＧ．１に示すように、データ転送
スイッチ１１２の入力ポートに接続されている。固定機
能ユニット１０６はまた、データキャッシュ１０８の入
力ポートにも接続されている。データキャッシュと関連
する固定機能ユニットの構成および演算は、ＦＩＧ．２
０〜ＦＩＧ．２６を参照してより詳細に説明する。本発
明によるデータキャッシュ１０８の構成および演算は、
ＦＩＧ．１７およびＦＩＧ．１９を参照して以下に詳述
する。

【００２３】ＦＩＧ．１Ａに示すように、マルチメディ
アプロセッサ１００のすべての構成要素はデータ転送ス
イッチに接続されている。このため、メモリコントロー
ラ１２４の種々のポートがデータ転送スイッチ１１２に
接続されている。メモリコントローラ１２４は、SDRAM
１２８のような外部メモリの演算を制御する。データ転
送スイッチ１１２はまた、データストリーマ１２２に接
続されている。より詳細に後述するように、データスト
リーマ１２２は、マルチメディアプロセッサ１００内で
バッファ型データ移動（buffered data movements）を
行う。データストリーマ１２２は更に、帯域幅条件を変
化させるメモリデバイスすなわち入力／出力（I/O）デ
バイス間のデータ転送をサポートする。本発明の一実施
形態によれば、データストリーマ１２２により取り扱わ
れるメモリデバイスは、アドレスできるシステム内の任
意の物理的メモリ、例えば外部SDRAM１２８、データキ
ャッシュ１０８、および固定機能ユニット１０６内に配
置されるメモリ空間を有する。

【００２４】また、データストリーマ１２２は、ＦＩ
Ｇ．１Ｃを参照してより詳細に後述するように、マルチ
メディアプロセッサ１００がPCIバスを介してホストプ
ロセッサに接続される状況におけるホストメモリへのメ
モリ転送を取り扱う。このため、マルチメディアプロセ
ッサ１００はまた、データ転送スイッチ１１２に接続さ
れるポートを備えたPCI/AGPインタフェース１３０を有
している。PCI/AGPインタフェース１３０は、マルチメ
ディアプロセッサ１００が、本願に援用するそれぞれ、
PCI Architecture specification Rev. 2.1（PCI Speci
al Interest Group発行）およびAGP Architecture Spec
ification Rev. 1.0として知られている標準プロトコル
を用いた対応PCIバスおよびAGPバスと通信することを可
能にする。

【００２５】マルチメディアプロセッサ１００は、イン
タフェースユニット１３０を介してPCIバスまたはAGP
（Accelerated Graphics Port: 加速型グラフィックス
ポート）バスに接続されると、マスタデバイスまたはス
レーブデバイスとして機能できる。２つのバスは互いに
独立してマルチメディアプロセッサ１００に接続できる
ため、マルチメディアプロセッサ１００は、一方のチャ
ネルでバスマスタデバイスとして演算し、かつ他方のチ
ャネルでスレーブデバイスとして演算できる。このた
め、マルチメディアプロセッサ１００は、該プロセッサ
が、ホストシステムの観点からスレーブデバイスとして
演算するときは、多機能PCI/AGPデバイスとして考える
ことができる。

【００２６】データストリーマ１２２はまた、DMA（dir
ect memory access: 直接メモリアクセス）コントロー
ラ１３８を介して入力／出力（I/O）バス１３２に接続
されている。I/Oバス１３２には、複数のI/Oデバイスコ
ントローラ１３４が接続されている。本発明の一実施形
態によれば、I/Oデバイスコントローラ１３４の出力ポ
ートは、多ポートマルチプレクサ（versa port multipl
exer）１３６の入力ポートに接続されている。

【００２７】プログラム可能な入力／出力コントローラ
（programmable input/output controller: PI/OC）１
２６の幾つかのポートがデータ転送スイッチ１１２に接
続されており、他のポートがI/Oバス１３２に接続され
ている。

【００２８】本発明の一実施形態によれば、I/Oデバイ
スコントローラ１３４は、協働してインタフェースユニ
ット２０２を形成し、該インタフェースユニット２０２
は、マルチメディアプロセッサ１００と外界とのインタ
フェースを形成するように構成されている。ＦＩＧ．１
Ｂに関連してより詳細に説明するように、マルチメディ
アプロセッサ１００は、任意の時点で動作させられるI/
Oデバイスの数に基づいて、種々の形態に構成できる。

【００２９】ＦＩＧ．１Ａに示すように、データ転送ス
イッチ１１２は、プロセッサメモリバス（processor me
mory bus: PMB）１１４を有し、該プロセッサメモリバ
ス１１４は、固定機能ユニット１０６、データキャッシ
ュ１０８、命令キャッシュ１１０およびデータストリー
マ１２２からアドレス情報およびデータ情報を受けるよ
うに構成されている。

【００３０】データ転送スイッチ１１２はまた、内部メ
モリバス（internal memory bus: IMB）１２０を有し、
該内部メモリバス１２０は、メモリコントローラ１２
４、データストリーマ１２２、プログラム可能な入力／
出力（I/O）コントローラ１２６およびPCI/AGPコントロ
ーラ１３０からのアドレス情報およびデータ情報を受け
るように構成されている。

【００３１】データ転送スイッチ１１２はまた、リクエ
ストバス１１８を有し、該リクエストバス１１８は、デ
ータ転送スイッチに接続されたマルチメディアプロセッ
サ１００のすべての構成要素からのリクエスト信号を受
けるように構成されている。

【００３２】データ転送スイッチ１１２はまた、切換可
能なトランシーバ１１６を有し、該トランシーバ１１６
は、プロセッサメモリバス（PMB）１１４と内部メモリ
バス（IMB）１２０との間でデータ接続を行うように構
成されている。更に、データ転送スイッチ１１２は、そ
れぞれ３つのバスアービタユニット１４０、１４２、１
４４を有している。かくして、詳細に後述するシステム
ニーズに基づいて、リクエストバスおよびデータバスに
ついての別のバス仲裁（bus arbitration）が取り扱わ
れる。また、ＦＩＧ．１Ａに示すように、マルチメディ
アプロセッサ１００の異なる構成要素が、別のグループ
としてプロセッサメモリバス１１４または内部メモリバ
ス１２０に接続されるけれども、データストリーマ１２
２は両メモリバスに直接接続される。本発明の一実施形
態によれば、プロセッサメモリバス１１４および内部メ
モリバス１２０はいずれも、それぞれ１６００MBのピー
ク帯域幅に対し２００MHZで作動する６４ビットまたは
８バイトの幅である。

【００３３】本発明の一実施形態によれば、参照番号１
４０、１４２、１４４で示すような各バスアービタは、
同時に送られる多数のリクエストのスケジューリングを
達成するため、４レベルの先入れ先出し（first-in-fir
st-out: FIFO）バッファを有している。一般に、割当て
られた優先レベルに基づいて、各リクエストがサービス
される。

【００３４】データ転送スイッチ１１２に接続されるす
べての構成要素は、データ転送スイッチエージェントと
呼ばれる。また、演算の達成をリクエストする構成要素
は、この状況では、イニシエータまたはバスマスタと呼
ばれる。同様に、リクエストに応答する構成要素は、こ
の状況では、レスポンダまたはバススレーブと呼ばれ
る。特定機能についてのまたは特定時点でのイニシエー
タは、他の機能についてのまたは他の時点でのスレーブ
となることに留意されたい。また、より詳細に説明する
と、マルチメディアプロセッサ１００内のすべてのデー
タは、１つまたはそれぞれ両データバス１１４、１２０
を用いて伝送される。

【００３５】内部メモリバス（IMB）およびプロセッサ
メモリバス（PMB）の作動を支配するプロトコルを、以
下により詳細に説明する。本発明の一実施形態によれ
ば、リクエストバス１１４、１１８、１２０は、それぞ
れ、受け手アドレス（destination address）を表示す
るリクエストアドレスに適合する信号ラインを有してい
る。リクエストフェーズの間、リクエストを行う構成要
素はバスマスタであり、受け手アドレスに位置する構成
要素はバススレーブである。リクエストバスはまた、リ
クエストバイト読取り可能信号と、リクエストのイニシ
エータを識別するリクエストイニシエータ識別信号とを
有している。

【００３６】データ転送フェーズの間、リクエストフェ
ーズの受け手アドレスはバスマスタとなり、かつリクエ
ストフェーズの間に開始する構成要素はバススレーブと
なる。バスはまた、データ転送フェーズの間にバススレ
ーブによりユニークに発生されるトランザクション識別
ID信号に適合するラインを有している。

【００３７】バスの付加ラインは、データ転送サイズを
あてがうので、オリジネータおよび受け手側端点がトラ
ックを２つのユニット間の転送のサイズに維持できる。
また、バスは、処理されるコマンドの形式に適合する信
号ラインを有する。

【００３８】マルチプレクサに関連するインタフェース
ユニット２０２の演算を、ＦＩＧ．１Ｂに関連して以下
により詳細に説明する。

【００３９】インタフェースユニットおよびマルチプレ
クサマルチメディアプロセッサ１００は、最小のホストへの
負荷および高いメディア品質により、スタンドアロンユ
ニットとしてまたはパソコン上で、並行マルチメディア
機能およびI/O機能を遂行することを可能にする。マル
チプレクサ１３６は、マルチメディアプロセッサ１００
がブート（boot）されるとソフトウェア構成できるI/O
ピンセットを与える。これは、I/O機能をフレキシブル
にし、かつソフトウェアをアップグレードする。I/Oピ
ンセットの定義は、起動されているI/Oデバイスコント
ローラ１３４に基づいて定められる。

【００４０】かくして、本発明の一実施形態によれば、
マルチメディアプロセッサ１００で構成されたI/Oイン
タフェースユニットは、例えば、ソフトウェアアップグ
レードをロードし、かつリブートすることにより変更で
きる。同様に、新しい規格および特徴を利用できるよう
になると、ソフトウェアアップグレードが、ハードウェ
アアップグレードにとって代わることができる。

【００４１】I/Oインタフェースユニットは、NTSC/PAL
エンコーダおよびデコーダデバイスコントローラ２２４
を有し、該コントローラ２２４はI/Oバス１３２および
マルチプレクサ１３６に接続されている。ISDN GCIコン
トローラ２２０もI/Oバス１３２およびマルチプレクサ
１３６に接続されている。同様に、T1ユニット２１０も
I/Oバス１３２およびマルチプレクサ１３６に接続され
ている。レガシーオーディオ信号インタフェースユニッ
ト２１８は、I/Oバス１３２およびマルチプレクサ１３
６に接続され、かつレガシーと呼ばれるオーディオプロ
トコルに従ってオーディオ信号インタフェースを形成す
るように構成されている。オーディオコーデック（audi
o codec: AC）ユニット２１４は、オーディオコーデッ
クインタフェース信号を発生するように構成されてい
る。オーディオコーデックユニット２１４は、I/Oバス
１３２およびマルチプレクサ１３６に接続されている。
ユニバーサル直列バス（universal serial bus: USB）
ユニット２２２も、I/Oバスおよびマルチプレクサ１３
６に接続されている。USBユニット２２２は、マルチメ
ディアプロセッサ１００が、例えばキーボードデバイ
ス、ジョイスティックおよびマウスデバイスからの制御
信号を受けるためのUSBバスと通信することを可能にす
る。同様に、IEC958インタフェース２０８もI/Oバス１
３２およびマルチプレクサ１３６に接続されている。

【００４２】I²S（Inter-IC Sound）インタフェース２
１２は、ホームシアタ用のD/Aコンバータ（図示せず）
を駆動するように構成されている。I²Sインタフェース
は、一般に、データとクロック信号とを結合して直列デ
ータ流を作る必要があるCDプレーヤに使用されている。
このインタフェースとして、別々のマスタクロック、ワ
ードクロック、ビットクロック、データおよびオプショ
ナル強調フラグがある。

【００４３】I²Cバスインタフェースユニット２１６
は、マルチメディアプロセッサ１００と外部オンボード
デバイスとの間の通信を行うように構成されている。II
C規格の演算は、本願に援用するPhillips Semiconducto
rs社の刊行物「I²Cバスおよびその使用法（The I²C-bus
and How to Use it）（含：仕様書）」（１９９５年４
月）に開示されており、良く知られている。

【００４４】バスインタフェースユニット２１６は、デ
ィスプレイデータチャネルインタフェース（DDC）規格
として知られている通信プロトコルに従って演算する。
DDC規格は、コンピュータディスプレイとホストシステ
ムとの間の通信チャネルを形成する。このチャネルは、
形状情報の搬送、ディスプレイの最適使用およびディス
プレイ制御情報の搬送に使用できる。また、このチャネ
ルは、ディスプレイを介してホストに接続されるアクセ
スバス周辺機器用のデータチャネルとしても使用でき
る。ディスプレイデータチャネル規格は、ディスプレイ
データチャネル仕様のためのVESA（Video Electronics
Standard Association）に従ってデータを供給すべく構
成されたハードウェア構成を必要とする。

【００４５】上記各I/Oデバイスコントローラの機能
を、以下に更に詳細に説明する。

【００４６】RAMDACまたはSVGA DACインタフェース２０
４は、外部RAMDACへの直接接続を行う。このインタフェ
ース２０４はまた、CRTコントローラおよびクロックシ
ンセサイザを有している。RAMDACは、I²C直列バスを介
してプログラムされる。

【００４７】NTSCデコーダ／エンコーダコントローラデ
バイス２２４は、CCIR601/656規格に従ってNTSCビデオ
信号に直接インタフェースし、統合された単独構成を形
成する。これにより、マルチメディアプロセッサ１００
が、直接、高品位NTSCまたはPALビデオ信号を発生でき
るようになる。このインタフェースは、CCIR601規格に
より特定された解像度をサポートできる。プロセッサ１
０２での進歩したビデオフィルタリングにより、プログ
レッシブ／インターレースおよびインターレース／プロ
グレッシブ出力を変換するときに、フリッカのない出力
が得られる。NTSCエンコーダは、I²C直列バスを介して
制御される。

【００４８】同様に、NTSCデコーダコントローラは、１
３．５MHZ画素速度で１６YUVまで発生できるCCIR601/65
6フォーマット化NTSCビデオ信号への直接接続を行う。

【００４９】ISDN（Integrated Services Digital Netw
orks standard: 統合サービスデジタルネットワーク規
格）インタフェース２２０は、外部ISDN UまたはS/Tイ
ンタフェースデバイスを介してISDN BRI（basic rate i
nterface: 基本速度インタフェース）をサポートする５
ピンインタフェースを有している。ISDN規格は、汎用デ
ジタル電話網仕様を形成し、かつ１９８０年代の半ばか
ら存在している。このモジュールの機能性は直列通信コ
ントローラと同じ原理に基づいており、ISDN Uインタフ
ェースデバイスに接続するのにIDL2およびSCPインタフ
ェースを用いている。

【００５０】T1インタフェース２１０は、T1直列または
並列インタフェースを介して、第三者のT1 CSU（channe
l service unit: チャネルサービスユニット）またはデ
ータサービスユニット（DSU）への直接接続を行ってい
る。CSU/DSUおよび直列／並列出力は、専用抵抗器を介
して構成できるソフトウェアである。別のユニットが、
信号およびデータ制御を取り扱う。一般に、チャネルサ
ービスユニット（CSU）はT1ネットワークから受けた波
形を再生し、ユーザにDSC-1インタフェースでのきれい
な信号を提供する。CSUはまた、送られたデータを再生
する。遠隔試験機能として、ネットワーク側から試験す
るループバックがある。また、データサービスユニット
（DSU）は、例えば特殊コーティングを用いてゼロを抑
制することにより顧客のデータがDSC-1インタフェース
のフォーマット条件に合致させる。DSUはまた、試験用
のローカルおよび遠隔ループバックを備えた端末を構成
する。

【００５１】本発明の一実施形態による単一のマルチメ
ディアプロセッサは、V.34モデムデータトラフィックの
２４チャネルまでを取り扱うように構成されており、V.
PCNL機能とV.34機能とを混合する。この特徴は、マルチ
メディアプロセッサ１００を用いてモデム集信機を構成
することを可能にする。

【００５２】レガシーオーディオユニット２１８は、レ
ガシーオーディオPro８ビットステレオ規格に従って構
成される。レガシーオーディオユニット２１８は、レジ
スタ通信演算（リセット、コマンド／ステータス、読取
りデータ／ステータス）、デジタル化された音声演算
（DMAおよびDirectモード）、およびプロフェッショナ
ルミキササポート（CT1 345、モジュールミキサ）を行
う。このユニット２１８の機能として、８ビットモノラル／ステレオDMAスレーブモードプレー
／録音 Directモード用８ビットホストI/Oインタフェースリセット、コマンド／データ、コマンドステータス、読
取りデータおよび読取りステータスレジスタサポートプロフェッショナルミキササポート FMシンセサイザ（OPLII、IIIまたはIVアドレスデコーデ
ィング） MPU401 GeneralサポートジョイスティックインタフェースサポートネイティブDOSモード用ソフトウェア形態サポート Windows DOS ボックスの資源用PnP（plug and play: プ
ラグおよびプレー）サポートがある。

【００５３】PCI信号デコーダユニットは、マルチプレ
クサ１３６ポートを介してPCIレガシーオーディオ信号
の直接出力を行う。

【００５４】AC Linkインタフェース２１４は、２方向
固定速度直列PCMデジタル流である５ピンデジタル直列
インタフェースである。AC Linkインタフェース２１４
は、多入力／出力オーディオ流並びにTDMフォーマット
を用いる制御レジスタアクセスを取り扱うことができ
る。インタフェースは、各オーディオフレームを、１２
個の出ていくデータ流および１２個の入ってくるデータ
流（各データ流は、２０ビットサンプル解像度をもつ）
に分割する。インタフェース２１４として、固定48KS K
S/S DACおよびADCミキシング、およびアナログ処理があ
る。

【００５５】トランスポートチャネルインタフェース
（TCI）２０６は、トランスポート層フォーマットの復
調チャネルデータを受け入れる。トランスポートチャネ
ルインタフェース（TCI）２０６は、衛星またはケーブ
ルからのパケットデータを同期化し、次に、バイトアラ
インドデータ（byte-aligned data）をアンパック（unp
ack）しかつDMAコントローラを介してマルチメディアプ
ロセッサ１００メモリ内に入れる。基本的に、トランス
ポートチャネルインタフェースは、トランスポート層フ
ォーマットの復調チャネルデータを受け入れる。トラン
スポート層フォーマットは、４つのバイトヘッダおよび
１８４バイトペイロードを備えた１８８バイトパケット
からなる。インタフェースは、あらゆるトランスポート
ヘッダの第１バイトである同期バイトを検出できる。バ
イト同期が検出されたならば、インタフェースは、バイ
トアラインドデータを、データストリーマ１２２および
データ転送スイッチ１１２（ＦＩＧ．１Ａ）を介して、
マルチメディアプロセッサ１００のメモリバッファ内に
導く。トランスポートチャネルインタフェースはまた、
MPEG-2システムのトランスポートパケットを、バイト並
列またはバイト直列フォーマットに受け入れる。

【００５６】マルチメディアプロセッサ１００は、ビデ
オチャネルおよびオーディオチャネルにクロック補正お
よび同期化を行う。

【００５７】ユニバーサル直列バス（USB）インタフェ
ース２２２は、低速デバイスと通信する標準インタフェ
ースである。このインタフェースは、標準仕様に一致す
る。Philips PDIUSBIIのような外部モジュールに接続す
ることを期待するのは４ピンインタフェース（２つのパ
ワーピンおよび２つのデータピン）である。

【００５８】マルチメディアプロセッサ１００はUSBハ
ブとしては作用しないが、１２Mbpsおよび１．５Mbpsデ
バイスと通信できる。ソフトウェアは、いずれの速度で
も実行できるように構成できる。１２Mbpsの速度で実行
するように構成すると、マルチメディアプロセッサは、
個々のデータパケットを１．５Mbpsデバイスに送ること
ができる。本発明の一実施形態によれば、マルチメディ
アプロセッサ１００は、USBを介して２５６個までのデ
バイスと通信する。

【００５９】USBは、タイムスロット型バスである。タ
イムスロットは１ミリ秒である。各タイムスロットに
は、等時性、非同期制御またはデータである多トランザ
クションを含めることができる。データトランザクショ
ンは非同期である。データはビットスタッフィングを有
するNRZIである。これは、すべての６ビット可変長デー
タパケットが少なくとも１回CRC保護されると、クロッ
ク調節のトランジションを保証する。バルクデータトラ
ンザクションは、より長いデータ流を、１パケット当た
り１０２３バイトまでのパケットに分割し、１タイムス
ロット当たり１つのパケットを送り出す。

【００６０】IEC958インタフェースユニット２０８は、
Sony Philips Digital Interface (SPDIF)； Audio Eng
ineering Society/European Broadcast Union (ES/EBU)
インタフェース；TOSLINKインタフェース等の幾つかの
オーディオ規格をサポートするように構成されている。
TOSLINKインタフェースは、外部IRデバイスを必要とす
る。IEC958プロトコルコンベンションは、サウンドサン
プルの各マルチビットフィールドが、最初に最下位ビッ
ト（リトル−エンディアン: little-endian）で、内ま
たは外にシフトすることを要求する。

【００６１】インタフェースユニット２０２はまた、ホ
ームシアタ用の高品位（９５dB SNR以上）オーディオデ
ジタル／アナログ（D/A）コンバータを駆動するように
構成されたI²Sコントローラユニット２１２を有してい
る。タイミングは、１８ビットモードまたは１６ビット
モードにソフトウェア構成できる。

【００６２】I²Cユニット２１６は、主としてマルチメ
ディアプロセッサ１００と外部オンボードデバイスとの
間の通信を行うI²C規格を用いている。I²Cユニット２１
６は２ライン直列インタフェースからなり、マルチメデ
ィアプロセッサ１００が、I²Cバスにあるマスタおよび
スレーブデバイスとして機能できるようにする物理的層
（signaling）を形成する。この結果、マルチメディア
プロセッサ１００は、ステータスを遅延させかつ外部デ
バイスへの情報を制御するための付加ハードウェアは不
要である。

【００６３】DDCインタフェースは、ディスプレイデー
タチャネル（Display Data Channel:DDC）仕様バージョ
ン１、２ａのVESA規格に完全に従う。DDC仕様のコンプ
ライアンスは、標準VGAコネクタの２ピンを介してのDDC
制御および標準VGAコネクタの２ピンを通るI²C接続を介
してのDDC制御により与えられる。

【００６４】上記各I/Oユニットは、I/Oバス１３２上の
所定アドレスに位置するPIOレジスタに一致する制御レ
ジスタ（図示せず）を有する点で優れていることに留意
されたい。この結果、各ユニットはI/Oバス１３２を介
して適当な制御信号を受けることにより直接制御され
る。

【００６５】かくして、本発明の一実施形態によれば、
マルチメディアプロセッサ１００は、所望セットのI/O
デバイスがマルチプレクサ１３６を介して外界にアクセ
スするようにI/Oユニット２０２のI/O形態を再プログラ
ミングすることにより、種々のシステムを用いることが
できる。マルチプレクサ１３６のピン形態は、I/Oユニ
ット２０２の形態に基づいて変化する。マルチメディア
プロセッサ１００を用いるシステムが使用される幾つか
の例示用途として、３次元（３Ｄ）ジオメトリPC、マル
チメディアPC、セットトップボックス／３Ｄテレビジョ
ン、またはWebTV、および通信モデルシステムがある。

【００６６】演算中に、プロセッサ１０２は、I/Oバス
１３２を介して適正信号をI/Oユニット２０２に供給し
て、所望のI/Oユニットをマルチプレクサ１３６を介し
て外界に接続すべくプログラムできる。例えば、本発明
の一実施形態によれば、TCIユニット２０６は、TV信号
を受信すべく、マルチプレクサ１３６を介して外部チュ
ーナシステム（図示せず）に接続するためにアクティブ
にされる。マルチメディアプロセッサ１００は、受信し
た信号を操作して、これをモニタのようなディスプレイ
ユニット上にディスプレイする。本発明の他の実施形態
によれば、NTSCユニット２２４は、NTSCコンプライアン
トTV信号を受信すべく、マルチプレクサ１３６を介して
外部チューナシステム（図示せず）に接続するためにア
クティブにされる。

【００６７】本発明の原理に従って、他の用途に使用で
きることは理解されよう。図示の目的から、ＦＩＧ．１
ＣおよびＦＩＧ．１Ｄは、後述のように、本発明の２つ
の実施形態に従って構成される２つの典型的なシステム
のブロック図を示すものである。

【００６８】かくして、ＦＩＧ．１Ｃには、マルチメデ
ィアプロセッサ１００を用いたマルチメディアシステム
が示されており、該マルチメディアシステムは、本発明
の一実施形態に従って、X86（登録商標）のようなホス
トプロセッサ２３０を用いて演算する。マルチメディア
プロセッサ１００は、加速型グラフィックスバス（acce
lerated graphics bus: AGP）を介してホストプロセッ
サに接続される。プロセッサ２３０は、PCIバス２６０
およびサウスブリッジユニット２３２を介してISAバス
に接続される。参照番号２１８（ＦＩＧ．１Ｂ）で示す
ようなオーディオI/Oコントローラは、ISA SB/Comm マ
ッパ２３２およびマルチプレクサ１３６を介して、ISA
バス２５８との間で信号をやりとりするように構成され
ている。また、I²C/DDCドライバユニット２１６は、マ
ルチプレクサ１３６を介して対応標準コンプライアント
信号を受けるように構成されている。ドライバユニット
２１６は、CRT解像度、スクリーンサイズおよびアスペ
クト比を制御する信号を供給することを意図したデータ
チャネル信号を受ける。マルチメディアプロセッサ１０
０のISDN/GCIドライバユニット２２１は、ISDN Uまたは
S/Tインタフェースユニット２３６との間で信号をやり
とりするように構成されている。

【００６９】マルチメディアプロセッサ１００は、アナ
ログRGB信号を、ディスプレイリフレッシュユニット２
２６を介してCRTモニタ（図示せず）に供給する。マル
チメディアプロセッサ１００はまた、CCIR/NTSCドライ
バユニット２２４およびNTSCエンコーダユニット２３８
を介して、NTSCまたはPALコンプライアントビデオ信号
を供給するようにも構成されている。局部発振ユニット
２４４は、５４MHZの信号をマルチメディアプロセッサ
１００に供給して、NTSC信号を処理する。

【００７０】復調器ユニット２４６は、マルチメディア
プロセッサ１００のトランスポートチャネルインタフェ
ースドライバユニット２０６に接続される。復調器ユニ
ット２４６は、直交振幅変調または直交位相シフトキー
イング変調またはF.E.C.に基づいて、信号を復調するよ
うに構成されている。

【００７１】マルチメディアプロセッサ１００には第２
PCIバス２５２も接続されており、該第２PCIバス２５２
は、ビデオデコーダ２４８により発生された信号を受
け、Brooktree（登録商標）により与えられる、Bt484規
格に従ったNTSC/PAL信号を供給する。また、バス２５２
は、１３９４ユニット２５０を介して高速直列データイ
ンタフェースを可能にする１３９４ link/phy規格によ
る信号を受ける。バス２５２はまた、他のマルチメディ
アプロセッサ１００に接続できる。

【００７２】最後に、マルチメディアプロセッサ１００
は、AC'97規格によるコーデック２５４を介してアナロ
グオーディオ信号を受けるように構成されている。局部
発振器２５６は、AC'97コーデックを作動させるための
発振信号を発生する。

【００７３】ＦＩＧ．１Ｄは、本発明の他の実施形態に
よるマルチメディアプロセッサ１００を用いるマルチメ
ディアTVまたはWEB TVのようなスタンドアロンシステム
を示す。スタンドアロン形態では、マルチメディアプロ
セッサ１００は、キーボード、マウスおよびジョイステ
ィック等のユーザインタフェースデバイスを介しての制
御を可能にするユニバーサル直列バス（USB）ドライバ
ユニット２２２をアクティブにする。スタンドアロン形
態では、VLIWプロセッサが、後述のように、マルチメデ
ィアプロセッサ１００の他のモジュールに関連するすべ
てのグラフィックタスクを遂行することに留意された
い。しかしながら、ホストプロセッサ２３０により演算
する構成では、幾つかのグラフィックタスクがホストプ
ロセッサにより遂行される。

【００７４】データ転送スイッチＦＩＧ．２は、本発明の一実施形態によるデータ転送ス
イッチの作動を示すフローチャートであるが、本発明の
範囲はこれに限定されるものではない。

【００７５】ＦＩＧ．２は、データキャッシュ１０８内
のデータをメモリコントローラ１２４を介してSDRAM１
２８内の一位置に書き込むトランザクションのような、
マルチメディアプロセッサ１００内の１つの機能ユニッ
トから他の機能ユニットへの書込みトランザクションに
おけるイニシエーションフェーズの一例を説明するバス
プロトコルのフローチャートを示すが、本発明はこれに
限定されるものではない。かくして、この例では、リク
エストバスマスタはデータキャッシュ１０８であり、リ
クエストバススレーブはメモリコントローラ１２４であ
る。ステップ４０２では、リクエストバスマスタは、レ
スポンダIDおよび明記できる優先レベルと一緒に、書込
みリクエストをリクエストバスアービタ１４０に送る。
ステップ４０４では、リクエストバスアービタは、リク
エストバススレーブ（この場合には、メモリコントロー
ラ１２４）が書込みリクエストを受け入れる準備ができ
ているか否かを決定する。準備ができている場合には、
リクエストバスアービタ１４０は、トランザクションID
と一緒に、認可信号（grant signal）をデータキャッシ
ュ１０８に送り、次に、書込みリクエストをメモリコン
トローラ１２４に送る。

【００７６】ステップ４０６では、リクエストバスマス
タが、アドレス、コマンド、サイズおよびそれ自体の識
別子ID信号を、リクエストバス１１８に供給する。この
間、前のリクエスト信号に応答するリクエストバススレ
ーブは、更新されたレディ信号をリクエストバスアービ
タ１４０に送り、該アービタが付加リクエストを受け入
れることができるか否かを表示する。また、リクエスト
バススレーブは、トランザクション識別子IDをリクエス
トバスに置く。このトランザクション識別子は、このト
ランザクションへの入口がスレーブの書込みキュー内に
あることを表示するのに使用される。リクエストバスマ
スタは、該マスタが、バススレーブからのこのリクエス
トに対応するデータを受けるときにこのトランザクショ
ンIDをサンプリングする。

【００７７】上記書込みトランザクションでは、リクエ
ストバスマスタ例えばデータキャッシュ１０８もデータ
バスマスタになる。かくして、ステップ４０８では、デ
ータキャッシュ１０８は、レシーバ識別子、適用可能な
優先レベルおよびトランザクションサイズと一緒に書込
みリクエストをデータバスアービタ（この場合には、プ
ロセッサメモリバス１１４）に送る。ステップ４１０で
は、データバスアービタ１１４は、認可信号をデータバ
スマスタに送り、次に、リクエスト信号をデータバスス
レーブ（図示の例では、メモリコントローラ１２４）に
送る。

【００７８】ステップ４１２では、データバスマスタ
が、４連続サイクルまで、データおよびバイト許可信号
をデータバスに供給する。応答時に、データバススレー
ブは、データをサンプリングする。データバスマスタ
も、ステップ４０４でリクエストバススレーブから元々
受けたトランザクションIDを供給する。最後に、データ
バスアービタは、データバススレーブにより使用される
トランザクションのサイズを与える。

【００７９】ＦＩＧ．３Ａは、データ転送スイッチ１１
２を用いる読取りトランザクションを示すフローチャー
トである。この例では、データキャッシュ１０８はSDRA
M１２８で読取り演算を行うと考えられる。かくして、
ステップ４２０では、リクエストバスマスタ（この例で
はデータキャッシュ１０８）は、レスポンダ識別子ID信
号および明記できる優先レベルと一緒に読取りリクエス
トをリクエストバスアービタ１４０に送る。ステップ４
２２では、リクエストバスアービタは、リクエストバス
スレーブがトランザクションに利用できるか否かを決定
する。利用できる場合には、リクエストバスアービタ１
４０はトランザクションIDと一緒にリクエストバスマス
タに信号を送り、かつ読取りリクエストをリクエストバ
ススレーブ（この例では、メモリコントローラ１２４）
に送る。ステップ４２４では、リクエストバスマスタ
（データキャッシュ１０８）は、アドレス、サイズ、バ
イト読取りイネーブル（byte read enable）およびそれ
自体の識別信号IDをリクエストバスに供給する。その間
に、リクエストバススレーブはリクエストバスアービタ
１４０のレディ信号を更新して、より多くのアクセスを
受け入れる準備ができているか否かを表示する。リクエ
ストバスマスタはまた、トランザクションID信号をリク
エストバスに供給する。このトランザクションIDは、対
応するリクエストがバスマスタの読取りキューに記憶さ
れることを表示する。

【００８０】ＦＩＧ．３Ｂは、読取りトランザクション
の応答フェーズを示す。ステップ４２６では、バススレ
ーブ（メモリコントローラ１２４）は、データバスマス
タとなる。データバスマスタが読取りデータの準備が整
うと、データバスマスタは、リクエスト、明記できる優
先レベル信号、およびトランザクションサイズを適当な
データバスアービタ（この例では、内部メモリバスアー
ビタ１４２）に送る。ステップ４２８では、内部メモリ
バスアービタ１４２が認可信号をデータバスマスタに送
り、かつリクエストをデータバススレーブ（データキャ
ッシュ１０８）に送る。ステップ４３０では、データバ
スマスタ（メモリコントローラ１２４）が、データの４
つの連続サイクルを内部データバス１２０に供給する。
データバスマスタはまた、リクエストフェーズ中に受け
たトランザクション識別信号（トランザクションID）を
供給する。最後に、内部バスアービタは、内部バススレ
ーブ（データキャッシュ１０８）がサンプリングするよ
うにトランザクションサイズを制御する。

【００８１】要約すれば、本発明の一例により、イニシ
エータ構成要素が、リクエストバスアービタを介して転
送をリクエストする。各イニシエータは、４、８、１
６、２４、３２バイト転送をリクエストする。しかしな
がら、トランザクションは、通信サイズの境界上に整合
されなくてはならない。各イニシエータは、すべてのサ
イクルにリクエストを作る。また、書込みイニシエータ
は、送りフェーズ中にレスポンダからトランザクション
IDをサンプリングしなければならず、かつ次に、応答フ
ェーズ中にトランザクションIDを送り出さなくてはなら
ない。

【００８２】また、読取り演算中に、レスポンダは、リ
クエストされたデータをいつ送るかを決定するように構
成される。読取りレスポンダは送りフェーズ中にイニシ
エータからトランザクションID信号をサンプリングし、
次に、応答フェーズ中に該トランザクションID信号を送
り出す。書込み演算中に、レスポンダは、書込みリクエ
ストを受けた後に書込みデータを受け入れる。

【００８３】表１は、本発明の一実施形態による、リク
エストバス１１８の例示信号の定義を示す。表２は、本
発明の一実施形態によるデータバス１１４、１２０の例
示信号定義を示す。

【００８４】

【表１】

【００８５】

【表２】

【００８６】表３〜表９は、データ転送スイッチ１１２
を介してデータを転送するときに用いられるコマンド呼
出しを示す。

【００８７】

【表３】

【００８８】

【表４】

【００８９】

【表５】

【００９０】

【表６】

【００９１】

【表７】

【００９２】

【表８】

【００９３】

【表９】

【００９４】ＦＩＧ．４ＡおよびＦＩＧ．４Ｂは、本発
明の一実施形態によるそれぞれ、リクエストバス接続お
よび内部メモリバス接続中の信号の流れを示す。例え
ば、ＦＩＧ．４Ａにおいて、リクエストバスイニシエー
タは、表３に従って、情報をリクエストバスアービタに
送る。このようなリクエスト情報として、リクエストバ
ス読取り／書込みリクエスト、リクエストバスレスポン
ダ識別信号ID、およびリクエストの優先レベルがある。
リクエストバスアービタは、読取り／書込みリクエスト
信号を、識別されたレスポンダまたはリクエストバスス
レーブ（表６）に送り、これに応答して、レスポンダ
は、レディ表示信号をリクエストバスアービタに送り戻
す（表４）。レディ表示信号を受けると、リクエストバ
スアービタは、バス認可信号をイニシエータに送る（表
５）。認可信号がひとたびイニシエータにより認識され
ると、トランザクション情報は、表１に従って、リクエ
ストバスを介してレスポンダに伝送される。このため、
リクエストバストランザクションIDは、処理すべき特定
トランザクションに割当てられる。

【００９５】ＦＩＧ．４Ｂは、内部メモリバス１２０を
用いたデータバス接続を示している。かくして、リクエ
ストバス仲裁フェーズ中にひとたびトランザクション情
報および識別がセットアップされると、イニシエータお
よびレスポンダは、実データを転送する。イニシエータ
は、リクエスト、サイズ、イニシエータ識別信号ID、表
７に定められた信号による優先レベルを含むトランザク
ション情報を、内部メモリバスアービタ１４２に伝送す
る。内部メモリバスアービタ１４２は、表８によるサイ
ズ情報に加えて、リクエスト情報をレスポンダに送る。
その後、アービタは、認可信号をイニシエータに送り、
これに応答して、イニシエータと表２によるレスポンダ
との間に実際のデータ転送が行われる。

【００９６】ＦＩＧ．５Ａは、リクエストバス読取り演
算のタイミング図を示す。ＦＩＧ．５Ｂは、直ちに認可
が与えられない読取りリクエストについてのタイミング
図を示す。ＦＩＧ．５Ｃは、リクエストバス書込み演算
のタイミング図である。書込み演算の場合には、リクエ
ストバストランザクション識別信号IDは、レスポンダに
より与えられる。最後に、ＦＩＧ．５Ｄは、データバス
のデータ転送演算のタイミング図を示す。読取りトラン
ザクションは、データバスマスタは読取りレスポンダで
あり、データバススレーブは読取りイニシエータであ
る。

【００９７】データ転送スイッチ１１２は、イニシエー
タによりなされるバックトゥバックリクエストに適合す
るように構成されている。タイミング図に示すように、
リクエストの送出と認可の受領との間の待ち時間は２サ
イクルである。A0（またはD0）サイクルでは、アービタ
１４０はマスタからのリクエストを検出する。しかしな
がら、A1（またはD1）サイクルでは、バスマスタは、好
ましくは、認可を受けるまで主張される、そのリクエス
ト信号並びにアービタへの他の専用信号を維持する。そ
れはそれとして、アービタ１４０は、これらの信号か
ら、マスタが第２リクエストを作ることを望んでいるか
否かを告げる。

【００９８】バックトゥバックリクエストに適合するよ
うに、第２リクエストが係属（pending）していること
をマスタがアービタに送信できるように、バスマスタか
らアービタ１４０への第２セットの専用信号が与えられ
る。マスタが、その第１リクエストが認可されるのを待
つ間に他のリクエストを遂行したい場合には、マスタ
は、その第２セットの信号を主張する。アービタ１４０
が、現サイクルでのマスタへのバックトゥバックを認可
する場合には、次のサイクルについての仲裁を遂行する
ときに、マスタからの第２セットの信号を見なければな
らない。マスタがその第１リクエストの認可を受けると
き、マスタは、第２セットのリクエスト信号を搬送する
ラインのすべての情報を、第１セットリクエスト信号を
搬送するラインに転送する。これは、アービタが第２リ
クエストを直ちに認可できない場合に必要になる。

【００９９】RQBからのレディ信号も、同じ理由で複製
される。RQBアービタ１４０がリクエストをスレーブに
送るとき、更新されたレディ信号を最も早く見ることが
できるのは２サイクル後である。A0サイクルでは、その
レディ信号に基づいて、リクエストをスレーブに送るこ
とを決定する。しかしながら、A1サイクルでは、スレー
ブは、未だリクエストを見ていないため、そのレディ信
号を更新していない。従って、アービタ１４０は、この
レディ信号からは、スレーブが他のリクエストを受け入
れることができるか否かを告げることができない。

【０１００】スレーブが第２リクエストを受け入れるか
否かをアービタが告げることができるように、RQBスレ
ーブからRQBアービタへの第２セットのレディ信号が与
えられる。一般に、第１セットのレディ信号は、少なく
とも２つのリクエストを受け入れることができるか否か
を表示する。アービタ１４０がリクエストを現サイクル
でスレーブに送る場合には、アービタは、次のサイクル
の仲裁を行うときにスレーブからの第２セットのレディ
信号を見なければならない。

【０１０１】読取りおよび書込みのためのレディ信号が
あることに留意されたい。RQBスレーブは異なるキュー
構造（単一キュー、別の読取りキューおよび書込みキュ
ー等）にすることができる。RQBアービタ１４０は、書
込み後に第１または第２読取りレディ信号を見るか否
か、および読取り後に第１または第２書込みレディ信号
を見るか否かを決定すべく、スレーブのキュー形態を知
る。

【０１０２】ＦＩＧ．６Ａは、バックトゥバック読取り
リクエストを作るリクエストバスマスタのタイミング図
である。ＦＩＧ．６Ｂは、第２リクエストについての認
可が直ちになされないときに、バックトゥバックリクエ
ストを作るプロセッサメモリバスマスタのタイミング図
である。最後に、ＦＩＧ．６Ｃは、書込みリクエストが
続く読取りリクエストを受け、リクエストバススレーブ
が単一化された読取りおよび書込みキューを有するもの
と仮定するリクエストバススレーブのタイミング図であ
る。

【０１０３】データストリーマデータストリーマ１２２の演算を、ここに、更に詳細に
説明する。データストリーマは、マルチメディアプロセ
ッサ１００内での所定のバッファ型データ移動に用いら
れる。特定のシステム構成に従うこれらのデータ移動
は、変調する帯域幅条件をもつメモリデバイスまたは入
力／出力（I/O）デバイス間で行なうことができる。か
くして、マルチメディアプロセッサ１００による物理的
メモリは、データストリーマ１２２を用いることにより
データを伝送しかつ受けることができる。これらのメモ
リユニットは、外部SDRAMメモリ１２８と、データキャ
ッシュ１０８と、固定機能ユニット１０６と、入力／出
力（I/O）バッファ３２に接続された入力／出力デバイ
スと、１次または２次PCIバスコントローラによりアク
セスされる任意のホストメモリとを有している。本発明
の一実施形態によれば、データストリーマ１２２は、ソ
フトウェア制御下でのデータ転送作用を引き受けるが、
本発明はこれに限定されるものではない。このため、コ
マンドは、マルチメディアプロセッサ１００のために定
められたアドレス空間内の２つの構成要素間のデータ転
送演算を開始する。

【０１０４】ＦＩＧ．７は、本発明の一実施形態による
データストリーマ１２２のブロック図を示すが、本発明
はこれに限定されるものではない。データストリーマ１
２２は、データ転送スイッチ（DTS）インタフェース７
１８を介してデータ転送スイッチ１１２に接続される。
データストリーマ１２２内の転送エンジン７０２は、デ
ータストリーマ１２２のデータ転送演算を制御するのに
使用される。詳細に後述するように、転送エンジン７０
２は、マルチメディアプロセッサ１００の異なる構成要
素間の同時データ転送を取り扱うパイプライン制御論理
を実施する。

【０１０５】転送エンジンは、ここでデータ転送演算を
記述する記述子と呼ぶユーザプログラムを実行すること
に応答できる。より詳細に後述するように、メモリ転送
演算に関する情報を含むデータフィールドとして、例え
ばデータアドレス、ピッチ、幅、カウントおよび制御情
報がある。

【０１０６】各記述子は、チャネルと呼ばれる、データ
ストリーマ１２２のハードウェアの一部により実行され
る。チャネルは、チャネル状態メモリ（channel state
memory）７０４と呼ばれる所定のメモリ位置の幾つかの
状態ビットにより定められる。チャネル状態メモリ７０
４は、本発明の一実施形態に従って６４チャネルをサポ
ートする。ＦＩＧ．７に示すように、チャネル状態メモ
リ７０４は転送エンジン７０２に接続されている。任意
の所与の時点で、これらの６４チャネルの多くがアクテ
ィブでかつサービスを要求する。各アクティブチャネル
は記述子により作動する。データストリーマ１２２は、
データ転送演算のために１つまたは２つのチャネルを割
当てる。これらのチャネルは、データがその元のアドレ
スからマルチメディアプロセッサ１００内の受け手アド
レスに転送されるまで、同じデータ転送演算に割当てら
れる。より詳細に後述するように、データストリーマ１
２２は、入力／出力のための１つのチャネルをメモリ転
送に割当て、かつメモリのための２つのチャネルをメモ
リ転送に割当てる。

【０１０７】転送エンジン７０２は、データ転送スイッ
チ１１２に送ることを意図したデータ転送スイッチリク
エスト信号を供給するためのデータ転送スイッチインタ
フェース７１８に接続される。データ転送スイッチイン
タフェース７１８は、転送エンジン７０２により発生さ
れたデータおよび記述子に対する、出ていく読取りリク
エストを取り扱うように構成されている。データ転送ス
イッチはまた、データ転送スイッチ１１２から、内部先
入れ先出しバス７１６の適当なレジスタに入ってくるデ
ータを取り扱う。データ転送スイッチインタフェース７
１８はまた、データストリーマ１２２により与えられ
る、出ていくデータをも取り扱う。

【０１０８】データストリーマ１２２はまたバッファメ
モリ７１４を有し、該バッファメモリは、本発明の一実
施形態によれば、マルチメディアプロセッサ１００内で
物理的に実行される４KB SRAMメモリであるが、本発明
の範囲はこれに限定されるものではない。バッファメモ
リ７１４は、本発明の一実施形態によれば、デュアルポ
ート型ダブルメモリバンク７１４ａ、７１４ｂを有して
いる。６４チャネルを取り扱うデータストリーマの場合
には、バッファメモリ７１４は、６４個の小さいバッフ
ァ空間に分割できる。

【０１０９】バッファメモリ７１４のデータアレーは、
１ライン当たり８バイトとして物理的に組織され、マス
キング技術を用いることにより一度に８バイトアクセス
される。しかしながら、演算中に４KBのメモリが小さい
バッファに分割され、各バッファはデータ転送演算に関
連して使用される。従って、データ転送演算は、１つま
たは２つのチャネルおよび１つのバッファにより定めら
れるデータストリーマ１２２内のデータ経路を使用す
る。メモリ対メモリ転送の場合には２つのチャネルが使
用されるのに対し、I/O対メモリ転送（I/O-to-memory t
ransfer）の場合には、１つのチャネルが使用される。
より小さい各バッファのサイズは、データ転送特性によ
り特定されるように変えることができる。

【０１１０】本発明の一実施形態によれば、データ移動
演算は、所定のチャンクサイズに基づいて行われる。
「k」の送り手チャンクサイズ（source chunk size）
は、受け手チャネル（destination channel）がバッフ
ァメモリ７１４の外に「k」バイトだけ移動されたとき
に、送り手チャネルがデータに対するリクエストをトリ
ガすべきことを意味する。同様に、「k」の受け手チャ
ンクサイズは、送り手チャネルがバッファ内に「k」バ
イトのデータを転送したときに、受け手チャネルがバッ
ファ７１４の外へのデータ移動をスタートすべきことを
意味する。チャンクサイズは複数の３２バイトである
が、本発明の範囲はこれに限定されるものではない。

【０１１１】バッファメモリ７１４には、８バイトのラ
イン当たり８ビットを保持する有効ビットメモリ（vali
d-bit memory）が同伴する。有効ビットの値を使用し
て、特定バイトが有効であるか否かを表示する。有効ビ
ットのセンスは、対応する割当てバッファが満たされる
度毎にフリップされる。これにより、チャンクが転送さ
れる度毎にバッファメモリを再初期化する必要性がなく
なる。しかしながら、有効ビットにおける対応ビット
は、バッファがデータ転送経路に割当てられるときは必
ず、ゼロに初期化される。

【０１１２】バッファメモリ７１４は、データストリー
マバッファコントローラ７０６に接続されかつ該コント
ローラにより制御される。バッファコントローラ７０６
は転送エンジンおよびDMAコントローラ１３８にも接続
され、かつこれらの転送エンジンおよびDMAコントロー
ラから受けた読取りおよび書込みリクエストを取り扱う
ように構成されている。バッファコントローラ７０６は
バッファ状態メモリ７０８に記憶されたデータを使用し
てそのタスクを達成する。バッファコントローラ７０６
は、バッファにもたらされるバイト数および取り出され
るバイト数のカウントを維持する。データストリーマバ
ッファコントローラ７０６はまた、パイプライン論理を
実行して６４個のバッファを取り扱い、かつバッファメ
モリ７１４への書込みおよび読取りを管理する。

【０１１３】バッファ状態メモリ７０８は、データ経路
に使用される各バッファに関する状態情報を維持するの
に使用される。前述のように、バッファ情報メモリは、
６４個の個々のバッファFIFOをサポートする。

【０１１４】DMAコントローラ１３８はI/Oバッファ３２
に接続されている。本発明の一実施形態によれば、DMA
コントローラ１３８は、DMAリクエストを行いたいI/Oデ
バイス間で仲裁（arbitrate）するように作用する。DMA
コントローラはまた、データストリーマバッファコント
ローラに入るDMAリクエストおよびI/Oデバイスに出るデ
ータのバッファリングを行う。 DMAコントローラ１３８
に関する仲裁は、DMAコントローラ１３８およびI/Oバス
１３２に接続されたラウンドロビン優先アービタ７１０
により取り扱われる。アービタ７１０は、物理的入力／
出力コントローラPIOC１２６とDMAコントローラとの間
にI/Oデータバスを使用することを仲裁する。

【０１１５】本発明の一実施形態によれば、データスト
リーマ１２２は、データキャッシュ１０８をアクセス可
能なメモリ構成要素として処理し、かつデータキャッシ
ュ１０８への直接読取りおよび書込みができる。より詳
細に後述するように、データストリーマ１２２は、チャ
ネル記述子がデータキャッシュ演算を特定するときはい
つでも、データキャッシュ内にコヒーレンシーを維持す
るように構成されている。マルチメディアプロセッサ１
００の他の構成要素によるデータキャッシュへの書込み
および読取りを開始する能力は、CPU１０２、１０４に
よりそれぞれ使用されるデータが予め知られているデー
タアプリケーションに適している。かくして、キャッシ
ュヒット率は大幅に改善される。なぜならば、このアプ
リケーションは、CPU１０２または１０４がデータを使
用する前に必要なデータを満たすことができるからであ
る。

【０１１６】前述のように、本発明の一実施形態による
データストリーマ１２２は、幾つかのアプリケーション
プログラミングインタフェースすなわちAPI、ライブラ
リコールを用いることにより、ユーザ特定されたソフト
ウェアプログラムに基づいて演算する。このため、プロ
グラム可能な入力／出力コントローラPIOC１２６は、マ
ルチメディアプロセッサ１００およびデータストリーマ
１２２の他の構成要素間のインタフェースとして機能す
る。従って、最低レベルでデータストリーマ１２２と通
信すべく使用されるコマンドは、データストリーマ空間
のPIO読取りおよび書込みに変換する。かくして、この
ようなPIO読取りおよび書込み演算を発生できるあらゆ
る構成要素は、データストリーマ１２２と通信できる。
本発明の一実施形態によれば、これらのブロックとし
て、固定機能ユニット１０６と、中央処理装置１０２、
１０４と、例えばPCIバスを介してマルチメディアプロ
セッサ１００に接続されたホスト中央処理装置とがあ
る。

【０１１７】本発明の一実施形態によれば、データスト
リーマ１２２は、PIO（physical memory: 物理的メモ
リ）の５１２Kバイトのアドレス空間を占有する。各デ
ータストリーマのチャネル状態メモリは、４Kバイトペ
ージの６４バイトより少ないバイトを占有する。各デー
タストリーマのチャネル状態メモリは、保護のための別
の４Kバイトページ内にあるが、本発明の範囲はこれに
限定されるものではない。

【０１１８】表１０は、種々のデバイスに使用されるア
ドレス範囲を示す。例えば、位置１８のビットは、転送
エンジン７０２とデータストリーマ１２２の他の内部構
成要素との間の選択に使用される。他の構成要素とし
て、バッファメモリに使用されるデータRAMと、データR
AMを伴う有効RAMビットと、データストリーマバッファ
コントローラと、DMAコントローラとがある。

【０１１９】

【表１０】

【０１２０】ビット１８が０の値を有するとき、PIOア
ドレスは転送エンジン７０２に属する。表１１は、転送
エンジン７０２の内部演算についてのビット１７：０の
解釈法を示す。

【０１２１】

【表１１】

【０１２２】ビット１８が１の値をもつとき、PIOアド
レスは、表１２に示すように、バッファ状態メモリに関
する、データストリーマバッファコントローラ７０６に
属する。

【０１２３】

【表１２】

【０１２４】本発明の一実施形態によるデータストリー
マ１２２の各構成要素の内部構造について、以下に詳細
に説明する。

【０１２５】転送エンジンＦＩＧ．８は、本発明の一実施形態による転送エンジン
７０２のブロック図であるが、本発明の範囲はこれに限
定されるものではない。転送エンジン７０２の主構成要
素は、フェッチ段７４４に接続された演算スケジューラ
７４２を有し、フェッチ段７４４は更に発生および更新
段７４６に接続され、該発生および更新段７４６は更に
ライトバック段７４８に接続されている。構成要素７４
２〜７４８は、協働して転送エンジンの実行パイプライ
ンを形成している。ラウンドロビン優先スケジューラ７
４０を使用して、適当なチャネルおよびこれらの対応チ
ャネル状態メモリを選択する。

【０１２６】より詳細に後述するように、実施される準
備が整ったチャネル（レディチャネル）に関する情報
は、本発明の一実施形態に従って２つのチャネル状態メ
モリバンク７０４（ａ）、７０４（ｂ）に物理的に分割
されたチャネル状態メモリ７０４に記憶される。優先ス
ケジューラ７４０は、４つの優先レベルをもつレディチ
ャネルのラウンドロビンスケジューリングを遂行する。
このため、最高の優先レベルをもつレディチャネルが、
ラウンドロビン構成に採用される。最高優先レベルをも
つチャネルが存在しない場合にのみ、より低いレベルを
もつチャネルが考えられる。

【０１２７】優先スケジューラ７４０は、２サイクル毎
に１回チャネルを採用し、かつこれを他のスケジューリ
ングレベルで演算スケジューラに供給する。

【０１２８】演算スケジューラ７４２は、任意の時点で
４つの演算を受けかつ一度に１回の各演算を実行するよ
うに構成されている。これらの４つの演算として、プロ
グラム可能な入力／出力PIO、プログラム可能な入力／
出力コントローラPIOC１２６、データ転送スイッチイン
タフェース７１８から入ってくる記述子プログラム、デ
ータストリーマバッファコントローラ７０６により満た
されるチャンクリクエストインタフェースキューからの
チャネルに対するチャンクリクエスト、および優先スケ
ジューラ７４０からのレディチャネルがある。

【０１２９】ＦＩＧ．１３およびＦＩＧ．１４に関連し
て以下に詳述するように、送り手記述子プログラムはバ
ッファメモリ７１４へのデータ転送演算の特定事項（sp
ecifics）を定め、受け手記述子プログラムはバッファ
メモリ７１４から受け手位置へのデータ転送演算の特定
事項を定める。また、バッファは、チャネル状態メモリ
７０４に記憶された対応する送り手チャネルに対するチ
ャンクリクエストを発行して、バッファが受けることが
できるバイト数を表示する。演算スケジューラが最高か
ら最低までタスクを採用する優先順序は、PIO演算、入
ってくる記述子、チャンクリクエストおよびレディチャ
ネルである。

【０１３０】演算スケジューラにより選択される演算に
関する情報は、フェッチ段７４４に転送される。フェッ
チ段は、選択された演算を行う必要があるチャネル状態
メモリ７０４からのビットを検索するのに使用される。
例えば、演算スケジューラがレディチャネルを採用する
場合には、チャネルのチャンクカウントビットおよびバ
ーストサイズは、データ転送演算のために発生されなく
てはならないリクエストの数を決定すべく読取られなく
てはならない。

【０１３１】発生および更新段７４６は、フェッチ段７
４４から派生されるデータ転送演算のために発生されな
くてはならないリクエストの数に等しい回数だけ実行さ
れる。例えば、受け手チャネルの転送バーストサイズが
４である場合には、発生および更新段７４６は４サイク
ルだけ実行され、１サイクル当たり１つのリクエストを
発生する。他の例として、演算がチャネル状態メモリ７
０４へのPIO書込み演算である場合には、発生および更
新段が１回実行される。より詳細に後述するように、発
生および更新段７４６により発生される読取り／書込み
リクエストが、データ転送スイッチインタフェース７１
８のリクエストキューRQQ７６４に付加される。

【０１３２】チャネル状態メモリ７０４は、転送エンジ
ン７０２により実行される殆どの演算後に更新する必要
がある。例えば、チャネルが、発生および更新段７４６
でのリクエスト発生を完了すると、チャンク数が減少さ
れ、かつチャネル状態メモリ７０４にライトバックされ
る。ライトバック段（write back stage）７４８はま
た、リセット信号をチャネル状態メモリ７０４に送り、
インターバースト遅延カウンタを、表１３に示すチャネ
ル状態メモリ構造を参照して以下に説明する最小インタ
ーバースト遅延値で初期化する。

【０１３３】チャネル状態メモリデータストリーマ１２２の６４チャネルの各々に関する
情報は、チャネル状態メモリ７０４に記憶される。デー
タ移動演算の前および演算中に、データストリーマ１２
２は、そのデータ移動タスクを達成するためのチャネル
状態メモリ７０４のデータを使用する。表１３〜表１９
は、チャネル状態メモリを形成するフィールドを示す。
また、これらの表は、種々のフィールドのビット位置、
およびチャネルが本発明の一実施形態に従ってデータ転
送に割当てられるときにフィールドを初期化すべき値を
示す。

【０１３４】チャネル状態メモリ７０４は、本発明の一
実施形態に従って、２つの位置７０４（ａ）、７０４
（ｂ）に分割される。チャネル状態メモリ７０４（ａ）
は、０ｘ００、０ｘ０８、０ｘ１０および０ｘ１８と呼
ばれる４つの６４ビット値を有している。チャネル状態
メモリ７０４（ｂ）は、位置０ｘ００、０ｘ０８および
０ｘ１０での３つの６４ビット値を有している。

【０１３５】

【表１３】

【０１３６】

【表１４】

【０１３７】

【表１５】

【０１３８】

【表１６】

【０１３９】

【表１７】

【０１４０】

【表１８】

【０１４１】

【表１９】

【０１４２】チャネルにより達成されるデータの帯域幅
は、数ある中で、次の４つのパラメータ、すなわち内部
チャネル優先、最小インターバースト遅延、転送バース
トサイズ、およびデータ転送スイッチ優先に基づいてい
る。経路が割当てられると、これらの４つのパラメータ
はシステムにより考察される。チャネル特徴はまた、シ
ステムが初期化する３つのパラメータを有している。こ
れらは、ベースアドレス、より詳細に後述するキャッシ
ュウェイ置換マスク、および記述子フェッチモードビッ
トである。

【０１４３】チャネル優先：データストリーマ１２２の
ハードウェアは、４つの内部チャネル優先レベル（０が
最高、３が最低）をサポートする。前述のように、ハー
ドウェアは、優先順序によりラウンドロビン態様でチャ
ネルをスケジュールする。メモリ−メモリ転送に関連す
るチャネルについては、同じ優先を両チャネルに割当て
て、等ペースで移動する両側にデータ転送を維持するこ
とが好ましい。好ましくは、高帯域幅I/Oデバイスでフ
ックアップされるチャネルが低レベル優先でセットアッ
プされ、低帯域幅I/Oデバイスでフックアップされるチ
ャネルが高レベル優先を用いる。このようなチャネルは
スケジューリングプールを単に結合するものであるが、
そのときに、チャネルは殆ど瞬時にスケジュールおよび
サービスされるため、より高い帯域幅およびより高い優
先チャネルによる許容できないサイクル数に注意する必
要はない。

【０１４４】最小インターバースト遅延：このパラメー
タは、任意のチャネルがサービスされた後、スケジュー
リングプールを再結合できる前に通らなくてはならない
最小のサイクル数に関するものである。これは、８サイ
クルの倍数である。このパラメータは、或る期間大きい
サービス時間（次のパラグラフで説明する）を有する高
優先チャネル（単一または複数）を有効にブロックする
のに使用され、低優先チャネルをスケジュールすること
ができる。

【０１４５】転送バーストサイズ：ひとたびチャネルが
スケジュールされたならば、転送バーストサイズパラメ
ータは、チャネルが再びスケジュールされなくなる前
に、データ転送スイッチ上に発生できる実リクエストの
数を表示する。送り手チャネルについては、これは、バ
ッファにもたらされるべきデータに対して発生するリク
エスト数を表示する。このパラメータの値が大きいほ
ど、特定チャネルのサービス時間が長くなる。各リクエ
ストは、最大３２バイトを請求しかつ一度に３２バイト
のデータを送ることができる。チャネルは、これがその
バーストサイズカウントを使い切るまでスケジュールさ
れた発生リクエストを持続しかつ記述子の休止ビットに
遭遇し、これ以上の記述子をメモリからフェッチする必
要はない。

【０１４６】DTS優先：リクエストバスアービタまたは
データ転送スイッチのメモリデータバスアービタに対す
る各リクエストには、リクエスタ（requestor）による
優先が伴う。両アービタは４つの優先レベルをサポート
し、チャネルによる転送に使用される優先は、チャネル
状態に予めプログラムされる。SDRAMページがヒットす
るためには、メモリコントローラキュー内で隣接する同
じチャネルから多数のリクエストを取得することが重要
であると考えられるときには、より高い優先が使用され
る（０が最高優先、３が最低優先）。

【０１４７】ベースアドレス、ウェイマスク、および記
述子フェッチモード：メモリ−メモリ移動については、
（正解をもつ）データ経路構造の入力は任意である。入
力されない場合には、システムは、種々のパラメータに
対して幾つかのデフォルト値をとる。これらのデフォル
ト値が下記の表に示されている。

【０１４８】メモリ−I/OまたはI/O−メモリの経路をリ
クエストするとき、システムはデータ経路構造を形成す
る。このことは、どの転送がI/O転送であり、従ってチ
ャネル割当てを必要としないのかをシステムに表示する
ブール（booleans）の設定を可能にする。メモリ転送へ
のI/Oについては、バッファサイズおよびチャンクサイ
ズ等のパラメータは、メモリ−メモリ転送についてのも
のよりも一層適切なものである。なぜならば、転送パラ
メータをI/Oデバイス帯域幅条件に一致させることが重
要だからである。

【０１４９】本発明の一実施形態によれば、データ経路
は、データ転送演算に対するリクエストに応答してリク
エストされる。ソフトウェア制御に基いたシステムで
は、カーネルは、セットされたパラメータの実値を埋め
るデータ経路構造およびアプリケーションがidを開始す
るのに使用するチャネルのidを返却する。経路がI/Oデ
バイスを含む場合には、バッファidも返却される。この
バッファidは、アプリケーションにより当該I/Oデバイ
スについてのデバイスドライバ呼出しへ通知される。デ
バイスドライバは、この値を使用してI/Oデバイスを準
備させ、当該データストリーマバッファへのデータ転送
をスタートさせる。ユーザアプリケーションが、得られ
たDS経路資源の形式（パラメータ）によっては満足され
ない場合には、経路を閉じて、後で再びトライすること
ができる。

【０１５０】記述子プログラムデータ転送は、チャネル状態メモリフィールドにフォー
マット１記述子およびフォーマット２記述子のように特
定されている２形式の記述子に基づいている。本発明の
一実施形態によれば、フォーマット１記述子は、多くの
３Ｄグラフィックアプリケーションおよびビデオ画像ア
プリケーションの性質に基づいて定められる。

【０１５１】一般に、ＦＩＧ．１２に示すように、画素
情報は、ディスプレイすることを意図した画素と同じ構
成で散乱された位置に記憶される。ときには、「ｎ」個
のデータピースすなわち画素が、メモリ空間の「スター
ト送り手データ位置＝ｘ」でスタートするn個の位置か
ら、「スタート受け手データ位置＝y」で始まる１つの
隣接位置内に一緒に収集されるデータ収集演算を続行す
ることが望まれる。収集されたデータの各ピースは１０
バイト幅であり、かつ次のデータから２２バイト（ピッ
チ）で分離される。ＦＩＧ．１２に示すような転送をで
きるようにするには、２つの別々の記述子、すなわち、
１つは送り手からバッファメモリ７１４（ＦＩＧ．７）
への転送を取り扱う送り手チャネル用記述子、他はバッ
ファメモリから受け手への転送を取り扱う受け手チャネ
ル用記述子をセットアップする必要がある。

【０１５２】ＦＩＧ．１３は、本発明の一実施形態によ
るフォーマット１記述子用データ構造２２０を示す。記
述子２２０のサイズは２つの８バイト語からなる１６バ
イトである。下記表は、記述子の異なるフィールド、お
よびデータ転送演算中に各フィールドが如何に用いられ
るかを記述する。

【０１５３】１．次の記述子：最初の３２ビットは、他
の記述子のアドレスを保持する。これにより、幾つかの
記述子を複雑な転送パターンまたは単一の記述子を用い
ては記述されない転送パターンに一体に連鎖させること
ができる。

【０１５４】２．記述子制御フィールド：このフィール
ドの１６ビットが次のように解釈される。

【０１５５】［１５：１４］−未使用［１３］−ホストcpuに割り込み（この記述子の完了時）［１２］−マルチメディアプロセッサ１００のcpuに割り込み（この記述子の完了時）［１１：９］−ソフトウェア使用のためのリザーブ［８］−ノーモア記述子（これがこの連鎖の最後の記述子であるときにセットされる）［７：４］−データフェッチモード（この記述子によりフェッチされるか、送られるすべてのデータ）［７］：キャッシュモード０＝＞コヒーレント、１＝＞非コヒーレント［６］：１＝＞ウェイマスク使用、０＝＞ウェイマスク非使用［５］：１＝＞データキャッシュ内の割当て、０＝＞データキャッシュ内の非割当て［４］：１＝＞PIO空間内のデータ、０＝＞not ［３］−１にセットした場合には、プリフェッチ禁止［２］−１へのセットの記述子の端部での停止［１：０］−記述子フォーマット形式００：フォーマット１０１：フォーマット２１０：制御記述子内または外に転送されるデータの存在をデータキャッシ
ュがチェックしたか否かを、コヒーレンシービットが表
示することに留意されたい。本発明の１つの好ましい実
施形態によれば、このビットは、データがCPU１０２ま
たは１０４によりキャッシュ内にもたらされていないこ
とをシステムが決定していなければターンオフされない
ことが望まれる。このビットをターンオフすると、キャ
ッシュ１０８のバイパスによりパフォーマンスが向上す
る。なぜならば、ビットのターンオフにより、キャッシ
ュへのロードが低減し、かつ読取りまたは書込みの待ち
時間が短縮されるからである（キャッシュ内の非割当て
を選択する場合には、データキャッシュキューの充満に
基づいて２〜１８サイクル）。

【０１５６】ウェイマスクは、データキャッシュ１０８
が多数のウェイを有する環境で使用される。例えば、本
発明の一実施形態によれば、データキャッシュ１０８は
４つのウェイを有し、各ウェイは４kバイトを有してい
る。本発明の範疇内では、データキャッシュの各ウェイ
は、特定のデータ形式を記憶すべく構成された別のメモ
リ空間として定められる。「ウェイマスク使用」のビッ
トは、ウェイマスクを、データキャッシュへの現在の記
述子により開始されるすべてのトランザクションに使用
すべきであるか否かを単に表示する。

【０１５７】「割当て」、「非割当て」ビットは、コヒ
ーレントビットがセットされる場合にのみ適合する。基
本的に、非割当ては、ユーザが、データキャッシュがも
はや存在しない場合に、コヒーレンシーの理由からデー
タキャッシュのチェックを望むときで、データがデータ
キャッシュに終了することを望まないときには有効であ
る。割当ては、cpuが計算を開始する前に、ユーザがメ
モリからの或るデータをデータキャッシュに予めロード
することを望むときにセットされなくてはならない。

【０１５８】表２０は、データフェッチモードに関する
記述子制御領域のビット７：４のコヒーレントと割当て
ビットの種々の値に対してとるべきアクションを示す。

【０１５９】

【表２０】

【０１６０】記述子の説明に戻ると、PIOビットは、デ
ータをPIO（Programmed I/O: プログラムされたI/O）ア
ドレス空間から（または該空間へと）転送するときに必
要とされる。例えば、データストリーマ１２２は、デー
タストリーマバッファメモリ（PIOアドレス空間内にあ
るバッファメモリ）を読取るのに使用される。

【０１６１】ユーザレベルからのデータストリーマ１２
２と同期させるための停止ビット（halt bit）が使用さ
れる。セットされると、データストリーマ１２２は、こ
れがこの記述子により表示されたすべてのデータの転送
を行ったときにチャネルを停止させる。データストリー
マはまた、「ノーモア記述子（no more descriptor
s）」ビットがセットされると停止する。

【０１６２】データストリーマが記述子をフェッチし、
かつその実行を開始すると、データストリーマは、次の
記述子のプリフェッチを直ちに開始する。ユーザは、
「プリフェッチ禁止（prefetch inhibit）」ビットをセ
ッティングすることによりこのプリフェッチ処理を禁止
する。これは、停止ビットもセットされるときにのみ有
効である。すなわち、まったく停止しない場合には、プ
リフェッチの禁止を試みることは無意味である。

【０１６３】下記リストに示すように、データフェッチ
モードビットのすべての組合せが有効な訳ではない。例
えば、「割当て（allocate）」および「ウェイマスク使
用（use way mask）」は、データキャッシュがターゲッ
トであるときに意味を有するに過ぎない。なぜならば、
データキャッシュは、PIO＝１および（他のビット）＝
１が使用されないPIOアクセスの任意の組合せを受け入
れないからである。

【０１６４】コヒーレントウェイマスク使用割当て PIO空間０００１有効PIO １ − − １無効 − １ − １無効 − − １１無効００００有効−非コヒーレント０１ − − 無効０ − １ − 無効１０００有効−コヒーレント非割当て１０１０有効−コヒーレント割当て１１００無効１１１０有効−コヒーレント割当て、マスクト゛３．カウント：これは、この記述子を用いて転送される
データピース数を示す。

【０１６５】４．幅：これは、所与の位置からピックア
ップされるバイト数である。

【０１６６】５．ピッチ：これは、次のバイトに転送さ
れる最終バイトとの間のオフセット距離である。受け手
は連続しており、従ってピッチは０である。ピッチは、
収集されたデータ位置がメモリを通って後方移動できる
ようにする符号付きの値である。

【０１６７】６．データ位置アドレス：これは、この記
述子のための第１バイトが配置されるアドレスである。
例１において、送り手側では、これは「x」であり、受
け転送では「y」である。チャネル１により使用される
すべてのデータ位置アドレスは、最初にベースアドレス
に付加される。このベースアドレス値は、チャネルの状
態メモリに保持される。チャネルが、ds open patc
h（）コールにより初期化されるとき、ベースアドレス
値はゼロにセットされる。この値は、制御記述子（後
述）を用いてユーザが変えることができる。

【０１６８】下記表２１は、SDRAM１２８からデータキ
ャッシュ１０８内へのデータ転送すなわち、キャッシュ
プリロード演算について、送り手および受け手転送用記
述子をどのように構成するかを示す。

【０１６９】送り手での制御語は、コヒーレントデータ
演算を表示するが、割当ては行わない。ノーモア記述子
が存在しないので停止ビットはセットされず、このデー
タが転送されると、チャネルは自動的に停止する。「ノ
ーモア記述子」ビットはセットされなくてはならない。

【０１７０】

【表２１】

【０１７１】表２２の受け手記述子のための制御語は、
キャッシュミス時にキャッシュに割当てるコヒーレント
基準（coherent reference）を作ることにより、データ
キャッシュがターゲットであることを示す。送り手の場
合には停止ビットはセットされない。なぜならば、この
転送がなされると次の記述子フィールドがゼロになっ
て、チャネルが自動的に停止するからである。また、
「ノーモア記述子」ビットが、送り手の場合についてセ
ットされる。

【０１７２】

【表２２】

【０１７３】フォーマット２記述子ＦＩＧ．１４は、本発明の一実施形態によるフォーマッ
ト２記述子に対応するデータ構造２４０を示す。フォー
マット２記述子によるデータ移動演算は、多くの点で、
フォーマット１記述子と同様である。しかしながら、フ
ォーマット１記述子構造とは異なる１つの点は、ユニー
クなデータ位置アドレスが、転送すべきことを意図した
各データブロックに供給されることである。また、フォ
ーマット２記述子によるデータ構造はピッチフィールド
を用いていない。フォーマット２記述子は、幅が同一
（但し、或る均一ピッチで分離されてはいない）である
幾つかのデータピースの転送を望むときにデータ転送演
算に用いられる。

【０１７４】従って、フォーマット２記述子の第１フィ
ールドは、次の記述子アドレスを含んでいる。カウント
フィールドは、転送すべきことを意図したデータピース
の番号を含んでいる。ＦＩＧ．１３に関連して述べたよ
うに、制御フィールド仕様はフォーマット１記述子の仕
様と同じである。幅フィールドは、転送すべきことを意
図したデータピースの幅を特定する。本発明の一実施形
態によれば、フォーマット２記述子は、コヒーレントア
クセスについては１６バイト境界に、非コヒーレントア
クセスについては８バイト境界に整合される。フォーマ
ット２記述子の長さは、１６バイトから、１６より大き
い４バイトの倍数まで変化する。

【０１７５】データ転送スイッチインタフェースＦＩＧ．９は、本発明の一実施形態によるデータ転送ス
イッチ（data transfer switch: DTS）のブロック図で
あるが、本発明の範囲はこれに限定されるものではな
い。データ転送スイッチインタフェースは、データ転送
スイッチ１１２（ＦＩＧ．１Ａ）を介してデータを転送
するマルチメディアプロセッサ１００のすべての構成要
素に用いられている。

【０１７６】DTSインタフェース７１８は、データ転送
スイッチ１１２のリクエストバス１１８に接続されたバ
スリクエスタ７６０を有している。バスリクエスタ７６
０は、リクエスト信号をリクエストバスキュー（reques
t bus queue: RQQ）７６４に供給すべく構成されたリク
エストイッシャ７６２を有している。リクエストバスキ
ュー７６４は、ファーストカムファーストサーブドベー
スでデータおよび記述子リクエストを保持する先入れ先
出し（FIFO）バッファである。

【０１７７】リクエストバスキュー７６４の他の入力ポ
ートは、転送エンジン７０２により発生された読取り／
書込みリクエストを、発生および更新段７４６を介して
受けるように構成されている。読取りリクエストは、デ
ータおよびチャネル記述子に対するリクエストを有して
いる。書込みリクエストは、送り出されるデータに対す
るリクエストを有している。

【０１７８】イッシャ７６２は、リクエスト信号を、デ
ータ転送スイッチのリクエストバスアービタ１４０に送
るように構成されている。認識すると、バスアービタ７
６０は、先入れ先出しリクエストキュー７６４の先頭に
入れられたリクエストを送る。データ転送スイッチのリ
クエストバスアービタ１４０により認識されないリクエ
ストは、数サイクル後に、リクエストキュー７６４から
除去され、かつその最後尾に再び入れられる。かくし
て、データ転送演算は、特定バススレーブまたはレスポ
ンダが準備されないときの不合理的遅延を回避する。前
述のように、異なるレスポンダに対するリクエストは異
なるチャネルに対応する。かくして、キューからリクエ
ストを除去するメカニズムは、本発明の一実施形態によ
り、１つのチャネルが他のすべてのチャネルを前進させ
ないように保持すべく設計されている。

【０１７９】データ転送スイッチインタフェースはま
た、プロセッサメモリバス（PMB）レシーブFIFOバッフ
ァ７７６と、PMBリオーダテーブル７７８と、内部メモ
リバス（internal memory bus: IMB）レシーブFIFO７７
４と、IMBリオーダテーブル７８０とを有するレシーブ
エンジン７７２を有している。PMBレシーブFIFOバッフ
ァ７７６の出力ポートは、データスイッチバッファコン
トローラ（data switchbuffer controller: DSBC）７０
６および転送エンジン７０２の演算スケジューラ７４２
に接続されている。同様に、IMBレシーブFIFO７７４の
出力ポートは、データスイッチバッファコントローラ７
０６および転送エンジン７０２の演算スケジューラ７４
２に接続される。イッシャ７６２の出力ポートは、プロ
セッサメモリバス（PMB）の入力ポートおよび内部メモ
リバス（IMP）リオーダテーブル７８０の入力ポートに
接続される。PMBリオーダテーブル７７８の他の入力ポ
ートは、データバス１１４からデータを受けるように構
成されている。同様に、IMBリオーダテーブル７８０の
他の入力ポートは、データバス１２０からデータを受け
るように構成されている。

【０１８０】プロセッサメモリバス（PMB）リオーダテ
ーブル７７８または内部メモリバス（IMB）リオーダテ
ーブル７８０は、それぞれ、依然として突出している読
取りリクエストに対応するインデックスを記憶する。こ
れらのインデックスとして、読取りリクエストに対して
発生されるトランザクション識別信号（ID）と、各読取
りリクエストに割当てられる対応バッファ識別信号（I
D）と、データを受けたときに、データを処理するのに
必要な対応バッファアドレスおよび他の情報とがある。

【０１８１】先入れ先出しバッファ７７６、７７４は、
戻されたデータが、バッファデータが戻される状況での
データストリーマバッファコントローラ７０６、または
記述子がメモリ位置から検索される状況での転送エンジ
ン７０２により受け入れられるまで、前記戻されたデー
タを保持するように構成されている。

【０１８２】イッシャ７６２は、テーブル７７８、７８
０が充満されるまで停止する。これにより、転送エンジ
ン７０２のパイプが停止される。本発明の一実施形態に
よれば、各テーブル７７８、７８０は、１バス当たり８
個の突出リクエストをサポートする。戻りデータのバッ
ファアドレスを記憶するテーブルを使用することによ
り、故障データ（out-of-order data）の戻りを取り扱
うことができる。データストリーマバッファコントロー
ラに関連してより詳細に説明するように、バッファメモ
リ７１４に記憶される各バイトとして、バッファコント
ローラの対応論理に関連して故障データの戻りが正しく
取り扱われることを確実にする有効ビット表示信号があ
る。

【０１８３】データ転送スイッチインタフェース７１８
はまた、プロセッサメモリバス（PMB）伝送エンジン７
６６を備えた伝送エンジン（transmit engines）７８２
と、内部メモリバス（IMB）伝送エンジン７７０とを有
し、これらの両エンジンは、先入れ先出し（FIFO）バッ
ファである。バッファ７６８は、それぞれ伝送エンジン
７６６、７７０からリクエスト信号を受けて、データバ
スリクエストをそれぞれデータバスアービタ１４０、１
４２に送るように構成されている。各伝送エンジンはま
た、データストリーマバッファコントローラ７０６から
データを受けて、対応データバスに伝送するようにも構
成される。

【０１８４】演算中、リクエスト−リクエストバス１１
８が読取りデータに使用されるときは、イッシャ７６２
は、これがリクエストバスアービタ１４０からの信号を
受けると、アドレスをリクエストバス１１８に供給す
る。イッシャ７６２はまた、それぞれリオーダテーブル
７７８、７８０に登録し、突出したリクエスト（outsta
nding requests）のトラックを維持する。リクエストが
書込みデータに使用される場合には、イッシャは、アド
レスをリクエストバス１１８に出力し、かつリクエスト
を、データストリーマバッファコントローラ７０６によ
り使用するための内部FIFOバッファ７１６（ＦＩＧ．
７）をキューする。バッファコントローラ７０６は、こ
のキューを試験し、かつデータストリーマバッファコン
トローラ７０６に関連してより詳細に後述するように、
書込みデータに対するリクエストを行う。

【０１８５】ＦＩＧ．１０は、本発明の一実施形態によ
るデータストリーマバッファコントローラ７０６のブロ
ック図であるが、本発明の範囲はこれに限定されるもの
ではない。データストリーマバッファコントローラ７０
６は、バッファメモリ７１４を管理し、かつ転送エンジ
ン７０２により発生された読取り／書込みリクエストお
よびＦＩＧ．１のDMAコントローラ１３８およびPIOコン
トローラ１２６により発生されたリクエストを取り扱
う。

【０１８６】データストリーマバッファコントローラ７
０６は、バッファ関連機能を処理する２つのパイプを有
している。データストリーマバッファコントローラ７０
６の第１処理パイプは、プロセッサメモリバス（PMB）
パイプと呼ばれ、第２パイプは内部メモリバス（IMB）
パイプと呼ばれる。各パイプの演算は、PMBパイプがプ
ロセッサメモリバス１１４に追い出される転送エンジン
のデータリクエストを取り扱いかつIMBパイプが内部メ
モリバス１２０に追い出される転送エンジンのデータリ
クエストを取り扱う点を除いて、同じである。

【０１８７】ＦＩＧ．１０に示すように、各パイプは３
つの別々のデータ入力を受けるように構成されている。
このため、データストリーマバッファコントローラ７０
６はプロセッサメモリバスPMBパイプ演算スケジューラ
８０２を有し、該スケジューラ８０２は、次の３つの入
力信号を受けるように構成されている。すなわち、３つ
の信号とは、（１）プログラム可能な入力／出力（PI
O）コントローラ１２６からのすべてのリクエスト信
号、（２）プロセッサメモリバス（PMB）およびデータ
転送スイッチ７１８（ＦＩＧ．９）のレシーブFIFOバッ
ファ７７６から受けるデータ信号（これらのデータ信号
は、ひとたび適当なチャンクサイズが特定チャネルのバ
ッファメモリ７１４内に充満されると検索されるように
バッファメモリ７１４に書込まれることが意図されてい
る）、および（３）特定チャネルのバッファメモリ７１
４から適当なデータを検索するための転送エンジン読取
り信号である。検索されたデータは、次に、ＦＩＧ．１
およびＦＩＧ．９に示すように、データストリーマ１２
２のデータ転送スイッチインタフェース７１８を介して
受け手に送られる。

【０１８８】演算スケジューラ８０２は、実行順序を、
上記入ってくる演算リクエストに割当てる。本発明の一
実施形態によれば、プログラム可能な入力／出力（PI
O）演算が最高優先で与えられ、次に、バッファメモリ
７１４からデータを検索するためのバッファ読取り演算
が続き、最低優先が、バッファメモリ７１４にデータを
書込むためのバッファ書込み演算に与えられる。かくし
て、読取り演算は、ＦＩＧ．９に関連して説明した適当
なFIFOバッファの書込み演算をバイパスする。データが
受け手メモリをターゲットとするか、受け手メモリから
到達した場合には、データは、バッファメモリ７１４か
ら送られる前、またはバッファメモリ７１４に書込まれ
る前に整合される必要があることに留意されたい。

【０１８９】演算スケジューラ８０２の出力ポートは、
フェッチ段８０４の入力ポートに接続される。フェッチ
段８０４の他の入力ポートは、バッファ状態メモリ７０
８の出力ポートに接続される。

【０１９０】演算スケジューラ８０２がひとたび次の演
算を決定すると、フェッチ段８０４は、バッファ状態メ
モリ７０８からの適当なバッファメモリ情報を検索し
て、バッファメモリ７１４の一部である対応チャネルバ
ッファへの書込みまたは読取りを行なう。

【０１９１】フェッチ段８０４の出力ポートはメモリパ
イプ段８０６に接続され、該メモリパイプ段８０６は、
バッファメモリ７１４への書込みおよび読取りリクエス
トを処理するように構成されている。メモリパイプ段８
０６はバッファ状態メモリ７０８に接続され、データ転
送演算中に１つまたは２つのチャネルに割当てられる対
応バッファに関するバッファ状態メモリレジスタを更新
する。メモリパイプ段８０６もバッファメモリ７１４に
接続されて、データをバッファメモリに書込みかつバッ
ファメモリからデータを受け入れる。メモリパイプ段８
０６の出力ポートはプロセッサメモリバス（PMB）伝送
エンジン７６６に接続されて、バッファメモリ７１４か
ら検索されたデータをデータ転送スイッチ７１８に送
り、データ転送スイッチ１１２を介して受け手アドレス
へと更に伝送する。メモリパイプ段８０６の他の出力ポ
ートはプログラム可能な入力／出力（PIO）コントロー
ラ１２６に接続され、バッファメモリから検索されたデ
ータを、マルチメディアプロセッサ１００に接続された
受け手入力／出力デバイスへと送る。

【０１９２】データストリーマバッファコントローラ７
０６はまた、内部メモリバス（IMB）パイプ演算スケジ
ューラ８０８を有し、該スケジューラ８０８は次の３つ
の入力信号を受けるように構成されている。すなわち、
これらの入力信号とは、（１）DMAコントローラ７１２
からのすべてのリクエスト信号、（２）内部メモリバス
（IMB）およびデータ転送スイッチ７１８（ＦＩＧ．
９）のレシーブFIFOバッファ７７４から受けるデータ信
号（これらのデータ信号は、ひとたび適当なチャンクサ
イズが特定チャネルのバッファメモリ７１４内に充満さ
れると検索されるようにバッファメモリ７１４に書込ま
れることが意図されている）、および（３）特定チャネ
ルのバッファメモリ７１４から適当なデータを検索する
ための転送エンジン読取り信号である。検索されたデー
タは、次に、ＦＩＧ．１およびＦＩＧ．９に示すよう
に、データストリーマ１２２のデータ転送スイッチイン
タフェース７１８を介して受け手に送られる。

【０１９３】演算スケジューラ８０８は、実行順序を、
上記入ってくる演算リクエストに割当てる。本発明の一
実施形態によれば、DMAが最高優先で与えられ、次に、
バッファメモリ７１４からデータを検索するためのバッ
ファ読取り演算が続き、最低優先が、バッファメモリ７
１４にデータを書込むためのバッファ書込み演算に与え
られる。かくして、読取り演算は、ＦＩＧ．９に関連し
て説明した適当なFIFOバッファの書込み演算をバイパス
する。データが受け手メモリをターゲットとするか、受
け手メモリから到達した場合には、データは、バッファ
メモリ７１４から送られる前、またはバッファメモリ７
１４に書込まれる前に整合される必要があることに留意
されたい。

【０１９４】演算スケジューラ８０８の出力ポートは、
フェッチ段８１０の入力ポートに接続される。フェッチ
段８１０の他の入力ポートは、バッファ状態メモリ７０
８の出力ポートに接続される。演算スケジューラ８０２
がひとたび次の演算を決定すると、フェッチ段８０４
は、バッファ状態メモリ７０８からの適当なバッファメ
モリ情報を検索して、バッファメモリ７１４の一部であ
る対応チャネルバッファへの書込みまたは読取りを行な
う。

【０１９５】フェッチ段８１０の出力ポートはメモリパ
イプ段８１２に接続され、該メモリパイプ段８１２は、
バッファメモリ７１４への書込みおよび読取りリクエス
トを処理するように構成されている。メモリパイプ段８
１２はバッファ状態メモリ７０８の入力ポートに接続さ
れ、データ転送演算中に１つまたは２つのチャネルに割
当てられる対応バッファに関するバッファ状態メモリレ
ジスタを更新する。メモリパイプ段８１２はバッファメ
モリ７１４に接続されて、データをバッファメモリに書
込みかつバッファメモリからデータを受ける。メモリパ
イプ段８１２の出力ポートは内部メモリバス（IMB）伝
送エンジン７７０に接続されて、バッファメモリ７１４
から検索されたデータをデータ転送スイッチ７１８に送
り、データ転送スイッチ１１２を介して受け手アドレス
へと更に伝送する。メモリパイプ段８１２の他の出力ポ
ートはDMAコントローラ７１２に接続され、バッファメ
モリ７１４から検索されたデータを、マルチメディアプ
ロセッサ１００に接続された受け手入力／出力デバイス
へと送る。

【０１９６】バッファメモリ７１４はデュアルポート型
であるので、上記各パイプは、接続することなく両バッ
ファメモリバンク７１４ａ、７１４ｂにアクセスでき
る。前述のように、本発明の一実施形態によれば、バッ
ファメモリ７１４は４KB SRAMメモリである。データア
レーは、１ライン当たり８バイトとして組織化されかつ
一度に８バイトアクセスされる。複数の小さいバッファ
部分がバッファメモリ７１４内に分割されており、ここ
で、各バッファ部分は、データ転送演算中に特定チャネ
ルに割当てられる。

【０１９７】バッファメモリ７１４には、バッファメモ
リ内に８バイトのライン当たり８ビットを保持する有効
ビットメモリが付随する。有効ビットの値は、特定バイ
トが有効であるか否かを表示するのに使用される。有効
ビットは、対応する割当てバッファが充満されるたびご
とにフリップされる。これにより、割当てられたバッフ
ァ部分を、これがデータ転送演算中に使用されるたびご
とに再初期化する必要をなくすことができる。しかしな
がら、バッファが経路に割当てられるたびごとに、有効
ビットアレーの対応ビットはゼロに初期化されなくては
ならない。

【０１９８】バッファ状態メモリ前述のように、バッファ状態メモリ７０８は、これがサ
ポートする６４個の各バッファの状態を保持する。各バ
ッファ状態は、バッファ状態メモリ１（BSM1）およびバ
ッファ状態メモリ２（BSM2）と呼ばれる２つの６４ビッ
トサブフィールドに分割される１２８個のビットフィー
ルドを有している。テーブル２３、２４は、バッファ状
態メモリのビットおよびフィールドを記述する。

【０１９９】

【表２３】

【０２００】

【表２４】

【０２０１】DMA CONTROLLER ＦＩＧ．１１は本発明の一実施形態によるDMAコントロ
ーラ１３８を示すが、本発明の範囲はこれに限定される
ものではない。前述のように、DMAコントローラ１３８
は、入力／出力バス１３２およびデータストリーマバッ
ファコントローラ７０６に接続されている。

【０２０２】優先アービタ２０２は、Ｉ／Ｏバス１３２
に接続された１つ以上のＩ／Ｏデバイスから直接メモリ
アクセスDMAを受けるように構成されている。

【０２０３】入ってくるDMAリクエストバッファ２０４
は、I/Oバスに接続されかつリクエストが認識されたI/O
デバイスから関連リクエストを受けるように構成されて
いる。各I/Oデバイスは、所望のバッファメモリ、バイ
トの数およびバッファへの入力またはバッファからの出
力のような転送形式のバッファ表示を有するリクエスト
データを特定化する。各リクエストは、入ってくるDMA
リクエスト２０４のバッファに記憶されて、DMAリクエ
ストキューを形成する。DMAリクエストバッファ２０４
の出力ポートは、ＦＩＧ．１０に関連して説明したよう
に、データストリーマバッファコントローラ７０６に接
続される。

【０２０４】入ってくるDMAデータバッファ２０６はま
た、I/Oバス１３２に接続され、かつリクエストが認識
されておりかつリクエストデータが入ってくるDMAリク
エストバッファ２０４に供給されているI/Oデバイスに
より送られるべきことを意図したデータを受けるように
構成されている。DMAデータバッファ２０６の出力ポー
トは、ＦＩＧ．１０に関連して説明したように、データ
ストリーマバッファコントローラ７０６に接続されてい
る。

【０２０５】出ていくDMAデータバッファ２０８は、ま
た、I/Oバス１３２にも接続されておりかつI/Oデバイス
に送るべきことを意図したデータを伝送するように構成
されている。出ていくDMAデータバッファ２０８は、Ｆ
ＩＧ．１０に関連して説明したように、データストリー
マバッファコントローラ７０６からデータを受けるよう
に構成されている。

【０２０６】かくして、演算中に、DMAコントローラ１
３８は２つの重要な機能を遂行する。第１に、DMAコン
トローラ１３８は、DMAリクエストを行うことを意図し
たI/Oデバイス間の仲裁を行う。第２に、DMAコントロー
ラ１３８は、データストリーマバッファコントローラに
送られるDMAリクエストおよびデータ、およびI/Oバス１
３２を介してI/Oデバイスに送られるデータに対するバ
ッファリングを行う。DMAリクエストを行うI/Oデバイス
は、第１に、優先アービタ２０２がI/Oバスにアクセス
してその意図したデータを転送することをリクエストす
る。アービタ２０２は、異なるI/Oデバイス間の仲裁を
行うことをI/Oデバイスによって特定されるDMA優先値を
用いる。DMAコントローラ１３８は、I/Oデバイスから送
られるデータについてI/Oデバイスからくるデータに高
度の優先を割当てる。デバイスの優先に従って、矛盾す
るリクエストが仲裁される。

【０２０７】好ましくは、DMAコントローラ１３８に対
するデバイスリクエストは、完全なパイプライン型の、
１サイクル当たりの速度でサービスされる。アービタ２
０２は、４つの優先レベルをもつラウンドロビン優先ス
ケジューラ構成を用いている。リクエストするI/Oデバ
イスがアービタ２０２からの認可信号を受けると、I/O
デバイスは、そのリクエストデータをDMAリクエストバ
ッファリング２０４に供給する。リクエストが出力リク
エストである場合には、リクエストは、データストリー
マバッファコントローラ７０６に直接供給される。リク
エストデータに収容されるバッファ識別に関連するバッ
ファが、データ転送に適合するほど充分に大きくない場
合には、データストリーマバッファコントローラは、DM
Aコントローラ１３８に知らせ、該コントローラ１３８
は、非肯定応答NACK表示（not acknowledge NACK indic
ation）をI/Oデバイスに戻す信号を送る。

【０２０８】I/Oデバイスからのリクエストがデータ入
力である場合には、DMAコントローラは、I/Oデータバス
の１サイクルを得るときに、I/Oデバイスに信号を送っ
てそのデータをI/Oバス１３２に供給する。データスト
リーマバッファコントローラは、該コントローラがバッ
ファのオーバーフローまたはアンダーフローを検知する
と割込み信号を発生する。割込み信号は、次に、マルチ
メディアプロセッサ１００の演算を制御するプロセッサ
に伝送される。

【０２０９】DMAコントローラ１３８は、各リクエスト
のバッファ識別を用いて、リクエストされたバイトをバ
ッファに（またはバッファから）移動させるデータスト
リーマバッファコントローラ７０６を介して、経路の正
しいバッファにアクセスする。

【０２１０】データストリーマチャネル機能の例示演算
を、データストリーマ１２２についての異なるステップ
のフローチャートを示すＦＩＧ．１５Ａ〜ＦＩＧ．１５
Ｃを参照して以下に詳細に説明する。

【０２１１】データ転送演算に対するリクエストに応答
して、チャネルの状態は、例えばステップ３０２でのds
open patchと呼ばれるコマンドにより最初に初期化さ
れる。ステップ３０４では、データ経路をセットアップ
するための利用可能な資源がチェックされ、バッファメ
モリおよび１つまたは２つのチャネルがデータ転送演算
に対するリクエストに応答して割当てられる。

【０２１２】ステップ３０６では、適当な値が、表２３
および表２４に関連して説明した値に従って、新しいデ
ータ経路のバッファ状態メモリ７０８に書き込まれる。
ステップ３０８では、有効ビットが、バッファに使用さ
れる割当てデータRAMの部分に対応する位置でバッファ
メモリ７１４にリセットされる。ステップ３１０では、
各割当てチャネルについては、表１３〜表１９に従っ
て、対応チャネル状態メモリ位置が、チャネル状態メモ
リ７０４で初期化される。

【０２１３】データ経路がステップ３０２〜３１０に従
ってひとたび定められたならば、初期化されたチャネル
がステップ３１２においてアクティブにされる。本発明
の一実施形態によれば、チャネルのアクディブ化は、ds
kickコマンドと呼ばれるソフトウェアコールである。
内部的には、このコールは、ＦＩＧ．１０〜ＦＩＧ．１
２に関連して説明したようなPIOマップに特定化されたP
IOアドレスへの非キャッシュ書込みであるチャネルds k
ick演算に変換する。チャネル状態メモリに記憶された
値は、記述子２２０（ＦＩＧ．１３）または記述子２４
０（ＦＩＧ．１４）のような記述子のアドレスであり、
チャネルは実行を開始する。

【０２１４】ステップ３１４では、転送エンジン７０２
は、PIOコントローラ１２６からチャネルアクティブ化
信号を受け、かつこの信号に応答して、記述子アドレス
をチャネル状態メモリ７０４の対応位置に書き込む。ス
テップ３１６では、転送エンジン７０２は、チャネルア
クティブ化信号が送り手（バッファへの入力）チャネル
に対するものであるか否かを決定する。そうであれば、
ステップ３１８において、バッファサイズ値が、表１５
に示したような剰余チャンクカウント（remaining chun
k count: RCCNT）で書き込まれる。送り手チャネルに対
する剰余チャンクカウントの値は、このデータ転送のた
めに割当てられたバッファメモリの空き空間の数、従っ
てチャネルがバッファ内に安全にフェッチできるバイト
数を表示する。受け手チャネルに対する剰余チャンクの
値は、バッファの有効バイト数、従ってチャネルが安全
に転送できるバイト数を表示する。

【０２１５】最後に、ステップ３２０で、転送エンジン
７０２は、表１５に示したようなチャネル状態メモリの
対応位置にアクティブフラグをターンオンする。割当て
送り手チャネルのチャネル状態メモリ７０４の対応イン
ターバースト遅延フィールドもゼロにセットされる。

【０２１６】ステップ３２４では、チャネルが演算スケ
ジューラ７４２（ＦＩＧ．８）に供給される。各チャネ
ルは、転送エンジン７０２（ＦＩＧ．８）の演算スケジ
ューラ７４２によるスケジューリングであると考えら
れ、チャネルがゼロインターバースト遅延カウントを有
するとき、そのアクティブフラグがターンオンされかつ
その対応剰余チャンクカウント（RCCNT）が非ゼロ数と
なる。

【０２１７】チャネルのターンがスケジューラ７４２に
到達すると、転送エンジン７０２が、ステップ３２６で
記述子フェッチ演算をスタートさせる。記述子がデータ
転送スイッチインタフェース７１８（ＦＩＧ．９）を介
して到達すると、レシーブエンジン７７２は、到達した
記述子を転送エンジン７０２にルーチングする。ステッ
プ３２８では、記述子の値が、チャネル状態メモリ７０
４の割当てられたチャネル位置に書込まれる。ステップ
３３０では、送り手チャネルが、転送データをバッファ
メモリ７１４の割当てバッファにスタートさせる準備が
なされる。

【０２１８】送り手チャネルがスケジューリングされる
と、次の記述子のプリフェッチが開始され、ステップ３
３２では、ＦＩＧ．９のデータ転送スイッチインタフェ
ース７１８のバッファキューRQQ７６４をリクエストす
べく付加されるデータに対する読取りリクエストメッセ
ージを発生する。本発明の一実施形態によれば、次の記
述子のプリフェッチが、ＦＩＧ．１３およびＦＩＧ．１
４に関連して説明したような制御語記述子に停止ビット
およびプリフェッチビットの両方をセッティングするこ
とにより、ユーザにより禁じられることに留意された
い。また、プリフェッチは、「最終記述子」ビットが現
在の記述子の制御語にセットされるときには遂行されな
い。

【０２１９】リクエストキュー７６４に付加される読取
りリクエストの数は、幾つかのパラメータに基づいて定
まる。例えば、このような１つのパラメータとして、現
在作動しているチャネルについてチャネル状態メモリに
書込まれるバーストサイズがある。バーストサイズは、
１つのリクエストコマンドにより開始されるデータ転送
サイズを表示する。好ましくは、チャネルの単位スケジ
ュール当たりに発生されるリクエスト数がバーストサイ
ズを超えることはない。他のパラメータは剰余チャンク
カウントである。例えば、３、ffのバーストサイズでは
バッファサイズは６４バイトであり、従って２つのリク
エストが発生される。なぜならば、本発明の一実施形態
によれば、各データ転送スイッチリクエストが３２バイ
トを超えないからである。他のパラメータは、記述子の
幅、ピッチおよびカウントフィールドである。例えば、
幅が、４のカウント（この場合には３のバーストサイズ
および６４の剰余チャンクカウントRCCNTとなる）につ
いて３２バイトのピッチで分離される８バイトである場
合には、チャネルは、８バイトの長さの３つの読取りリ
クエストを発生する。次に、以後のカウントに対する記
述子の必要性を満たす最終リクエストを発生すべくチャ
ネルの他のスケジュールがとられる。

【０２２０】チャネル３３４でひとたびチャネルがその
読取りリクエストを完了すると、剰余チャンクカウント
の値は適当に減分（decremented）される。インターバ
ースト遅延カウントフィールドは、特定化できる最小イ
ンターバースト遅延値にセットされる。このフィールド
は、ステップ３３８で、８サイクルずつ減分される。こ
のフィールドの値がステップ３４０でゼロにされると、
チャネルは、その作動を継続すべく再びスケジューリン
グされる。

【０２２１】ステップ３４２では、チャネルが再びスケ
ジューリングされる。例えば前述のように、チャネル
は、最初の８バイトを満たす１つのリクエストを発生す
る。ステップ３４４での記述子の完了時に、アクティブ
フラグがターンオフされ、チャネルは、表１５のアクテ
ィブフラグフィールドが、例えばds continueコール
と呼ばれるデータ経路連続演算コマンド（data path co
ntinue operation command ）により再びセットされる
まで、優先スケジューラ７４０により再び考察されるこ
とはない。ステップ３４６で停止ビットがセットされな
い場合には、チャネルは、プリフェッチされた記述子が
到達したか否かをチェックする。記述子が既に到達して
いれば、記述子は、ステップ３５０で、プリフェッチさ
れた記述子を現在位置にコピーし、ステップ３５２で次
の記述子のプリフェッチをスタートさせる。

【０２２２】転送エンジン７０２は、バーストサイズを
超え、剰余チャンクカウントRCCNTが尽き、停止ビット
に遭遇し、次の記述子が未だ到達していないか、最終記
述子が到達するまで、このチャネルの読取りリクエスト
を発生し続ける。

【０２２３】ＦＩＧ．１５Ａを参照し、ステップ３１６
で現在考察されているチャネルが受け手チャネルである
ときには、ステップ３８０が実行される。このステップ
３８０では、チャネルは送り手チャネルのように直ちに
スケジューリングされない。なぜならば、剰余チャンク
カウントフィールドの値はゼロだからである。受け手チ
ャネルは、ステップ３８２で、送り手側が充分な数のデ
ータをその割当てバッファに転送するまで待機する。前
述のように、データを割当てバッファに供給するデータ
源は、他のチャネルまたは入力／出力（I/O）デバイス
で構成できる。データストリーマバッファコントローラ
７０６（ＦＩＧ．１０）は、入ってくるデータのトラッ
クを維持することに留意されたい。入ってくるデータの
バイト数が表２３に記載された出力チャンクカウントを
超えるときは、チャンクカウントを、受け手チャネルの
転送エンジン７０２（ＦＩＧ．８）に送る。転送エンジ
ン７０２は、この値を、チャネル状態メモリ７０４の適
当なチャネル位置の受け手チャネルのRCCNTに付加す
る。ステップ３８４では、このことが起こると、受け手
チャネルがスケジューリングされる準備がなされる。そ
の後、ステップ３８６では、転送エンジン７０２が、書
込みリクエストを、データ転送スイッチインタフェース
７１８を介してデータ転送スイッチ１１２に発生する。

【０２２４】書込みリクエストが発生される態様は、本
発明の一実施形態に従って読取りリクエストが発生され
る態様に関連して前述したのと同じ原理に基づいてい
る。かくして、考察されるべきパラメータとして、バー
ストサイズと、剰余チャンクカウント値と、ピッチ、幅
およびカウント等の記述子フィールドとがある。

【０２２５】ひとたび書込みリクエストアドレスがリク
エストバスに供給されたならば、データ転送スイッチイ
ンタフェース７１８は、ステップ３８８で、リクエスト
をデータストリーマバッファコントローラDSBC７０６に
進める。これに応答して、データストリーマバッファコ
ントローラ７０６（ＦＩＧ．１０）は、バッファメモリ
７１４から必要数のバイトを取り出し、検索したデータ
と整合させ、かつこれらのバイトを、ＦＩＧ．８〜ＦＩ
Ｇ．１０に関連して前述したように、ＦＩＧ．９の伝送
エンジン７８２に戻す。

【０２２６】データキャッシュ本発明の一実施形態によるデータキャッシュ１０８の構
造および演算を以下により詳細に説明するが、本発明の
範囲はこれに限定されるものではない。

【０２２７】ＦＩＧ．１７は、メモリバス１１４′に接
続されたデータキャッシュ１０８のブロック図を示す。
メモリバス１１４′は、ここでの説明の目的で示された
ものであることに留意されたい。従って、本発明の一実
施形態によれば、データキャッシュ１０８は、データ転
送スイッチ１１２に接続でき、従って、トランシーバ１
１６を介してプロセッサメモリバス１１４および内部メ
モリバス１２０に接続できる。

【０２２８】データキャッシュ１０８は、メモリ位置
（そのコンテンツがデータキャッシュに記憶される）の
アドレスのタグビットを記憶するタグメモリディレクト
リ５３６を有している。データキャッシュメモリ５３８
は、主外部メモリに記憶されたデータのコピーを記憶す
べく、タグメモリ５３６に接続される。タグメモリディ
レクトリ５３６およびデータキャッシュメモリ５３８の
両者は、それぞれ、アービタ５３２、５３４を介してア
クセスできる。タグメモリ５３６およびデータキャッシ
ュメモリ５３８の各入力ポートは、より詳細に後述する
ように、「書込みデータ」を受けるように構成されてい
る。また、タグメモリ５３６およびデータキャッシュメ
モリ５３８の各入力ポートは、より詳細に後述するよう
に、「読取りデータ」を受けるように構成されている。

【０２２９】補充コントローラユニット（データキャッ
シュコントローラ）５４０は、一定セットのキャッシュ
ポリシーのすべてを遂行するのに使用される。キャッシ
ュポリシーは、キャッシュ１０８の演算を実行すべく選
択されたルールである。これらのポリシーの幾つかは良
く知られており、かつ本願に援用するJ. Handy著「デー
タキャッシュメモリブック（Data Cashe Memory Boo
k）」（Academic Press,Inc.１９９３年）に開示されて
いる。一般に、これらのポリシーとして、ダイレクトマ
ップドキャッシングvs. Nウェイキャッシング（direct-
mapped vs. N-Waycaching）、ライトスルーvs.ライトバ
ック構成（write-through vs. write-back arrangemen
t）、ラインサイズ割当ておよびスヌーピングがある。

【０２３０】前述のように、キャッシュの「ウェイ（wa
y）」または「バンク（bank）」は、キャッシュの結合
性（associativity）に関する。例えば、Nウェイまたは
Nバンクキャッシュは、主メモリ位置からのデータを任
意のNキャッシュ位置に記憶することができる。多ウェ
イ構成では、各ウェイまたはバンクは、それ自体のタグ
メモリディレクトリおよびデータメモリ（図示せず）を
有している。ウェイまたはバンクの数が増大すると、各
バンクのデータメモリに記憶される各メモリに対応する
タグメモリディレクトリのビット数も増大することに留
意されたい。また、ダイレクトマップドキャッシュはワ
ンウェイキャッシュである。なぜならば、任意の主メモ
リ位置は、マッチングセットビットを有する単一キャッ
シュ位置にマッピングされるに過ぎないからである。

【０２３１】スヌープの特徴は、コヒーレンシーを維持
すべく、バス１１４′のトラフィックをモニタリングす
る処理に関する。本発明の一実施形態によれば、スヌー
プユニット５４４は、補充コントローラ５４０および外
部アクセスコントローラ５４２の両方に接続される。メ
モリバストランザクションがデータキャッシュ１０８に
複製されたアドレスに生じるとき、スヌープユニット５
４４はスヌープヒットを検出し、かつシステムにより使
用される書込みストラテジー（ライトバックまたはライ
トスルー）およびコヒーレンシープロトコルの両方に従
って適当な作動を行う。本発明の一実施形態によれば、
データキャッシュ１０８は、データストリーマ１２２に
より遂行されるデータ転送演算にスヌープ機能を遂行す
る。

【０２３２】補充コントローラ５４０の説明に戻ると、
補充コントローラの出力ポートは、それぞれ、アービタ
５３２、５３６を介して、タグメモリ５３６およびデー
タメモリ５３８に接続されている。補充コントローラ５
４０の他の出力ポートは、タグメモリ５３２の書込み入
力ポートに接続される。補充コントローラ５４０の他の
出力ポートは、キャッシュデータメモリ５３８の書込み
入力ポートに接続される。

【０２３３】補充コントローラ５４０の他の出力ポート
として、バスリクエスト信号を供給するメモリバス１１
４′に接続されるバスリクエストポートと、データキャ
ッシュ１０８がキャッシュラインのコンテンツを対応す
る外部メモリ位置に書込むことを意図するときに、ライ
トバックデータを供給するための、メモリバス１１４′
に接続されるライトバックデータポートと、キャッシュ
ライン（そのコンテンツは外部メモリ位置のために意図
したものである）のデータアドレスを供給するための、
メモリバス１１４′に接続される充填データアドレスポ
ートとがある。

【０２３４】補充コントローラ５４０の入力ポートは、
データメモリ５１６の読取り出力からデータ信号を受け
るように構成されている。補充コントローラ５４０の第
２入力ポートは、タグメモリディレクトリ５３２からタ
グデータを受けるように構成されている。補充コントロ
ーラ５４０の他の入力ポートは、中央処理装置１０２の
インストラクションユニットからのロード／記憶アドレ
ス信号を受けるように構成されている。

【０２３５】本発明の一実施形態によれば、データキャ
ッシュ１０８も外部アクセスコントローラ５４２を有し
ている。外部アクセスコントローラ５４２は、データキ
ャッシュ１０８が、メディアプロセッサシステム１００
の他のモジュールへのスレーブモジュールとして機能す
ることを可能にする。かくして、システム１００の任意
のモジュールは、中央処理装置１０２により遂行される
のと同じアクセス原理に基づいて、データキャッシュ１
０８にアクセスするバスマスタとして機能する。

【０２３６】外部アクセスコントローラ５４２の出力ポ
ートは、それぞれアービタ５３２、５３４を介してタグ
メモリ５３６およびキャッシュデータメモリ５３８に接
続され、かつタグメモリ５３６の書込み入力ポートに接
続されている。外部アクセスコントローラ５４２の他の
出力ポートは、キャッシュデータメモリ５３８の書込み
入力ポートに接続される。最後に、外部アクセスコント
ローラ５４２の出力ポートは、マスタによりリクエスト
されるデータを供給するためのメモリバス１１４′に接
続される。

【０２３７】外部アクセスコントローラ５４２の入力ポ
ートは、キャッシュデータメモリ５３８からのデータを
受けるように構成されている。外部アクセスコントロー
ラ５４２の他の入力ポートとして、他のバスマスタから
のアクセスリクエストを受けるための、メモリバス１１
４′に接続されるアクセスリクエストポートと、バスマ
スタリクエストに関するデータのアドレスを受けるため
の、メモリバス１１４′に接続されるリクエストデータ
アドレスポートと、データキャッシュ１０８に記憶され
ることを意図したバスマスタにより与えられるデータを
受けるための、メモリバス１１４′に接続される記憶デ
ータポートとがある。

【０２３８】メモリバス１１４′はまた、メモリコント
ローラ１２４を介してDRAM１２８に接続される。更に、
メモリバス１１４′は、ダイレクトメモリアクセサリコ
ントローラ１３８に接続される。中央処理装置１０２の
出力ポートは、それぞれ、アービタ５３２、５３４を介
してタグメモリ５３６およびキャッシュデータメモリ５
３８に接続され、ロードおよび記憶演算に対応するアド
レスを与える。中央処理装置１０２は、キャッシュデー
タメモリ５３８の書込み入力ポートに接続されて、記憶
演算に対応するデータを与える。最後に、中央処理装置
１０２の入力ポートは、キャッシュデータメモリ５３８
の読取り出力ポートに接続され、ロード演算に対応する
データを受ける。

【０２３９】次に、補充コントローラ５４０の演算を、
ＦＩＧ．１８に関連して説明する。ステップ５６０で
は、補充コントローラがその演算を開始する。ステップ
５６２では、補充コントローラ５４０は、タグ値と、中
央処理装置１０２から受けたロードまたは記憶アドレス
の上方部分とを比較することにより、キャッシュユニッ
ト１０８に対するリクエストがヒットかミスかを決定す
る。

【０２４０】ステップ５６４では、リクエストに対して
キャッシュミスが生じた場合には、補充コントローラ４
０がステップ５６８に移行して、DRAM１２８のような外
部メモリの対応メモリ位置のコンテンツと置換する必要
があるキャッシュラインを決定する。ステップ５７０で
は、補充コントローラは、キャッシュ１０８がライトバ
ックポリシーを用いるか否かを決定する。ライトバック
ポリシーを用いる場合には、補充コントローラ５４０
は、記憶リクエスト信号をメモリコントローラ１２４に
発行することにより、DRAM１２８に置換されるキャッシ
ュラインを与える。ステップ５７２では、補充コントロ
ーラ５４０は、ミスがあったキャッシュラインへの読取
りリクエスト信号を、補充データアドレスポートを介し
て、メモリコントローラ１２４に発行する。ステップ５
７４では、補充コントローラ５４０が、補充データを受
けかつ該データをキャッシュデータメモリ５３８に書込
み、かつタグメモリ５３６を修正する。

【０２４１】補充コントローラ５４０は、ステップ５７
６に移行し、ロードリクエストに応答して、リクエスト
データを中央処理装置１０２に供給する。別の構成とし
て、補充コントローラ５４０は、中央処理装置１０２か
らの記憶リクエストに応答して、データをキャッシュデ
ータメモリ５３８に書き込む。ステップ５７８では、補
充コントローラ５４０は、中央処理装置１０２により与
えられた記憶演算に応答して、DRAM１２８のような外部
メモリにデータを書き込む。

【０２４２】ステップ５６４で、中央処理装置１０２お
よび補充コントローラ５４０からのロードまたは記憶リ
クエストに対してヒットする場合、ステップ５６６に移
行して、読取り演算または書込み演算を行なうキャッシ
ュデータメモリ５３８からのキャッシュラインを形成す
る。

【０２４３】次に、本発明の一実施形態による補充コン
トローラ５４０に関連する外部アクセスコントローラ５
８０の演算について、ＦＩＧ．１９を参照して説明す
る。

【０２４４】ステップ５８０では、外部アクセスコント
ローラが、バスマスタアクセスリクエストに応答して、
その演算を開始する。本発明の一実施形態によれば、バ
スマスタは、ＦＩＧ．１Ａに関連して前述した任意のモ
ジュールで構成でき、アクセスリクエストは、データス
トリーマ１２２およびデータ転送スイッチ１１２の演算
に関連して説明したように発行できる。ステップ５８２
では、外部アクセスコントローラ５４２は、任意のバス
マスタによる読取りまたは書込みリクエストを待機す
る。

【０２４５】ひとたび外部アクセスコントローラ５４２
がリクエストを受けると、該コントローラ５４２はリク
エストを受けてステップ５８４に移行し、バスマスタが
読みまたは書込み演算をリクエストしたか否かを決定す
る。リクエストが読取り演算である場合には、外部アク
セスコントローラ５４２はステップ５８６に移行して、
ヒットまたはミスが生じているか否かを決定する。読取
りリクエストに応答してキャッシュヒットが生じている
場合には、外部アクセスコントローラはステップ６０４
に移行して、リクエストされたデータをバスマスタに供
給する。

【０２４６】しかしながら、読取りリクエストに応答し
てキャッシュミスが生じる場合には、外部アクセスコン
トローラがステップ５８８に移行し、かつ補充コントロ
ーラ５４０がリクエストされたデータを得て、ステップ
５９０でデータキャッシュを満たすように、補充コント
ローラ５４０をトリガする。データの補充後、外部アク
セスコントローラ５４２は、ステップ６０４で、リクエ
ストされたデータをバスマスタに供給する。

【０２４７】ステップ５８４で、外部アクセスコントロ
ーラが、バスマスタがデータをデータキャッシュ１０８
に書込むことをリクエストしたと判断した場合には、ス
テップ５９２に移行して、キャッシュヒットまたはキャ
ッシュミスいが生じたか否かを決定する。キャッシュヒ
ットに対して、外部アクセスコントローラ５４２は、ス
テップ５９６に移行し、バスマスタがリクエストされた
データをデータキャッシュメモリ５３８に書込むことを
可能にする。

【０２４８】しかしながら、ステップ５９２において、
キャッシュミスが生じた場合には、外部アクセスコント
ローラはステップ５９４に移行し、キャッシュデータメ
モリのどのキャッシュラインを、DRAM１２８のような外
部メモリのコンテンツと置換する必要があるかを決定す
る。外部アクセスコントローラは、次にステップ５９８
に移行する。データキャッシュ１０８がライトバックポ
リシーを実行する場合には、外部アクセスコントローラ
は、ステップ５９８で、データキャッシュメモリ５３８
から置換されるべきキャッシュラインを与えかつ記憶リ
クエストを、メモリバス１１４′を介してメモリコント
ローラ１２４に発行する。

【０２４９】その後、外部アクセスコントローラ５４２
は、ステップ６０２に移行し、リクエストされたデータ
をキャッシュデータメモリに書込み、従って、タグメモ
リ５３６を修正する。

【０２５０】前述のように、外部アクセスコントローラ
５４２は、中央処理装置が必要とするデータに先だっ
て、予測できる多くのアプリケーションについて、キャ
ッシュ正解率を顕著に増大させることができる。一例と
して、多くの３Ｄグラフィックアプリケーションの場合
には、テクスチャマッピングに関する情報が、DRAM１２
８等の外部メモリに記憶される。中央処理装置１０２が
どの情報を使用する必要があるかを予測できるため、中
央処理装置１０２により実際に使用される前にこの情報
をデータキャッシュ１０８に転送するのが有効である。
この場合には、中央処理装置１０２がテクスチャマッピ
ング情報を必要とするときがきたとき、対応データは既
にキャッシュデータに存在し、その結果キャッシュヒッ
トが生じる。

【０２５１】３次元（3Ｄ）グラフィックス処理ＦＩＧ．１Ａに示すように、データキャッシュメモリ１
０８に関連する固定機能ユニット１０６、中央処理装置
１０２、１０４および外部メモリ１２８は、本発明の一
実施形態に従って実質的に短縮された帯域幅遅延をもつ
３次元グラフィックスを遂行するが、本発明の範囲はこ
れに限定されるものではない。

【０２５２】ＦＩＧ．２０は、３Ｄグラフィックス処理
に応答するマルチメディアプロセッサ１００の主要構成
要素に関するブロック図を示す。かくして、本発明の一
実施形態によれば、固定機能ユニット１０６は、該固定
機能ユニットの他の構成要素に対する制御コマンドを与
える、プログラム可能な入力／出力コントローラ６１８
を有している。固定機能ユニットの他の構成要素はVGA
グラフィックスコントローラ６０３を有し、該コントロ
ーラ６０３は、プログラム可能な入力／出力コントロー
ラPIOC６１８に接続され、かつVGAフォーマットのグラ
フィックスを処理するように構成されている。２次元
（２Ｄ）論理ユニット６０５は、プログラム可能な入力
／出力コントローラに接続されかつ２次元グラフィック
スを処理するように構成されている。

【０２５３】固定機能ユニット１０６はまた、より詳し
く後述するようなビンベース型表現アルゴリズム（bin-
based rendering algorithm）を用いる３次元ユニット
６１１を有している。基本的に、本発明の一実施形態に
よれば、３Ｄユニットは、チャンク、タイルまたはビン
と呼ばれるデータの単位を操作する。各タイルは、全ス
クリーンのうちの小さい部分である。かくして、本発明
の一実施形態による３Ｄユニットは、好ましくは、マル
チメディアプロセッサ１００内の対応バッファメモリ空
間内に３Ｄ物体を引き出すビニング処理（binning proc
ess）を用いる。かくして、表現アルゴリズムについて
の外部メモリの使用で遭遇するボトルネック問題は実質
的に回避される。なぜならば、マルチメディアプロセッ
サチップ内でのデータ転送は、実質的に高い帯域幅で達
成されるからである。

【０２５４】３Ｄユニット６１１は３Ｄタイルラスタラ
イザ６０７であり、該ラスタライザ６０７もプログラム
可能な入力／出力コントローラ６１８に接続されており
かつグラフィックス処理タスクを遂行するように構成さ
れている。３Ｄタイルラスタライザ（3DTR）６０７の２
つの主なタスクとして、ＦＩＧ．２１およびＦＩＧ．２
２に関連してより詳細に説明するように、その演算モー
ドに基いた、ビニングおよびラスタライゼーションがあ
る。

【０２５５】３Ｄユニット６１１はまた、３Ｄテクスチ
ャコントローラ（3DTC）６０９を有し、該コントローラ
６０９もプログラム可能な入力／出力コントローラ６１
８に接続され、かつコントローラにより制御される。Ｆ
ＩＧ．２３に関連してより詳細に説明するように、３Ｄ
テクスチャコントローラは、３Ｄユニット６１１で使用
すべきことを意図したテクセルのアドレスを引き出す。
かくして、引き出されたアドレスに基づいて、３Ｄテク
スチャコントローラ６０９は、データストリーマ１２２
により使用されるチャンク記述子を発生し、データスト
リーマ１２２の演算に関連して前述したように、SDRAM
１２８等のローカルメモリから適当なテクセルを得る。

【０２５６】３Ｄユニット６１１はまた３Ｄテクスチャ
フィルタユニット（3DTF）６１０を有し、該ユニット６
１０は、プログラム可能な入力／出力コントローラ６１
８に接続され、かつ該コントローラにより制御される。
ＦＩＧ．２４およびＦＩＧ．２５に関連してより詳細に
後述するように、フィルタユニット６１０は、シェーデ
ィングカラーブレンディングおよびアキュムレーション
ブレンディングに関連して、バイリニア（１パス）およ
びトリリニア（２パス）補間のようなテクスチャフィル
タリング演算を遂行する。

【０２５７】固定機能ユニット１０６はビデオスケーラ
ユニット６１２を有し、該ユニット６１２は、プログラ
ム可能な入力／出力コントローラ６１８に接続されかつ
該コントローラにより制御される。ビデオスケーラユニ
ット６１２は、幾つかの水平および垂直タップを用いて
ビデオデータのアップスケーリングおよびダウンスケー
リングを与えるように構成されている。ビデオスケーラ
６１２は、ディスプレイスクリーン上に３Ｄ物体をディ
スプレイするディスプレイリフレッシュユニット２２６
（ＦＩＧ．１Ｂ）に出力画素を供給する。本発明の一実
施形態に従ってより詳細に説明するように、テクスチャ
フィルタの幾つかの機能は、ビデオスケーラの機能と同
じ原理に基づいている。いずれにせよ、ビデオスケーラ
６１２は、本発明の一実施形態に従って、テクスチャフ
ィルタ６１０と幾つかの機能を共有する。

【０２５８】固定機能ユニット１０６は、該機能ユニッ
ト１０６の種々の構成要素がデータ転送スイッチ１１２
およびデータストリーマ１２２と相互作用することを可
能にするデータ転送スイッチインタフェース６１４を有
する。データ転送インタフェース６１４は、ＦＩＧ．９
に示したデータ転送スイッチインタフェース７１８に関
連して前述したのと同じ原理に基づいて演算する。デー
タキャッシュインタフェース６１６は、固定機能ユニッ
ト１０６がデータキャッシュユニット１０８にアクセス
することを可能にする。

【０２５９】ＦＩＧ．２０は、本発明の一実施形態によ
る３Ｄグラフィックス処理演算に関連するデータキャッ
シュ１０８の種々の構成要素を示す。しかしながら、明
瞭化の目的で、ＦＩＧ．１６〜ＦＩＧ．１９に関連して
説明したようなデータキャッシュ１０８の他の特徴およ
び構成要素は、ＦＩＧ．２０には示されていない。ま
た、データキャッシュ１０８の構成要素はデータキャッ
シュ内に配置されているところが示されているが、本発
明の他の実施形態に従って、１つ以上の他の構成要素を
別のキャッシュユニットとして配置できることを理解す
べきである。

【０２６０】データキャッシュ１０８は、三角形セット
アップバッファ６２０を有し、該バッファ６２０は、三
角形の各辺の傾斜のような三角形パラメータを得るため
の計算結果を記憶すべく構成されている。データキャッ
シュ１０はまたラスタライザセットアップバッファ６２
２を有し、該バッファ６２２は、スクリーン座標、テク
スチャ座標、シェーディングカラー、深さおよびこれら
の部分的に異なるパラメータ等の各三角形の付加パラメ
ータを記憶するように構成されている。データキャッシ
ュ１０８は、タイルのすべての深さ値を記憶するタイル
Zバッファ６２８とも呼ばれる深さタイルバッファを有
する。

【０２６１】データキャッシュ１０８はまた、ＦＩＧ．
１７〜ＦＩＧ．１９に関連して前述したように、補充コ
ントローラ５４０および外部アクセスコントローラ５４
２を有している。また、中央処理装置１０２、１０４
は、ＦＩＧ．１Ａに関連して説明したように、データキ
ャッシュ１０８に接続されている。ＦＩＧ．２０に示さ
れた付加構成要素として、ＦＩＧ．１〜ＦＩＧ．１５に
関連して開示しかつ説明したような、データ転送スイッ
チ１１２と、データストリーマ１２２と、メモリコント
ローラ１２４と、SDRAMとがある。I/Oバス１３は、モニ
タ（図示せず）のような画像ディスプレイデバイスに信
号を供給するディスプレイリフレッシュユニット２２６
に信号を供給するように構成されている。本発明の一実
施形態によれば、ビデオスケーラ６１２は、ディスプレ
イユニット２２６に直接接続されている。

【０２６２】以下に詳述するように、スクリーン上のす
べての三角形のジオメトリ変換およびライティング変換
は、本発明の一実施形態により、VLIW中央処理装置１０
２により遂行される。３Ｄユニット６１１は、各タイル
と交差するすべてのビンまたはタイルおよびすべての三
角形を識別することに応答できる。より詳しくは、３Ｄ
三角形ラスタライザ６０７は、各タイルのすべての三角
形を識別する。その後、各ビンまたはタイルについて、
VLIW中央処理装置１０２は、三角形セットアップ試験を
行って、各三角形の辺の傾斜等の各三角形のパラメータ
を計算する。３Ｄ三角形ラスタライザ６０７はまた、各
ビンまたはタイルと交差するすべての三角形をラスタラ
イズする。３Ｄテクスチャコントローラ６０７は、ビン
またはタイルのすべての画素のテクスチャアドレスを計
算する。

【０２６３】ひとたびテクセルのアドレスが得られたな
らば、データストリーマ１２２は、SDRAM１２８から対
応するテクセル情報を得る。３Ｄテクセルフィルタ６１
０は、フェッチされた画素のバイリニア補間およびトリ
リニア補間を遂行する。その後、データストリーマ１２
２は、各タイルまたはビンの処理された画像データをフ
レームバッファに書込む。かくして、フレームバッファ
は、画像のすべての画素についての強さ／カラー値を含
むDRAM１２８にアレーを形成する。グラフィックスディ
スプレイデバイスは、このアレーにアクセスして、各画
素がディスプレイされる強さ／カラーを決定する。

【０２６４】ＦＩＧ．２１は、本発明の一実施形態によ
る３Ｄ三角形ラスタライザ６０７を示すブロック図であ
る。明瞭化のため、ＦＩＧ．２１は、３Ｄ三角形ラスタ
ライザ６０７がビニングモードで演算するときに生じる
信号の流れを示すものである。

【０２６５】データキャッシュ１０８は、ビニング演算
に必要な情報を与えるべく、３Ｄ三角形ラスタライザ６
０７に接続される。ビニング演算中に用いられるデータ
キャッシュ１０８の２つのバッファは、セットアップバ
ッファ６２２およびタイルインデックスバッファ６３０
である。

【０２６６】３Ｄ三角形ラスタライザ６０７は、データ
キャッシュ１０８からの三角形セットアップ情報を受け
るように構成されたフォーマットコンバータユニット６
３２を有している。フォーマットコンバータユニット５
３２は、データキャッシュ１０８から受けたパラメータ
を、浮動点番号から固定点番号に変換する。スクリーン
座標補間回路（screen coordinates interpolator）６
３４はフォーマットコンバータ６３２に接続され、３Ｄ
三角形ラスタライザ６０７により処理される画素のx、y
座標を形成する。ビニングユニット６４４は、補間回路
６３４からx、y座標を受けかつＦＩＧ．２６に関連して
より詳細に説明するようなビニング演算を遂行する。ビ
ニングユニットもインデックスバッファ６３０に接続さ
れている。ビニングユニット６４４により計算される情
報は、データストリーマ１２２を介して、メモリ１２８
内のタイルデータバッファ６４６に供給される。

【０２６７】演算中、３Ｄ三角形ラスタライザ６０７
は、データキャッシュ１０８からの入力として扱われる
三角形の各ノードすなわち頂点のスクリーン座標を読取
る。その後、三角形ラスタライザは、各ビンまたはタイ
ルと交差するすべての三角形を識別しかつSDRAM１２８
の出力としてタイルインデックスおよびタイルデータと
呼ばれるデータ構造を構成する。

【０２６８】前述のように、ラスタライゼーションフェ
ーズが開始する前に、スクリーン全体のすべての三角形
がジオメトリおよびライティングについて処理される。
次に、セットアップおよびラスタライゼーションが、各
ビンまたはタイルについて反復実行される。ビニング
は、出力を分離して同サイズの正方形にイメージアップ
することを含む。本発明の一実施形態によれば、各ビン
またはタイルのサイズは、１６×１６画素により形成さ
れる正方形領域である。各正方形はラスタライズされ、
次に最終フレームバッファに移動される。ビンが正しく
ラスタライズされるようにするには、当該ビンと交差す
るすべての三角形に関する情報を得るのが好ましい。こ
の目的のため、スクリーン内のすべての三角形について
のセットアップおよびラスタライゼーションが、ビニン
グ処理の前に最初に得られる。

【０２６９】ビニングは、三角形の辺に沿う各画素を求
め、かつ三角形の画素が属するすべてのビンを識別する
処理を含む。かくして、この処理は、三角形の頂点を表
す画素を識別し、次に三角形の左右の辺に沿って移動さ
せて、画素が属する対応ビンが得られるように、水平走
査線と交差する他の画素を識別することにより開始す
る。ひとたびビンが識別されたならば、処理される三角
形に対応する識別番号すなわち三角形IDが、識別された
ビンと関連付けられる。

【０２７０】インデックスバッファ６３０は、処理され
るスクリーン上のビンの数に一致する２次元アレーであ
るのが好ましい。この数は、所与のスクリーン解像度に
対して静的である。かくして、タイルインデックスバッ
ファ６３０は、タイルデータバッファ６４６の第１三角
形IDについてのインデックスを含んでいる。タイルバッ
ファは、本発明の一実施形態によるローカルメモリの２
６５Kサイズの静的アレーである。データバッファ６４
６は、三角形インデックスおよび次の三角形へのポイン
タを含んでいる。かくして、連鎖を続けることにより、
本発明の一実施形態に従って、所与のビンについてのす
べての三角形を見出すことができる。

【０２７１】ＦＩＧ．２６は、本発明の一実施形態によ
る、例えば参照番号８６１で示す例示三角形についての
ビニング処理の演算を示すものであるが、本発明の範囲
はこれに限定されるものではない。三角形８６１は中間
ノードすなわち頂点Ｂを通って引かれる水平線により２
つの小三角形に分割される。ＦＩＧ．２６に示すよう
に、三角形８６１は、三角形窓を形成する水平および垂
直の両方向の幾つかの画素に跨っている。ビニングユニ
ット６４４は、線毎にこれらの画素に跨る。かくして、
ステップ８６２では、ビニングユニット６４４が、三角
形の上頂点を含む線を処理する。このスパン（跨り）の
間、最左方の画素のx座標はAxすなわちCross XACであ
り、最右方の画素のx座標はAxすなわちCross XABであ
る。Cross XACは、辺ACと次のスパンとの間の交差点のx
座標であり、Cross XABは、辺ABと次のスパンとの間の
交差点のx座標である。これらの画素が属するビンを抽
出するため、ビニングユニット６４４は、下記条件を用
いている。

【０２７２】X＝［min 2 (Ax, Cross XAC), max 2 (Ax,
Cross XAB)］ここで、Xは各走査線に対する三角形のx座標の範囲であ
る。

【０２７３】ステップ８６４では、ビニングユニット６
４４は、下記条件を用いている。

【０２７４】X＝［min 2 (Cross XAC, Cross XAC + dxd
y AC), max 2(Cross XAB, Cross XAB + dxdy AB)］次のスパンの辺ACと辺ABとの間の各交差点のx座標は、
下記条件から導かれる。

【０２７５】Cross XAC＝Cross XAC + dxdy AC Cross XAB＝Cross XAB + dxdy AB ここで、dxdy ACは三角形８６１の辺ACの傾斜であり、d
xdy ABは三角形８６１の辺ABの傾斜である。ステップ８
６４は、スパンが中頂点Bを含むまで反復する。その
後、ビニングユニット６４４は、ステップ８６６に移行
する。

【０２７６】ステップ８６６では、最右方の画素のx座
標は３つのパラメータの最大値であり、次のようにな
る。

【０２７７】X＝［min 2 (Cross XAC, Cross XAC + dxd
y AC), max 3(Cross XAB, Bx, Cross XBC)］ここで、Cross XBCは、BCと次のスパンとの間の交差点
のx座標である。その後、ビニングユニット６４４は、
スパンが下頂点Cを含むようになるまで、Cross XACおよ
びCross XBCにdxdy ACおよびdxdy BCを加え続けること
によりステップ８６８を、例えば次のように遂行する。

【０２７８】X＝［min 2 (Cross XAC, Cross XAC + dxd
y AC), Max2 (Cross XBC, Bx, Cross XBC +dxdy BC)］
および、 Cross XAC＝Cross XAC + dxdy AC Cross XBC＝Cross XBC ＋ dxdy BC 最後にステップ８７０では、ビニングユニット６４４
は、最終画素が属するビンを、例えば次のように識別す
る。

【０２７９】X＝［min 2 (Cross XAC, Cx), max 2 (Cro
ss XBC, Cx)］上記ステップ８６２〜８７０の間に、ビニングユニット
６４４は、各三角形の辺の画素が属するすべてのビンの
IDを記憶する。スクリーンに表示されるすべての三角形
のビニング処理の結果として、インデックスバッファ６
３０およびタイルデータバッファ６４６が満たされる。
これにより、３Ｄユニット６１１は、各ビンまたはタイ
ルが後述のようにして処理されるときにビンと交差する
三角形を検索することが可能になる。

【０２８０】ＦＩＧ．２２は、ラスタライゼーションモ
ードにある３Ｄ三角形ラスタライザ（3DTR）６０７を示
す。ラスタライゼーションモード中に用いられるデータ
構造が、ビニングモード中にタイルインデックスバッフ
ァ６３０が用いられるデータキャッシュ１０８のメモリ
を再使用できることに留意されたい。かくして、ラスタ
ライゼーションの前に、インデックスバッファ６３０の
コンテンツがローカルメモリDRAM１２８に書込まれる。

【０２８１】３Ｄ三角形ラスタライザ６０７はテクスチ
ャ座標補間回路６３６を有し、該補間回路６３６は、フ
ォーマットコンバータ６３２に接続されかつ補間法を用
いることにより三角形内の画素のテクスチャ座標データ
を得るように構成されている。フォーマットコンバータ
６３２にはカラー補間回路６１８が接続され、かつ補間
法を用いることにより三角形内に画素のカラー座標を得
るように構成されている。

【０２８２】また、フォーマットコンバータ６３２には
深さ補間回路６４０が接続されており、該補間回路６４
０は、三角形内の画素の深さを得るように構成されてい
る。本発明の一実施形態によれば、ビンが表現されると
き、ビン内の三角形がオーバーラップ層内に入る傾向に
あることに留意することが重要である。層は、他の層か
ら或る深さにある分離可能な表面である。３Ｄ三角形ラ
スタライザ６０７は、連続層内の完全な三角形をラスタ
ライズすることを防止するため、層を前後に処理する。
可視画素のみをラスタライズすることにより、かなりの
計算および処理が節約される。かくして、ラスタライザ
６０７は、層をビン毎に分類する。ビン内の三角形の平
均個数は約１０であるので、分類処理には長時間を要し
ない。本発明の一実施形態によれば、この分類は、いか
なる三角形セットアップすなわちラスタライゼーション
よりも前に行われる。

【０２８３】ビン内の三角形は、単純に各三角形の平均
深さすなわちZ値では分類されないのが好ましいことに
留意されたい。大きい三角形では、深さ補間回路６４０
が三角形の中間のZ値を得る。深さ補間回路６４２にはZ
有効レジスタ６４２が接続されており、後述のようにし
て、データキャッシュ１０８の深さタイルバッファ６２
８に記憶される有効深さ値を追跡する。

【０２８４】ＦＩＧ．２２に示すように、ラスタライゼ
ーションモード中にデータキャッシュ１０８に用いられ
るバッファは、断片インデックス６５０、ラスタライザ
セットアップバッファ６２２、テクスチャ座標タイル
（タイルT）、カラータイル（タイルC）、および深さタ
イル（タイルZ）である。断片インデックス６５０は断
片発生器６４８に接続され、該断片発生器６４８は、ア
ンチエイリアシングまたはαブレンディングに使用され
る断片を供給する。

【０２８５】断片発生器６４８は、断片リンクバッファ
６５２、断片バッファ６５４のテクスチャ座標、断片バ
ッファ６５６のカラーおよび断片バッファ６５８の深さ
を有するメモリ１２８の４つのバッファ空間に接続され
ている。メモリのこれらのバッファの演算は、データキ
ャッシュ１０８の対応バッファに関連して述べたのと同
じ原理に基づいている。ラスタライザセットアップバッ
ファ６２２は、ラスタライゼーション処理を完遂するの
に必要な三角形パラメータを得るべく、フォーマットコ
ンバータ６３２に接続される。また、テクスチャ座標タ
イル６２４は、テクスチャ座標補間回路６３６に接続さ
れる。同様に、カラータイル６２６はカラー補間回路６
３８に接続され、深さタイル６２８は深さ補間回路６４
０に接続される。深さタイル６２８は、各三角形の有効
深さ値を、処理されるビン内に保持する。

【０２８６】かくして、演算中に、３Ｄ三角形ラスタラ
イザ６０７は、データキャッシュラスタライザセットア
ップバッファ６２２から、スクリーン座標、テクスチャ
座標、シェーディングカラー、深さおよびこれらの部分
的な差異、dR/dX、dR/dY等を含む各三角形の頂点に対応
する三角形セットアップデータを読取る。例えばこれら
の差異について、Rはシェーディングカラーの赤色成
分、dR/dXはx方向に沿って１画素移動させるRの差異を
意味する。これらのセットアップパラメータを使用し
て、３Ｄ三角形ラスタライザ６０７は、補間法により所
与の三角形の内側をラスタライズする。Zバッファリン
グを用いることにより、可視三角形またはこれらの一部
の結果のみがテクスチャ座標タイル６２４およびカラー
タイル６２６に記憶される。かくして、各画素のZ値が
タイル６２８に記憶される。Z値は、ユーザの目から離
れた画素の深さを表示する。かくして、Z値は、画素が
他の物体から隠されているか否かを表示する。

【０２８７】この結果、テクスチャ座標タイル６２４
は、タイルについてのテクスチャマップアドレスおよび
サイズ、およびテクスチャ座標等のテクスチャ関連情報
を記憶する。テクスチャ座標は、固定点数としてテクス
チャ座標補間回路６３６により補間され、かつ同じ固定
点フォーマットのテクスチャ座標タイル６２４に記憶さ
れる。同様に、カラータイル６２６は、可視画素につい
てのRGBAシェーディングカラーを記憶するデータ構造を
定める。かくして、ラスタライゼーション後に与えられ
るテクスチャおよびカラー情報は、本発明の一実施形態
による可視画素に関するものである。

【０２８８】ＦＩＧ．２３は、本発明の一実施形態に従
ってアドレスされるテクセルを発生させるのに使用され
る３Ｄテクスチャコントローラ６０９を示すブロック図
である。３Ｄテクスチャコントローラは、メモリアドレ
ス計算機６６４に接続されるフォーマットコンバータ６
３２を有している。メモリアドレス計算機の出力はテク
スチャキャッシュタグチェックユニット６６６の入力ポ
ートに接続され、該ユニット６６６は、アドレスマップ
発生器６６８およびデータストリーマ記述子発生器６７
０に接続されている。３Ｄテクスチャコントローラ（3D
TC）６０９は、データキャッシュ１０８に接続されてい
る。

【０２８９】データキャッシュ１０８は、３Ｄテクスチ
ャコントローラ６０９により遂行されるテクスチャアド
レス発生中に、アドレスマップバッファ６６０と、テク
スチャ座標タイル６２４と、カラータイル６６２とを用
いる。かくして、アドレス発生器６６８は、アドレスマ
ップを、データキャッシュ１０８のアドレスマップバッ
ファ６６０に供給する。また、テクスチャ座標タイル６
２４は、ラスタライゼーション処理中に発生されるテク
スチャ座標をメモリアドレス計算機６６４に供給する。
カラータイル６６２もまた、カラーデータをメモリアド
レス計算機６６４に供給する。

【０２９０】データキャッシュ１０８により供給される
情報に応答して、３Ｄテクスチャコントローラ６０９
は、必要なテクセルのメモリアドレスを計算する。次
に、３Ｄテクスチャコントローラ６０９はキャッシュタ
グ６６６をルックアップして、テクセルが、テクスチャ
キャッシュ６６７と呼ばれるデータキャッシュ１０８の
所定部分にあるか否かをチェックする。キャッシュがヒ
ットすると、３Ｄテクスチャコントローラ６０９は、キ
ャッシュアドレスを、アドレスマップ６６０と呼ばれる
データキャッシュ１０８の他のデータ構造に記憶する。
さもなくば、３Ｄテクスチャコントローラは、ミスした
キャッシュラインアドレスを、データストリーマ記述子
として記憶し、これによりデータストリーマ１２２はラ
インをメモリ１２８からテクスチャキャッシュ６６７へ
と移動させることができる。キャッシュミス状態中に、
アドレスマップ６６０も書込まれる。

【０２９１】テクセルフィルタリング中の後の段階で、
アドレスマップ６６０に記憶されるデータが使用され
る。かくして、テクセルアドレスのマッピングを画素に
表示するのに、アドレスマップバッファ６６０が使用さ
れる。アドレスマップバッファ６６０に記憶されるアレ
ーは、ビン内の画素についての静的アレーであり、かつ
どの４×４テクセルブロックが所与の画素に適用できる
かを表示するための、画素のバッファにおける位置への
ポインタを含んでいる。必要とされるフィルタの形式も
アドレスマップバッファ６６０に記憶される。

【０２９２】ＦＩＧ．２４は、本発明の一実施形態によ
る３Ｄテクスチャフィルタ６１０を示す。３Ｄテクスチ
ャフィルタ６１０は、アドレスマップバッファ６６０か
らテクセル情報を受けるように構成されたテクセルフェ
ッチユニット９４２を有している。テクセルフェッチユ
ニット９４２が受けた情報はテクスチャキャッシュ６６
７に供給されて、該テクスチャキャッシュ６６７のどの
テクセルを次に濾過（フィルタリング）する必要がある
かを表示する。

【０２９３】３Ｄテクスチャフィルタ６１０はまた、テ
クスチャキャッシュ６６７からテクセルを受けるように
構成されたパレタイズユニット９４４を有している。テ
クスチャキャッシュの値がテクセルカラーのインデック
スを表示するとき、パレタイズユニット９４４は、テク
セルカラーに、データキャッシュに設けられたテーブル
からのインデックスを付す。パレタイズユニット９４４
の出力ポートは、水平補間回路９４６に接続され、該水
平補間回路９４６は垂直補間回路９４８に接続されてい
る。水平および垂直の両補間回路９４６、９４８は、ア
ドレスマップバッファ６６０からの係数パラメータを受
けるように構成されている。垂直補間回路９４８の出力
ポートはトリリニア補間回路９５０に接続され、該補間
回路９５０は、補間回路の第１パスのカラータイル６２
２からの係数パラメータを受け、かつ補間回路の第２パ
スのカラーバッファ９３０からの係数パラメータを受け
る。

【０２９４】本発明の一実施形態によれば、２種類の係
数があることに留意すべきである。１つの係数はバイリ
ニア補間回路に使用され、かつ４つの近隣テクセルカラ
ーの重みをどのように補間するかを示す。他の係数は、
トリリニア補間回路に使用され、かつ２つのバイリニア
カラーの重みをどのように補間するかを示す。

【０２９５】補間回路９５０の出力ポート９５０は、シ
ェーディングカラーブレンドユニット９５２に接続され
る。シェーディングカラーブレンドユニット９５２はま
た、カラータイル６２２からカラー値を受けるように構
成されている。シェーディングカラーブレンドユニット
９５２の出力ポートは、カラータイル６２２および累算
ブレンドユニット９５４に接続される。累算ブレンドユ
ニット９５４の出力ポートは、本発明の一実施形態に従
ってデータキャッシュ１０８に存在する累算バッファ９
３４の入力ポートに接続される。

【０２９６】演算中、３Ｄテクスチャフィルタ６１０
は、バイリニアテクスチャフィルタリングを行う。アド
レスマップバッファ６６０に記憶されたメモリアドレス
を用いることにより、入力テクセルがテクスチャキャッ
シュ６６７から読取られる。バイリニアフィルタリング
の結果が、カラータイル６２２のシェーディングカラー
とブレンドされ、かつ最終テクスチャードカラーとして
カラータイル６２２に戻される。累算が特定されると、
最終カラーが、累算バッファ９３４での累算されたカラ
ーにブレンドされる。

【０２９７】トリリニアフィルタリングを遂行するには
２つのパスが必要である。第１パスでは、３Ｄテクスチ
ャフィルタが、カラーバッファ９３０に記憶されたバイ
リニアフィルタリング結果を出力する。第２パスでは、
３Ｄテクスチャフィルタは、カラーバッファ９３０に記
憶されたカラーを他のバイリニアフィルタリングカラー
とブレンドすることにより最終トリリニア結果を発生す
る。

【０２９８】パレタイズユニット９４４のコンテンツ
は、セットパレットモードで３Ｄテクスチャフィルタ６
１０をアクティブにすることにより、データキャッシュ
１０８からロードされる。

【０２９９】バイリニアおよびトリリニアフィルタリン
グは、幾つかの近隣テクセルの重み付け合計を得る処理
を使用する。本発明の一実施形態によれば、近隣テクセ
ルの水平補間回路が後続する垂直補間回路を用いること
によりテクセルデータが得られる。例えば、垂直テクセ
ルの数は３とし、水平テクセルの数は５にすることがで
きる。フィルタリングは特定化できる係数を用いて行わ
れる。かくして、フィルタリング処理は１５テクセルの
重み付け合計として定められ、濾過されたテクセルの最
終出力Tは次のように定められる。

【０３００】Tx＝k11 Txy + k12 Txy + 1 + k13 Txy +2 Tx + 1＝k21 Tx + 1y + k22 Tx + 1y + 1＝k23 Tx + 1y
+ 2 Tx + 2＝k31 Tx + 2y + k32 Tx + 2y + 1+ k33 Tx + 2y
+ 2 Tx + 3＝k41 Tx + 3y + k42 Tx + 3y + 1+ k43 Tx + 3y
+ 2 Tx + 4＝k51 Tx + 4y + k52 Tx + 4y + 1+ k53 Tx + 4y
+ 2 Toutput＝ka Tx + kb Tx + 1 + kc Tx +2 + kd Tx + 3
+ kc Tx + 4 ここで、Tは、フェッチされたテクセルに対応するテク
セル情報である。補間点が前のグリッドと同じグリッド
内にあり、本発明の一実施形態により垂直補間を行う必
要はない。垂直補間の結果は前の計算結果と同じになる
ため、これは当然のことである。これに対し、テクセル
は前のグリッドと同じグリッド内にあるが、水平補間の
再計算は必要になる。なぜならば、グリッド上のスケー
ルされたテクセルの相対位置が異なっており、従って係
数セットが異なっているからである。

【０３０１】かくして、前述のように、テクセルフィル
タリングのコア演算は、乗算および加算である。本発明
の一実施形態によれば、これらの機能は、ＦＩＧ．２５
ＡおよびＦＩＧ．２５Ｂに示したビデオスケーラ６１２
の乗算機能および加算機能と共有できる。

【０３０２】ＦＩＧ．２５Ａは、本発明の一実施形態に
よるビデオスケーラ６１２のブロック図を示す。ビデオ
スケーラ６１２はバスインタフェース８２０を有し、該
バスインタフェース８２０は、プロセッサメモリバス１
１４に接続され、かつここからリクエストを送り、かつ
画素情報を受けるように構成されている。固定機能メモ
リ８２８は、バスインタフェースユニット８２０に接続
されており、かつデータストリーマ１２２を用いること
によりメモリ１２８からYcbCr画素データを受けるよう
に構成されている。固定機能メモリ８２８は、メモリ１
２８とビデオスケーラ６１２との間のトラフィックを低
減させるため、画素の所定部分（該部分は、補間に必要
とされる部分よりも大きいことが好ましい）を記憶す
る。

【０３０３】送り手画像バッファ８２２は、固定機能メ
モリ８２８に接続され、かつ補間演算を行うのに充分な
画素データを受けるように構成されている。画素アドレ
スコントローラ８２６は、補間演算のために固定機能メ
モリ８２８から検索される画素データのアドレスを発生
する。垂直送り手データシフトレジスタ８２４は送り手
画像バッファ８２２に接続され、かつ補間処理の間に用
いられる乗算および加算のために画素データをシフトす
るように構成されている。ビデオスケーラ６１２が３Ｄ
テクスチャフィルタ６１０についてのフィルタリング演
算を行うときに、垂直送り手データシフトレジスタ８２
４は、乗算および加算を行うための適当なテクセルデー
タを記憶しかつシフトするように構成されている。

【０３０４】水平送り手データシフトレジスタ８３０
は、乗算および加算回路８３４により得られた、垂直に
補間された中間画素を記憶するように構成されている。
水平データシフトレジスタ８３０は、乗算および加算を
行うのに再びに使用できる。

【０３０５】係数記憶ユニット８４４は、補間演算を行
うための予め特定した係数を記憶するように構成されて
いる。かくして、ビデオスケーラ６１２が３Ｄテクスチ
ャフィルタ６１０のためのフィルタリング演算を行うと
きに、係数記憶ユニット８４４はテクセルのためのフィ
ルタリング係数を記憶し、ビデオスケーラ６１２がスケ
ーリング演算を行うときに、係数記憶ユニット８４４は
画素のための補間係数を記憶する。

【０３０６】座標加算器８４６はセレクタ８４０に接続
されており、乗算および加算のための適当な係数の検索
を制御する。座標加算器８４６が、スタート画素すなわ
ちテクセルの座標に対応するx、yベースアドレスに接続
されている。Δユニット８５０は、所望スケールの画素
の座標の垂直方向および水平方向についての差異を与え
るように構成されている。

【０３０７】本発明の一実施形態により、ＦＩＧ．２５
Ｂに示すように、乗算および加算回路８３４は、乗算お
よび加算を行うように構成されているが、本発明の範囲
はこれに限定されるものではない。かくして、乗算およ
び加算ユニット８３４は、複数の画素および係数レジス
タ８５２、８５４を有し、これらのレジスタは、乗算器
８５６により乗算され、加算器８６０を介して１つの番
号を発生する。

【０３０８】出力画素先入れ先出し（FIFO）バッファ８
４２は、ビデオスケーラ制御レジスタの対応制御ビット
の値に基づいて、ディスプレイリフレッシュユニット２
２６またはデータキャッシュ１０８への出力のために得
られた画素を記憶するように構成されている。

【０３０９】本発明の一実施形態によれば、演算中に、
ビデオスケーラ６１２は、データストリーマ１２２を用
いてメモリ１２８からYCbCr画素データを読取りかつ、
該画素データを固定機能メモリ８２８に入れる。その
後、Y、Cb、Cr画素データは、画素アドレスコントロー
ラ８２６を用いて固定機能メモリ８２８から読取られ
る。検索されたデータは、Y、Cb、Crデータに対応する
送り手画像バッファ８２２の３つの送り手画像バッファ
空間内に書込まれる。垂直送り手データシフトレジスタ
が空き空間を有するときは、送り手画像バッファ８２２
がそのデータのコピーを垂直送り手データシフトレジス
タに供給する。垂直補間法の場合には、垂直に補間され
た中間画素が水平送り手データシフトレジスタ８３０内
に記憶される。

【０３１０】垂直および水平補間法のシーケンスは、ス
ケーリングファクタに基づいている。本発明の一実施形
態によれば、ビデオスケーラ６１２に３つの乗算および
加算ユニット８３４があり、このため、３つの垂直補間
および水平補間を同時に遂行できる。

【０３１１】ＦＩＧ．２７は、ＦＩＧ．２０〜ＦＩＧ．
２６に関連して説明した３Ｄグラフィックス処理に含ま
れるステップを要約するフローチャートである。かくし
て、ステップ８８０では、VLIWプロセッサ１０２が、フ
レーム内のすべての三角形について、スクリーン座標、
カラーおよびビニングパラメータを計算することによ
り、ジオメトリデータを計算する。ステップ８８２で
は、ビニング表示信号を３Ｄ三角形ラスタライザ６０７
に供給することにより、ビニングのために固定機能ユニ
ットがアクティブにされる。ビニングの結果として、す
べてのビンのタイルインデックスおよびタイルデータが
ステップ８８４で計算される。

【０３１２】ステップ８８６では、フレーム内のすべて
のビンについて、セットアップおよび三角形内の可視画
素の補間が開始する。かくして、ステップ８８８で、VL
IW１０２が三角形セットアップデータを計算する。ステ
ップ８９０では、３Ｄ三角形ラスタライザは、ステップ
８９２で補間モードで３Ｄ三角形ラスタライザ６０７を
アクティブにすることにより、三角形内の各画素につい
て、x、y、z、RGBA [s、tおよびw]を含む、表現のため
のパラメータを計算する。パラメータs、tおよびwは、
均質テクスチャ座標であり、遠近法補正として知られた
パラメータとして用いられる。均質テクスチャ座標は、
どのテクセルが画素に対応するかを表示する。

【０３１３】ビン内のすべての画素について、VLIW１０
２は、３Ｄ三角形ラスタライザ６０７により得られた
s、t、w計算に応答して、各該装置についてのテクスチ
ャ座標を計算する。ステップ８９６では、３Ｄテクスチ
ャコントローラ６０９がテクスチャアドレスを計算す
る。ステップ８９８では、データストリーマ１２２が、
計算されたテクスチャアドレスに応答してメモリ１２８
からテクセルをフェッチする。データストリーマ１２２
がビンに対応するテクセルをフェッチしている間に、VL
IWプロセッサ１０２は、次のビンに対応するテクスチャ
座標u、vを計算する。これは、本発明の一実施形態によ
り、データキャッシュ１０８の構造が、固定機能ユニッ
トによるキャッシュへのアクセスを可能にすることから
可能になる。

【０３１４】ステップ９００では、ビデオスケーラ６１
２が３Ｄテクスチャフィルタ６１０に関連してアクティ
ブにされ、フェッチされたフィルタの一部でテクセルフ
ィルタリングを遂行する。

【０３１５】本発明の一実施形態では、ステップ９０２
〜ステップ９１２で、ステップ８９４〜ステップ９００
に関連して説明したのと同じ原理に基づいて、断片のす
べての画素についてのアンチエイリアシングおよびαブ
レンディングを遂行する。ステップ９１４で、固定機能
ユニットにより得られたデータが、データをSDRAM１２
８のローカルメモリ空間のようなローカルメモリ空間に
データを転送するデータストリーマ１２２を用いること
により、フレームバッファに記憶される。

【０３１６】かくして、本発明は、マルチメディアプロ
セッサにデータキャッシュを用い、かつ各ビンに関する
対応データをデータキャッシュに記憶することによりビ
ニング処理を行うことができる。また、本発明の一態様
によれば、テクセルのフェッチングの前に、三角形の可
視画素が最初に識別され、かくして対応するテクセルの
みがローカルメモリから検索される。

【０３１７】以上、本発明の或る特徴のみを示しかつ説
明したが、当業者には多くの変更、置換または均等物が
明らかであろう。従って、特許請求の範囲の記載は、こ
のような変更等をカバーするものであることを理解され
たい。［図面の簡単な説明］

【ＦＩＧ．１Ａ】本発明の一実施形態によるマルチメデ
ィアプロセッサシステムを示すブロック図である。

【ＦＩＧ．１Ｂ】ＦＩＧ．１Ａに示したマルチメディア
プロセッサシステムの入力／出力（I/O）ユニットを示
すブロック図である。

【ＦＩＧ．１Ｃ】本発明の一実施形態による、ホストコ
ンピュータと関連するマルチメディアプロセッサを用い
たマルチメディアシステムを示すブロック図である。

【ＦＩＧ．１Ｄ】本発明の一実施形態によるマルチメデ
ィアプロセッサを用いた単独マルチメディアシステムを
示すブロック図である。

【ＦＩＧ．２】本発明の一実施形態によるデータ転送ス
イッチに関連するデータ転送作動を示すフローチャート
である。

【ＦＩＧ．３Ａ】本発明の一実施形態によるデータ転送
スイッチを用いた読取りトランザクションを示すフロー
チャートである。

【ＦＩＧ．３Ｂ】本発明の一実施形態によるデータ転送
スイッチを用いた読取りトランザクションを示すフロー
チャートである。

【ＦＩＧ．４Ａ】本発明の一実施形態によるリクエスト
バス接続中の信号の流れを示す図面である。

【ＦＩＧ．４Ｂ】本発明の一実施形態による内部メモリ
バス接続中の信号の流れを示す図面である。

【ＦＩＧ．５Ａ】本発明の一実施形態によるリクエスト
バス読取り演算を示すタイミング図である。

【ＦＩＧ．５Ｂ】本発明の一実施形態による、認可が直
ちには与えられない読取りリクエストを示すタイミング
図である。

【ＦＩＧ．５Ｃ】本発明の一実施形態によるリクエスト
バス書込み演算を示すタイミング図である。

【ＦＩＧ．５Ｄ】本発明の一実施形態による、データバ
ス転送演算を示すタイミング図である。

【ＦＩＧ．６Ａ】バックトゥバック読取りリクエストを
作るリクエストバスマスタを示すタイミング図である。

【ＦＩＧ．６Ｂ】第２リクエストに対して認可が直ちに
は行われないときに、バックトゥバックリクエストを作
るプロセッサメモリバスマスタを示すタイミング図であ
る。

【ＦＩＧ．６Ｃ】書込みリクエストが後続する読取りリ
クエストを受けるリクエストバススレーブを示すタイミ
ング図である。

【ＦＩＧ．７】本発明の一実施形態によるデータストリ
ーマを示すブロック図である。

【ＦＩＧ．８】本発明の一実施形態によるデータストリ
ーマに用いられる転送エンジンを示すブロック図であ
る。

【ＦＩＧ．９】本発明の一実施形態によるデータ転送ス
イッチを示すブロック図である。

【ＦＩＧ．１０】本発明の一実施形態によるデータスト
リーマバッファコントローラを示すブロック図である。

【ＦＩＧ．１１】本発明の一実施形態によるダイレクト
メモリアクセスコントローラを示すブロック図である。

【ＦＩＧ．１２】本発明の一実施形態に従って使用され
る例示メモリアドレス空間を示す図面である。

【ＦＩＧ．１３】本発明の一実施形態によるチャネル記
述子のデータ構造を示す図面である。

【ＦＩＧ．１４】本発明の他の実施形態によるチャネル
記述子のデータ構造を示す図面である。

【ＦＩＧ．１５Ａ】本発明の一実施形態に従ってデータ
経路をセットするフローチャートである。

【ＦＩＧ．１５Ｂ】本発明の一実施形態に従ってデータ
経路をセットするフローチャートである。

【ＦＩＧ．１５Ｃ】本発明の一実施形態に従ってデータ
経路をセットするフローチャートである。

【ＦＩＧ．１６】従来技術によるキャッシュメモリシス
テムを示すブロック図である。

【ＦＩＧ．１７】本発明の一実施形態によるキャッシュ
メモリシステムを示すブロック図である。

【ＦＩＧ．１８】従来技術のキャッシュメモリシステム
の演算を示すフローチャートである。

【ＦＩＧ．１９】本発明の一実施形態によるキャッシュ
メモリシステムの演算を示すフローチャートである。

【ＦＩＧ．２０】本発明の一実施形態によるマルチメデ
ィアプロセッサのデータキャッシュに関連する固定機能
ユニットを示すブロック図である。

【ＦＩＧ．２１】本発明によるビニングモードにある３
Ｄテクスチャコントローラを示すブロック図である。

【ＦＩＧ．２２】本発明による補間モードにある３Ｄテ
クスチャコントローラを示すブロック図である。

【ＦＩＧ．２３】本発明の一実施形態による３Ｄテクス
チャコントローラを示すブロック図である。

【ＦＩＧ．２４】本発明の一実施形態による３Ｄテクス
チャフィルタを示すブロック図である。

【ＦＩＧ．２５Ａ】本発明の一実施形態によるビデオス
ケーラを示すブロック図である。

【ＦＩＧ．２５Ｂ】本発明の一実施形態によるビデオス
ケーラを示すブロック図である。

【ＦＩＧ．２６】本発明の一実施形態によるビニング処
理を受ける三角形のプロットを示す図面である。

【ＦＩＧ．２７】本発明の一実施形態に従って３Ｄグラ
フィックスを実行する処理を示すフローチャートであ
る。

フロントページの続き (72)発明者石黒正雄東京都青梅市新町４−25−４日立第二新町寮323 (72)発明者小島啓二神奈川県相模原市南橋本１−20−11− 405 (72)発明者ニセンゾン、セミョンアメリカ合衆国、カリフォルニア 94306、ポロアルト、ブライソンアベニュー 595 (56)参考文献特開平９−179999（ＪＰ，Ａ) 特開平８−249491（ＪＰ，Ａ) 特開平９−167242（ＪＰ，Ａ) 特開平６−95839（ＪＰ，Ａ) 特開平７−200868（ＪＰ，Ａ) 米国特許5598517（ＵＳ，Ａ) 欧州特許出願公開817128（ＥＰ，Ａ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 11/40 G06T 15/00 G06T 17/40

Claims

(57)【特許請求の範囲】

【請求項１】３次元グラフィックス処理を行う集積回
路のマルチメディアプロセッサにおいて、所定数の画素をもつ複数の画素群により形成されるスク
リーン上に表示される３次元物体を形成する複数の三角
形に対応する三角形セットアップ情報を発生するように
構成されたマイクロプロセッサ回路と、前記セットアップ情報を記憶するように構成された前記
マイクロプロセッサに接続されたデータキャッシュと、該データキャッシュに接続され、前記画素群ごとに、各
画素群と交差する複数の前記三角形についてグラフィッ
クラスタライゼーションを行って各三角形内の各画素に
ついての画素情報をデータキャッシュに供給するように
構成された３次元三角形ラスタライザと、を有し、前記３次元三角形ラスタライザは、さらに、前記データキャッシュに接続され、前記三角形の各々に
対応する三角形セットアップ情報を受けるように構成さ
れたテクスチャ座標補間回路と、前記データキャッシュに接続され、前記三角形の各々に
対応する三角形セットアップ情報を受けるように構成さ
れたシェーディングカラー補間回路と、前記データキャッシュに接続され、前記三角形の各々に
対応する三角形セットアップ情報を受けるように構成さ
れた深さ補間回路と、を有するマルチメディアプロセッ
サ。
【請求項２】前記３次元物体を形成する複数の三角形の
それぞれについて、各三角形が属するすべての前記画素
群を識別する処理を行う処理ユニットを、さらに備え、前記データキャッシュは、さらに、各画素群の識別情報
と、それぞれの画素群と交差する複数の三角形の識別情
報とを関連付けて記憶するように構成されている請求項
１記載のマルチメディアプロセッサ。
【請求項３】前記テクスチャ座標補間回路は、前記三
角形内の各画素のテクスチャ座標をデータキャッシュに
供給することを特徴とする請求項１記載のマルチメディ
アプロセッサ。
【請求項４】前記テクスチャ座標補間回路は、前記ス
クリーン上で見ることができる各画素のテクスチャ座標
をデータキャッシュに供給する請求項１記載のマルチメ
ディアプロセッサ。
【請求項５】前記データキャッシュに接続され、前記
スクリーン上で見ることができる前記画素のメモリ位置
を生成するように構成されている３次元テクスチャコン
トローラをさらに有する請求項３記載のマルチメディア
プロセッサ。
【請求項６】前記シェーディングカラー補間回路は、
前記三角形内の各画素のシェーディングカラー座標を前
記データキャッシュに供給する請求項１記載のマルチメ
ディアプロセッサ。
【請求項７】前記シェーディングカラー補間回路は、
前記スクリーン上で見ることができる各画素のシェーデ
ィングカラー座標をデータキャッシュに供給することを
特徴とする請求項１記載のマルチメディアプロセッサ。
【請求項８】前記データキャッシュに接続され、前記
スクリーン上で見ることができる前記画素のメモリ位置
を生成するように構成されている３次元テクスチャコン
トローラをさらに有する請求項７記載のマルチメディア
プロセッサ。
【請求項９】３次元グラフィックス処理を行う集積回
路のマルチメディアプロセッサにおいて、所定数の画素をもつ複数の画素群により形成されるスク
リーン上に表示される３次元物体を形成する複数の三角
形に対応する三角形セットアップ情報を発生するように
構成されたマイクロプロセッサ回路と、前記セットアップ情報を記憶するように構成された前記
マイクロプロセッサに接続されたデータキャッシュと、該データキャッシュに接続され、前記画素群ごとに、各
画素群と交差する複数の前記三角形についてグラフィッ
クラスタライゼーションを行って各三角形内の各画素に
ついての画素情報をデータキャッシュに供給するように
構成された３次元三角形ラスタライザと、を有し、前記データキャッシュに接続され、前記三角形ラスタラ
イザにより供給される前記画素情報に応答して受け入れ
られるテクセルのフィルタリングを行うように構成され
た３次元テクスチャフィルタと、該テクスチャフィルタに接続され、スケーリングされた
画像を供給するスケーリング演算を行うように構成され
たビデオスケーラと、を有するマルチメディアプロセッ
サ。
【請求項１０】前記ビデオスケーラは、複数の隣接垂
直画素および水平画素に対応する情報に、各画素に関連
して予め定められた計数を乗じるように構成された乗算
および加算ユニットを有している請求項９記載のマルチ
メディアプロセッサ。
【請求項１１】前記テクスチャフィルタは、前記デー
タキャッシュに接続され、複数の垂直テクセルおよび水
平テクセルを補間するように構成された水平およびリニ
ア補間回路を有している請求項１０記載のマルチメディ
アプロセッサ。
【請求項１２】前記リニア補間回路は、前記ビデオス
ケーラの前記乗算および加算ユニットからの補間結果を
受け入れる請求項１１記載のマルチメディアプロセッ
サ。