JP3528964B2 - 半導体装置 - Google Patents
半導体装置Info
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- 238000000034 method Methods 0.000 description 3
- 102100035606 Beta-casein Human genes 0.000 description 2
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- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に内部パイプライン構造をもつ同期型の半導体記憶装
置にも応用可能な信頼性の高い出力回路を有する半導体
装置に関する。
特に内部パイプライン構造をもつ同期型の半導体記憶装
置にも応用可能な信頼性の高い出力回路を有する半導体
装置に関する。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴い、半導体記
憶装置の高速化を要望する声が高まっている。しかし、
プロセス微細化の物理的限界や、大容量化に伴うチップ
サイズの増大等により、この要望は必ずしも果たせてい
るとは言えない。そこで、この問題を打破する一つの手
段として、内部パイプライン構造を持つ同期型の半導体
記憶装置が提案されている（特開昭６１−１４８６９２
号報「記憶装置」，特願平４−６７７９５号報「半導体
メモリ装置」，特願平６−２３２７３２号報「半導体記
憶装置」等）。
憶装置の高速化を要望する声が高まっている。しかし、
プロセス微細化の物理的限界や、大容量化に伴うチップ
サイズの増大等により、この要望は必ずしも果たせてい
るとは言えない。そこで、この問題を打破する一つの手
段として、内部パイプライン構造を持つ同期型の半導体
記憶装置が提案されている（特開昭６１−１４８６９２
号報「記憶装置」，特願平４−６７７９５号報「半導体
メモリ装置」，特願平６−２３２７３２号報「半導体記
憶装置」等）。
【０００３】図５は、これら従来の半導体記憶装置の一
例を示すブロック図である。図５を参照すると、この半
導体記憶装置は、複数のアドレス端子ＡＤＤを入力する
複数の入力回路１と、入力端子ＤＱＭを入力する入力回
路２と、外部クロックＣＬＫを入力し内部同期信号φ１
を出力する入力回路３と、入力回路１の出力を入力し内
部同期信号φ１に同期して複数の内部アドレス信号ＩＡ
ＤＤを出力するバーストカウンタ４と、内部アドレス信
号ＩＡＤＤを入力し複数のカラム選択線ＹＳＷを出力す
るカラムデコーダ５と、複数のメモリセル６と、カラム
選択線ＹＳＷを入力しメモリセル６のデータを増幅し出
力する複数のセンスアンプ７と、内部同期信号φ１を入
力し内部同期信号φ２を出力する同期信号発生回路８
と、内部同期信号φ１を入力し内部同期信号φ３を出力
する同期信号発生回路９と、センスアンプ７の出力を入
力し内部同期信号φ２に同期して出力する複数のラッチ
回路１０と、ラッチ回路１０の出力を入力し増幅してデ
ータＤ１を出力する複数のデータアンプ２４と、データ
Ｄ１を入力し内部同期信号φ３に同期してデータＤ２を
出力する複数のＤ−Ｆ／Ｆ回路２５と、入力回路２の出
力を入力し内部同期信号φ１に同期してマスク信号ＭＳ
Ｋ１Ｂ出力するラッチ回路１２と、ラッチ回路１２の出
力を入力し内部同期信号φ１に同期して出力するＤ−Ｆ
／Ｆ回路２７と、Ｄ−Ｆ／Ｆ回路２７の出力を入力しマ
スク信号ＭＳＫ２Ｂを出力するディレイ素子ＤＬと、デ
ータＤ２及びマスク信号ＭＳＫ２Ｂを入力し導通制御信
号Ｄ３Ｔ，Ｄ３Ｎを出力する複数の出力制御回路２６
と、導通制御信号Ｄ３Ｔ，Ｄ３Ｎを入力し出力端子ＤＱ
にデータを出力する複数の出力回路１７とから構成され
ている。
例を示すブロック図である。図５を参照すると、この半
導体記憶装置は、複数のアドレス端子ＡＤＤを入力する
複数の入力回路１と、入力端子ＤＱＭを入力する入力回
路２と、外部クロックＣＬＫを入力し内部同期信号φ１
を出力する入力回路３と、入力回路１の出力を入力し内
部同期信号φ１に同期して複数の内部アドレス信号ＩＡ
ＤＤを出力するバーストカウンタ４と、内部アドレス信
号ＩＡＤＤを入力し複数のカラム選択線ＹＳＷを出力す
るカラムデコーダ５と、複数のメモリセル６と、カラム
選択線ＹＳＷを入力しメモリセル６のデータを増幅し出
力する複数のセンスアンプ７と、内部同期信号φ１を入
力し内部同期信号φ２を出力する同期信号発生回路８
と、内部同期信号φ１を入力し内部同期信号φ３を出力
する同期信号発生回路９と、センスアンプ７の出力を入
力し内部同期信号φ２に同期して出力する複数のラッチ
回路１０と、ラッチ回路１０の出力を入力し増幅してデ
ータＤ１を出力する複数のデータアンプ２４と、データ
Ｄ１を入力し内部同期信号φ３に同期してデータＤ２を
出力する複数のＤ−Ｆ／Ｆ回路２５と、入力回路２の出
力を入力し内部同期信号φ１に同期してマスク信号ＭＳ
Ｋ１Ｂ出力するラッチ回路１２と、ラッチ回路１２の出
力を入力し内部同期信号φ１に同期して出力するＤ−Ｆ
／Ｆ回路２７と、Ｄ−Ｆ／Ｆ回路２７の出力を入力しマ
スク信号ＭＳＫ２Ｂを出力するディレイ素子ＤＬと、デ
ータＤ２及びマスク信号ＭＳＫ２Ｂを入力し導通制御信
号Ｄ３Ｔ，Ｄ３Ｎを出力する複数の出力制御回路２６
と、導通制御信号Ｄ３Ｔ，Ｄ３Ｎを入力し出力端子ＤＱ
にデータを出力する複数の出力回路１７とから構成され
ている。
【０００４】また、出力制御回路２６は、データＤ２及
びマスク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ３Ｔを
出力するＡＮＤゲートＡＮ３と、データＤ２の反転信号
及びマスク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ３Ｎ
を出力するＡＮＤゲートＡＮ４とから構成されている。
ここで、入力されるマスク信号ＭＳＫ２Ｂは、出力回路
１７の出力端子ＤＱを駆動するか又はハイインピーダン
スにするかを制御する出力制御信号である。出力制御回
路２６は、このマスク信号ＭＳＫ２ＢおよびデータＤ２
に対応して各導通制御信号Ｄ３Ｔ，Ｄ３Ｎの一方を活性
化するか又は各導通制御信号Ｄ３Ｔ，Ｄ３Ｎを不活性化
し出力する。
びマスク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ３Ｔを
出力するＡＮＤゲートＡＮ３と、データＤ２の反転信号
及びマスク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ３Ｎ
を出力するＡＮＤゲートＡＮ４とから構成されている。
ここで、入力されるマスク信号ＭＳＫ２Ｂは、出力回路
１７の出力端子ＤＱを駆動するか又はハイインピーダン
スにするかを制御する出力制御信号である。出力制御回
路２６は、このマスク信号ＭＳＫ２ＢおよびデータＤ２
に対応して各導通制御信号Ｄ３Ｔ，Ｄ３Ｎの一方を活性
化するか又は各導通制御信号Ｄ３Ｔ，Ｄ３Ｎを不活性化
し出力する。
【０００５】出力回路１７は、ゲートを導通制御信号Ｄ
３Ｔとし、電源および出力端子ＤＱ間に接続したＮチャ
ネル型出力トランジスタＴｒ１と、ゲートを導通制御信
号Ｄ３Ｎとし、出力端子ＤＱおよび接地間に接続したＮ
チャネル型出力トランジスタＴｒ２とから構成されてい
る。ここで、出力回路１７は、導通制御信号Ｄ３Ｔのみ
が活性化されているとき出力端子ＤＱを駆動し高レベル
を出力し、導通制御信号Ｄ３Ｎのみが活性化されている
とき出力端子ＤＱを駆動し低レベルを出力する。また、
各導通制御信号Ｄ３Ｔ，Ｄ３Ｎが不活性化されていると
き出力端子ＤＱをハイインピーダンス状態にする。
３Ｔとし、電源および出力端子ＤＱ間に接続したＮチャ
ネル型出力トランジスタＴｒ１と、ゲートを導通制御信
号Ｄ３Ｎとし、出力端子ＤＱおよび接地間に接続したＮ
チャネル型出力トランジスタＴｒ２とから構成されてい
る。ここで、出力回路１７は、導通制御信号Ｄ３Ｔのみ
が活性化されているとき出力端子ＤＱを駆動し高レベル
を出力し、導通制御信号Ｄ３Ｎのみが活性化されている
とき出力端子ＤＱを駆動し低レベルを出力する。また、
各導通制御信号Ｄ３Ｔ，Ｄ３Ｎが不活性化されていると
き出力端子ＤＱをハイインピーダンス状態にする。
【０００６】次に、図５に示した従来の半導体記憶装置
の動作について説明する。
の動作について説明する。
【０００７】図６は、図５に示した従来の半導体記憶装
置の動作例を示す波形図であり、「ＣＡＳレイテンシ＝
３」でリードバースト中の状態を示している。
置の動作例を示す波形図であり、「ＣＡＳレイテンシ＝
３」でリードバースト中の状態を示している。
【０００８】「ＣＡＳレイテンシ」とは、外部より読み
出しの命令（リードコマンド）が入力された後、出力端
子にデータが出力されるまでにクロックサイクルを何サ
イクル必要とするかを示すもので、「ＣＡＳレイテンシ
＝３」の場合３サイクルを必要とする。「バースト」と
は、１回のリードコマンド入力により何ビットかのデー
タを連続して読み出すもので、バーストカウンタ４で
「バースト長」分の内部アドレスが生成される。
出しの命令（リードコマンド）が入力された後、出力端
子にデータが出力されるまでにクロックサイクルを何サ
イクル必要とするかを示すもので、「ＣＡＳレイテンシ
＝３」の場合３サイクルを必要とする。「バースト」と
は、１回のリードコマンド入力により何ビットかのデー
タを連続して読み出すもので、バーストカウンタ４で
「バースト長」分の内部アドレスが生成される。
【０００９】外部クロックＣＬＫが低レベルから高レベ
ルへ遷移すると内部同期信号φ１に高レベルのパルスが
発生し、内部同期信号φ１にパルスが発生すると内部同
期信号φ２及びφ３に高レベルのパルスが発生する。
ルへ遷移すると内部同期信号φ１に高レベルのパルスが
発生し、内部同期信号φ１にパルスが発生すると内部同
期信号φ２及びφ３に高レベルのパルスが発生する。
【００１０】サイクルＣ２でマスクコマンドを入力する
と、そのサイクルの内部同期信号φ１に同期してマスク
信号ＭＳＫ１Ｂが低レベルとなり、内部同期信号φ３が
低レベルから高レベルへ遷移すると、ディレイ素子ＤＬ
の所定の遅延の後マスク信号ＭＳＫ２Ｂが低レベルとな
る。一方、サイクルＣ２に対応したデータＲ２は、内部
同期信号φ２に同期してデータアンプ２４からデータＤ
１として出力され、続いて内部同期信号φ３に同期して
Ｄ−Ｆ／Ｆ回路２５からデータＤ２として出力される。
出力制御回路の出力の導通制御信号Ｄ３Ｔ／Ｄ３Ｎにも
データＤ２に応じたＲ２のデータが伝達されるが、マス
ク信号ＭＳＫ２Ｂが低レベルとなると、導通制御信号Ｄ
３Ｔ／Ｄ３Ｎはともに低レベルとなる。よって、出力回
路１７内のＮチャネル型出力トランジスタＴｒ１，Ｔｒ
２はともにオフとなり、出力端子ＤＱはハイインピーダ
ンス（Ｈｉ−Ｚ）状態となる。
と、そのサイクルの内部同期信号φ１に同期してマスク
信号ＭＳＫ１Ｂが低レベルとなり、内部同期信号φ３が
低レベルから高レベルへ遷移すると、ディレイ素子ＤＬ
の所定の遅延の後マスク信号ＭＳＫ２Ｂが低レベルとな
る。一方、サイクルＣ２に対応したデータＲ２は、内部
同期信号φ２に同期してデータアンプ２４からデータＤ
１として出力され、続いて内部同期信号φ３に同期して
Ｄ−Ｆ／Ｆ回路２５からデータＤ２として出力される。
出力制御回路の出力の導通制御信号Ｄ３Ｔ／Ｄ３Ｎにも
データＤ２に応じたＲ２のデータが伝達されるが、マス
ク信号ＭＳＫ２Ｂが低レベルとなると、導通制御信号Ｄ
３Ｔ／Ｄ３Ｎはともに低レベルとなる。よって、出力回
路１７内のＮチャネル型出力トランジスタＴｒ１，Ｔｒ
２はともにオフとなり、出力端子ＤＱはハイインピーダ
ンス（Ｈｉ−Ｚ）状態となる。
【００１１】次に、サイクルＣ３でマスクコマンドを入
力しないと、そのサイクルの内部同期信号φ１に同期し
てマスク信号ＭＳＫ１Ｂが高レベルとなり、内部同期信
号φ３が高レベルから低レベルへ遷移すると、ディレイ
素子ＤＬの所定の遅延の後マスク信号ＭＳＫ２Ｂが高レ
ベルとなる。よって、出力制御回路の出力の導通制御信
号Ｄ３Ｔ／Ｄ３ＮにデータＤ２に応じたＲ３のデータが
伝達され、Ｎチャネル型出力トランジスタＴｒ１，Ｔｒ
２の一方がオンし、出力端子ＤＱにデータＲ３が出力さ
れる。
力しないと、そのサイクルの内部同期信号φ１に同期し
てマスク信号ＭＳＫ１Ｂが高レベルとなり、内部同期信
号φ３が高レベルから低レベルへ遷移すると、ディレイ
素子ＤＬの所定の遅延の後マスク信号ＭＳＫ２Ｂが高レ
ベルとなる。よって、出力制御回路の出力の導通制御信
号Ｄ３Ｔ／Ｄ３ＮにデータＤ２に応じたＲ３のデータが
伝達され、Ｎチャネル型出力トランジスタＴｒ１，Ｔｒ
２の一方がオンし、出力端子ＤＱにデータＲ３が出力さ
れる。
【００１２】なお、サイクルＣ３の外部クロックＣＬＫ
の高レベルから出力端子ＤＱがハイインピーダンス（Ｈ
ｉ−Ｚ）状態となるまでの時間は、ｔＨＺと呼ばれるス
ペック値で規定され、スペック値ｔＨＺより早く出力端
子ＤＱをハイインピーダンス（Ｈｉ−Ｚ）状態としなけ
ればならない。また、サイクルＣ３の外部クロックＣＬ
Ｋの高レベルの後、出力端子ＤＱに出力中のデータＲ１
は、スペック値ｔＯＨで規定される時間以上保持しなけ
ればならない。
の高レベルから出力端子ＤＱがハイインピーダンス（Ｈ
ｉ−Ｚ）状態となるまでの時間は、ｔＨＺと呼ばれるス
ペック値で規定され、スペック値ｔＨＺより早く出力端
子ＤＱをハイインピーダンス（Ｈｉ−Ｚ）状態としなけ
ればならない。また、サイクルＣ３の外部クロックＣＬ
Ｋの高レベルの後、出力端子ＤＱに出力中のデータＲ１
は、スペック値ｔＯＨで規定される時間以上保持しなけ
ればならない。
【００１３】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、マスクコマンド入力後出力端子ＤＱをハイイ
ンピーダンス（Ｈｉ−Ｚ）状態とするタイミングは、出
力制御信号であるマスク信号ＭＳＫ２Ｂを出力するディ
レイ素子ＤＬの遅延時間により決定され、この遅延時間
が短すぎる時は出力端子ＤＱがハイインピーダンス（Ｈ
ｉ−Ｚ）状態となるのが早く、スペック値ｔＯＨを悪化
させ、逆にこの遅延時間が長すぎる時は出力端子ＤＱが
ハイインピーダンス（Ｈｉ−Ｚ）状態となるのが遅く、
スペック値ｔＨＺを悪化させるため、ディレイ素子ＤＬ
の遅延時間の最適化が重要で、設計工数の増大や製品化
の遅れをもたらすか、さもなければ、スペック値ｔＯ
Ｈ，ｔＨＺをスペック緩和しなければならないという問
題があった。
装置では、マスクコマンド入力後出力端子ＤＱをハイイ
ンピーダンス（Ｈｉ−Ｚ）状態とするタイミングは、出
力制御信号であるマスク信号ＭＳＫ２Ｂを出力するディ
レイ素子ＤＬの遅延時間により決定され、この遅延時間
が短すぎる時は出力端子ＤＱがハイインピーダンス（Ｈ
ｉ−Ｚ）状態となるのが早く、スペック値ｔＯＨを悪化
させ、逆にこの遅延時間が長すぎる時は出力端子ＤＱが
ハイインピーダンス（Ｈｉ−Ｚ）状態となるのが遅く、
スペック値ｔＨＺを悪化させるため、ディレイ素子ＤＬ
の遅延時間の最適化が重要で、設計工数の増大や製品化
の遅れをもたらすか、さもなければ、スペック値ｔＯ
Ｈ，ｔＨＺをスペック緩和しなければならないという問
題があった。
【００１４】なお、特開平４−８５７９２号「半導体記
憶装置」、特開平４−３５８３９２「ランダムアクセス
メモリ装置およびそのパイプライン・ページモード制御
方法」に、ラッチ回路を設けパイプライン動作する同期
方式の半導体記憶装置が書かれているが、いずれもバー
スト中の出力のイネーブル（データ出力），ディセーブ
ル（ハイインピーダンス化）の制御に関する記述はな
く、これらの例における回路で出力制御する際にも、上
記の問題が同様に露呈する。
憶装置」、特開平４−３５８３９２「ランダムアクセス
メモリ装置およびそのパイプライン・ページモード制御
方法」に、ラッチ回路を設けパイプライン動作する同期
方式の半導体記憶装置が書かれているが、いずれもバー
スト中の出力のイネーブル（データ出力），ディセーブ
ル（ハイインピーダンス化）の制御に関する記述はな
く、これらの例における回路で出力制御する際にも、上
記の問題が同様に露呈する。
【００１５】したがって、本発明の目的は、内部パイプ
ライン構造をもつ同期型の半導体記憶装置において、出
力端子のデータ出力およびハイインピーダンス化のタイ
ミングを容易に最適化することにある。
ライン構造をもつ同期型の半導体記憶装置において、出
力端子のデータ出力およびハイインピーダンス化のタイ
ミングを容易に最適化することにある。
【００１６】
【課題を解決するための手段】そのため、本発明の半導
体装置は、第一の導通制御信号を受けて一の基準電位と
出力端子との間の導通制御を行う第一のトランジスタ及
び第二の導通制御信号を受けて他の基準電位と前記出力
端子との間の導通制御を行う第二のトランジスタとを備
え前記出力端子の相補駆動及びハイインピーダンス制御
を行う出力回路と、内部データを出力する内部回路と、
前記出力回路の前記内部データに応じた前記相補駆動動
作及び前記ハイインピーダンス制御動作を選択制御する
出力制御信号を発生する出力制御回路と、前記内部デー
タ及び前記出力制御信号に基づいた第一の出力データ信
号を、制御クロック信号の状態遷移に基づく所定の第一
のタイミングに応じて発生する第一の論理回路と、前記
内部データに対する内部相補データ及び前記出力制御信
号に基づいた第二の出力データ信号を、前記所定の第一
のタイミングに応じて発生する第二の論理回路と、デー
タの保持及び出力を行うデータタイミング制御手段であ
って、前記制御クロック信号に基づく前記第一のタイミ
ングとは異なる第二のタイミングにおいて取り込み保持
した前記第一の出力データ信号に応じて、当該出力の更
新を行う第一のデータタイミング制御手段と、データの
保持及び出力を行うデータタイミング制御手段であっ
て、前記第二のタイミングにおいて取り込み保持した前
記第二の出力データ信号に応じて、当該出力の更新を行
う第二のデータタイミング制御手段と、前記第一のデー
タタイミング制御手段からの出力を前記第一の導通制御
信号として前記第一のトランジスタに供給する第一のデ
ータ供給手段と、前記第二のデータタイミング制御手段
からの出力を前記第二の導通制御信号として前記第二の
トランジスタに供給する第二のデータ供給手段とを有し
ている。
体装置は、第一の導通制御信号を受けて一の基準電位と
出力端子との間の導通制御を行う第一のトランジスタ及
び第二の導通制御信号を受けて他の基準電位と前記出力
端子との間の導通制御を行う第二のトランジスタとを備
え前記出力端子の相補駆動及びハイインピーダンス制御
を行う出力回路と、内部データを出力する内部回路と、
前記出力回路の前記内部データに応じた前記相補駆動動
作及び前記ハイインピーダンス制御動作を選択制御する
出力制御信号を発生する出力制御回路と、前記内部デー
タ及び前記出力制御信号に基づいた第一の出力データ信
号を、制御クロック信号の状態遷移に基づく所定の第一
のタイミングに応じて発生する第一の論理回路と、前記
内部データに対する内部相補データ及び前記出力制御信
号に基づいた第二の出力データ信号を、前記所定の第一
のタイミングに応じて発生する第二の論理回路と、デー
タの保持及び出力を行うデータタイミング制御手段であ
って、前記制御クロック信号に基づく前記第一のタイミ
ングとは異なる第二のタイミングにおいて取り込み保持
した前記第一の出力データ信号に応じて、当該出力の更
新を行う第一のデータタイミング制御手段と、データの
保持及び出力を行うデータタイミング制御手段であっ
て、前記第二のタイミングにおいて取り込み保持した前
記第二の出力データ信号に応じて、当該出力の更新を行
う第二のデータタイミング制御手段と、前記第一のデー
タタイミング制御手段からの出力を前記第一の導通制御
信号として前記第一のトランジスタに供給する第一のデ
ータ供給手段と、前記第二のデータタイミング制御手段
からの出力を前記第二の導通制御信号として前記第二の
トランジスタに供給する第二のデータ供給手段とを有し
ている。
【００１７】また、本発明の半導体装置は、第一の導通
制御信号を受けて一の基準電位と出力端子との間の導通
制御を行う第一のトランジスタ及び第二の導通制御信号
を受けて他の基準電位と前記出力端子との間の導通制御
を行う第二のトランジスタとを備え前記出力端子の相補
駆動及びハイインピーダンス制御を行う出力回路と、時
間的に前後する複数の内部データ信号を連続的に出力す
る内部回路と、前記内部データ信号のそれぞれに対し
て、前記出力回路の前記相補駆動動作及び前記ハイイン
ピーダンス制御動作を、個別に選択的に制御するため
の、時間的に前後する複数の出力制御信号を発生する出
力制御回路とを有する半導体装置において、前記内部デ
ータのそれぞれとこれらに対応する前記出力制御信号の
それぞれに応じて、複数の第一の出力データ信号を、制
御クロック信号に応じて繰り返される第一のタイミング
信号に応じて、時間的に前後して連続的に発生する第一
の論理ゲートと、前記内部データに対する内部相補デー
タのそれぞれとこれらに対応する前記出力制御信号のそ
れぞれに応じて、複数の第二の出力データ信号を、前記
第一のタイミング信号に応じて連続的に発生する第二の
論理ゲートと、データの保持及び出力を行うデータタイ
ミング制御手段であって、前記制御クロック信号に基づ
く第二のタイミングにおいて取り込み保持した前記第一
の出力データ信号のそれぞれに応じて、当該出力の更新
を行うと共に次回の更新まで出力の変更をしない第一の
データタイミング制御手段と、データの保持及び出力を
行うデータタイミング制御手段であって、前記それぞれ
の第二のタイミングにおいて取り込み保持した前記第二
の出力データ信号のそれぞれに応じて、当該出力の更新
を行うと共に次回の更新まで出力の変更をしない第二の
データタイミング制御手段と、前記第一のデータタイミ
ング制御手段からの出力を前記第一の導通制御信号とし
て前記第一のトランジスタに連続的に供給する第一のデ
ータ供給手段と、前記第二のデータタイミング制御手段
からの出力を前記第二の導通制御信号として前記第二の
トランジスタに連続的に供給する第二のデータ供給手段
とを有している。
制御信号を受けて一の基準電位と出力端子との間の導通
制御を行う第一のトランジスタ及び第二の導通制御信号
を受けて他の基準電位と前記出力端子との間の導通制御
を行う第二のトランジスタとを備え前記出力端子の相補
駆動及びハイインピーダンス制御を行う出力回路と、時
間的に前後する複数の内部データ信号を連続的に出力す
る内部回路と、前記内部データ信号のそれぞれに対し
て、前記出力回路の前記相補駆動動作及び前記ハイイン
ピーダンス制御動作を、個別に選択的に制御するため
の、時間的に前後する複数の出力制御信号を発生する出
力制御回路とを有する半導体装置において、前記内部デ
ータのそれぞれとこれらに対応する前記出力制御信号の
それぞれに応じて、複数の第一の出力データ信号を、制
御クロック信号に応じて繰り返される第一のタイミング
信号に応じて、時間的に前後して連続的に発生する第一
の論理ゲートと、前記内部データに対する内部相補デー
タのそれぞれとこれらに対応する前記出力制御信号のそ
れぞれに応じて、複数の第二の出力データ信号を、前記
第一のタイミング信号に応じて連続的に発生する第二の
論理ゲートと、データの保持及び出力を行うデータタイ
ミング制御手段であって、前記制御クロック信号に基づ
く第二のタイミングにおいて取り込み保持した前記第一
の出力データ信号のそれぞれに応じて、当該出力の更新
を行うと共に次回の更新まで出力の変更をしない第一の
データタイミング制御手段と、データの保持及び出力を
行うデータタイミング制御手段であって、前記それぞれ
の第二のタイミングにおいて取り込み保持した前記第二
の出力データ信号のそれぞれに応じて、当該出力の更新
を行うと共に次回の更新まで出力の変更をしない第二の
データタイミング制御手段と、前記第一のデータタイミ
ング制御手段からの出力を前記第一の導通制御信号とし
て前記第一のトランジスタに連続的に供給する第一のデ
ータ供給手段と、前記第二のデータタイミング制御手段
からの出力を前記第二の導通制御信号として前記第二の
トランジスタに連続的に供給する第二のデータ供給手段
とを有している。
【００１８】また、本発明の半導体装置は、第一の導通
制御信号を受けて一の基準電位と出力端子との間の導通
制御を行う第一のトランジスタ及び第二の導通制御信号
を受けて他の基準電位と前記出力端子との間の導通制御
を行う第二のトランジスタとを備え前記出力端子の相補
駆動及びハイインピーダンス制御を行う出力回路と、時
間的に前後する複数の内部データを連続的に出力する内
部回路と、前記内部データのそれぞれに対して、前記出
力回路の前記相補駆動動作及び前記ハイインピーダンス
制御動作を選択制御する為の時間的に前後する複数の出
力制御信号を発生する出力制御回路と、前記内部データ
のそれぞれ及び対応する前記出力制御信号のそれぞれに
基づいた複数の第一の出力データ信号を、制御クロック
信号の状態遷移に基づいて繰り返される所定の第一のタ
イミングに応じて、時間的に前後してそれぞれ連続的に
発生する第一の論理回路と、前記内部データに対する内
部相補データのそれぞれ及び対応する前記出力制御信号
のそれぞれに基づいた複数の第二の出力データ信号を、
前記所定の第一のタイミングに応じて連続的に発生する
第二の論理回路と、データの保持及び出力を行うデータ
タイミング制御手段であって、前記制御クロック信号に
基づく前記それぞれの第一のタイミングとは異なるそれ
ぞれの第二のタイミングにおいて取り込み保持した前記
第一の出力データ信号のそれぞれに応じて、当該出力の
更新を行う第一のデータタイミング制御手段と、データ
の保持及び出力を行うデータタイミング制御手段であっ
て、前記それぞれの第二のタイミングにおいて取り込み
保持した前記第二の出力データ信号のそれぞれに応じ
て、当該出力の更新を行う第二のデータタイミング制御
手段と、前記第一のデータタイミング制御手段からの出
力を前記第一の導通制御信号として前記第一のトランジ
スタに連続的に供給する第一のデータ供給手段と、前記
第二のデータタイミング制御手段からの出力を前記第二
の導通制御信号として前記第二のトランジスタに連続的
に供給する第二のデータ供給手段とを有している。
制御信号を受けて一の基準電位と出力端子との間の導通
制御を行う第一のトランジスタ及び第二の導通制御信号
を受けて他の基準電位と前記出力端子との間の導通制御
を行う第二のトランジスタとを備え前記出力端子の相補
駆動及びハイインピーダンス制御を行う出力回路と、時
間的に前後する複数の内部データを連続的に出力する内
部回路と、前記内部データのそれぞれに対して、前記出
力回路の前記相補駆動動作及び前記ハイインピーダンス
制御動作を選択制御する為の時間的に前後する複数の出
力制御信号を発生する出力制御回路と、前記内部データ
のそれぞれ及び対応する前記出力制御信号のそれぞれに
基づいた複数の第一の出力データ信号を、制御クロック
信号の状態遷移に基づいて繰り返される所定の第一のタ
イミングに応じて、時間的に前後してそれぞれ連続的に
発生する第一の論理回路と、前記内部データに対する内
部相補データのそれぞれ及び対応する前記出力制御信号
のそれぞれに基づいた複数の第二の出力データ信号を、
前記所定の第一のタイミングに応じて連続的に発生する
第二の論理回路と、データの保持及び出力を行うデータ
タイミング制御手段であって、前記制御クロック信号に
基づく前記それぞれの第一のタイミングとは異なるそれ
ぞれの第二のタイミングにおいて取り込み保持した前記
第一の出力データ信号のそれぞれに応じて、当該出力の
更新を行う第一のデータタイミング制御手段と、データ
の保持及び出力を行うデータタイミング制御手段であっ
て、前記それぞれの第二のタイミングにおいて取り込み
保持した前記第二の出力データ信号のそれぞれに応じ
て、当該出力の更新を行う第二のデータタイミング制御
手段と、前記第一のデータタイミング制御手段からの出
力を前記第一の導通制御信号として前記第一のトランジ
スタに連続的に供給する第一のデータ供給手段と、前記
第二のデータタイミング制御手段からの出力を前記第二
の導通制御信号として前記第二のトランジスタに連続的
に供給する第二のデータ供給手段とを有している。
【００１９】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２０】図１は、本発明の半導体記憶装置の一実施
形態を示すブロック図である。図１を参照すると、本実
施形態の半導体記憶装置は、複数のアドレス端子ＡＤＤ
を入力する、複数の入力回路１と、入力端子ＤＱＭを入
力する入力回路２と、外部クロックＣＬＫを入力し内部
同期信号φ１を出力する入力回路３と、入力回路１の出
力を入力し内部同期信号φ１に同期して複数の内部アド
レス信号ＩＡＤＤを出力するバーストカウンタ４と、内
部アドレス信号ＩＡＤＤを入力し複数のカラム選択線Ｙ
ＳＷを出力するカラムデコーダ５と、複数のメモリセル
６と、カラム選択線ＹＳＷを入力しメモリセル６のデー
タを増幅し出力する複数のセンスアンプ７と、内部同期
信号φ１を入力し内部同期信号φ２を出力する同期信号
発生回路８と、内部同期信号φ１を入力し内部同期信号
φ３を出力する同期信号発生回路９と、センスアンプ７
の出力を入力し内部同期信号φ２に同期して出力する複
数のラッチ回路１０と、ラッチ回路１０の出力を入力し
増幅してデータＤ１Ｔ／Ｎを出力する複数のデータアン
プ１１と、入力回路２の出力を入力し内部同期信号φ１
に同期してマスク信号ＭＳＫ１Ｂ出力するラッチ回路１
２と、ラッチ回路１２の出力を入力し内部同期信号φ３
を反転した論理に同期してマスク信号ＭＳＫ２Ｂを出力
するＤ−ラッチ回路１３と、データＤ１Ｔ／Ｎ及びマス
ク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ２Ｔ，Ｄ２Ｎ
を出力する複数の出力制御回路１４と、導通制御信号Ｄ
２Ｔを入力し内部同期信号φ３に同期して導通制御信号
Ｄ３Ｔを出力する複数のＤ−Ｆ／Ｆ回路１５と、導通制
御信号Ｄ２Ｎを入力し内部同期信号φ３に同期して導通
制御信号Ｄ３Ｎを出力する複数のＤ−Ｆ／Ｆ回路１６
と、導通制御信号Ｄ３Ｔ，Ｄ３Ｎを入力し出力端子ＤＱ
にデータを出力する複数の出力回路１７とから構成され
ている。
形態を示すブロック図である。図１を参照すると、本実
施形態の半導体記憶装置は、複数のアドレス端子ＡＤＤ
を入力する、複数の入力回路１と、入力端子ＤＱＭを入
力する入力回路２と、外部クロックＣＬＫを入力し内部
同期信号φ１を出力する入力回路３と、入力回路１の出
力を入力し内部同期信号φ１に同期して複数の内部アド
レス信号ＩＡＤＤを出力するバーストカウンタ４と、内
部アドレス信号ＩＡＤＤを入力し複数のカラム選択線Ｙ
ＳＷを出力するカラムデコーダ５と、複数のメモリセル
６と、カラム選択線ＹＳＷを入力しメモリセル６のデー
タを増幅し出力する複数のセンスアンプ７と、内部同期
信号φ１を入力し内部同期信号φ２を出力する同期信号
発生回路８と、内部同期信号φ１を入力し内部同期信号
φ３を出力する同期信号発生回路９と、センスアンプ７
の出力を入力し内部同期信号φ２に同期して出力する複
数のラッチ回路１０と、ラッチ回路１０の出力を入力し
増幅してデータＤ１Ｔ／Ｎを出力する複数のデータアン
プ１１と、入力回路２の出力を入力し内部同期信号φ１
に同期してマスク信号ＭＳＫ１Ｂ出力するラッチ回路１
２と、ラッチ回路１２の出力を入力し内部同期信号φ３
を反転した論理に同期してマスク信号ＭＳＫ２Ｂを出力
するＤ−ラッチ回路１３と、データＤ１Ｔ／Ｎ及びマス
ク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ２Ｔ，Ｄ２Ｎ
を出力する複数の出力制御回路１４と、導通制御信号Ｄ
２Ｔを入力し内部同期信号φ３に同期して導通制御信号
Ｄ３Ｔを出力する複数のＤ−Ｆ／Ｆ回路１５と、導通制
御信号Ｄ２Ｎを入力し内部同期信号φ３に同期して導通
制御信号Ｄ３Ｎを出力する複数のＤ−Ｆ／Ｆ回路１６
と、導通制御信号Ｄ３Ｔ，Ｄ３Ｎを入力し出力端子ＤＱ
にデータを出力する複数の出力回路１７とから構成され
ている。
【００２１】また、出力制御回路１４は、データＤ１Ｔ
及びマスク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ２Ｔ
を出力するＡＮＤゲートＡＮ１と、データＤ１Ｎ及びマ
スク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ２Ｎを出力
するＡＮＤゲートＡＮ２とから構成されている。ここ
で、入力されるマスク信号ＭＳＫ２Ｂは、出力回路１７
の出力端子ＤＱを駆動するか又はハイインピーダンスに
するかを制御する出力制御信号である。出力制御回路１
６は、このマスク信号ＭＳＫ２ＢおよびデータＤ１Ｔ，
Ｄ１Ｎに対応して各導通制御信号Ｄ２Ｔ，Ｄ２Ｎの一方
を活性化するか又は各導通制御信号Ｄ２Ｔ，Ｄ２Ｎを不
活性化し出力する。
及びマスク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ２Ｔ
を出力するＡＮＤゲートＡＮ１と、データＤ１Ｎ及びマ
スク信号ＭＳＫ２Ｂを入力し導通制御信号Ｄ２Ｎを出力
するＡＮＤゲートＡＮ２とから構成されている。ここ
で、入力されるマスク信号ＭＳＫ２Ｂは、出力回路１７
の出力端子ＤＱを駆動するか又はハイインピーダンスに
するかを制御する出力制御信号である。出力制御回路１
６は、このマスク信号ＭＳＫ２ＢおよびデータＤ１Ｔ，
Ｄ１Ｎに対応して各導通制御信号Ｄ２Ｔ，Ｄ２Ｎの一方
を活性化するか又は各導通制御信号Ｄ２Ｔ，Ｄ２Ｎを不
活性化し出力する。
【００２２】出力回路１７は、ゲートを導通制御信号Ｄ
３Ｔとし、電源および出力端子ＤＱ間に接続したＮチャ
ネル型出力トランジスタＴｒ１と、ゲートを導通制御信
号Ｄ３Ｎとし、出力端子ＤＱおよび接地間に接続したＮ
チャネル型出力トランジスタＴｒ２とから構成されてい
る。ここで、出力回路１７は、導通制御信号Ｄ３Ｔのみ
が活性化されているとき出力端子ＤＱを駆動し高レベル
を出力し、導通制御信号Ｄ３Ｎのみが活性化されている
とき出力端子ＤＱを駆動し低レベルを出力する。また、
各導通制御信号Ｄ３Ｔ，Ｄ３Ｎが不活性化されていると
き出力端子ＤＱをハイインピーダンス状態にする。
３Ｔとし、電源および出力端子ＤＱ間に接続したＮチャ
ネル型出力トランジスタＴｒ１と、ゲートを導通制御信
号Ｄ３Ｎとし、出力端子ＤＱおよび接地間に接続したＮ
チャネル型出力トランジスタＴｒ２とから構成されてい
る。ここで、出力回路１７は、導通制御信号Ｄ３Ｔのみ
が活性化されているとき出力端子ＤＱを駆動し高レベル
を出力し、導通制御信号Ｄ３Ｎのみが活性化されている
とき出力端子ＤＱを駆動し低レベルを出力する。また、
各導通制御信号Ｄ３Ｔ，Ｄ３Ｎが不活性化されていると
き出力端子ＤＱをハイインピーダンス状態にする。
【００２３】次に、本実施形態の半導体記憶装置の動作
について説明する。
について説明する。
【００２４】図２は、図１に示す半導体記憶装置の動作
例を示す波形図であり、「ＣＡＳレイテンシ＝３」でリ
ードバースト中の状態を示している。
例を示す波形図であり、「ＣＡＳレイテンシ＝３」でリ
ードバースト中の状態を示している。
【００２５】サイクルＣ２でマスクコマンドを入力する
と、そのサイクルの内部同期信号φ１に同期してマスク
信号ＭＳＫ１Ｂが低レベルとなり、内部同期信号φ３が
高レベルから低レベルへ遷移すると、マスク信号ＭＳＫ
２Ｂが低レベルとなる。一方、サイクルＣ２に対応した
データＲ２は、内部同期信号φ２に同期してデータアン
プ１１からデータＤ１Ｔ／Ｎとして出力され、続いて出
力制御回路１４から導通制御信号Ｄ２Ｔ，Ｄ２Ｎとして
出力される。しかし、内部同期信号φ３が低レベルから
高レベルへと遷移しラッチ回路１５，１６にラッチされ
るよりも早い、内部同期信号φ３が低レベルの状態でマ
スク信号ＭＳＫ２Ｂが低レベルとなるため、導通制御信
号Ｄ２Ｔ，Ｄ２Ｎはともに低レベルとなる。よって、導
通制御信号Ｄ３Ｔ，Ｄ３Ｎには内部同期信号φ３に同期
してともに低レベルが出力され、Ｎチャネル型出力トラ
ンジスタＴｒ１、Ｔｒ２はともにオフし、出力端子ＤＱ
はハイインピーダンス（Ｈｉ−Ｚ）状態となる。
と、そのサイクルの内部同期信号φ１に同期してマスク
信号ＭＳＫ１Ｂが低レベルとなり、内部同期信号φ３が
高レベルから低レベルへ遷移すると、マスク信号ＭＳＫ
２Ｂが低レベルとなる。一方、サイクルＣ２に対応した
データＲ２は、内部同期信号φ２に同期してデータアン
プ１１からデータＤ１Ｔ／Ｎとして出力され、続いて出
力制御回路１４から導通制御信号Ｄ２Ｔ，Ｄ２Ｎとして
出力される。しかし、内部同期信号φ３が低レベルから
高レベルへと遷移しラッチ回路１５，１６にラッチされ
るよりも早い、内部同期信号φ３が低レベルの状態でマ
スク信号ＭＳＫ２Ｂが低レベルとなるため、導通制御信
号Ｄ２Ｔ，Ｄ２Ｎはともに低レベルとなる。よって、導
通制御信号Ｄ３Ｔ，Ｄ３Ｎには内部同期信号φ３に同期
してともに低レベルが出力され、Ｎチャネル型出力トラ
ンジスタＴｒ１、Ｔｒ２はともにオフし、出力端子ＤＱ
はハイインピーダンス（Ｈｉ−Ｚ）状態となる。
【００２６】次に、サイクルＣ３でマスクコマンドを入
力しないと、そのサイクルの内部同期信号φ１に同期し
てマスク信号ＭＳＫ１Ｂが高レベルとなり、内部同期信
号φ３が高レベルから低レベルへ遷移すると、マスク信
号ＭＳＫ２Ｂが高レベルとなる。一方、サイクルＣ３に
対応したデータＲ３は、内部同期信号φ２に同期してデ
ータアンプ１１からデータＤ１Ｔ／Ｎとして出力される
が、この時点では、マスク信号ＭＳＫ２Ｂがまだ低レベ
ルであるので、出力制御回路１４は導通制御信号Ｄ２
Ｔ，Ｄ２Ｎとして共に低レベルを出力する。しかし、内
部同期信号が低レベルから高レベルへと遷移しラッチ回
路１５，１６にラッチされるよりも早い、内部同期信号
φ３が低レベルの状態でマスク信号ＭＳＫ２Ｂが高レベ
ルとなるため、導通制御信号Ｄ２Ｔ，Ｄ２Ｎにはデータ
Ｄ１Ｔ／Ｎに応じた導通制御信号Ｄ３が出力される。よ
って、導通制御信号Ｄ３Ｔ，Ｄ３Ｎにも内部同期信号φ
３に同期してデータＲ３が出力され、Ｎチャネル型出力
トランジスタＴｒ１，Ｔｒ２の一方がオンし、出力端子
ＤＱにデータＲ３が出力される。
力しないと、そのサイクルの内部同期信号φ１に同期し
てマスク信号ＭＳＫ１Ｂが高レベルとなり、内部同期信
号φ３が高レベルから低レベルへ遷移すると、マスク信
号ＭＳＫ２Ｂが高レベルとなる。一方、サイクルＣ３に
対応したデータＲ３は、内部同期信号φ２に同期してデ
ータアンプ１１からデータＤ１Ｔ／Ｎとして出力される
が、この時点では、マスク信号ＭＳＫ２Ｂがまだ低レベ
ルであるので、出力制御回路１４は導通制御信号Ｄ２
Ｔ，Ｄ２Ｎとして共に低レベルを出力する。しかし、内
部同期信号が低レベルから高レベルへと遷移しラッチ回
路１５，１６にラッチされるよりも早い、内部同期信号
φ３が低レベルの状態でマスク信号ＭＳＫ２Ｂが高レベ
ルとなるため、導通制御信号Ｄ２Ｔ，Ｄ２Ｎにはデータ
Ｄ１Ｔ／Ｎに応じた導通制御信号Ｄ３が出力される。よ
って、導通制御信号Ｄ３Ｔ，Ｄ３Ｎにも内部同期信号φ
３に同期してデータＲ３が出力され、Ｎチャネル型出力
トランジスタＴｒ１，Ｔｒ２の一方がオンし、出力端子
ＤＱにデータＲ３が出力される。
【００２７】図３は、本発明の半導体記憶装置の他の実
施形態を示すブロック図である。図３を参照すると、本
実施形態の半導体記憶装置は、複数のアドレス端子ＡＤ
Ｄを入力する、複数の入力回路１と、入力端子ＲＡＳＢ
を入力する入力回路１８と、入力端子ＣＡＳＢを入力す
る入力回路１９と、入力端子ＷＥＢを入力する入力回路
２０と、入力端子ＣＳＢを入力する入力回路２１と、外
部クロックＣＬＫを入力し内部同期信号φ１を出力する
入力回路３と、入力回路１の出力を入力し内部同期信号
φ１に同期して複数の内部アドレス信号ＩＡＤＤを出力
するバーストカウンタ４と、内部アドレス信号ＩＡＤＤ
を入力し複数のカラム選択線ＹＳＷを出力するカラムデ
コーダ５と、複数のメモリセル６と、カラム選択線ＹＳ
Ｗを入力しメモリセル６のデータを増幅し出力する複数
のセンスアンプ７と、内部同期信号φ１を入力し内部同
期信号φ２を出力する同期信号発生回路８と、内部同期
信号φ１を入力し内部同期信号φ３を出力する同期信号
発生回路９と、センスアンプ７の出力を入力し内部同期
信号φ２に同期して出力する複数のラッチ回路１０と、
ラッチ回路１０の出力を入力し増幅してデータＤ１Ｔ／
Ｎを出力する複数のデータアンプ１１と、入力回路１
８，１９，２０，２１のそれぞれの出力を入力し出コー
ドして出力するコマンドデコーダ２２と、コマンドデコ
ーダ２２の出力を入力し内部同期信号φ１に同期してリ
ード信号ＲＥＡＤＢを出力するラッチ回路２３と、リー
ド信号ＲＥＡＤＢを入力し内部同期信号φ３を反転した
論理に同期してアウトプットイネーブル信号ＯＥＢを出
力するＤ−ラッチ回路１３と、データＤ１Ｔ／Ｎ及びア
ウトプットイネーブル信号ＯＥＢを入力し導通制御信号
Ｄ２Ｔ，Ｄ２Ｎを出力する複数の出力制御回路１４と、
導通制御信号Ｄ２Ｔを入力し内部同期信号φ３に同期し
て導通制御信号Ｄ３Ｔを出力する複数のＤ−Ｆ／Ｆ回路
１５と、導通制御信号Ｄ２Ｎを入力し内部同期信号φ３
に同期して導通制御信号Ｄ３Ｎを出力する複数のＤ−Ｆ
／Ｆ回路１６と、導通制御信号Ｄ３Ｔ，Ｄ３Ｎを入力し
出力端子ＤＱにデータを出力する複数の出力回路１７と
から構成されている。
施形態を示すブロック図である。図３を参照すると、本
実施形態の半導体記憶装置は、複数のアドレス端子ＡＤ
Ｄを入力する、複数の入力回路１と、入力端子ＲＡＳＢ
を入力する入力回路１８と、入力端子ＣＡＳＢを入力す
る入力回路１９と、入力端子ＷＥＢを入力する入力回路
２０と、入力端子ＣＳＢを入力する入力回路２１と、外
部クロックＣＬＫを入力し内部同期信号φ１を出力する
入力回路３と、入力回路１の出力を入力し内部同期信号
φ１に同期して複数の内部アドレス信号ＩＡＤＤを出力
するバーストカウンタ４と、内部アドレス信号ＩＡＤＤ
を入力し複数のカラム選択線ＹＳＷを出力するカラムデ
コーダ５と、複数のメモリセル６と、カラム選択線ＹＳ
Ｗを入力しメモリセル６のデータを増幅し出力する複数
のセンスアンプ７と、内部同期信号φ１を入力し内部同
期信号φ２を出力する同期信号発生回路８と、内部同期
信号φ１を入力し内部同期信号φ３を出力する同期信号
発生回路９と、センスアンプ７の出力を入力し内部同期
信号φ２に同期して出力する複数のラッチ回路１０と、
ラッチ回路１０の出力を入力し増幅してデータＤ１Ｔ／
Ｎを出力する複数のデータアンプ１１と、入力回路１
８，１９，２０，２１のそれぞれの出力を入力し出コー
ドして出力するコマンドデコーダ２２と、コマンドデコ
ーダ２２の出力を入力し内部同期信号φ１に同期してリ
ード信号ＲＥＡＤＢを出力するラッチ回路２３と、リー
ド信号ＲＥＡＤＢを入力し内部同期信号φ３を反転した
論理に同期してアウトプットイネーブル信号ＯＥＢを出
力するＤ−ラッチ回路１３と、データＤ１Ｔ／Ｎ及びア
ウトプットイネーブル信号ＯＥＢを入力し導通制御信号
Ｄ２Ｔ，Ｄ２Ｎを出力する複数の出力制御回路１４と、
導通制御信号Ｄ２Ｔを入力し内部同期信号φ３に同期し
て導通制御信号Ｄ３Ｔを出力する複数のＤ−Ｆ／Ｆ回路
１５と、導通制御信号Ｄ２Ｎを入力し内部同期信号φ３
に同期して導通制御信号Ｄ３Ｎを出力する複数のＤ−Ｆ
／Ｆ回路１６と、導通制御信号Ｄ３Ｔ，Ｄ３Ｎを入力し
出力端子ＤＱにデータを出力する複数の出力回路１７と
から構成されている。
【００２８】また、出力制御回路１４は、データＤ１Ｔ
およびアウトプットイネーブル信号ＯＥＢの反転信号を
入力し導通制御信号Ｄ２Ｔを出力するＡＮＤゲートＡＮ
１と、データＤ１Ｎ及びマスク信号ＭＳＫ２Ｂを入力し
導通制御信号Ｄ２Ｎを出力するＡＮＤゲートＡＮ２とか
ら構成されている。ここで、入力されるアウトプットイ
ネーブル信号ＯＥＢは、出力回路１７の出力端子ＤＱを
駆動するか又はハイインピーダンスにするかを制御する
出力制御信号である。出力制御回路１６は、このアウト
プットイネーブル信号ＯＥＢおよびデータＤ１Ｔ，Ｄ１
Ｎに対応して各導通制御信号Ｄ２Ｔ，Ｄ２Ｎの一方を活
性化するか又は各導通制御信号Ｄ２Ｔ，Ｄ２Ｎを不活性
化し出力する。出力回路１７は、ゲートを導通制御信号
Ｄ３Ｔとし、電源および出力端子ＤＱ間に接続したＮチ
ャネル型出力トランジスタＴｒ１と、ゲートを導通制御
信号Ｄ３Ｎとし、出力端子ＤＱおよび接地間に接続した
Ｎチャネル型出力トランジスタＴｒ２とから構成されて
いる。ここで、出力回路１７は、導通制御信号Ｄ３Ｔの
みが活性化されているとき出力端子ＤＱを駆動し高レベ
ルを出力し、導通制御信号Ｄ３Ｎのみが活性化されてい
るとき出力端子ＤＱを駆動し低レベルを出力する。ま
た、各導通制御信号Ｄ３Ｔ，Ｄ３Ｎが不活性化されてい
るとき出力端子ＤＱをハイインピーダンス状態にする。
およびアウトプットイネーブル信号ＯＥＢの反転信号を
入力し導通制御信号Ｄ２Ｔを出力するＡＮＤゲートＡＮ
１と、データＤ１Ｎ及びマスク信号ＭＳＫ２Ｂを入力し
導通制御信号Ｄ２Ｎを出力するＡＮＤゲートＡＮ２とか
ら構成されている。ここで、入力されるアウトプットイ
ネーブル信号ＯＥＢは、出力回路１７の出力端子ＤＱを
駆動するか又はハイインピーダンスにするかを制御する
出力制御信号である。出力制御回路１６は、このアウト
プットイネーブル信号ＯＥＢおよびデータＤ１Ｔ，Ｄ１
Ｎに対応して各導通制御信号Ｄ２Ｔ，Ｄ２Ｎの一方を活
性化するか又は各導通制御信号Ｄ２Ｔ，Ｄ２Ｎを不活性
化し出力する。出力回路１７は、ゲートを導通制御信号
Ｄ３Ｔとし、電源および出力端子ＤＱ間に接続したＮチ
ャネル型出力トランジスタＴｒ１と、ゲートを導通制御
信号Ｄ３Ｎとし、出力端子ＤＱおよび接地間に接続した
Ｎチャネル型出力トランジスタＴｒ２とから構成されて
いる。ここで、出力回路１７は、導通制御信号Ｄ３Ｔの
みが活性化されているとき出力端子ＤＱを駆動し高レベ
ルを出力し、導通制御信号Ｄ３Ｎのみが活性化されてい
るとき出力端子ＤＱを駆動し低レベルを出力する。ま
た、各導通制御信号Ｄ３Ｔ，Ｄ３Ｎが不活性化されてい
るとき出力端子ＤＱをハイインピーダンス状態にする。
【００２９】次に、本実施形態の半導体記憶装置の動作
について説明する。
について説明する。
【００３０】図４は、図３に示す半導体記憶装置の動作
例を示す波形図であり、「ＣＡＳレイテンシ＝３」、
「バースト長＝２」の例を示している。
例を示す波形図であり、「ＣＡＳレイテンシ＝３」、
「バースト長＝２」の例を示している。
【００３１】まず、サイクルＣ１で入力端子ＲＡＳＢ，
ＣＡＳＢ，ＷＥＢ，ＣＳＢをリードコマンドの組み合わ
せとなるよう入力すると、次サイクルのサイクルＣ２の
内部同期信号φ１に同期してリード信号ＲＥＡＤＢが低
レベルとなり、内部同期信号φ３が高レベルから低レベ
ルへ遷移すると、アウトプットイネーブル信号ＯＥＢが
低レベルとなる。一方、サイクルＣ１に対応したデータ
Ｒ１は、内部同期信号φ２に同期してデータアンプ１１
からデータＤ１Ｔ／Ｎとして出力され、続いて出力制御
回路１４から導通制御信号Ｄ２Ｔ，Ｄ２Ｎとして出力さ
れる。そして、内部同期信号φ３が低レベルから高レベ
ルへと遷移しラッチ回路１５，１６にラッチされるより
も早い、内部同期信号φ３が低レベルの状態でアウトプ
ットイネーブル信号ＯＥＢが低レベルとなるため、導通
制御信号Ｄ２Ｔ，Ｄ２ＮにはデータＤ１Ｔ／Ｎに応じた
導通制御信号Ｄ３が出力される。よって、導通制御信号
Ｄ３Ｔ，Ｄ３Ｎにも内部同期信号φ３に同期してデータ
Ｒ３が出力され、Ｎチャネル型出力トランジスタＴｒ
１，Ｔｒ２の一方がオンし、出力端子ＤＱにデータＲ３
が出力される。
ＣＡＳＢ，ＷＥＢ，ＣＳＢをリードコマンドの組み合わ
せとなるよう入力すると、次サイクルのサイクルＣ２の
内部同期信号φ１に同期してリード信号ＲＥＡＤＢが低
レベルとなり、内部同期信号φ３が高レベルから低レベ
ルへ遷移すると、アウトプットイネーブル信号ＯＥＢが
低レベルとなる。一方、サイクルＣ１に対応したデータ
Ｒ１は、内部同期信号φ２に同期してデータアンプ１１
からデータＤ１Ｔ／Ｎとして出力され、続いて出力制御
回路１４から導通制御信号Ｄ２Ｔ，Ｄ２Ｎとして出力さ
れる。そして、内部同期信号φ３が低レベルから高レベ
ルへと遷移しラッチ回路１５，１６にラッチされるより
も早い、内部同期信号φ３が低レベルの状態でアウトプ
ットイネーブル信号ＯＥＢが低レベルとなるため、導通
制御信号Ｄ２Ｔ，Ｄ２ＮにはデータＤ１Ｔ／Ｎに応じた
導通制御信号Ｄ３が出力される。よって、導通制御信号
Ｄ３Ｔ，Ｄ３Ｎにも内部同期信号φ３に同期してデータ
Ｒ３が出力され、Ｎチャネル型出力トランジスタＴｒ
１，Ｔｒ２の一方がオンし、出力端子ＤＱにデータＲ３
が出力される。
【００３２】また、バースト長が２であるのでサイクル
Ｃ４の内部同期信号φ１に同期してリード信号ＲＥＡＤ
Ｂが高レベルとなり、内部同期信号φ３が高レベルから
低レベルへ遷移すると、アウトプットイネーブル信号Ｏ
ＥＢが高レベルとなる。サイクルＣ４の内部同期信号が
低レベルから高レベルへと遷移しラッチ回路１５，１６
からサイクルＣ４のデータが出力されるタイミングより
も早い、内部同期信号φ３が低レベルの状態でアウトプ
ットイネーブル信号ＯＥＢが高レベルとなるため、導通
制御信号Ｄ２Ｔ，Ｄ２Ｎはともに低レベルとなり、導通
制御信号Ｄ３Ｔ，Ｄ３Ｎには内部同期信号φ３に同期し
てともに低レベルが出力され、Ｎチャネル型出力トラン
ジスタＴｒ１，Ｔｒ２はともにオフし、出力端子ＤＱは
ハイインピーダンス（Ｈｉ−Ｚ）状態となる。
Ｃ４の内部同期信号φ１に同期してリード信号ＲＥＡＤ
Ｂが高レベルとなり、内部同期信号φ３が高レベルから
低レベルへ遷移すると、アウトプットイネーブル信号Ｏ
ＥＢが高レベルとなる。サイクルＣ４の内部同期信号が
低レベルから高レベルへと遷移しラッチ回路１５，１６
からサイクルＣ４のデータが出力されるタイミングより
も早い、内部同期信号φ３が低レベルの状態でアウトプ
ットイネーブル信号ＯＥＢが高レベルとなるため、導通
制御信号Ｄ２Ｔ，Ｄ２Ｎはともに低レベルとなり、導通
制御信号Ｄ３Ｔ，Ｄ３Ｎには内部同期信号φ３に同期し
てともに低レベルが出力され、Ｎチャネル型出力トラン
ジスタＴｒ１，Ｔｒ２はともにオフし、出力端子ＤＱは
ハイインピーダンス（Ｈｉ−Ｚ）状態となる。
【００３３】
【発明の効果】以上説明したように、本発明による半導
体記憶装置は、内部パイプライン制御用の内部同期信号
に同期して各導通制御信号を別々にそれぞれラッチし出
力する各ラッチ回路を備え、これら各ラッチ回路の出力
に対応して、出力回路の各出力トランジスタが別々に制
御されている。そのため、各ラッチ回路に入力される内
部同期信号から各出力トランジスタまでの遅延ばらつき
が最小になり、全て同じタイミングで、出力端子を高レ
ベルまたは低レベルに駆動するか又はハイインピーダン
ス状態にすることができ、関連するタイミングスペック
値（ｔＨＺ，ｔＯＨ）の最適化が容易になる。
体記憶装置は、内部パイプライン制御用の内部同期信号
に同期して各導通制御信号を別々にそれぞれラッチし出
力する各ラッチ回路を備え、これら各ラッチ回路の出力
に対応して、出力回路の各出力トランジスタが別々に制
御されている。そのため、各ラッチ回路に入力される内
部同期信号から各出力トランジスタまでの遅延ばらつき
が最小になり、全て同じタイミングで、出力端子を高レ
ベルまたは低レベルに駆動するか又はハイインピーダン
ス状態にすることができ、関連するタイミングスペック
値（ｔＨＺ，ｔＯＨ）の最適化が容易になる。
【００３４】また、上述の遅延ばらつきが最小になるた
め、製造ばらつき及び電源電圧変動に対する変動が小さ
くなり、関連するタイミングスペック値の特性向上がで
きる等の効果がある。
め、製造ばらつき及び電源電圧変動に対する変動が小さ
くなり、関連するタイミングスペック値の特性向上がで
きる等の効果がある。
【図１】本発明の半導体装置の一実施形態を示すブロッ
ク図である。
ク図である。
【図２】図１に示す半導体記憶装置の動作例を示す波形
図である。
図である。
【図３】本発明の半導体記憶装置の他の実施形態を示す
ブロック図である。
ブロック図である。
【図４】図３に示す半導体記憶装置の動作例を示す波形
図である。
図である。
【図５】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図６】図５に示す半導体記憶装置の動作例を示す波形
図である。
図である。
１，２，３，１８，１９，２０，２１ 入力回路
４ バーストカウンタ
５ カラムデコーダ
６ メモリセル
７ センスアンプ
８，９ 同期信号発生回路
１０，１２，２３ ラッチ回路
１１，２４ データアンプ
１３ Ｄ−ラッチ回路
１４ 出力制御回路
１５，１６，２５ Ｄ−Ｆ／Ｆ回路
１７，２６ 出力回路
２２ コマンドデコーダ
ＡＮ１〜ＡＮ４ ＡＮＤゲート
Ｔｒ１，Ｔｒ２ Ｎチャネル型出力トランジスタ
ＤＬ ディレイ素子
フロントページの続き
(72)発明者 安保 久
東京都港区芝五丁目７番１号 日本電気
株式会社内
(56)参考文献 特開 平３−44890（ＪＰ，Ａ)
特開 平４−53093（ＪＰ，Ａ)
特開 平６−195963（ＪＰ，Ａ)
特開 平４−21996（ＪＰ，Ａ)
特開 平７−192470（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/401 - 11/419
Claims (9)
- 【請求項１】第一の導通制御信号を受けて一の基準電位
と出力端子との間の導通制御を行う第一のトランジスタ
及び第二の導通制御信号を受けて他の基準電位と前記出
力端子との間の導通制御を行う第二のトランジスタとを
備え前記出力端子の相補駆動及びハイインピーダンス制
御を行う出力回路と、 内部データを出力する内部回路と、 前記出力回路の前記内部データに応じた前記相補駆動動
作及び前記ハイインピーダンス制御動作を選択制御する
出力制御信号を発生する出力制御回路と、 前記内部データ及び前記出力制御信号に基づいた第一の
出力データ信号を、制御クロック信号の状態遷移に基づ
く所定の第一のタイミングに応じて発生する第一の論理
回路と、 前記内部データに対する内部相補データ及び前記出力制
御信号に基づいた第二の出力データ信号を、前記所定の
第一のタイミングに応じて発生する第二の論理回路と、 データの保持及び出力を行うデータタイミング制御手段
であって、前記制御クロック信号に基づく前記第一のタ
イミングとは異なる第二のタイミングにおいて取り込み
保持した前記第一の出力データ信号に応じて、当該出力
の更新を行う第一のデータタイミング制御手段と、 データの保持及び出力を行うデータタイミング制御手段
であって、前記第二のタイミングにおいて取り込み保持
した前記第二の出力データ信号に応じて、当該出力の更
新を行う第二のデータタイミング制御手段と、 前記第一のデータタイミング制御手段からの出力を前記
第一の導通制御信号として前記第一のトランジスタに供
給する第一のデータ供給手段と、 前記第二のデータタイミング制御手段からの出力を前記
第二の導通制御信号として前記第二のトランジスタに供
給する第二のデータ供給手段とを有することを特徴とす
る半導体装置。 - 【請求項２】請求項１に記載の半導体装置において、前
記出力制御回路と前記第一の論理回路との間に接続さ
れ、前記出力制御信号を受けて取り込み保持すると共に
これを前記所定の第一のタイミングで前記第一の論理回
路に定常的に供給するタイミング制御手段を有すること
を特徴とする半導体装置。 - 【請求項３】請求項２に記載の半導体装置において、前
記タイミング制御手段からの出力は前記第一及び第二の
論理回路に共通に供給されていることを特徴とする半導
体装置。 - 【請求項４】請求項２に記載の半導体装置において、前
記第一及び第二の論理回路はそれぞれ前記内部データま
たは内部相補データ及び前記出力制御信号を受ける論理
積ゲートを有することを特徴とする半導体装置。 - 【請求項５】請求項１に記載の半導体装置において、前
記第一及び第二のデータのデータタイミング制御手段は
それぞれ、前記第二のタイミングにおいて取り込み保持
した前記第一または第二の出力データ信号に応じて、そ
れぞれの出力の更新を行うと共に、この更新した出力
を、次回の第二のタイミングにおいて取り込み保持され
た次回の前記第一または第二の出力データ信号に応じて
さらに更新されるまでは、安定して出力し続けることを
特徴とする半導体装置。 - 【請求項６】請求項５に記載の半導体装置において、前
記制御クロックを受けて内部クロックを発生するクロッ
ク発生回路であって、前記内部クロックの一の状態遷移
が前記第一及び第二の論理回路に対して前記所定の第一
のタイミングを指示し、前記内部クロックの反転状態遷
移が前記第一及び第二のデータタイミング制御手段に対
して前記第二のタイミングを指示するクロック発生回路
を有する事を特徴とする半導体装置。 - 【請求項７】請求項６に記載の半導体装置において、前
記内部回路は複数の前記内部データを時間的に前後して
連続的に出力すると共に、前記出力制御回路は、前記時
間的に前後して連続的に出力される複数の内部データの
それぞれに対し別個に前記出力回路における前記相補駆
動動作及び前記ハイインピーダンス制御動作を選択制御
する事を特徴とする半導体装置。 - 【請求項８】第一の導通制御信号を受けて一の基準電位
と出力端子との間の導通制御を行う第一のトランジスタ
及び第二の導通制御信号を受けて他の基準電位と前記出
力端子との間の導通制御を行う第二のトランジスタとを
備え前記出力端子の相補駆動及びハイインピーダンス制
御を行う出力回路と、 時間的に前後する複数の内部データ信号を連続的に出力
する内部回路と、 前記内部データ信号のそれぞれに対して、前記出力回路
の前記相補駆動動作及び前記ハイインピーダンス制御動
作を、個別に選択的に制御するための、時間的に前後す
る複数の出力制御信号を発生する出力制御回路とを有す
る半導体装置において、 前記内部データのそれぞれとこれらに対応する前記出力
制御信号のそれぞれに応じて、複数の第一の出力データ
信号を、制御クロック信号に応じて繰り返される第一の
タイミング信号に応じて、時間的に前後して連続的に発
生する第一の論理ゲートと、 前記内部データに対する内部相補データのそれぞれとこ
れらに対応する前記出力制御信号のそれぞれに応じて、
複数の第二の出力データ信号を、前記第一のタイミング
信号に応じて連続的に発生する第二の論理ゲートと、 データの保持及び出力を行うデータタイミング制御手段
であって、前記制御クロック信号に基づく第二のタイミ
ングにおいて取り込み保持した前記第一の出力データ信
号のそれぞれに応じて、当該出力の更新を行うと共に次
回の更新まで出力の変更をしない第一のデータタイミン
グ制御手段と、 データの保持及び出力を行うデータタイミング制御手段
であって、前記それぞれの第二のタイミングにおいて取
り込み保持した前記第二の出力データ信号のそれぞれに
応じて、当該出力の更新を行うと共に次回の更新まで出
力の変更をしない第二のデータタイミング制御手段と、 前記第一のデータタイミング制御手段からの出力を前記
第一の導通制御信号として前記第一のトランジスタに連
続的に供給する第一のデータ供給手段と、 前記第二のデータタイミング制御手段からの出力を前記
第二の導通制御信号として前記第二のトランジスタに連
続的に供給する第二のデータ供給手段とを有することを
特徴とする半導体装置。 - 【請求項９】第一の導通制御信号を受けて一の基準電位
と出力端子との間の導通制御を行う第一のトランジスタ
及び第二の導通制御信号を受けて他の基準電位と前記出
力端子との間の導通制御を行う第二のトランジスタとを
備え前記出力端子の相補駆動及びハイインピーダンス制
御を行う出力回路と、 時間的に前後する複数の内部データを連続的に出力する
内部回路と、 前記内部データのそれぞれに対して、前記出力回路の前
記相補駆動動作及び前記ハイインピーダンス制御動作を
選択制御する為の時間的に前後する複数の出力制御信号
を発生する出力制御回路と、 前記内部データのそれぞれ及び対応する前記出力制御信
号のそれぞれに基づいた複数の第一の出力データ信号
を、制御クロック信号の状態遷移に基づいて繰り返され
る所定の第一のタイミングに応じて、時間的に前後して
それぞれ連続的に発生する第一の論理回路と、 前記内部データに対する内部相補データのそれぞれ及び
対応する前記出力制御信号のそれぞれに基づいた複数の
第二の出力データ信号を、前記所定の第一のタイミング
に応じて連続的に発生する第二の論理回路と、 データの保持及び出力を行うデータタイミング制御手段
であって、前記制御クロック信号に基づく前記それぞれ
の第一のタイミングとは異なるそれぞれの第二のタイミ
ングにおいて取り込み保持した前記第一の出力データ信
号のそれぞれに応じて、当該出力の更新を行う第一のデ
ータタイミング制御手段と、 データの保持及び出力を行うデータタイミング制御手段
であって、前記それぞれの第二のタイミングにおいて取
り込み保持した前記第二の出力データ信号のそれぞれに
応じて、当該出力の更新を行う第二のデータタイミング
制御手段と、 前記第一のデータタイミング制御手段からの出力を前記
第一の導通制御信号として前記第一のトランジスタに連
続的に供給する第一のデータ供給手段と、 前記第二のデータタイミング制御手段からの出力を前記
第二の導通制御信号として前記第二のトランジスタに連
続的に供給する第二のデータ供給手段とを有することを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001079097A JP3528964B2 (ja) | 2001-03-19 | 2001-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001079097A JP3528964B2 (ja) | 2001-03-19 | 2001-03-19 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01407496A Division JP3192077B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001312889A JP2001312889A (ja) | 2001-11-09 |
| JP3528964B2 true JP3528964B2 (ja) | 2004-05-24 |
Family
ID=18935608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001079097A Expired - Lifetime JP3528964B2 (ja) | 2001-03-19 | 2001-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3528964B2 (ja) |
-
2001
- 2001-03-19 JP JP2001079097A patent/JP3528964B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001312889A (ja) | 2001-11-09 |
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