JP3530104B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、メモリ回路を構成
するメモリセルトランジスタと、そのメモリセルトラン
ジスタを制御するロジック回路（論理回路）としての周
辺トランジスタとが一つの半導体基板上に混載して形成
された半導体集積回路装置及びその製造方法に関するも
のである。
するメモリセルトランジスタと、そのメモリセルトラン
ジスタを制御するロジック回路（論理回路）としての周
辺トランジスタとが一つの半導体基板上に混載して形成
された半導体集積回路装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】従来から、ダイナミックランダムアクセ
スメモリ（Dynamic Random Access Memory：以下、ＤＲ
ＡＭとする。）を構成するメモリセルトランジスタと、
そのＤＲＡＭを制御する周辺トランジスタとが一つの半
導体基板上に形成された半導体集積回路装置が著しい速
度で開発されてきているが、ロジック回路としての周辺
トランジスタ（例えば、ＭＯＳ（Metal Oxide Semicond
uctor）トランジスタ）においては、そのトランジスタ
としての性能、つまり電流駆動能力を向上させることが
求められていた。そのため、周辺回路のＭＯＳトランジ
スタにおけるゲート、ソース及びドレインの各電極を通
常の熱処理を伴うサリサイド（Self-Aligned Silicid
e）工程を用いてシリサイド化することにより、それら
の抵抗値が低減され、高速動作が可能な周辺トランジス
タが実現されていた。さらに、この高速の周辺トランジ
スタが制御するＤＲＡＭ等のメモリ回路については、画
像データ等を高速動作で処理・転送できることがが望ま
れている。そして、この高速動作での画像データの処理
を実現するために、メモリセルトランジスタにおけるソ
ース及びドレインの各電極をシリサイド化することによ
り、データ処理速度を高速化する方法が提案されてい
る。
スメモリ（Dynamic Random Access Memory：以下、ＤＲ
ＡＭとする。）を構成するメモリセルトランジスタと、
そのＤＲＡＭを制御する周辺トランジスタとが一つの半
導体基板上に形成された半導体集積回路装置が著しい速
度で開発されてきているが、ロジック回路としての周辺
トランジスタ（例えば、ＭＯＳ（Metal Oxide Semicond
uctor）トランジスタ）においては、そのトランジスタ
としての性能、つまり電流駆動能力を向上させることが
求められていた。そのため、周辺回路のＭＯＳトランジ
スタにおけるゲート、ソース及びドレインの各電極を通
常の熱処理を伴うサリサイド（Self-Aligned Silicid
e）工程を用いてシリサイド化することにより、それら
の抵抗値が低減され、高速動作が可能な周辺トランジス
タが実現されていた。さらに、この高速の周辺トランジ
スタが制御するＤＲＡＭ等のメモリ回路については、画
像データ等を高速動作で処理・転送できることがが望ま
れている。そして、この高速動作での画像データの処理
を実現するために、メモリセルトランジスタにおけるソ
ース及びドレインの各電極をシリサイド化することによ
り、データ処理速度を高速化する方法が提案されてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、一般
に、ＤＲＡＭにおけるメモリセルトランジスタにおいて
は、ショートチャネル効果の抑制とドレイン電界の緩
和、メモリセルの良好な電荷保持特性（リテンション特
性）の確保のために、半導体基板の表面に形成されるソ
ース領域及びドレイン領域の不純物濃度は低くされるの
で、ソース及びドレインの各領域と半導体基板との接合
部分は、半導体基板表面から浅いところに形成されるこ
とになる。したがって、従来の技術のように、ＤＲＡＭ
を構成するメモリセルトランジスタのソース及びドレイ
ンの各電極をシリサイド化すると、ＤＲＡＭにおけるデ
ータ処理速度を向上させることはできるが、一方で、ソ
ース及びドレインの各電極から半導体基板に向かって流
れる接合リーク電流が増加してしまい、所望の特性を有
するＤＲＡＭを実現することが困難となってしまう。こ
のようなＤＲＡＭを構成するメモリセルトランジスタに
おけるソース及びドレインの各電極がシリサイド化され
るのは、上述したようなサリサイド工程を用いて、メモ
リセルトランジスタとそれを制御する周辺トランジスタ
とを一つの半導体基板上に形成しようとした場合に、メ
モリセルトランジスタについても同様にサリサイド工程
が施されることになってしまうからである。
に、ＤＲＡＭにおけるメモリセルトランジスタにおいて
は、ショートチャネル効果の抑制とドレイン電界の緩
和、メモリセルの良好な電荷保持特性（リテンション特
性）の確保のために、半導体基板の表面に形成されるソ
ース領域及びドレイン領域の不純物濃度は低くされるの
で、ソース及びドレインの各領域と半導体基板との接合
部分は、半導体基板表面から浅いところに形成されるこ
とになる。したがって、従来の技術のように、ＤＲＡＭ
を構成するメモリセルトランジスタのソース及びドレイ
ンの各電極をシリサイド化すると、ＤＲＡＭにおけるデ
ータ処理速度を向上させることはできるが、一方で、ソ
ース及びドレインの各電極から半導体基板に向かって流
れる接合リーク電流が増加してしまい、所望の特性を有
するＤＲＡＭを実現することが困難となってしまう。こ
のようなＤＲＡＭを構成するメモリセルトランジスタに
おけるソース及びドレインの各電極がシリサイド化され
るのは、上述したようなサリサイド工程を用いて、メモ
リセルトランジスタとそれを制御する周辺トランジスタ
とを一つの半導体基板上に形成しようとした場合に、メ
モリセルトランジスタについても同様にサリサイド工程
が施されることになってしまうからである。
【０００４】そこで、メモリセルトランジスタの形成に
関してはサリサイド工程が施されないようにするため
に、窒化膜等の絶縁膜によってメモリセルトランジスタ
の形成領域を覆い、ＭＯＳトランジスタのソース及びド
レインの各領域のシリサイド化を防止する方法が考えら
れるが、この場合、ＭＯＳトランジスタのゲート電極の
シリサイド化までも防止されることになってしまい、メ
モリセルに対するアクセス時間が増加し、ＤＲＡＭ自体
のデータ処理速度を向上させることが困難になってしま
う。
関してはサリサイド工程が施されないようにするため
に、窒化膜等の絶縁膜によってメモリセルトランジスタ
の形成領域を覆い、ＭＯＳトランジスタのソース及びド
レインの各領域のシリサイド化を防止する方法が考えら
れるが、この場合、ＭＯＳトランジスタのゲート電極の
シリサイド化までも防止されることになってしまい、メ
モリセルに対するアクセス時間が増加し、ＤＲＡＭ自体
のデータ処理速度を向上させることが困難になってしま
う。
【０００５】本発明は、上記の課題を解決し、リテンシ
ョン特性が良好に保たれたＤＲＡＭと、高速動作でのデ
ータ処理を実現することができる周辺回路とが一つの半
導体基板上に形成された半導体集積回路装置およびその
製造方法を提供するものである。
ョン特性が良好に保たれたＤＲＡＭと、高速動作でのデ
ータ処理を実現することができる周辺回路とが一つの半
導体基板上に形成された半導体集積回路装置およびその
製造方法を提供するものである。
【０００６】
【課題を解決するための手段】本発明は、ロジック回路
形成領域及びメモリセル形成領域を有する半導体基板
と、ロジック回路形成領域上に形成された第１ＭＯＳト
ランジスタと、メモリセル形成領域上に形成された第２
ＭＯＳトランジスタとを有し、第１ＭＯＳトランジスタ
のゲート電極、ソース電極及びドレイン電極は高融点金
属シリサイドを含み、第２トランジスタのゲート電極、
ソース電極及びドレイン電極のうち、ゲート電極が高融
金属シリサイドを含んだ半導体集積回路装置を提供する
ことにより、ロジック回路形成領域上の第１ＭＯＳトラ
ンジスタにおいては高速動作が実現でき、メモリセル形
成領域上の第２ＭＯＳトランジスタにおいては接合リー
ク電流の発生を抑制でき、かつデータ処理速度を向上さ
せることができる。
形成領域及びメモリセル形成領域を有する半導体基板
と、ロジック回路形成領域上に形成された第１ＭＯＳト
ランジスタと、メモリセル形成領域上に形成された第２
ＭＯＳトランジスタとを有し、第１ＭＯＳトランジスタ
のゲート電極、ソース電極及びドレイン電極は高融点金
属シリサイドを含み、第２トランジスタのゲート電極、
ソース電極及びドレイン電極のうち、ゲート電極が高融
金属シリサイドを含んだ半導体集積回路装置を提供する
ことにより、ロジック回路形成領域上の第１ＭＯＳトラ
ンジスタにおいては高速動作が実現でき、メモリセル形
成領域上の第２ＭＯＳトランジスタにおいては接合リー
ク電流の発生を抑制でき、かつデータ処理速度を向上さ
せることができる。
【０００７】一方、本発明は、半導体基板上にダイナミ
ックランダムアクセスメモリを構成する第１メモリセル
トランジスタと、第１メモリセルトランジスタを制御す
る周辺トランジスタとを形成する工程と、第１メモリセ
ルトランジスタのソース電極及びドレイン電極を覆う絶
縁膜を半導体基板上に形成する工程と、半導体基板上に
高融点金属膜を堆積させ、熱処理を行うことにより、周
辺トランジスタのゲート電極、ソース電極、ドレイン電
極、及び前記第１メモリセルトランジスタの前記ゲート
電極の各々に高融点金属シリサイド層を形成する工程と
を有する半導体集積回路装置の製造方法を提供すること
により、高速動作の可能な周辺トランジスタと、接合リ
ーク電流の発生が抑制され、かつデータ処理速度の速い
メモリセルトランジスタとが一つの半導体基板上に形成
された半導体集積回路装置を歩留まり良く製造すること
ができる。
ックランダムアクセスメモリを構成する第１メモリセル
トランジスタと、第１メモリセルトランジスタを制御す
る周辺トランジスタとを形成する工程と、第１メモリセ
ルトランジスタのソース電極及びドレイン電極を覆う絶
縁膜を半導体基板上に形成する工程と、半導体基板上に
高融点金属膜を堆積させ、熱処理を行うことにより、周
辺トランジスタのゲート電極、ソース電極、ドレイン電
極、及び前記第１メモリセルトランジスタの前記ゲート
電極の各々に高融点金属シリサイド層を形成する工程と
を有する半導体集積回路装置の製造方法を提供すること
により、高速動作の可能な周辺トランジスタと、接合リ
ーク電流の発生が抑制され、かつデータ処理速度の速い
メモリセルトランジスタとが一つの半導体基板上に形成
された半導体集積回路装置を歩留まり良く製造すること
ができる。
【０００８】
【発明の実施の形態】以下に、本発明における実施の形
態を図面を参照しながら説明する。また、本発明におい
ては、例として、半導体基板がＰ導電型であり、その基
板上に形成される周辺トランジスタ及びメモリセルトラ
ンジスタはＮチャネル型ＭＯＳトランジスタ（以下、Ｎ
ＭＯＳトランジスタという。）である場合について説明
する。
態を図面を参照しながら説明する。また、本発明におい
ては、例として、半導体基板がＰ導電型であり、その基
板上に形成される周辺トランジスタ及びメモリセルトラ
ンジスタはＮチャネル型ＭＯＳトランジスタ（以下、Ｎ
ＭＯＳトランジスタという。）である場合について説明
する。
【０００９】図１は本発明の第１の実施の形態に係る半
導体集積回路装置の断面図である。図１において、単結
晶シリコンからなるＰ導電型半導体基板１０１（以下、
Ｐ型半導体基板１０１とする。）の表面上には、埋め込
み型分離絶縁膜１０２が形成されている。この埋め込み
型分離絶縁膜１０２は、通常のＬＯＣＯＳ（Local Oxid
ation of Silicon）法によって形成されたフィールド酸
化膜であってもよい。この埋め込み型分離絶縁膜１０２
によって、Ｐ型半導体基板１０１の表面は、複数の素子
形成領域１０３及び１０４に分割されている。そして、
後述するように、この素子形成領域１０４にはＤＲＡＭ
を構成するメモリセルトランジスタであるＮＭＯＳトラ
ンジスタ１０５Ｂ及び１０５Ｃが形成され、一方、素子
形成領域１０３にはメモリセルトランジスタ（ここで
は、ＮＭＯＳトランジスタ１０５Ｂ及び１０５Ｃ）を制
御するロジック回路（論理回路）としての周辺トランジ
スタであるＮＭＯＳトランジスタ１０５Ａが形成されて
いる。（以下、素子形成領域１０３及び１０４は、それ
ぞれ周辺回路形成領域１０３及びメモリセル形成領域１
０４とする。）まず、周辺回路形成領域１０３に形成さ
れるＮＭＯＳトランジスタ１０５Ａの構造について説明
する。ＮＭＯＳトランジスタ１０５Ａのゲート電極は、
リン等の不純物が導入された多結晶シリコン膜１０７Ａ
とコバルト（Co）、チタン（Ti）、タングステン（W）
等の高融点金属がシリサイド化された高融点金属シリサ
イド膜（CoSi2、TiSi2、WSi2等）１０８Ａとで構成され
ている。すなわち、ＮＭＯＳトランジスタ１０５Ａのゲ
ート電極は、高融点金属を含んだポリサイド構造を有し
ている。また、多結晶シリコン膜１０７Ａの下にはゲー
ト酸化膜１０６が形成されている。ソース電極及びドレ
イン電極は低濃度Ｎ型不純物拡散層１１０と高濃度Ｎ型
不純物拡散層１１１とで構成されるＬＤＤ（Lightly Do
ped Drain）構造を有している。もしくは、低濃度Ｎ型
不純物拡散層１１０がその不純物濃度よりは高い高濃度
浅接合のＮ型不純物拡散層となったExtension構造であ
ってもよい。低濃度Ｎ型不純物拡散層１１０及び高濃度
Ｎ型不純物拡散層１１１は、Ｎ型不純物であるリン
（P）及び砒素（As）をそれぞれ4×1013cm-2及び2×10
15cm-2のドーズ量でイオン注入することによって形成さ
れている。前述したExtension構造である場合には、砒
素（As）をそれぞれ4×1014cm-2及び2×1015cm-2のドー
ズ量でイオン注入することによって形成される。そし
て、ゲート電極の構造と同様に、ソース電極及びドレイ
ン電極の表面には、コバルト（Co）、チタン（Ti）、タ
ングステン（W）等の高融点金属がシリサイド化された
高融点金属シリサイド層（CoSi2、TiSi2、WSi2等）１１
２が形成されている。また、ゲート電極の側壁には、Ｌ
ＤＤ構造を設けるために用いられた酸化物あるいは窒化
物からなるサイドウォール１０９Ａが形成されている。
導体集積回路装置の断面図である。図１において、単結
晶シリコンからなるＰ導電型半導体基板１０１（以下、
Ｐ型半導体基板１０１とする。）の表面上には、埋め込
み型分離絶縁膜１０２が形成されている。この埋め込み
型分離絶縁膜１０２は、通常のＬＯＣＯＳ（Local Oxid
ation of Silicon）法によって形成されたフィールド酸
化膜であってもよい。この埋め込み型分離絶縁膜１０２
によって、Ｐ型半導体基板１０１の表面は、複数の素子
形成領域１０３及び１０４に分割されている。そして、
後述するように、この素子形成領域１０４にはＤＲＡＭ
を構成するメモリセルトランジスタであるＮＭＯＳトラ
ンジスタ１０５Ｂ及び１０５Ｃが形成され、一方、素子
形成領域１０３にはメモリセルトランジスタ（ここで
は、ＮＭＯＳトランジスタ１０５Ｂ及び１０５Ｃ）を制
御するロジック回路（論理回路）としての周辺トランジ
スタであるＮＭＯＳトランジスタ１０５Ａが形成されて
いる。（以下、素子形成領域１０３及び１０４は、それ
ぞれ周辺回路形成領域１０３及びメモリセル形成領域１
０４とする。）まず、周辺回路形成領域１０３に形成さ
れるＮＭＯＳトランジスタ１０５Ａの構造について説明
する。ＮＭＯＳトランジスタ１０５Ａのゲート電極は、
リン等の不純物が導入された多結晶シリコン膜１０７Ａ
とコバルト（Co）、チタン（Ti）、タングステン（W）
等の高融点金属がシリサイド化された高融点金属シリサ
イド膜（CoSi2、TiSi2、WSi2等）１０８Ａとで構成され
ている。すなわち、ＮＭＯＳトランジスタ１０５Ａのゲ
ート電極は、高融点金属を含んだポリサイド構造を有し
ている。また、多結晶シリコン膜１０７Ａの下にはゲー
ト酸化膜１０６が形成されている。ソース電極及びドレ
イン電極は低濃度Ｎ型不純物拡散層１１０と高濃度Ｎ型
不純物拡散層１１１とで構成されるＬＤＤ（Lightly Do
ped Drain）構造を有している。もしくは、低濃度Ｎ型
不純物拡散層１１０がその不純物濃度よりは高い高濃度
浅接合のＮ型不純物拡散層となったExtension構造であ
ってもよい。低濃度Ｎ型不純物拡散層１１０及び高濃度
Ｎ型不純物拡散層１１１は、Ｎ型不純物であるリン
（P）及び砒素（As）をそれぞれ4×1013cm-2及び2×10
15cm-2のドーズ量でイオン注入することによって形成さ
れている。前述したExtension構造である場合には、砒
素（As）をそれぞれ4×1014cm-2及び2×1015cm-2のドー
ズ量でイオン注入することによって形成される。そし
て、ゲート電極の構造と同様に、ソース電極及びドレイ
ン電極の表面には、コバルト（Co）、チタン（Ti）、タ
ングステン（W）等の高融点金属がシリサイド化された
高融点金属シリサイド層（CoSi2、TiSi2、WSi2等）１１
２が形成されている。また、ゲート電極の側壁には、Ｌ
ＤＤ構造を設けるために用いられた酸化物あるいは窒化
物からなるサイドウォール１０９Ａが形成されている。
【００１０】次に、メモリセル形成領域１０４に形成さ
れるＮＭＯＳトランジスタ１０５Ｂ及び１０５Ｃの構造
について説明する。ＮＭＯＳトランジスタ１０５Ｂ及び
１０５Ｃのゲート電極は、多結晶シリコン膜１０７Ｂ及
び１０７Ｃとコバルト（Co）、チタン（Ti）、タングス
テン（W）等の高融点金属がシリサイド化された高融点
金属シリサイド層（CoSi2、TiSi2、WSi2等）１０８Ｂ及
び１０８Ｃとで各々構成されている。すなわち、ＮＭＯ
Ｓトランジスタ１０５Ｂ及び１０５Ｃのゲート電極は、
高融点金属を含んだポリサイド構造を有している。多結
晶シリコン膜１０７Ｂ及び１０７Ｃの下にはそれぞれゲ
ート酸化膜１０６が形成されている。１１３Ａ〜１１３
ＣはＮＭＯＳトランジスタ１０５Ｂ及び１０５Ｃのソー
ス電極及びドレイン電極となるＮ型不純物拡散層であ
り、Ｎ型不純物拡散層１１３Ｂは、ＮＭＯＳトランジス
タ１０５Ｂ及び１０５Ｃによって共有されている。これ
らのＮ型不純物拡散層１１３Ａ〜１１３Ｃは、Ｎ型不純
物である砒素（As）等を1×1014cn-3の濃度でイオン注
入することによって形成されている。そして、図１にお
ける断面図の横方向に関して、これらのＮ型不純物拡散
層１１３Ａ〜１１３Ｃは、周辺回路形成領域１０３にお
ける低濃度Ｎ型不純物拡散層１１０よりも短く形成され
ている。また、ＮＭＯＳトランジスタ１０５Ｂ及び１０
５Ｃの両ゲート電極の隣の埋め込み型分離絶縁膜１０２
上には、ゲート酸化膜１０６、多結晶シリコン膜１０７
Ｄ及び１０７Ｅ、高融点金属シリサイド層１０８Ｄ及び
１０８Ｅからなる、他のメモリセルトランジスタのゲー
ト電極が形成されている。そして、ＮＭＯＳトランジス
タ１０５Ｂ及び１０５Ｃのゲート電極及び他のメモリセ
ルトランジスタのゲート電極の周囲には、Ｎ型不純物拡
散層１１３Ａ〜１１３Ｃを覆うように形成された酸化物
あるいは窒化物からなるサイドウォール１０９Ｂが形成
されている。
れるＮＭＯＳトランジスタ１０５Ｂ及び１０５Ｃの構造
について説明する。ＮＭＯＳトランジスタ１０５Ｂ及び
１０５Ｃのゲート電極は、多結晶シリコン膜１０７Ｂ及
び１０７Ｃとコバルト（Co）、チタン（Ti）、タングス
テン（W）等の高融点金属がシリサイド化された高融点
金属シリサイド層（CoSi2、TiSi2、WSi2等）１０８Ｂ及
び１０８Ｃとで各々構成されている。すなわち、ＮＭＯ
Ｓトランジスタ１０５Ｂ及び１０５Ｃのゲート電極は、
高融点金属を含んだポリサイド構造を有している。多結
晶シリコン膜１０７Ｂ及び１０７Ｃの下にはそれぞれゲ
ート酸化膜１０６が形成されている。１１３Ａ〜１１３
ＣはＮＭＯＳトランジスタ１０５Ｂ及び１０５Ｃのソー
ス電極及びドレイン電極となるＮ型不純物拡散層であ
り、Ｎ型不純物拡散層１１３Ｂは、ＮＭＯＳトランジス
タ１０５Ｂ及び１０５Ｃによって共有されている。これ
らのＮ型不純物拡散層１１３Ａ〜１１３Ｃは、Ｎ型不純
物である砒素（As）等を1×1014cn-3の濃度でイオン注
入することによって形成されている。そして、図１にお
ける断面図の横方向に関して、これらのＮ型不純物拡散
層１１３Ａ〜１１３Ｃは、周辺回路形成領域１０３にお
ける低濃度Ｎ型不純物拡散層１１０よりも短く形成され
ている。また、ＮＭＯＳトランジスタ１０５Ｂ及び１０
５Ｃの両ゲート電極の隣の埋め込み型分離絶縁膜１０２
上には、ゲート酸化膜１０６、多結晶シリコン膜１０７
Ｄ及び１０７Ｅ、高融点金属シリサイド層１０８Ｄ及び
１０８Ｅからなる、他のメモリセルトランジスタのゲー
ト電極が形成されている。そして、ＮＭＯＳトランジス
タ１０５Ｂ及び１０５Ｃのゲート電極及び他のメモリセ
ルトランジスタのゲート電極の周囲には、Ｎ型不純物拡
散層１１３Ａ〜１１３Ｃを覆うように形成された酸化物
あるいは窒化物からなるサイドウォール１０９Ｂが形成
されている。
【００１１】周辺回路形成領域１０３及びメモリセル形
成領域１０４に亘る全面には、酸化シリコン膜からなる
第１層間絶縁膜１１４、第２層間絶縁膜１１５、第３層
間絶縁膜１１６が順次形成されている。ここで、周辺回
路形成領域１０３上に形成された第１〜第３層間絶縁膜
１１４〜１１６には、ＮＭＯＳトランジスタ１０５Ａに
おけるソース電極又はドレイン電極の高融点金属シリサ
イド層１１２に達するコンタクトホール１１７が形成さ
れている。このコンタクトホール１１７内にはタングス
テン（W）等の導電性物質を埋め込むことによって埋め
込み配線１２１Ａが形成されており、この埋め込み配線
１２１Ａに接続されるように、タングステン等の導電性
物質からなるメタル配線１２２Ａが第３層間絶縁膜１１
６上に形成されている。このメタル配線１２２Ａは、図
示されてはいないが、例えば、周辺回路形成領域１０３
におけるＭＯＳトランジスタ同士を接続させるための配
線となっている。
成領域１０４に亘る全面には、酸化シリコン膜からなる
第１層間絶縁膜１１４、第２層間絶縁膜１１５、第３層
間絶縁膜１１６が順次形成されている。ここで、周辺回
路形成領域１０３上に形成された第１〜第３層間絶縁膜
１１４〜１１６には、ＮＭＯＳトランジスタ１０５Ａに
おけるソース電極又はドレイン電極の高融点金属シリサ
イド層１１２に達するコンタクトホール１１７が形成さ
れている。このコンタクトホール１１７内にはタングス
テン（W）等の導電性物質を埋め込むことによって埋め
込み配線１２１Ａが形成されており、この埋め込み配線
１２１Ａに接続されるように、タングステン等の導電性
物質からなるメタル配線１２２Ａが第３層間絶縁膜１１
６上に形成されている。このメタル配線１２２Ａは、図
示されてはいないが、例えば、周辺回路形成領域１０３
におけるＭＯＳトランジスタ同士を接続させるための配
線となっている。
【００１２】一方、メモリセル形成領域１０４上に形成
された第１及び第２層間絶縁膜１１４、１１５には、Ｎ
ＭＯＳトランジスタ１０５Ｂ及び１０５Ｃにおけるソー
ス電極及びドレイン電極であるＮ型不純物拡散層１１３
Ａ、１１３Ｃに達するコンタクトホール１１８、１１９
が形成されている。第１層間絶縁膜１１４には、ＮＭＯ
Ｓトランジスタ１０５Ｂ及び１０５Ｃにおけるソース電
極又はドレイン電極であるＮ型不純物拡散領域１１３Ｂ
に達するコンタクトホール１２０が形成されている。コ
ンタクトホール１２０にはメモリセルのビット線１２５
が形成されている。また、コンタクトホール１１８及び
１１９には、それぞれの内部を埋め込むように多結晶シ
リコン等の導電性物質を埋め込むことによって埋め込み
配線１２１Ｂ及び１２１Ｃが形成されている。そして、
第２層間絶縁膜１１５上には、埋め込み配線１２１Ｂ及
び１２１Ｃをそれぞれ介してＮ型不純物拡散層１１３Ａ
及び１１３Ｃに接続される、多結晶シリコンからなるキ
ャパシタのストレージノード１２２Ｂ及び１２２Ｃがそ
れぞれ形成されている。これらのストレージノード１２
２Ｂ及び１２２Ｃを覆うようにキャパシタ窒化膜１２３
Ｂ及び１２３Ｃが形成されており、さらにこれらのキャ
パシタ窒化膜１２３Ｂ及び１２３Ｃを覆うように多結晶
シリコンからなるセルプレート１２４が形成され、この
セルプレート１２４がキャパシタの上部電荷蓄積電極と
なる。このようにして、メモリセルのキャパシタ１２６
Ａ及び１２６Ｂがそれぞれ構成されている。そして、図
示されてはいないが、パッシベーション膜がＰ型半導体
基板１０１の全面上に形成されている。
された第１及び第２層間絶縁膜１１４、１１５には、Ｎ
ＭＯＳトランジスタ１０５Ｂ及び１０５Ｃにおけるソー
ス電極及びドレイン電極であるＮ型不純物拡散層１１３
Ａ、１１３Ｃに達するコンタクトホール１１８、１１９
が形成されている。第１層間絶縁膜１１４には、ＮＭＯ
Ｓトランジスタ１０５Ｂ及び１０５Ｃにおけるソース電
極又はドレイン電極であるＮ型不純物拡散領域１１３Ｂ
に達するコンタクトホール１２０が形成されている。コ
ンタクトホール１２０にはメモリセルのビット線１２５
が形成されている。また、コンタクトホール１１８及び
１１９には、それぞれの内部を埋め込むように多結晶シ
リコン等の導電性物質を埋め込むことによって埋め込み
配線１２１Ｂ及び１２１Ｃが形成されている。そして、
第２層間絶縁膜１１５上には、埋め込み配線１２１Ｂ及
び１２１Ｃをそれぞれ介してＮ型不純物拡散層１１３Ａ
及び１１３Ｃに接続される、多結晶シリコンからなるキ
ャパシタのストレージノード１２２Ｂ及び１２２Ｃがそ
れぞれ形成されている。これらのストレージノード１２
２Ｂ及び１２２Ｃを覆うようにキャパシタ窒化膜１２３
Ｂ及び１２３Ｃが形成されており、さらにこれらのキャ
パシタ窒化膜１２３Ｂ及び１２３Ｃを覆うように多結晶
シリコンからなるセルプレート１２４が形成され、この
セルプレート１２４がキャパシタの上部電荷蓄積電極と
なる。このようにして、メモリセルのキャパシタ１２６
Ａ及び１２６Ｂがそれぞれ構成されている。そして、図
示されてはいないが、パッシベーション膜がＰ型半導体
基板１０１の全面上に形成されている。
【００１３】以上のように、本発明の第１の実施の形態
に係る半導体集積回路装置によれば、周辺回路形成領域
１０３におけるＭＯＳトランジスタのゲート、ソース及
びドレインの各電極が高融点金属シリサイド膜１０８Ａ
及び高融点金属シリサイド層１１２を有するように形成
されており、かつ、メモリセル形成領域１０４における
ＭＯＳトランジスタのゲート、ソース及びドレインの各
電極のうち、ゲート電極が高融点金属シリサイド膜１０
８Ｂ及び１０８Ｃを有するように形成されている。
に係る半導体集積回路装置によれば、周辺回路形成領域
１０３におけるＭＯＳトランジスタのゲート、ソース及
びドレインの各電極が高融点金属シリサイド膜１０８Ａ
及び高融点金属シリサイド層１１２を有するように形成
されており、かつ、メモリセル形成領域１０４における
ＭＯＳトランジスタのゲート、ソース及びドレインの各
電極のうち、ゲート電極が高融点金属シリサイド膜１０
８Ｂ及び１０８Ｃを有するように形成されている。
【００１４】従って、メモリセルトランジスタを制御す
る周辺トランジスタにおいては、そのゲート電極、ソー
ス電極及びドレイン電極の各抵抗値が低減され、高速動
作の実現が可能となる。一方、メモリセルトランジスタ
においては、そのソース電極及びドレイン電極から半導
体基板に向かって流れる接合リーク電流の発生が抑制さ
れ、メモリセルの良好なリテンション特性を確保するこ
とができる。さらに、高融点金属シリサイド層を含むゲ
ート電極によってメモリセルトランジスタに対するアク
セス時間の増加が抑制されるので、データ処理速度が向
上する。
る周辺トランジスタにおいては、そのゲート電極、ソー
ス電極及びドレイン電極の各抵抗値が低減され、高速動
作の実現が可能となる。一方、メモリセルトランジスタ
においては、そのソース電極及びドレイン電極から半導
体基板に向かって流れる接合リーク電流の発生が抑制さ
れ、メモリセルの良好なリテンション特性を確保するこ
とができる。さらに、高融点金属シリサイド層を含むゲ
ート電極によってメモリセルトランジスタに対するアク
セス時間の増加が抑制されるので、データ処理速度が向
上する。
【００１５】また、メモリセルトランジスタにおけるゲ
ート電極周辺のサイドウォール１０９Ｂを、窒化物に比
較して膜ストレスの小さな酸化物によって構成すれば、
メモリセルトランジスタにおける膜ストレスに起因する
接合リーク電流の発生を抑制することもできる。
ート電極周辺のサイドウォール１０９Ｂを、窒化物に比
較して膜ストレスの小さな酸化物によって構成すれば、
メモリセルトランジスタにおける膜ストレスに起因する
接合リーク電流の発生を抑制することもできる。
【００１６】次に、本発明の第１の実施の形態において
説明した半導体集積回路装置について、その製造方法を
第２の実施の形態として、図２〜図４を参照しながら説
明する。また、第２の実施の形態においては、第１の実
施の形態と同一構成については同一符号を付けてある。
説明した半導体集積回路装置について、その製造方法を
第２の実施の形態として、図２〜図４を参照しながら説
明する。また、第２の実施の形態においては、第１の実
施の形態と同一構成については同一符号を付けてある。
【００１７】まず、図２（ａ）に示されるように、Ｐ型
半導体基板１０１の表面上に複数の埋め込み型分離絶縁
膜１０２を形成する（通常のＬＯＣＯＳ法を用いたフィ
ールド酸化膜を形成してもよい。）ことにより、Ｐ型半
導体基板１０１の表面上の領域が、周辺回路形成領域１
０３とメモリセル形成領域１０４とに分割される。そし
て、ＭＯＳトランジスタのゲート電極を形成するため
に、周辺回路形成領域１０３及びメモリ回路形成領域１
０４の表面を熱処理することにより酸化膜１０６を形成
し、その酸化膜１０６の上に多結晶シリコン膜１０７及
び窒化シリコン膜１２７を順次堆積させる。その後、周
辺回路形成領域１０３及びメモリセル形成領域１０４に
おいて、通常のフォトリソグラフィー技術を用いたエッ
チングを行うことにより、所定形状のゲート酸化膜１０
６、多結晶シリコン膜１０７Ａ〜１０７Ｅ及び窒化シリ
コン膜１２７を得る。ここで、多結晶シリコン膜１０７
Ｂ及び１０７Ｃは、後述するメモリセルトランジスタと
してのＮＭＯＳトランジスタ１０５Ｂ及び１０５Ｃのゲ
ート電極となり、多結晶シリコン膜１０７Ｄ及び１０７
Ｅは、他のメモリセルトランジスタとしてのＮＭＯＳト
ランジスタのゲート電極となる。これらのゲート酸化膜
１０６、多結晶シリコン膜１０７Ａ〜１０７Ｅ及び窒化
シリコン膜１２７をマスクとして、周辺回路形成領域１
０３及びメモリセル形成領域１０４のＰ型半導体基板１
０１の表面とその近傍に、リン（P）等のＮ導電型不純
物を4×1013cm-2のドーズ量で注入する。その注入した
Ｎ導電型不純物を熱拡散させることにより、ＮＭＯＳト
ランジスタ１０５Ａ〜１０５Ｃのソース電極及びドレイ
ン電極の一部を構成する低濃度Ｎ型不純物拡散層１１０
及びＮ型不純物拡散層１１３Ａ〜１１３Ｃが形成され
る。また、Extension構造を有するＮＭＯＳトランジス
タ１０５Ａを形成する場合は、Ｎ型不純物として砒素
（As）を4×1014cm-2のドーズ量でイオン注入する。
半導体基板１０１の表面上に複数の埋め込み型分離絶縁
膜１０２を形成する（通常のＬＯＣＯＳ法を用いたフィ
ールド酸化膜を形成してもよい。）ことにより、Ｐ型半
導体基板１０１の表面上の領域が、周辺回路形成領域１
０３とメモリセル形成領域１０４とに分割される。そし
て、ＭＯＳトランジスタのゲート電極を形成するため
に、周辺回路形成領域１０３及びメモリ回路形成領域１
０４の表面を熱処理することにより酸化膜１０６を形成
し、その酸化膜１０６の上に多結晶シリコン膜１０７及
び窒化シリコン膜１２７を順次堆積させる。その後、周
辺回路形成領域１０３及びメモリセル形成領域１０４に
おいて、通常のフォトリソグラフィー技術を用いたエッ
チングを行うことにより、所定形状のゲート酸化膜１０
６、多結晶シリコン膜１０７Ａ〜１０７Ｅ及び窒化シリ
コン膜１２７を得る。ここで、多結晶シリコン膜１０７
Ｂ及び１０７Ｃは、後述するメモリセルトランジスタと
してのＮＭＯＳトランジスタ１０５Ｂ及び１０５Ｃのゲ
ート電極となり、多結晶シリコン膜１０７Ｄ及び１０７
Ｅは、他のメモリセルトランジスタとしてのＮＭＯＳト
ランジスタのゲート電極となる。これらのゲート酸化膜
１０６、多結晶シリコン膜１０７Ａ〜１０７Ｅ及び窒化
シリコン膜１２７をマスクとして、周辺回路形成領域１
０３及びメモリセル形成領域１０４のＰ型半導体基板１
０１の表面とその近傍に、リン（P）等のＮ導電型不純
物を4×1013cm-2のドーズ量で注入する。その注入した
Ｎ導電型不純物を熱拡散させることにより、ＮＭＯＳト
ランジスタ１０５Ａ〜１０５Ｃのソース電極及びドレイ
ン電極の一部を構成する低濃度Ｎ型不純物拡散層１１０
及びＮ型不純物拡散層１１３Ａ〜１１３Ｃが形成され
る。また、Extension構造を有するＮＭＯＳトランジス
タ１０５Ａを形成する場合は、Ｎ型不純物として砒素
（As）を4×1014cm-2のドーズ量でイオン注入する。
【００１８】次に、図２（ｂ）に示されるように、周辺
回路形成領域１０３及びメモリセル形成領域１０４にお
いて、例えば、酸化シリコン膜からなる絶縁膜を、ＮＭ
ＯＳトランジスタ１０５Ｂ及び１０５Ｃのゲート電極と
なる多結晶シリコン膜１０７Ｂ及び１０７Ｃの間隔（0.
3オm）の1/2以上の距離（例えば、0.15オm以上）に相当す
る厚さで堆積させる。そして、この絶縁膜に対して異方
性エッチングを施すことにより、多結晶シリコン膜１０
７Ａの側壁にはサイドウォール１０９Ａが、多結晶シリ
コン膜１０７Ｂ〜１０７Ｅの側壁にはサイドウォール１
０９Ｂがそれぞれが形成される。この場合、サイドウォ
ール１０９Ａ及び１０９Ｂを形成するための絶縁膜は、
前述したような厚さで堆積させているので、異方性エッ
チングによりサイドウォール１０９Ａ及び１０９Ｂが形
成された時には、メモリセル形成領域１０４におけるＮ
型不純物拡散層１１３Ａ〜１１３Ｃはサイドウォール１
０９Ｂによって覆われた状態となる。また、図２（ａ）
における断面図の横方向の距離に関して、周辺回路形成
領域１０３における低濃度Ｎ型不純物拡散層１１０は、
メモリセル形成領域１０４におけるＮ型不純物拡散層１
１３Ａ〜１１３Ｃよりも大きく形成されているので、周
辺回路形成領域１０３におけるＮ型不純物拡散層１１０
の表面は、後述する高濃度Ｎ型不純物拡散層１１１が形
成されるように、その一部がサイドウォール１０９Ａか
ら露出した状態となっている。
回路形成領域１０３及びメモリセル形成領域１０４にお
いて、例えば、酸化シリコン膜からなる絶縁膜を、ＮＭ
ＯＳトランジスタ１０５Ｂ及び１０５Ｃのゲート電極と
なる多結晶シリコン膜１０７Ｂ及び１０７Ｃの間隔（0.
3オm）の1/2以上の距離（例えば、0.15オm以上）に相当す
る厚さで堆積させる。そして、この絶縁膜に対して異方
性エッチングを施すことにより、多結晶シリコン膜１０
７Ａの側壁にはサイドウォール１０９Ａが、多結晶シリ
コン膜１０７Ｂ〜１０７Ｅの側壁にはサイドウォール１
０９Ｂがそれぞれが形成される。この場合、サイドウォ
ール１０９Ａ及び１０９Ｂを形成するための絶縁膜は、
前述したような厚さで堆積させているので、異方性エッ
チングによりサイドウォール１０９Ａ及び１０９Ｂが形
成された時には、メモリセル形成領域１０４におけるＮ
型不純物拡散層１１３Ａ〜１１３Ｃはサイドウォール１
０９Ｂによって覆われた状態となる。また、図２（ａ）
における断面図の横方向の距離に関して、周辺回路形成
領域１０３における低濃度Ｎ型不純物拡散層１１０は、
メモリセル形成領域１０４におけるＮ型不純物拡散層１
１３Ａ〜１１３Ｃよりも大きく形成されているので、周
辺回路形成領域１０３におけるＮ型不純物拡散層１１０
の表面は、後述する高濃度Ｎ型不純物拡散層１１１が形
成されるように、その一部がサイドウォール１０９Ａか
ら露出した状態となっている。
【００１９】その後、周辺回路形成領域１０３におい
て、サイドウォール１０９Ａから露出している低濃度Ｎ
型不純物拡散層１１０に対して、砒素（As）等のＮ導電
型不純物を、例えば2×1015cm-2のドーズ量で注入す
る。その注入したＮ導電型不純物を熱拡散させることに
より、ＮＭＯＳトランジスタ１０５Ａのソース電極及び
ドレイン電極の一部を構成する高濃度Ｎ型不純物拡散層
１１１が形成される。以上のようにして、周辺回路形成
領域１０３及びメモリセル形成領域１０４におけるＮＭ
ＯＳトランジスタ１０５Ａ〜１０５Ｃが形成される。ま
た、周辺回路としてのＮＭＯＳトランジスタ１０５Ａの
ソース電極及びドレイン電極はＬＤＤ構造を有するよう
に形成される。
て、サイドウォール１０９Ａから露出している低濃度Ｎ
型不純物拡散層１１０に対して、砒素（As）等のＮ導電
型不純物を、例えば2×1015cm-2のドーズ量で注入す
る。その注入したＮ導電型不純物を熱拡散させることに
より、ＮＭＯＳトランジスタ１０５Ａのソース電極及び
ドレイン電極の一部を構成する高濃度Ｎ型不純物拡散層
１１１が形成される。以上のようにして、周辺回路形成
領域１０３及びメモリセル形成領域１０４におけるＮＭ
ＯＳトランジスタ１０５Ａ〜１０５Ｃが形成される。ま
た、周辺回路としてのＮＭＯＳトランジスタ１０５Ａの
ソース電極及びドレイン電極はＬＤＤ構造を有するよう
に形成される。
【００２０】続いて、図２（ｃ）に示されるように、多
結晶シリコン膜１０７Ａ〜１０７Ｅ上の窒化シリコン膜
１２７を、選択エッチングを行うことによって除去す
る。その後、全面にコバルト（Co）、チタン（Ti）、タ
ングステン（W）等の高融点金属膜１０８を堆積させ
る。ここで、通常のサリサイド（Self Aligned Silicid
e）工程を行うことによって多結晶シリコン膜１０７Ａ
〜１０７Ｅや高濃度Ｎ型不純物拡散層１１１と高融点金
属膜１０８とを反応させる。すると、図３（ａ）に示さ
れるように、ゲート電極の一部となる多結晶シリコン膜
１０７Ａ〜１０７Ｅ上及び高濃度不純物拡散層１１１上
に、CoSi2、TiSi2、WSi2等の高融点金属シリサイド膜１
０８Ａ〜１０８Ｅ及び高融点金属シリサイド層１１２が
形成される。ここで、メモリセル形成領域１０４におけ
るＮＭＯＳトランジスタ１０５Ｂ及び１０５ＣのＮ型不
純物拡散層１１３Ａ〜１１３Ｃは、サイドウォール１０
９Ｂによって覆われているので、高融点金属膜１０８と
のシリサイド化が生じることはない。また、サイドウォ
ール１０９Ａ、１０９Ｂ及び埋め込み型分離絶縁膜１０
２上に堆積した高融点金属膜１０８は反応することな
く、その後除去される。
結晶シリコン膜１０７Ａ〜１０７Ｅ上の窒化シリコン膜
１２７を、選択エッチングを行うことによって除去す
る。その後、全面にコバルト（Co）、チタン（Ti）、タ
ングステン（W）等の高融点金属膜１０８を堆積させ
る。ここで、通常のサリサイド（Self Aligned Silicid
e）工程を行うことによって多結晶シリコン膜１０７Ａ
〜１０７Ｅや高濃度Ｎ型不純物拡散層１１１と高融点金
属膜１０８とを反応させる。すると、図３（ａ）に示さ
れるように、ゲート電極の一部となる多結晶シリコン膜
１０７Ａ〜１０７Ｅ上及び高濃度不純物拡散層１１１上
に、CoSi2、TiSi2、WSi2等の高融点金属シリサイド膜１
０８Ａ〜１０８Ｅ及び高融点金属シリサイド層１１２が
形成される。ここで、メモリセル形成領域１０４におけ
るＮＭＯＳトランジスタ１０５Ｂ及び１０５ＣのＮ型不
純物拡散層１１３Ａ〜１１３Ｃは、サイドウォール１０
９Ｂによって覆われているので、高融点金属膜１０８と
のシリサイド化が生じることはない。また、サイドウォ
ール１０９Ａ、１０９Ｂ及び埋め込み型分離絶縁膜１０
２上に堆積した高融点金属膜１０８は反応することな
く、その後除去される。
【００２１】次に、図３（ｂ）に示されるように、Ｐ型
半導体基板１０１全面上に酸化シリコン膜からなる第１
層間絶縁膜１１４が形成される。そして、メモリセル形
成領域１０４における第１層間絶縁膜１１４内には、Ｎ
ＭＯＳトランジスタ１０５Ｂ及び１０５Ｃのソース電極
及びドレイン電極であるＮ型不純物拡散層１１３Ｂに達
するコンタクトホール１２０が形成される。その後、コ
ンタクトホール１２０を埋め込むように、メモリセルの
ビット線１２５が形成される。
半導体基板１０１全面上に酸化シリコン膜からなる第１
層間絶縁膜１１４が形成される。そして、メモリセル形
成領域１０４における第１層間絶縁膜１１４内には、Ｎ
ＭＯＳトランジスタ１０５Ｂ及び１０５Ｃのソース電極
及びドレイン電極であるＮ型不純物拡散層１１３Ｂに達
するコンタクトホール１２０が形成される。その後、コ
ンタクトホール１２０を埋め込むように、メモリセルの
ビット線１２５が形成される。
【００２２】次に、図４（ａ）に示されるように、ビッ
ト線１２５を覆う第２層間絶縁膜１１５が第１層間絶縁
膜１１４上に形成される。ここで、メモリセル形成領域
１０４における第１及び第２層間絶縁膜１１４及び１１
５内には、ＮＭＯＳトランジスタ１０５Ｂ及び１０５Ｃ
のソース電極及びドレイン電極であるＮ型不純物拡散層
１１３Ａ及び１１３Ｃに達するコンタクトホール１１８
及び１１９が形成される。コンタクトホール１１８及び
１１９内には、多結晶シリコン等からなる埋め込み配線
１２１Ｂ及び１２１Ｃが形成され、これらの埋め込み配
線１２１Ｂ及び１２１Ｃを介してＮ型不純物拡散層１１
３Ａ及び１１３Ｃに接続されるキャパシタ１２６Ａ及び
１２６Ｂのストレージノード１２２Ｂ及び１２２Ｃがそ
れぞれ形成される。そして、ストレージノード１２２Ｂ
及び１２２Ｃ上には、キャパシタ窒化膜１２３Ａ及び１
２３Ｂ、キャパシタ１２６Ａ及び１２６Ｂのセルプレー
ト１２４Ａ及び１２４Ｂがそれぞれ順次形成される。
ト線１２５を覆う第２層間絶縁膜１１５が第１層間絶縁
膜１１４上に形成される。ここで、メモリセル形成領域
１０４における第１及び第２層間絶縁膜１１４及び１１
５内には、ＮＭＯＳトランジスタ１０５Ｂ及び１０５Ｃ
のソース電極及びドレイン電極であるＮ型不純物拡散層
１１３Ａ及び１１３Ｃに達するコンタクトホール１１８
及び１１９が形成される。コンタクトホール１１８及び
１１９内には、多結晶シリコン等からなる埋め込み配線
１２１Ｂ及び１２１Ｃが形成され、これらの埋め込み配
線１２１Ｂ及び１２１Ｃを介してＮ型不純物拡散層１１
３Ａ及び１１３Ｃに接続されるキャパシタ１２６Ａ及び
１２６Ｂのストレージノード１２２Ｂ及び１２２Ｃがそ
れぞれ形成される。そして、ストレージノード１２２Ｂ
及び１２２Ｃ上には、キャパシタ窒化膜１２３Ａ及び１
２３Ｂ、キャパシタ１２６Ａ及び１２６Ｂのセルプレー
ト１２４Ａ及び１２４Ｂがそれぞれ順次形成される。
【００２３】次に、図４（ｂ）に示されるように、キャ
パシタ１２６Ａ及び１２６Ｂを覆う第３層間絶縁膜１１
６が第２層間絶縁膜１１５上に形成される。ここで、周
辺回路形成領域１０３における第１〜第３層間絶縁膜１
１４〜１１６内には、ＮＭＯＳトランジスタ１０５Ａの
ソース電極又はドレイン電極の一部である高融点金属シ
リサイド層１１２に達するコンタクトホール１１７が形
成される。コンタクトホール１１７内には、タングステ
ン（W）等からなる埋め込み配線１２１Ａが形成され、
この埋め込み配線１２１Ａを介して高融点金属シリサイ
ド層１１２に接続されるメタル配線１２２Ａがタングス
テン（W）等を用いて形成される。
パシタ１２６Ａ及び１２６Ｂを覆う第３層間絶縁膜１１
６が第２層間絶縁膜１１５上に形成される。ここで、周
辺回路形成領域１０３における第１〜第３層間絶縁膜１
１４〜１１６内には、ＮＭＯＳトランジスタ１０５Ａの
ソース電極又はドレイン電極の一部である高融点金属シ
リサイド層１１２に達するコンタクトホール１１７が形
成される。コンタクトホール１１７内には、タングステ
ン（W）等からなる埋め込み配線１２１Ａが形成され、
この埋め込み配線１２１Ａを介して高融点金属シリサイ
ド層１１２に接続されるメタル配線１２２Ａがタングス
テン（W）等を用いて形成される。
【００２４】その後、メモリセルと周辺回路（周辺トラ
ンジスタ）とを接続するメタル配線、複数の周辺トラン
ジスタ同士を接続するメタル配線等を形成し、最後にパ
ッシベーション膜を半導体基板全面に形成することによ
り、本発明の第１の実施の形態に係る半導体集積回路装
置が完成される。
ンジスタ）とを接続するメタル配線、複数の周辺トラン
ジスタ同士を接続するメタル配線等を形成し、最後にパ
ッシベーション膜を半導体基板全面に形成することによ
り、本発明の第１の実施の形態に係る半導体集積回路装
置が完成される。
【００２５】以上に説明したように、本発明の第２の実
施の形態に係る半導体装置の製造方法によれば、Ｐ型半
導体基板１０１全面上に高融点金属膜１０８を堆積させ
てサリサイド工程を行う前に、メモリセル形成領域２０
４におけるＮＭＯＳトランジスタ１０５Ｂ及び１０５Ｃ
のゲート電極の間隔の1/2以上の距離に相当する厚さで
絶縁膜を堆積させるので、その後に異方性エッチングを
行うことにより、周辺回路形成領域１０４において高濃
度Ｎ型不純物層１１１を設けるためのサイドウォール１
０９Ａを形成するのと同時に、メモリセル形成領域にお
いてＮ型不純物拡散層１１３Ａ〜１１３Ｃをサイドウォ
ール１０９Ｂによって被覆することができる。
施の形態に係る半導体装置の製造方法によれば、Ｐ型半
導体基板１０１全面上に高融点金属膜１０８を堆積させ
てサリサイド工程を行う前に、メモリセル形成領域２０
４におけるＮＭＯＳトランジスタ１０５Ｂ及び１０５Ｃ
のゲート電極の間隔の1/2以上の距離に相当する厚さで
絶縁膜を堆積させるので、その後に異方性エッチングを
行うことにより、周辺回路形成領域１０４において高濃
度Ｎ型不純物層１１１を設けるためのサイドウォール１
０９Ａを形成するのと同時に、メモリセル形成領域にお
いてＮ型不純物拡散層１１３Ａ〜１１３Ｃをサイドウォ
ール１０９Ｂによって被覆することができる。
【００２６】その結果、周辺回路形成領域におけるＮＭ
ＯＳトランジスタ１０５Ａのゲート、ソース、ドレイン
の各電極をシリサイド化するのと同時に、メモリセル形
成領域におけるＮＭＯＳトランジスタ１０５Ｂ及び１０
５Ｃのソース及びドレイン電極のシリサイド化を防止し
ながら、ゲート電極をシリサイド化させることができ
る。すなわち、高速動作の可能な周辺回路と、接合リー
ク電流の発生が抑制され、かつデータ処理速度の速いメ
モリセルとが一つの半導体基板上に形成された半導体集
積回路装置を効率良く製造することが可能となる。
ＯＳトランジスタ１０５Ａのゲート、ソース、ドレイン
の各電極をシリサイド化するのと同時に、メモリセル形
成領域におけるＮＭＯＳトランジスタ１０５Ｂ及び１０
５Ｃのソース及びドレイン電極のシリサイド化を防止し
ながら、ゲート電極をシリサイド化させることができ
る。すなわち、高速動作の可能な周辺回路と、接合リー
ク電流の発生が抑制され、かつデータ処理速度の速いメ
モリセルとが一つの半導体基板上に形成された半導体集
積回路装置を効率良く製造することが可能となる。
【００２７】次に、本発明の第１の実施の形態において
説明した半導体集積回路装置について、その製造方法を
第３の実施の形態として、図５〜図６を参照しながら説
明する。第２の実施の形態に係る半導体集積回路装置の
製造方法は、第２の実施の形態における図２（ｂ）に示
される製造工程（サイドウォール１０９Ａ及び１０９Ｂ
の形成工程）までは同一であるので、それ以降の製造工
程について説明する。また、第３の実施の形態におい
て、第２の実施の形態と同一構成については同一符号を
付けてある。
説明した半導体集積回路装置について、その製造方法を
第３の実施の形態として、図５〜図６を参照しながら説
明する。第２の実施の形態に係る半導体集積回路装置の
製造方法は、第２の実施の形態における図２（ｂ）に示
される製造工程（サイドウォール１０９Ａ及び１０９Ｂ
の形成工程）までは同一であるので、それ以降の製造工
程について説明する。また、第３の実施の形態におい
て、第２の実施の形態と同一構成については同一符号を
付けてある。
【００２８】第２の実施の形態においては、図２（ｃ）
に示されるように、多結晶シリコン膜１０７Ａ〜１０７
Ｃ上の窒化シリコン膜１２７が除去された後に、コバル
ト（Co）、チタン（Ti）、タングステン（W）等の高融
点金属膜１０８を全面に形成していたが、第３の実施の
形態においては、図５（ａ）に示されるように、窒化シ
リコン膜１２７を除去する前に、コバルト（Co）、チタ
ン（Ti）、タングステン（W）等の高融点金属シリサイ
ド膜１０８をＰ型半導体基板１０１の全面に形成する。
に示されるように、多結晶シリコン膜１０７Ａ〜１０７
Ｃ上の窒化シリコン膜１２７が除去された後に、コバル
ト（Co）、チタン（Ti）、タングステン（W）等の高融
点金属膜１０８を全面に形成していたが、第３の実施の
形態においては、図５（ａ）に示されるように、窒化シ
リコン膜１２７を除去する前に、コバルト（Co）、チタ
ン（Ti）、タングステン（W）等の高融点金属シリサイ
ド膜１０８をＰ型半導体基板１０１の全面に形成する。
【００２９】続いて、図５（ｂ）に示されるように、通
常のサリサイド工程を行うことによって、高濃度Ｎ型不
純物拡散層１１１と高融点金属膜１０８とを反応させ
て、周辺回路形成領域１０３におけるＮＭＯＳトランジ
スタ１０５Ａのソース電極及びドレイン電極の一部であ
るCoSi2やTiSi2等の高融点金属シリサイド層１１２が形
成される。ここで、メモリセル形成領域１０４における
ＮＭＯＳトランジスタ１０５Ａ及び１０５ＢのＮ型不純
物拡散層１１３Ａ〜１１３Ｂは、サイドウォール１０９
Ｂによって覆われているので、高融点金属膜１０８との
シリサイド化が生じることはない。また、サイドウォー
ル１０９Ａ及び１０９Ｂ、埋め込み型分離絶縁膜１０２
及び窒化シリコン膜１２７上に堆積した高融点金属膜１
０８は、反応することなくその後除去される。
常のサリサイド工程を行うことによって、高濃度Ｎ型不
純物拡散層１１１と高融点金属膜１０８とを反応させ
て、周辺回路形成領域１０３におけるＮＭＯＳトランジ
スタ１０５Ａのソース電極及びドレイン電極の一部であ
るCoSi2やTiSi2等の高融点金属シリサイド層１１２が形
成される。ここで、メモリセル形成領域１０４における
ＮＭＯＳトランジスタ１０５Ａ及び１０５ＢのＮ型不純
物拡散層１１３Ａ〜１１３Ｂは、サイドウォール１０９
Ｂによって覆われているので、高融点金属膜１０８との
シリサイド化が生じることはない。また、サイドウォー
ル１０９Ａ及び１０９Ｂ、埋め込み型分離絶縁膜１０２
及び窒化シリコン膜１２７上に堆積した高融点金属膜１
０８は、反応することなくその後除去される。
【００３０】高融点金属膜１０８の除去後、図５（ｃ）
に示されるように、ＣＶＤ（Chemical Vapor Depositio
n）法等を用いて、Ｐ型半導体基板１０１全面に酸化シ
リコン膜１２８を形成し、その後、ＳＯＧエッチバック
法による全面エッチングを行うか、又はＣＭＰ（Chemic
al Mechanical Polishing）法を用いることにより、多
結晶シリコン膜１０７Ａ〜１０７Ｃ上の窒化シリコン膜
１２７が露出するまで酸化シリコン膜１２８を除去す
る。
に示されるように、ＣＶＤ（Chemical Vapor Depositio
n）法等を用いて、Ｐ型半導体基板１０１全面に酸化シ
リコン膜１２８を形成し、その後、ＳＯＧエッチバック
法による全面エッチングを行うか、又はＣＭＰ（Chemic
al Mechanical Polishing）法を用いることにより、多
結晶シリコン膜１０７Ａ〜１０７Ｃ上の窒化シリコン膜
１２７が露出するまで酸化シリコン膜１２８を除去す
る。
【００３１】窒化シリコン膜１２７を露出させた後、図
６（ａ）に示されるように、多結晶シリコン膜１０７Ａ
〜１０７Ｅ上の窒化シリコン膜１２７を選択的に除去
し、コバルト（Co）、チタン（Ti）、タングステン
（W）等の高融点金属膜１２９を全面に堆積させる。そ
の後、通常のサリサイド工程を行うことによって多結晶
シリコン膜１０７Ａ〜１０７Ｅと高融点金属膜１２９と
を反応させる。すると、図６（ｂ）に示されるように、
ゲート電極の一部となる多結晶シリコン膜１０７Ａ〜１
０７Ｅ上に、CoSi2、TiSi2、WSi2等の高融点金属シリサ
イド膜１０８Ａ〜１０８Ｃが形成され、酸化シリコン膜
１２８上に堆積した高融点金属膜１２９は反応すること
なく除去される。
６（ａ）に示されるように、多結晶シリコン膜１０７Ａ
〜１０７Ｅ上の窒化シリコン膜１２７を選択的に除去
し、コバルト（Co）、チタン（Ti）、タングステン
（W）等の高融点金属膜１２９を全面に堆積させる。そ
の後、通常のサリサイド工程を行うことによって多結晶
シリコン膜１０７Ａ〜１０７Ｅと高融点金属膜１２９と
を反応させる。すると、図６（ｂ）に示されるように、
ゲート電極の一部となる多結晶シリコン膜１０７Ａ〜１
０７Ｅ上に、CoSi2、TiSi2、WSi2等の高融点金属シリサ
イド膜１０８Ａ〜１０８Ｃが形成され、酸化シリコン膜
１２８上に堆積した高融点金属膜１２９は反応すること
なく除去される。
【００３２】そして、この酸化シリコン膜１２８は第２
の実施の形態における第１層間絶縁膜として利用され、
その後は、第２の実施の形態と同様に、メモリセルにお
けるビット線及びキャパシタ、周辺回路におけるメタル
配線、メモリセルと周辺回路とを接続するメタル配線等
が形成され、最後にパッシベーション膜を半導体基板全
面に形成することにより、本発明の第１の実施の形態に
係る半導体集積回路装置が完成される。
の実施の形態における第１層間絶縁膜として利用され、
その後は、第２の実施の形態と同様に、メモリセルにお
けるビット線及びキャパシタ、周辺回路におけるメタル
配線、メモリセルと周辺回路とを接続するメタル配線等
が形成され、最後にパッシベーション膜を半導体基板全
面に形成することにより、本発明の第１の実施の形態に
係る半導体集積回路装置が完成される。
【００３３】以上に説明したように、本発明の第３の実
施の形態に係る半導体装置の製造方法によれば、第２の
実施の形態における効果に加えて、以下の効果を得るこ
とができる。すなわち、ＮＭＯＳトランジスタ１０５Ａ
〜１０５Ｃにおける多結晶シリコン膜１０７Ａ〜１０７
Ｃや、他のメモリセルトランジスタのゲート電極となる
多結晶シリコン膜１０７Ｄ及び１０７Ｅ上の窒化シリコ
ン膜１２７を選択エッチングによって除去する際に、窒
化シリコン膜１２７を露出させるような酸化シリコン膜
１２８をＰ型半導体基板１０１上に形成し、その後、窒
化シリコン膜１２７を除去するようにしたので、周辺回
路形成領域１０４におけるＮＭＯＳトランジスタ１０５
Ａの低濃度Ｎ型不純物拡散層１１０に対するエッチング
によるダメージ発生を防止することができる。その結
果、周辺回路におけるＭＯＳトランジスタの回路特性等
を良好に保つことができる。
施の形態に係る半導体装置の製造方法によれば、第２の
実施の形態における効果に加えて、以下の効果を得るこ
とができる。すなわち、ＮＭＯＳトランジスタ１０５Ａ
〜１０５Ｃにおける多結晶シリコン膜１０７Ａ〜１０７
Ｃや、他のメモリセルトランジスタのゲート電極となる
多結晶シリコン膜１０７Ｄ及び１０７Ｅ上の窒化シリコ
ン膜１２７を選択エッチングによって除去する際に、窒
化シリコン膜１２７を露出させるような酸化シリコン膜
１２８をＰ型半導体基板１０１上に形成し、その後、窒
化シリコン膜１２７を除去するようにしたので、周辺回
路形成領域１０４におけるＮＭＯＳトランジスタ１０５
Ａの低濃度Ｎ型不純物拡散層１１０に対するエッチング
によるダメージ発生を防止することができる。その結
果、周辺回路におけるＭＯＳトランジスタの回路特性等
を良好に保つことができる。
【００３４】次に、本発明の第１の実施の形態において
説明した半導体集積回路装置について、その製造方法を
第４の実施の形態として、図７〜図８を参照しながら説
明する。
説明した半導体集積回路装置について、その製造方法を
第４の実施の形態として、図７〜図８を参照しながら説
明する。
【００３５】第３の実施の形態に係る半導体集積回路装
置の製造方法は、第２の実施の形態における図２（ａ）
に示されている製造工程（周辺回路形成領域１０３及び
メモリセル形成領域１０４におけるＮＭＯＳトランジス
タ１０５Ａ〜１０５Ｃの形成工程）までは同一であるの
で、それ以降の製造工程について説明する。また、第４
の実施の形態において、第２及び第３の実施の形態と同
一構成については同一符号を付けてある。
置の製造方法は、第２の実施の形態における図２（ａ）
に示されている製造工程（周辺回路形成領域１０３及び
メモリセル形成領域１０４におけるＮＭＯＳトランジス
タ１０５Ａ〜１０５Ｃの形成工程）までは同一であるの
で、それ以降の製造工程について説明する。また、第４
の実施の形態において、第２及び第３の実施の形態と同
一構成については同一符号を付けてある。
【００３６】第２及び第３の実施の形態においては、メ
モリセル形成領域１０４におけるＮＭＯＳトランジスタ
１０５Ａ及び１０５ＢのＮ型不純物拡散層１１３Ａ〜１
１３Ｃを覆うようにサイドウォール１０９が形成されて
いたが、第４の実施の形態においては、図７（ａ）に示
されるように、Ｎ型不純物拡散層１１３Ａ〜１１３Ｃが
露出する程度の厚さで絶縁膜を堆積させることによって
第１サイドウォール１０９Ａ及び１０９Ｂが形成され
る。このような厚さで第１サイドウォール１０９Ａ及び
１０９Ｂを形成しているのは、後述するように、周辺回
路形成領域１０３におけるＬＤＤ構造、又はExtension
構造を有するＮＭＯＳトランジスタ１０５Ａの低濃度Ｎ
型不純物拡散層１１０の断面図横方向の距離をできるだ
け短くすることにより、ＮＭＯＳトランジスタ１０５Ａ
の寄生抵抗を減少させるためである。その後、異方性エ
ッチングを行うことにより、第１サイドウォール１０９
Ａ及び１０９Ｂが形成される。
モリセル形成領域１０４におけるＮＭＯＳトランジスタ
１０５Ａ及び１０５ＢのＮ型不純物拡散層１１３Ａ〜１
１３Ｃを覆うようにサイドウォール１０９が形成されて
いたが、第４の実施の形態においては、図７（ａ）に示
されるように、Ｎ型不純物拡散層１１３Ａ〜１１３Ｃが
露出する程度の厚さで絶縁膜を堆積させることによって
第１サイドウォール１０９Ａ及び１０９Ｂが形成され
る。このような厚さで第１サイドウォール１０９Ａ及び
１０９Ｂを形成しているのは、後述するように、周辺回
路形成領域１０３におけるＬＤＤ構造、又はExtension
構造を有するＮＭＯＳトランジスタ１０５Ａの低濃度Ｎ
型不純物拡散層１１０の断面図横方向の距離をできるだ
け短くすることにより、ＮＭＯＳトランジスタ１０５Ａ
の寄生抵抗を減少させるためである。その後、異方性エ
ッチングを行うことにより、第１サイドウォール１０９
Ａ及び１０９Ｂが形成される。
【００３７】次に、図７（ｂ）に示されるように、窒化
シリコン膜１３０をＰ型半導体基板１０１の全面に堆積
させる。さらに、後述する第２サイドウォール１３１Ｂ
を形成するための異方性エッチングを行った後に、メモ
リセル形成領域１０４におけるＮ型不純物拡散層１１３
Ｂ上に形成された薄い窒化シリコン膜１３０が覆われる
ような厚さで、酸化シリコン膜１３１をＰ型半導体基板
１０１の全面に堆積させる。その後、異方性エッチング
を行うことによって、周辺回路形成領域上には第２サイ
ドウォール１３１Ａが、メモリセル形成領域上には第２
サイドウォール１３１Ｂがそれぞれ形成される。
シリコン膜１３０をＰ型半導体基板１０１の全面に堆積
させる。さらに、後述する第２サイドウォール１３１Ｂ
を形成するための異方性エッチングを行った後に、メモ
リセル形成領域１０４におけるＮ型不純物拡散層１１３
Ｂ上に形成された薄い窒化シリコン膜１３０が覆われる
ような厚さで、酸化シリコン膜１３１をＰ型半導体基板
１０１の全面に堆積させる。その後、異方性エッチング
を行うことによって、周辺回路形成領域上には第２サイ
ドウォール１３１Ａが、メモリセル形成領域上には第２
サイドウォール１３１Ｂがそれぞれ形成される。
【００３８】第２のサイドウォール１３１Ａ及び１３１
Ｂの形成後、図７（ｃ）に示されるように、メモリセル
形成領域１０４上のＮＭＯＳトランジスタ１０５Ｂ及び
１０５Ｃを覆うようにフォトレジスト膜を形成し、酸化
シリコン膜あるいは窒化シリコン膜に対する選択的なエ
ッチングを順次行うことにより、周辺回路形成領域１０
３上の酸化シリコン膜からなる第２サイドウォール１３
１Ａ及び窒化シリコン膜１３０が順次除去される。この
時、第１サイドウォール１０９Ａの表面に窒化シリコン
膜１３０が残存し、これが第３サイドウォール１３０Ａ
となる。また、ここでは、上述したように、窒化シリコ
ン膜１３０の除去工程は、酸化シリコン膜をエッチング
せずに、窒化シリコン膜をエッチングする選択的エッチ
ングを用いて行っているので、Ｐ型半導体基板１０１の
表面及びその近傍に形成された埋め込み型分離絶縁膜膜
１０２がエッチングされるのを防止することができる。
Ｂの形成後、図７（ｃ）に示されるように、メモリセル
形成領域１０４上のＮＭＯＳトランジスタ１０５Ｂ及び
１０５Ｃを覆うようにフォトレジスト膜を形成し、酸化
シリコン膜あるいは窒化シリコン膜に対する選択的なエ
ッチングを順次行うことにより、周辺回路形成領域１０
３上の酸化シリコン膜からなる第２サイドウォール１３
１Ａ及び窒化シリコン膜１３０が順次除去される。この
時、第１サイドウォール１０９Ａの表面に窒化シリコン
膜１３０が残存し、これが第３サイドウォール１３０Ａ
となる。また、ここでは、上述したように、窒化シリコ
ン膜１３０の除去工程は、酸化シリコン膜をエッチング
せずに、窒化シリコン膜をエッチングする選択的エッチ
ングを用いて行っているので、Ｐ型半導体基板１０１の
表面及びその近傍に形成された埋め込み型分離絶縁膜膜
１０２がエッチングされるのを防止することができる。
【００３９】その後、図８（ａ）に示されるように、周
辺回路形成領域１０３において、窒化シリコン膜１２７
及び第３サイドウォール１３０Ａをマスクとして、Ｐ型
半導体基板１０１の表面及びその近傍に、砒素（As）等
のＮ導電型不純物が例えば2×1015cm-2のドーズ量で注
入される。その注入したＮ導電型不純物を熱拡散させる
ことにより、ＮＭＯＳトランジスタ１０５Ａのソース電
極及びドレイン電極の一部を構成する高濃度Ｎ型不純物
拡散層１１１が形成される。また、高濃度Ｎ型不純物拡
散層１１１の形成工程は、図７（ａ）に示される製造工
程における第１サイドウォール１０９Ａが形成された後
に行われてもよい。このようにして、ＬＤＤ構造、又は
Extension構造を有するＮＭＯＳトランジスタが形成さ
れるが、いずれの場合においても、高濃度Ｎ型不純物拡
散層１１１を形成するための第１及び第３サイドウォー
ル１０９Ａ及び１３０Ａは、第２及び第３の実施の形態
の場合よりも薄い厚さで形成されるので、低濃度Ｎ型不
純物拡散層１１０の断面図横方向の距離がより短くな
り、その結果、ＮＭＯＳトランジスタ１０５Ａにおける
寄生抵抗を減少させることができる。
辺回路形成領域１０３において、窒化シリコン膜１２７
及び第３サイドウォール１３０Ａをマスクとして、Ｐ型
半導体基板１０１の表面及びその近傍に、砒素（As）等
のＮ導電型不純物が例えば2×1015cm-2のドーズ量で注
入される。その注入したＮ導電型不純物を熱拡散させる
ことにより、ＮＭＯＳトランジスタ１０５Ａのソース電
極及びドレイン電極の一部を構成する高濃度Ｎ型不純物
拡散層１１１が形成される。また、高濃度Ｎ型不純物拡
散層１１１の形成工程は、図７（ａ）に示される製造工
程における第１サイドウォール１０９Ａが形成された後
に行われてもよい。このようにして、ＬＤＤ構造、又は
Extension構造を有するＮＭＯＳトランジスタが形成さ
れるが、いずれの場合においても、高濃度Ｎ型不純物拡
散層１１１を形成するための第１及び第３サイドウォー
ル１０９Ａ及び１３０Ａは、第２及び第３の実施の形態
の場合よりも薄い厚さで形成されるので、低濃度Ｎ型不
純物拡散層１１０の断面図横方向の距離がより短くな
り、その結果、ＮＭＯＳトランジスタ１０５Ａにおける
寄生抵抗を減少させることができる。
【００４０】次に、フォトレジスト膜を除去した後、図
８（ｂ）に示されるように、周辺回路形成領域１０３に
おける多結晶シリコン膜１０７Ａ上の窒化シリコン膜１
２７及び第３サイドウォール１３０Ａと、メモリセル形
成領域１０４における多結晶シリコン膜１０７Ｂ〜１０
７Ｅ上の窒化シリコン膜１２７及び１３０とを選択的エ
ッチングにより除去する。
８（ｂ）に示されるように、周辺回路形成領域１０３に
おける多結晶シリコン膜１０７Ａ上の窒化シリコン膜１
２７及び第３サイドウォール１３０Ａと、メモリセル形
成領域１０４における多結晶シリコン膜１０７Ｂ〜１０
７Ｅ上の窒化シリコン膜１２７及び１３０とを選択的エ
ッチングにより除去する。
【００４１】次に、コバルト（Co）、チタン（Ti）、タ
ングステン（W）等の高融点金属膜１２９を全面に堆積
させ、通常のサリサイド工程を行うことによって多結晶
シリコン膜１０７Ａ〜１０７Ｅ及び高濃度Ｎ型不純物拡
散層１１１と高融点金属膜１２９とを反応させる。その
結果、図８（ｃ）に示されるように、ゲート電極の一部
となる多結晶シリコン膜１０７Ａ〜１０７Ｅ及び高濃度
Ｎ型不純物拡散層１１１上に、CoSi2、TiSi2、WSi2等の
高融点金属シリサイド膜１０８Ａ〜１０８Ｅ及び高融点
金属シリサイド層１１２が形成される。また、第１及び
第２サイドウォール１０９Ａ及び１３１Ｂ、埋め込み型
分離絶縁膜１０２、窒化シリコン膜１３０上に堆積した
高融点金属膜１２９は反応することなく除去される。
ングステン（W）等の高融点金属膜１２９を全面に堆積
させ、通常のサリサイド工程を行うことによって多結晶
シリコン膜１０７Ａ〜１０７Ｅ及び高濃度Ｎ型不純物拡
散層１１１と高融点金属膜１２９とを反応させる。その
結果、図８（ｃ）に示されるように、ゲート電極の一部
となる多結晶シリコン膜１０７Ａ〜１０７Ｅ及び高濃度
Ｎ型不純物拡散層１１１上に、CoSi2、TiSi2、WSi2等の
高融点金属シリサイド膜１０８Ａ〜１０８Ｅ及び高融点
金属シリサイド層１１２が形成される。また、第１及び
第２サイドウォール１０９Ａ及び１３１Ｂ、埋め込み型
分離絶縁膜１０２、窒化シリコン膜１３０上に堆積した
高融点金属膜１２９は反応することなく除去される。
【００４２】その後は、第２の実施の形態と同様に、第
１〜第３層間絶縁膜、メモリセルにおけるビット線及び
キャパシタ、周辺回路におけるメタル配線、メモリセル
と周辺回路とを接続するメタル配線等が形成され、最後
にパッシベーション膜を半導体基板全面に形成すること
により、本発明の第１の実施の形態に係る半導体集積回
路装置が完成される。
１〜第３層間絶縁膜、メモリセルにおけるビット線及び
キャパシタ、周辺回路におけるメタル配線、メモリセル
と周辺回路とを接続するメタル配線等が形成され、最後
にパッシベーション膜を半導体基板全面に形成すること
により、本発明の第１の実施の形態に係る半導体集積回
路装置が完成される。
【００４３】以上に説明したように、本発明の第４の実
施の形態に係る半導体装置の製造方法によれば、Ｐ型半
導体基板１０１の全面上に上述したような窒化シリコン
膜１３０及び酸化シリコン膜１３１を順次堆積させ、周
辺回路形成領域１０４上の窒化シリコン膜１３０及び酸
化シリコン膜１３１のみをエッチングにより除去するよ
うにしたので、ＮＭＯＳトランジスタ１０５Ａのゲート
電極周辺に形成されるサイドウォール（第１サイドウォ
ール及び第３サイドウォール１３０Ａ）において、図７
及び図８の断面図の横方向の距離を短く設定することが
できる。従って、このサイドウォール下の低濃度Ｎ型不
純物拡散層１１０における寄生抵抗を小さくすることが
でき、より高速な動作が可能な周辺回路を実現すること
ができる。一方で、メモリセル形成領域１０４において
は、窒化シリコン膜１３０及び酸化シリコン膜１３１の
被覆により、ＮＭＯＳトランジスタ１０５Ｂ及び１０５
ＣのＮ型不純物拡散層１１３Ａ〜１１３Ｃのシリサイド
化が防止されるので、接合リーク電流の発生が抑制さ
れ、かつデータ処理速度の速いメモリセルを製造するこ
とができる。
施の形態に係る半導体装置の製造方法によれば、Ｐ型半
導体基板１０１の全面上に上述したような窒化シリコン
膜１３０及び酸化シリコン膜１３１を順次堆積させ、周
辺回路形成領域１０４上の窒化シリコン膜１３０及び酸
化シリコン膜１３１のみをエッチングにより除去するよ
うにしたので、ＮＭＯＳトランジスタ１０５Ａのゲート
電極周辺に形成されるサイドウォール（第１サイドウォ
ール及び第３サイドウォール１３０Ａ）において、図７
及び図８の断面図の横方向の距離を短く設定することが
できる。従って、このサイドウォール下の低濃度Ｎ型不
純物拡散層１１０における寄生抵抗を小さくすることが
でき、より高速な動作が可能な周辺回路を実現すること
ができる。一方で、メモリセル形成領域１０４において
は、窒化シリコン膜１３０及び酸化シリコン膜１３１の
被覆により、ＮＭＯＳトランジスタ１０５Ｂ及び１０５
ＣのＮ型不純物拡散層１１３Ａ〜１１３Ｃのシリサイド
化が防止されるので、接合リーク電流の発生が抑制さ
れ、かつデータ処理速度の速いメモリセルを製造するこ
とができる。
【００４４】次に、本発明の第５の実施の形態について
図９を参照しながら説明する。図９は、第５の実施の形
態に係る半導体集積回路装置の断面図である。図９にお
いて、単結晶シリコンからなるＰ型半導体基板２０１の
表面上には、埋め込み型分離絶縁膜２０２が形成されて
いる。この埋め込み型分離絶縁膜２０２は、通常のＬＯ
ＣＯＳ法によって形成されたフィールド酸化膜であって
もよい。この埋め込み型分離絶縁膜２０２によって、半
導体基板の表面は、複数の素子形成領域２０３及び２０
４に分割されている。そして、後述するように、この素
子形成領域２０４にはＤＲＡＭを構成するメモリセルト
ランジスタであるＮＭＯＳトランジスタ２０５Ｂ及び２
０５Ｃが形成され、一方、素子形成領域２０３にはメモ
リセルトランジスタを制御する周辺トランジスタである
ＮＭＯＳトランジスタ２０５が形成される。これ以降に
説明においては、素子形成領域２０３及び２０４を、そ
れぞれ周辺回路形成領域２０３及びメモリセル形成領域
２０４とする。
図９を参照しながら説明する。図９は、第５の実施の形
態に係る半導体集積回路装置の断面図である。図９にお
いて、単結晶シリコンからなるＰ型半導体基板２０１の
表面上には、埋め込み型分離絶縁膜２０２が形成されて
いる。この埋め込み型分離絶縁膜２０２は、通常のＬＯ
ＣＯＳ法によって形成されたフィールド酸化膜であって
もよい。この埋め込み型分離絶縁膜２０２によって、半
導体基板の表面は、複数の素子形成領域２０３及び２０
４に分割されている。そして、後述するように、この素
子形成領域２０４にはＤＲＡＭを構成するメモリセルト
ランジスタであるＮＭＯＳトランジスタ２０５Ｂ及び２
０５Ｃが形成され、一方、素子形成領域２０３にはメモ
リセルトランジスタを制御する周辺トランジスタである
ＮＭＯＳトランジスタ２０５が形成される。これ以降に
説明においては、素子形成領域２０３及び２０４を、そ
れぞれ周辺回路形成領域２０３及びメモリセル形成領域
２０４とする。
【００４５】まず、周辺回路形成領域２０３に形成され
る周辺回路であるＮＭＯＳトランジスタ２０５Ａの構造
について説明する。ＮＭＯＳトランジスタ２０５のゲー
ト電極は、リン等の不純物が導入された多結晶シリコン
膜２０７Ａ、タングステン（W）等の高融点金属の窒化
物である窒化タングステン（WN）膜２３２Ａ、タングス
テン（W）等の高融点金属膜２３３Ａが順次積層された
構造となっている。すなわち、ＮＭＯＳトランジスタ２
０５Ａのゲート電極は、高融点金属によるポリメタル構
造を有している。また、多結晶シリコン膜２０７Ａの下
にはゲート酸化膜２０６が形成されている。ソース電極
及びドレイン電極は、低濃度Ｎ型不純物層２１０と高濃
度Ｎ型不純物層２１１とで構成されるＬＤＤ構造を有し
ている。もしくは、低濃度Ｎ型不純物層２１０がその不
純物濃度よりは高い高濃度浅接合のＮ型不純物拡散層と
なったExtension構造であってもよい。低濃度Ｎ型不純
物層２１０及び高濃度Ｎ型不純物層２１１は、Ｎ型不純
物であるリン（P）及び砒素（As）をそれぞれ4×1013cm
-2及び2×1015cm-2のドーズ量でイオン注入することに
よって形成されている。前述したExtension構造である
場合には、砒素（As）をそれぞれ4×1014cm-2及び2×10
15cm-2のドーズ量でイオン注入することによって形成さ
れる。そして、ソース電極及びドレイン電極の表面に
は、コバルト（Co）、チタン（Ti）、タングステン
（W）等の高融点金属がシリサイド化された高融点金属
シリサイド層（CoSi2、TiSi2、WSi2等）２１２が形成さ
れている。また、ゲート電極の側壁にはＬＤＤ構造又は
Extension構造を設けるために用いられた窒化物からな
るサイドウォール２３４Ａが形成されており、ゲート電
極の上部にはゲート電極をパターニングによって形成す
るために用いられた窒化シリコン膜２２７が形成されて
いる。
る周辺回路であるＮＭＯＳトランジスタ２０５Ａの構造
について説明する。ＮＭＯＳトランジスタ２０５のゲー
ト電極は、リン等の不純物が導入された多結晶シリコン
膜２０７Ａ、タングステン（W）等の高融点金属の窒化
物である窒化タングステン（WN）膜２３２Ａ、タングス
テン（W）等の高融点金属膜２３３Ａが順次積層された
構造となっている。すなわち、ＮＭＯＳトランジスタ２
０５Ａのゲート電極は、高融点金属によるポリメタル構
造を有している。また、多結晶シリコン膜２０７Ａの下
にはゲート酸化膜２０６が形成されている。ソース電極
及びドレイン電極は、低濃度Ｎ型不純物層２１０と高濃
度Ｎ型不純物層２１１とで構成されるＬＤＤ構造を有し
ている。もしくは、低濃度Ｎ型不純物層２１０がその不
純物濃度よりは高い高濃度浅接合のＮ型不純物拡散層と
なったExtension構造であってもよい。低濃度Ｎ型不純
物層２１０及び高濃度Ｎ型不純物層２１１は、Ｎ型不純
物であるリン（P）及び砒素（As）をそれぞれ4×1013cm
-2及び2×1015cm-2のドーズ量でイオン注入することに
よって形成されている。前述したExtension構造である
場合には、砒素（As）をそれぞれ4×1014cm-2及び2×10
15cm-2のドーズ量でイオン注入することによって形成さ
れる。そして、ソース電極及びドレイン電極の表面に
は、コバルト（Co）、チタン（Ti）、タングステン
（W）等の高融点金属がシリサイド化された高融点金属
シリサイド層（CoSi2、TiSi2、WSi2等）２１２が形成さ
れている。また、ゲート電極の側壁にはＬＤＤ構造又は
Extension構造を設けるために用いられた窒化物からな
るサイドウォール２３４Ａが形成されており、ゲート電
極の上部にはゲート電極をパターニングによって形成す
るために用いられた窒化シリコン膜２２７が形成されて
いる。
【００４６】次に、メモリセル形成領域２０４に形成さ
れるＮＭＯＳトランジスタ２０５Ｂ及び２０５Ｃの構造
について説明する。ＮＭＯＳトランジスタ２０５Ｂ及び
２０５Ｃのゲート電極は、多結晶シリコン膜２０７Ｂ及
び２０７Ｃ、タングステン（W）等の高融点金属の窒化
物である窒化タングステン（WN）膜２３２Ｂ及び２３２
Ｃ、タングステン（W）等の高融点金属膜２３３Ｂ及び
２３３Ｃがそれぞれ順次積層された構造となっている。
また、ＮＭＯＳトランジスタ２０５Ｂ及び２０５Ｃの両
ゲート電極の隣の埋め込み型分離絶縁膜２０２上には、
ゲート酸化膜２０６、多結晶シリコン膜２０７Ｄ及び２
０７Ｅ、タングステン（W）等の高融点金属の窒化物で
ある窒化タングステン（WN）膜２３２Ｄ及び２３２Ｅ、
タングステン（W）等の高融点金属膜２３３Ｄ及び２３
３Ｅからなる、他のメモリセルトランジスタのゲート電
極が形成されている。すなわち、ＮＭＯＳトランジスタ
２０５Ｂ〜２０５Ｅのゲート電極も、ＮＭＯＳトランジ
スタ２０５Ａのゲート電極と同様に、高融点金属による
ポリメタル構造を有している。多結晶シリコン膜２０７
Ｂ〜２０７Ｅの下にはそれぞれゲート酸化膜２０６が形
成されている。２１３Ａ〜２１３ＣはＮＭＯＳトランジ
スタ２０５Ｂ及び２０５Ｃのソース電極及びドレイン電
極となるＮ型不純物拡散層であり、Ｎ型不純物拡散層２
１３Ｂは、ＮＭＯＳトランジスタ２０５Ｂ及び２０５Ｃ
によって共有されている。これらのＮ型不純物拡散層２
１３Ａ〜２１３Ｃは、Ｎ型不純物である砒素（As）等を
1×101 4cm-2のドーズ量でイオン注入することによって
形成されている。
れるＮＭＯＳトランジスタ２０５Ｂ及び２０５Ｃの構造
について説明する。ＮＭＯＳトランジスタ２０５Ｂ及び
２０５Ｃのゲート電極は、多結晶シリコン膜２０７Ｂ及
び２０７Ｃ、タングステン（W）等の高融点金属の窒化
物である窒化タングステン（WN）膜２３２Ｂ及び２３２
Ｃ、タングステン（W）等の高融点金属膜２３３Ｂ及び
２３３Ｃがそれぞれ順次積層された構造となっている。
また、ＮＭＯＳトランジスタ２０５Ｂ及び２０５Ｃの両
ゲート電極の隣の埋め込み型分離絶縁膜２０２上には、
ゲート酸化膜２０６、多結晶シリコン膜２０７Ｄ及び２
０７Ｅ、タングステン（W）等の高融点金属の窒化物で
ある窒化タングステン（WN）膜２３２Ｄ及び２３２Ｅ、
タングステン（W）等の高融点金属膜２３３Ｄ及び２３
３Ｅからなる、他のメモリセルトランジスタのゲート電
極が形成されている。すなわち、ＮＭＯＳトランジスタ
２０５Ｂ〜２０５Ｅのゲート電極も、ＮＭＯＳトランジ
スタ２０５Ａのゲート電極と同様に、高融点金属による
ポリメタル構造を有している。多結晶シリコン膜２０７
Ｂ〜２０７Ｅの下にはそれぞれゲート酸化膜２０６が形
成されている。２１３Ａ〜２１３ＣはＮＭＯＳトランジ
スタ２０５Ｂ及び２０５Ｃのソース電極及びドレイン電
極となるＮ型不純物拡散層であり、Ｎ型不純物拡散層２
１３Ｂは、ＮＭＯＳトランジスタ２０５Ｂ及び２０５Ｃ
によって共有されている。これらのＮ型不純物拡散層２
１３Ａ〜２１３Ｃは、Ｎ型不純物である砒素（As）等を
1×101 4cm-2のドーズ量でイオン注入することによって
形成されている。
【００４７】周辺回路形成領域２０３及びメモリセル形
成領域２０４に亘る全面には、酸化シリコン膜からなる
第１層間絶縁膜２１４、第２層間絶縁膜２１５、第３層
間絶縁膜２１６が順次形成されている。ここで、周辺回
路形成領域２０３上に形成された第１〜第３層間絶縁膜
２１４〜２１６には、ＮＭＯＳトランジスタ２０５Ａに
おけるソース領域又はドレイン領域の高融点金属シリサ
イド層２１２に達するコンタクトホール２１７が形成さ
れている。このコンタクトホール２１７内にはタングス
テン（W）等の導電性物質を埋め込むことによって埋め
込み配線２２１Ａが形成されており、この埋め込み配線
２２１Ａに接続されるように、タングステン等の導電性
物質からなるメタル配線２２２Ａが第３層間絶縁膜２１
６上に形成されている。
成領域２０４に亘る全面には、酸化シリコン膜からなる
第１層間絶縁膜２１４、第２層間絶縁膜２１５、第３層
間絶縁膜２１６が順次形成されている。ここで、周辺回
路形成領域２０３上に形成された第１〜第３層間絶縁膜
２１４〜２１６には、ＮＭＯＳトランジスタ２０５Ａに
おけるソース領域又はドレイン領域の高融点金属シリサ
イド層２１２に達するコンタクトホール２１７が形成さ
れている。このコンタクトホール２１７内にはタングス
テン（W）等の導電性物質を埋め込むことによって埋め
込み配線２２１Ａが形成されており、この埋め込み配線
２２１Ａに接続されるように、タングステン等の導電性
物質からなるメタル配線２２２Ａが第３層間絶縁膜２１
６上に形成されている。
【００４８】一方、メモリセル形成領域２０４上に形成
された第１及び第２層間絶縁膜２１４、２１５には、Ｎ
ＭＯＳトランジスタ２０５Ｂ及び２０５Ｃにおけるソー
ス電極及びドレイン電極であるＮ型不純物拡散層２１３
Ａ、２１３Ｃに達するコンタクトホール２１８、２１９
が形成されており、第１層間絶縁膜２１４には、ＭＯＳ
トランジスタ２０５Ｂ及び２０５Ｃにおけるソース領域
又はドレイン領域であるＮ型不純物拡散層２１３Ｂに達
するコンタクトホール２２０が形成されている。コンタ
クトホール２２０にはメモリセルのビット線２２５が形
成されている。また、コンタクトホール２１８及び２１
９には、それぞれの内部を埋め込むように多結晶シリコ
ン等の導電性物質を埋め込むことによって埋め込み配線
２２１Ｂ及び２２１Ｃが形成されている。そして、第２
層間絶縁膜２１５上には、埋め込み配線２２１Ｂ及び２
２１Ｃをそれぞれ介して不純物拡散層２１３Ａ及び２１
３Ｃに接続される、多結晶シリコンからなるキャパシタ
のストレージノード２２２Ｂ及び２２２Ｃがそれぞれ形
成されている。これらのストレージノード２２２Ｂ及び
２２２Ｃを覆うようにキャパシタ窒化膜２２３Ｂ及び２
２３Ｃが形成されており、さらにこれらのキャパシタ窒
化膜２２３Ｂ及び２２３Ｃを覆うように多結晶シリコン
からなるセルプレート２２４が形成され、このセルプレ
ート２２４がキャパシタの上部電荷蓄積電極となる。こ
のようにして、メモリセルのキャパシタ２２６Ａ及び２
２６Ｂがそれぞれ構成されている。
された第１及び第２層間絶縁膜２１４、２１５には、Ｎ
ＭＯＳトランジスタ２０５Ｂ及び２０５Ｃにおけるソー
ス電極及びドレイン電極であるＮ型不純物拡散層２１３
Ａ、２１３Ｃに達するコンタクトホール２１８、２１９
が形成されており、第１層間絶縁膜２１４には、ＭＯＳ
トランジスタ２０５Ｂ及び２０５Ｃにおけるソース領域
又はドレイン領域であるＮ型不純物拡散層２１３Ｂに達
するコンタクトホール２２０が形成されている。コンタ
クトホール２２０にはメモリセルのビット線２２５が形
成されている。また、コンタクトホール２１８及び２１
９には、それぞれの内部を埋め込むように多結晶シリコ
ン等の導電性物質を埋め込むことによって埋め込み配線
２２１Ｂ及び２２１Ｃが形成されている。そして、第２
層間絶縁膜２１５上には、埋め込み配線２２１Ｂ及び２
２１Ｃをそれぞれ介して不純物拡散層２１３Ａ及び２１
３Ｃに接続される、多結晶シリコンからなるキャパシタ
のストレージノード２２２Ｂ及び２２２Ｃがそれぞれ形
成されている。これらのストレージノード２２２Ｂ及び
２２２Ｃを覆うようにキャパシタ窒化膜２２３Ｂ及び２
２３Ｃが形成されており、さらにこれらのキャパシタ窒
化膜２２３Ｂ及び２２３Ｃを覆うように多結晶シリコン
からなるセルプレート２２４が形成され、このセルプレ
ート２２４がキャパシタの上部電荷蓄積電極となる。こ
のようにして、メモリセルのキャパシタ２２６Ａ及び２
２６Ｂがそれぞれ構成されている。
【００４９】以上のように、本発明の第５の実施の形態
に係る半導体集積回路装置によれば、周辺回路形成領域
２０３におけるＭＯＳトランジスタのゲート電極が高融
点金属によるポリメタル構造を、ソース及びドレイン電
極が高融点金属シリサイド層２１２を有するように形成
されており、かつ、メモリセル形成領域２０４における
ＭＯＳトランジスタのゲート、ソース及びドレインの各
電極のうち、ゲート電極が高融点金属によるポリサイド
構造を有するように形成されている。従って、周辺回路
においては、ＭＯＳトランジスタのゲート電極、ソース
電極及びドレイン電極の各抵抗値がポリサイド構造ある
いはシリサイド構造によって低減され、高速動作の実現
が可能となる。一方、メモリセルにおいては、ＭＯＳト
ランジスタのソース電極及びドレイン電極から半導体基
板に向かって流れる接合リーク電流の発生が抑制され、
メモリセルの良好なリテンション特性を確保することが
できる。さらに、抵抗値を低減することができる高融点
金属のポリサイド構造を有するゲート電極によってメモ
リセルトランジスタに対するアクセス時間の増加が抑制
されるので、データ処理速度が向上する。また、メモリ
セルにおけるＭＯＳトランジスタのゲート電極は、窒化
物に比較して膜ストレスの小さな酸化物（酸化シリコン
膜からなる第１層間絶縁膜２１４）によって囲まれてい
るので、メモリセルトランジスタにおける膜ストレスに
起因する接合リーク電流の発生を抑制することができ
る。
に係る半導体集積回路装置によれば、周辺回路形成領域
２０３におけるＭＯＳトランジスタのゲート電極が高融
点金属によるポリメタル構造を、ソース及びドレイン電
極が高融点金属シリサイド層２１２を有するように形成
されており、かつ、メモリセル形成領域２０４における
ＭＯＳトランジスタのゲート、ソース及びドレインの各
電極のうち、ゲート電極が高融点金属によるポリサイド
構造を有するように形成されている。従って、周辺回路
においては、ＭＯＳトランジスタのゲート電極、ソース
電極及びドレイン電極の各抵抗値がポリサイド構造ある
いはシリサイド構造によって低減され、高速動作の実現
が可能となる。一方、メモリセルにおいては、ＭＯＳト
ランジスタのソース電極及びドレイン電極から半導体基
板に向かって流れる接合リーク電流の発生が抑制され、
メモリセルの良好なリテンション特性を確保することが
できる。さらに、抵抗値を低減することができる高融点
金属のポリサイド構造を有するゲート電極によってメモ
リセルトランジスタに対するアクセス時間の増加が抑制
されるので、データ処理速度が向上する。また、メモリ
セルにおけるＭＯＳトランジスタのゲート電極は、窒化
物に比較して膜ストレスの小さな酸化物（酸化シリコン
膜からなる第１層間絶縁膜２１４）によって囲まれてい
るので、メモリセルトランジスタにおける膜ストレスに
起因する接合リーク電流の発生を抑制することができ
る。
【００５０】次に、本発明の第５の実施の形態において
説明した半導体集積回路装置について、その製造方法を
第６の実施の形態として、図１０〜図１２を参照しなが
ら説明する。また、第６の実施の形態においては、第５
の実施の形態と同一構成については同一符号を付けてあ
る。
説明した半導体集積回路装置について、その製造方法を
第６の実施の形態として、図１０〜図１２を参照しなが
ら説明する。また、第６の実施の形態においては、第５
の実施の形態と同一構成については同一符号を付けてあ
る。
【００５１】まず、図１０（ａ）に示されるように、Ｐ
型半導体基板２０１の表面上に複数の埋め込み型分離絶
縁膜２０２を形成する（通常のＬＯＣＯＳ法を用いたフ
ィールド酸化膜を形成してもよい。）ことにより、Ｐ型
半導体基板２０１の表面上の領域が、周辺回路形成領域
２０３と、メモリセル形成領域２０４とに分割される。
そして、ＮＭＯＳトランジスタのゲート電極を形成する
ために、周辺回路形成領域２０３及びメモリセル形成領
域２０４の表面を熱処理することにより酸化膜２０６を
形成し、その酸化膜２０６の上に多結晶シリコン膜２０
７、タングステン（W）等の高融点金属の窒化物である
窒化タングステン（WN）膜２３２、高融点金属膜である
タングステン膜の２３３、窒化シリコン膜２２７を順次
積層させる。その後、周辺回路形成領域２０３及びメモ
リセル形成領域２０４において、通常のフォトリソグラ
フィー技術を用いたエッチングを行うことにより、所定
形状のゲート酸化膜２０６、多結晶シリコン膜２０７Ａ
〜２０７Ｅ、窒化タングステン膜２３２Ａ〜２３２Ｅ、
タングステン膜２３３Ａ〜２３３Ｅ及び窒化シリコン膜
２２７を得る。
型半導体基板２０１の表面上に複数の埋め込み型分離絶
縁膜２０２を形成する（通常のＬＯＣＯＳ法を用いたフ
ィールド酸化膜を形成してもよい。）ことにより、Ｐ型
半導体基板２０１の表面上の領域が、周辺回路形成領域
２０３と、メモリセル形成領域２０４とに分割される。
そして、ＮＭＯＳトランジスタのゲート電極を形成する
ために、周辺回路形成領域２０３及びメモリセル形成領
域２０４の表面を熱処理することにより酸化膜２０６を
形成し、その酸化膜２０６の上に多結晶シリコン膜２０
７、タングステン（W）等の高融点金属の窒化物である
窒化タングステン（WN）膜２３２、高融点金属膜である
タングステン膜の２３３、窒化シリコン膜２２７を順次
積層させる。その後、周辺回路形成領域２０３及びメモ
リセル形成領域２０４において、通常のフォトリソグラ
フィー技術を用いたエッチングを行うことにより、所定
形状のゲート酸化膜２０６、多結晶シリコン膜２０７Ａ
〜２０７Ｅ、窒化タングステン膜２３２Ａ〜２３２Ｅ、
タングステン膜２３３Ａ〜２３３Ｅ及び窒化シリコン膜
２２７を得る。
【００５２】これらのゲート酸化膜２０６、多結晶シリ
コン膜２０７Ａ〜２０７Ｅ、窒化タングステン膜２３２
Ａ〜２３２Ｅ、タングステン膜２３３Ａ〜２３３Ｅ及び
窒化シリコン膜２２７をマスクとして、周辺回路形成領
域２０３及びメモリセル形成領域２０４におけるＰ型半
導体基板２０１の表面とその近傍に、リン（P）等のＮ
導電型不純物を4×1013cm-2のドーズ量で注入する。そ
の注入したＮ導電型不純物を熱拡散させることにより、
ＮＭＯＳトランジスタ２０５Ａ〜２０５Ｃのソース電極
及びドレイン電極の一部を構成する低濃度Ｎ型不純物拡
散層２１０及びＮ型不純物拡散層２１３Ａ〜２１３Ｃが
形成される。また、Extension構造を有するＮＭＯＳト
ランジスタ２０５Ａを形成する場合は、Ｎ型不純物とし
て砒素（As）を4×1014cm-2のドーズ量でイオン注入す
る。
コン膜２０７Ａ〜２０７Ｅ、窒化タングステン膜２３２
Ａ〜２３２Ｅ、タングステン膜２３３Ａ〜２３３Ｅ及び
窒化シリコン膜２２７をマスクとして、周辺回路形成領
域２０３及びメモリセル形成領域２０４におけるＰ型半
導体基板２０１の表面とその近傍に、リン（P）等のＮ
導電型不純物を4×1013cm-2のドーズ量で注入する。そ
の注入したＮ導電型不純物を熱拡散させることにより、
ＮＭＯＳトランジスタ２０５Ａ〜２０５Ｃのソース電極
及びドレイン電極の一部を構成する低濃度Ｎ型不純物拡
散層２１０及びＮ型不純物拡散層２１３Ａ〜２１３Ｃが
形成される。また、Extension構造を有するＮＭＯＳト
ランジスタ２０５Ａを形成する場合は、Ｎ型不純物とし
て砒素（As）を4×1014cm-2のドーズ量でイオン注入す
る。
【００５３】次に、図１０（ｂ）に示されるように、窒
化シリコン膜２３４をＰ型半導体基板２０１の全面に堆
積させ、異方性エッチングを行うことにより、周辺回路
形成領域２０３上には第１サイドウォール２３４Ａが、
メモリセル形成領域２０４上には第１サイドウォール２
３４Ｂがそれぞれ形成される。その後、周辺回路形成領
域２０３におけるＰ型半導体基板２０１の表面及びその
近傍に砒素（As）等のＮ導電型不純物を、例えば2×10
15cm-2のドーズ量で注入する。その注入したＮ導電型不
純物を熱拡散させることにより、ＮＭＯＳトランジスタ
２０５Ａのソース電極及びドレイン電極の一部を構成す
る高濃度Ｎ型不純物拡散層２１１が形成される。
化シリコン膜２３４をＰ型半導体基板２０１の全面に堆
積させ、異方性エッチングを行うことにより、周辺回路
形成領域２０３上には第１サイドウォール２３４Ａが、
メモリセル形成領域２０４上には第１サイドウォール２
３４Ｂがそれぞれ形成される。その後、周辺回路形成領
域２０３におけるＰ型半導体基板２０１の表面及びその
近傍に砒素（As）等のＮ導電型不純物を、例えば2×10
15cm-2のドーズ量で注入する。その注入したＮ導電型不
純物を熱拡散させることにより、ＮＭＯＳトランジスタ
２０５Ａのソース電極及びドレイン電極の一部を構成す
る高濃度Ｎ型不純物拡散層２１１が形成される。
【００５４】以上のようにして、周辺回路形成領域２０
３及びメモリセル形成領域２０４におけるＮＭＯＳトラ
ンジスタ２０５Ａ〜２０５Ｃが形成される。また、周辺
回路としてのＮＭＯＳトランジスタ２０５Ａのソース電
極及びドレイン電極はＬＤＤ構造、又はExtension構造
を有するように形成される。
３及びメモリセル形成領域２０４におけるＮＭＯＳトラ
ンジスタ２０５Ａ〜２０５Ｃが形成される。また、周辺
回路としてのＮＭＯＳトランジスタ２０５Ａのソース電
極及びドレイン電極はＬＤＤ構造、又はExtension構造
を有するように形成される。
【００５５】続いて、図１０（ｃ）に示されるように、
再度、Ｐ型半導体基板２０１の全面に酸化シリコン膜２
３５を堆積させ、メモリセル形成領域２０４上のメモリ
セルトランジスタ（ＮＭＯＳトランジスタ２０５Ｂ及び
２０５Ｃ等）をフォトレジスト膜２３６で覆う。そし
て、異方性エッチングを行うことにより、周辺回路形成
領域２０３におけるＮＭＯＳトランジスタ２０５Ａのゲ
ート電極の側壁に第２サイドウォール２３５Ａが形成さ
れる。
再度、Ｐ型半導体基板２０１の全面に酸化シリコン膜２
３５を堆積させ、メモリセル形成領域２０４上のメモリ
セルトランジスタ（ＮＭＯＳトランジスタ２０５Ｂ及び
２０５Ｃ等）をフォトレジスト膜２３６で覆う。そし
て、異方性エッチングを行うことにより、周辺回路形成
領域２０３におけるＮＭＯＳトランジスタ２０５Ａのゲ
ート電極の側壁に第２サイドウォール２３５Ａが形成さ
れる。
【００５６】また、図示されてはいないが、ＮＭＯＳト
ランジスタ２０５Ａの周辺における埋め込み型分離絶縁
膜２０２は、フォトレジスト膜２３６で覆われていない
部分が異方性エッチング時に削られ、低濃度Ｎ型不純物
拡散層２１０の側部が露出することがある。従って、図
１０（ｂ）を用いて説明された製造工程においては高濃
度Ｎ型不純物拡散層２１１の形成を行わずに、この低濃
度Ｎ型不純物拡散層２１０の側部から砒素（As）等のＮ
導電型不純物を垂直方向から傾けて注入させることによ
り、高濃度Ｎ型不純物拡散層２１１を形成することもで
きる。このようにすれば、Ｐ型半導体基板２０１の表面
からより深い位置まで高濃度Ｎ型不純物拡散層２１１を
形成することができる。その結果、後述する高融点金属
シリサイド層２１２を形成しても、その下には高濃度Ｎ
型不純物Ｎ型拡散層２１１が形成されているので、接合
リーク電流の発生をより効果的に防止することができ
る。
ランジスタ２０５Ａの周辺における埋め込み型分離絶縁
膜２０２は、フォトレジスト膜２３６で覆われていない
部分が異方性エッチング時に削られ、低濃度Ｎ型不純物
拡散層２１０の側部が露出することがある。従って、図
１０（ｂ）を用いて説明された製造工程においては高濃
度Ｎ型不純物拡散層２１１の形成を行わずに、この低濃
度Ｎ型不純物拡散層２１０の側部から砒素（As）等のＮ
導電型不純物を垂直方向から傾けて注入させることによ
り、高濃度Ｎ型不純物拡散層２１１を形成することもで
きる。このようにすれば、Ｐ型半導体基板２０１の表面
からより深い位置まで高濃度Ｎ型不純物拡散層２１１を
形成することができる。その結果、後述する高融点金属
シリサイド層２１２を形成しても、その下には高濃度Ｎ
型不純物Ｎ型拡散層２１１が形成されているので、接合
リーク電流の発生をより効果的に防止することができ
る。
【００５７】次に図１１（ａ）に示されるように、フォ
トレジスト膜２３６が除去された後、コバルト（Co）、
チタン（Ti）、タングステン（W）等の高融点金属膜２
０８をＰ型半導体基板２０１の全面に堆積させ、通常の
サリサイド（Self Aligned Silicide）工程を行うこと
によって高濃度Ｎ型不純物拡散層２１１と高融点金属膜
２０８とを反応させる。その結果、ＮＭＯＳトランジス
タ２０５Ａにおける高濃度不純物拡散層２１１上に、Co
Si2、TiSi2、WSi2等の高融点金属シリサイド層２１２が
形成される。ここで、メモリセル形成領域２０４におけ
るＮＭＯＳトランジスタ２０５Ｂ及び１０５ＣのＮ型不
純物拡散層２１３Ａ〜２１３Ｂは、窒化シリコン膜２３
５によって覆われているので、高融点金属膜２０８との
シリサイド化が生じることはない。また、第２サイドウ
ォール２３５Ａ、埋め込み型分離絶縁膜２０２窒化シリ
コン膜２２７及び２３５上に堆積した高融点金属膜１０
８は反応することなく、その後除去される。
トレジスト膜２３６が除去された後、コバルト（Co）、
チタン（Ti）、タングステン（W）等の高融点金属膜２
０８をＰ型半導体基板２０１の全面に堆積させ、通常の
サリサイド（Self Aligned Silicide）工程を行うこと
によって高濃度Ｎ型不純物拡散層２１１と高融点金属膜
２０８とを反応させる。その結果、ＮＭＯＳトランジス
タ２０５Ａにおける高濃度不純物拡散層２１１上に、Co
Si2、TiSi2、WSi2等の高融点金属シリサイド層２１２が
形成される。ここで、メモリセル形成領域２０４におけ
るＮＭＯＳトランジスタ２０５Ｂ及び１０５ＣのＮ型不
純物拡散層２１３Ａ〜２１３Ｂは、窒化シリコン膜２３
５によって覆われているので、高融点金属膜２０８との
シリサイド化が生じることはない。また、第２サイドウ
ォール２３５Ａ、埋め込み型分離絶縁膜２０２窒化シリ
コン膜２２７及び２３５上に堆積した高融点金属膜１０
８は反応することなく、その後除去される。
【００５８】次に、図１１（ｂ）に示されるように、Ｐ
型半導体基板２０１の全面を覆うように、窒化シリコン
膜２３７及び酸化シリコン膜２３８を順次堆積させる。
型半導体基板２０１の全面を覆うように、窒化シリコン
膜２３７及び酸化シリコン膜２３８を順次堆積させる。
【００５９】その後、図１１（ｃ）に示されるように、
Ｐ型半導体基板２０１の周辺回路形成領域２０３におけ
る酸化シリコン膜２３８を覆うように、フォトレジスト
膜２３９を堆積させる。そして、このフォトレジスト膜
２３９をマスクとしてドライエッチングを行うことによ
り、Ｐ型半導体基板２０１のメモリセル形成領域２０４
における酸化シリコン膜２３８、窒化シリコン膜２３
７、酸化シリコン膜２３５が順次除去される。ここで
は、酸化シリコン膜２３７、窒化シリコン膜２３６、酸
化シリコン膜２３５の厚さは、ドライエッチングを行う
ことにより除去される。この結果、周辺回路形成領域２
０４における第１サイドウォール２３４Ｂが露出するこ
とになる。
Ｐ型半導体基板２０１の周辺回路形成領域２０３におけ
る酸化シリコン膜２３８を覆うように、フォトレジスト
膜２３９を堆積させる。そして、このフォトレジスト膜
２３９をマスクとしてドライエッチングを行うことによ
り、Ｐ型半導体基板２０１のメモリセル形成領域２０４
における酸化シリコン膜２３８、窒化シリコン膜２３
７、酸化シリコン膜２３５が順次除去される。ここで
は、酸化シリコン膜２３７、窒化シリコン膜２３６、酸
化シリコン膜２３５の厚さは、ドライエッチングを行う
ことにより除去される。この結果、周辺回路形成領域２
０４における第１サイドウォール２３４Ｂが露出するこ
とになる。
【００６０】次に、図１２（ａ）に示されるように、フ
ォトレジスト膜２３９を除去した後、露出している窒化
シリコンからなる窒化シリコン膜２２７及び第１サイド
ウォール２３４Ｂを、熱リン酸を用いて60分程度エッチ
ングすることにより、窒化シリコン膜２２７及び第１サ
イドウォール２３４Ｂを除去する。その結果、メモリセ
ル形成領域２０４上に形成されたＮＭＯＳトランジスタ
（ＮＭＯＳトランジスタ２０５Ｂ及び２０５Ｃ等）のゲ
ート電極周辺から、膜ストレスの大きい窒化シリコン膜
が取り除かれることになる。また、窒化シリコン膜２３
７及び酸化シリコン膜２３８も順次エッチングすること
により、窒化物からなるサイドウォール２３４Ａが形成
される。
ォトレジスト膜２３９を除去した後、露出している窒化
シリコンからなる窒化シリコン膜２２７及び第１サイド
ウォール２３４Ｂを、熱リン酸を用いて60分程度エッチ
ングすることにより、窒化シリコン膜２２７及び第１サ
イドウォール２３４Ｂを除去する。その結果、メモリセ
ル形成領域２０４上に形成されたＮＭＯＳトランジスタ
（ＮＭＯＳトランジスタ２０５Ｂ及び２０５Ｃ等）のゲ
ート電極周辺から、膜ストレスの大きい窒化シリコン膜
が取り除かれることになる。また、窒化シリコン膜２３
７及び酸化シリコン膜２３８も順次エッチングすること
により、窒化物からなるサイドウォール２３４Ａが形成
される。
【００６１】次に、図１２（ｂ）に示されるように、第
２の実施の形態の場合と同様に、酸化シリコン膜からな
る第１〜第３層間絶縁膜２１４〜２１６、メモリセルの
ビット線２２５、メモリセルのキャパシタ２２６Ａ及び
２２６Ｂ、周辺回路におけるメタル配線２２２Ａがそれ
ぞれ形成される。
２の実施の形態の場合と同様に、酸化シリコン膜からな
る第１〜第３層間絶縁膜２１４〜２１６、メモリセルの
ビット線２２５、メモリセルのキャパシタ２２６Ａ及び
２２６Ｂ、周辺回路におけるメタル配線２２２Ａがそれ
ぞれ形成される。
【００６２】その後、メモリセルと周辺回路とを接続す
るメタル配線、周辺回路における複数のＭＯＳトランジ
スタ同士を接続するメタル配線等を形成し、最後にパッ
シベーション膜を半導体基板全面に形成することによ
り、本発明の第５の実施の形態に係る半導体集積回路装
置が完成する。
るメタル配線、周辺回路における複数のＭＯＳトランジ
スタ同士を接続するメタル配線等を形成し、最後にパッ
シベーション膜を半導体基板全面に形成することによ
り、本発明の第５の実施の形態に係る半導体集積回路装
置が完成する。
【００６３】以上に説明したように、本発明の第６の実
施の形態に係る半導体装置の製造方法によれば、メモリ
セル形成領域２０４におけるＮＭＯＳトランジスタ２０
５Ｂ及び２０５Ｃを覆うように酸化シリコン膜２３５が
形成された後、高融点金属を用いたサリサイド工程が行
われるので、メモリセル形成領域におけるＮＭＯＳトラ
ンジスタ２０５Ｂ及び２０５ＣのＮ型不純物拡散層１１
３Ａ〜１１３Ｃのシリサイド化が防止されながら、周辺
回路形成領域におけるＮＭＯＳトランジスタ２０５Ａの
高濃度Ｎ型不純物拡散層２１１をシリサイド化すること
ができる。
施の形態に係る半導体装置の製造方法によれば、メモリ
セル形成領域２０４におけるＮＭＯＳトランジスタ２０
５Ｂ及び２０５Ｃを覆うように酸化シリコン膜２３５が
形成された後、高融点金属を用いたサリサイド工程が行
われるので、メモリセル形成領域におけるＮＭＯＳトラ
ンジスタ２０５Ｂ及び２０５ＣのＮ型不純物拡散層１１
３Ａ〜１１３Ｃのシリサイド化が防止されながら、周辺
回路形成領域におけるＮＭＯＳトランジスタ２０５Ａの
高濃度Ｎ型不純物拡散層２１１をシリサイド化すること
ができる。
【００６４】また、ＮＭＯＳトランジスタ２０５Ａ〜２
０５Ｃの各ゲート電極は高融点金属によるポリサイド構
造を有するように形成されるので、各ゲート電極におけ
る抵抗値が低減され、周辺回路及びメモリセルへのアク
セス時間の増加が抑制される。一方、メモリセル形成領
域２０４におけるＮＭＯＳトランジスタ２０５Ｂ及び２
０５Ｃの各ゲート電極周辺の窒化シリコン膜２２７及び
窒化物からなる第１サイドウォール２３４Ｂは除去され
るので、窒化シリコン膜の膜ストレスによるＮＭＯＳト
ランジスタ２０５Ｂ及び２０５Ｃにおける接合リーク電
流の発生が抑制される。その結果、高速動作の可能な周
辺回路と、接合リーク電流の発生が抑制され、かつデー
タ処理速度の速いメモリセルとを一つの半導体基板上に
混載した半導体集積回路装置を歩留まり良く製造するこ
とができる。
０５Ｃの各ゲート電極は高融点金属によるポリサイド構
造を有するように形成されるので、各ゲート電極におけ
る抵抗値が低減され、周辺回路及びメモリセルへのアク
セス時間の増加が抑制される。一方、メモリセル形成領
域２０４におけるＮＭＯＳトランジスタ２０５Ｂ及び２
０５Ｃの各ゲート電極周辺の窒化シリコン膜２２７及び
窒化物からなる第１サイドウォール２３４Ｂは除去され
るので、窒化シリコン膜の膜ストレスによるＮＭＯＳト
ランジスタ２０５Ｂ及び２０５Ｃにおける接合リーク電
流の発生が抑制される。その結果、高速動作の可能な周
辺回路と、接合リーク電流の発生が抑制され、かつデー
タ処理速度の速いメモリセルとを一つの半導体基板上に
混載した半導体集積回路装置を歩留まり良く製造するこ
とができる。
【００６５】
【発明の効果】本発明における半導体集積回路装置によ
れば、ロジック回路形成領域上に形成された第１ＭＯＳ
トランジスタのゲート電極、ソース電極及びドレイン電
極が高融点金属シリサイドを含み、メモリセル形成領域
上に形成された第２ＭＯＳトランジスタのゲート電極、
ソース電極及びドレイン電極のうち、ゲート電極が高融
点金属シリサイドを含んでいるので、ロジック回路形成
領域上の第１ＭＯＳトランジスタにおいては高速動作が
実現でき、メモリセル形成領域上の第２ＭＯＳトランジ
スタにおいては接合リーク電流の発生を抑制でき、かつ
データ処理速度を向上させることができる。
れば、ロジック回路形成領域上に形成された第１ＭＯＳ
トランジスタのゲート電極、ソース電極及びドレイン電
極が高融点金属シリサイドを含み、メモリセル形成領域
上に形成された第２ＭＯＳトランジスタのゲート電極、
ソース電極及びドレイン電極のうち、ゲート電極が高融
点金属シリサイドを含んでいるので、ロジック回路形成
領域上の第１ＭＯＳトランジスタにおいては高速動作が
実現でき、メモリセル形成領域上の第２ＭＯＳトランジ
スタにおいては接合リーク電流の発生を抑制でき、かつ
データ処理速度を向上させることができる。
【００６６】一方、本発明における半導体集積回路装置
の製造方法によれば、メモリセルトランジスタのソース
電極及びドレイン電極を覆う絶縁膜を半導体基板上に形
成した後、半導体基板上に高融点金属膜を堆積させて熱
処理を行うことにより、周辺トランジスタのゲート電
極、ソース電極、ドレイン電極、及びメモリセルトラン
ジスタのゲート電極の各々に高融点金属シリサイド層を
形成するので、高速動作の可能な周辺トランジスタと、
接合リーク電流の発生が抑制され、かつデータ処理速度
の速いメモリセルトランジスタとが一つの半導体基板上
に形成された半導体集積回路装置を歩留まり良く製造す
ることができる。
の製造方法によれば、メモリセルトランジスタのソース
電極及びドレイン電極を覆う絶縁膜を半導体基板上に形
成した後、半導体基板上に高融点金属膜を堆積させて熱
処理を行うことにより、周辺トランジスタのゲート電
極、ソース電極、ドレイン電極、及びメモリセルトラン
ジスタのゲート電極の各々に高融点金属シリサイド層を
形成するので、高速動作の可能な周辺トランジスタと、
接合リーク電流の発生が抑制され、かつデータ処理速度
の速いメモリセルトランジスタとが一つの半導体基板上
に形成された半導体集積回路装置を歩留まり良く製造す
ることができる。
【図１】本発明の第１の実施の形態に係る半導体集積回
路装置の断面図である。
路装置の断面図である。
【図２】本発明の第２の実施の形態に係る半導体集積回
路装置の製造方法を示す断面図である。
路装置の製造方法を示す断面図である。
【図３】本発明の第２の実施の形態に係る半導体集積回
路装置の製造方法を示す断面図である。
路装置の製造方法を示す断面図である。
【図４】本発明の第２の実施の形態に係る半導体集積回
路装置の製造方法を示す断面図である。
路装置の製造方法を示す断面図である。
【図５】本発明の第３の実施の形態に係る半導体集積回
路装置の製造方法を示す断面図である。
路装置の製造方法を示す断面図である。
【図６】本発明の第３の実施の形態に係る半導体集積回
路装置の製造方法を示す断面図である。
路装置の製造方法を示す断面図である。
【図７】本発明の第４の実施の形態に係る半導体集積回
路装置の製造方法を示す断面図である。
路装置の製造方法を示す断面図である。
【図８】本発明の第４の実施の形態に係る半導体集積回
路装置の製造方法を示す断面図である。
路装置の製造方法を示す断面図である。
【図９】本発明の第５の実施の形態に係る半導体集積回
路装置の断面図である。
路装置の断面図である。
【図１０】本発明の第６の実施の形態に係る半導体集積
回路装置の製造方法を示す断面図である。
回路装置の製造方法を示す断面図である。
【図１１】本発明の第６の実施の形態に係る半導体集積
回路装置の製造方法を示す断面図である。
回路装置の製造方法を示す断面図である。
【図１２】本発明の第６の実施の形態に係る半導体集積
回路装置の製造方法を示す断面図である。
回路装置の製造方法を示す断面図である。
１０１，２０１：Ｐ導電型半導体基板
１０２，２０２：埋め込み型分離絶縁膜
１０３，２０３：ロジック回路形成領域
１０４，２０４：メモリ回路形成領域
１０５Ａ〜１０５Ｃ，２０５Ａ〜２０５Ｃ：Ｎチャネル
型ＭＯＳトランジスタ １０６，２０６：ゲート酸化膜 １０７Ａ〜１０７Ｅ，２０７Ａ〜２０７Ｅ：多結晶シリ
コン膜 １０８，１２９：高融点金属膜 １０８Ａ〜１０８Ｅ：高融点金属シリサイド膜 １０９Ａ，１０９Ｂ：（第１）サイドウォール １１０：低濃度Ｎ型不純物拡散層 １１１：高濃度不純物拡散層 １１２，２１２：高融点金属シリサイド層 １１３Ａ〜１１３Ｃ，２１３Ａ〜２１３Ｃ：Ｎ型不純物
拡散層 １１４，２１４：第１層間絶縁膜 １１５，２１５：第２層間絶縁膜 １１６，２１６：第３層間絶縁膜 １１７〜１２０，２１７〜２２０：コンタクトホール １２１Ａ〜１２１Ｃ，２２１Ａ〜２２１Ｃ：埋め込み配
線 １２２Ａ，２２２Ａ：メタル配線 １２２Ｂ，１２２Ｃ，２２２Ｂ，２２２Ｃ：ストレージ
ノード １２３Ｂ，１２３Ｃ，２２３Ｂ，２２３Ｃ：キャパシタ
窒化膜 １２４，２２４：セルプレート １２５，２２５：ビット線 １２６Ａ，１２６Ｂ，２２６Ａ，２２６Ｂ：キャパシタ １２７，１３０，２２７，２３７：窒化シリコン膜 １２８，１３１，２３５，２３８：酸化シリコン膜 １３０Ａ：第３サイドウォール １３１Ａ，１３１Ｂ，２３５Ａ，２３５Ｂ：第２サイド
ウォール ２３２，２３２Ａ〜２３２Ｅ：窒化タングステン膜 ２３３，２３３Ａ〜２３３Ｅ：タングステン膜 ２３４Ａ，２３４Ｂ：第１サイドウォール ２３６，２３９：フォトレジスト膜
型ＭＯＳトランジスタ １０６，２０６：ゲート酸化膜 １０７Ａ〜１０７Ｅ，２０７Ａ〜２０７Ｅ：多結晶シリ
コン膜 １０８，１２９：高融点金属膜 １０８Ａ〜１０８Ｅ：高融点金属シリサイド膜 １０９Ａ，１０９Ｂ：（第１）サイドウォール １１０：低濃度Ｎ型不純物拡散層 １１１：高濃度不純物拡散層 １１２，２１２：高融点金属シリサイド層 １１３Ａ〜１１３Ｃ，２１３Ａ〜２１３Ｃ：Ｎ型不純物
拡散層 １１４，２１４：第１層間絶縁膜 １１５，２１５：第２層間絶縁膜 １１６，２１６：第３層間絶縁膜 １１７〜１２０，２１７〜２２０：コンタクトホール １２１Ａ〜１２１Ｃ，２２１Ａ〜２２１Ｃ：埋め込み配
線 １２２Ａ，２２２Ａ：メタル配線 １２２Ｂ，１２２Ｃ，２２２Ｂ，２２２Ｃ：ストレージ
ノード １２３Ｂ，１２３Ｃ，２２３Ｂ，２２３Ｃ：キャパシタ
窒化膜 １２４，２２４：セルプレート １２５，２２５：ビット線 １２６Ａ，１２６Ｂ，２２６Ａ，２２６Ｂ：キャパシタ １２７，１３０，２２７，２３７：窒化シリコン膜 １２８，１３１，２３５，２３８：酸化シリコン膜 １３０Ａ：第３サイドウォール １３１Ａ，１３１Ｂ，２３５Ａ，２３５Ｂ：第２サイド
ウォール ２３２，２３２Ａ〜２３２Ｅ：窒化タングステン膜 ２３３，２３３Ａ〜２３３Ｅ：タングステン膜 ２３４Ａ，２３４Ｂ：第１サイドウォール ２３６，２３９：フォトレジスト膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｇ
(56)参考文献 特開2000−68472（ＪＰ，Ａ)
特開 平11−54724（ＪＰ，Ａ)
特開 平11−340433（ＪＰ，Ａ)
特開 平９−321242（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/108
H01L 21/8242
H01L 29/78
H01L 27/088
H01L 21/28 301
H01L 21/8234
H01L 21/336
H01L 21/768
Claims (11)
- 【請求項１】 ロジック回路形成領域及びダイナミック
ランダムアクセスメモリ形成領域を有する半導体基板を
準備する工程と、 前記ロジック回路形成領域及び前記ダイナミックランダ
ムアクセスメモリ形成領域上にゲート電極となる多結晶
シリコン膜をそれぞれ形成する工程と、 前記多結晶シリコン膜上に第１絶縁膜を形成する工程
と、 前記第１絶縁膜をマスクとして、前記ロジック回路形成
領域及び前記ダイナミックランダムアクセスメモリ形成
領域の前記半導体基板内に不純物拡散層をそれぞれ形成
する工程と、 前記ダイナミックランダムアクセスメモリ形成領域にお
ける前記不純物拡散層を覆う第２絶縁膜を前記半導体基
板上に形成する工程と、 前記半導体基板上に第１の高融点金属膜を堆積させ、第
１の熱処理を行うことにより、前記ロジック回路形成領
域における前記不純物拡散層上に第１の高融点金属シリ
サイド層を形成する工程と、 前記第１絶縁膜を除去することによって、前記ロジック
回路形成領域及び前記ダイナミックランダムアクセスメ
モリ形成領域上の前記多結晶シリコン膜を露出させる工
程と、 露出した前記多結晶シリコン膜上に第２の高融点金属膜
を堆積させ、第２の熱処理を行うことにより、前記ロジ
ック回路形成領域及び前記ダイナミックランダムアクセ
スメモリ形成領域上の前記多結晶シリコン膜上に第２の
高融点金属シリサイド層を形成する工程とを有すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、 前記第１絶縁膜は窒化シリコン膜であり、前記第２絶縁
膜は酸化シリコン膜であることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体集積回路装
置の製造方法において、 前記第１の高融点金属シリサイド層は、コバルト又はチ
タンを含むことを特徴とする半導体集積回路装置の製造
方法。 - 【請求項４】 請求項１〜３のいずれか一項に記載され
た半導体集積回路装置の製造方法において、 前記第２の高融点金属シリサイド層は、コバルト、チタ
ン、タングステンのうちいずれか一つを含むことを特徴
とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項１〜４のいずれか一項に記載され
た半導体集積回路装置の製造方法において、 前記第１絶縁膜は窒化シリコン膜であり、前記第２絶縁
膜は酸化シリコン膜であることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項６】 請求項１〜５のいずれか一項に記載され
た半導体集積回路装置の製造方法において、 前記第１の高融点金属シリサイド層を覆うように、前記
半導体基板上に第３絶縁膜を形成する工程を有してお
り、 前記多結晶シリコン膜上に形成された前記第１絶縁膜
は、前記第３絶縁膜が形成された後に除去されることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項６記載の半導体集積回路装置の製
造方法において、 前記第３絶縁膜は酸化シリコン膜であることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項８】 ロジック回路形成領域及びダイナミック
ランダムアクセスメモリ形成領域を有する半導体基板を
準備する工程と、 前記ロジック回路形成領域及び前記ダイナミックランダ
ムアクセスメモリ形成領域における前記半導体基板上
に、多結晶シリコン膜、高融点金属窒化膜及び高融点金
属膜を順次堆積させる工程と、 前記多結晶シリコン膜及び前記高融点金属窒化膜の側壁
と前記高融点金属膜の上部及び側壁とを窒化シリコン膜
で覆う工程と、 前記窒化シリコン膜をマスクとして、前記半導体基板の
前記ロジック回路形成領域及び前記ダイナミックランダ
ムアクセスメモリ形成領域内に、それぞれ不純物拡散層
を形成する工程と、 前記ダイナミックランダムアクセスメモリ形成領域にお
ける前記不純物拡散層を酸化シリコン膜で覆う工程と、 前記ロジック回路形成領域における前記不純物拡散層上
に高融点金属シリサイド層を形成する工程と、 前記ダイナミックランダムアクセスメモリ形成領域上の
前記酸化シリコン膜と、前記ダイナミックランダムアク
セスメモリ形成領域上の前記窒化シリコン膜とを、順次
除去する工程とを有することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項９】 請求項８記載の半導体集積回路装置の製
造方法において、 前記高融点金属膜はタングステンを含み、前記高融点金
属窒化膜は窒化タングステンを含むことを特徴とする半
導体集積回路装置の製造方法。 - 【請求項１０】 請求項８又は９記載の半導体集積回路
装置の製造方法において、 前記高融点金属シリサイド層は、コバルト、チタン、タ
ングステンのうちいずれか一つを含むことを特徴とする
半導体集積回路装置の製造方法。 - 【請求項１１】 請求項８〜１０のいずれか一項に記載
された半導体集積回路装置の製造方法は、 前記窒化シリコン膜を除去する工程の後に、前記ダイナ
ミックランダムアクセスメモリ形成領域における、前記
多結晶シリコン膜、前記高融点金属窒化膜及び前記高融
点金属膜を覆う酸化シリコン膜が前記半導体基板上に形
成される工程を有することを特徴とする半導体集積回路
装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000117991A JP3530104B2 (ja) | 2000-04-19 | 2000-04-19 | 半導体集積回路装置の製造方法 |
| US09/671,210 US6521955B1 (en) | 2000-04-19 | 2000-09-28 | Semiconductor device including memory cells and manufacturing method thereof |
| US10/245,283 US6873019B2 (en) | 2000-04-19 | 2002-09-18 | Semiconductor device including memory cells and manufacturing method thereof |
| US10/245,584 US6750498B2 (en) | 2000-04-19 | 2002-09-18 | Semiconductor device including memory cells and manufacturing method thereof |
| US10/245,281 US6734507B2 (en) | 2000-04-19 | 2002-09-18 | Semiconductor device including memory cells and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000117991A JP3530104B2 (ja) | 2000-04-19 | 2000-04-19 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
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