JP3533306B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
するもので、特に待機時の電力削減に効果のあるしきい
値制御に使用されるものである。
するもので、特に待機時の電力削減に効果のあるしきい
値制御に使用されるものである。
【０００２】
【従来の技術】一般にＭＯＳＦＥＴを含む半導体集積回
路装置の消費電力、特にＣＭＯＳ集積回路の消費電力を
低減する有効な方法の１つは、電源電圧を下げることで
ある。しかし、電源電圧を下げるとＣＭＯＳ回路のスピ
ードは遅くなってしまう。
路装置の消費電力、特にＣＭＯＳ集積回路の消費電力を
低減する有効な方法の１つは、電源電圧を下げることで
ある。しかし、電源電圧を下げるとＣＭＯＳ回路のスピ
ードは遅くなってしまう。
【０００３】そこで電源電圧ばかりでなく、しきい値も
下げると、回路のスピードを損わず、動作時の電力を低
減できる。しかし、しきい値を下げると、ＭＯＳＦＥＴ
のサブスレッショルド電流は増大し、待機時の電力を増
大させる。このため、待機時にはしきい値を高く、動作
時はしきい値を低くするのが望ましい。
下げると、回路のスピードを損わず、動作時の電力を低
減できる。しかし、しきい値を下げると、ＭＯＳＦＥＴ
のサブスレッショルド電流は増大し、待機時の電力を増
大させる。このため、待機時にはしきい値を高く、動作
時はしきい値を低くするのが望ましい。
【０００４】ＭＯＳＦＥＴのしきい値は、基板電位によ
って変調される（バックゲート効果）。基板バイアス
（ＮＭＯＳのときはソースより低い電位、ＰＭＯＳのと
きはソースより高い電位）をかけると、しきい値は高く
なる。この現象を利用して、上述の場合にしきい値を制
御する技術が開発されている。例えば参考文献１：K.Se
ta,et al.,“50% Active-Power Saving without Speed
Degradation usingStand-by Power Reduction(SPR) Cir
cuit,”ISSCC Digest of Technical Papers,pp.318-31
9,Feb.,1995.に開示されている。
って変調される（バックゲート効果）。基板バイアス
（ＮＭＯＳのときはソースより低い電位、ＰＭＯＳのと
きはソースより高い電位）をかけると、しきい値は高く
なる。この現象を利用して、上述の場合にしきい値を制
御する技術が開発されている。例えば参考文献１：K.Se
ta,et al.,“50% Active-Power Saving without Speed
Degradation usingStand-by Power Reduction(SPR) Cir
cuit,”ISSCC Digest of Technical Papers,pp.318-31
9,Feb.,1995.に開示されている。
【０００５】この参考文献１に開示されているしきい値
制御回路は図１６に示すような構成となっており、待機
時と動作時のしきい値を切り替えるものである。例えば
待機時にはＰウェル又はＰ型基板（以下、Ｐ型半導体基
板ともいう）に−２Ｖを、Ｎウェル又はＮ型基板（以
下、Ｎ型半導体基板ともいう）に４Ｖを与え、動作時に
は、Ｐ型半導体基板に０Ｖを、Ｎ型半導体基板に２Ｖを
与えるものである。
制御回路は図１６に示すような構成となっており、待機
時と動作時のしきい値を切り替えるものである。例えば
待機時にはＰウェル又はＰ型基板（以下、Ｐ型半導体基
板ともいう）に−２Ｖを、Ｎウェル又はＮ型基板（以
下、Ｎ型半導体基板ともいう）に４Ｖを与え、動作時に
は、Ｐ型半導体基板に０Ｖを、Ｎ型半導体基板に２Ｖを
与えるものである。
【０００６】
【発明が解決しようとする課題】しかし、上述の図１６
に示す回路は、駆動電源ＶDD（−２Ｖ）と接地電源ＧＮ
Ｄ（＝０Ｖ）の他に新たに２つの電源ＶPBB （＝−２
Ｖ）とＶNBB （＝４Ｖ）が必要になる。
に示す回路は、駆動電源ＶDD（−２Ｖ）と接地電源ＧＮ
Ｄ（＝０Ｖ）の他に新たに２つの電源ＶPBB （＝−２
Ｖ）とＶNBB （＝４Ｖ）が必要になる。
【０００７】また、上述の図１６に示す回路において
は、あるＮＭＯＳＦＥＴの基板端子はＧＮＤに接続さ
れ、別のＮＭＯＳＦＥＴの基板端子はＶPBB に接続さ
れ、あるＰＭＯＳＦＥＴの基板端子はＶDDに接続され、
別のＰＭＯＳＦＥＴの基板端子はＶNBB に接続されるの
で、３重ウェル構造のデバイスが必要になり、製造工程
が増えるという問題がある。
は、あるＮＭＯＳＦＥＴの基板端子はＧＮＤに接続さ
れ、別のＮＭＯＳＦＥＴの基板端子はＶPBB に接続さ
れ、あるＰＭＯＳＦＥＴの基板端子はＶDDに接続され、
別のＰＭＯＳＦＥＴの基板端子はＶNBB に接続されるの
で、３重ウェル構造のデバイスが必要になり、製造工程
が増えるという問題がある。
【０００８】本発明は上記事情を考慮してなされたもの
であって、駆動電源及び接地電源以外の電源が不要で、
しきい値制御を行うことのできる半導体集積回路装置を
提供することを目的とする。
であって、駆動電源及び接地電源以外の電源が不要で、
しきい値制御を行うことのできる半導体集積回路装置を
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明による半導体集積
回路装置の第１の態様は、制御信号に基づいて作動し、
作動時には半導体基板から電荷を汲み出すことにより基
板バイアスを深くし、非作動時には出力が高インピーダ
ンスとなる基板電位発生回路と、前記制御信号に基づい
て作動し、前記基板電位発生回路の非作動時には導通状
態となって前記半導体基板の電位を電源電位とし、前記
基板電位発生回路の作動時には非導通状態となるスイッ
チ回路と、を備えていることを特徴とする。
回路装置の第１の態様は、制御信号に基づいて作動し、
作動時には半導体基板から電荷を汲み出すことにより基
板バイアスを深くし、非作動時には出力が高インピーダ
ンスとなる基板電位発生回路と、前記制御信号に基づい
て作動し、前記基板電位発生回路の非作動時には導通状
態となって前記半導体基板の電位を電源電位とし、前記
基板電位発生回路の作動時には非導通状態となるスイッ
チ回路と、を備えていることを特徴とする。
【００１０】また本発明による半導体集積回路装置の第
２の態様は、半導体基板の電位を検出する基板電位検出
回路と、作動時には前記半導体基板から電荷を汲み出す
ことにより基板バイアスを深くし、非作動時には出力が
高インピーダンスとなる基板電位発生回路と、前記基板
電位発生回路の非作動時には導通状態となって前記半導
体基板と電源とを接続し、前記基板電位発生回路の作動
時には非導通状態となるスイッチ回路と、制御信号及び
前記基板電位検出回路の検出値並びに設定値に基づいて
前記基板電位発生回路及びスイッチ回路を駆動して前記
半導体基板の電位を、前記設定値又は前記電源の電位と
なるように制御する制御回路と、を備えていることを特
徴とする。
２の態様は、半導体基板の電位を検出する基板電位検出
回路と、作動時には前記半導体基板から電荷を汲み出す
ことにより基板バイアスを深くし、非作動時には出力が
高インピーダンスとなる基板電位発生回路と、前記基板
電位発生回路の非作動時には導通状態となって前記半導
体基板と電源とを接続し、前記基板電位発生回路の作動
時には非導通状態となるスイッチ回路と、制御信号及び
前記基板電位検出回路の検出値並びに設定値に基づいて
前記基板電位発生回路及びスイッチ回路を駆動して前記
半導体基板の電位を、前記設定値又は前記電源の電位と
なるように制御する制御回路と、を備えていることを特
徴とする。
【００１１】また本発明による半導体集積回路装置の第
３の態様は、半導体基板に形成されたトランジスタのリ
ーク電流を検出するリーク電流検出回路と、作動時には
前記半導体基板から電荷を汲み出すことにより基板バイ
アスを深くし、非作動時には出力が高インピーダンスと
なる基板電位発生回路と、前記基板電位発生回路の非作
動時には導通状態となって前記半導体基板と電源とを接
続し、前記基板電位発生回路の作動時には非導通状態と
なるスイッチ回路と、制御信号及び前記リーク電流検出
回路の検出値並びに設定値に基づいて前記基板電位発生
回路及びスイッチ回路を駆動して前記半導体基板の電位
を所定値又は前記電源の電位となるように制御する制御
回路と、を備えていることを特徴とする。
３の態様は、半導体基板に形成されたトランジスタのリ
ーク電流を検出するリーク電流検出回路と、作動時には
前記半導体基板から電荷を汲み出すことにより基板バイ
アスを深くし、非作動時には出力が高インピーダンスと
なる基板電位発生回路と、前記基板電位発生回路の非作
動時には導通状態となって前記半導体基板と電源とを接
続し、前記基板電位発生回路の作動時には非導通状態と
なるスイッチ回路と、制御信号及び前記リーク電流検出
回路の検出値並びに設定値に基づいて前記基板電位発生
回路及びスイッチ回路を駆動して前記半導体基板の電位
を所定値又は前記電源の電位となるように制御する制御
回路と、を備えていることを特徴とする。
【００１２】また本発明による半導体集積回路装置の第
４の態様は、出力端子が第１導電型の半導体基板に接続
され、前記第１導電型のキャリアを汲み出す第１のポン
プ回路と、ソース端子が前記第１のポンプ回路の出力端
子に接続され、ドレイン端子が第１の電源に接続された
前記第１導電型と異なる第２導電型の第１のＭＯＳＦＥ
Ｔと、出力端子が前記第１のＭＯＳＦＥＴのゲート端子
に接続されて第１導電型のキャリアを汲み出す第２のポ
ンプ回路と、ソース端子が第２の電源に接続され、ゲー
ト端子に制御信号が印加され、ドレイン端子が前記第１
のＭＯＳＦＥＴのゲート端子に接続される第１導電型の
第２のＭＯＳＦＥＴと、を備えていることを特徴とす
る。
４の態様は、出力端子が第１導電型の半導体基板に接続
され、前記第１導電型のキャリアを汲み出す第１のポン
プ回路と、ソース端子が前記第１のポンプ回路の出力端
子に接続され、ドレイン端子が第１の電源に接続された
前記第１導電型と異なる第２導電型の第１のＭＯＳＦＥ
Ｔと、出力端子が前記第１のＭＯＳＦＥＴのゲート端子
に接続されて第１導電型のキャリアを汲み出す第２のポ
ンプ回路と、ソース端子が第２の電源に接続され、ゲー
ト端子に制御信号が印加され、ドレイン端子が前記第１
のＭＯＳＦＥＴのゲート端子に接続される第１導電型の
第２のＭＯＳＦＥＴと、を備えていることを特徴とす
る。
【００１３】また本発明による半導体集積回路装置の第
５の態様は、第４の態様の半導体集積回路装置におい
て、前記第１のＭＯＳＦＥＴのゲート端子とソース端子
との間に互いに整流の極性が逆になるように並列に接続
された第１及び第２の整流回路を更に備えていることを
特徴とする。
５の態様は、第４の態様の半導体集積回路装置におい
て、前記第１のＭＯＳＦＥＴのゲート端子とソース端子
との間に互いに整流の極性が逆になるように並列に接続
された第１及び第２の整流回路を更に備えていることを
特徴とする。
【００１４】また本発明による半導体集積回路装置の第
６の態様は、第４または第５の態様の半導体集積回路装
置において、前記半導体基板はＰ型半導体基板であり、
前記第１のＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴであ
り、前記第２のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴ
であり、前記第１の電源は接地電源であり、前記第２の
電源は駆動電源であることを特徴とする。
６の態様は、第４または第５の態様の半導体集積回路装
置において、前記半導体基板はＰ型半導体基板であり、
前記第１のＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴであ
り、前記第２のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴ
であり、前記第１の電源は接地電源であり、前記第２の
電源は駆動電源であることを特徴とする。
【００１５】また本発明による半導体集積回路装置の第
７の態様は、第４または第５の態様の半導体集積回路装
置において、前記半導体基板はＮ型半導体基板であり、
前記第１のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴであ
り、前記第２のＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴ
であり、前記第１の電源は接地電源であり、前記第２の
電源は駆動電源であることを特徴とする。
７の態様は、第４または第５の態様の半導体集積回路装
置において、前記半導体基板はＮ型半導体基板であり、
前記第１のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴであ
り、前記第２のＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴ
であり、前記第１の電源は接地電源であり、前記第２の
電源は駆動電源であることを特徴とする。
【００１６】また本発明による半導体集積回路装置の第
８の態様は、第５の態様の半導体集積回路装置におい
て、前記第２のＭＯＳＦＥＴのドレイン端子と前記第１
のＭＯＳＦＥＴのゲート端子との間に、ゲート端子が前
記第１の電源に接続される第１導電型の第３のＭＯＳＦ
ＥＴを備えていることを特徴とする。
８の態様は、第５の態様の半導体集積回路装置におい
て、前記第２のＭＯＳＦＥＴのドレイン端子と前記第１
のＭＯＳＦＥＴのゲート端子との間に、ゲート端子が前
記第１の電源に接続される第１導電型の第３のＭＯＳＦ
ＥＴを備えていることを特徴とする。
【００１７】また本発明による半導体集積回路装置の第
９の態様は、第８の態様の半導体集積回路装置におい
て、前記半導体基板はＰ型半導体基板であり、前記第１
のＭＯＳＦＥＴはＮチャネルであり、前記第２及び第３
のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴであり、前記
第１の電源は接地電源であり、前記第２の電源は駆動電
源であることを特徴とする。
９の態様は、第８の態様の半導体集積回路装置におい
て、前記半導体基板はＰ型半導体基板であり、前記第１
のＭＯＳＦＥＴはＮチャネルであり、前記第２及び第３
のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴであり、前記
第１の電源は接地電源であり、前記第２の電源は駆動電
源であることを特徴とする。
【００１８】また本発明による半導体集積回路装置の第
１０の態様は、第９の態様の半導体集積回路装置におい
て、前記第１および第２の整流回路のうち、前記第１の
ＭＯＳＦＥＴのゲート端子からソース端子方向に電流を
流す整流回路の出力端子と前記ソース端子との間にゲー
ト端子が接地されたＮチャネルＭＯＳＦＥＴを更に備え
ていることを特徴とする。
１０の態様は、第９の態様の半導体集積回路装置におい
て、前記第１および第２の整流回路のうち、前記第１の
ＭＯＳＦＥＴのゲート端子からソース端子方向に電流を
流す整流回路の出力端子と前記ソース端子との間にゲー
ト端子が接地されたＮチャネルＭＯＳＦＥＴを更に備え
ていることを特徴とする。
【００１９】また本発明による半導体集積回路装置の第
１１の態様は、第８の態様の半導体集積回路装置におい
て、前記半導体基板はＮ型半導体基板であり、前記第１
のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴであり、前記
第２及び第３のＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴ
であり、前記第１の電源は駆動電源であり、前記第２の
電流は接地電源であることを特徴とする。
１１の態様は、第８の態様の半導体集積回路装置におい
て、前記半導体基板はＮ型半導体基板であり、前記第１
のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴであり、前記
第２及び第３のＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴ
であり、前記第１の電源は駆動電源であり、前記第２の
電流は接地電源であることを特徴とする。
【００２０】また本発明による半導体集積回路装置の第
１２の態様は、第１１の態様の半導体集積回路装置にお
いて、前記第１および第２の整流回路のうち、前記第１
のＭＯＳＦＥＴのソース端子からゲート端子に電流を流
す整流回路の入力端子と、前記ソース端子との間にゲー
ト端子が駆動電源に接続されるＰチャネルＭＯＳＦＥＴ
を更に備えていることを特徴とする。
１２の態様は、第１１の態様の半導体集積回路装置にお
いて、前記第１および第２の整流回路のうち、前記第１
のＭＯＳＦＥＴのソース端子からゲート端子に電流を流
す整流回路の入力端子と、前記ソース端子との間にゲー
ト端子が駆動電源に接続されるＰチャネルＭＯＳＦＥＴ
を更に備えていることを特徴とする。
【００２１】また本発明による半導体集積回路装置の第
１３の態様は、第５，８，９，１０，１１，１２の態様
のいずれかの半導体集積回路装置において、前記第１お
よび第２の整流回路は１つのダイオード素子、または複
数のダイオード素子を直列に接続した直列回路から構成
されることを特徴とする。
１３の態様は、第５，８，９，１０，１１，１２の態様
のいずれかの半導体集積回路装置において、前記第１お
よび第２の整流回路は１つのダイオード素子、または複
数のダイオード素子を直列に接続した直列回路から構成
されることを特徴とする。
【００２２】
【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。
して説明する。
【００２３】以下、「半導体基板」は、基板もしくはウ
ェルを意味する。また「基板バイアスが深い」とは、半
導体基板がＰ型基板もしくはＰ型ウェルであるときは、
半導体基板の電位が低いことを意味し、半導体基板がＮ
型基板もしくはＮ型ウェルであるときは、半導体基板の
電位が高いことを意味する。「基板バイアスが浅い」と
は、「基板バイアスが深い」場合と電位が反対（すなわ
ち低いに対して高い、高いに対して低い）の場合を意味
する。
ェルを意味する。また「基板バイアスが深い」とは、半
導体基板がＰ型基板もしくはＰ型ウェルであるときは、
半導体基板の電位が低いことを意味し、半導体基板がＮ
型基板もしくはＮ型ウェルであるときは、半導体基板の
電位が高いことを意味する。「基板バイアスが浅い」と
は、「基板バイアスが深い」場合と電位が反対（すなわ
ち低いに対して高い、高いに対して低い）の場合を意味
する。
【００２４】本発明による半導体集積回路装置の第１の
実施の形態の構成を図１に示す。この実施の形態の半導
体集積回路は基板電位発生回路１０とスイッチ回路３０
とを備えている。
実施の形態の構成を図１に示す。この実施の形態の半導
体集積回路は基板電位発生回路１０とスイッチ回路３０
とを備えている。
【００２５】基板電位発生回路１０は制御信号に基づい
て作動し、作動時に半導体基板から電荷を汲み出すこと
により基板バイアスを深くし、非作動時には出力が高イ
ンピーダンスとなる。またスイッチ回路３０は上記制御
信号に基づいてＯＮ，ＯＦＦ動作を行い、ＯＮ状態のと
きには上記半導体基板と電源とを導通させＯＦＦ状態の
ときには非導通とする。そして、基板電位発生回路１０
が動作時にはスイッチ回路３０はＯＦＦ状態となり、基
板電位発生回路１０が非作動時にはスイッチ回路３０は
ＯＮ状態となる。
て作動し、作動時に半導体基板から電荷を汲み出すこと
により基板バイアスを深くし、非作動時には出力が高イ
ンピーダンスとなる。またスイッチ回路３０は上記制御
信号に基づいてＯＮ，ＯＦＦ動作を行い、ＯＮ状態のと
きには上記半導体基板と電源とを導通させＯＦＦ状態の
ときには非導通とする。そして、基板電位発生回路１０
が動作時にはスイッチ回路３０はＯＦＦ状態となり、基
板電位発生回路１０が非作動時にはスイッチ回路３０は
ＯＮ状態となる。
【００２６】したがって上記制御信号に応じて、
１） 基板電位発生回路１０の出力が高インピーダンス
になるとともに、スイッチ回路３０が導通して、上記半
導体基板の電位が上記電源の電位と等しくなるか、ある
いは、 ２） 基板電位発生回路１０がその出力に電位を発生
し、かつ、スイッチ回路３０が非導通となって、上記半
導体基板の電位が基板電位発生回路１０の出力電位と等
しくなる。
になるとともに、スイッチ回路３０が導通して、上記半
導体基板の電位が上記電源の電位と等しくなるか、ある
いは、 ２） 基板電位発生回路１０がその出力に電位を発生
し、かつ、スイッチ回路３０が非導通となって、上記半
導体基板の電位が基板電位発生回路１０の出力電位と等
しくなる。
【００２７】これにより、しきい値を制御しようとする
ＭＯＳＦＥＴの待機時に基板電位発生回路１０を作動さ
せることで、外部電源を使わずに半導体集積回路の内部
で、ＮＭＯＳＦＥＴにはＧＮＤより低い電位を与え、Ｐ
ＭＯＳＦＥＴにはＶDDよりも高い電位を与えることが可
能となり、しきい値を高くすることができる。またしき
い値を制御しようとするＭＯＳＦＥＴの動作時には基板
電位発生回路１０を停止させ（出力は高インピーダンス
状態）、電源につながるスイッチ回路３０を導通させて
半導体基板の電位を電源電位を等しくすることが可能と
なり、待機時に比べてしきい値を低くすることができ
る。
ＭＯＳＦＥＴの待機時に基板電位発生回路１０を作動さ
せることで、外部電源を使わずに半導体集積回路の内部
で、ＮＭＯＳＦＥＴにはＧＮＤより低い電位を与え、Ｐ
ＭＯＳＦＥＴにはＶDDよりも高い電位を与えることが可
能となり、しきい値を高くすることができる。またしき
い値を制御しようとするＭＯＳＦＥＴの動作時には基板
電位発生回路１０を停止させ（出力は高インピーダンス
状態）、電源につながるスイッチ回路３０を導通させて
半導体基板の電位を電源電位を等しくすることが可能と
なり、待機時に比べてしきい値を低くすることができ
る。
【００２８】なお、上記実施の形態の基板電位発生回路
１０をＰ型半導体基板、Ｎ型半導体基板に適用した場合
の具体的な構成を図２（ａ）、図２（ｂ）に示す。
１０をＰ型半導体基板、Ｎ型半導体基板に適用した場合
の具体的な構成を図２（ａ）、図２（ｂ）に示す。
【００２９】Ｐ型半導体基板に適用される基板電位発生
回路１０は図２（ａ）に示すように制御信号に基づいて
パルス電圧を発生する発振回路１１と、コンデンサ１２
と、ＰＭＯＳトランジスタ１４，１５と、ＮＭＯＳトラ
ンジスタ１６とを備えている。今、制御信号がＨになる
と、ＮＭＯＳトランジスタ１６がオンするとともに例え
ばリングオシレータから構成される発振回路１１が作動
し、この発振回路１１の出力端に接続されたコンデンサ
１２の一端の電位を周期的に上下させる。すると、これ
に伴いコンデンサ１２の他端に接続された、ＰＭＯＳト
ランジスタ１４，１５の接続ノードＮ１の電位も上下す
る。そしてこのノードＮ１の電位がＰ型半導体基板の電
位とＰＭＯＳトランジスタ１４のしきい値電圧との和よ
りも低くなるとＰＭＯＳトランジスタ１４がオンし、Ｐ
型半導体基板からノードＮ１に電流が流れる。このと
き、ＰＭＯＳトランジスタ１５はオフしている。そして
ノードＮ１の電位が発振回路３１によって上昇させられ
てＰＭＯＳトランジスタ１５のしきい値電圧より高くな
るとＰＭＯＳトランジスタ１５がオンし、ノードＮ１か
らＮＭＯＳトランジスタ１６を介して接地電源ＧＮＤに
電流が流れる。このときＰＭＯＳトランジスタ１４はオ
フしている。この動作を繰り返すことにより電子が接地
電源ＧＮＤからＰ型半導体基板に流れ込み、Ｐ型半導体
基板の電位が低下、すなわち基板バイアスが深くなる。
一方制御信号がＬの場合は、ＮＭＯＳトランジスタ１６
がオフするとともに、発振回路１１が停止して、ノード
Ｎ１の電位がＰ型半導体基板の電位と接地電位ＧＮＤの
中間の電位となり、この結果、ＰＭＯＳトランジスタ１
４，１５がともにオフし、基板電位発生回路１０の出力
は高インピーダンスになる。
回路１０は図２（ａ）に示すように制御信号に基づいて
パルス電圧を発生する発振回路１１と、コンデンサ１２
と、ＰＭＯＳトランジスタ１４，１５と、ＮＭＯＳトラ
ンジスタ１６とを備えている。今、制御信号がＨになる
と、ＮＭＯＳトランジスタ１６がオンするとともに例え
ばリングオシレータから構成される発振回路１１が作動
し、この発振回路１１の出力端に接続されたコンデンサ
１２の一端の電位を周期的に上下させる。すると、これ
に伴いコンデンサ１２の他端に接続された、ＰＭＯＳト
ランジスタ１４，１５の接続ノードＮ１の電位も上下す
る。そしてこのノードＮ１の電位がＰ型半導体基板の電
位とＰＭＯＳトランジスタ１４のしきい値電圧との和よ
りも低くなるとＰＭＯＳトランジスタ１４がオンし、Ｐ
型半導体基板からノードＮ１に電流が流れる。このと
き、ＰＭＯＳトランジスタ１５はオフしている。そして
ノードＮ１の電位が発振回路３１によって上昇させられ
てＰＭＯＳトランジスタ１５のしきい値電圧より高くな
るとＰＭＯＳトランジスタ１５がオンし、ノードＮ１か
らＮＭＯＳトランジスタ１６を介して接地電源ＧＮＤに
電流が流れる。このときＰＭＯＳトランジスタ１４はオ
フしている。この動作を繰り返すことにより電子が接地
電源ＧＮＤからＰ型半導体基板に流れ込み、Ｐ型半導体
基板の電位が低下、すなわち基板バイアスが深くなる。
一方制御信号がＬの場合は、ＮＭＯＳトランジスタ１６
がオフするとともに、発振回路１１が停止して、ノード
Ｎ１の電位がＰ型半導体基板の電位と接地電位ＧＮＤの
中間の電位となり、この結果、ＰＭＯＳトランジスタ１
４，１５がともにオフし、基板電位発生回路１０の出力
は高インピーダンスになる。
【００３０】またＮ型半導体基板に適用される基板電位
発生回路１０は図２（ｂ）に示すように発振回路１１
と、コンデンサ１２と、ＮＭＯＳトランジスタ１７，１
８と、ＰＭＯＳトランジスタ１９とを備えている。この
図２（ｂ）に示す基板電位発生回路１０は制御信号がＨ
のとき電子がＮ型半導体基板から駆動電源ＶDDに流れ込
むように動作し、Ｎ型半導体基板の電位が高く、すなわ
ち基板バイアスが深くなる。制御信号がＬの場合はＮＭ
ＯＳトランジスタ１７，１８及びＰＭＯＳトランジスタ
１９がオフし、出力は高インピーダンスとなる。
発生回路１０は図２（ｂ）に示すように発振回路１１
と、コンデンサ１２と、ＮＭＯＳトランジスタ１７，１
８と、ＰＭＯＳトランジスタ１９とを備えている。この
図２（ｂ）に示す基板電位発生回路１０は制御信号がＨ
のとき電子がＮ型半導体基板から駆動電源ＶDDに流れ込
むように動作し、Ｎ型半導体基板の電位が高く、すなわ
ち基板バイアスが深くなる。制御信号がＬの場合はＮＭ
ＯＳトランジスタ１７，１８及びＰＭＯＳトランジスタ
１９がオフし、出力は高インピーダンスとなる。
【００３１】なお、より深く基板バイアスをかけるに
は、図３に示すように、Ｐ型半導体基板の場合はＰＭＯ
Ｓトランジスタ１４1 ，１４2 ，１４3 ，１４4 を多段
（図３（ａ）では４段）に接続し、Ｎ型半導体基板の場
合はＮＭＯＳトランジスタ１７1 ，１７2 ，１７3 ，１
７4 を多段（図３（ｂ）では４段）に接続した基板電位
発生回路を用いれば良い。このとき隣接する、発振回路
の出力φ1 ，φ2 は１８０度位相が異なるようにし、こ
れにより１ケ置きに交互にＭＯＳトランジスタを駆動す
る。
は、図３に示すように、Ｐ型半導体基板の場合はＰＭＯ
Ｓトランジスタ１４1 ，１４2 ，１４3 ，１４4 を多段
（図３（ａ）では４段）に接続し、Ｎ型半導体基板の場
合はＮＭＯＳトランジスタ１７1 ，１７2 ，１７3 ，１
７4 を多段（図３（ｂ）では４段）に接続した基板電位
発生回路を用いれば良い。このとき隣接する、発振回路
の出力φ1 ，φ2 は１８０度位相が異なるようにし、こ
れにより１ケ置きに交互にＭＯＳトランジスタを駆動す
る。
【００３２】次に本発明による半導体集積回路装置の第
２の実施の形態の構成を図４に示す。この実施の形態の
半導体集積回路装置は図１に示す第１の実施の形態の半
導体集積回路装置において、制御回路３５と、基板電位
検出回路４０とを新たに設けたものである。
２の実施の形態の構成を図４に示す。この実施の形態の
半導体集積回路装置は図１に示す第１の実施の形態の半
導体集積回路装置において、制御回路３５と、基板電位
検出回路４０とを新たに設けたものである。
【００３３】基板電位検出回路４０は、半導体基板の電
位（以下、基板バイアスともいう）を検出するものであ
る。制御回路３５は制御信号及び基板電位検出回路４０
の検出値に基づいて基板電位発生回路１０及びスイッチ
回路３０を駆動し、半導体基板の電位を設定値に等しく
なるようにする。
位（以下、基板バイアスともいう）を検出するものであ
る。制御回路３５は制御信号及び基板電位検出回路４０
の検出値に基づいて基板電位発生回路１０及びスイッチ
回路３０を駆動し、半導体基板の電位を設定値に等しく
なるようにする。
【００３４】次にこの実施の形態の動作を説明する。ま
ず制御信号がＬレベルの場合（しきい値を制御しようと
するＭＯＳＦＥＴが動作状態の場合）は、制御回路３５
によって基板電位発生回路１０が停止されてその出力が
高インピーダンス状態となるように制御される。またこ
のときスイッチ回路３０はオン状態になる。したがって
半導体基板の電位は電源の電位に等しくなり、上記しき
い値を制御しようとするＭＯＳＦＥＴのしきい値は低く
なる。
ず制御信号がＬレベルの場合（しきい値を制御しようと
するＭＯＳＦＥＴが動作状態の場合）は、制御回路３５
によって基板電位発生回路１０が停止されてその出力が
高インピーダンス状態となるように制御される。またこ
のときスイッチ回路３０はオン状態になる。したがって
半導体基板の電位は電源の電位に等しくなり、上記しき
い値を制御しようとするＭＯＳＦＥＴのしきい値は低く
なる。
【００３５】一方、制御信号がＨレベル（上記しきい値
を制御しようとするＭＯＳＦＥＴが待機状態）の場合
は、スイッチ回路３０がオフ状態になる。このとき基板
バイアスが設定値よりも浅い場合は、半導体基板のバイ
アスが深くなるように基板電位発生回路１０が制御回路
３５によって駆動される。そして、基板バイアスが設定
値よりも深くなると、制御回路３５によって基板電位発
生回路１０が停止されてその出力が高インピーダンスに
なる。その後、半導体基板上に形成されたしきい値を調
整しようとするＭＯＳＦＥＴのソース、ドレインリーク
電流等で徐々に基板バイアスは浅くなり、基板バイアス
が設定値より浅くなると基板電位発生回路１０が再び駆
動される。これにより待機時のＭＯＳＦＥＴのしきい値
は所定の値となるように制御される。
を制御しようとするＭＯＳＦＥＴが待機状態）の場合
は、スイッチ回路３０がオフ状態になる。このとき基板
バイアスが設定値よりも浅い場合は、半導体基板のバイ
アスが深くなるように基板電位発生回路１０が制御回路
３５によって駆動される。そして、基板バイアスが設定
値よりも深くなると、制御回路３５によって基板電位発
生回路１０が停止されてその出力が高インピーダンスに
なる。その後、半導体基板上に形成されたしきい値を調
整しようとするＭＯＳＦＥＴのソース、ドレインリーク
電流等で徐々に基板バイアスは浅くなり、基板バイアス
が設定値より浅くなると基板電位発生回路１０が再び駆
動される。これにより待機時のＭＯＳＦＥＴのしきい値
は所定の値となるように制御される。
【００３６】以上述べたように本実施の形態の半導体集
積回路装置によれば、新たな電源（ＶDD及びＧＮＤ以外
の電源）を必要とせずにしきい値の制御を行うことがで
きる。
積回路装置によれば、新たな電源（ＶDD及びＧＮＤ以外
の電源）を必要とせずにしきい値の制御を行うことがで
きる。
【００３７】次に上述の実施の形態に用いられる基板電
位検出回路４０の具体的な構成を図５及び図６を参照し
て説明する。図５は基板電位検出回路４０の第１の具体
例の構成図である。この第１の具体例の基板電位検出回
路４０は、図５に示すように、各々がサブスレッショル
ド領域で動作し、直列に接続されたｎ個のＰＭＯＳトラ
ンジスタ４１1 ，４１2 ，…４１n から構成され、中間
接続ノードから出力Ｖout が取り出される。各ＰＭＯＳ
トランジスタ４１i （ｉ＝１，…ｎ）は基板端子がソー
ス端子に接続され、各ゲート端がドレイン端子に接続さ
れている。そして、考慮している基板がＰ型半導体基板
の場合には、トランジスタ４１1 のソース端子ＶX は駆
動電源（ＶDD電源）に接続され、トランジスタ４１n の
ドレイン端子ＶY はＰ型半導体基板に接続される。また
考慮している基板がＮ型半導体基板の場合には端子ＶX
はＮ型半導体基板に接続され、端子ＶY は接地電源に接
続される。
位検出回路４０の具体的な構成を図５及び図６を参照し
て説明する。図５は基板電位検出回路４０の第１の具体
例の構成図である。この第１の具体例の基板電位検出回
路４０は、図５に示すように、各々がサブスレッショル
ド領域で動作し、直列に接続されたｎ個のＰＭＯＳトラ
ンジスタ４１1 ，４１2 ，…４１n から構成され、中間
接続ノードから出力Ｖout が取り出される。各ＰＭＯＳ
トランジスタ４１i （ｉ＝１，…ｎ）は基板端子がソー
ス端子に接続され、各ゲート端がドレイン端子に接続さ
れている。そして、考慮している基板がＰ型半導体基板
の場合には、トランジスタ４１1 のソース端子ＶX は駆
動電源（ＶDD電源）に接続され、トランジスタ４１n の
ドレイン端子ＶY はＰ型半導体基板に接続される。また
考慮している基板がＮ型半導体基板の場合には端子ＶX
はＮ型半導体基板に接続され、端子ＶY は接地電源に接
続される。
【００３８】また、図６に基板電位検出回路４０の第２
の具体例を示す。この第２の具体例の基板電位検出回路
４０は、図６に示すように各々がサブスレッショルド領
域で動作し、直列に接続したｎ個のＰＭＯＳトランジス
タ４１1 ，４１2 ，…４１nと、反転ゲート４２と、交
差接続された２個のＮＡＮＤゲート４３1 ，４３2 から
なるＲＳフリップフロップ４３とから構成される。な
お、図６に示す接続ノードＡ，Ｂはトランジスタ列の異
なる接続ノードを示している。この第２の具体例のよう
に構成することにより、二つの接続ノードＡ，Ｂ間の電
位差に相当するヒステリシス幅を持ったシュミットゲー
トの特性を有し、ノイズの影響を受けにくいものとな
る。
の具体例を示す。この第２の具体例の基板電位検出回路
４０は、図６に示すように各々がサブスレッショルド領
域で動作し、直列に接続したｎ個のＰＭＯＳトランジス
タ４１1 ，４１2 ，…４１nと、反転ゲート４２と、交
差接続された２個のＮＡＮＤゲート４３1 ，４３2 から
なるＲＳフリップフロップ４３とから構成される。な
お、図６に示す接続ノードＡ，Ｂはトランジスタ列の異
なる接続ノードを示している。この第２の具体例のよう
に構成することにより、二つの接続ノードＡ，Ｂ間の電
位差に相当するヒステリシス幅を持ったシュミットゲー
トの特性を有し、ノイズの影響を受けにくいものとな
る。
【００３９】なお、上記第１及び第２の具体例において
は基板電位検出回路４０はＰＭＯＳトランジスタを用い
て構成したが、ＮＭＯＳトランジスタを用いて構成する
こともできる。なお、基板電位検出回路４０の他の具体
的な例については本出願人によって出願された特願平８
−１１５２９号に開示されている。
は基板電位検出回路４０はＰＭＯＳトランジスタを用い
て構成したが、ＮＭＯＳトランジスタを用いて構成する
こともできる。なお、基板電位検出回路４０の他の具体
的な例については本出願人によって出願された特願平８
−１１５２９号に開示されている。
【００４０】次にこの第２の実施の形態に用いられる制
御回路３５の具体的な構成を図１７に示す。この制御回
路３５はＡＮＤゲート１０１から構成される。このＡＮ
Ｄゲート１０１には制御信号と基板電位検出回路４０の
出力が入力される。制御信号がＬレベルの場合はＡＮＤ
ゲート１０１の出力はＬレベルになり基板電位発生回路
１０を停止させる。
御回路３５の具体的な構成を図１７に示す。この制御回
路３５はＡＮＤゲート１０１から構成される。このＡＮ
Ｄゲート１０１には制御信号と基板電位検出回路４０の
出力が入力される。制御信号がＬレベルの場合はＡＮＤ
ゲート１０１の出力はＬレベルになり基板電位発生回路
１０を停止させる。
【００４１】一方制御信号がＨレベルの場合を考える。
基板バイアスが設定値より浅いと基板電位検出回路４０
の出力はＨレベルになるからＡＮＤゲート１０１すなわ
ち制御回路３５の出力はＨレベルになる。したがって基
板電位発生回路１０が作動して基板バイアスは深くな
る。基板バイアスが設定値よりも深くなると基板電位検
出回路４０の出力はＬレベルになるから、ＡＮＤゲート
１０１、すなわち制御回路３５の出力はＬレベルとな
り、これにより基板電位発生回路１０は停止する。なお
基板電位検出回路４０に入力される設定値は、正確には
信号や電位として入力されるものではない。図５または
図６に示す基板電位検出回路においては、出力Ｖｏｕｔ
を取り出す中間接続ノードや、ＮＡＮＤゲート４３1 や
反転ゲート４２に接続される中間接続ノードＡ，Ｂを決
定する際に、基板電位ＶY が上記設定値に等しくなった
ときに信号出力Ｖｏｕｔが、制御回路３５の入力しきい
値に等しくなるように設定される。
基板バイアスが設定値より浅いと基板電位検出回路４０
の出力はＨレベルになるからＡＮＤゲート１０１すなわ
ち制御回路３５の出力はＨレベルになる。したがって基
板電位発生回路１０が作動して基板バイアスは深くな
る。基板バイアスが設定値よりも深くなると基板電位検
出回路４０の出力はＬレベルになるから、ＡＮＤゲート
１０１、すなわち制御回路３５の出力はＬレベルとな
り、これにより基板電位発生回路１０は停止する。なお
基板電位検出回路４０に入力される設定値は、正確には
信号や電位として入力されるものではない。図５または
図６に示す基板電位検出回路においては、出力Ｖｏｕｔ
を取り出す中間接続ノードや、ＮＡＮＤゲート４３1 や
反転ゲート４２に接続される中間接続ノードＡ，Ｂを決
定する際に、基板電位ＶY が上記設定値に等しくなった
ときに信号出力Ｖｏｕｔが、制御回路３５の入力しきい
値に等しくなるように設定される。
【００４２】次に本発明による半導体集積回路装置の第
３の実施の形態の構成を図７に示す。この実施の形態の
半導体集積回路装置は図４に示す第２の実施の形態の半
導体集積回路装置において、基板電位検出回路４０をリ
ーク電流検出回路５０に置換えたものである。このリー
ク電流検出回路５０は、同じ基板上に形成したＭＯＳＦ
ＥＴのリーク電流を検出するものであって、基板バイア
スが浅くなるとＭＯＳＦＥＴのリーク電流は大きくな
り、基板バイアスが深くなるとＭＯＳＦＥＴのリーク電
流は小さくなる。
３の実施の形態の構成を図７に示す。この実施の形態の
半導体集積回路装置は図４に示す第２の実施の形態の半
導体集積回路装置において、基板電位検出回路４０をリ
ーク電流検出回路５０に置換えたものである。このリー
ク電流検出回路５０は、同じ基板上に形成したＭＯＳＦ
ＥＴのリーク電流を検出するものであって、基板バイア
スが浅くなるとＭＯＳＦＥＴのリーク電流は大きくな
り、基板バイアスが深くなるとＭＯＳＦＥＴのリーク電
流は小さくなる。
【００４３】このリーク電流検出回路の具体的な例は本
出願人によって出願された特願平７−２２５５７６号に
開示されており、その構成を図８に示す。この図８に示
すリーク電流検出回路５０は、ＬＳＩを等価的に表わし
たＮチャネルＭＯＳトランジスタＭLSI に対してリーク
電流検出用ＮチャネルＭＯＳトランジスタＭLnが設けら
れている。このＮチャネルＭＯＳトランジスタＭLnに対
してゲート電圧Ｖbnを発生するために、ソース接地され
たＮチャネルＭＯＳトランジスタ（Ｍ1n）と、ドレイン
に電流源Ｍgpが接続され、ソースがＮチャネルＭＯＳト
ランジスタＭ1nのドレインに接続されたＮチャネルＭＯ
Ｓトランジスタ（Ｍ2n）とが設けられ、ＮチャネルＭＯ
ＳトランジスタＭ1nのゲート端子とＮチャネルＭＯＳト
ランジスタＭ2nのゲート端子とＭ2nのドレイン端子とＭ
gpのドレイン端子が接続され、ＮチャネルＭＯＳトラン
ジスタＭ1nのドレイン端子とＮチャネルＭＯＳトランジ
スタＭ2nのソース端子との接続点はＮチャネルＭＯＳト
ランジスタＭLnのゲートに接続されている。
出願人によって出願された特願平７−２２５５７６号に
開示されており、その構成を図８に示す。この図８に示
すリーク電流検出回路５０は、ＬＳＩを等価的に表わし
たＮチャネルＭＯＳトランジスタＭLSI に対してリーク
電流検出用ＮチャネルＭＯＳトランジスタＭLnが設けら
れている。このＮチャネルＭＯＳトランジスタＭLnに対
してゲート電圧Ｖbnを発生するために、ソース接地され
たＮチャネルＭＯＳトランジスタ（Ｍ1n）と、ドレイン
に電流源Ｍgpが接続され、ソースがＮチャネルＭＯＳト
ランジスタＭ1nのドレインに接続されたＮチャネルＭＯ
Ｓトランジスタ（Ｍ2n）とが設けられ、ＮチャネルＭＯ
ＳトランジスタＭ1nのゲート端子とＮチャネルＭＯＳト
ランジスタＭ2nのゲート端子とＭ2nのドレイン端子とＭ
gpのドレイン端子が接続され、ＮチャネルＭＯＳトラン
ジスタＭ1nのドレイン端子とＮチャネルＭＯＳトランジ
スタＭ2nのソース端子との接続点はＮチャネルＭＯＳト
ランジスタＭLnのゲートに接続されている。
【００４４】ここで、ＮチャネルＭＯＳトランジスタＭ
1nとＮチャネルＭＯＳトランジスタＭ2nはサブスレッシ
ョルド領域で動作するように、電流源の電流値ＩbpとＮ
チャネルＭＯＳトランジスタＭ1nおよびＮチャネルＭＯ
ＳトランジスタＭ2nのチャネル幅が選ばれる。そのよう
に設定されたとき、ＮチャネルＭＯＳトランジスタＭ1n
のゲート端子の電位であるＶgnと接地電位ＧＮＤとの電
位差がＮチャネルＭＯＳトランジスタＭ1nおよびＮチャ
ネルＭＯＳトランジスタＭ2nのしきい値電圧に比べてほ
ぼ等しいかあるいは小さくなる。
1nとＮチャネルＭＯＳトランジスタＭ2nはサブスレッシ
ョルド領域で動作するように、電流源の電流値ＩbpとＮ
チャネルＭＯＳトランジスタＭ1nおよびＮチャネルＭＯ
ＳトランジスタＭ2nのチャネル幅が選ばれる。そのよう
に設定されたとき、ＮチャネルＭＯＳトランジスタＭ1n
のゲート端子の電位であるＶgnと接地電位ＧＮＤとの電
位差がＮチャネルＭＯＳトランジスタＭ1nおよびＮチャ
ネルＭＯＳトランジスタＭ2nのしきい値電圧に比べてほ
ぼ等しいかあるいは小さくなる。
【００４５】またこの第３の実施の形態に用いられる制
御回路３５の具体例を図１８に示す。この制御回路３５
はＡＮＤゲート１０５から構成される。このＡＮＤゲー
ト１０５にはリーク電流検出回路５０の出力を反転した
ものと、制御信号とが入力される。
御回路３５の具体例を図１８に示す。この制御回路３５
はＡＮＤゲート１０５から構成される。このＡＮＤゲー
ト１０５にはリーク電流検出回路５０の出力を反転した
ものと、制御信号とが入力される。
【００４６】次にこの第３の実施の形態の動作を説明す
る。
る。
【００４７】制御信号がＬレベルの場合（しきい値を制
御しようとするＭＯＳＦＥＴが動作状態の場合）は、制
御回路３５すなわちＡＮＤゲート１０５の出力はＬレベ
ルになり、基板電位発生回路１０は停止する。また、ス
イッチ回路３０はオン状態になる。したがって半導体基
板の電位は電源の電位に等しくなり、上記しきい値を制
御しようとするＭＯＳＦＥＴのしきい値は低くなる。
御しようとするＭＯＳＦＥＴが動作状態の場合）は、制
御回路３５すなわちＡＮＤゲート１０５の出力はＬレベ
ルになり、基板電位発生回路１０は停止する。また、ス
イッチ回路３０はオン状態になる。したがって半導体基
板の電位は電源の電位に等しくなり、上記しきい値を制
御しようとするＭＯＳＦＥＴのしきい値は低くなる。
【００４８】一方制御信号がＨレベルの場合（上記しき
い値を制御しようとするＭＯＳＦＥＴが待機状態の場合
は）、スイッチ回路３０はオフ状態になる。このとき、
基板バイアスが浅くてリーク電流が設定値より大きい場
合は、リーク電流検出回路５０の出力はＬレベルになり
制御回路３５の出力はＨレベルになる。このため基板電
位発生回路１０が作動して基板バイアスはより深くな
る。基板バイアスが深くなるとリーク電流は減少する。
リーク電流が設定値よりも少なくなると、リーク電流検
出回路５０の出力はＨレベルになる。このため制御回路
３の出力はＬレベルになり基板電位発生回路１０は停止
する。その後、上記半導体基板上に形成されたＭＯＳＦ
ＥＴのソース、ドレイン間を流れるリーク電流などで徐
々に基板バイアスは浅くなり、リーク電流が設定値より
多くなると基板電位発生回路１０が再び駆動される。こ
れにより上記ＭＯＳＦＥＴの待機時のリーク電流は所定
の値となるように制御される。すなわち上記ＭＯＳＦＥ
Ｔの待機時のしきい値は所定の値となるように制御され
る。
い値を制御しようとするＭＯＳＦＥＴが待機状態の場合
は）、スイッチ回路３０はオフ状態になる。このとき、
基板バイアスが浅くてリーク電流が設定値より大きい場
合は、リーク電流検出回路５０の出力はＬレベルになり
制御回路３５の出力はＨレベルになる。このため基板電
位発生回路１０が作動して基板バイアスはより深くな
る。基板バイアスが深くなるとリーク電流は減少する。
リーク電流が設定値よりも少なくなると、リーク電流検
出回路５０の出力はＨレベルになる。このため制御回路
３の出力はＬレベルになり基板電位発生回路１０は停止
する。その後、上記半導体基板上に形成されたＭＯＳＦ
ＥＴのソース、ドレイン間を流れるリーク電流などで徐
々に基板バイアスは浅くなり、リーク電流が設定値より
多くなると基板電位発生回路１０が再び駆動される。こ
れにより上記ＭＯＳＦＥＴの待機時のリーク電流は所定
の値となるように制御される。すなわち上記ＭＯＳＦＥ
Ｔの待機時のしきい値は所定の値となるように制御され
る。
【００４９】以上述べたように本実施の形態の半導体集
積回路装置によれば、新たな電源を必要とせずにしきい
値の制御を行うことができる。
積回路装置によれば、新たな電源を必要とせずにしきい
値の制御を行うことができる。
【００５０】次に本発明による半導体集積回路装置の第
４の実施の形態の構成を図９に示す。この実施の形態の
半導体集積回路装置は、Ｐ型半導体基板に用いられるも
のであって、ポンプ回路６１，６２と、ＰＭＯＳトラン
ジスタ６３と、ＮＭＯＳトランジスタ６４とを備えてい
る。ポンプ回路６１，６２はしきい値を制御すべきＭＯ
ＳＦＥＴが待機モードの場合には各々作動して電子を出
力端に送り出し、上記ＭＯＳＦＥＴが動作モードの場合
には、各々停止してその出力が高インピーダンスとな
る。ＰＭＯＳトランジスタ６３はソースが電源ＶDDに接
続され、ゲートには制御信号が印加され、ドレインがポ
ンプ回路６２の出力端に接続している。またＮＭＯＳト
ランジスタ６４はドレインが電源ＧＮＤに接続され、ゲ
ートがポンプ回路６２の出力端に接続され、ソースがポ
ンプ回路６１の出力端とＰ型半導体基板に接続されてい
る。ここでＮＭＯＳトランジスタ６４は、しきい値を制
御しようとしているＭＯＳＦＥＴが形成されたＰ型半導
体基板に形成しても良いし、あるいは別のＰ型半導体基
板に形成しても良い。上記別のＰ型半導体基板に形成さ
れている場合は、この別のＰ型半導体基板は上記しきい
値を制御しようとしているＭＯＳＦＥＴが形成されたＰ
型半導体基板と同電位にする必要がある。
４の実施の形態の構成を図９に示す。この実施の形態の
半導体集積回路装置は、Ｐ型半導体基板に用いられるも
のであって、ポンプ回路６１，６２と、ＰＭＯＳトラン
ジスタ６３と、ＮＭＯＳトランジスタ６４とを備えてい
る。ポンプ回路６１，６２はしきい値を制御すべきＭＯ
ＳＦＥＴが待機モードの場合には各々作動して電子を出
力端に送り出し、上記ＭＯＳＦＥＴが動作モードの場合
には、各々停止してその出力が高インピーダンスとな
る。ＰＭＯＳトランジスタ６３はソースが電源ＶDDに接
続され、ゲートには制御信号が印加され、ドレインがポ
ンプ回路６２の出力端に接続している。またＮＭＯＳト
ランジスタ６４はドレインが電源ＧＮＤに接続され、ゲ
ートがポンプ回路６２の出力端に接続され、ソースがポ
ンプ回路６１の出力端とＰ型半導体基板に接続されてい
る。ここでＮＭＯＳトランジスタ６４は、しきい値を制
御しようとしているＭＯＳＦＥＴが形成されたＰ型半導
体基板に形成しても良いし、あるいは別のＰ型半導体基
板に形成しても良い。上記別のＰ型半導体基板に形成さ
れている場合は、この別のＰ型半導体基板は上記しきい
値を制御しようとしているＭＯＳＦＥＴが形成されたＰ
型半導体基板と同電位にする必要がある。
【００５１】ポンプ回路６１が図１に示す第１の実施の
形態における基板電位発生回路１０に相当し、ポンプ回
路６２と、ＰＭＯＳトランジスタ６３と、ＮＭＯＳトラ
ンジスタ６４とがスイッチ回路３０に相当する。なお、
ポンプ回路６２の出力の容量はポンプ回路６１の容量に
比べて通常十分に小さくなるように選択される。
形態における基板電位発生回路１０に相当し、ポンプ回
路６２と、ＰＭＯＳトランジスタ６３と、ＮＭＯＳトラ
ンジスタ６４とがスイッチ回路３０に相当する。なお、
ポンプ回路６２の出力の容量はポンプ回路６１の容量に
比べて通常十分に小さくなるように選択される。
【００５２】次に本実施の形態の動作を説明する。しき
い値を制御しようとするＭＯＳＦＥＴが待機モードの場
合は、ポンプ回路６１，６２が作動して各々の出力端に
電子を送り出す。このとき、制御信号はＨレベルである
のでＰＭＯＳトランジスタ６３がオフしており、ＮＭＯ
Ｓトランジスタ６４のゲートとソースの電位は降下す
る。しかし、ポンプ回路６２の出力の容量はポンプ回路
６１の出力の容量に比べて十分小さいので、ＮＭＯＳト
ランジスタ６４は完全にオフ状態となる。この結果、Ｐ
型半導体基板の電位はポンプ回路６１の出力電位（ＧＮ
Ｄより低い）に等しくなり、しきい値電圧を高くするこ
とができる。
い値を制御しようとするＭＯＳＦＥＴが待機モードの場
合は、ポンプ回路６１，６２が作動して各々の出力端に
電子を送り出す。このとき、制御信号はＨレベルである
のでＰＭＯＳトランジスタ６３がオフしており、ＮＭＯ
Ｓトランジスタ６４のゲートとソースの電位は降下す
る。しかし、ポンプ回路６２の出力の容量はポンプ回路
６１の出力の容量に比べて十分小さいので、ＮＭＯＳト
ランジスタ６４は完全にオフ状態となる。この結果、Ｐ
型半導体基板の電位はポンプ回路６１の出力電位（ＧＮ
Ｄより低い）に等しくなり、しきい値電圧を高くするこ
とができる。
【００５３】これに対してしきい値を制御しようとする
ＭＯＳＦＥＴが動作モードの場合には、２つのポンプ回
路６１，６２が停止してその出力が高インピーダンスに
なる。またこのとき制御信号はＬレベルであるからＰＭ
ＯＳトランジスタ６３がオンしている。このため、ＮＭ
ＯＳトランジスタ６４のゲート電位が上昇し、ＮＭＯＳ
トランジスタ６４がオンする。この結果、基板電位は接
地電位に等しくなり、しきい値電圧を低くすることがで
きる。
ＭＯＳＦＥＴが動作モードの場合には、２つのポンプ回
路６１，６２が停止してその出力が高インピーダンスに
なる。またこのとき制御信号はＬレベルであるからＰＭ
ＯＳトランジスタ６３がオンしている。このため、ＮＭ
ＯＳトランジスタ６４のゲート電位が上昇し、ＮＭＯＳ
トランジスタ６４がオンする。この結果、基板電位は接
地電位に等しくなり、しきい値電圧を低くすることがで
きる。
【００５４】以上説明したように本実施の形態の半導体
集積回路装置によれば、新たな電源（駆動電源ＶDDおよ
び接地電源ＧＮＤ）を必要とせずにしきい値の制御を行
うことができる。
集積回路装置によれば、新たな電源（駆動電源ＶDDおよ
び接地電源ＧＮＤ）を必要とせずにしきい値の制御を行
うことができる。
【００５５】次に本発明による半導体集積回路装置の第
５の実施の形態の構成を図１０に示す。この実施の形態
の半導体集積回路装置は、Ｎ型半導体基板に用いられる
ものであって、ポンプ回路７１，７２と、ＮＭＯＳトラ
ンジスタ７３と、ＰＭＯＳトランジスタ７４とを備えて
いる。
５の実施の形態の構成を図１０に示す。この実施の形態
の半導体集積回路装置は、Ｎ型半導体基板に用いられる
ものであって、ポンプ回路７１，７２と、ＮＭＯＳトラ
ンジスタ７３と、ＰＭＯＳトランジスタ７４とを備えて
いる。
【００５６】ポンプ回路７１，７２は、しきい値を制御
すべきＭＯＳＦＥＴが待機モードの場合には各々作動し
て出力端から電子を汲み出し、上記ＭＯＳＦＥＴが動作
モードの場合には、各々停止してその出力が高インピー
ダンスとなる。
すべきＭＯＳＦＥＴが待機モードの場合には各々作動し
て出力端から電子を汲み出し、上記ＭＯＳＦＥＴが動作
モードの場合には、各々停止してその出力が高インピー
ダンスとなる。
【００５７】ＮＭＯＳトランジタ７３はソースが接地電
源ＧＮＤに接続され、ゲートには反転ゲート７０を介し
て制御信号が印加され、ドレインがポンプ回路７２の出
力端に接続されている。ＰＭＯＳトランジスタ７４はド
レインが駆動電源ＶDDに接続され、ゲートがポンプ回路
７２の出力端に接続され、ソースがポンプ回路７１の出
力端およびＮ型半導体基板に接続されている。ここでＰ
ＭＯＳトランジスタ７４は、しきい値を制御しようとし
ているＭＯＳＦＥＴが形成されたＮ型半導体基板に形成
しても良いし、あるいは別のＮ型半導体基板に形成して
も良い。上記別のＮ型半導体基板に形成されている場合
は、この別のＮ型半導体基板は上記しきい値を制御しよ
うとしているＭＯＳＦＥＴが形成されたＮ型半導体基板
と同電位にする必要がある。
源ＧＮＤに接続され、ゲートには反転ゲート７０を介し
て制御信号が印加され、ドレインがポンプ回路７２の出
力端に接続されている。ＰＭＯＳトランジスタ７４はド
レインが駆動電源ＶDDに接続され、ゲートがポンプ回路
７２の出力端に接続され、ソースがポンプ回路７１の出
力端およびＮ型半導体基板に接続されている。ここでＰ
ＭＯＳトランジスタ７４は、しきい値を制御しようとし
ているＭＯＳＦＥＴが形成されたＮ型半導体基板に形成
しても良いし、あるいは別のＮ型半導体基板に形成して
も良い。上記別のＮ型半導体基板に形成されている場合
は、この別のＮ型半導体基板は上記しきい値を制御しよ
うとしているＭＯＳＦＥＴが形成されたＮ型半導体基板
と同電位にする必要がある。
【００５８】次にこの第５の実施の形態の動作を説明す
る。しきい値を制御しようとするＭＯＳＦＥＴが待機モ
ードの場合は、ポンプ回路７１，７２が作動して各々の
出力端から電子を汲み出す。このとき制御信号はＨレベ
ルであるのでＮＭＯＳトランジスタ７３がオフしてお
り、ＰＭＯＳトランジスタ７４のゲートとソースの電位
が上昇する。しかし、ポンプ回路７２の出力容量はポン
プ回路７１の出力容量に比べて十分小さいのでＰＭＯＳ
トランジスタ７４は完全にオフ状態となる。この結果、
Ｎ型半導体基板の電位はポンプ回路７１の出力電位（Ｖ
DDより高い）に等しくなり、しきい値電圧を高くするこ
とができる。
る。しきい値を制御しようとするＭＯＳＦＥＴが待機モ
ードの場合は、ポンプ回路７１，７２が作動して各々の
出力端から電子を汲み出す。このとき制御信号はＨレベ
ルであるのでＮＭＯＳトランジスタ７３がオフしてお
り、ＰＭＯＳトランジスタ７４のゲートとソースの電位
が上昇する。しかし、ポンプ回路７２の出力容量はポン
プ回路７１の出力容量に比べて十分小さいのでＰＭＯＳ
トランジスタ７４は完全にオフ状態となる。この結果、
Ｎ型半導体基板の電位はポンプ回路７１の出力電位（Ｖ
DDより高い）に等しくなり、しきい値電圧を高くするこ
とができる。
【００５９】これに対してしきい値を制御しようとする
ＭＯＳＦＥＴが動作モードの場合には、２つのポンプ回
路７１，７２が停止してその出力が高インピーダンスに
なる。またこのとき制御信号はＬレベルであるからＮＭ
ＯＳトランジスタ７３がオンしている。このため、ＰＭ
ＯＳトランジスタ７４のゲート電位が下降し、接地電位
となり、ＰＭＯＳトランジスタ７４がオンする。この結
果、基板電位は駆動電源に等しくなり、しきい値電圧を
低くすることができる。
ＭＯＳＦＥＴが動作モードの場合には、２つのポンプ回
路７１，７２が停止してその出力が高インピーダンスに
なる。またこのとき制御信号はＬレベルであるからＮＭ
ＯＳトランジスタ７３がオンしている。このため、ＰＭ
ＯＳトランジスタ７４のゲート電位が下降し、接地電位
となり、ＰＭＯＳトランジスタ７４がオンする。この結
果、基板電位は駆動電源に等しくなり、しきい値電圧を
低くすることができる。
【００６０】以上説明したように本実施の形態の半導体
集積回路装置によれば、新たな電源を必要とせずに、し
きい値の制御を行うことができる。
集積回路装置によれば、新たな電源を必要とせずに、し
きい値の制御を行うことができる。
【００６１】次に本発明による半導体集積回路装置の第
６の実施の形態の構成を図１１に示す。この第６の実施
の形態の半導体集積回路装置は図９に示す第４の実施の
形態の半導体集積回路装置において、整流回路６５，６
６を新たに設けたものである。
６の実施の形態の構成を図１１に示す。この第６の実施
の形態の半導体集積回路装置は図９に示す第４の実施の
形態の半導体集積回路装置において、整流回路６５，６
６を新たに設けたものである。
【００６２】整流回路６５は入力端子がＮＭＯＳトラン
ジスタ６４のソースに接続され、出力端子がＮＭＯＳト
ランジスタ６４のゲートに接続されている。また、整流
回路６６は整流回路６５と整流の極性が逆になるように
整流回路６５と逆並列に接続されている。
ジスタ６４のソースに接続され、出力端子がＮＭＯＳト
ランジスタ６４のゲートに接続されている。また、整流
回路６６は整流回路６５と整流の極性が逆になるように
整流回路６５と逆並列に接続されている。
【００６３】この第６の実施の形態の半導体集積回路装
置の動作は第４の実施の形態の半導体集積回路装置の動
作と基本的に同じであるが、異なるのは、待機モード時
にＮＭＯＳトランジスタ６４のゲート電位がソース電位
より、整流回路６５の順方向電圧（例えば０．８Ｖ）以
上に低くなると、整流回路６５が導通して上記ゲート電
位は上記ソース電位より上記順方向電圧だけ低い電圧に
クランプされ、ポンプ回路６２の送り出す電子は整流回
路６５を経由してＰ型基板の方に流れる。この結果、２
つのポンプ回路６１，６２が一緒に基板電位を発生する
ことになり、第４の実施の形態に比べて基板バイアスを
深くするのを効率的に行うことができる。
置の動作は第４の実施の形態の半導体集積回路装置の動
作と基本的に同じであるが、異なるのは、待機モード時
にＮＭＯＳトランジスタ６４のゲート電位がソース電位
より、整流回路６５の順方向電圧（例えば０．８Ｖ）以
上に低くなると、整流回路６５が導通して上記ゲート電
位は上記ソース電位より上記順方向電圧だけ低い電圧に
クランプされ、ポンプ回路６２の送り出す電子は整流回
路６５を経由してＰ型基板の方に流れる。この結果、２
つのポンプ回路６１，６２が一緒に基板電位を発生する
ことになり、第４の実施の形態に比べて基板バイアスを
深くするのを効率的に行うことができる。
【００６４】また動作時にはＮＭＯＳトランジスタ６４
のゲート電位がソース電位より整流回路６６の順方向電
圧（例えば２．４Ｖ）以上に高くなると、整流回路６６
が導通して上記ゲート電位は上記ソース電位より上記順
方向電圧（２．４Ｖ）だけ高い電圧にクランプされる。
これによりＮＭＯＳトランジスタ６４のゲート酸化膜に
過大な電界がかかるのを防止することが可能となりトラ
ンジスタの信頼性が低下するのを防止することができ
る。
のゲート電位がソース電位より整流回路６６の順方向電
圧（例えば２．４Ｖ）以上に高くなると、整流回路６６
が導通して上記ゲート電位は上記ソース電位より上記順
方向電圧（２．４Ｖ）だけ高い電圧にクランプされる。
これによりＮＭＯＳトランジスタ６４のゲート酸化膜に
過大な電界がかかるのを防止することが可能となりトラ
ンジスタの信頼性が低下するのを防止することができ
る。
【００６５】なお、この第６の実施の形態も第４の実施
の形態と同様の効果を奏することは言うまでもない。
の形態と同様の効果を奏することは言うまでもない。
【００６６】次に本発明による半導体集積回路装置の第
７の実施の形態の構成を図１２に示す。この実施の形態
の半導体集積回路装置は図１０に示す第５の実施の形態
の半導体集積回路装置において、整流回路７５，７６を
新たに設けたもので、整流回路７５は入力端子がＰＭＯ
Ｓトランジスタ７４のゲートに接続され、出力端子がＰ
ＭＯＳトランジスタ７４のソースに接続されている。ま
た整流回路７６は整流回路７５と整流の極性が逆となる
ように整流回路７５と逆並列に接続されている。
７の実施の形態の構成を図１２に示す。この実施の形態
の半導体集積回路装置は図１０に示す第５の実施の形態
の半導体集積回路装置において、整流回路７５，７６を
新たに設けたもので、整流回路７５は入力端子がＰＭＯ
Ｓトランジスタ７４のゲートに接続され、出力端子がＰ
ＭＯＳトランジスタ７４のソースに接続されている。ま
た整流回路７６は整流回路７５と整流の極性が逆となる
ように整流回路７５と逆並列に接続されている。
【００６７】この第７の実施の形態の半導体集積回路装
置の動作は第５の実施の形態の半導体集積回路装置の動
作と基本的に同じであるが、異なるのは、待機モード時
にＰＭＯＳトランジスタ７４のゲート電位がソース電位
より整流回路７５の順方向電圧（例えば０．８Ｖ）以上
高くなると、整流回路７５が導通して上記ゲート電位は
上記ソース電位より上記順方向電圧（０．８Ｖ）だけ高
い電圧にクランプされ、ポンプ回路７２の汲み出す電子
はＮ型基板から整流回路７５を経由して流れ込むことに
なる。この結果、２つのポンプ回路７１，７２が一緒に
基板電位を発生することになり、第５の実施の形態の場
合に比べて基板バイアスを深くするのを効率的に行うこ
とができる。
置の動作は第５の実施の形態の半導体集積回路装置の動
作と基本的に同じであるが、異なるのは、待機モード時
にＰＭＯＳトランジスタ７４のゲート電位がソース電位
より整流回路７５の順方向電圧（例えば０．８Ｖ）以上
高くなると、整流回路７５が導通して上記ゲート電位は
上記ソース電位より上記順方向電圧（０．８Ｖ）だけ高
い電圧にクランプされ、ポンプ回路７２の汲み出す電子
はＮ型基板から整流回路７５を経由して流れ込むことに
なる。この結果、２つのポンプ回路７１，７２が一緒に
基板電位を発生することになり、第５の実施の形態の場
合に比べて基板バイアスを深くするのを効率的に行うこ
とができる。
【００６８】また動作時にはＰＭＯＳトランジスタ７４
のゲート電位がソース電位より整流回路７６の順方向電
圧（例えば２．４Ｖ）以上低くなると整流回路が導通し
て上記ゲート電位は上記ソース電位より上記順方向電位
（２．４Ｖ）だけ低い電圧にクランプされる。これによ
りＰＭＯＳトランジスタ７４のゲート酸化膜に過大な電
界がかかるのを防止することが可能となり、トランジス
タの信頼性が低下するのを防止することができる。
のゲート電位がソース電位より整流回路７６の順方向電
圧（例えば２．４Ｖ）以上低くなると整流回路が導通し
て上記ゲート電位は上記ソース電位より上記順方向電位
（２．４Ｖ）だけ低い電圧にクランプされる。これによ
りＰＭＯＳトランジスタ７４のゲート酸化膜に過大な電
界がかかるのを防止することが可能となり、トランジス
タの信頼性が低下するのを防止することができる。
【００６９】なおこの第７の実施の形態も第５の実施の
形態と同様の効果を奏することは言うまでもない。
形態と同様の効果を奏することは言うまでもない。
【００７０】次に本発明による半導体集積回路装置の第
８の実施の形態の構成を図１３に示す。この実施の形態
の半導体集積回路装置は、図１１に示す第６の実施の形
態の半導体集積回路装置において、ＰＭＯＳトランジス
タ６７とＮＭＯＳトランジスタ６８とを新たに設けたも
のである。
８の実施の形態の構成を図１３に示す。この実施の形態
の半導体集積回路装置は、図１１に示す第６の実施の形
態の半導体集積回路装置において、ＰＭＯＳトランジス
タ６７とＮＭＯＳトランジスタ６８とを新たに設けたも
のである。
【００７１】ＰＭＯＳトランジスタ６７はＰＭＯＳトラ
ンジスタ６３のドレインとポンプ回路６２の出力端との
間に設けられ、ゲートが接地されている。また、ＮＭＯ
Ｓトランジスタ６８は整流回路６６の出力端とポンプ回
路６１の出力端との間に設けられ、ゲートが接地されて
いる。ここでＮＭＯＳトランジスタ６８は、しきい値を
制御しようとしているＭＯＳＦＥＴが形成されたＰ型半
導体基板に形成しても良いし、あるいは別のＰ型半導体
基板に形成しても良い。上記別のＰ型半導体基板に形成
されている場合は、この別のＰ型半導体基板は上記しき
い値を制御しようとしているＭＯＳＦＥＴが形成された
Ｐ型半導体基板と同電位にする必要がある。
ンジスタ６３のドレインとポンプ回路６２の出力端との
間に設けられ、ゲートが接地されている。また、ＮＭＯ
Ｓトランジスタ６８は整流回路６６の出力端とポンプ回
路６１の出力端との間に設けられ、ゲートが接地されて
いる。ここでＮＭＯＳトランジスタ６８は、しきい値を
制御しようとしているＭＯＳＦＥＴが形成されたＰ型半
導体基板に形成しても良いし、あるいは別のＰ型半導体
基板に形成しても良い。上記別のＰ型半導体基板に形成
されている場合は、この別のＰ型半導体基板は上記しき
い値を制御しようとしているＭＯＳＦＥＴが形成された
Ｐ型半導体基板と同電位にする必要がある。
【００７２】この第８の実施の形態の動作は図１１に示
す第６の実施の形態と基本的には同じであるが、異なる
のは、待機モード時に、ＮＭＯＳトランジスタ６４のゲ
ート電位が接地電位より下がっても、ＰＭＯＳトランジ
スタ６７によって、ＰＭＯＳトランジスタ６３のドレイ
ンには接地電位より低い電位が印加されない。ＰＭＯＳ
トランジスタ６３のゲートには、このときＶDDの電位が
入力されているが、ＰＭＯＳトランジスタ６３のドレイ
ンには、上述のように接地電位以下の電位はかからない
ので、ＰＭＯＳトランジスタ６３のゲート酸化膜に過大
な電界はかからない。ＰＭＯＳトランジスタ６７のドレ
インには接地電位より低い電位がかかるが、ＰＭＯＳト
ランジスタ６７のゲートには接地電位の電位が入力され
ているので、やはりＰＭＯＳトランジスタ６３のゲート
酸化膜に過大な電界はかからない。
す第６の実施の形態と基本的には同じであるが、異なる
のは、待機モード時に、ＮＭＯＳトランジスタ６４のゲ
ート電位が接地電位より下がっても、ＰＭＯＳトランジ
スタ６７によって、ＰＭＯＳトランジスタ６３のドレイ
ンには接地電位より低い電位が印加されない。ＰＭＯＳ
トランジスタ６３のゲートには、このときＶDDの電位が
入力されているが、ＰＭＯＳトランジスタ６３のドレイ
ンには、上述のように接地電位以下の電位はかからない
ので、ＰＭＯＳトランジスタ６３のゲート酸化膜に過大
な電界はかからない。ＰＭＯＳトランジスタ６７のドレ
インには接地電位より低い電位がかかるが、ＰＭＯＳト
ランジスタ６７のゲートには接地電位の電位が入力され
ているので、やはりＰＭＯＳトランジスタ６３のゲート
酸化膜に過大な電界はかからない。
【００７３】一方、動作モード時は、基板電位が接地電
位よりＮＭＯＳトランジスタ６８のしきい値電圧下がっ
た電位まで上昇すると、このＮＭＯＳトランジスタ６８
が非導通になり、整流回路６６に順方向電流が流れなく
なる。したがって、整流回路６６がＮＭＯＳトランジス
タ６４のゲート酸化膜を保護する必要がなくなると、自
動的に整流回路６６を非導通にして、駆動電源ＶDDから
基板に余分な直流電流が流れ続けることを回避する。
位よりＮＭＯＳトランジスタ６８のしきい値電圧下がっ
た電位まで上昇すると、このＮＭＯＳトランジスタ６８
が非導通になり、整流回路６６に順方向電流が流れなく
なる。したがって、整流回路６６がＮＭＯＳトランジス
タ６４のゲート酸化膜を保護する必要がなくなると、自
動的に整流回路６６を非導通にして、駆動電源ＶDDから
基板に余分な直流電流が流れ続けることを回避する。
【００７４】次に本発明による半導体集積回路装置の第
９の実施の形態の構成を図１４に示す。この実施の形態
の半導体集積回路装置は図１２に示す第７の実施の形態
の半導体集積回路装置において、ＮＭＯＳトランジスタ
７７とＰＭＯＳトランジスタ７８とを新たに設けたもの
である。
９の実施の形態の構成を図１４に示す。この実施の形態
の半導体集積回路装置は図１２に示す第７の実施の形態
の半導体集積回路装置において、ＮＭＯＳトランジスタ
７７とＰＭＯＳトランジスタ７８とを新たに設けたもの
である。
【００７５】ＮＭＯＳトランジスタ７７はＮＭＯＳトラ
ンジスタ７３のドレインとポンプ回路７２の出力端との
間に設けられ、ゲートに駆動電位ＶDDが印加されてい
る。またＰＭＯＳトランジスタ７８はポンプ回路７１の
出力端と整流回路７６の入力端との間に設けられ、ゲー
トに駆動電位ＶDDが印加されている。ここでＰＭＯＳト
ランジスタ７８は、しきい値を制御しようとしているＭ
ＯＳＦＥＴが形成されたＮ型半導体基板に形成しても良
いし、あるいは別のＮ型半導体基板に形成しても良い。
上記別のＮ型半導体基板に形成されている場合は、この
別のＮ型半導体基板は上記しきい値を制御しようとして
いるＭＯＳＦＥＴが形成されたＮ型半導体基板と同電位
にする必要がある。
ンジスタ７３のドレインとポンプ回路７２の出力端との
間に設けられ、ゲートに駆動電位ＶDDが印加されてい
る。またＰＭＯＳトランジスタ７８はポンプ回路７１の
出力端と整流回路７６の入力端との間に設けられ、ゲー
トに駆動電位ＶDDが印加されている。ここでＰＭＯＳト
ランジスタ７８は、しきい値を制御しようとしているＭ
ＯＳＦＥＴが形成されたＮ型半導体基板に形成しても良
いし、あるいは別のＮ型半導体基板に形成しても良い。
上記別のＮ型半導体基板に形成されている場合は、この
別のＮ型半導体基板は上記しきい値を制御しようとして
いるＭＯＳＦＥＴが形成されたＮ型半導体基板と同電位
にする必要がある。
【００７６】この第９の実施の形態の半導体集積回路装
置の動作は図１２に示す第７の実施の形態と基本的には
同じであるが、異なるのは待機モード時にＰＭＯＳトラ
ンジスタ７４のゲート電位が駆動電位ＶDDより上がって
もＮＭＯＳトランジスタ７７によってＮＭＯＳトランジ
スタ７３のドレインには駆動電位ＶDDよりも高い電位が
印加されない。このときＮＭＯＳトランジスタ７３のゲ
ートには接地電位が入力されているが、ＮＭＯＳトラン
ジスタ７３のドレインには上述のように駆動電位ＶDD以
上の電位はかからないので、ＮＭＯＳトランジスタ７３
のゲート酸化膜には過大な電界がかからない。ＮＭＯＳ
トランジスタ７７のドレインには駆動電位ＶDDより高い
電位がかかるがＮＭＯＳトランジスタ７７には駆動電位
が入力されているので、やはりＮＭＯＳトランジスタ７
３のゲート酸化膜に過大な電界がかからない。
置の動作は図１２に示す第７の実施の形態と基本的には
同じであるが、異なるのは待機モード時にＰＭＯＳトラ
ンジスタ７４のゲート電位が駆動電位ＶDDより上がって
もＮＭＯＳトランジスタ７７によってＮＭＯＳトランジ
スタ７３のドレインには駆動電位ＶDDよりも高い電位が
印加されない。このときＮＭＯＳトランジスタ７３のゲ
ートには接地電位が入力されているが、ＮＭＯＳトラン
ジスタ７３のドレインには上述のように駆動電位ＶDD以
上の電位はかからないので、ＮＭＯＳトランジスタ７３
のゲート酸化膜には過大な電界がかからない。ＮＭＯＳ
トランジスタ７７のドレインには駆動電位ＶDDより高い
電位がかかるがＮＭＯＳトランジスタ７７には駆動電位
が入力されているので、やはりＮＭＯＳトランジスタ７
３のゲート酸化膜に過大な電界がかからない。
【００７７】一方動作モード時には、基板電位が駆動電
位ＶDDよりもＰＭＯＳトランジスタ７８のしきい値電圧
上がった電位まで下降すると、このＰＭＯＳトランジス
タ７８が非導通となり、整流回路７６に順方向電流が流
れなくなる。したがって、整流回路７６がＰＭＯＳトラ
ンジスタ７４のゲート酸化膜を保護する必要がなくなる
と、自動的に整流回路７６を非導通にして接地電源から
余分な直流電流が流れ続けることを回避する。
位ＶDDよりもＰＭＯＳトランジスタ７８のしきい値電圧
上がった電位まで下降すると、このＰＭＯＳトランジス
タ７８が非導通となり、整流回路７６に順方向電流が流
れなくなる。したがって、整流回路７６がＰＭＯＳトラ
ンジスタ７４のゲート酸化膜を保護する必要がなくなる
と、自動的に整流回路７６を非導通にして接地電源から
余分な直流電流が流れ続けることを回避する。
【００７８】上述の第６乃至第９の実施の形態の半導体
集積回路装置においては、整流回路が用いられている
が、この整流回路は図１５（ａ）に示すように１つのダ
イオード素子（この場合の順方向電圧は０．８Ｖ）、ま
たは複数のダイオード素子８１1 ，…８１n を直列接続
したものから構成することが可能である。例えば３個の
ダイオードを直列に接続したものを用いれば、順方向電
圧は２．４Ｖとなる。
集積回路装置においては、整流回路が用いられている
が、この整流回路は図１５（ａ）に示すように１つのダ
イオード素子（この場合の順方向電圧は０．８Ｖ）、ま
たは複数のダイオード素子８１1 ，…８１n を直列接続
したものから構成することが可能である。例えば３個の
ダイオードを直列に接続したものを用いれば、順方向電
圧は２．４Ｖとなる。
【００７９】またダイオード素子は図１５（ｂ）に示す
ようにＮウェル８２内にｎ+ 層８３とＰ+ 層８４とを設
けることによって構成しても良いし、また図１５（ｃ）
に示すようにＰウェル８５内にＰ+ 層８６とｎ+ 層８７
とを設けることによって構成しても良い。
ようにＮウェル８２内にｎ+ 層８３とＰ+ 層８４とを設
けることによって構成しても良いし、また図１５（ｃ）
に示すようにＰウェル８５内にＰ+ 層８６とｎ+ 層８７
とを設けることによって構成しても良い。
【００８０】次に本発明による半導体集積回路装置の第
１０の実施の形態の構成を図１９に示す。この実施の形
態の半導体集積回路装置は、図４に示す第２の実施の形
態の制御回路３５、基板電位検出回路４０を制御回路３
５Ａ、基板電位検出回路４０Ａに各々置換えたものであ
る。この制御回路３５Ａには設定値に対応する電位が入
力される。また基板電位検出回路４０Ａは基板電位をレ
ベルシフトした電位を出力するものであって、その具体
的な回路は、例えば図５に示すように、各々がサブスレ
ッショルド領域で作動し、直列に接続されたｎ個のＰＭ
ＯＳトランジスタ４１1 ，…４１n から構成される。
１０の実施の形態の構成を図１９に示す。この実施の形
態の半導体集積回路装置は、図４に示す第２の実施の形
態の制御回路３５、基板電位検出回路４０を制御回路３
５Ａ、基板電位検出回路４０Ａに各々置換えたものであ
る。この制御回路３５Ａには設定値に対応する電位が入
力される。また基板電位検出回路４０Ａは基板電位をレ
ベルシフトした電位を出力するものであって、その具体
的な回路は、例えば図５に示すように、各々がサブスレ
ッショルド領域で作動し、直列に接続されたｎ個のＰＭ
ＯＳトランジスタ４１1 ，…４１n から構成される。
【００８１】また制御回路３５Ａの具体的な回路は図２
０に示すように、電位比較器１０２と、ＡＮＤゲート１
０１とを備えている。基板電位と設定値の比較は、電位
比較器１０２おいて実行される。この電位比較器１０２
の出力と制御信号とがＡＮＤゲート１０１に入力され
る。したがって電位比較器１０２の出力が第２の実施の
形態の基板電位検出回路４０の出力に相当し、動作は第
２の実施の形態の場合と同様となる。
０に示すように、電位比較器１０２と、ＡＮＤゲート１
０１とを備えている。基板電位と設定値の比較は、電位
比較器１０２おいて実行される。この電位比較器１０２
の出力と制御信号とがＡＮＤゲート１０１に入力され
る。したがって電位比較器１０２の出力が第２の実施の
形態の基板電位検出回路４０の出力に相当し、動作は第
２の実施の形態の場合と同様となる。
【００８２】この第１０の実施の形態も第２の実施の形
態と同様の効果を奏することは言うまでもない。
態と同様の効果を奏することは言うまでもない。
【００８３】次に本発明による半導体集積回路装置の第
１１の実施の形態の構成を図２１に示す。この実施の形
態の半導体集積回路装置は、第３の実施の形態の制御回
路３５、リーク電流検出回路５０を制御回路３５Ａ、リ
ーク電流検出回路５０Ａに各々置換えたものである。制
御回路３５Ａには設定値に対応する電位が入力される。
リーク電流検出回路５０Ａはリーク電流に対応した電位
を出力するもので、その具体的な構成は第３の実施の形
態の場合と同様に例えば図８に示す回路となる。
１１の実施の形態の構成を図２１に示す。この実施の形
態の半導体集積回路装置は、第３の実施の形態の制御回
路３５、リーク電流検出回路５０を制御回路３５Ａ、リ
ーク電流検出回路５０Ａに各々置換えたものである。制
御回路３５Ａには設定値に対応する電位が入力される。
リーク電流検出回路５０Ａはリーク電流に対応した電位
を出力するもので、その具体的な構成は第３の実施の形
態の場合と同様に例えば図８に示す回路となる。
【００８４】また制御回路３５Ａの具体的な回路は図２
２に示すように電位比較器１０６とＡＮＤゲート１０５
とを備えている。リーク電流に相当する電位と設定値の
比較は、電位比較器１０６によって実行される。この電
位比較器１０６の出力を反転したものと、制御信号とが
ＡＮＤゲート１０５に入力される。したがって電位比較
器１０６の出力が第３の実施の形態のリーク電流検出回
路５０の出力に相当することになり、動作は第３の実施
の形態の場合と同様となる。
２に示すように電位比較器１０６とＡＮＤゲート１０５
とを備えている。リーク電流に相当する電位と設定値の
比較は、電位比較器１０６によって実行される。この電
位比較器１０６の出力を反転したものと、制御信号とが
ＡＮＤゲート１０５に入力される。したがって電位比較
器１０６の出力が第３の実施の形態のリーク電流検出回
路５０の出力に相当することになり、動作は第３の実施
の形態の場合と同様となる。
【００８５】この第１１の実施の形態も第３の実施の形
態と同様の効果を奏することは言うまでもない。
態と同様の効果を奏することは言うまでもない。
【００８６】
【発明の効果】以上述べたように本発明によれば、新た
な電源を追加することなく、しきい値を制御することが
できる。
な電源を追加することなく、しきい値を制御することが
できる。
【図１】本発明による半導体集積回路装置の第１の実施
の形態の構成を示すブロック図。
の形態の構成を示すブロック図。
【図２】本発明の半導体集積回路装置にかかる基板電位
発生回路の具体的な構成を示す回路図。
発生回路の具体的な構成を示す回路図。
【図３】本発明の半導体集積回路装置にかかる基板電位
発生回路の他の具体的な構成を示す回路図。
発生回路の他の具体的な構成を示す回路図。
【図４】本発明による半導体集積回路装置の第２の実施
の形態の構成を示すブロック図。
の形態の構成を示すブロック図。
【図５】第２の実施の形態の半導体集積回路装置にかか
る基板電位検出回路の一具体例の構成図。
る基板電位検出回路の一具体例の構成図。
【図６】第２の実施の形態の半導体集積回路装置にかか
る基板電位検出回路の他の具体例の構成図。
る基板電位検出回路の他の具体例の構成図。
【図７】本発明による半導体集積回路装置の第３の実施
の形態の構成を示すブロック図。
の形態の構成を示すブロック図。
【図８】第３の実施の形態の半導体集積回路装置にかか
るリーク電流検出回路の具体的な構成を示す回路図。
るリーク電流検出回路の具体的な構成を示す回路図。
【図９】本発明による半導体集積回路装置の第４の実施
の形態の構成図。
の形態の構成図。
【図１０】本発明による半導体集積回路装置の第５の実
施の形態の構成図。
施の形態の構成図。
【図１１】本発明による半導体集積回路装置の第６の実
施の形態の構成図。
施の形態の構成図。
【図１２】本発明による半導体集積回路装置の第７の実
施の形態の構成図。
施の形態の構成図。
【図１３】本発明による半導体集積回路装置の第８の実
施の形態の構成図。
施の形態の構成図。
【図１４】本発明による半導体集積回路装置の第９の実
施の形態の構成図。
施の形態の構成図。
【図１５】整流回路の具体的な構成図。
【図１６】従来のしきい値制御回路の構成図。
【図１７】第２の実施の形態に用いられる制御回路の具
体的な構成を示す回路図。
体的な構成を示す回路図。
【図１８】第３の実施の形態に用いられる制御回路の具
体的な構成を示す回路図。
体的な構成を示す回路図。
【図１９】本発明による半導体集積回路装置の第１０の
実施の形態の構成を示すブロック図。
実施の形態の構成を示すブロック図。
【図２０】第１０の実施の形態に用いられる制御回路の
具体的な構成を示す回路図。
具体的な構成を示す回路図。
【図２１】本発明による半導体集積回路装置の第１１の
実施の形態の構成を示すブロック図。
実施の形態の構成を示すブロック図。
【図２２】第１１の実施の形態に用いられる制御回路の
具体的な構成を示す回路図。
具体的な構成を示す回路図。
１０ 基板電位発生回路
１１ 発振回路
１２ コンデンサ
１４ ＰＭＯＳトランジスタ
１５ ＰＭＯＳトランジスタ
１６ ＮＭＯＳトランジスタ
１７ ＮＭＯＳトランジスタ
１８ ＮＭＯＳトランジスタ
１９ ＰＭＯＳトランジスタ
２０ 反転ゲート
３０ スイッチ回路
３５ 制御回路
４０ 基板電位検出回路
４１i （ｉ＝１，…ｎ） ＰＭＯＳトランジスタ
４２ 反転ゲート
４３ フリップフロップ回路
４３i （ｉ＝１，２） ＮＡＮＤゲート
５０ リーク電流検出回路
６１，６２ ポンプ回路
６３ ＰＭＯＳトランジスタ
６４ ＮＭＯＳトランジスタ
６５，６６ 整流回路
６７ ＰＭＯＳトランジスタ
６８ ＮＭＯＳトランジスタ
７０ 反転ゲート
７１，７２ ポンプ回路
７３ ＮＭＯＳトランジスタ
７４ ＰＭＯＳトランジスタ
７５，７６ 整流回路
７７ ＮＭＯＳトランジスタ
７８ ＰＭＯＳトランジスタ
１０１ ＡＮＤゲート
１０２ 電位比較器
１０５ ＡＮＤゲート
１０６ 電位比較器
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−139779（ＪＰ，Ａ)
特開 平６−21443（ＪＰ，Ａ)
特開 昭58−216452（ＪＰ，Ａ)
特開 平９−214322（ＪＰ，Ａ)
特開 昭62−12148（ＪＰ，Ａ)
特開 平６−89574（ＪＰ，Ａ)
特開 平７−176622（ＪＰ，Ａ)
特開 平９−186565（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/094
H01L 21/8238
H01L 27/092
H03K 19/00
Claims (25)
- 【請求項１】制御信号に基づいて作動し、作動時には半
導体基板から電荷を汲み出すことにより基板バイアスを
深くし、非作動時には出力が高インピーダンスとなる基
板電位発生回路と、 前記制御信号に基づいて作動し、前記基板電位発生回路
の非作動時には導通状態となって前記半導体基板の電位
を電源電位とし、前記基板電位発生回路の作動時には非
導通状態となるスイッチ回路と、 を備えたことを特徴とする半導体集積回路装置。 - 【請求項２】半導体基板の電位を検出する基板電位検出
回路と、 作動時には前記半導体基板から電荷を汲み出すことによ
り基板バイアスを深くし、非作動時には出力が高インピ
ーダンスとなる基板電位発生回路と、 前記基板電位発生回路の非作動時には導通状態となって
前記半導体基板と電源とを接続し、前記基板電位発生回
路の作動時には非導通状態となるスイッチ回路と、 制御信号及び前記基板電位検出回路の検出値並びに設定
値に基づいて前記基板電位発生回路及びスイッチ回路を
駆動して前記半導体基板の電位を、前記設定値又は前記
電源の電位となるように制御する制御回路と、 を備えたことを特徴とする半導体集積回路装置。 - 【請求項３】半導体基板に形成されたトランジスタのリ
ーク電流を検出するリーク電流検出回路と、 作動時には前記半導体基板から電荷を汲み出すことによ
り基板バイアスを深くし、非作動時には出力が高インピ
ーダンスとなる基板電位発生回路と、 前記基板電位発生回路の非作動時には導通状態となって
前記半導体基板と電源とを接続し、前記基板電位発生回
路の作動時には非導通状態となるスイッチ回路と、 制御信号及び前記リーク電流検出回路の検出値並びに設
定値に基づいて前記基板電位発生回路及びスイッチ回路
を駆動して前記半導体基板の電位を所定値又は前記電源
の電位となるように制御する制御回路と、 を備えたことを特徴とする半導体集積回路装置。 - 【請求項４】出力端子が第１導電型の半導体基板に接続
され、前記第１導電型のキャリアを汲み出す第１のポン
プ回路と、 ソース端子が前記第１のポンプ回路の出力端子に接続さ
れ、ドレイン端子が第１の電源に接続された前記第１導
電型と異なる第２導電型の第１のＭＯＳＦＥＴと、 出力端子が前記第１のＭＯＳＦＥＴのゲート端子に接続
されて第１導電型のキャリアを汲み出す第２のポンプ回
路と、 ソース端子が第２の電源に接続され、ゲート端子に制御
信号が印加され、ドレイン端子が前記第１のＭＯＳＦＥ
Ｔのゲート端子に接続される第１導電型の第２のＭＯＳ
ＦＥＴと、 を備えたことを特徴とする半導体集積回路装置。 - 【請求項５】前記第１のＭＯＳＦＥＴのゲート端子とソ
ース端子との間に互いに整流の極性が逆になるように並
列に接続された第１及び第２の整流回路を更に備えてい
ることを特徴とする請求項４記載の半導体集積回路装
置。 - 【請求項６】前記半導体基板はＰ型半導体基板であり、
前記第１のＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴであ
り、前記第２のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴ
であり、前記第１の電源は接地電源であり、前記第２の
電源は駆動電源であることを特徴とする請求項４または
５記載の半導体集積回路装置。 - 【請求項７】前記半導体基板はＮ型半導体基板であり、
前記第１のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴであ
り、前記第２のＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴ
であり、前記第１の電源は接地電源であり、前記第２の
電源は駆動電源であることを特徴とする請求項４または
５記載の半導体集積回路装置。 - 【請求項８】前記第２のＭＯＳＦＥＴのドレイン端子と
前記第１のＭＯＳＦＥＴのゲート端子との間に、ゲート
端子が前記第１の電源に接続される第１導電型の第３の
ＭＯＳＦＥＴを備えていることを特徴とする請求項５記
載の半導体集積回路装置。 - 【請求項９】前記半導体基板はＰ型半導体基板であり、
前記第１のＭＯＳＦＥＴはＮチャネルであり、前記第２
及び第３のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴであ
り、前記第１の電源は接地電源であり、前記第２の電源
は駆動電源であることを特徴とする請求項８記載の半導
体集積回路装置。 - 【請求項１０】前記第１および第２の整流回路のうち、
前記第１のＭＯＳＦＥＴのゲート端子からソース端子方
向に電流を流す整流回路の出力端子と前記ソース端子と
の間にゲート端子が接地されたＮチャネルＭＯＳＦＥＴ
を更に備えていることを特徴とする請求項９記載の半導
体集積回路装置。 - 【請求項１１】前記半導体基板はＮ型半導体基板であ
り、前記第１のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴ
であり、前記第２及び第３のＭＯＳＦＥＴはＮチャネル
ＭＯＳＦＥＴであり、前記第１の電源は駆動電源であ
り、前記第２の電流は接地電源であることを特徴とする
請求項８記載の半導体集積回路装置。 - 【請求項１２】前記第１および第２の整流回路のうち、
前記第１のＭＯＳＦＥＴのソース端子からゲート端子に
電流を流す整流回路の入力端子と、前記ソース端子との
間にゲート端子が駆動電源に接続されるＰチャネルＭＯ
ＳＦＥＴを更に備えていることを特徴とする請求項１１
記載の半導体集積回路装置。 - 【請求項１３】前記第１および第２の整流回路は１つの
ダイオード素子、または複数のダイオード素子を直列に
接続した直列回路から構成されることを特徴とする請求
項５，８，９，１０，１１，１２のいずれかに記載の半
導体集積回路装置。 - 【請求項１４】第１導電型の半導体基板に接続されたソ
ース端子と、第１の電源電圧が印加されるドレイン端子
と、ゲート端子とを有する、前記第１導電型と異なる第
２導電型の第１のＭＯＳＦＥＴと、 出力端子が前記第１のＭＯＳＦＥＴのゲート端子に接続
され、前記第１導電型のキャリアを汲み出すポンプ回路
と、 制御信号に基づいて動作し、第２の電源電圧が印加され
る第１の端子と、前記第１のＭＯＳＦＥＴのゲート端子
に接続される第２の端子とを有するスイッチ素子と、 前記第１のＭＯＳＦＥＴのソース端子に接続される第１
の端子と、前記第１のＭＯＳＦＥＴのゲート端子に接続
される第２の端子とを有する整流部と、 を備えたことを特徴とする半導体集積回路装置。 - 【請求項１５】前記スイッチ素子は、 前記第２の電源電圧が印加されるソース端子と、前記制
御信号を受けるゲート端子と、ドレイン端子とを有する
第１導電型の第２のＭＯＳＦＥＴと、 前記第２のＭＯＳＦＥＴのドレイン端子に接続されるソ
ース端子と、前記第１の電源電圧が印加されるゲート端
子と、前記第１のＭＯＳＦＥＴのゲート端子に接続され
るドレイン端子とを有する第１導電型の第３のＭＯＳＦ
ＥＴとを備えたことを特徴とする請求項１４記載の半導
体集積回路装置。 - 【請求項１６】前記整流部は、前記第１の端子から前記
第２の端子に第１導電型のキャリアを通すことを特徴と
する請求項１４記載の半導体集積回路装置。 - 【請求項１７】前記整流部は、前記第１のＭＯＳＦＥＴ
のゲート端子とソース端子との間に、整流の極性が逆と
なるように逆並列に接続された第１および第２の整流回
路を備えていることを特徴とする請求項１４記載の半導
体集積回路装置。 - 【請求項１８】ゲート端子が前記第１の電源電圧に接続
され、前記第１のＭＯＳＦＥＴのソース端子と前記第１
および第２の整流回路のうちの一方の出力端子との間に
接続され、前記第２の端子から前記第１の端子に前記第
１導電型のキャリアを通す、第２導電型の第４のＭＯＳ
ＦＥＴを更に備えたことを特徴とする請求項１７記載の
半導体集積回路装置。 - 【請求項１９】前記ポンプ回路は、動作時に第１導電型
のキャリアを汲み出し、前記スイッチ素子の動作時に停
止することを特徴とする請求項１４乃至１８のいずれか
に記載の半導体集積回路装置。 - 【請求項２０】半導体基板の電位を検出する基板電位検
出回路と、 動作時に前記半導体基板の基板バイアスを深くする基板
電位発生回路と、 制御信号に基づいて動作し、前記制御信号が第１の値の
ときに導通状態となって前記半導体基板を電源に接続
し、前記制御信号が第２の値のときに非導通状態となる
スイッチ回路と、 前記制御信号および前記基板電位検出回路の検出値に基
づいて前記基板電位発生回路を駆動し、前記半導体基板
の電位を所定値または前記電源の電位となるように制御
する制御回路と、 を備え、前記制御信号が第１の値のとき前記基板電位発
生回路が非作動状態となることを特徴とする半導体集積
回路装置。 - 【請求項２１】半導体基板に形成されたトランジスタの
リーク電流を検出するリーク電流検出回路と、 作動時に前記半導体基板の基板バイアスを深くする基板
電位発生回路と、 制御信号に基づいて動作し、前記制御信号が第１の値の
ときに導通状態となって前記半導体基板を電源に接続
し、前記制御信号が第２の値のときに非導通状態となる
スイッチ回路と、 前記制御信号及び前記リーク電流検出回路の検出値に基
づいて前記基板電位発生回路を駆動して前記半導体基板
の電位を所定値又は前記電源の電位となるように制御す
る制御回路と、 を備え、前記制御信号が第１の値のときに前記基板電位
発生回路は非作動状態となることを特徴とする半導体集
積回路装置。 - 【請求項２２】半導体基板の電位を検出する基板電位検
出回路と、 作動時には半導体基板の基板バイアスを深くする基板電
位発生回路と、 振幅が第１の電位と、前記第１の電位より高い第２の電
位との電位差に等しい制御信号に基づいて前記基板電位
発生回路の非作動時には導通状態となって前記半導体基
板と電源とを接続するスイッチ回路と、 前記制御信号および前記基板電位検出回路の検出値に基
づいて前記基板電位発生回路を駆動して、前記半導体基
板の電位を前記第１の電位より低く、または第２の電位
より高くするように制御する制御回路と、 を備えたことを特徴とする半導体集積回路装置。 - 【請求項２３】半導体基板に形成されたトランジスタの
リーク電流を検出するリーク電流検出回路と、 作動時には半導体基板の基板バイアスを深くする基板電
位発生回路と、 振幅が第１の電位と、前記第１の電位より高い第２の電
位との電位差に等しい制御信号に基づいて前記基板電位
発生回路の非作動時には導通状態となって前記半導体基
板と電源とを接続するスイッチ回路と、 前記制御信号および前記リーク電流検出回路の検出値に
基づいて前記基板電位発生回路を駆動して、前記半導体
基板の電位を前記第１の電位より低く、または第２の電
位より高くするように制御する制御回路と、 を備えたことを特徴とする半導体集積回路装置。 - 【請求項２４】振幅が第１の電位と、前記第１の電位よ
り高い第２の電位との電位差に等しい制御信号に基づい
て作動し、作動時には半導体基板の電位を前記第１の電
位より低く、または前記第２の電位より高くして基板バ
イアスを深くする基板電位発生回路と、 振幅が前記第１の電位と前記第２の電位との電位差に等
しい前記制御信号に基づいて前記基板電位発生回路の非
差動時には導通状態となって前記半導体基板と電源とを
接続するスイッチ回路と、 を備えたことを特徴とする半導体集積回路装置。 - 【請求項２５】前記基板電位発生回路は、発振回路を備
え、前記基板電位発生回路の非作動時には前記発振回路
が停止することを特徴とする請求項２２乃至２３のいず
れかに記載の半導体集積回路装置。
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