JP3535307B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、絶縁表面上に形成され
た非単結晶半導体を用いた薄膜集積回路およびそれに用
いる回路素子、例えば、薄膜トランジスタ（ＴＦＴ）の
構造に関するものである。本発明において絶縁表面と
は、絶縁体表面以外に、半導体や金属の表面に設けられ
た絶縁層をも意味する。すなわち、本発明によって作製
される集積回路および薄膜トランジスタは、ガラス等の
絶縁基板上に形成されたものだけでなく、単結晶シリコ
ン等の半導体基板上に形成された絶縁体の上に形成され
たものも含む。
た非単結晶半導体を用いた薄膜集積回路およびそれに用
いる回路素子、例えば、薄膜トランジスタ（ＴＦＴ）の
構造に関するものである。本発明において絶縁表面と
は、絶縁体表面以外に、半導体や金属の表面に設けられ
た絶縁層をも意味する。すなわち、本発明によって作製
される集積回路および薄膜トランジスタは、ガラス等の
絶縁基板上に形成されたものだけでなく、単結晶シリコ
ン等の半導体基板上に形成された絶縁体の上に形成され
たものも含む。
【０００２】
【従来の技術】ＴＦＴのごとき薄膜半導体装置は、絶縁
表面上に実質的に真性な薄膜半導体領域（活性層）を島
状に形成した後、ゲイト絶縁膜として、ＣＶＤ法やスパ
ッタ法によって絶縁被膜を形成し、その上にゲイト電極
を形成して得られる。逆に、ゲイト電極を先に形成し、
その上にゲイト絶縁膜と活性層を形成する場合もある。
前者の場合においては、ソース領域／ドレイン領域は、
真性な薄膜半導体においてＮ型もしくはＰ型の不純物を
拡散（ドープ）せしめて形成される。後者の方法におい
ても不純物拡散の方法が用いられることもあるが、別に
Ｎ型もしくはＰ型の半導体被膜を形成する方法が一般的
である。
表面上に実質的に真性な薄膜半導体領域（活性層）を島
状に形成した後、ゲイト絶縁膜として、ＣＶＤ法やスパ
ッタ法によって絶縁被膜を形成し、その上にゲイト電極
を形成して得られる。逆に、ゲイト電極を先に形成し、
その上にゲイト絶縁膜と活性層を形成する場合もある。
前者の場合においては、ソース領域／ドレイン領域は、
真性な薄膜半導体においてＮ型もしくはＰ型の不純物を
拡散（ドープ）せしめて形成される。後者の方法におい
ても不純物拡散の方法が用いられることもあるが、別に
Ｎ型もしくはＰ型の半導体被膜を形成する方法が一般的
である。
【０００３】従来のＴＦＴは、Ｎ型もしくはＰ型のソー
ス領域／ドレイン領域と実質的に真性導電型のチャネル
領域と、チャネル領域の上にゲイト絶縁膜とゲイト電極
とを有し、ソース領域とドレイン領域には、外部との電
気的な接続を取るために、配線・電極（それぞれ、ソー
ス電極・配線、ドレイン電極・配線と称する）が接続さ
れ、これらとゲイト電極の３端子によって制御されるも
のである。
ス領域／ドレイン領域と実質的に真性導電型のチャネル
領域と、チャネル領域の上にゲイト絶縁膜とゲイト電極
とを有し、ソース領域とドレイン領域には、外部との電
気的な接続を取るために、配線・電極（それぞれ、ソー
ス電極・配線、ドレイン電極・配線と称する）が接続さ
れ、これらとゲイト電極の３端子によって制御されるも
のである。
【０００４】特に回路によっては、ソース領域とドレイ
ン領域の区別は明確でないので、以下の記述では、ソー
ス領域、ドレイン領域とは、回路に基づく区別ではな
く、任意に設定できるものとする。すなわち、任意にソ
ース領域と設定された領域でない、端子の接続されるＮ
型もしくはＰ型の領域が、ドレイン領域と定義される。
近年、ＴＦＴの電界移動度を高める必要から、活性層の
半導体として、アモルファス半導体に代えて、結晶性半
導体を用いることが試みられている。
ン領域の区別は明確でないので、以下の記述では、ソー
ス領域、ドレイン領域とは、回路に基づく区別ではな
く、任意に設定できるものとする。すなわち、任意にソ
ース領域と設定された領域でない、端子の接続されるＮ
型もしくはＰ型の領域が、ドレイン領域と定義される。
近年、ＴＦＴの電界移動度を高める必要から、活性層の
半導体として、アモルファス半導体に代えて、結晶性半
導体を用いることが試みられている。
【０００５】
【発明が解決しようする課題】このような非単結晶の半
導体、中でも結晶性の非単結晶半導体（例えば、多結晶
シリコン）を用いたＴＦＴにおける最大の問題点はリー
ク電流（ＯＦＦ電流）が大きいことであった。すなわ
ち、ゲイト電極に電圧が印加されていない、もしくは逆
の電圧が印加されている際（非選択状態、ＯＦＦ状態）
には、チャネル（電流通路）が形成されないので、電流
は流れないはずである。しかしながら、実際には、単結
晶半導体において通常、観察されるリーク電流以上の電
流が見られた。したがって、この現象は非単結晶半導体
に特有のものと考えられる。
導体、中でも結晶性の非単結晶半導体（例えば、多結晶
シリコン）を用いたＴＦＴにおける最大の問題点はリー
ク電流（ＯＦＦ電流）が大きいことであった。すなわ
ち、ゲイト電極に電圧が印加されていない、もしくは逆
の電圧が印加されている際（非選択状態、ＯＦＦ状態）
には、チャネル（電流通路）が形成されないので、電流
は流れないはずである。しかしながら、実際には、単結
晶半導体において通常、観察されるリーク電流以上の電
流が見られた。したがって、この現象は非単結晶半導体
に特有のものと考えられる。
【０００６】このような大きなリーク電流は、特にダイ
ナミックな動作（電荷保持等）の要求される用途におい
て問題であった。また、スタティックな動作の要求され
る用途においても、消費電力を増加させるため、好まし
いことではなかった。ＴＦＴの大きな用途として期待さ
れている液晶ディスプレー等のアクティブマトリクス回
路においては、ＴＦＴはマトリクスに設けられた画素の
スイッチングトランジスタとして動作するが、その際に
は、画素電極やその補助のコンデンサー（保持容量）に
蓄積された電荷がリークしないことが必要とされたが、
リーク電流が大きいと十分な時間、電荷を保持すること
ができなかった。
ナミックな動作（電荷保持等）の要求される用途におい
て問題であった。また、スタティックな動作の要求され
る用途においても、消費電力を増加させるため、好まし
いことではなかった。ＴＦＴの大きな用途として期待さ
れている液晶ディスプレー等のアクティブマトリクス回
路においては、ＴＦＴはマトリクスに設けられた画素の
スイッチングトランジスタとして動作するが、その際に
は、画素電極やその補助のコンデンサー（保持容量）に
蓄積された電荷がリークしないことが必要とされたが、
リーク電流が大きいと十分な時間、電荷を保持すること
ができなかった。
【０００７】従来、リーク電流が低減するには、チャネ
ル長を長くするか、または、チャネル幅を小さくするこ
とが有効であると考えられていた。しかし、こうする
と、リーク電流の絶対値は小さくなるものの、ゲイト電
極に電圧が印加されている際（選択状態、ＯＮ状態）の
ドレイン電流（ＯＮ電流）も同様に小さくなり、必要と
する動作がおこなえない場合があった。すなわち、この
方法ではドレイン電流とリーク電流の比率（ＯＮ／ＯＦ
Ｆ比）を向上させることはできなかった。本発明は、こ
のような問題を鑑みてなされたものであり、非単結晶半
導体を活性層に用いたＴＦＴにおいて、リーク電流を低
減するとともに、ＯＮ／ＯＦＦ比を改善する方法を提供
することを目的とする。
ル長を長くするか、または、チャネル幅を小さくするこ
とが有効であると考えられていた。しかし、こうする
と、リーク電流の絶対値は小さくなるものの、ゲイト電
極に電圧が印加されている際（選択状態、ＯＮ状態）の
ドレイン電流（ＯＮ電流）も同様に小さくなり、必要と
する動作がおこなえない場合があった。すなわち、この
方法ではドレイン電流とリーク電流の比率（ＯＮ／ＯＦ
Ｆ比）を向上させることはできなかった。本発明は、こ
のような問題を鑑みてなされたものであり、非単結晶半
導体を活性層に用いたＴＦＴにおいて、リーク電流を低
減するとともに、ＯＮ／ＯＦＦ比を改善する方法を提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、薄膜半導体
と、ゲイト絶縁膜、ゲイト電極を有する薄膜半導体装置
に関する。本発明では、従来のＴＦＴに加えて、さらに
別のゲイト電極とゲイト絶縁膜を設ける。すなわち、第
１のゲイト電極（従来のゲイト電極と同等なもの）およ
び第２のゲイト電極（本発明において追加するもの）を
形成し、それぞれのゲイト電極に対応するゲイト絶縁膜
も設ける。本発明のもととなる薄膜半導体装置において
は、前記薄膜半導体は島状に形成され、かつ、同一面内
もしくは異なる面内にソース領域、ドレイン領域を有す
る。
と、ゲイト絶縁膜、ゲイト電極を有する薄膜半導体装置
に関する。本発明では、従来のＴＦＴに加えて、さらに
別のゲイト電極とゲイト絶縁膜を設ける。すなわち、第
１のゲイト電極（従来のゲイト電極と同等なもの）およ
び第２のゲイト電極（本発明において追加するもの）を
形成し、それぞれのゲイト電極に対応するゲイト絶縁膜
も設ける。本発明のもととなる薄膜半導体装置において
は、前記薄膜半導体は島状に形成され、かつ、同一面内
もしくは異なる面内にソース領域、ドレイン領域を有す
る。
【０００９】本発明においては、第２のゲイト電極をソ
ース領域、ドレイン領域とは重ならないように設け、さ
らに、第１のゲイト電極に逆バイアスの電圧が印加され
ている際には、第２のゲイト電極には、順バイアスの電
圧が印加されていることを特徴とする。本発明の第１
は、上記の条件を満たす薄膜半導体装置において、第１
のゲイト電極と第２のゲイト電極を、薄膜半導体をはさ
むように設けることを特徴とする。
ース領域、ドレイン領域とは重ならないように設け、さ
らに、第１のゲイト電極に逆バイアスの電圧が印加され
ている際には、第２のゲイト電極には、順バイアスの電
圧が印加されていることを特徴とする。本発明の第１
は、上記の条件を満たす薄膜半導体装置において、第１
のゲイト電極と第２のゲイト電極を、薄膜半導体をはさ
むように設けることを特徴とする。
【００１０】また、薄膜半導体は主たる面（主面）が２
つ存在することに着目した場合には、第１のゲイト電極
を第１のゲイト絶縁膜を挟んで前記薄膜半導体の第１の
主面に設け、第２のゲイト電極を第２のゲイト絶縁膜を
挟んで設けることを特徴とする本発明の第２が得られ
る。本発明においては、作製工程を簡略化する意味で、
第２のゲイト電極を、ソース領域もしくはドレイン領域
のいずれか少なくとも一方と接続する配線と同じ被膜か
ら形成してもよい。
つ存在することに着目した場合には、第１のゲイト電極
を第１のゲイト絶縁膜を挟んで前記薄膜半導体の第１の
主面に設け、第２のゲイト電極を第２のゲイト絶縁膜を
挟んで設けることを特徴とする本発明の第２が得られ
る。本発明においては、作製工程を簡略化する意味で、
第２のゲイト電極を、ソース領域もしくはドレイン領域
のいずれか少なくとも一方と接続する配線と同じ被膜か
ら形成してもよい。
【００１１】また、いわゆるトップゲイト型ＴＦＴ（基
板と薄膜半導体と第１のゲイト電極の位置関係におい
て、薄膜半導体が基板と第１のゲイト電極の間に存在す
る）に本発明を適用してもよいのと同様、ボトムゲイト
型ＴＦＴ（上記位置関係において、第１のゲイト電極が
基板と薄膜半導体の間に存在する）に本発明を適用して
もよい。
板と薄膜半導体と第１のゲイト電極の位置関係におい
て、薄膜半導体が基板と第１のゲイト電極の間に存在す
る）に本発明を適用してもよいのと同様、ボトムゲイト
型ＴＦＴ（上記位置関係において、第１のゲイト電極が
基板と薄膜半導体の間に存在する）に本発明を適用して
もよい。
【００１２】本発明の基本的な構成を図１に示す。図１
はボトムゲイト型の例である。図１（Ａ）には、その断
面図を示す。すなわち、基板１上に第１のゲイト電極
２、第１のゲイト絶縁膜３、薄膜半導体４、その両端に
ソース領域５、ドレイン領域６、第２のゲイト絶縁膜
７、第２のゲイト電極８ａ〜８ｃを有する。必要によっ
ては、ソース電極・配線９、ドレイン電極・配線１０を
設けてもよい。（図１（Ａ）） 図１（Ａ）では、第２のゲイト電極の配置が不明瞭であ
るので、図１（Ｂ）に積層構造を示す。（図１（Ｂ））
はボトムゲイト型の例である。図１（Ａ）には、その断
面図を示す。すなわち、基板１上に第１のゲイト電極
２、第１のゲイト絶縁膜３、薄膜半導体４、その両端に
ソース領域５、ドレイン領域６、第２のゲイト絶縁膜
７、第２のゲイト電極８ａ〜８ｃを有する。必要によっ
ては、ソース電極・配線９、ドレイン電極・配線１０を
設けてもよい。（図１（Ａ）） 図１（Ａ）では、第２のゲイト電極の配置が不明瞭であ
るので、図１（Ｂ）に積層構造を示す。（図１（Ｂ））
【００１３】さらに、上方より見た様子を図１（Ｃ）に
示す。本発明においては、第２のゲイト電極のうち少な
くとも１つは、電気的にソース領域およびドレイン領域
のいずれとも重ならないことが必要である。ここで、
「電気的」という語句の意味は、第２のゲイト電極によ
る電気的な影響を意味し、仮に、幾何学的には、ソース
領域やドレイン領域と重なっていても、第２のゲイト電
極の電気的な作用がその重なり部分に及ばない場合は、
「電気的に」重ならない、と表現する。（図１（Ｃ））
示す。本発明においては、第２のゲイト電極のうち少な
くとも１つは、電気的にソース領域およびドレイン領域
のいずれとも重ならないことが必要である。ここで、
「電気的」という語句の意味は、第２のゲイト電極によ
る電気的な影響を意味し、仮に、幾何学的には、ソース
領域やドレイン領域と重なっていても、第２のゲイト電
極の電気的な作用がその重なり部分に及ばない場合は、
「電気的に」重ならない、と表現する。（図１（Ｃ））
【００１４】本発明では、図１（Ｃ）のように第２のゲ
イト電極が交互に設けるだけではなく、図１（Ｄ）のよ
うに、第２のゲイト電極８ａと８ｂを同じように設けて
もよい。（図１（Ｄ）） 本発明において、薄膜半導体において、第２のゲイト電
極と重ならない部分（第２のゲイト電極による電気的な
作用の及ばない部分）をベース領域と定義した場合、下
記の条件を満足するように、第２のゲイト電極を配置す
ると、より本発明の効果が明確となる。
イト電極が交互に設けるだけではなく、図１（Ｄ）のよ
うに、第２のゲイト電極８ａと８ｂを同じように設けて
もよい。（図１（Ｄ）） 本発明において、薄膜半導体において、第２のゲイト電
極と重ならない部分（第２のゲイト電極による電気的な
作用の及ばない部分）をベース領域と定義した場合、下
記の条件を満足するように、第２のゲイト電極を配置す
ると、より本発明の効果が明確となる。
【００１５】すなわち、本発明の第３は以下の条件を満
足する。「ベース領域のみを経由してソース領域からド
レイン領域へ至る最短距離は、薄膜半導体を経由してソ
ース領域からドレイン領域へ至る最短距離よりも大き
い。」 本発明の第４は以下の条件を満足する。「ベース領域の
面積をベース領域のみを経由してソース領域からドレイ
ン領域へ至る最短経路長により除した値（ベース領域の
平均的な幅）は、薄膜半導体のソース領域とドレイン領
域以外の面積をソース領域からドレイン領域へ至る最短
経路長により除した値（薄膜半導体の幅）よりも小さ
い。」
足する。「ベース領域のみを経由してソース領域からド
レイン領域へ至る最短距離は、薄膜半導体を経由してソ
ース領域からドレイン領域へ至る最短距離よりも大き
い。」 本発明の第４は以下の条件を満足する。「ベース領域の
面積をベース領域のみを経由してソース領域からドレイ
ン領域へ至る最短経路長により除した値（ベース領域の
平均的な幅）は、薄膜半導体のソース領域とドレイン領
域以外の面積をソース領域からドレイン領域へ至る最短
経路長により除した値（薄膜半導体の幅）よりも小さ
い。」
【００１６】なお、上記のベース領域の定義において
は、第２のゲイト電極の形状そのものは問題ではなく、
電気的な作用が重視されるということに注意すべきであ
る。さらに、本発明においては、後述するように選択、
非選択に関しては、ベース領域のみを電気的に制御でき
ればよいので、第１のゲイト電極は、ベース領域以外の
部分（すなわち、第２のゲイト電極と薄膜半導体の重な
る部分）には存在する必要はない。したがって、下記の
条件を本発明の第３および第４に付加してもよい。「ベ
ース領域は、第１のゲイト電極の形状とが、実質的に同
じである。
は、第２のゲイト電極の形状そのものは問題ではなく、
電気的な作用が重視されるということに注意すべきであ
る。さらに、本発明においては、後述するように選択、
非選択に関しては、ベース領域のみを電気的に制御でき
ればよいので、第１のゲイト電極は、ベース領域以外の
部分（すなわち、第２のゲイト電極と薄膜半導体の重な
る部分）には存在する必要はない。したがって、下記の
条件を本発明の第３および第４に付加してもよい。「ベ
ース領域は、第１のゲイト電極の形状とが、実質的に同
じである。
【００１７】このように、ベース領域と第１のゲイト電
極の形状をほぼ同じとするには、第１のゲイト電極をマ
スクとした自己整合的なフォトリソグラフィー技術によ
って、第２のゲイト電極をパターンを形成すればよい。
このような条件を本発明の第３乃至第６に付加してもよ
い。
極の形状をほぼ同じとするには、第１のゲイト電極をマ
スクとした自己整合的なフォトリソグラフィー技術によ
って、第２のゲイト電極をパターンを形成すればよい。
このような条件を本発明の第３乃至第６に付加してもよ
い。
【００１８】
【作用】本発明においては、選択（ＯＮ）状態について
は、従来のＴＦＴと何ら変わることがない。本発明にお
いて特徴となるのは、非選択（ＯＦＦ）状態についてで
ある。図１に示す半導体装置において、第２のゲイト電
極の電位をソース領域と同じとする。一方、第１のゲイ
ト電極においては、比較的大きな逆バイアス電圧を印加
する。Ｎチャネル型半導体装置においては、選択状態
（第１のゲイト電極に順バイアス電圧（すなわち、正電
圧）が印加されている状態）では、図６（Ｂ）に示すよ
うに第１のゲイト電極に面した薄膜半導体に多数キャリ
ヤ（すなわち、電子）が引き寄せられ、これがキャリヤ
となってソース−ドレイン間の導電を担う。（図６
（Ｂ））
は、従来のＴＦＴと何ら変わることがない。本発明にお
いて特徴となるのは、非選択（ＯＦＦ）状態についてで
ある。図１に示す半導体装置において、第２のゲイト電
極の電位をソース領域と同じとする。一方、第１のゲイ
ト電極においては、比較的大きな逆バイアス電圧を印加
する。Ｎチャネル型半導体装置においては、選択状態
（第１のゲイト電極に順バイアス電圧（すなわち、正電
圧）が印加されている状態）では、図６（Ｂ）に示すよ
うに第１のゲイト電極に面した薄膜半導体に多数キャリ
ヤ（すなわち、電子）が引き寄せられ、これがキャリヤ
となってソース−ドレイン間の導電を担う。（図６
（Ｂ））
【００１９】一方、非選択状態（第１のゲイト電極に逆
バイアス電圧（すなわち、負電圧）が印加されている状
態）では、図６（Ａ）に示すように第１のゲイト電極に
面した薄膜半導体に少数キャリヤ（すなわち、正孔）が
引き寄せられ、これがキャリヤとなる。（図６（Ａ））
バイアス電圧（すなわち、負電圧）が印加されている状
態）では、図６（Ａ）に示すように第１のゲイト電極に
面した薄膜半導体に少数キャリヤ（すなわち、正孔）が
引き寄せられ、これがキャリヤとなる。（図６（Ａ））
【００２０】図２（Ａ）のｘ−ｘ’に沿った薄膜半導体
のエネルギーバンドを図４（Ａ）および（Ｂ）に示す。
ＥF はフェルミ準位を意味する。図４（Ａ）は第１のゲ
イト電極の電圧をソース領域の電圧を同じとした状態
（ＶG1＝０）であり、図４（Ｂ）は第１のゲイト電極に
ある大きさの負の電圧（−Ｖ）を印加した状態（ＶG1＝
−Ｖ）を示す。なお、ＶG2は第２のゲイト電極に印加さ
れる電圧の大きさを表す。（図４（Ａ）、（Ｂ）） ソース領域と薄膜半導体、ドレイン領域と薄膜半導体の
間にはギャップが存在し、少数キャリヤである正孔はこ
のギャップを移動できないために、理想的にはソース−
ドレイン間の導電はない。
のエネルギーバンドを図４（Ａ）および（Ｂ）に示す。
ＥF はフェルミ準位を意味する。図４（Ａ）は第１のゲ
イト電極の電圧をソース領域の電圧を同じとした状態
（ＶG1＝０）であり、図４（Ｂ）は第１のゲイト電極に
ある大きさの負の電圧（−Ｖ）を印加した状態（ＶG1＝
−Ｖ）を示す。なお、ＶG2は第２のゲイト電極に印加さ
れる電圧の大きさを表す。（図４（Ａ）、（Ｂ）） ソース領域と薄膜半導体、ドレイン領域と薄膜半導体の
間にはギャップが存在し、少数キャリヤである正孔はこ
のギャップを移動できないために、理想的にはソース−
ドレイン間の導電はない。
【００２１】しかしながら、非単結晶半導体において
は、結晶欠陥等に由来する局在準位をホッピングして導
電することが知られており、薄膜半導体表面に誘起され
た正孔も、このメカニズムによってソース領域、ドレイ
ン領域から移動する電子と再結合し、結果として、ソー
ス−ドレイン間の導電（リーク電流）が生じる。図４の
点線の矢印はホッピング伝導を示す。もちろん、ホッピ
ングとは言え、かなりの大きさの抵抗となる。第１のゲ
イト電極に印加される逆バイアス電圧がより大きくなれ
ば、より多くの少数キャリヤ（正孔）が誘起されるの
で、より導電率が高まり、リーク電流が増大することと
なる。
は、結晶欠陥等に由来する局在準位をホッピングして導
電することが知られており、薄膜半導体表面に誘起され
た正孔も、このメカニズムによってソース領域、ドレイ
ン領域から移動する電子と再結合し、結果として、ソー
ス−ドレイン間の導電（リーク電流）が生じる。図４の
点線の矢印はホッピング伝導を示す。もちろん、ホッピ
ングとは言え、かなりの大きさの抵抗となる。第１のゲ
イト電極に印加される逆バイアス電圧がより大きくなれ
ば、より多くの少数キャリヤ（正孔）が誘起されるの
で、より導電率が高まり、リーク電流が増大することと
なる。
【００２２】図２（Ａ）は従来のＴＦＴの非選択状態の
リーク電流の流れを示したものであり、薄膜半導体の全
体を横断して電流が流れる。（図２（Ａ）） 次に、第２のゲイト電極にある大きさの正の電圧（＋
ｖ）を印加した状態（ＶG2＝＋Ｖ）を考える。すると、
第２のゲイト電極に面した薄膜半導体の表面には多数キ
ャリヤ（電子）が誘起され、エネルギーバンド図は、図
４（Ｃ）のように複雑な形状となる。（図４（Ｃ））
リーク電流の流れを示したものであり、薄膜半導体の全
体を横断して電流が流れる。（図２（Ａ）） 次に、第２のゲイト電極にある大きさの正の電圧（＋
ｖ）を印加した状態（ＶG2＝＋Ｖ）を考える。すると、
第２のゲイト電極に面した薄膜半導体の表面には多数キ
ャリヤ（電子）が誘起され、エネルギーバンド図は、図
４（Ｃ）のように複雑な形状となる。（図４（Ｃ））
【００２３】図４（Ｂ）および（Ｃ）に示されるエネル
ギーバンド図をもとに、薄膜半導体を電気回路的に表示
すると、図５のようになる。図５（Ａ）は、ソース領域
と薄膜半導体との接合部の抵抗Ｒ1 、ドレイン領域と薄
膜半導体との接合部の抵抗Ｒ2 以外に薄膜半導体自身の
抵抗Ｒ3 の直列抵抗である。しかし、Ｒ3 は第１のゲイ
ト電圧に印加される逆バイアス電圧によって、決定さ
れ、逆バイアス電圧が大きくなればなるほど、多くの少
数キャリヤが誘起され、Ｒ3 は減少し、Ｒ1 、Ｒ2 に比
較して無視しうるほど小さくなり、実質的には、Ｒ1 と
Ｒ2 によって、リーク電流が決定される。（図５
（Ａ））
ギーバンド図をもとに、薄膜半導体を電気回路的に表示
すると、図５のようになる。図５（Ａ）は、ソース領域
と薄膜半導体との接合部の抵抗Ｒ1 、ドレイン領域と薄
膜半導体との接合部の抵抗Ｒ2 以外に薄膜半導体自身の
抵抗Ｒ3 の直列抵抗である。しかし、Ｒ3 は第１のゲイ
ト電圧に印加される逆バイアス電圧によって、決定さ
れ、逆バイアス電圧が大きくなればなるほど、多くの少
数キャリヤが誘起され、Ｒ3 は減少し、Ｒ1 、Ｒ2 に比
較して無視しうるほど小さくなり、実質的には、Ｒ1 と
Ｒ2 によって、リーク電流が決定される。（図５
（Ａ））
【００２４】しかしながら、第２のゲイト電極に順バイ
アス電圧を印加すると、接合が増える分、直列に挿入さ
れる抵抗も増える。すなわち、第２のゲイト電極１つに
つき、２つの接合による抵抗が生じる。図５（Ｂ）で
は、この２つの抵抗を１つのものとして、Ｒ4 〜Ｒ6 と
表現する。すなわち、第２のゲイト電極は３つあるの
で、抵抗も３つ生じる。これ以外にも薄膜半導体固有の
抵抗があるのだが、ここでは表示していない。（図５
（Ｂ））
アス電圧を印加すると、接合が増える分、直列に挿入さ
れる抵抗も増える。すなわち、第２のゲイト電極１つに
つき、２つの接合による抵抗が生じる。図５（Ｂ）で
は、この２つの抵抗を１つのものとして、Ｒ4 〜Ｒ6 と
表現する。すなわち、第２のゲイト電極は３つあるの
で、抵抗も３つ生じる。これ以外にも薄膜半導体固有の
抵抗があるのだが、ここでは表示していない。（図５
（Ｂ））
【００２５】図２（Ｂ）には、同じ状態を上方より見た
様子を示す。第２のゲイト電極の存在する部分には反転
層１１が生じ、それ以外の部分がベース領域１２とな
る。リーク電流の経路としてはｘ−ｘ’の線に沿ったも
の以外に、図に矢印に示すように、ベース領域に沿った
ものも生じる。ベース領域に沿った電流の抵抗をＲ7 〜
Ｒ9 とすると、図５（Ｃ）に示すような回路が得られ
る。（図５（Ｃ））
様子を示す。第２のゲイト電極の存在する部分には反転
層１１が生じ、それ以外の部分がベース領域１２とな
る。リーク電流の経路としてはｘ−ｘ’の線に沿ったも
の以外に、図に矢印に示すように、ベース領域に沿った
ものも生じる。ベース領域に沿った電流の抵抗をＲ7 〜
Ｒ9 とすると、図５（Ｃ）に示すような回路が得られ
る。（図５（Ｃ））
【００２６】実際には、Ｒ4 〜Ｒ6 はＲ7 〜Ｒ9 よりも
はるかに大きいので、リーク電流は主としてＲ7 〜Ｒ9
（すなわち、ベース領域）を流れ、実質的な回路図は図
５（Ｄ）で表される。（図５（Ｄ）） ここで問題となるのは、Ｒ3 と（Ｒ7 ＋Ｒ8 ＋Ｒ9 ）の
大小の比較である。図２（Ａ）と（Ｂ）の対比から明ら
かなように、Ｒ3 （薄膜半導体４）は、（Ｒ7＋Ｒ8 ＋
Ｒ9 ）（ベース領域１２）よりも幅が広く、かつ、短い
ので、前者の抵抗が後者よりも小さいことは明白であ
る。これは、本発明の第３および第４と同じである。す
なわち、第２のゲイト電極を適切に配置し、これに順バ
イアス電圧を印加することにより、非選択時の抵抗を高
め、リーク電流を低減できる。
はるかに大きいので、リーク電流は主としてＲ7 〜Ｒ9
（すなわち、ベース領域）を流れ、実質的な回路図は図
５（Ｄ）で表される。（図５（Ｄ）） ここで問題となるのは、Ｒ3 と（Ｒ7 ＋Ｒ8 ＋Ｒ9 ）の
大小の比較である。図２（Ａ）と（Ｂ）の対比から明ら
かなように、Ｒ3 （薄膜半導体４）は、（Ｒ7＋Ｒ8 ＋
Ｒ9 ）（ベース領域１２）よりも幅が広く、かつ、短い
ので、前者の抵抗が後者よりも小さいことは明白であ
る。これは、本発明の第３および第４と同じである。す
なわち、第２のゲイト電極を適切に配置し、これに順バ
イアス電圧を印加することにより、非選択時の抵抗を高
め、リーク電流を低減できる。
【００２７】同じことは図１（Ｄ）のような構造を有す
る薄膜半導体装置についても当てはまる。図から明らか
に、ベース領域の平均的な幅は、薄膜半導体自体の幅よ
り狭い。このようにして、本発明では、非選択状態のリ
ーク電流を低減させる一方で、選択状態のドレイン電流
はそのままとし、結果的にＯＮ／ＯＦＦ比を増大させる
ことが可能となる。また、このことは、本発明が、選択
状態と非選択状態で電流（それぞれ、ドレイン電流とリ
ーク電流）の経路が異なるという特徴を有することとも
同じである。
る薄膜半導体装置についても当てはまる。図から明らか
に、ベース領域の平均的な幅は、薄膜半導体自体の幅よ
り狭い。このようにして、本発明では、非選択状態のリ
ーク電流を低減させる一方で、選択状態のドレイン電流
はそのままとし、結果的にＯＮ／ＯＦＦ比を増大させる
ことが可能となる。また、このことは、本発明が、選択
状態と非選択状態で電流（それぞれ、ドレイン電流とリ
ーク電流）の経路が異なるという特徴を有することとも
同じである。
【００２８】非選択状態におけるベース領域の長さをよ
り長くするには、第２のゲイト電極の数を２以上、好ま
しくは、３以上とするとよい。同様にベース領域の幅を
より狭くするには、第２のゲイト電極の間隔を可能な限
り狭めるとよい。また、幅（選択状態でのチャネルの
幅）が広く、かつ、長さ（ソース−ドレイン間の距離）
の短い薄膜半導体を用いると、より、ＯＮ／ＯＦＦ比を
増大せしめることができる。かくすることにより、非選
択状態における実質的なチャネル長を選択状態における
ものの５〜５０倍に、非選択状態における実質的なチャ
ネル幅を選択状態におけるものの１／２〜１／２０倍に
することも可能であり、この結果、ＯＮ／ＯＦＦ比を、
１００倍にまで拡大できる。
り長くするには、第２のゲイト電極の数を２以上、好ま
しくは、３以上とするとよい。同様にベース領域の幅を
より狭くするには、第２のゲイト電極の間隔を可能な限
り狭めるとよい。また、幅（選択状態でのチャネルの
幅）が広く、かつ、長さ（ソース−ドレイン間の距離）
の短い薄膜半導体を用いると、より、ＯＮ／ＯＦＦ比を
増大せしめることができる。かくすることにより、非選
択状態における実質的なチャネル長を選択状態における
ものの５〜５０倍に、非選択状態における実質的なチャ
ネル幅を選択状態におけるものの１／２〜１／２０倍に
することも可能であり、この結果、ＯＮ／ＯＦＦ比を、
１００倍にまで拡大できる。
【００２９】
〔実施例１〕 図３および図７に本実施例の半導体装置
の断面図（図３）および上面図（図７）を示す。本実施
例では、第１のゲイト電極２を実質的にベース領域（薄
膜半導体のうち、第２のゲイト電極と重ならない部分）
と同じ形状とするものである。すなわち、第１のゲイト
電極と第２のゲイト電極の重なりを可能な限り小さくし
たものである。番号は図１のものと同じものを指す。
（図３）
の断面図（図３）および上面図（図７）を示す。本実施
例では、第１のゲイト電極２を実質的にベース領域（薄
膜半導体のうち、第２のゲイト電極と重ならない部分）
と同じ形状とするものである。すなわち、第１のゲイト
電極と第２のゲイト電極の重なりを可能な限り小さくし
たものである。番号は図１のものと同じものを指す。
（図３）
【００３０】本実施例では第１のゲイト電極と第２のゲ
イト電極の形状自体の重なりを小さくしたものである
が、仮に形状的には重なりが多くとも電気的に考えた場
合の重なりが小さい場合も本実施例と同じ思想である。
第１のゲイト電極２は、図３では複数あるように見える
が、図７（Ａ）に示すようにひとつの連続したものであ
る。図７（Ｂ）は、第１のゲイト電極２に、薄膜半導体
４、ソース領域５、ドレイン領域６、第２のゲイト電極
８ａ〜８ｃを重ねたものである。（図７）
イト電極の形状自体の重なりを小さくしたものである
が、仮に形状的には重なりが多くとも電気的に考えた場
合の重なりが小さい場合も本実施例と同じ思想である。
第１のゲイト電極２は、図３では複数あるように見える
が、図７（Ａ）に示すようにひとつの連続したものであ
る。図７（Ｂ）は、第１のゲイト電極２に、薄膜半導体
４、ソース領域５、ドレイン領域６、第２のゲイト電極
８ａ〜８ｃを重ねたものである。（図７）
【００３１】このような構造の半導体装置では、非選択
状態では、図１の半導体装置と同じ動作である。すなわ
ち、非選択状態であるので、第１のゲイト電極には逆バ
イアス電圧が印加され、第２のゲイト電極には、順バイ
アス電圧が印加される。そして、少数キャリヤは、図２
に示したものと同じように、ベース領域を迂回して流れ
る。
状態では、図１の半導体装置と同じ動作である。すなわ
ち、非選択状態であるので、第１のゲイト電極には逆バ
イアス電圧が印加され、第２のゲイト電極には、順バイ
アス電圧が印加される。そして、少数キャリヤは、図２
に示したものと同じように、ベース領域を迂回して流れ
る。
【００３２】しかながら、第２のゲイト電極８ａ〜８ｃ
にソース領域と同じ電圧を印加しても、同様な効果が得
られる。この場合には、バンドギャップに由来する図５
の抵抗Ｒ4 〜Ｒ6 は小さくなるが、第２のゲイト電極８
ａ〜８ｃによって誘起されるキャリヤはほとんどないの
で、この部分の抵抗は極めて高い。したがって、第２の
ゲイト電極８ａ〜８ｃにソース領域と同じ電圧を印加し
ても、ほとんどのリーク電流はベース領域を流れる。す
なわち、本実施例での半導体装置では、非選択状態にお
いては、第２のゲイト電極に印加される電圧は逆バイア
スの電圧以外の電圧であり、第２のゲイト電極によっ
て、少数キャリヤが誘起されない電圧であればよい。
にソース領域と同じ電圧を印加しても、同様な効果が得
られる。この場合には、バンドギャップに由来する図５
の抵抗Ｒ4 〜Ｒ6 は小さくなるが、第２のゲイト電極８
ａ〜８ｃによって誘起されるキャリヤはほとんどないの
で、この部分の抵抗は極めて高い。したがって、第２の
ゲイト電極８ａ〜８ｃにソース領域と同じ電圧を印加し
ても、ほとんどのリーク電流はベース領域を流れる。す
なわち、本実施例での半導体装置では、非選択状態にお
いては、第２のゲイト電極に印加される電圧は逆バイア
スの電圧以外の電圧であり、第２のゲイト電極によっ
て、少数キャリヤが誘起されない電圧であればよい。
【００３３】一方、選択状態においては、図１の半導体
装置では、第２のゲイト電極に順バイアス電圧を印加し
ても、あるいはソース領域と同じ電圧を印加してもドレ
イン電流の流れには大きな変動はなかった。しかしなが
ら、本実施例の半導体装置では、第２のゲイト電極には
順バイアス電圧が印加されることが要求される。もし、
そうでなければドレイン電流は非選択状態と同じように
ベース領域を中心に流れるため、選択状態と非選択状態
によって電流の経路を変え、よって、ＯＮ／ＯＦＦ比を
向上させるという本発明の目的が達成できないからであ
る。
装置では、第２のゲイト電極に順バイアス電圧を印加し
ても、あるいはソース領域と同じ電圧を印加してもドレ
イン電流の流れには大きな変動はなかった。しかしなが
ら、本実施例の半導体装置では、第２のゲイト電極には
順バイアス電圧が印加されることが要求される。もし、
そうでなければドレイン電流は非選択状態と同じように
ベース領域を中心に流れるため、選択状態と非選択状態
によって電流の経路を変え、よって、ＯＮ／ＯＦＦ比を
向上させるという本発明の目的が達成できないからであ
る。
【００３４】上記の議論より、本実施例の半導体装置に
おいては、一番容易な駆動方法は、非選択状態、選択状
態に関わらず、常に第２のゲイト電極８ａ〜８ｃに順バ
イアス電圧を印加する方法である。しかしながら、第１
のゲイト電極の電圧に合わせて、第２のゲイト電極に印
加する電圧を変動させる方法も有効である。例えば、選
択状態では、第２のゲイト電極には第１のゲイト電極と
０．５〜２倍の電圧を印加し、非選択状態では、印加す
る電圧をソース領域と同じとする、という方法が有効で
ある。
おいては、一番容易な駆動方法は、非選択状態、選択状
態に関わらず、常に第２のゲイト電極８ａ〜８ｃに順バ
イアス電圧を印加する方法である。しかしながら、第１
のゲイト電極の電圧に合わせて、第２のゲイト電極に印
加する電圧を変動させる方法も有効である。例えば、選
択状態では、第２のゲイト電極には第１のゲイト電極と
０．５〜２倍の電圧を印加し、非選択状態では、印加す
る電圧をソース領域と同じとする、という方法が有効で
ある。
【００３５】〔実施例２〕 図８に本実施例の半導体装
置の作製工程を示す。本実施例の半導体装置の構造は、
実施例１のものと同様に、第１のゲイト電極とベース領
域が実質的に同じ形状となるようにしたものである。そ
のため、本実施例では、自己整合的なパターン形成法を
用いる。以下ではその概略を説明する。詳細な条件・材
料・大きさ等については、公知の方法・技術に示されて
いるものを用いればよい。
置の作製工程を示す。本実施例の半導体装置の構造は、
実施例１のものと同様に、第１のゲイト電極とベース領
域が実質的に同じ形状となるようにしたものである。そ
のため、本実施例では、自己整合的なパターン形成法を
用いる。以下ではその概略を説明する。詳細な条件・材
料・大きさ等については、公知の方法・技術に示されて
いるものを用いればよい。
【００３６】まず、ガラス等の透明な基板１０１上に不
透明な材料（例えば、タンタル、アルミニウム、モリブ
テン、タングステン、クロム等）で第１のゲイト電極１
０２を形成する。ここで、「透明」というのは、後の自
己整合的なパターン形成工程において、フォトリソグラ
フィー法で用いる光が透過するという意味である。第１
のゲイト電極１０２の形状は図７（Ａ）に示すものと同
様である。さらに、第１のゲイト絶縁膜１０３を堆積す
る。（図８（Ａ）） そして、薄膜半導体１０４と第２のゲイト絶縁膜１０７
を形成する。（図８（Ｂ））
透明な材料（例えば、タンタル、アルミニウム、モリブ
テン、タングステン、クロム等）で第１のゲイト電極１
０２を形成する。ここで、「透明」というのは、後の自
己整合的なパターン形成工程において、フォトリソグラ
フィー法で用いる光が透過するという意味である。第１
のゲイト電極１０２の形状は図７（Ａ）に示すものと同
様である。さらに、第１のゲイト絶縁膜１０３を堆積す
る。（図８（Ａ）） そして、薄膜半導体１０４と第２のゲイト絶縁膜１０７
を形成する。（図８（Ｂ））
【００３７】次に、絶縁物層を形成する。この絶縁物層
は可能な限り厚く、かつ、誘電率の小さいものが好まし
い。かくすることにより、上に導電体が存在しても、そ
の下の薄膜半導体に及ぼす電気的な影響は極めて小さく
なる。しかしながら、絶縁物層があまり厚いと装置の凹
凸を増すことになり、断線の危険が増加する。また、誘
電率も材料によって、制約される。この絶縁物層の材料
としては、第２のゲイト絶縁物と異なることが望まし
く、後の第２のゲイト絶縁膜のエッチング工程で、エッ
チングされず、マスクとして使用できるようなものが好
ましい。例えば、第２のゲイト絶縁物として窒化珪素を
用いると、本絶縁物層は酸化珪素とすると、誘電率の点
でもエッチング特性の点でも好ましい。
は可能な限り厚く、かつ、誘電率の小さいものが好まし
い。かくすることにより、上に導電体が存在しても、そ
の下の薄膜半導体に及ぼす電気的な影響は極めて小さく
なる。しかしながら、絶縁物層があまり厚いと装置の凹
凸を増すことになり、断線の危険が増加する。また、誘
電率も材料によって、制約される。この絶縁物層の材料
としては、第２のゲイト絶縁物と異なることが望まし
く、後の第２のゲイト絶縁膜のエッチング工程で、エッ
チングされず、マスクとして使用できるようなものが好
ましい。例えば、第２のゲイト絶縁物として窒化珪素を
用いると、本絶縁物層は酸化珪素とすると、誘電率の点
でもエッチング特性の点でも好ましい。
【００３８】次に、公知の裏面露光技術（例えば、特開
平５−２７５４５２）を用いて、裏面より光を照射す
る。このときには、フォトレジストとして、光の照射さ
れた部分が剥離されるものを用いる。かくすると、ゲイ
ト電極１０２の上に存在するフォトレジストには光が照
射されないので、その部分のフォトレジストは残り、他
の部分は剥離される。こうして得られたフォトレジスト
のパターンを用いて、絶縁物層をエッチングし、絶縁物
パターン１１３を得る。上記の議論から明らかなよう
に、絶縁物パターンは第１のゲイト電極１０２の上にの
み形成されるので、第１のゲイト電極と同じ形状をして
いる。（図８（Ｃ））
平５−２７５４５２）を用いて、裏面より光を照射す
る。このときには、フォトレジストとして、光の照射さ
れた部分が剥離されるものを用いる。かくすると、ゲイ
ト電極１０２の上に存在するフォトレジストには光が照
射されないので、その部分のフォトレジストは残り、他
の部分は剥離される。こうして得られたフォトレジスト
のパターンを用いて、絶縁物層をエッチングし、絶縁物
パターン１１３を得る。上記の議論から明らかなよう
に、絶縁物パターンは第１のゲイト電極１０２の上にの
み形成されるので、第１のゲイト電極と同じ形状をして
いる。（図８（Ｃ））
【００３９】その後、公知の金属被膜成膜法により、適
切な材料（例えば、アルミニウムやタンタル等）の被膜
を形成し、これを公知のフォトリソグラフィー法および
エッチング法によって、パターン形成とエッチングをお
こない、第２のゲイト電極１０８、ソース電極・配線１
０９、ドレイン電極・配線１１０を形成する。このと
き、第２のゲイト電極は薄膜半導体１０４のほとんどを
覆うような形状である。（図８（Ｄ））
切な材料（例えば、アルミニウムやタンタル等）の被膜
を形成し、これを公知のフォトリソグラフィー法および
エッチング法によって、パターン形成とエッチングをお
こない、第２のゲイト電極１０８、ソース電極・配線１
０９、ドレイン電極・配線１１０を形成する。このと
き、第２のゲイト電極は薄膜半導体１０４のほとんどを
覆うような形状である。（図８（Ｄ））
【００４０】次に、第２のゲイト絶縁膜をエッチングす
る。この際、第２のゲイト電極１０８、ソース電極・配
線１０９、ドレイン電極・配線１１０、絶縁物パターン
１１３がエッチングされない条件を選択すると、これら
に覆われていない部分のみが選択的にエッチングされ、
ソース領域用の開孔部１１４、ドレイン領域用の開孔部
１１５が形成される。もし、そのようなエッチング条件
がなくとも、再度、裏面露光をおこなえばよい。今回の
露光では、第１のゲイト電極１０２に加えて、第２のゲ
イト電極１０８、ソース電極・配線１０９、ドレイン電
極・配線１１０もマスクとなり、結果的に、開孔部１１
４、１１５に相当する部分のパターンを得ることができ
る。（図８（Ｅ））
る。この際、第２のゲイト電極１０８、ソース電極・配
線１０９、ドレイン電極・配線１１０、絶縁物パターン
１１３がエッチングされない条件を選択すると、これら
に覆われていない部分のみが選択的にエッチングされ、
ソース領域用の開孔部１１４、ドレイン領域用の開孔部
１１５が形成される。もし、そのようなエッチング条件
がなくとも、再度、裏面露光をおこなえばよい。今回の
露光では、第１のゲイト電極１０２に加えて、第２のゲ
イト電極１０８、ソース電極・配線１０９、ドレイン電
極・配線１１０もマスクとなり、結果的に、開孔部１１
４、１１５に相当する部分のパターンを得ることができ
る。（図８（Ｅ））
【００４１】次に、公知の薄膜半導体形成技術により、
Ｎ型もしくはＰ型にドーピングされた薄膜半導体を形成
し、これをエッチングして、ソース領域１０５、ドレイ
ン領域１０６を得る。これらは開孔部１１４、１１５を
通して、薄膜半導体１０４に接続すると同時、それぞ
れ、ソース電極・配線１０９、ドレイン電極・配線１１
０に接続する。（図８（Ｆ））
Ｎ型もしくはＰ型にドーピングされた薄膜半導体を形成
し、これをエッチングして、ソース領域１０５、ドレイ
ン領域１０６を得る。これらは開孔部１１４、１１５を
通して、薄膜半導体１０４に接続すると同時、それぞ
れ、ソース電極・配線１０９、ドレイン電極・配線１１
０に接続する。（図８（Ｆ））
【００４２】本実施例では、マスク合わせ工程は、
第１のゲイト電極１０２のパターン形成
薄膜半導体１０４のパターン形成
第２のゲイト電極１０８、ソース電極・配線１０９、
ドレイン電極・配線１１０のパターン形成 ソース領域１０５、ドレイン領域１０６のパターン形
成 の４回であり、他のフォトリソグラフィー工程では、マ
スク合わせは不要で、全て自己整合的にパターン形成で
きる。
ドレイン電極・配線１１０のパターン形成 ソース領域１０５、ドレイン領域１０６のパターン形
成 の４回であり、他のフォトリソグラフィー工程では、マ
スク合わせは不要で、全て自己整合的にパターン形成で
きる。
【００４３】これに対し、従来の構造のボトムゲイト型
ＴＦＴでも、裏面露光技術を用いた場合のマスク合わせ
の回数は４回であり、本実施例では、第２のゲイト電極
を有するにも関わらず、従来のものと同じ回数である。
このように、本実施例では、従来と比べて、特に作業工
程が増大するということはない。
ＴＦＴでも、裏面露光技術を用いた場合のマスク合わせ
の回数は４回であり、本実施例では、第２のゲイト電極
を有するにも関わらず、従来のものと同じ回数である。
このように、本実施例では、従来と比べて、特に作業工
程が増大するということはない。
【００４４】本実施例では、第２のゲイト電極は図７
（Ｂ）に示されるような微細なパターンを有する形状で
はない。しかしながら、電気的には、図７（Ｂ）に示さ
れる第２のゲイト電極と同じである。なぜならば、絶縁
物パターン１１３が存在するために、第２のゲイト電極
のうち、絶縁物パターン１１３の上に存在する部分は、
薄膜半導体に電気的な作用を及ぼしえないからである。
そして、絶縁物層１１３は第１のゲイト電極１０２によ
って、自己整合的にパターン形成されるので、ベース領
域と第１のゲイト電極１０２は実質的に同じ形状であ
る。もし、非自己整合的なパターン形成であれば、マス
ク合わせのズレにより、何らかの重なりを生じる。
（Ｂ）に示されるような微細なパターンを有する形状で
はない。しかしながら、電気的には、図７（Ｂ）に示さ
れる第２のゲイト電極と同じである。なぜならば、絶縁
物パターン１１３が存在するために、第２のゲイト電極
のうち、絶縁物パターン１１３の上に存在する部分は、
薄膜半導体に電気的な作用を及ぼしえないからである。
そして、絶縁物層１１３は第１のゲイト電極１０２によ
って、自己整合的にパターン形成されるので、ベース領
域と第１のゲイト電極１０２は実質的に同じ形状であ
る。もし、非自己整合的なパターン形成であれば、マス
ク合わせのズレにより、何らかの重なりを生じる。
【００４５】
【発明の効果】本発明によって、薄膜半導体装置の非選
択時のリーク電流を低減させることが可能となった。し
かし、選択時のドレイン電流は従来のものと遜色ない程
度であり、結果として、ＯＮ／ＯＦＦ比を向上させるこ
とができる。本発明の薄膜半導体装置は、特に、ソース
領域−ドレイン領域間のリーク電流が低いことの要求さ
れる液晶ディスプレーのアクティブマトリクス回路にお
ける画素制御用のトランジスタのようにＯＮ／ＯＦＦ比
が高く、ダイナミックな動きの要求される用途に好まし
い。このように本発明は工業上、有益な発明である。
択時のリーク電流を低減させることが可能となった。し
かし、選択時のドレイン電流は従来のものと遜色ない程
度であり、結果として、ＯＮ／ＯＦＦ比を向上させるこ
とができる。本発明の薄膜半導体装置は、特に、ソース
領域−ドレイン領域間のリーク電流が低いことの要求さ
れる液晶ディスプレーのアクティブマトリクス回路にお
ける画素制御用のトランジスタのようにＯＮ／ＯＦＦ比
が高く、ダイナミックな動きの要求される用途に好まし
い。このように本発明は工業上、有益な発明である。
【図１】 本発明の半導体装置の基本的な構成を示す。
【図２】 本発明の半導体装置の基本的な動作原理を示
す。
す。
【図３】 実施例１の半導体装置の断面図を示す。
【図４】 本発明の半導体装置の基本的な動作原理を示
す。
す。
【図５】 本発明の半導体装置の基本的な動作原理を示
す。
す。
【図６】 本発明の半導体装置の基本的な動作原理を示
す。
す。
【図７】 実施例１の半導体装置の上面図を示す。
【図８】 実施例２の半導体装置の作製工程を示す。
（断面図）
（断面図）
１・・・基板
２・・・第１のゲイト電極
３・・・第１のゲイト絶縁膜
４・・・薄膜半導体
５・・・ソース領域
６・・・ドレイン領域
７・・・第２のゲイト絶縁膜
８・・・第２のゲイト電極
９・・・ソース電極・配線
１０・・・ドレイン電極・配線
１１・・・反転領域
１２・・・ベース領域
１０１・・・基板
１０２・・・第１のゲイト電極
１０３・・・第１のゲイト絶縁膜
１０４・・・薄膜半導体
１０５・・・ソース領域
１０６・・・ドレイン領域
１０７・・・第２のゲイト絶縁膜
１０８・・・第２のゲイト電極
１０９・・・ソース電極・配線
１１０・・・ドレイン電極・配線
１１３・・・マスク層
１１４・・・ソース領域用開孔部
１１５・・・ドレイン領域用開孔部
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−82834（ＪＰ，Ａ)
特開 平３−163877（ＪＰ，Ａ)
特開 平４−219980（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
Claims (13)
- 【請求項１】 ソース領域、ドレイン領域及び前記ソー
ス領域と前記ドレイン領域との間に第１の領域を有し、
第１および第２の主面を有する薄膜半導体と、 前記第１の領域の第１の主面に対向して設けられ、正又
は負の電圧を印加することにより選択状態、非選択状態
を制御する第１のゲイト電極と、 前記薄膜半導体と前記第１のゲイト電極との間に設けら
れた第１のゲイト絶縁膜と、 前記第１の領域の第２の主面に対向して設けられ、選択
状態のときに前記第１のゲイト電極と極性が同じ電圧又
は前記ソース領域の電位と同じ電位となるような電圧が
印加され、非選択状態のときに前記第１のゲイト電極と
極性が逆の電圧が印加される複数の第２のゲイト電極
と、 前記薄膜半導体と前記複数の第２のゲイト電極との間に
設けられた第２のゲイト絶縁膜とを有する半導体装置で
あって、前記薄膜半導体の前記第１の領域は、前記複数の第２の
ゲイト電極と重ならないベース領域を有し、 前記ベース領域のみを経由して前記ソース領域から前記
ドレイン領域へ至る最短距離は、前記第１の領域を経由
して前記ソース領域から前記ドレイン領域へ至る最短距
離よりも大きい ことを特徴とする半導体装置。 - 【請求項２】 ソース領域、ドレイン領域及び前記ソー
ス領域と前記ドレイン領域との間に第１の領域を有する
薄膜半導体と、 前記薄膜半導体下に第１のゲイト絶縁膜を介して設けら
れ、正又は負の電圧を印加することにより選択状態、非
選択状態を制御する第１のゲイト電極と、 前記薄膜半導体上に第２のゲイト絶縁膜を介して設けら
れ、選択状態のときに前記第１のゲイト電極と極性が同
じ電圧又は前記ソース領域の電位と同じ電位となるよう
な電圧が印加され、非選択状態のときに前記第１のゲイ
ト電極と極性が逆の電圧が印加される複数の第２のゲイ
ト電極とを有する半導体装置であって、前記薄膜半導体の前記第１の領域は、前記複数の第２の
ゲイト電極と重ならないベース領域を有し、 前記ベース領域のみを経由して前記ソース領域から前記
ドレイン領域へ至る最短距離は、前記第１の領域を経由
して前記ソース領域から前記ドレイン領域へ至る最短距
離よりも大きい ことを特徴とする半導体装置。 - 【請求項３】 ソース領域、ドレイン領域及び前記ソー
ス領域と前記ドレイン領域との間に第１の領域を有し、
第１および第２の主面を有する薄膜半導体と、 前記第１の領域の第１の主面に対向して設けられ、正又
は負の電圧を印加することにより選択状態、非選択状態
を制御する第１のゲイト電極と、 前記薄膜半導体と前記第１のゲイト電極との間に設けら
れた第１のゲイト絶縁膜と、 前記第１の領域の第２の面に対向して設けられ、選択状
態のときに前記第１のゲイト電極と極性が同じ電圧が印
加され、非選択状態のときに前記第１のゲイト電極と極
性が逆の電圧又は前記ソース領域の電位と同じ電位とな
るような電圧が印加される複数の第２のゲイト電極と、 前記薄膜半導体と前記複数の第２のゲイト電極との間に
設けられた第２のゲイト絶縁膜とを有する半導体装置で
あって、前記薄膜半導体の前記第１の領域は、前記複数の第２の
ゲイト電極と重ならないベース領域を有し、 前記第１のゲイト電極は、前記ベース領域と同じ形状を
有し、 前記ベース領域のみを経由して前記ソース領域から前記
ドレイン領域へ至る最短距離は、前記第１の領域を経由
して前記ソース領域から前記ドレイン領域へ至る最短距
離よりも大きい ことを特徴とする半導体装置。 - 【請求項４】 ソース領域、ドレイン領域及び前記ソー
ス領域と前記ドレイン領域との間に第１の領域を有する
薄膜半導体と、 前記薄膜半導体下に第１のゲイト絶縁膜を介して設けら
れ、正又は負の電圧を印加するこ とにより選択状態、非
選択状態を制御する第１のゲイト電極と、 前記薄膜半導体上に第２のゲイト絶縁膜を介して設けら
れ、選択状態のときに前記第１のゲイト電極と極性が同
じ電圧が印加され、非選択状態のときに前記第１のゲイ
ト電極と極性が逆の電圧又は前記ソース領域の電位と同
じ電位となるような電圧が印加される複数の第２のゲイ
ト電極とを有する半導体装置であって、前記薄膜半導体の前記第１の領域は、前記複数の第２の
ゲイト電極と重ならないベース領域を有し、 前記第１のゲイト電極は、前記ベース領域と同じ形状を
有し、 前記ベース領域のみを経由して前記ソース領域から前記
ドレイン領域へ至る最短距離は、前記第１の領域を経由
して前記ソース領域から前記ドレイン領域へ至る最短距
離よりも大きい ことを特徴とする半導体装置。 - 【請求項５】 請求項３又は請求項４において、前記第
２のゲイト電極に非選択状態のときに印加する電圧を前
記ソース領域の電位と同じ電位となるような電圧にした
ときに、前記第２のゲイト電極に選択状態のときに印加
する電圧を前記第１のゲイト電極に印加する電圧の０．
５〜２倍にすることを特徴とする半導体装置。 - 【請求項６】 請求項１乃至５のいずれか一において、
前記複数の第２のゲイト電極の数は３以上であることを
特徴とする半導体装置。 - 【請求項７】 ソース領域、ドレイン領域及び前記ソー
ス領域と前記ドレイン領域との間に第１の領域を有し、
第１および第２の主面を有する薄膜半導体と、 前記第１の領域の第１の主面に対向して設けられ、正又
は負の電圧を印加することにより選択状態、非選択状態
を制御する第１のゲイト電極と、 前記薄膜半導体と前記第１のゲイト電極との間に設けら
れた第１のゲイト絶縁膜と、 前記第１の領域の第２の主面に対向して設けられ、選択
状態のときに前記第１のゲイト電極と極性が同じ電圧が
印加され、非選択状態のときに前記第１のゲイト電極と
極性が逆の電圧又は前記ソース領域の電位と同じ電位と
なるような電圧が印加される第２のゲイト電極と、 前記薄膜半導体と前記第２のゲイト電極との間に設けら
れた第２のゲイト絶縁膜及び絶縁物パターンを有する半
導体装置であって、前記絶縁物パターンは、前記第１のゲイト電極と同じ形
状を有し、 前記薄膜半導体の前記第１の領域は、前記絶縁物パター
ンが存在するため前記第２のゲイト電極による電気的な
作用が及ばないベース領域を有し、 前記ベース領域のみを経由して前記ソース領域から前記
ドレイン領域へ至る最短距離は、前記第１の領域を経由
して前記ソース領域から前記ドレイン領域へ至る最短距
離よりも大きく、 前記絶縁物パターンは、前記第２の絶縁膜と異なる材料
でなることを特徴とする半導体装置。 - 【請求項８】 ソース領域、ドレイン領域及び前記ソー
ス領域と前記ドレイン領域との間に第１の領域を有する
薄膜半導体と、 前記薄膜半導体下に第１のゲイト絶縁膜を介して設けら
れ、正又は負の電圧を印加することにより選択状態、非
選択状態を制御する第１のゲイト電極と、 前記薄膜半導体上に設けられた第２のゲイト絶縁膜と、 前記第２のゲイト絶縁膜上に設けられた絶縁物パターン
と、 前記第２のゲイト絶縁膜及び前記絶縁物パターン上に設
けられ、選択状態のときに前記第１のゲイト電極と極性
が同じ電圧が印加され、非選択状態のときに前記第１の
ゲイト電極と極性が逆の電圧又は前記ソース領域の電位
と同じ電位となるような電圧が印加される第２のゲイト
電極とを有する半導体装置であって、前記絶縁物パターンは、前記第１のゲイト電極と同じ形
状を有し、 前記薄膜半導体の前記第１の領域は、前記絶縁物パター
ンが存在するため前記第２のゲイト電極による電気的な
作用が及ばないベース領域を有し、 前記ベース領域のみを経由して前記ソース領域から前記
ドレイン領域へ至る最短距離は、 前記第１の領域を経由
して前記ソース領域から前記ドレイン領域へ至る最短距
離よりも大きく、 前記絶縁物パターンは、前記第２のゲイト絶縁膜と異な
る材料でなることを特徴とする半導体装置。 - 【請求項９】 請求項１乃至８のいずれか一において、
前記ベース領域の面積を当該ベース領域のみを経由して
前記ソース領域から前記ドレイン領域へ至る最短経路長
により除した値は、前記第１の領域の面積を前記ソース
領域から前記ドレイン領域へ至る最短経路長により除し
た値よりも小さいことを特徴とする半導体装置。 - 【請求項１０】 請求項１乃至９のいずれか一におい
て、さらに、前記ソース領域又は前記ドレイン領域のい
ずれか一方に接続する配線を有し、前記配線は、前記第
２のゲイト電極と同じ被膜より形成されることを特徴と
する半導体装置。 - 【請求項１１】 請求項１乃至１０のいずれか一におい
て、前記第２のゲイト電極は、前記ソース領域及び前記
ドレイン領域と重ならないように設けられていることを
特徴とする半導体装置。 - 【請求項１２】 請求項１乃至１１のいずれか一におい
て、前記薄膜半導体は絶縁表面を有する基板上に設けら
れていることを特徴とする半導体装置。 - 【請求項１３】 請求項１乃至１２のいずれか一におけ
る前記半導体装置を用いたアクティブマトリクス型表示
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08753196A JP3535307B2 (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
| US08/818,166 US5955765A (en) | 1996-03-15 | 1997-03-14 | Thin-film dual gate, common channel semiconductor device having a single first gate and a multi-gate second gate structure |
| KR1019970009143A KR100373940B1 (ko) | 1996-03-15 | 1997-03-15 | 박막반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08753196A JP3535307B2 (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09252140A JPH09252140A (ja) | 1997-09-22 |
| JP3535307B2 true JP3535307B2 (ja) | 2004-06-07 |
Family
ID=13917581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08753196A Expired - Fee Related JP3535307B2 (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5955765A (ja) |
| JP (1) | JP3535307B2 (ja) |
| KR (1) | KR100373940B1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11112002A (ja) * | 1997-10-07 | 1999-04-23 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその製造方法 |
| JPH11274509A (ja) | 1998-03-26 | 1999-10-08 | Sanyo Electric Co Ltd | 薄膜トランジスタ及び液晶表示装置 |
| JP3433101B2 (ja) | 1998-06-03 | 2003-08-04 | 三洋電機株式会社 | 表示装置 |
| JP3702096B2 (ja) * | 1998-06-08 | 2005-10-05 | 三洋電機株式会社 | 薄膜トランジスタ及び表示装置 |
| JP2000258798A (ja) * | 1999-03-05 | 2000-09-22 | Sanyo Electric Co Ltd | 表示装置 |
| TW526355B (en) | 1999-07-14 | 2003-04-01 | Sanyo Electric Co | Reflection type liquid crystal display device |
| US6906344B2 (en) * | 2001-05-24 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with plural channels and corresponding plural overlapping electrodes |
| JP4869497B2 (ja) * | 2001-05-30 | 2012-02-08 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US6642133B2 (en) * | 2001-12-20 | 2003-11-04 | Intel Corporation | Silicon-on-insulator structure and method of reducing backside drain-induced barrier lowering |
| JP4024557B2 (ja) * | 2002-02-28 | 2007-12-19 | 株式会社半導体エネルギー研究所 | 発光装置、電子機器 |
| JP4641710B2 (ja) | 2003-06-18 | 2011-03-02 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US7595775B2 (en) * | 2003-12-19 | 2009-09-29 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting display device with reverse biasing circuit |
| US7592975B2 (en) * | 2004-08-27 | 2009-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device and driving method thereof |
| US10038004B2 (en) | 2009-06-22 | 2018-07-31 | Cypress Semiconductor Corporation | NAND memory cell string having a stacked select gate structure and process for for forming same |
| US20100322006A1 (en) * | 2009-06-22 | 2010-12-23 | Ming Sang Kwan | Nand memory cell string having a stacked select gate structure and process for for forming same |
| KR20110037220A (ko) * | 2009-10-06 | 2011-04-13 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치 |
| KR101056229B1 (ko) * | 2009-10-12 | 2011-08-11 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치 |
| US8969928B2 (en) * | 2010-08-31 | 2015-03-03 | Micron Technology, Inc. | Transistors having a control gate and one or more conductive structures |
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| GB2515750B (en) * | 2013-07-01 | 2017-11-15 | Flexenable Ltd | Supressing Leakage Currents in a Multi - TFT Device |
| KR102100927B1 (ko) * | 2013-08-05 | 2020-05-15 | 삼성전자주식회사 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
| KR102162909B1 (ko) * | 2013-12-23 | 2020-10-07 | 엘지디스플레이 주식회사 | 박막 트랜지스터를 포함하는 어레이 기판 및 이의 제조 방법 |
| KR102159684B1 (ko) | 2014-02-17 | 2020-09-25 | 삼성디스플레이 주식회사 | 박막 트랜지스터 |
| US20150255515A1 (en) * | 2014-03-06 | 2015-09-10 | Kabushiki Kaisha Toshiba | Integrated circuit device |
| TWI563640B (en) * | 2014-08-22 | 2016-12-21 | Innolux Corp | Array substrate of display panel |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5446299A (en) * | 1994-04-29 | 1995-08-29 | International Business Machines Corporation | Semiconductor random access memory cell on silicon-on-insulator with dual control gates |
| US5497019A (en) * | 1994-09-22 | 1996-03-05 | The Aerospace Corporation | Silicon-on-insulator gate-all-around MOSFET devices and fabrication methods |
-
1996
- 1996-03-15 JP JP08753196A patent/JP3535307B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-14 US US08/818,166 patent/US5955765A/en not_active Expired - Lifetime
- 1997-03-15 KR KR1019970009143A patent/KR100373940B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100373940B1 (ko) | 2003-07-18 |
| US5955765A (en) | 1999-09-21 |
| JPH09252140A (ja) | 1997-09-22 |
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| TRDD | Decision of grant or rejection written | ||
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|
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|
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