JP3536063B2 - デジタル乗算システム - Google Patents
デジタル乗算システムInfo
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
【０００１】
【発明の背景】この発明は一般に、改良されたデジタル
乗算システムに関するものである。この発明はより特定
的には、複数対の第１および第２のオペランドの一連の
乗算を効率的に行ない、一連の乗算積を引出すためのよ
うなシステムに関するものである。この発明は乗算積を
累算することが可能であり、かつ従来可能であったより
少ないオペレーティングサイクルで乗算および累算を行
なうようなシステムにさらに向けられる。
乗算システムに関するものである。この発明はより特定
的には、複数対の第１および第２のオペランドの一連の
乗算を効率的に行ない、一連の乗算積を引出すためのよ
うなシステムに関するものである。この発明は乗算積を
累算することが可能であり、かつ従来可能であったより
少ないオペレーティングサイクルで乗算および累算を行
なうようなシステムにさらに向けられる。
【０００２】デジタル乗算および累算は多くの応用のデ
ジタル信号プロセッサにしばしば必要とされる。このよ
うな応用の１つはコードレス携帯電話における使用のた
めの勧告Ｇ．７２１の実現におけるようなものである。
勧告Ｇ．７２１において必要とされる１つの機能は異な
る８対の第１および第２の多ビット２進オペランドの８
連続乗算の実行およびその乗算積の累算である。さら
に、勧告Ｇ．７２１はこの機能を行なうために、１組の
オペランドが浮動小数点フォーマットにあることと、第
２の組のオペランドが固定小数点フォーマットにあるこ
とと、累算された積が固定小数点フォーマットにあるこ
ととを必要とする。
ジタル信号プロセッサにしばしば必要とされる。このよ
うな応用の１つはコードレス携帯電話における使用のた
めの勧告Ｇ．７２１の実現におけるようなものである。
勧告Ｇ．７２１において必要とされる１つの機能は異な
る８対の第１および第２の多ビット２進オペランドの８
連続乗算の実行およびその乗算積の累算である。さら
に、勧告Ｇ．７２１はこの機能を行なうために、１組の
オペランドが浮動小数点フォーマットにあることと、第
２の組のオペランドが固定小数点フォーマットにあるこ
とと、累算された積が固定小数点フォーマットにあるこ
ととを必要とする。
【０００３】デジタル信号プロセッサは一般にこのよう
な応用のために集積回路形式にあり、バッテリーのよう
な携帯電源によって電力を供給される。したがってこの
ようなデジタル信号プロセッサは最少数のオペレーティ
ングサイクルでそれらの必要とされる機能を行なって、
バッテリー電力を浪費しないことが有利である。先行技
術のデジタル信号プロセッサはあいにく勧告Ｇ．７２１
によって必要とされるこの連続乗算および累算を行なう
ために多数のオペレーティングサイクルを一般に必要と
する。たとえば、このＧ．７２１の機能を行なうため
に、１つのデジタル信号プロセッサは３９６のオペレー
ティングサイクルを必要とし、別のデジタル信号プロセ
ッサは３５４サイクルを必要とし、さらに別のデジタル
信号プロセッサは１２２のオペレーティングサイクルを
必要とする。明らかにこのＧ．７２１の機能を行なうた
めのオペレーティングサイクルの数の低減はバッテリー
電力の節約に有利である。
な応用のために集積回路形式にあり、バッテリーのよう
な携帯電源によって電力を供給される。したがってこの
ようなデジタル信号プロセッサは最少数のオペレーティ
ングサイクルでそれらの必要とされる機能を行なって、
バッテリー電力を浪費しないことが有利である。先行技
術のデジタル信号プロセッサはあいにく勧告Ｇ．７２１
によって必要とされるこの連続乗算および累算を行なう
ために多数のオペレーティングサイクルを一般に必要と
する。たとえば、このＧ．７２１の機能を行なうため
に、１つのデジタル信号プロセッサは３９６のオペレー
ティングサイクルを必要とし、別のデジタル信号プロセ
ッサは３５４サイクルを必要とし、さらに別のデジタル
信号プロセッサは１２２のオペレーティングサイクルを
必要とする。明らかにこのＧ．７２１の機能を行なうた
めのオペレーティングサイクルの数の低減はバッテリー
電力の節約に有利である。
【０００４】この発明の乗算システムは、勧告Ｇ．７２
１によって必要とされる前述の乗算および累算機能を好
都合に行なうためにデジタル信号プロセッサにおいて使
用されてもよい。必要な機能を完了するためにはちょう
ど３１のオペレーティングサイクルが必要とされ、これ
は実行時間およびバッテリー電力の著しい節約を意味す
る。さらに、この発明の乗算システムは必要なオペレー
ティングサイクルを低減するためだけでなく、さらに現
在稼働していない乗算および累算システムのセクション
がパワーダウンされて、さらに電力を節約するために、
パイプライン処理された配列に構成される。さらに、す
べてのオペランドが１つのメモリに記憶されてもよい。
１によって必要とされる前述の乗算および累算機能を好
都合に行なうためにデジタル信号プロセッサにおいて使
用されてもよい。必要な機能を完了するためにはちょう
ど３１のオペレーティングサイクルが必要とされ、これ
は実行時間およびバッテリー電力の著しい節約を意味す
る。さらに、この発明の乗算システムは必要なオペレー
ティングサイクルを低減するためだけでなく、さらに現
在稼働していない乗算および累算システムのセクション
がパワーダウンされて、さらに電力を節約するために、
パイプライン処理された配列に構成される。さらに、す
べてのオペランドが１つのメモリに記憶されてもよい。
【０００５】
【発明の概要】この発明は低減された数の連続オペレー
ティングサイクルで第１および第２のオペランドの乗算
を効率的に行なうためのデジタル乗算システムを提供す
る。このシステムは第１および第２のオペランドを記憶
するためのメモリ手段と、第１および第２のバスと、メ
モリ手段に結合され、第１のオペレーティングサイクル
の間メモリ手段から第１のオペランドを読出し、第２の
オペレーティングサイクルの間メモリ手段から第２のオ
ペランドを読出すための読出バッファ手段とを含む。読
出バッファ手段は第１および第２のバスにも結合され
る。このシステムはさらに第１のバスに結合され、読出
バッファ手段がメモリ手段から第２のオペランドを読出
すと、第２のオペレーティングサイクルの間読出バッフ
ァ手段から第１のオペランドを受取るための記憶手段
と、第１および第２のオペランドを乗算するための乗算
手段とを含む。乗算手段は第１および第２のバスに結合
され、第３のオペレーティングサイクルの間、記憶手段
から第１のバスを介して第１のオペランドを受取り、読
出バッファ手段から第２のバスを介して第２のオペラン
ドを受取る。
ティングサイクルで第１および第２のオペランドの乗算
を効率的に行なうためのデジタル乗算システムを提供す
る。このシステムは第１および第２のオペランドを記憶
するためのメモリ手段と、第１および第２のバスと、メ
モリ手段に結合され、第１のオペレーティングサイクル
の間メモリ手段から第１のオペランドを読出し、第２の
オペレーティングサイクルの間メモリ手段から第２のオ
ペランドを読出すための読出バッファ手段とを含む。読
出バッファ手段は第１および第２のバスにも結合され
る。このシステムはさらに第１のバスに結合され、読出
バッファ手段がメモリ手段から第２のオペランドを読出
すと、第２のオペレーティングサイクルの間読出バッフ
ァ手段から第１のオペランドを受取るための記憶手段
と、第１および第２のオペランドを乗算するための乗算
手段とを含む。乗算手段は第１および第２のバスに結合
され、第３のオペレーティングサイクルの間、記憶手段
から第１のバスを介して第１のオペランドを受取り、読
出バッファ手段から第２のバスを介して第２のオペラン
ドを受取る。
【０００６】この発明はさらに複数対の第１および第２
のオペランドの一連の乗算を行なうための乗算システム
を提供する。このシステムは複数対の第１および第２の
オペランドを記憶するためのメモリと、メモリに結合さ
れ、第１および第２のオペランドを順次読出すため読出
手段と、第１および第２のバスと、第１のバスに結合さ
れ、読出手段から第２のオペランドを受取り、かつ第２
のオペランドを記憶するための記憶手段とを含む。この
システムはさらに一連の積を与えるために第１および第
２のオペランドの対を乗算するための乗算手段を含み、
乗算手段は第１および第２のバスに結合され、記憶手段
および読出手段からそれぞれ第１および第２のバスをそ
れぞれ介して第１および第２のオペランドを並列に受取
る。
のオペランドの一連の乗算を行なうための乗算システム
を提供する。このシステムは複数対の第１および第２の
オペランドを記憶するためのメモリと、メモリに結合さ
れ、第１および第２のオペランドを順次読出すため読出
手段と、第１および第２のバスと、第１のバスに結合さ
れ、読出手段から第２のオペランドを受取り、かつ第２
のオペランドを記憶するための記憶手段とを含む。この
システムはさらに一連の積を与えるために第１および第
２のオペランドの対を乗算するための乗算手段を含み、
乗算手段は第１および第２のバスに結合され、記憶手段
および読出手段からそれぞれ第１および第２のバスをそ
れぞれ介して第１および第２のオペランドを並列に受取
る。
【０００７】このシステムはさらに第１および第２のバ
スに結合され、積を共に加算して、一連の累算積を与え
るための総和器を含む総和手段を含む。
スに結合され、積を共に加算して、一連の累算積を与え
るための総和器を含む総和手段を含む。
【０００８】新規と思われるこの発明の特徴は添付の請
求項において特定的に説明される。この発明はそのさら
なる目的および利点とともに、その唯一の図において同
一の参照文字が同一のエレメントを識別する添付の図面
に関連して行なわれる以下の説明を参照することによっ
てもっともよく理解されるであろう。
求項において特定的に説明される。この発明はそのさら
なる目的および利点とともに、その唯一の図において同
一の参照文字が同一のエレメントを識別する添付の図面
に関連して行なわれる以下の説明を参照することによっ
てもっともよく理解されるであろう。
【０００９】
【好ましい実施例の詳細な説明】これより唯一の図を参
照すると、この発明を実施する乗算および累算システム
１０が示される。システム１０は一般に演算論理ユニッ
ト１２と、乗算手段１４と、メモリ２０と、演算論理ユ
ニット１２および乗算手段１４に共通の第１および第２
のバス１６および１８とを含む。
照すると、この発明を実施する乗算および累算システム
１０が示される。システム１０は一般に演算論理ユニッ
ト１２と、乗算手段１４と、メモリ２０と、演算論理ユ
ニット１２および乗算手段１４に共通の第１および第２
のバス１６および１８とを含む。
【００１０】演算論理ユニット１２は読出バッファ２２
と、書込バッファ２４と、単方向シフトレジスタ２６
と、総和器２８と、アキュームレータ３０と、一時バッ
ファ３２と、テストレジスタ３４とを含む。乗算手段１
４は第１の変換手段セクション３６と、乗算セクション
３８と、第２の変換手段セクション４０とを含む。
と、書込バッファ２４と、単方向シフトレジスタ２６
と、総和器２８と、アキュームレータ３０と、一時バッ
ファ３２と、テストレジスタ３４とを含む。乗算手段１
４は第１の変換手段セクション３６と、乗算セクション
３８と、第２の変換手段セクション４０とを含む。
【００１１】メモリ２０は好ましくはシステム１０によ
って行なわれる連続乗算および累算プロセスにおいて使
用されるべきオペランドを記憶するために配置されるラ
ンダムアクセスメモリを含む。この目的で、メモリ１２
は第１のオペランドを含む第１の組のオペランドと、第
２のオペランドを含む第２の組のオペランドとを記憶す
る。第１のオペランドは多ビット２進浮動小数点数であ
り、第２のオペランドは多ビット２進固定小数点数であ
る。
って行なわれる連続乗算および累算プロセスにおいて使
用されるべきオペランドを記憶するために配置されるラ
ンダムアクセスメモリを含む。この目的で、メモリ１２
は第１のオペランドを含む第１の組のオペランドと、第
２のオペランドを含む第２の組のオペランドとを記憶す
る。第１のオペランドは多ビット２進浮動小数点数であ
り、第２のオペランドは多ビット２進固定小数点数であ
る。
【００１２】読出バッファ２２はメモリ２０に結合さ
れ、かつトランスファーゲート４２および４４をそれぞ
れ介して第１および第２のバス１６および１８に結合さ
れる。トランスファーゲート４２および４４は好ましく
は当該技術において周知の型のＣＭＯＳトランスファー
ゲートの形式をとり、これらは活性化される時、低イン
ピーダンスパスを与え、オフにされる時、高インピーダ
ンスまたはアイソレーションを与える。トランスファー
ゲート４２および４４はこのように第１および第２のバ
ス１６および１８へのそれぞれのアクセスを読出バッフ
ァ２２へ与える。他のこのようなトランスファーゲート
は以下単にトランスファーゲートと呼ばれるであろう。
れ、かつトランスファーゲート４２および４４をそれぞ
れ介して第１および第２のバス１６および１８に結合さ
れる。トランスファーゲート４２および４４は好ましく
は当該技術において周知の型のＣＭＯＳトランスファー
ゲートの形式をとり、これらは活性化される時、低イン
ピーダンスパスを与え、オフにされる時、高インピーダ
ンスまたはアイソレーションを与える。トランスファー
ゲート４２および４４はこのように第１および第２のバ
ス１６および１８へのそれぞれのアクセスを読出バッフ
ァ２２へ与える。他のこのようなトランスファーゲート
は以下単にトランスファーゲートと呼ばれるであろう。
【００１３】書込バッファ２４はメモリ２０に結合さ
れ、かつトランスファーゲート４６および４８のそれぞ
れによって第１および第２のバス１６および１８にそれ
ぞれ結合される。この好ましい実施例に従って以下に理
解されるであろうように、書込バッファ２４は１増分ず
つ増分される位置でメモリ２０へ第１の組のオペランド
を書戻すために働く。
れ、かつトランスファーゲート４６および４８のそれぞ
れによって第１および第２のバス１６および１８にそれ
ぞれ結合される。この好ましい実施例に従って以下に理
解されるであろうように、書込バッファ２４は１増分ず
つ増分される位置でメモリ２０へ第１の組のオペランド
を書戻すために働く。
【００１４】単方向シフトレジスタ２６はトランスファ
ーゲート５０を介して第１のバス１６へ結合され、かつ
入力５２で受けられるシフトデータ（図示せず）のソー
スへ結合される。好ましい実施例に従って、単方向シフ
トレジスタ２６はそれが受取るデータをシフトすること
を必要としないが、完全にする目的のために図示され
る。
ーゲート５０を介して第１のバス１６へ結合され、かつ
入力５２で受けられるシフトデータ（図示せず）のソー
スへ結合される。好ましい実施例に従って、単方向シフ
トレジスタ２６はそれが受取るデータをシフトすること
を必要としないが、完全にする目的のために図示され
る。
【００１５】総和器２８は単方向シフトレジスタ２６に
結合され、かつトランスファーゲート５４を介して第２
のバス１８に結合される。以下に示されるであろうよう
に、総和器２８は第１のオペランドをバス１６から受取
り、第１のオペランドをアキュームレータ３０へ転送す
る。総和器２８はまた、以下に説明される態様で乗算手
段１４によって与えられる積を加算し、積の総和をアキ
ュームレータ３０へ与える。
結合され、かつトランスファーゲート５４を介して第２
のバス１８に結合される。以下に示されるであろうよう
に、総和器２８は第１のオペランドをバス１６から受取
り、第１のオペランドをアキュームレータ３０へ転送す
る。総和器２８はまた、以下に説明される態様で乗算手
段１４によって与えられる積を加算し、積の総和をアキ
ュームレータ３０へ与える。
【００１６】アキュームレータ３０はトランスファーゲ
ート５５によって総和器２８に結合され、かつトランス
ファーゲート５６を介して第１のバス１６へ結合され
る。以下に示されるであろうように、アキュームレータ
３０は、総和器２８によって与えられる第１のオペラン
ドおよび積の総和を記憶するための記憶手段として働
く。
ート５５によって総和器２８に結合され、かつトランス
ファーゲート５６を介して第１のバス１６へ結合され
る。以下に示されるであろうように、アキュームレータ
３０は、総和器２８によって与えられる第１のオペラン
ドおよび積の総和を記憶するための記憶手段として働
く。
【００１７】一時バッファ３２はトランスファーゲート
５８によって総和器２８の出力に結合され、かつトラン
スファーゲート６０を介して第２のバス１８に結合され
る。この好ましい実施例に従った一時バッファ３２は第
２の組のオペランドの第１のオペランドを記憶するため
に使用され、これは前のデジタル信号プロセッサの動作
によって一時バッファ３２内に置かれる。
５８によって総和器２８の出力に結合され、かつトラン
スファーゲート６０を介して第２のバス１８に結合され
る。この好ましい実施例に従った一時バッファ３２は第
２の組のオペランドの第１のオペランドを記憶するため
に使用され、これは前のデジタル信号プロセッサの動作
によって一時バッファ３２内に置かれる。
【００１８】テストレジスタ３４はトランスファーゲー
ト６４によって第１のバス１６に結合された入力６２
と、別のトランスファーゲート６８によって第１のバス
１６に結合された出力６６とを有する。以下に示される
であろうように、この好ましい実施例に従ってテストレ
ジスタ３４はシステム１０が連続乗算を行ない、かつ累
算すると、積の総和を記憶するためのレジスタ手段を形
成する。
ト６４によって第１のバス１６に結合された入力６２
と、別のトランスファーゲート６８によって第１のバス
１６に結合された出力６６とを有する。以下に示される
であろうように、この好ましい実施例に従ってテストレ
ジスタ３４はシステム１０が連続乗算を行ない、かつ累
算すると、積の総和を記憶するためのレジスタ手段を形
成する。
【００１９】前に述べられたように、乗算手段１４は３
つのセクションを含み、第１のセクションは第１の変換
手段３６であり、第２のセクションは乗算器３８であ
り、第３のセクションは第２の変換手段４０である。図
に示されるように、第１の変換手段３６は第１の乗算サ
イクルの間動作可能であり、乗算器３８は第２の乗算サ
イクルの間動作可能であり、第２の変換手段４０は第３
の乗算サイクルの間動作可能である。これらのサイクル
の各々はシステム１０のオペレーティングサイクルに対
応する。
つのセクションを含み、第１のセクションは第１の変換
手段３６であり、第２のセクションは乗算器３８であ
り、第３のセクションは第２の変換手段４０である。図
に示されるように、第１の変換手段３６は第１の乗算サ
イクルの間動作可能であり、乗算器３８は第２の乗算サ
イクルの間動作可能であり、第２の変換手段４０は第３
の乗算サイクルの間動作可能である。これらのサイクル
の各々はシステム１０のオペレーティングサイクルに対
応する。
【００２０】第１の変換手段３６は第２の固定小数点オ
ペランドを第２の浮動小数点オペランドへ変換する。こ
れは、乗算器３８が１対の浮動小数点オペランドを乗算
するために構成されるので必要とされる。当該技術にお
いて周知の技術に従って、第１の変換手段３６は大きさ
への変換セクション７０と、先行ゼロの数セクション７
２と、左シフタ７４とを含む。当該技術において周知の
態様でこれらのエレメントは第２のオペランドを乗算器
３８のために固定小数点フォーマットから浮動小数点フ
ォーマットへ変換する。
ペランドを第２の浮動小数点オペランドへ変換する。こ
れは、乗算器３８が１対の浮動小数点オペランドを乗算
するために構成されるので必要とされる。当該技術にお
いて周知の技術に従って、第１の変換手段３６は大きさ
への変換セクション７０と、先行ゼロの数セクション７
２と、左シフタ７４とを含む。当該技術において周知の
態様でこれらのエレメントは第２のオペランドを乗算器
３８のために固定小数点フォーマットから浮動小数点フ
ォーマットへ変換する。
【００２１】乗算器３８は当該技術において周知の型の
１６ビット×８ビット浮動小数点符号化された大きさ乗
算器を含む。これは第１のオペランドを受取るための第
１の入力７６と、第１の変換手段３６によって浮動小数
点フォーマットへ変換されている第２のオペランドを受
取るための第２の入力７８とを含む。乗算器３８はオペ
ランドの多ビット仮数を乗算し、その出力８０で浮動小
数点積を与える。乗算器はさらに第１および第２のオペ
ランドの多ビット指数を組合せて出力８６で組合せ指数
を与えるための加算器８２および減算器８４を含む。
１６ビット×８ビット浮動小数点符号化された大きさ乗
算器を含む。これは第１のオペランドを受取るための第
１の入力７６と、第１の変換手段３６によって浮動小数
点フォーマットへ変換されている第２のオペランドを受
取るための第２の入力７８とを含む。乗算器３８はオペ
ランドの多ビット仮数を乗算し、その出力８０で浮動小
数点積を与える。乗算器はさらに第１および第２のオペ
ランドの多ビット指数を組合せて出力８６で組合せ指数
を与えるための加算器８２および減算器８４を含む。
【００２２】第２の変換手段４０は乗算器３８によって
その出力８０で与えられる浮動小数点積を出力８８で固
定小数点積に変換する。第２の変換手段４０は加算器９
０と、２の補数への変換９２と、左および右シフタ９４
とを含む。加算器９０は３ビットずつ多ビット浮動小数
点積を丸め、丸められた浮動小数点積を入力９６で２の
補数への変換へ与える。シフトデコーダ９８の制御下に
ある２の補数への変換９２と左および右シフタ９４と
は、その出願がこの発明の同一譲受人に譲渡され、かつ
ここに引用によって援用されるマイケル・ニックス（Mi
chael Nix)の名で に出願された同時係属中の米国特許出
願連続番号第 号の「浮動小数点符号化された
大きさ２進数を２の補数２進数へ変換するための改良さ
れたシステム（Improved System for Converting a Flo
ating Point SignedMagnitude Binary Number to Two's
Compliment Binary Number)」において十分に説明され
ている態様で浮動小数点積を固定小数点積へ変換する。
その出力８０で与えられる浮動小数点積を出力８８で固
定小数点積に変換する。第２の変換手段４０は加算器９
０と、２の補数への変換９２と、左および右シフタ９４
とを含む。加算器９０は３ビットずつ多ビット浮動小数
点積を丸め、丸められた浮動小数点積を入力９６で２の
補数への変換へ与える。シフトデコーダ９８の制御下に
ある２の補数への変換９２と左および右シフタ９４と
は、その出願がこの発明の同一譲受人に譲渡され、かつ
ここに引用によって援用されるマイケル・ニックス（Mi
chael Nix)の名で に出願された同時係属中の米国特許出
願連続番号第 号の「浮動小数点符号化された
大きさ２進数を２の補数２進数へ変換するための改良さ
れたシステム（Improved System for Converting a Flo
ating Point SignedMagnitude Binary Number to Two's
Compliment Binary Number)」において十分に説明され
ている態様で浮動小数点積を固定小数点積へ変換する。
【００２３】結果的に生じた固定小数点積はラッチ１０
０にラッチされる。固定小数点積がラッチ１００にラッ
チされるとき、これらは以下に説明される態様で累算の
ために第２のバス１８に利用可能である。
０にラッチされる。固定小数点積がラッチ１００にラッ
チされるとき、これらは以下に説明される態様で累算の
ために第２のバス１８に利用可能である。
【００２４】当業者によって理解されるであろうよう
に、システム１０の動作は、命令リードオンリメモリ
（図示せず）のような命令メモリから得られるオペレー
ティング命令に準じて別々の連続オペレーティングサイ
クルの間に行なわれる。システム１０の動作は、４対の
第１および第２の多ビット２進オペランドを乗算し、か
つ累算するための各オペレーティングサイクルに関して
以下に説明されるであろう。ｉが０ないし３に等しいオ
ペランド（ＤＱi ）は本来浮動小数点フォーマットであ
り、ｎが１ないし４に等しい第２のオペランド（Ｂn ）
は固定小数点フォーマットである。
に、システム１０の動作は、命令リードオンリメモリ
（図示せず）のような命令メモリから得られるオペレー
ティング命令に準じて別々の連続オペレーティングサイ
クルの間に行なわれる。システム１０の動作は、４対の
第１および第２の多ビット２進オペランドを乗算し、か
つ累算するための各オペレーティングサイクルに関して
以下に説明されるであろう。ｉが０ないし３に等しいオ
ペランド（ＤＱi ）は本来浮動小数点フォーマットであ
り、ｎが１ないし４に等しい第２のオペランド（Ｂn ）
は固定小数点フォーマットである。
【００２５】第１のオペレーティングサイクルにおい
て、第１の作用のオペランドの第１のオペランドＤＱ0
がメモリ２０から読出され、読出バッファ２２に記憶さ
れる。第２のオペレーティングサイクルにおいて、オペ
ランドＤＱ0 は読出バッファ２２からアキュームレータ
３０および書込バッファ２４に転送される。これは、読
出バッファ２２が第１のバス１６を駆動して、ＤＱ0 を
総和器２８へ単方向シフトレジスタ２６を介して転送す
ることによって達成される。Ａバスはすべて０に駆動さ
れ、それによって総和器２８の出力はＤＱ0 の値であ
り、これはアキュームレータ３０に記憶される。オペラ
ンドＤＱ0 は再度第１のバス１６上を通って書込バッフ
ァ２４へ転送され、メモリ２０を更新するためにオペラ
ンドＤＱ0 をメモリ２０に転送し返してデータ位置ＤＱ
1 に入れるために書込バッファ２４を準備させる。第２
のオペレーティングサイクルの間、第２の組のオペラン
ドの第１のオペランド（Ｂ1 ）もメモリ２０から読出バ
ッファ２２内に転送される。
て、第１の作用のオペランドの第１のオペランドＤＱ0
がメモリ２０から読出され、読出バッファ２２に記憶さ
れる。第２のオペレーティングサイクルにおいて、オペ
ランドＤＱ0 は読出バッファ２２からアキュームレータ
３０および書込バッファ２４に転送される。これは、読
出バッファ２２が第１のバス１６を駆動して、ＤＱ0 を
総和器２８へ単方向シフトレジスタ２６を介して転送す
ることによって達成される。Ａバスはすべて０に駆動さ
れ、それによって総和器２８の出力はＤＱ0 の値であ
り、これはアキュームレータ３０に記憶される。オペラ
ンドＤＱ0 は再度第１のバス１６上を通って書込バッフ
ァ２４へ転送され、メモリ２０を更新するためにオペラ
ンドＤＱ0 をメモリ２０に転送し返してデータ位置ＤＱ
1 に入れるために書込バッファ２４を準備させる。第２
のオペレーティングサイクルの間、第２の組のオペラン
ドの第１のオペランド（Ｂ1 ）もメモリ２０から読出バ
ッファ２２内に転送される。
【００２６】第１の組のオペランドの第１のオペランド
（ＤＱ0 ）がアキュームレータ３０内にあり、かつ第２
の組のオペランドの第１のオペランド（Ｂ1 ）が読出バ
ッファ２２内にあると、アキュームレータ３０が第１の
バス１６をＤＱ0 の値で駆動し、読出バッファが第２の
バス１８をＢ1 の値で駆動することによって、第１の乗
算を乗算器１４において始めることができる。第１の乗
算は第１の変換手段３６がＢ1 を固定小数点フォーマッ
トから浮動小数点フォーマットへ変換することによって
第３のオペレーティングサイクル中に始まる。
（ＤＱ0 ）がアキュームレータ３０内にあり、かつ第２
の組のオペランドの第１のオペランド（Ｂ1 ）が読出バ
ッファ２２内にあると、アキュームレータ３０が第１の
バス１６をＤＱ0 の値で駆動し、読出バッファが第２の
バス１８をＢ1 の値で駆動することによって、第１の乗
算を乗算器１４において始めることができる。第１の乗
算は第１の変換手段３６がＢ1 を固定小数点フォーマッ
トから浮動小数点フォーマットへ変換することによって
第３のオペレーティングサイクル中に始まる。
【００２７】第４のオペレーティングサイクルにおい
て、第１の組のオペランドの第２のオペランドＤＱ1 が
メモリ２０から読出バッファ２２へ読出される。第４の
サイクルの間、第１の乗算の第２のサイクルも乗算器３
８が第１の対のオペランドＤＱ 0 およびＢ1 を乗算する
ことによって行なわれる。
て、第１の組のオペランドの第２のオペランドＤＱ1 が
メモリ２０から読出バッファ２２へ読出される。第４の
サイクルの間、第１の乗算の第２のサイクルも乗算器３
８が第１の対のオペランドＤＱ 0 およびＢ1 を乗算する
ことによって行なわれる。
【００２８】第５のオペレーティングサイクルの間、Ｄ
Ｑ0 は書込バッファ２４からメモリ２０へ転送され、そ
の中にメモリ位置ＤＱ1 で記憶される。第５のサイクル
の間、第１の乗算の第３のサイクルも第２の変換手段４
０によって行なわれ、この変換手段はＤＱ0 およびＢ1
の浮動小数点積を固定小数点フォーマットに変換し、ラ
ッチ１００に第１の積を記憶する。
Ｑ0 は書込バッファ２４からメモリ２０へ転送され、そ
の中にメモリ位置ＤＱ1 で記憶される。第５のサイクル
の間、第１の乗算の第３のサイクルも第２の変換手段４
０によって行なわれ、この変換手段はＤＱ0 およびＢ1
の浮動小数点積を固定小数点フォーマットに変換し、ラ
ッチ１００に第１の積を記憶する。
【００２９】第６のオペレーティングサイクルの間、第
１の組のオペランドの次の、または第２のオペランドＤ
Ｑ1 は読出バッファ２２からアキュームレータ３０へバ
ス１６を通って、かつ単方向シフトレジスタ２６および
総和器２８を介して、読出バッファ２２からアキューム
レータ３０へのＤＱ0 の転送に関して前に説明されたの
と同じ態様で転送される。ＤＱ1 は読出バッファから書
込バッファへも転送される。さらに、第６のオペレーテ
ィングサイクルの間、第２の組のオペランドの次の、ま
たは第２のオペランドＢ2 がメモリ２０から読出され、
読出バッファ２２へ記憶される。
１の組のオペランドの次の、または第２のオペランドＤ
Ｑ1 は読出バッファ２２からアキュームレータ３０へバ
ス１６を通って、かつ単方向シフトレジスタ２６および
総和器２８を介して、読出バッファ２２からアキューム
レータ３０へのＤＱ0 の転送に関して前に説明されたの
と同じ態様で転送される。ＤＱ1 は読出バッファから書
込バッファへも転送される。さらに、第６のオペレーテ
ィングサイクルの間、第２の組のオペランドの次の、ま
たは第２のオペランドＢ2 がメモリ２０から読出され、
読出バッファ２２へ記憶される。
【００３０】第７のオペレーティングサイクルの間に第
２の乗算が始まる。アキュームレータ３０はＤＱ1 の値
で第１のバス１６を駆動し、読出バッファ２２はＢ2 の
値で第２のバス１８を駆動する。第７のオペレーティン
グサイクルの間、Ｂ2 は乗算手段１４の第１の変換手段
３６によって浮動小数点フォーマットに変換される。
２の乗算が始まる。アキュームレータ３０はＤＱ1 の値
で第１のバス１６を駆動し、読出バッファ２２はＢ2 の
値で第２のバス１８を駆動する。第７のオペレーティン
グサイクルの間、Ｂ2 は乗算手段１４の第１の変換手段
３６によって浮動小数点フォーマットに変換される。
【００３１】第８のオペレーティングサイクルの間、第
１の乗算積がテストレジスタ３４の内容と累算される。
これは、ラッチ１００が総和器２８によって受取られた
第１の乗算積の値で第２のバス１８を駆動することによ
って達成される。このときすべて０であると想定される
テストレジスタ３４の内容がバス１６上を通って単方向
シフトレジスタ２６を介して総和器２８に駆動され、そ
こで第１の乗算積に加算される。第１の積和は次にアキ
ュームレータ３０に記憶される。第８のオペレーティン
グサイクルの間、第１の組のオペランドの第３のオペラ
ンドＤＱ2 もメモリ２０から読出され、読出バッファ２
２へ転送される。第２の乗算はその第２のサイクル中続
き、乗算手段１４においてＢ2 およびＤＱ1 が乗算器３
８において乗算される。
１の乗算積がテストレジスタ３４の内容と累算される。
これは、ラッチ１００が総和器２８によって受取られた
第１の乗算積の値で第２のバス１８を駆動することによ
って達成される。このときすべて０であると想定される
テストレジスタ３４の内容がバス１６上を通って単方向
シフトレジスタ２６を介して総和器２８に駆動され、そ
こで第１の乗算積に加算される。第１の積和は次にアキ
ュームレータ３０に記憶される。第８のオペレーティン
グサイクルの間、第１の組のオペランドの第３のオペラ
ンドＤＱ2 もメモリ２０から読出され、読出バッファ２
２へ転送される。第２の乗算はその第２のサイクル中続
き、乗算手段１４においてＢ2 およびＤＱ1 が乗算器３
８において乗算される。
【００３２】第９のオペレーティングサイクルにおい
て、第１の累算された積がアキュームレータ３０からテ
ストレジスタ３４へ第１のバス１６を通って転送され
る。第９のオペレーティングサイクルの間、ＤＱ1 も書
込バッファ２４からメモリ２０へ転送され、その中に記
憶位置ＤＱ2 で記憶される。最後に、この第９のオペレ
ーティングサイクルの間、第２の乗算は、Ｂ2 およびＤ
Ｑ1 の乗算から生じる第２の積が第２の変換手段４０に
おいて浮動小数点フォーマットから固定小数点フォーマ
ットへ変換されることによって第３の乗算サイクルを完
了し、ラッチ１００に記憶される。
て、第１の累算された積がアキュームレータ３０からテ
ストレジスタ３４へ第１のバス１６を通って転送され
る。第９のオペレーティングサイクルの間、ＤＱ1 も書
込バッファ２４からメモリ２０へ転送され、その中に記
憶位置ＤＱ2 で記憶される。最後に、この第９のオペレ
ーティングサイクルの間、第２の乗算は、Ｂ2 およびＤ
Ｑ1 の乗算から生じる第２の積が第２の変換手段４０に
おいて浮動小数点フォーマットから固定小数点フォーマ
ットへ変換されることによって第３の乗算サイクルを完
了し、ラッチ１００に記憶される。
【００３３】第１０のオペレーティングサイクルの間、
ＤＱ2 は読出バッファ２２からアキュームレータ３０へ
前に説明した態様で転送され、かつ書込バッファ２４へ
転送される。また、第２の組のオペランドの第３のオペ
ランドＢ3 もメモリ２０から読出され、読出バッファ２
２へ転送される。
ＤＱ2 は読出バッファ２２からアキュームレータ３０へ
前に説明した態様で転送され、かつ書込バッファ２４へ
転送される。また、第２の組のオペランドの第３のオペ
ランドＢ3 もメモリ２０から読出され、読出バッファ２
２へ転送される。
【００３４】第１１のオペレーティングサイクルにおい
て、第３の乗算はアキュームレータ３０がＤＱ2 の値で
バス１６を駆動し、読出バッファ２２がＢ3 の値でバス
１８を駆動することによって始まる。この第１１のオペ
レーティングサイクルの間、Ｂ3 は固定小数点フォーマ
ットから浮動小数点フォーマットへ第１の変換手段３６
によって変換される。
て、第３の乗算はアキュームレータ３０がＤＱ2 の値で
バス１６を駆動し、読出バッファ２２がＢ3 の値でバス
１８を駆動することによって始まる。この第１１のオペ
レーティングサイクルの間、Ｂ3 は固定小数点フォーマ
ットから浮動小数点フォーマットへ第１の変換手段３６
によって変換される。
【００３５】第１２のオペレーティングサイクルの間、
ラッチ１００に記憶される第２の乗算積がテストレジス
タ３４に記憶される第１の積和と累算される。これは、
ラッチ１００が第２の積の値（ＤＱ1 ×Ｂ2 ）でバス１
８を駆動し、テストレジスタ３４がこのとき第１の積
（ＤＱ0 ×Ｂ1 ）であるその内容でバス１６を駆動する
ことによって達成される。総和器２８はテストレジスタ
３４の内容とラッチ１００から受取られた第２の積とを
加算して、第２の累算積を与え、アキュームレータ３０
に第２の累算積を記憶する。第１２のオペレーティング
サイクルの間、第１の組のオペランドの次の、かつ最後
のオペランドＤＱ3 もメモリ２０から読出され、読出バ
ッファ２２に記憶される。最後に、この第１２のオペレ
ーティングサイクルの間、第３の乗算はその第２のサイ
クルにおいて乗算器３８においてＢ 3 およびＤＱ2 を乗
算している。
ラッチ１００に記憶される第２の乗算積がテストレジス
タ３４に記憶される第１の積和と累算される。これは、
ラッチ１００が第２の積の値（ＤＱ1 ×Ｂ2 ）でバス１
８を駆動し、テストレジスタ３４がこのとき第１の積
（ＤＱ0 ×Ｂ1 ）であるその内容でバス１６を駆動する
ことによって達成される。総和器２８はテストレジスタ
３４の内容とラッチ１００から受取られた第２の積とを
加算して、第２の累算積を与え、アキュームレータ３０
に第２の累算積を記憶する。第１２のオペレーティング
サイクルの間、第１の組のオペランドの次の、かつ最後
のオペランドＤＱ3 もメモリ２０から読出され、読出バ
ッファ２２に記憶される。最後に、この第１２のオペレ
ーティングサイクルの間、第３の乗算はその第２のサイ
クルにおいて乗算器３８においてＢ 3 およびＤＱ2 を乗
算している。
【００３６】第１３のオペレーティングサイクルにおい
て、アキュームレータ３０内の第２の累算積はテストレ
ジスタ３４へ第１のバス１６を介して転送される。ま
た、ＤＱ2 は書込バッファ２４からメモリ２０へ転送さ
れ、そこで記憶位置ＤＱ3 に記憶される。最後に、第３
の乗算は、Ｂ3 およびＤＱ2 の積が第２の変換手段４０
において浮動小数点フォーマットから固定小数点フォー
マットへ変換されて、第３の積を与え、これがラッチ１
００に記憶されることによってその第３のサイクルを完
了する。
て、アキュームレータ３０内の第２の累算積はテストレ
ジスタ３４へ第１のバス１６を介して転送される。ま
た、ＤＱ2 は書込バッファ２４からメモリ２０へ転送さ
れ、そこで記憶位置ＤＱ3 に記憶される。最後に、第３
の乗算は、Ｂ3 およびＤＱ2 の積が第２の変換手段４０
において浮動小数点フォーマットから固定小数点フォー
マットへ変換されて、第３の積を与え、これがラッチ１
００に記憶されることによってその第３のサイクルを完
了する。
【００３７】第１４のオペレーティングサイクルの間、
ＤＱ3 は読出バッファ２２からアキュームレータ３０へ
第１のバス１６を通って、かつ単方向シフトレジスタ２
６および総和器２８を介して転送される。また、ＤＱ3
は第１のバス１６から読出され、書込バッファ２４に記
憶される。第１４のオペレーティングサイクルを完了す
るために、第２の組のオペランドの最後のオペランドＢ
4 がメモリ２０から読出され、読出バッファ２２に記憶
される。
ＤＱ3 は読出バッファ２２からアキュームレータ３０へ
第１のバス１６を通って、かつ単方向シフトレジスタ２
６および総和器２８を介して転送される。また、ＤＱ3
は第１のバス１６から読出され、書込バッファ２４に記
憶される。第１４のオペレーティングサイクルを完了す
るために、第２の組のオペランドの最後のオペランドＢ
4 がメモリ２０から読出され、読出バッファ２２に記憶
される。
【００３８】第１５のオペレーティングサイクルにおい
て、第４の乗算が始まる。アキュームレータ３０はＤＱ
3 の値によってバス１６を駆動し、読出バッファ２２は
Ｂ4の値によってバス１８を駆動する。次に、Ｂ4 は固
定小数点フォーマットから浮動小数点フォーマットへ第
１の変換手段３６によって変換され、第４の乗算の第１
のサイクルを完了する。
て、第４の乗算が始まる。アキュームレータ３０はＤＱ
3 の値によってバス１６を駆動し、読出バッファ２２は
Ｂ4の値によってバス１８を駆動する。次に、Ｂ4 は固
定小数点フォーマットから浮動小数点フォーマットへ第
１の変換手段３６によって変換され、第４の乗算の第１
のサイクルを完了する。
【００３９】第１６のオペレーティングサイクルにおい
て、Ｂ3 およびＤＱ2 の乗算から生じる第３の積がテス
トレジスタ３４に記憶される第２の累算積と累算され
る。これは、前述のようにラッチ１００が第３の積の値
によってバス１８を駆動し、テストレジスタ３４がこの
とき第１および第２の乗算積の累算であるその内容によ
ってバス１６を駆動することによって達成される。総和
器２８は第２の累算積を第３の乗算積と合計し、第３の
累算積を与え、これはアキュームレータ３０に記憶され
る。第１６のオペレーティングサイクルの間、第４の乗
算も乗算器３８においてＢ4 およびＤＱ3 を乗算し、そ
の第２のサイクルを完了する。
て、Ｂ3 およびＤＱ2 の乗算から生じる第３の積がテス
トレジスタ３４に記憶される第２の累算積と累算され
る。これは、前述のようにラッチ１００が第３の積の値
によってバス１８を駆動し、テストレジスタ３４がこの
とき第１および第２の乗算積の累算であるその内容によ
ってバス１６を駆動することによって達成される。総和
器２８は第２の累算積を第３の乗算積と合計し、第３の
累算積を与え、これはアキュームレータ３０に記憶され
る。第１６のオペレーティングサイクルの間、第４の乗
算も乗算器３８においてＢ4 およびＤＱ3 を乗算し、そ
の第２のサイクルを完了する。
【００４０】第１７のオペレーティングサイクルにおい
て、ＤＱ3 は書込バッファ２４からメモリ２０へ転送さ
れ、その中に記憶位置ＤＱ4 で記憶される。また、第１
７のサイクルの間、Ｂ4 およびＤＱ3 の乗算から生じた
第４の乗算積が浮動小数点フォーマットから固定小数点
フォーマットへ第２の変換手段４０によって変換され、
第４の乗算が完了する。第４の積はその後にラッチ１０
０に記憶される。
て、ＤＱ3 は書込バッファ２４からメモリ２０へ転送さ
れ、その中に記憶位置ＤＱ4 で記憶される。また、第１
７のサイクルの間、Ｂ4 およびＤＱ3 の乗算から生じた
第４の乗算積が浮動小数点フォーマットから固定小数点
フォーマットへ第２の変換手段４０によって変換され、
第４の乗算が完了する。第４の積はその後にラッチ１０
０に記憶される。
【００４１】最後のかつ第１８のオペレーティングサイ
クルにおいて、ラッチ１００に記憶される第４の積はア
キュームレータ３０に現在存在する第３の累算積と累算
される。アキュームレータ３０は第３の累算積でバス１
６を駆動し、ラッチ１００は第４の乗算積でバス１８を
駆動する。総和器２８は第３の累算積を第４の乗算積へ
加算し、最終の累算積を与え、これはアキュームレータ
３０に記憶され、さらなる処理に備える。
クルにおいて、ラッチ１００に記憶される第４の積はア
キュームレータ３０に現在存在する第３の累算積と累算
される。アキュームレータ３０は第３の累算積でバス１
６を駆動し、ラッチ１００は第４の乗算積でバス１８を
駆動する。総和器２８は第３の累算積を第４の乗算積へ
加算し、最終の累算積を与え、これはアキュームレータ
３０に記憶され、さらなる処理に備える。
【００４２】前述から理解されるように、前述のシステ
ム１０の動作は１８のオペレーティングサイクルで４回
の乗算および累算を完了する。第６のオペレーティング
サイクルの完了後、システム１０の動作は４サイクルご
とに繰返し、サイクル７ないし１０はサイクル１１ない
し１５と同一である。もし前述の手順が８回の乗算およ
び累算を行なうために使用されたならば、それは完了す
るのに３４のオペレーティングサイクルを必要とするで
あろう。
ム１０の動作は１８のオペレーティングサイクルで４回
の乗算および累算を完了する。第６のオペレーティング
サイクルの完了後、システム１０の動作は４サイクルご
とに繰返し、サイクル７ないし１０はサイクル１１ない
し１５と同一である。もし前述の手順が８回の乗算およ
び累算を行なうために使用されたならば、それは完了す
るのに３４のオペレーティングサイクルを必要とするで
あろう。
【００４３】もし第１の組のオペランド、すなわちＤＱ
0 およびＢ1 が他の動作から利用可能であれば、ＤＱ0
がまずアキュームレータ３０において記憶され、Ｂ1 が
まず一時バッファ３２に記憶され得る。これはこれらの
オペランドがメモリ２０から読出されることの必要性を
否定して、必要とされるオペレーティングサイクルの数
を節約するであろう。たとえば、乗算および累算が始ま
る前にもしＤＱ0 がアキュームレータ３０に記憶され、
かつＢ1 が一時バッファ３２に記憶されれば、８回の乗
算および累算がちょうど３１のオペレーティングサイク
ルで達成されることができる。このオペレーティングサ
イクル数は、以前に述べられた勧告Ｇ．７２１によって
必要とされる８回の乗算および累算を達成するために先
行技術において以前必要とされたオペレーティングサイ
クルの数のわずかにすぎない。この結果、バッテリーの
ような携帯消耗電源が著しく節約される。
0 およびＢ1 が他の動作から利用可能であれば、ＤＱ0
がまずアキュームレータ３０において記憶され、Ｂ1 が
まず一時バッファ３２に記憶され得る。これはこれらの
オペランドがメモリ２０から読出されることの必要性を
否定して、必要とされるオペレーティングサイクルの数
を節約するであろう。たとえば、乗算および累算が始ま
る前にもしＤＱ0 がアキュームレータ３０に記憶され、
かつＢ1 が一時バッファ３２に記憶されれば、８回の乗
算および累算がちょうど３１のオペレーティングサイク
ルで達成されることができる。このオペレーティングサ
イクル数は、以前に述べられた勧告Ｇ．７２１によって
必要とされる８回の乗算および累算を達成するために先
行技術において以前必要とされたオペレーティングサイ
クルの数のわずかにすぎない。この結果、バッテリーの
ような携帯消耗電源が著しく節約される。
【００４４】さらに、多数のオペレーティングサイクル
の間、演算論理ユニット１２もしくは乗算手段１４のい
ずれか、またはそのいずれもが動作を行なうのに必要と
されないことが注目されるであろう。これらのオペレー
ティングサイクルの間、演算論理ユニット１２または乗
算手段１４のいずれかが必要とされないとき、これらは
消勢されて、さらに電力を節約することができる。
の間、演算論理ユニット１２もしくは乗算手段１４のい
ずれか、またはそのいずれもが動作を行なうのに必要と
されないことが注目されるであろう。これらのオペレー
ティングサイクルの間、演算論理ユニット１２または乗
算手段１４のいずれかが必要とされないとき、これらは
消勢されて、さらに電力を節約することができる。
【００４５】この発明の特定の実施例が示され、かつ説
明されてきたが、修正が行なわれてもよく、したがって
この発明の真の精神および領域内にあるこのようなすべ
ての変化および修正が添付の請求項に包括されることが
意図される。
明されてきたが、修正が行なわれてもよく、したがって
この発明の真の精神および領域内にあるこのようなすべ
ての変化および修正が添付の請求項に包括されることが
意図される。
【図１】デジタル信号プロセッサにおいて役立つように
使用されてもよいこの発明を実施する乗算および累算シ
ステムの概略回路図である。
使用されてもよいこの発明を実施する乗算および累算シ
ステムの概略回路図である。
１６，１８：バス
２０：メモリ
２２：読出バッファ
２４：書込バッファ
２６：単方向シフトレジスタ
２８：総和器
３０：アキュームレータ
３２：一時バッファ
３４：テストレジスタ
３６，４０：変換手段セクション
３８：乗算セクション
フロントページの続き
(72)発明者 マイケル・エー・ニックス
アメリカ合衆国、78610 テキサク州、
ブダ、シニック・オーク・トレイル、
16008
(56)参考文献 特開 平２−119318（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/52
G06F 7/00
G06F 17/10
Claims (21)
- 【請求項１】 低減された数の連続オペレーティングサ
イクルで第１および第２のオペランドの乗算を効率的に
行なうためのデジタル乗算システムであって、前記シス
テムは、 前記第１および第２のオペランドを記憶するためのメモ
リ手段と、 第１および第２のバスと、 前記メモリ手段に結合され、第１のオペレーティングサ
イクルの間前記メモリ手段から前記第１のオペランドを
読出し、かつ第２のオペレーティングサイクルの間前記
メモリ手段から前記第２のオペランドを読出すための読
出バッファ手段とを含み、前記読出バッファ手段は前記
第１および第２のバスにも結合され、 前記第１のバスに結合され、前記読出バッファ手段が前
記メモリ手段から前記第２のオペランドを読出すと、前
記第２のオペレーティングサイクルの間前記読出バッフ
ァ手段から前記第１のオペランドを受取るための記憶手
段と、 前記第１および第２のオペランドを乗算するための乗算
手段とをさらに含み、前記乗算手段は前記第１および第
２のバスに結合され、第３のオペレーティングサイクル
の間、前記記憶手段から前記第１のバスを通って前記第
１のオペランドを受取りかつ前記読出バッファ手段から
前記第２のバスを通って前記第２のオペランドを受取
る、デジタル乗算システム。 - 【請求項２】 低減された数の連続オペレーティングサ
イクルで第１および第２のオペランドの乗算を効率的に
行なうためのデジタル乗算システムであって、前記シス
テムは、 前記第１および第２のオペランドを記憶するためのメモ
リ手段と、 第１および第２のバスと、 前記メモリ手段に結合され、第１のオペレーティングサ
イクルの間前記メモリ手段から前記第１のオペランドを
読出し、かつ第２のオペレーティングサイクルの間前記
メモリ手段から前記第２のオペランドを読出すための読
出バッファ手段とを含み、前記読出バッファ手段は前記
第１および第２のバスにも結合され、 前記第１のバスに結合され、前記読出バッファ手段が前
記メモリ手段から前記第２のオペランドを読出すと、前
記第２のオペレーティングサイクルの間前記読出バッフ
ァ手段から前記第１のオペランドを受取るための記憶手
段と、 前記第１および第２のオペランドを乗算するための乗算
手段とをさらに含み、前記乗算手段は前記第１および第
２のバスに結合され、第３のオペレーティングサイクル
の間、前記記憶手段から前記第１のバスを通って前記第
１のオペランドを受取りかつ前記読出バッファ手段から
前記第２のバスを通って前記第２のオペランドを受取
り、 前記第１のオペランドは浮動小数点２進数であり、前記
第２のオペランドは固定小数点２進数であり、かつ前記
乗算手段は前記第３のオペレーティングサイクルの間前
記第２のオペランド固定小数点２進数を第２のオペラン
ド浮動小数点２進数へ変換するための第１の変換手段を
含む、デジタル乗算システム。 - 【請求項３】 前記第１および第２のオペランドは前記
メモリ手段に記憶される第１および第２の組のオペラン
ドのそれぞれのオペランドであり、前記乗算手段は第１
の２進浮動小数点積を与えるために第４のオペレーティ
ングサイクルの間前記第１および第２の浮動小数点オペ
ランドを乗算するための乗算器を含み、前記読出バッフ
ァ手段は前記第４のオペレーティングサイクルの間前記
第１の組のオペランドから前記メモリ手段に記憶される
第３のオペランドを読出す、請求項２に記載のシステ
ム。 - 【請求項４】 前記乗算器は第５のオペレーティングサ
イクルの間前記第１の２進浮動小数点積を第１の固定小
数点積へ変換するための第２の変換手段をさらに含む、
請求項３に記載のシステム。 - 【請求項５】 前記記憶手段は第６のオペレーティング
サイクルの間前記読出バッファ手段から前記第１のバス
を通って前記第３のオペランドを受取り、前記読出バッ
ファ手段は前記第６のオペレーティングサイクルの間前
記第２の組のオペランドから前記メモリ手段に記憶され
る第４のオペランドを読出す、請求項４に記載のシステ
ム。 - 【請求項６】 前記乗算手段は第７のオペレーティング
サイクルの間、前記記憶手段から前記第１のバスを通っ
て前記第３のオペランドを受取りかつ前記読出バッファ
手段から前記第２のバスを通って前記第４のオペランド
を受取る、請求項５に記載のシステム。 - 【請求項７】 前記第１の変換手段は前記第７のオペレ
ーティングサイクルの間前記第４のオペランドを第４の
オペランド固定小数点２進数から第４のオペランド浮動
小数点２進数へ変換する、請求項６に記載のシステム。 - 【請求項８】 前記記憶手段は前記第２のバスに結合さ
れ、第８のオペレーティングサイクルの間前記乗算手段
から前記第１の固定小数点積を受取り、前記乗算器は前
記第８のオペレーティングサイクルの間前記第３および
第４のオペランド浮動小数点２進数を乗算して、第２の
２進浮動小数点積を与える、請求項７に記載のシステ
ム。 - 【請求項９】 前記第１のバスに結合され、第９のオペ
レーティングサイクルの間前記記憶手段から前記第１の
バスを通って前記第１の固定小数点積を受取るためのレ
ジスタ手段をさらに含み、前記第２の変換手段は前記第
９のオペレーティングサイクルの間前記第２の２進浮動
小数点積を第２の固定小数点積へ変換する、請求項８に
記載のシステム。 - 【請求項１０】 前記記憶手段は第１０のオペレーティ
ングサイクルの間前記乗算手段から前記第２の固定小数
点積を受取る、請求項９に記載のシステム。 - 【請求項１１】 前記レジスタ手段は第１１のオペレー
ティングサイクルの間前記記憶手段から前記第１のバス
を通って前記第２の固定少数点積を受取る、請求項１０
に記載のシステム。 - 【請求項１２】 前記第１および第２のバスに結合さ
れ、第１２のオペレーティングサイクルの間、前記第１
のバスを通って前記レジスタ手段から前記第１の固定小
数点積を受取り、かつ前記第２のバスを通って前記乗算
手段から前記第２の固定小数点積を受取るための、かつ
前記第１および第２の固定小数点積を加算して、積の総
和を与え、前記記憶手段へ前記積の総和を転送するため
の総和手段をさらに含む、請求項１１に記載のシステ
ム。 - 【請求項１３】 前記メモリ手段および前記第１のバス
に結合され、前記第２および第６のオペレーティングサ
イクルのそれぞれの間前記第１のバスを通って前記第１
および第３のオペランドを受取り、かつ前記第５および
第９のオペレーティングサイクルのそれぞれの間前記メ
モリ手段へ前記第１および第３のオペランドを送るため
の書込バッファ手段をさらに含む、請求項１２に記載の
システム。 - 【請求項１４】 前記記憶手段はアキュームレータを含
む、請求項８に記載のシステム。 - 【請求項１５】 前記記憶手段はアキュームレータを含
む、請求項１２に記載のシステム。 - 【請求項１６】 複数対の第１および第２のオペランド
の一連の乗算を行なうための乗算システムであって、前
記システムは、 前記複数対の第１および第２のオペランドを記憶するた
めのメモリと、 前記メモリに結合され、前記第１および第２のオペラン
ドを逐次読出すための読出手段と、 第１および第２のバスと、 前記第１のバスに結合され、前記読出手段から前記第１
のオペランドを受取り、前記第１のオペランドを記憶す
るための記憶手段と、 一連の積を与えるために前記対の第１および第２のオペ
ランドを乗算するための乗算手段とを含み、前記乗算手
段は前記第１および第２のバスに結合され、前記記憶手
段および前記読出手段のそれぞれから前記第１および第
２のバスのそれぞれを通って並列に前記第１および第２
のオペランドを受取る、乗算システム。 - 【請求項１７】 前記第１および第２のバスに結合さ
れ、前記積を共に加算して、一連の累算された積を与え
るための総和器を含む総和手段をさらに含む、請求項１
６に記載のシステム。 - 【請求項１８】 前記総和手段は、前記第１のバスに結
合され前記累算された積の各々を記憶するためのレジス
タ手段をさらに含む、請求項１７に記載のシステム。 - 【請求項１９】 複数対の第１および第２のオペランド
の一連の乗算を行なうための乗算システムであって、前
記システムは、 前記複数対の第１および第２のオペランドを記憶するた
めのメモリと、 前記メモリに結合され、前記第１および第２のオペラン
ドを逐次読出すための読出手段と、 第１および第２のバスと、 前記第１のバスに結合され、前記読出手段から前記第１
のオペランドを受取り、前記第１のオペランドを記憶す
るための記憶手段と、 一連の積を与えるために前記対の第１および第２のオペ
ランドを乗算するための乗算手段とを含み、前記乗算手
段は前記第１および第２のバスに結合され、前記記憶手
段および前記読出手段のそれぞれから前記第１および第
２のバスのそれぞれを通って並列に前記第１および第２
のオペランドを受取り、前記システムはさらに、 前記第１および第２のバスに結合され前記積を共に加算
して一連の累算された積を与えるための総和器を含む総
和手段を含み、前記総和手段はさらに、 前記第１のバスに結合され前記
累算された積の各々を記憶するためのレジスタ手段を含
み、 前記乗算手段は第１および第２のオペランドを乗算する
ための乗算器を含み、前記第１のオペランドは浮動小数
点オペランドであり、前記第２のオペランドは固定小数
点オペランドであり、かつ前記乗算手段は、前記第２の
バスに結合され前記固定小数点の第２のオペランドを受
取りかつ前記固定小数点の第２のオペランドを第２の浮
動小数点オペランドへ変換するための第１の変換手段を
さらに含む、乗算システム。 - 【請求項２０】 前記乗算器は浮動小数点積を与え、前
記総和手段は固定小数点積を加算するために構成され、
かつ前記乗算手段は前記浮動小数点積を前記固定小数点
積へ変換するための第２の変換手段をさらに含む、請求
項１９に記載のシステム。 - 【請求項２１】 複数対の第１および第２のオペランド
の一連の乗算を行なうための乗算システムであって、前
記システムは、 複数対の第１および第２のオペランドを記憶するための
メモリと、 前記メモリに結合され、前記第１および第２のオペラン
ドを逐次読出すための読出手段と、 第１および第２のバスと、 前記第１のバスに結合され前記読出手段から前記第１の
オペランドを受取り前記第１のオペランドを記憶するた
めのアキュームレータを含む記憶手段と、 一連の積を与えるために前記対の第１および第２のオペ
ランドを乗算するための乗算手段とを含み、前記乗算手
段は前記第１および第２のバスに結合され、前記記憶手
段および前記読出手段のそれぞれから前記第１および第
２のバスのそれぞれを通って並列に前記第１および第２
のオペランドを受取り、前記システムはさらに、 前記第１および第２のバスに結合され前記積をともに加
算して一連の累算された積を与えるための総和器と、前
記第１のバスに結合され前記一連の累算された積の各々
を記憶するためのレジスタ手段とを含む総和手段を含
み、前記アキュームレータは前記総和器と前記第１のバ
スとの間に結合され、かつ前記アキュームレータは前記
累算された積を一時的に記憶し、前記レジスタ手段へ前
記第１のバスを通って前記累算された積を送る、乗算シ
ステム。
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