JP3543508B2

JP3543508B2 - 半導体装置

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Publication number: JP3543508B2
Application number: JP25029996A
Authority: JP
Inventors: 裕藤本; 斎藤　　光弘; 今井　　祐志; 伴　　博行
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1996-01-22
Filing date: 1996-09-20
Publication date: 2004-07-14
Anticipated expiration: 2016-09-20
Also published as: JPH09266310A

Description

【０００１】
【発明の属する技術分野】
本発明は、負荷駆動用の半導体素子、例えばＬＤＭＯＳ（Lateral Diffused
MOS ）トランジスタ（以下、単にＬＤＭＯＳという）を有してなる半導体装置に関する。
【０００２】
【発明が解決しようとする課題】
従来のＬＤＭＯＳの構成を図９に示す。ＬＤＭＯＳは、図に示すように、Ｎ型基板１にＮウェル２が形成され、このＮウェル２内にチャネルＰウェル３が形成されるとともにチャネルＰウェル３内にＮ型拡散層４が形成され、またＮウェル２内にＮ型拡散層５が形成されている。基板表面にはゲート酸化膜６を介してゲート電極７が形成されており、ゲート電極７直下のチャネルＰウェル３の表面領域にはチャネル領域８が形成されている。
【０００３】
そして、Ｎ型拡散層４をソース領域、Ｎ型拡散層５をドレイン領域とし、ＬＯＣＯＳ酸化膜９下のＮウェル２をドリフト領域としている。なお、１０、１１はそれぞれソース電極、ドレイン電極であり、１２はチャネルＰウェル３の電位を取るための拡散層、１３は層間絶縁膜である。
このようなＬＤＭＯＳにおいて、オン抵抗を小さくして電流を流しやすくするために、Ｎウェル２の濃度を高くすると、ドリフト領域で空乏層が拡大しにくくなり高耐圧を得ることができなくなる。逆に、Ｎウェル２の濃度を低くすると、高耐圧化を図ることができる反面、電流が流れにくくなりオン抵抗が大きくなるという問題がある。
【０００４】
このような問題を解決するものとして、特公昭５９ー２４５５０号公報および特開平５ー２６７６５２号公報に示す、表面電界緩和型（ＲＥＳＵＲＦ）ＬＤＭＯＳがある。その概略構成を図１０に示す。
この表面電界緩和型ＬＤＭＯＳにおいては、Ｐ型基板１４にＮウェル２が形成されている。この場合、Ｎウェル２を拡散形成すると、Ｎウェル２表面での濃度が高くなり、Ｎウェル２表面での電流が流れやすくなるとともに、Ｎウェル２全体で空乏層が広がりやすくなるため、高耐圧化を図ることができる。なお、Ｎウェル２のドリフト領域のドーパント濃度は、上記公報に記載されているような、いわゆるＲＥＳＵＲＦ条件を満たすように設定されている。
【０００５】
また、他の従来技術として、半導体基板の一主面側にＳｉＯ₂等の絶縁膜で素子領域を島状に分離した構造、すなわちＳＯＩ（Silicon On Insulator）構造のものが種々提案されている。この場合、それぞれの素子領域に、バイポーラトランジスタ、ＣＭＯＳ等の素子が形成される。
そこで、上記した電力用のＬＤＭＯＳも、島状に分離された素子領域に形成することが考えられる。
【０００６】
例えば、図９に示すＬＤＭＯＳを絶縁膜で周囲を囲むように構成した場合、絶縁膜にはＮ型基板１が接することになる。この構造の場合、Ｎ型基板１、Ｎウェル２はドレイン電位と共通となる。このため、図１１（Ａ）に示すように、電源側に負荷、ＧＮＤ（接地）側にＬＤＭＯＳを接続したローサイドスイッチ型で負荷駆動を行うようにした場合、ＬＤＭＯＳのスイッチングに合わせてドレイン電位はＧＮＤから電源（又はそれ以上）の電位まで変動し、Ｎ型基板１の電位もそれに応じて変動する。
【０００７】
絶縁膜を用いて素子分離を行う場合、絶縁膜には寄生キャパシタが存在するため、絶縁膜と接する領域の電位が大きく変動すると、スイッチングノイズが、他の素子領域に伝播し、他の半導体素子の誤動作の要因となる。
また、図１０に示す表面電界緩和型ＬＤＭＯＳにおいては、Ｐ型基板１４が分離用絶縁膜と接することになる。この場合、図１０に示すように、Ｐ型基板１４とソース電極とを同電位にするためには、電位を取るためのディープＰ⁺拡散層を形成する必要がある。このように構成した場合、図１１（Ｂ）に示すように、電源側にＬＤＭＯＳ、ＧＮＤ側に負荷を接続したハイサイドスイッチ型で負荷駆動を行うようにした場合、ＬＤＭＯＳのスイッチングに合わせてソース電位が大きく変動するため、上記したのと同様、スイッチングノイズが発生する。
【０００８】
ＳＯＩ構造において、従来では、バイポーラトランジスタ、ＣＭＯＳ等の比較的サイズの小さい素子を素子領域に形成していたため、上記のようなスイッチングノイズは問題とならないが、ＬＤＭＯＳのような負荷駆動用のものでは、素子サイズが大きく、上記したスイッチングノイズが問題となる。
本発明は、負荷駆動用の半導体素子を、絶縁分離された素子領域に形成する場合に、上記したスイッチングノイズの発生を抑制することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１乃至１４に記載の発明においては、負荷駆動用の半導体素子を絶縁分離された素子領域に形成し、さらに半導体素子と絶縁膜との間に、半導体素子の周囲を囲む電位固定領域を形成したことを特徴としている。
【００１０】
従って、半導体素子の周囲を電位固定領域にて囲むことにより、負荷駆動時の電位変動を抑制し、スイッチングノイズの発生を抑制することができる。負荷駆動用の半導体素子としては、請求項１、９〜１２に記載したようなＬＤＭＯＳを用いることができる。また、請求項１に記載の表面電界緩和型のＬＤＭＯＳにおいては、ドレイン領域に逆起電圧が印加された場合に、第２ウェルから第１ウェル、第１半導体層および電位固定領域を介して電流経路が形成されるため、逆起電圧印加時のチャネル形成部分での素子破壊を防止することができる。
【００１１】
さらに、請求項３に記載の発明のように、第１ウェルの電位をソース電位に固定するようにすれば、電位変動によるスイッチングノイズの発生を一層抑制することができる。また、請求項４、５、９に記載の発明のように、ＭＯＳトランジスタをハイサイドスイッチ型とする場合には、電位固定領域を電源に接続し、ＭＯＳトランジスタをローサイドスイッチ型とする場合には、電位固定領域を接地に接続する。
【００１２】
この場合、請求項６〜８、１０〜１３に記載の発明のように、電位固定領域に電源あるいは接地のいずれか一方を選択して接続するようにすれば、ＭＯＳトランジスタをローサイドスイッチ型でもハイサイドスイッチ型でも自由に選択使用することができる。
【００１３】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図３に、本発明の一実施形態にて適用する表面電界緩和型ＬＤＭＯＳ１００の断面構成を示す。
この図３に示すものでは、Ｎ型層１５にＰウェル１６を形成し、その中にＮウェル２を形成する２重ウェル構造としている。なお、Ｎウェル２のドリフト領域は、いわゆるＲＥＳＵＲＦ条件を満たすようにドーパント濃度が設定されている。また、図中の符号で図９、図１０に示すものと同一のものは、同一もしくは均等の構成を示している。
【００１４】
図３に示す表面電界緩和型ＬＤＭＯＳ１００は、高耐圧および低オン抵抗の本来の効果を有するとともに、ドレイン電極１１にＬ負荷が接続された場合の逆起電圧印加時のチャネル形成部分の破壊を防止することができるものである。この点につき図４を用いて説明する。
ドレイン電極１１にＬ負荷１９が接続されている場合、ゲート電極７に印加される電圧を低下させてスイッチオフした時、ドレイン電極１１に逆起電圧が印加される。ここで、Ｎウェル２とＰウェル１６との間に形成される寄生ダイオードＶＺ１と、Ｎウェル２とチャネルＰウェル３との間に形成される寄生ダイオードＶＺ２とがあるが、Ｎウェル２内の電位上昇により、寄生ダイオードＶＺ１が先にブレークダウンする。
【００１５】
すなわち、上記のような逆起電圧が印加されると、Ｎウェル２とＰウェル１６における電位分布は図５に示すようになり、ドレイン領域５からソース領域４方向への横方向に比べて基板方向への縦方向に電位勾配が急になっており、これにより寄生ダイオードＶＺ１が先にブレークダウンする。
この場合、Ｐウェル１６での抵抗Ｒ２によりＰウェル１６内の電圧が上昇していき、Ｐウェル１６とＮ型層１５間の寄生ダイオードＶＺ３がオンし、Ｎウェル２とＰウェル１６とＮ型層１５による寄生バイポーラトランジスタ１８がオンして、面積の広い基板方向に電流が流れるため、電流を分散することができ、従って、電流が流れることによる発熱を抑制できる。これによって、破壊耐量の低いチャネル形成部分での素子の破壊を防止でき、素子の破壊耐量を向上させることができる。
【００１６】
また、ソース領域４を含んでＰウェル１６に達するベース１７が設けられており、Ｐウェル１６からソース側に電流Ｉを流すようにしている。このことによりチャネル形成部分には電流が一層流れにくくなる。
なお、上記構成においては、寄生バイポーラトランジスタ１８により基板方向に電流を流すものを示したが、Ｐウェル１６が基板方向に十分薄く形成されている場合には、寄生バイポーラ動作でなく、パンチスルーにより基板方向に電流を流すことができる。
【００１７】
本実施形態においては、ＳＯＩ構造における素子領域に、上記した表面電界緩和型ＬＤＭＯＳ１００とＣＭＯＳとＮＰＮＴｒとをそれぞれ形成している。
図６にその概略的構成を示す。この図６に示す半導体装置においては、Ｎ⁺基板２１ｂ上にＮ^-層（図３のＮ型層１５に相当）２１ａを形成したＮ型基板２１と、Ｐ型基板２０とをＳｉＯ₂等の絶縁膜２２を介して貼り合わせた貼り合わせ基板に、トレンチ溝を形成するとともにその溝内に酸化膜２３を形成して、絶縁分離された複数の素子領域を形成し、それぞれの素子領域にＬＤＭＯＳ、ＣＭＯＳ、ＮＰＮＴｒを形成している。
【００１８】
この図６に示すものの製造方法を図７、図８に示す工程図を基に説明する。
まず、上記した貼り合わせ基板を用意し、それにトレンチ溝を形成するとともに、その溝内に酸化膜２３を形成し、さらに多結晶シリコン２４を埋設する。なお、この状態ではＮ型基板２１表面に酸化膜２５が形成されている。
そして、図７（Ａ）に示すように、ＬＤＭＯＳの形成領域にディープＮ⁺拡散層２６を形成する。なお、図６、図７では、ディープＮ⁺拡散層２６が酸化膜２３の片側のみに形成されたものを図示しているが、実際は後述する図１に示すように、ディープＮ⁺拡散層２６が酸化膜２３の内周に接するように形成されている。
【００１９】
この後、Ｐウェル１６、Ｎウェル２を形成するためのイオン注入を行い、それらを同時拡散させる。この場合、Ｐウェルにはボロン（Ｂ）、Ｎウェルには砒素（Ａｓ）を用い、両者の拡散係数の相違により、Ｐウェルを深く、Ｎウェルを浅く形成する。この工程においては、ボロンと砒素の同時拡散を行っているため、それに必要なマスクを１枚のみとすることができる。
【００２０】
なお、上記イオン注入において、ボロンのドーズ量は３×１０¹²〜１×１０¹³原子／ｃｍ²であり、砒素のドーズ量は３×１０¹²〜１×１０¹³原子／ｃｍ²である。また、注入したイオンを拡散させる場合、１２００℃で約６００分程度のドライブインを行う。
なお、ＲＥＳＵＲＦ構造の条件としては、Ｎウェル層２の表面からＰウェル層１６とのＰＮ接合までの深さ方向の不純物濃度が、数式１で示す関係になる必要がある。
【００２１】
【数１】

【００２２】
ここで、Ｎ_d（ｘ）は、単位体積当たりの不純物濃度を表し、ｘは深さを表し、ｘ_jは、Ｎウェル層２とＰウェル層１６とのＰＮ接合深さを表す。
次に、図７（Ｂ）に示すように、ＣＭＯＳの形成領域にＰウェル２７、Ｎウェル２８を形成するためのイオン注入を行い、拡散させる。その後、図７（Ｃ）に示すように、ＮＰＮＴｒの形成領域にイオン注入を行い、ドライブインしてベース２８を形成する。この時、必要であればＬＤＭＯＳ領域にも同様にしてベース１７を形成する。
【００２３】
次に、図８（Ａ）に示すように、ＬＯＣＯＳ酸化を行う。この工程により、ＬＤＭＯＳの形成領域にＬＯＣＯＳ酸化膜９が形成される。この後、ＬＤＭＯＳのゲート酸化膜６を形成するために、基板表面の酸化を行う（図８（Ｂ））。そして、基板表面にＰｏｌｙＳｉを形成し、リンをドープした後、フォトエッチングしてパターニングを行い、ＬＤＭＯＳのゲート電極７を形成する（図８（Ｃ））。
【００２４】
この後は、通常の素子形成工程により、ＬＤＭＯＳ、ＣＭＯＳ、ＮＰＮＴｒを順次形成していき、最終的に図６に示すものを構成する。なお、ＬＤＭＯＳの形成領域においては、ゲートをマスクとしてＮウェル２内にチャネルＰウェル８およびソース領域４を拡散形成する。
なお、上記した表面電界緩和型ＬＤＭＯＳにおいては、Ｎ型の半導体層２１にＰ型の第１ウェルとＮ型の第２ウェルが形成された２重ウェル構造としているため、Ｎ型の半導体層２１をコレクタ層とするＮＰＮＴｒと同一基板上に形成することができる。
【００２５】
次に、絶縁分離された素子領域に形成された表面電界緩和型ＬＤＭＯＳの具体的な構成について説明する。
図１に、その断面構成を示す。ディープＮ⁺拡散層２６およびＮ⁺基板２１ｂを除く部分が、図３に示した表面電界緩和型ＬＤＭＯＳ１００に相当している。この図１に示す具体的構成においては、Ｐウェル１６の電位をソース電位に固定するために、Ｐウェル２９およびベース３０が設けられている。
【００２６】
図２に、図１の平面構成を示す。酸化膜２３にて島状に分離形成された素子領域において、図１中のＬＤＭＯＳ１００が複数形成された（具体的には、ソース領域、ドレイン領域が格子状に交互に配置され、その間にゲートが配置された）セル領域３１が配置され、その周囲に、Ｐウェル１６の電位をソース電位に固定するＰウェル２９が配置されている。さらに、その外周において、酸化膜２３に接するようにディープＮ⁺拡散層２６が形成されている。
【００２７】
ディープＮ⁺拡散層２６にはボトム電極Ｂが接続されており、このボトム電極Ｂの電位を固定して、ディープＮ⁺拡散層２６およびＮ⁺基板２１ｂの電位を固定する。絶縁膜２２には、図１に示すように寄生キャパシタ３２が存在するが、ディープＮ⁺拡散層２６およびＮ⁺基板２１ｂの電位を固定することにより、ＬＤＭＯＳがスイッチング動作してもＰ型基板２０の電位が変動するのを抑制することができる。
【００２８】
なお、図１１（Ａ）に示すローサイドスイッチ型で負荷駆動を行う場合には、ボトム電極ＢをＧＮＤに接続し、図１１（Ｂ）に示すハイサイドスイッチ型で負荷駆動を行う場合には、ボトム電極Ｂを電源に接続する。
従って、ローサイドスイッチ型でもハイサイドスイッチ型でも、ボトム電極Ｂの電位が固定され、スイッチングノイズの発生が抑制される。
【００２９】
また、図１１（Ｃ）に示すように、ＬＤＭＯＳの上下に負荷が接続される場合には、ボトム電極Ｂを電源に接続する。
さらに、図１１（Ｄ）に示すように、ハイサイド側とローサイド側に２つのＬＤＭＯＳを設けて負荷を駆動する場合には、ハイサイド側のＬＤＭＯＳについてはボトム電極Ｂを電源に接続し、ローサイド側のＬＤＭＯＳについてはＧＮＤに接続する。また、図１１（Ｅ）に示すように、ハイサイド側の２つのＬＤＭＯＳで１つの負荷を駆動する場合には、それぞれのＬＤＭＯＳを電源に接続する。
【００３０】
なお、ローサイドスイッチ型で負荷駆動を行う場合、上述したように、ドレイン電極１１に逆起電圧が印加されると基板方向に電流が流れるが、その電流は、Ｎ⁺基板２１ｂおよびディープＮ⁺拡散層２６を介しボトム電極Ｂから取り出されることになる。
ここで、ボトム電極Ｂを電源もしくはＧＮＤに接続する場合、ボトム電極Ｂの電極パターンを、電源もしくはＧＮＤの電極パターンに予め接続するようにしておけばよいが、以下のような構成を用いれば、ＬＤＭＯＳをローサイドスイッチ型でもハイサイドスイッチ型でも自由に選択使用することができる。
【００３１】
例えば、図１２に示すように、ソース電極の電極パッド３５、ドレイン電極の電極パッド３６にボトム電極Ｂの電極パターン３４を接続形成しておき、図中の点線Ａ、Ｂのいずれかをトリミングによりカットすれば、ローサイドスイッチ型あるいはハイサイドスイッチ型の選択を行うことができる。具体的には、点線Ａの部分でトリミングカットすれば、ボトム電極Ｂをドレイン側すなわち電源に接続してハイサイドスイッチ型とすることができ、点線Ｂの部分でトリミングカットすれば、ボトム電極Ｂをソース側すなわちＧＮＤに接続してローサイドスイッチ型とすることができる。また、ボトム電極Ｂの電極パターン３４と、ソース電極、ドレイン電極の電極パッド３５、３６との間にヒューズを設けておき、ヒューズを溶断させて、その選択を行うようにしてもよい。
【００３２】
また、図１３に示すように、ボトム電極Ｂの電極パッド３４ａを、ソース電極の電極パッド３５、ドレイン電極の電極パッド３６のいずれかにワイヤ３７、３８を用いてワイヤボンディングすることにより、ローサイドスイッチ型あるいはハイサイドスイッチ型の選択を行うようにすることもできる。
また、ＭＯＳトランジスタを用いてボトム電極Ｂの電位を設定するようにしてもよい。例えば、図１１（Ｄ）に示す構成に対し、図１４に示すように、電位選択用のＭＯＳトランジスタ３９〜４２を設け、ＭＯＳトランジスタ３９、４２をオン、ＭＯＳトランジスタ４０、４１をオフさせることにより、ハイサイド側のＬＤＭＯＳのボトム電極Ｂを電源に接続し、ローサイド側のＬＤＭＯＳをＧＮＤに接続することができる。この場合、電位選択用のトランジスタとしてはＭＯＳトランジスタ以外に、バイポーラトランジスタを用いてもよい。なお、図１４では、回路を分かり易くするためにボトム電極Ｂをバックゲートのように示している。
【００３３】
上述した実施形態においては、電力用半導体素子として、図３に示す表面電荷緩和型ＬＤＭＯＳを用いるものを示したが、図９、図１０に示すようなＬＤＭＯＳ、あるいはその他の電力用半導体素子を用いるようにしてもよい。また、ＬＤＭＯＳとしては、Ｎチャネル型に限らずＰチャネル型としてもよい。
なお、図１に示す構成において、Ｐ型基板２０には図１に示すように基板抵抗３３が存在するが、Ｐ型基板２０の不純物濃度を高くする（１×１０¹⁸ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度）ことにより、基板抵抗を低くし、Ｐ型基板２０からＧＮＤに電流を流しやすくすれば、スイッチングノイズの影響をより低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に用いる表面電界緩和型ＬＤＭＯＳの具体的な断面構成を示す図である。
【図２】図１に示すものの平面構成を示す図である。
【図３】本発明の一実施形態に用いる表面電界緩和型ＬＤＭＯＳの概略的断面構成を示す図である。
【図４】図３に示す構成において、逆起電圧印加時の動作を説明するための説明図である。
【図５】図３に示す構成において、逆起電圧印加時の電位状態を説明するための説明図である。
【図６】本発明の一実施形態を示す半導体装置の断面構成図である。
【図７】図６に示すものの製造工程を示す工程図である。
【図８】図７に示す製造工程に続く製造工程を示す工程図である。
【図９】従来のＬＤＭＯＳの断面構成を示す図である。
【図１０】従来の表面電界緩和型ＬＤＭＯＳの断面構成を示す図である。
【図１１】ＬＤＭＯＳを用いて負荷を駆動する回路の構成を示す図である。
【図１２】ＬＤＭＯＳをローサイドスイッチ型、ハイサイドスイッチ型のいずれでも選択使用できるようにした第１の例を示す図である。
【図１３】ＬＤＭＯＳをローサイドスイッチ型、ハイサイドスイッチ型のいずれでも選択使用できるようにした第２の例を示す図である。
【図１４】ＬＤＭＯＳをローサイドスイッチ型、ハイサイドスイッチ型のいずれでも選択使用できるようにした第３の例を示す図である。
【符号の説明】
２…Ｎウェル、３…チャネルＰウェル、４…ソース領域、５…ドレイン領域、
６…ゲート酸化膜、７…ゲート電極、８…チャネル領域、
９…ＬＯＣＯＳ酸化膜、１０…ソース電極、１１…ドレイン電極、
１３…層間絶縁膜、１５…Ｎ型層、１６…Ｐウェル、２１…Ｎ型基板、
２２…Ｐ型基板、２６…ディープＮ⁺拡散層、２９…Ｐウェル、
３０…ベース。

Claims

半導体基板（２０、２１）の一主表面側に絶縁膜（２２、２３）により周囲が囲まれて絶縁分離された複数の素子領域が形成され、いずれかの素子領域に負荷駆動用の半導体素子（１００）が形成されてなる半導体装置であって、
前記半導体素子（１００）は、第１導電型の第１半導体層（２１ａ）に、第２導電型の第１ウェル（１６）が形成されるとともにこの第１ウェル（１６）内に第１導電型の第２ウェル（２）が形成されており、前記第２ウェル（２）内にソース領域（４）、チャネル領域（８）およびドレイン領域（５）が形成され、さらに前記チャネル領域（８）上にゲート電極（７）が形成されて、前記第２ウェル（２）をドリフト領域とする表面電界緩和型のＭＯＳトランジスタであり、
前記半導体素子と前記絶縁膜との間に、前記半導体素子の周囲を囲む電位固定領域（２１ｂ、２６）が形成されていることを特徴とする半導体装置。
前記絶縁膜（２２、２３）は、前記半導体基板の縦方向の絶縁分離を行う第１の絶縁膜（２２）と横方向の絶縁分離を行う第２の絶縁膜（２３）とから構成されており、前記電位固定領域は、前記第１の絶縁膜上に形成された第１導電型の第２半導体層（２１ｂ）と、この第２半導体層と前記半導体基板の一主表面側との間に形成された第１導電型のディープ拡散層（２１ｂ）とから構成されていることを特徴とする請求項１に記載の半導体装置。
前記第１ウェル（１６）と前記半導体基板の一主表面側との間に、前記第１ウェルの電位をソース電位に固定する第２導電型の半導体領域（２９、３０）が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
前記電位固定領域が電源に接続されて、前記ＭＯＳトランジスタがハイサイドスイッチ型で負荷駆動を行うことを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
前記電位固定領域が接地に接続されて、前記ＭＯＳトランジスタがローサイドスイッチ型で負荷駆動を行うことを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
前記電位固定領域に接続された電極パターン（３４）が、電源に接続されるパッド（３６）と接地に接続されるパッド（３５）に電気的に接続されるように形成されており、両パッドと前記電極パターンとのいずれかの電気的な接続が遮断されて、前記ＭＯＳトランジスタが、ローサイドスイッチ型およびハイサイドスイッチ型のいずれか一方で負荷駆動を行うことを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
前記電位固定領域に接続された電極パッド（３４ａ）が、電源に接続されるパッド（３６）と接地に接続されるパッド（３５）のいずれかにワイヤボンディングされて、前記ＭＯＳトランジスタが、ローサイドスイッチ型およびハイサイドスイッチ型のいずれか一方で負荷駆動を行うことを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
前記電位固定領域の電位を電源および接地のいずれか一方に接続するトランジスタ（３９〜４２）が設けられており、前記ＭＯＳトランジスタを、ローサイドスイッチ型およびハイサイドスイッチ型のいずれか一方で負荷駆動するようにしたことを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
半導体基板（２０、２１）の一主表面側に絶縁膜（２２、２３）により周囲が囲まれて絶縁分離された複数の素子領域が形成され、いずれかの素子領域に負荷駆動用の半導体素子（１００）が形成されてなる半導体装置であって、
前記半導体素子（１００）は、半導体層（２）内にソース領域（４）、チャネル領域（８）およびドレイン領域（５）が形成され、さらに前記チャネル領域（８）上にゲート電極（７）が形成されて、前記半導体層をドリフト領域とするＭＯＳトランジスタであり、
前記半導体素子と前記絶縁膜との間に、前記半導体素子の周囲を囲む電位固定領域（２１ｂ、２６）が形成されており、
前記電位固定領域が電源に接続されて、前記ＭＯＳトランジスタがハイサイドスイッチ型で負荷駆動を行うことを特徴とする半導体装置。
半導体基板（２０、２１）の一主表面側に絶縁膜（２２、２３）により周囲が囲まれて絶縁分離された複数の素子領域が形成され、いずれかの素子領域に負荷駆動用の半導体素子（１００）が形成されてなる半導体装置であって、
前記半導体素子（１００）は、半導体層（２）内にソース領域（４）、チャネル領域（８）およびドレイン領域（５）が形成され、さらに前記チャネル領域（８）上にゲート電極（７）が形成されて、前記半導体層をドリフト領域とするＭＯＳトランジスタであり、
前記半導体素子と前記絶縁膜との間に、前記半導体素子の周囲を囲む電位固定領域（２１ｂ、２６）が形成されており、
前記電位固定領域に接続された電極パターン（３４）が、電源に接続されるパッド（３６）と接地に接続されるパッド（３５）に電気的に接続されるように形成されており、両パッドと前記電極パターンとのいずれかの電気的な接続が遮断されて、前記ＭＯＳトランジスタが、ローサイドスイッチ型およびハイサイドスイッチ型のいずれか一方で負荷駆動を行うことを特徴とする半導体装置。
半導体基板（２０、２１）の一主表面側に絶縁膜（２２、２３）により周囲が囲まれて絶縁分離された複数の素子領域が形成され、いずれかの素子領域に負荷駆動用の半導体素子（１００）が形成されてなる半導体装置であって、
前記半導体素子（１００）は、半導体層（２）内にソース領域（４）、チャネル領域（８）およびドレイン領域（５）が形成され、さらに前記チャネル領域（８）上にゲート電極（７）が形成されて、前記半導体層をドリフト領域とするＭＯＳトランジスタであり、
前記半導体素子と前記絶縁膜との間に、前記半導体素子の周囲を囲む電位固定領域（２１ｂ、２６）が形成されており、
前記電位固定領域に接続された電極パッド（３４ａ）が、電源に接続されるパッド（３６）と接地に接続されるパッド（３５）のいずれかにワイヤボンディングされて、前記ＭＯＳトランジスタが、ローサイドスイッチ型およびハイサイドスイッチ型のいずれか一方で負荷駆動を行うことを特徴とする半導体装置。
半導体基板（２０、２１）の一主表面側に絶縁膜（２２、２３）により周囲が囲まれて絶縁分離された複数の素子領域が形成され、いずれかの素子領域に負荷駆動用の半導体素子（１００）が形成されてなる半導体装置であって、
前記半導体素子（１００）は、半導体層（２）内にソース領域（４）、チャネル領域（８）およびドレイン領域（５）が形成され、さらに前記チャネル領域（８）上にゲート電極（７）が形成されて、前記半導体層をドリフト領域とするＭＯＳトランジスタであり、
前記半導体素子と前記絶縁膜との間に、前記半導体素子の周囲を囲む電位固定領域（２１ｂ、２６）が形成されており、
前記電位固定領域の電位を電源および接地のいずれか一方に接続するトランジスタ（３９〜４２）が設けられており、前記ＭＯＳトランジスタを、ローサイドスイッチ型およびハイサイドスイッチ型のいずれか一方で負荷駆動するようにしたことを特徴とする半導体装置。
前記電源に接続されるパッドは、前記ＭＯＳトランジスタのドレインパッドとソースパッドのいずれか一方のパッドであり、前記接地に接続されるパッドは、他方のパッドであることを特徴とする請求項６、７、１０、１１のいずれか１つに記載の半導体装置。
前記絶縁膜（２２、２３）は、前記半導体基板の縦方向の絶縁分離を行う第１の絶縁膜（２２）と横方向の絶縁分離を行う第２の絶縁膜（２３）とから構成されており、前記電位固定領域は、前記第１の絶縁膜上に形成された電位固定層（２１ｂ）と、この電位固定層と前記半導体基板の一主表面側との間に形成されたディープ拡散層（２６）とから構成されていることを特徴とする請求項９乃至１３のいずれか１つに記載の半導体装置。