JP3547446B2 - Tile type structure of field programmable gate array - Google Patents

Description

能の任意の一つを提供する。
図4Aに戻ると、参照用テーブルF,G,HおよびＪの中のメモリビットは通常はチップの回路配置の期間中に例えばシフトレジスタ経由で、代替的にはアドレス手段でロードされる。いくつかの実施例では、メモリビットはチップの動作中にロードし、それによって、動作中のチップを回路再配置する。回路再配置融通性あるメモリ構成はこの発明と同一譲受人に譲渡されたフリーマンほか（Freeman et al）発明の米国特許第5,343,406号「回路配置融通性ある論理アレー用の分散メモリ構造および分散メモリを使用する方法」に記載されており、同時許をここに参照してこの明細書に組み入れる。
関数発生器F,G,HおよびＪはCLB出力線X,Y,ZおよびＶにそれぞれ出力を生ずる。関数発生器F,G,HおよびＪからのこれら出力信号はマルチプレクサC1,C2,C3およびC4をそれぞれ制御し、累積桁上げ出力COUTを生ずる。マルチプレクサC1は桁上げ入力信号を線C1Nに、入力信号を線FBにそれぞれ受け、出力信号を線CFに生ずる。マルチプレクサC2はその信号を線CFに、入力信号を線GBにそれぞれ受け、出力信号を線CGに生ずる。マルチプレクサC3およびC4はマルチプレクサC1およびC2と同様に接続する。マルチプレクサC4はCLB301からの線COUTに出力信号を生ずる。算術機能の詳細な説明については、この出願と同一の譲受人に譲渡されたバーナード イー．ニュウ発明の米国特許第5,349,250号「高速桁上げのためのロジック構造および回路」参照。なお、この特許をここに参照してこの明細書に組み入れる。
各CLB301は関数発生器F,G,HおよびＪのほかに四つの蓄積装置RX,RY,RZおよびRVを含む。これら蓄積装置RX,RY,RZおよびRVの各々は主段および従段つきのフリップフロップと、これら主段および従段からの出力を入力として受ける出力マルチプレクサとを含む。すなわち、デバイスRX,RY,RZおよびRVはフリップフロップまたはラッチを構成するようにマルチプレクサで回路配置できる。
通常は桁上げ信号への周期的な電圧再供給が必要である。この実施例では、この電圧再供給のために、インバータI121およびI122を含む電圧再供給用バッファ桁上げ経路のマルチプレクサ四つごとまたはCLB301一つごとに配置する。もう一つの実施例では、電圧再供給用バッファを桁上げ経路のマルチプレクサ二つごとに設け、CLB一つごとに二つの電圧再供給バッファを設けるようにする。
この実施例においては、CLB301は関数発生器あたり五つの入力線を含む。例えば、関数発生器Ｆを参照すると、CLB入力線F0−F3は関数発生器Ｆに入力信号を供給し、第５のCLB入力線FBはマルチプレクサ制御入力信号を供給する。関数発生器G,HおよびＪも同様に回路配置する。三つの入力線CLK,CEおよびRSTは、クロック信号、クロックイネーブル信号およびリセット信号をレジスタRX,RY,RZおよびRVにそれぞれ供給する。
図4Aに示すとおり、一つの出力信号の四つのグループ、すなわち各々が各関数発生器に関連づけられている四つのグループがCLB301から生ずる。これら三つの出力信号には次のものが含まれる。すなわち；
・関数発生器（CLB出力線X,Y,ZまたはＶに設けた）からの直接のレジスタ格納されてない出力信号。
・CLB入力信号の、すなわち桁上げ連鎖からの信号、または二つの場合は五入力関数（CLB出力線XB,YB,ZBまたはVBに生ずる）を供給するマルチプレクサからの信号をもとにした代替のレジスタ格納されてない出力信号。
・関数発生器または代替的出力信号の信号源の一つ（CLB出力線XQ,YQ,ZQまたはVQに設けた）によりロードできるレジスタ格納ずみの出力信号。
例えばCLB出力線Ｘは関数発生器Ｆからの直接のレジスタ格納なしの出力信号を受ける。CLB出力線XBはCLB入力線FBの信号またはマルチプレクサS1の出力信号（マルチプレクサB1の決めるところにより）、すなわち桁上げ出力信号CFまたはマルチプレクサFGからの五入力関数発生器出力信号（図5Cについて後述の説明参照）から得られる出力信号を受ける。CLB出力線XQはレジスタRXからのレジスタ格納ずみの出力信号、すなわちＤ入力信号をマルチプレクサD1の決めるところにより関数発生器Ｆから直接に（出力線Ｘの信号）または線XBの代替的出力信号から得るレジスタRXからの出力信号を受ける。最後に、出力線ＫはマルチプレクサPGの選択によりハイまたはロウとなる一定値信号を供給する。
図4Aの実施例において、マルチプレクサD1−D4は、関数発生器F,G,HおよびＪ（CLB出力線Ｘ−Ｖ）からの出力信号またはマルチプレクサB1−B4からの出力信号をレジスタRX−RVにそれぞれ供給する。マルチプレクサS1およびS3をマルチプレクサC1およびC3からの桁上げ信号をそれぞれ転送するようにセットすると、マルチプレクサB1−B4はCLB入力線FB−FJの入力信号またはマルチプレクサC1−C4の出力信号のどちらかを選択する。
マルチプレクサC1−C4は算術演算における桁上げ機能に用いられるほかに広範囲のANDおよびOR機能を発揮する。AND機能を発揮するには、線FBに論理「０」を加えて、CLB出力線Ｘ上のＦ関数発生器出力信号と線C1N上の桁上げ入力信号とのAND出力を生ずるようにマルチプレクサC1をプログラムする。一方、OR機能を発揮するには、CLB入力線FBに論理「１」を加えて、CLB出力線XLの出力信号の補数と線C1N上の桁上げ入力信号とのOR出力を生ずるようにマルチプレクサC1をプログラムする。真数表構造によると、OR出力は反転値を真数表にロードすることによって得られる。マルチプレクサC1−C4の機能および論理ブロックとの相互作用については、ここに参照してこの明細書に組み入れる米国出願第08/116,659号〔Ｍ−2565〕により詳細に述べてある。
CLB301の応用例
図5A−5Cは、CLB301（図4Aを参照して上に詳述）を用いて、桁上げ連鎖、縦続接続可能なデコーダ回路２、および二つの五入力関数発生器をそれぞれ形成する応用例を示す。これらの図において、太線はCLB301の線のうち特定の選ばれた機能のために用いられたものを表わし、細い点線はその特定機能のために用いられていないものを表わす。
図5Aにおいて、CLB301は一つの数A3A2A1A0およびB3B2B1B0の半値和H3H2H1H0（ここでH3,H2,H1およびH0は４ビット半値和の４つのビットである）および桁上げビットC3C2C1C0である。もう一つのCLB（図示してない）、すなわち図に示したタイルの右または左に配置するのが好ましいCLBは加算の完結のために用いる。オペランドA3およびB3をCLB入力線J0−J3の任意の二つに加える。オペランドA2およびB2はCLB入力線H0−H3の任意の二つに加える。A1およびA2はCLB入力線G0−G3の任意の二つに加える。A0およびB0はCLB入力線F0−F3の任意の二つに加える。使われていない線はハイまたはロウに維持する。関数発生器F,G,HおよびＪの各々をXOR機能（入力信号の半値和）の真値テーブルでロードする。真数表に使ってない入力線に加えられた値を計算に入れる。関数発生器Ｆに加えられたものよりも低次のビットがある場合は、それらビットの桁上げ出力は桁上げ入力線C1Nを生ずる。マルチプレクサC1,C2,C3およびC4は関数発生器F,G,HおよびＪの出力信号でそれぞれ制御される。より詳細に述べると、関数発生器出力信号が論理１である（信号ＡおよびＢは等しくない）場合は、桁上げ入力値はそのビットの桁上げ出力に送られ、関数発生器出力が論理０である（信号ＡおよびＢが互いに等しい）場合は、信号Ａまたは信号Ｂの値はそのビットの桁上げ出力に送られる。マルチプレクサB1−B4、S1およびS3は各ビットの桁上げ出力をそのビットの「Ｂ」CLB出力線（すなわち、C1B出力線XB,YB,ZBおよびVB）に送出する。各ビットについての関数発生器出力信号（CLB出力線X,Y,ZおよびＶに生じている）はそのビットについての半値和として供給される。
図5Bに示したもう一つの用途においては、CLB301は縦続接続可能なデコーダとして動作するように回路配置してある。信号A0−A15の表わす16ビットアドレスをCLB入力線F0−F3、G0−G3、およびJ0−J3に加える。CLB入力線FB,GB,HBおよびJBは接地してある。各関数発生器F,G,HおよびＪの各々の16ビットは所定アドレスの一部を反映するのに一つの論理「１」を含む。論理１信号を桁上げ入力線C1Nに加える。四つの関数発生器F,G,HおよびＪ全部が論理１をそれぞれ出力する（すなわちアドレス「一致」を表わす）場合は、マルチプレクサC1−C4全部が論理１を送出して桁上げ出力線COUTに論理１信号を生ずる。
図5Cに示したもう一つの用途では、CLB301は五つの入力信号の各々の二つの関数を生ずる。関数発生器ＦおよびＧは五つの入力信号の第１の関数をCLB出力線XBに生じ、関数発生器ＨおよびＪは五つの入力信号の第２の関数をCLB出力線2Bに生ずる。この第１の関数については、四つの入力信号A0−A3が両方の関数発生器ＦおよびＧへのCLB入力線に供給され、第５の入力信号A4がFBに供給される。入力信号A4によってマルチプレクサFGは関数発生器Ｆまたは関数発生器Ｇの出力信号を選択する。この実施例において、マルチプレクサS1はマルチプレクサFGの出力信号を選択するようにメモリセルでプログラムされ、マルチプレクサB1はマルチプレクサS1の出力信号を選択するようにメモリセルでプログラムされる。このようにして、関数発生器ＦおよびＧから五入力関数発生器出力信号がCLB出力線XBに生ずる。同様にして、関数発生器ＨおよびＪへの五つの入力信号B0−B5の関数がCLC出力線に生ずる。
二つの関連関数発生器ＦおよびＧへの適切な真数表のローディングが五つの入力信号の所望の関数を生ずる。より詳細に述べると、一つの実施例においては、関数発生器ＦおよびＧに32ビット参照用テーブル（すなわち二つの16ビット参照用テーブル）を格納する。このようにして、多数の関数が互いに異なる値を関数発生器真数表形成用のメモリセルと制御マルチプレクサFGおよびHJとにロードすることによって代替的に生ずる。
三状態バッファ302
図4Bは三状態バッファB4−B7を含む三状態バッファブロック302（図3A）の概略図を示す。線の名称は図3Aに用いたものと同一である。ANDゲートA4−A7からの出力信号が三状態バッファB4−B7をそれぞれ制御する。例えばANDゲートA5が論理０出力信号を生ずると、バッファB5がイネーブルされ、線TQ5にバッファ経由の出力信号、すなわち線Q5への対応入力信号と合致する信号を生ずる。一方、ANDゲートA5に論理１出力信号を生ずると、バッファ５がディスエーブルされ、出力端子に高インピーダンスを生ずる。ANDゲートA4−A7からの出力信号はORゲートOR1からの出力信号で大域的に決まるか、メモリセルMM4−MM7によって個別的にそれぞれ決まる。メモリセルMM4,MM7が論理０を蓄積している場合は、ANDゲートA4−A7の出力信号もORゲートOR1からの信号と関係なく論理０になる。ORゲートOR1は、ENLL信号がロウの場合、または線TSの信号がハイの場合は、ハイの出力を生ずる。図3Aに戻ると、三状態線TSの信号はタイル相互接続配線用線M16−M23の任意のものからプログラム可能な形で選ばれる。
ENLL信号はすべてのタイル101のすべてのバッファ302に供給される大域信号である。このENLL信号は、コンテンション、すなわち入力信号を同一の長尺線に接続するための種々のTS線が回路配置中に予測不可能な形で切り換わる際に生ずるコンテンションの防止のために、回路配置中および回路配置のあと他の信号がイネーブルされる際にはロウに保たれる。
バッファB4−B7を動作中に長尺線への信号の供給用に電圧再供給バッファ（常にイネーブルされている）として用いる場合は、メモリセルMM4−MM7には回路配置の期間中ロウの値をロードしておく。すなわち、回路配置の期間中はANDゲートA4−A7でバッファB4−B7をイネーブルすることになる。しかし、信号TQ4−TQ7を長尺線に送り込む入力信号Q4−Q7は回路配置期間中は図4Cを参照して次に述べるとおり共通の信号を担っているので、コンテンションは生じない。
出力イネーブルブロック309
出力イネーブルブロック309内のバッファは、これらバッファにより駆動される線コンテンションを生じないように、デバイスの回路配置中にディスエーブルされる。図4Cはブロック309の構造を示す。出力イネーブルブロック309の各バッファは２入力ANDゲートを含む。各ANDの一つの入力は大域イネーブル信号ENOUTで駆動される。もう一つの入力には線Q0′−Q7′が備えてあり、この線にCLB301（図3A）からの出力信号が供給される。回路配置中はこれらの線Q0−Q7に予想外の線が接続され得る。したがって、コンテンション防止のために、ENOUT信号を回路配置中ロウに保って、線Q0−Q7への出力信号全部がロウになりそれ以外の線の予想外の接続がコンテンションを生じないようにする。
隣接入力マトリックス303
図3Aを参照すると、この発生の実施例における隣接CLB301への接続は直接接続によるものはなくすべてPIP経由である。例えば、入力信号は入力相互接続配線構造303からCLB301に選択的に供給される。各入力線QS0−QS3は一つの関数発生器のCLB入力線の一つに接続可能である。この実施例において、線QS0は関数発生器ＦのCLB入力線F1に接続可能であり、線QS1は関数発生器ＧのCLB入力線G1に接続可能であり、線QS2は関数発生器ＨのCLB入力線H1に接続可能であり、線QS3は関数発生器ＪのCLB入力線J1に接続可能である。各関数発生器F,G,HおよびＪは入力信号に基づき任意の関数を生ずるように回路配置可能であるので、一つの関数発生器の任意の入力端子とその関数発生器の適宜ロードした参照用テーブルとに特定の信号を供給できる。したがって、どの入力信号がどの関数発生器入力端子に供給可能であるかは重要でない。
入力線QW0への信号はCLB入力線F0およびFBの両方を駆動する。同様に、入力線QW1への信号はCLB入力線G0およびGBを駆動し、入力線QW2への信号はCLB入力線H0およびHBを駆動し、入力線QW3への信号はCLB入力線J0およびJBを駆動する。入力線QE0,QE1,QE2およびQE3への各信号も二つのCLB入力線を駆動する。より詳細に述べると、入力線QE0への信号はCLB入力線F1およびFBを駆動し、入力線QE1への信号は線G1およびGBを駆動し、入力線QE1への信号は線H1およびHBを駆動し、入力線QE3への信号は線J1およびJBを駆動する。
入力線QN0−QN3およびQS0−QS3の各１への信号はCLB入力線一つだけを駆動する。詳細に述べると、入力線QN0への信号はCLB入力線F0を駆動し、入力線QN1への信号はCLB入力線G0を駆動し、線QN2への信号はCLB入力線H0を駆動し、入力線QN3への信号はCLB入力線J0を駆動する。入力線QS0への信号はCLB入力線F1を駆動し、入力線QS1への信号はCLB入力線G1を駆動し、線QS3への信号はCLB入力線J1を駆動する。この実施例は、各入力線QE0−QE3およびQW0−QW3の各々がプログラム可能な形で二つのCLB入力線に接続されているので、多数の信号の水平方向の流れにとくに望ましい。この発明の他の実施例は異なる数および位置のプログラム可能な接続を備え、異なる信号の流れに最適化されている。
出力マトリックス304
CLB301はCLB出力線X,XQ,XB,Y,YQ,YB,Z,ZQ,ZB,V,VQおよびVBに出力信号を生ずる。また、CLB301は、桁上げ出力線COUTに信号を生ずるか、桁上げ入力線CINへの信号を上側タイル内の次のCLBに転送するかを決める。CLB出力線X,XQ,XB,Y,YQ,YB,Z,ZQ,ZB,V,VQ,VBおよびＫ上のPIPはCLB相互接続配線構造304を通じて出力線Q0−Q7の任意の数を駆動するように選択的にプログラムされている。CLB相互接続配線構造304は全面的なPIP分布を備えている（すなわち、CLB301の13の出力信号のうち桁上げ出力線COUTへの信号を除く任意のものが出力線Q0−Q7の任意のものを駆動できる）。相互接続配線構造304が上記以外の線の駆動用の出力信号にもバッファをかけていることに注目されたい。相互接続配線構造304の全体のPIP形成には108個（13×８）のPIPを要する。これと対照的に、構造303,305,306および307は、まばらにPIPを設けても全部で200個のPIPを用いる。タイル相互接続配線用線M0−M23からの特定の入力信号へのアクセスへのCLB301の融通性は次の点によって確保される。すなわち：
・任意のCLB出力信号がタイル相互接続配線用線M0−M23の任意のものに供給されるようにCLB出力相互接続配線構造304に全面的にPIPを分布させる。
・各線M0−M23が各近接経路指示マトリックス201内の少なくとも一つの線M0−M23に接続されるように、プログラム可能な経路指示マトリックス201にPIPを分布させてある。
・一つのCLBの各出力線を各近接CLBの少なくとも一つの入力線に接続できるようにCLBマトリックス202にPIPを分布させてある。
・関数発生器F,G,HおよびＪを参照用テーブルとして形成し、各参照用テーブルへの全入力信号を相互交換可能にしている。
・さらに、五入力関数を除き、関数発生器F,G,HおよびＪを相互交換可能にしている。
このように、この発明によると、上述のPIPまばら分布構造303,305,306および307がチップ表面積を著しく削減し融通性を最大にする。
出力線Q0−Q3への信号は隣接タイル内のCLBの入力線を駆動する。例えば、図2Aの二つのコアタイル101を図2Bに示すように横に並べて配置することにより、コアタイル101bの左側辺縁での出力線Q0はタイル101aの右側辺縁の入力線QE0に接続される。他の線もこれに対応して接続される。したがって、図2A,2Bおよび３と組み合わせて参照すると、CLBマトリックス202c（図2B参照）内のCLB301のCLB出力線Ｘ（図3A）は、出力線、すなわちコアタイル101c内のCLBマトリックスすなわちコアタイル101d内のCLBマトリックス202dの入力線QW0dに接続されたマトリックス202cから東に（他の方向にも）延びる出力線Q0cにプログラム可能な形で接続されている。PIPが（上述のとおり）入力線QW0をCLB301のCLB入力線F0およびFBに接続するように備えられている。このようにして、CLBマトリックス202c内のCLB301の出力線からCLBマトリックス202d内のCLB301の入力線に至る経路を、一つの実施例では二つのトランジスタから成る二つのPIPを用いるだけで形成している。
図3Bに示したもう一つの実施例におけるCLB出力相互接続配線構造304内のPIPでは、CLB出力線への信号は二つのトランジスタを通過する必要がある（信号Ｋ、すなわち一定電圧または接地信号は四つのトランジスタを通過することに注目されたい）。図3BはCLB301の12個のCLB出力線（X,XQ,XB,Y,YQ,YB,Z,ZQ,ZB,V,VQ,VB）と一つの電源／接地出力信号線Ｋとを出力線Q0に接続するPIPすべてを実動化するマルチプレクサ構造400を示す。マルチプレクサ構造400はメモリセル、すなわち12個のトランジスタから成る第１のトランジスタバンク351を制御して、そのバンクからどのトランジスタも選択されなかった場合に信号Ｋを選択するメモリセル31,32および33を含む。メモリセル31,32および33の一つに格納された論理１はバンク351内の三つの信号グループの各々から一つの信号を選択する。メモリセル31,32および33のすべてが論理０を格納している場合は、信号Ｋがノード30に生ずる。第２段では、メモリセル34および35がANDゲート、AND1−AND4を制御して、出力線VQ,ZQ,YQおよびXQの一つから出力信号を選択しその選択した信号を出力線Q0に供給するようにする。メモリセル31,32および33が論理０を格納していて信号Ｋを選択する場合は、メモリセル34および35は信号をノード30に供給するようにプログラムしなければならない。すなわち、よい長い経路を辿る一定値Ｋ以外の全信号に対して各経路にトランジスタ二つだけが必要となるので、13個のPIPを５個のメモリおよび16個のトランジスタだけで実動化する。線Ｋへの信号は切換信号ではないので信号経路を長くしても悪影響を受けない。マルチプレクサ構造、すなわちCLB301の13個の出力信号の一つを選択して所定の出力線を駆動するマルチプレクサ構造400が出力線Q0−Q7の各々に設けてある。これら13個の出力信号のいずれにも出力線Q0−Q7の駆動は不可能であるが、マルチプレクサ構造400は13個の出力信号のうち二つ以上を選択できない。このようにして、出力線Q0−Q7でのコンテンションを回避している。マルチプレクサ構造400のもう一つの実施例では、各々が一つのトランジスタを制御する13個のメモリセルが備えてある。このようにして各経路の所要トランジスタは１個だけとし、信号速度を高めている。しかし、この実施例はシリコン表面積を増加させることに注目されたい。
帰還相互接続配線構造305
図3Aに戻ると、帰還相互接続構造305は出力線Q0−Q3を回路配置融通性ある論理ブロックマトリックス202内のCLB入力線F2,G2,H2およびJ2に選択的に接続する。この実施例においてはCLB301からの出力信号はCLB301内の関数発生器F,G,HおよびＪの選択されたCLB入力線に帰還できる。帰還相互接続配線構造305はカウンタ（それ自身の信号を帰還する）またはシフトレジスタ（隣接回路の信号を要する）を支援するPIPパターンを備える。上記PIPパターンは、CLB入力信号線F2,G2,H2およびJ2への信号と、CLB入力信号線F0,G0,H0,J0,F1,G1,H1およびJ1への信号、すなわち入力線QW0およびQN3などCLBマトリックス202への他の入力線にも供給される信号との間のコンテンションを防止する。この発明の他の実施例は帰還相互接続配線構造305にPIPの異なる組合せを備える。
通常の入力マトリックス306
通常の入力マトリックス306はタイル相互接続配線用線M0−M23に入力信号を受け、またこれら入力信号をCLB入力線F0−F3,FB,G0−G3,GB、H0−H3,HB,JO−J3およびJBに供給するPIPを備える。PIPパターンにより、この通常の入力相互接続配線構造306内の任意のタイル相互接続配線用線M0−M23への信号が各関数発生器F,G,HおよびＪの一つの入力線を駆動できるようにする。関数発生器入力信号は相互に交換可能であるので（参照用テーブル入力は相互に交換可能）、タイル相互接続配線用線M0−M23は関数発生器の二つ以上の入力線に結合する必要はない。この通常の入力相互接続配線構造306の実施例においては、各CLB入力線FB,GB,HBおよびJBが六つのタイル相互接続配線用線M0−M23の一つにある信号で駆動されるようにPIPが備えられている。
この実施例におけるもう一つの基準として、CLB入力線のいずれも９個以上のPIPを備えていない。すなわち、図3Cを参照すると、マルチプレクサ構造401は３個のメモリセル36,37および38のみを用いていて、第１のトランジスタバンク361制御用に可能性ある八つの信号の一つを選択する。より詳細に述べると、メモリセル38は入力線QW0とQN0,M15とM14,M9とM8,M7とM6への対信号の各々の一つを選択する。メモリセル36および37はANDゲートAND5−AND8の入力端子への信号を生じ、これら信号によりCLB入力線F0への単一の信号の選択のための第二のトランジスタバンク362を制御する。
この発明のこの実施例において、PIPのパターンは五つの入力の関数をもたらす（図5Cに関連して上述）。例えば、タイル相互接続配線用線M18またはM19への信号は入力線FBを駆動し、タイル相互接続配線用線M14またはM15への信号は線F0およびG0を駆動し、タイル相互接続配線用線M12またはM13への信号は線F1およびG1を駆動し、タイル相互接続配線用線M16またはM17への信号は入力線F2およびG2を駆動し、タイル相互接続配線用線M20またはM21は入力線F3およびG3を駆動する。この回路配置において、五入力関数は備えずみのPIPパターンにより容易に実動化できる。
図3Aおよび図６を参照してこの発明をさらに述べると、PIPにより、長尺水平線LH0−LH7および長尺垂直線LV0−LV7、ならびに大域（水平および垂直）線GH0,GH1,GV0,GV1からレジスタRV,RZ,RYおよびRXへの接続が関数発生器J,H,GおよびＦを経由することなく可能になる。より詳細に述べると、長尺水平線LH0−LH7および長尺垂直線LV0−LV7ならびに大域水平線GH0,GH1および大域垂直線GV0,GV1をタイル相互接続配線用線M0−M23（図６）に選択的に結合する。これらタイル相互接続配線用線は、CLB入力線FB,GB,HBおよびJBに結合した場合は、関数発生器F,G,HおよびＪをそれそれバイパスし、信号（中間マルチプレクサ経由で）レジスタRX,RY,RZ,RVにそれぞれ供給する。大域線GH0,GH1,GV0およびGV1もレジスタ制御用相互接続配線構造307経由でレジスタRX,RY,RZおよびRVに選択的に結合されている。タイル相互接続配線用線M0−M23すべてを一つのCLB入力線FB,GB,HBまたはJBに接続するとともに各長尺線から一つのタイル相互接続配線用線M0−M23（図６に関連して後述）への接続を設けることによって、これら長尺線および大域線への信号が所要のレジスタを駆動することを確実にする。この発明においては、このPIPパターンにより、長尺線および大域線すべてへの信号が通常の入力相互接続配線構造306経由で関数発生器F,G,HおよびＪへの入力線を駆動することが可能になる。
出力相互接続配線マトリックス308
この実施例において、出力線Q4−Q7はプログラム可能な相互接続配線マトリックス201（図2A）への出力信号をタイル相互接続配線用線M0−M11または線TQ4−TQ7経由で供給する。出力線Q0−Q3はタイル相互接続配線用線M12−M13の選ばれた一つに出力信号を供給する。図3Aに示した実施例においては、出力相互接続配線接続308は各出力線Q0−Q7への信号がタイル相互接続配線用線M0−M23三つ以下を駆動することを可能にする。CLB相互接続配線構造304の全面的PHP分布がCLB301の任意の出力線をタイル相互接続配線用線M0−M23の任意のものに接続することを可能にする。通常の入力相互接続配線構造306は出力線Q0−Q3への選ばれた帰還信号をCLB301に供給する。
レジスタ制御用相互接続配線構造307
クロック線CLK、クロックイネーブル線、リセット線および三状態線TSを、選ばれたタイル相互接続配線用線M0−M23への供給信号（プログラム可能な経路指示マトリックス201からの）により駆動できる。また、低スキュー制御のためにクロック線CLKを大域水平線GH0およびGH1への信号または大域垂直線GV0およびGV1からの信号により直接に制御する。
コンテンションなし
この発明によると、所定のCLB入力線上の一つのPIPがオンにプログラムされた場合、そのCLB入力線上の他のPIPはオンになってはならない。例えば、入力線QW0とCLB入力線F0との交点のPIPをオンにプログラムすると（すなわち、入力線QW0への信号がCLB入力線F0を駆動する）、タイル相互接続配線用線M6,M7,M8,M9,M14,M16および入力線QN0上のPIPはオフの状態に留まり、CLB入力線F0上のコンテンションなしを確実にする。通常は、コンテンションの防止は、一つの入力線上のどのPIPをオンにするかを選ぶ簡便なデコード方法の利用、または一つの入力線上で二つ以上のPIPがオンになるのを避けるためのメモリセルプログラム用ソフトウエア内のルールの利用によって達成される。他の実施例では、代替的な入力選択手段が可能である。例えば、一つの実施例では、各PIPをオンにするか否かを特定するように一つのメモリセルをロードする。
プログラム可能な経路指示マトリックス
図６は図2Aのプログラム可能な経路指示マトリックス201を示す。図６ではCLBマトリックス202内のすべてをPIPを一つの線への信号の流れを表わす三角形で示してあるが、プログラム可能な経路指示マトリックス201内の大部分のPIPは両方の線への信号の流れを表わす白ヌキの円で示してある。例外は、線TQ4乃至TQ7（図3Aの三状態バッファブロック302からの出力線）を長尺水平線LH0−LH7および長尺垂直線LV0−LV7に接続するPIP、および大域信号線GH0,GH1,GV0,GV1からの信号をタイル相互接続配線用線M0乃至M3に送るPIPである。
プログラム可能な経路指示マトリックス201には、大域線、長尺線、２倍長線および１倍長線が延びている。これら線の各々が、選ばれたタイル相互接続配線用線M0−M23に接続される。プログラム可能な経路指示マトリックス201は、近接タイル内のプログラム可能な経路指示マトリックスへの接続を、四つの方位方向に延びる１倍長線、すなわち１倍長北線N1−N11、１倍長東線E1−E11、１倍長南線S1−S11および１倍長西線W1−W11経由で形成する。タイル１枚隔ったプログラム可能な経路指示マトリックスへの接続は、２倍長北線DN0およびDN6、２倍長東線DE0およびDE6、２倍長南線および２倍長西線DW0およびDW6（図2A参照）で形成する。タイルを横切って延びる長尺垂直線LV0−LV7および長尺水平線LH0−LH7の各々はタイル相互接続配線用線M0−M23の一つに接続可能である。
図６に示したPIPの特定のパターンはまばらであるが信号転送性には優れている。より詳細に述べると、プログラム可能な経路指示マトリックス201はこの実施例では124個のPIPを含むに留まり、図６中の線全部の各々をもう一つの線に接続した場合に生ずる約4200個のPIPに比べてまばらである。しかし、このPIPパターンは、十分な中間PIPを用いれば任意の線を他の任意の線に接続できることを確実にする。例えば、図６に示すとおり、西線W1は東線E1に二つのPIP、すなわちタイル相互接続配線用線M1をこれら二つの線に接続する二つのPIPをオンにすることによって接続可能である。これと対照的に、西線W1と東線E2との間の接続には８個のPIPと９個の線とを要する。すなわち、西線W1をタイル相互接続配線用線M1、東線E1、タイル相互接続配線用線M20、西線W9、タイル相互接続配線用線M9、北線N9、タイル相互接続配線用線M21、および東線E2を通じて接続することを要する。この長さの経路は通常は望ましくないが、遅延が問題でない用途もある。それらの用途では、そのような経路を利用できることが設計の完成を可能にする。PIP二つだけの単純な経路が、線N1,S1,E1およびW1をタイル相互接続配線用線M1へ、線N2,S2,E2およびW2をタイル相互接続配線用線M2ほかへ相互接続配線用線M5経由でそれぞれ接続するのに利用できる。タイル相互接続配線用線M6は２倍長線DN6,DS6,DE6およびDW6に接続される。タイル相互接続配線用線M7乃至M11は北、南、東および西に延びる対応番号の１倍長線に接続される。
タイル相互接続配線用線M12−M13は動作速度の低下を最小に留めて信号転送融通性を高める交叉接続パターンを実動化し、まばらなPIP分布が貴重なチップ表面積節約を達成する。例えば、タイル相互接続配線用線M12は２倍長北線DN0、南線S3、東線E5、西線W1に接続され、タイル相互接続配線用線M15は北線N3、東線E8、２倍長南線DS6、および西線W4に接続される。このようにして、この発明はPIPの数を最小にする所定パターンを提供し、任意の線を他の任意の線に接続することを可能にする。すなわち、この発明はシリコン表面積を最小化したまま経路を常に提供することを確実にする。
経路指示マトリックスモデル
タイル相互接続配線用線M0−M23の各々は五つまたは六つの他の線に接続可能である。すなわち、図7Aに示すとおり、タイル相互接続配線用線M0−M23の各々は五つまたは六つの尖端のある星印で表わしてある。このモデルにおいて、８個のタイル相互接続配線用線M0乃至M7は、北線N0−N3、東線E0−E3、南線S0−S3および西線W0−W3の選ばれた一つにプログラム可能な形で接続される。タイル相互接続配線用線M0乃至M3は同じ数字サフィックスの北、南、東および西線に接続可能である。タイル相互接続配線用線M4乃至M7は北、南、東、西線のスタガーした一つに接続可能である。このようにして、タイル相互接続配線用線M0−M3は同サフィックスの北、東、南および西線の相互接続手段を提供し、相互接続配線用線M4−M7は四方位方向からの線の交叉接続の機会を提供する。また、タイル相互接続配線用線M0−M7は、プログラム可能な経路指示マトリックス201を回路配置融通性ある論理ブロックマトリックス202（図3A）に接続する手段を提供する。
経路指示マトリックスおよび論理ブロックの接続可能性モデル
図7Bはこの発明の「星状構成」を示す。星状構成では、各CLBは特定の星状部（すなわち、プログラム可能な経路指示マトリックス）、すなわち他の星状部201およびそれを経由してさらに他のCLB301に延びる線が放射状に出ている星状部201と関連づけてある。図7Bでは２倍長線および１倍長線が示してある。他の実施例では、これ以外の長さが線の星状構成に用いてある。このように、この発明の星状構成は関連のCLBと本装置の他の部分との良好な接続可能性を確実にする。
大域相互接続配線構造
図８はチップ100（図１）の角部近傍に配置された大域信号パッドP113,P114,P115およびP116からチップ100の四つの辺の近傍に通常配置される大域信号線GTL,GTR,GBRおよびCBLにそれぞれ至る固定接続を示す。各大域信号線はコアタイル101の各行または列経由で垂直または水平に延びる複数の線にプログラム可能な形で接続される。例えば、左上の大域信号線GTLは大域垂直線GV1−ａ乃至GV1−ｎにPIP PV1−ａ乃至PV1−ｎをそれぞれ経由して、すなわちコアタイル101の各列あたり一つのPIPを割り当てて接続できる。右上の大域信号線GTRはPIP PH0−ａ乃至PH0−ｎをそれぞれ経由して、すなわちコアタイル101の各列あたり一つのPIPを割り当てて、大域水平線GH0−ａに接続できる。右下の大域信号線GBRはGV0−ｎ経由で大域垂直線GV0−ａ乃至GV0−ｎに接続できる。最後に、左下の大域信号線GBLは大域水平線GH1−ａ乃至GH1−ｎに接続可能である。GVまたはGHで始まる参照符号を付けた大域垂直線および大域水平線は、図2A,3および７に関連して述べたとおり、大域接続線の通り抜けるコアタイル101内のプログラム可能な経路指示マトリックス201およびCLBマトリックス202に接続可能である。
図８にも示すとおり、チップ100（図１）の辺縁タイル経由で延びる長尺線LV0L,LV7L,LH0T,LH7T,LV0R,LV7R,LH0BおよびLH7B（図８には簡略化のために示してないが図10A乃至10Dには示してある）も上記大域線に接続可能である。より詳しく述べると、右下の大域信号線GBRはPIP PGBR0およびPGBR7経由で下側水平長尺線LH0BおよびLHTBへの信号で駆動できる。左下の大域信号線GBLはPIP PGBL0およびPGBL7経由で左下バッファBBL経由の左垂直長尺線LV0LおよびLV7Lへの信号で駆動できる。チップの上辺および右辺には等価の接続が設けてある。左、上、右および下側長尺線はPIP PBR7などのPIP経由で互いに接続可能である。長尺線LV0L,LV7Lなどはチップ周辺の任意のパッドからの信号で駆動されるので（図10A−10Dに関連して後に述べる辺縁タイル103−106経由で）、どのパッドも大域信号を供給できる。さらにコアタイルのいずれも、辺縁タイル103−106経由で大域信号を供給できる。
選択自由の長尺線分割器
図１乃至９は部分的に線経由で配置可能な長尺線分割器を含むこの発明の一実施例を示す。各々が上側辺縁タイル104、六つのコアタイル101、および下側辺縁タイル106から成るタイル列二つを図９に示す。長尺垂直線LV0−LV7がコアタイル101全部を横断し、二つの列の各々において辺縁タイル104および106で終端する。長尺垂直線LV0−LV7は辺縁タイル104および106内のタイル相互接続配線用線M0−M15および線TQ0−TQ3の選ばれた一つに図10A−10Dに関連して従来のとおり接続可能である。さらに、図2Aおよび図６について上に述べたとおり、長尺線LV0−LV7はプログラム可能な経路指示マトリックス201内の選択された線に接続可能である。簡略化のために、水平長尺線LV0−LV7は図９には示してないが図2Aおよび図６には示してある。
図９に示した実施例において、三つの上側コアタイル101内の垂直長尺線LV0−LV7は長尺線分割器LLSにより三つの下側コアタイル101内の部分から分離されている。部分拡大図は、一つの実施例における長尺線分割器LLSが制御ゲートCGへのロウ電圧によりオフになるｎ型トランジスタを含み、これによって垂直長尺線を上側および下側セグメントに分割していることを示している。長尺線分割器LLSは大型チップの実施例において、上側および下側長尺線をチップ上の位置によって互いに別々に駆動できるようにするために通常用いる。図１に示すとおり、水平長尺線LV0−LV7もチップ100の中心で長尺線分割器LLSにより分割されている。他の実施例においては、長尺線の分割器LLSおよびLLSAなどのいくつかの長尺線分割器と同じ長尺線沿いに設けるか、長尺線分割器LLSBを一つの辺縁タイル内の長尺線の一端と隣接辺縁タイル内の長尺線の一端との間に設け、これら長尺線をプログラム可能な形で互いに接続する。
図2Aの実施例用の辺縁タイル
図10A−10Dは図2Aに示した辺縁タイルをより詳細に示す。より詳細に述べると、図10A−10Dは左側辺縁タイル103、上側辺縁タイル104、右側辺縁タイル105、および下側辺縁タイル106をそれぞれ示す。これらの実施例における各辺縁タイルはパッドPV、PZ、PY、およびPXの少なくとも一つに通常接続されるが、必ず接続される訳ではない。図１を参照して下により詳細に述べる他の実施例では、どのパッドにも接続されていない辺縁タイルが少なくとも一つある。
図10Aにおいて、四つのパッドPV、PZ、PY、およびPXが入力／出力（I/O）デバイスIOBV、IOBZ、IOBY、およびIOBXをそれぞれ経て辺縁タイル103に接続されている。I/OデバイスIOBV、IOBZ、IOBY、およびIOBXの各々は三つの線により辺縁タイル103に接続される。例えば、I/OデバイスIOBVはI/O入力線IV、I/O出力線OV、および三状態線TSVにより辺縁タイル106に接続される。出力線OVによりパッドP42に供給される出力信号はI/O三状態線TSVにより制御されることに注目されたい。同様の線がI/OデバイスIOBZ、IOBY、およびIOBXにも備えられている。
PIP全分布のI/O入力相互接続配線構造1001によって、I/O入力線IV、IZ、IY、およびIXへのI/O入力線への信号で辺縁タイル入力線QIN0−QIN3を駆動できる。隣接の出力相互接続配線構造1004によって、コアタイル101から出力線QE0−QE3への信号のパッドPV、PZ、PY、およびPXへの供給が可能になる。I/O出力相互接続配線構造1002によって、隣接コアタイルからの信号（辺縁タイル103では北線N0−N7、南線S0−S7、ならびに東線E1−E5およびE7−E11から供給）、並びに長尺線LH0−LH7およびLV0−LV7および２倍長線DH0、DH6への信号のパッドへの供給が可能になる。I/O出力相互接続配線構造1002はほぼ完全なPIP分布を備えており、チップ内部の他の点から左側辺縁タイル103に入来する信号を、チップの他の部分から左側辺縁タイル103に至る線と辺縁タイル相互接続配線用線M0−M15の一組との間のまばらな通常の相互接続配線構造1006にも拘わらず、パッドPV、PX、PY、およびPZの任意のものに導く。
中間相互接続配線構造1003はタイル相互接続配線用線M0−M15M0−M15の一つからくる信号を辺縁タイル入力線QIN0−QIN3の一つに導き、対応の出力線Q0乃至Q3にバッファ経由で導き、三状態バッファブロック302経由で対応線TQ0−TQ3に供給する。次に、信号を水平長尺線LH0−LH7および垂直長尺線LV0−LV7に供給することができる。このように辺縁タイル入力線QIN0−QIN3への信号は出力線Q0−Q3を直後に、線TQ0−TQ3を三状態バッファブロック302経由で駆動する。
帰還相互接続配線構造1005は出力線Q0−Q3への信号がタイル相互接続配線用線、すなわち北線N0−N7、南線S0−S7、東線E1−E11、２倍長線DE0、DE6、DH0およびDH6に選択的に接続されるとともに長尺線LV0−LV7に接続された相互接続配線用線M0−M15を駆動するようにする。このようにして、辺縁タイル103は、チップ100および隣接コアタイル101チップへの外部接続を有するパッドへの接続、および隣接辺縁タイル（または下に詳述する隣接角部タイル）への接続を可能にする。パッドPV、PZ、PY、およびPXは図１に示すパッドP42、41、40および39をそれぞれ示す。
図10B、10C、および10Dは辺縁タイル104、105、および106をそれぞれ示す。これらタイルは向きを除いて同一構造であり図10Aに示したものと同一の参照数字を付けてあるので、図10B、10C、および10Dに示したインタフェース構造の詳細はここには記載しない。
オプションのパッド用のI/Oインタフェース
図10Cは接続ずみおよび未接続のパッドの組合せを示し、それによってマスクレベルで実現可能な融通性を図解する。
この実施例において、一つの未接続のパッドPZおよび接続ずみのパッドPV、PY、PXは、図１においてP6、P7およびP8（辺縁タイル105に接続されているの）で表した回路配置を実働化する。図１に示すとおり、各辺縁タイルんは所定数のパッドが接続されている。例えば、パッドP17は辺縁タイル106に接続された唯一のパッドである。したがって、図10Dに示すとおり、パッドPV、PZ、PY、およびPXのうちの一つだけ（この実施例ではパッドPV）が辺縁タイル106に接続されている。
図10Cに戻ると、パッドPZおよびそれの入力／出力バッファ構造IOBZは除去され、チップ上のパッドの合計数の削減によってチップ全体を小さくしている。入力線IZおよび出力線OZは、実施例によっては外部タイル105の外側になる領域で短絡させてある。このようにして、全タイル105を、パッドPV、PZ、PY、およびPXの数に関わりなく、同様にレイアウトする。図１に戻ると、パッドP6、P7およびP8は一つの辺縁タイル105に接続してある。図10Dにおいては、パッドPYおよび関連の構造IOBYおよびESDYは備えられていない。すなわち、図10Dの実施例は図１のパッドP26乃至P28を表している。この発明の他の実施例では、他のパッドは四つのパッド全部に除去がおよぶまで除去される。例えば、図１はパッドの接続を全く受けないいくつかの辺縁タイルを含んでいる（辺縁タイル103のうちの二つ、辺縁タイル104のうちの一つ、および辺縁タイル105の一つにはパッドは一つも接続されていない）。
角部タイル
図11A乃至11Dはチップ100（図１）の四つの角部タイル113、114、115および116をそれぞれ示す。図11AはIEEE 1149.1に適合した慣用の境界走査ブロックBSCANを含む。同ブロックについては、カリフォルニア州 95124、サンホゼ、ロジック ドライブ 2100所在の ジリンクス インコーポレーテッド（Xilinx Inc.）発行 ルイス モラレス（Luis Morales）著のジリンクス社応用ノート「XC4000 デバイスにおける境界走査」に詳細に記載されており、ここにそのノート全体を参照してこの明細書に組み入れる。図11Aにおいては、左上角部タイル113は、１倍長東線E0−E7から１倍長南線S0−S7にそれぞれ至る固定接続、および長尺水平線LH0−LH7から長尺垂直線LV0−LV7にそれぞれ至るプログラム可能な接続を含む。さらに、図11Aは境界走査ブロックBSCANのプログラム可能な接続を上記１倍長線および長尺線に供給する相互接続配線構造1101の一つの実施例を示す。角部タイル113は大域クロック信号SGCK1を供給する外部ピンP43へのプログラム可能な接続を含む。
図11Bに示した角部タイル11はその回路配置が角部タイル113（図11A）と同一である。より詳細に述べると、タイル114（図11B）は１倍長西線W0−W7を１倍長南線S0−S7にそれぞれ接続する固定接続と、長尺水平線LH0−LH7を長尺垂直線LV0−LV7にそれぞれ接続するプログラム可能な接続とを含む。図11Aおよび図11Bの両方において長尺垂直線LV0は長尺水平線LH0に接続されるが、タイル113および114のレイアウトのためにこれらの線は図の別の位置に描かれており、したがって角部タイル113および114は図11Aおよび図11Bで外観が異なっている。角部タイル114はクロック信号SGCK4供給用のクロック入力ピンP1を含む。角部タイル114は、チップ100の回路配置中にビット計数に用いれられる慣用の発振／計数回路DIVと上述の１倍長線および長尺線との間のプログラム可能な接続を提供する相互接続配線構造1102を含む。一つの実施例においては、回路DIVは、チップ内蔵発振器またはカウンタ分周器を提供するためにチップ動作中に用いられる。回路DIVは内部発振器信号またはユーザの供給する信号を分周するように回路配置される。角部タイル114は境界走査更新信号、すなわち標準の境界走査回路の一部の出力（この回路の大部分はタイル113内に位置する）信号BSUPDをさらに含む。この実施例において、信号BSUPDは、西線W2およびW3（したがって西線S2およびS3）および長尺水平線LH2およびLH3（したがって長尺垂直線LV2およびLV3）にプログラム可能な形で供給される。
図12は図11Bの発振器／カウンタ回路DIVを実働化する回路の一つの実施例を示す。二つの出力タップOSCIおよびOSC2が備えてあり、これら発振器は原入力周波数の分周出力である12の周波数を生ずるように回路配置できる。内部発振器OSCはNANDゲート1231に発振器信号を供給する。NANDゲート1231はメモリセルOSCRUNによりイネーブルされる。イネーブルされると、発振器OSCからの出力信号はマルチプレクサ1201に供給される。
メモリセル1202は、マルチプレクサ1201が内部発振器OSCからの出力信号を供給するか、１倍長西線W0−W3の一つへの信号（１倍長南線S0−SWへの信号とそれぞれ等しい。図11B参照）、または長尺水平線LH0−LH3の一つへの信号（長尺垂直線LV0−LV3への信号と等しい）を供給するかを決める。マルチプレクサ1201はフリップフロップ1214乃至1220による分周にかけられる出力信号を供給する。
マルチプレクサ1225および1226はフリップフロップ1227および1228のデータ入力端子への分周比選択入力をそれぞれ供給する。これらフリップフロップの出力はタップOSC1およびOSC2への信号として供給される。フリップフロップ1227および1228は原入力信号からクロックを受け、マルチプレクサ1225および1226からの出力信号のスキューを低下させる。マルチプレクサ1225はメモリセルOSC1AおよびOSC1Bによる制御を受けて、切換信号、すなわち４、16、64または256で分周したマルチプレクサ1201からの入力信号となり得る信号を供給する。メモリセル1203内の設定に応じて、マルチプレクサ1204はマルチプレクサ1201からの原クロック信号出力を送出でき、またはフリップフロップ1213からの出力である分周信号（原周波数を512で分周したもの）を供給できる。マルチプレクサ1204をマルチプレクサ1201の出力信号を出力するように設定した場合は、原クロック信号が２、８、32または128で分周された形でマルチプレクサ1226から供給される。マルチプレクサ1204がフリップフロップ1213からの分周信号を供給するように設定されている場合は、マルチプレクサ1226はマルチプレクサ1201への原入力信号の周波数を1024、4,096、16,384または65,536で分周した出力を供給する。このように、出力タップOSC1およびOSC2への信号は多数の異なる選択周波数で発振するようプログラムされる。
図11Cは右下角部タイル115を示す。角部タイル115は長尺水平線LH0−LH7および長尺垂直線LV0−LV7をプログラム可能な形でそれぞれ接続し、北線N0−N7を西線W0−W7に接続する。角部タイル115は、プログラム可能な相互接続配置構造、すなわち立上げブロックSTARTUPを北線N0−N7（したがって西線W0−W7）および長尺垂直線LV0−LV7（したがって長尺水平線LH0−LH7）にプログラム可能な形で接続する相互接続配線構造1103をさらに含む。立上げブロックSTARTUPは信号を逐次配列しチップ100（図１）の作動開始に伴う立上げ機能のタイミングを制御する。
立上げ機能の期間には、回路配置モードから動作モードに動くのに三つに事態が必要である。すなわち、大域三状態信号端子GSRへの信号の放出、大域リセット信号端子GSRへの信号の放出、および負荷完結端子DONEへの信号（全ての回路配置ビットがFPGA内の適切な位置にロードされたことを表示する）の放出である。立上げブロックSTARTUPは、これらの信号の放出の順序およびこれら信号のタイミング（例えば、各信号間をクロックサイクル一つ、二つまたは三つ分だけ互いに分離するなど）をユーザがプログラムすることを可能にする。
図11Dは１倍長線および長尺線を他の三つの各部タイルと同様に接続して構成した左下タイル116を示す。左下角部タイル116は読戻しユニットRDBKも備える。読戻しブロックRDBKはユーザが回路配置メモリの内容を任意のデータ線に読み出し、また読戻しユニットRDBKのデータ線端子経由で任意の外部接続ピンに読み出すことを可能にする。読戻しユニットRDBK内のトリガー端子TRIGは、回路配置データ１行分を回路配置メモリからその回路配置メモリをロードした同じシフトレジスタにコピーすることをトリガーする信号のためのものである。クロック端子CLKへの信号は前記データの線DATAへのシフトアウトを制御する。読み出し中端子RIPへの信号は、データのシフトアウト中にトリガー端子TRIGからのもう一つの信号をチップが送出することを防ぐ。この回路においては、各部タイル116への当初の回路配置経路に応じて、チップ全体用の回路配置データがチップの動作中に外部ピンの任意の一つにチップからシフトアウトされる。
これまでの説明から、この発明のこれ以上の多数の実施例が当業者には明らかになろう。例えば、上の説明はコアタイルを方形または正方形にする実施例に関しているが、もう一つの実施例では六つの辺を有するタイルを含む。
上述のとおり、コアタイルは同一である必要はない。論理内容の互いに異なる一組のタイル設計も提供できる。タイル設計が共通境界制約に従う場合は、タイル設計を種々のパターンで組み合わせることによりチップを形成できる。好結果を得るには、各タイル設計がタイル内で良い信号分布を備えなければならない。タイルの経路指示マトリックスは入来信号を論理ブロック入力端子に効率的に分散させ、論理ブロック出力信号をタイル周縁に導かなければならない。RAMメモリだけでロジックを含まないタイルもあり、ロジックもメモリもなしで経路指示手段を含むタイルもある。さらに、入力／出力パッドを物理的に内部に含むタイルも設計でき、そのパッド付きタイルの設計はロジックへの分散アクセスを達成する他のタイル設計と組み合わせることができる。それら他の実施例もこの発明の範囲内に含めることを意図するものである。この発明を特許請求の範囲に記載する。TECHNICAL FIELD OF THE INVENTION
The present invention relates to a programmable logic device formed in an integrated circuit, and more particularly to a structure of a programmable logic device having a logic block in a repetitive pattern.
Background of the Invention
Field programmable gate arrays (FPGAs) are well known in the art. An FPGA includes an array of flexible logic blocks (CLBs) interconnected in a programmable manner to provide a user-desired logic function. U.S. Pat. No. 4,870,302, reissued as U.S. Pat. No. Re. 32,363, describes a well-known FPGA structure and is incorporated herein by reference. U.S. Pat. Nos. 4,758,745 and 5,243,238 and published international application WO 93/05577 also describe other FPGA structures, which are hereby incorporated by reference. Further incorporated herein by reference, Gillins, Inc., Logic Drive 2100, San Jose, CA, 95124, San Jose, CA. The 1993 Data Book "Programmable Logic Data Book," published by Lee Corporation, has implemented numerous FPGA structures. Some products have been described.
An FPGA is considered a general-purpose device, that is, a device that can perform any one of a plurality of functions, and is programmed by an end user to perform a desired function. Because of this design flexibility, general purpose FPGAs include a large number of connecting lines and transistors that remain unused in many applications. FPGAs also include additional devices that facilitate the implementation of programs to perform specific functions. These additional devices disadvantageously increase the required surface area on the FPGA chip. It is commercially important to reduce the cost of FPGAs to compensate for this addition. One way to reduce costs is to reduce the versatility of the FPGA, that is, to eliminate some of the less frequently used layout options. However, reducing the number of layout options reduces the value of FPGAs to customers who may not be able to predict which options will be required. Therefore, there is a need to reduce the surface area while keeping the circuit layout options at a maximum.
Summary of the Invention
A field programmable gate array (FPGA) structure according to the present invention comprises tiles that can be arranged repeatedly. Each tile includes a programmable routing matrix and a topology flexible logic block matrix. The topology flexible logic block matrix can be programmably connected to the programmable routing matrix and the topology flexible logic block matrix in adjacent tiles. The programmable routing matrix can be programmably connected to the programmable routing matrix adjacent to the tile and the long line across the tile. In this way, each tile comprises a combination of logic, connections to adjacent tiles, and connections to the entire routing structure. A plurality of these tiles are connected to form an array of tiles, thereby forming functional units of the FPGA chip. This structure produces devices of different sizes simply by joining together different numbers of tiles, eliminating the need for expensive and time-consuming design efforts. Also, in accordance with the present invention, the programmable routing matrix and circuit layout flexible logic block matrix minimize the number of programmable interconnect points (PIPs), reduce chip surface area and maximize overall chip density. To Further in accordance with the present invention, proper positioning of the PIP ensures the flexibility of required routing and maximizes the functionality of the FPGA.
The tile structure comprises a set of signal lines going outward from the tile at the boundary. Thus, for example, an outgoing signal line on the right side of one title is connected to an outgoing signal line on the left side of another tile. In one embodiment, adjacent tiles are identical and form a repeating pattern. In another embodiment, adjacent tiles are not identical to one another, but at least a majority of the tiles have signal lines that meet exactly at tile boundaries. That is, a chip can be formed as an array of modular units that match at the boundary, and the flexibility of tile design that can be used in a plurality of chip designs can be easily increased.
[Brief description of the drawings]
FIG. 1 shows an FPGA chip including components according to the present invention.
FIG. 2A shows a single core tile included in most of the FPGA chips of FIG.
FIG. 2B shows four adjacent core tiles of the type shown in FIG. 2A.
FIG. 3A illustrates a circuit layout flexible logic block matrix that is part of the tile of FIG. 2A.
FIG. 3B shows a multiplexer structure that implements all PIPs that connect the output lines of a flexible logic block to one output line.
FIG. 3C illustrates one embodiment of a multiplexer configuration for driving a flexible circuit layout input line.
FIG. 4A shows a logic block in which the circuit of the matrix 4 of FIG. 3A can be arranged.
FIG. 4B shows the tri-state buffer block 302 of FIG. 3A.
FIG. 4C shows the output enable block 309 of FIG. 3A.
FIG. 4D shows an embodiment of the lookup table of the F, G, H and J function generators of FIG. 4A.
FIG. 4E shows another lookup table embodiment of the F, G, H and J function generators of FIG. 4A.
FIG. 4F shows one Carnot map for the look-up table function generator of FIG. 4D or 4E.
Figure 4G can be implemented with the look-up table function generator of Figure 4D or 4E2 ¹⁶ One of the logical functions of is shown.
5A to 5C show examples in which the flexible circuit block of FIG. 4A is applied to a carry chain, a cascade-connectable decoding circuit, and a five-input combination function, respectively.
FIG. 6 shows the programmable routing matrix of FIG. 2A.
FIG. 7A shows an example of the connection possibilities provided by the programmable routing matrix of the present invention as shown in FIG.
FIG. 7B shows an example of the connection possibilities obtained with the combination of the programmable routing matrix of FIG. 6 and the tile structure of FIG. 2A or 2B.
FIG. 8 shows connections from global signal pads near the angle of the chip to global signal lines, that is, global signal lines extending to the four edges of the chip and connected to global lines for driving the core tile.
FIG. 9 shows a long line divider provided on a long line in one embodiment of the present invention.
10A-10D illustrate left, upper, right, and lower edge tiles, respectively, according to one embodiment of the present invention.
11A-11D show the upper left, upper right, lower right, and lower left corner tiles of the same embodiment, respectively.
FIG. 12 shows a logic diagram of one embodiment of the oscillator used in FIG. 11B.
Detailed description of the drawings
The following notation is used throughout the drawings. That is, the small black dot at the intersection of the two lines represents a fixed electrical connection between the two intersecting lines. An open circle surrounding the intersection of the two lines represents a programmable connection between the two lines (eg, a pass transistor that turns on to form a connection). The open circle represents the bidirectional signal flow between the two lines. The open triangle between the two lines represents a programmable connection with the signal flow towards the line pointed to by the vertex of the triangle (in which case the signal is, of course, over the entire length of the line; If the orientation triangle also points to the same line, the same signal flow results). According to one embodiment of the present invention, the programmable connections are formed using interconnect points (PIPs), each programmable comprising at least one transistor.
A triangle that overlaps one line that does not intersect another line represents a buffer that produces a signal flow in the direction indicated by the vertex of that triangle. Except for global lines ENOUT and ENLL (shown in FIG. 3A), lines that terminate inside the tile or matrix structure (ie, do not extend to the boundaries of the tile or matrix) physically terminate inside that tile. The line extending to the boundary of the tile or matrix is connected to a line on an adjacent tile, that is, a line that comes into contact with the joining of the two tiles. Some of the lines that extend to the edge of one tile and thus reach an adjacent tile are renamed at that tile boundary. The lines in the circuit arrangement flexible logic block matrix and the programmable routing matrix are given the same reference numerals to indicate the physical connection between the lines.
FIG. 1 shows an FPGA chip 100 according to the present invention. At the center of the chip 100, there are a plurality of identical core tiles 101 connected to each other by conductor wires (details will be described later). Along the four sides of chip 100, west, north, east, and south margin tiles 103, 104, 105, and 106 are located, respectively. Also, four corner tiles 113, 114, 115 and 116 are arranged at the four corners of this chip, respectively. In addition, chip 100 includes pads P1-P56 that connect pads, i.e., edge tiles 103, 104, 105, 106 and corner tiles 113-116, to external pins of the package (which houses chip 100). Each corner tile is also connected to one core tile 101. As shown in FIG. 1, the marginal tiles are connected to a different number of pads P, ie, typically from 0 to 4 pads (detailed with reference to FIGS. 10a-10d). FIG. 1 also shows a high voltage source pad VCC and a low voltage source pad GND. Power and ground wires (not shown) are provided throughout the chip by conventional techniques.
FIG. 2A shows a core tile 101. The core tile 101 includes a programmable routing matrix 201 and a circuit layout flexible logic block matrix 202. The programmable routing matrix 201 will be described in detail with reference to FIG. 6, and the circuit layout flexible logic block 201 will be described in detail with reference to FIG. 3A.
There are twelve lines with suffixes 0-11 extending westward from the programmable routing matrix 201. These lines include the single-length westward lines W1-W5, W7-W11, and the double-length westward lines DW0 and DW6 (described in detail below). Also provided are single-length north lines N1-N5, N5-N11 and double-length north lines DN0 and DN6 extending northward from programmable routing matrix 201. Also provided are eastward single-length east lines E1-E5 and E7-E11 and double-length east lines DE0-DE6. In addition, there are provided one-length south lines S1-S5 and S7-S11 extending southward, and two-length south lines DS0 and DS6. Also, double length horizontal lines DH0 and DH6 are provided across tile 101 from east to west. In addition, it comprises double-long vertical lines DV0 and DV6 across the north-to-south tile 101.
FIG. 2B shows four adjacent core tiles 101a, 101b, 101c and 101d having the same circuit arrangement as the tile 101 shown in FIG. 2A. In FIG. 2B, most lines are not numbered for clarity. As described above, the line extending to the edge of the tile 101 is connected to the line in the adjacent tile. For example, a single long west line W1b in a tile 101b extending westward from a programmable routing matrix 201b is connected to a single long east line E1a in an adjacent tile 101a. The double-length horizontal line DH6a of the tile 101a is connected to the double-length west line DW6b of the tile 101b, and further to the double-length east line DE6 of the tile not shown in FIG. 2B but located just west of the tile 101a. Connected (hence the use of the term "double length"). Line Q0c extending east from the CLB matrix in tile 101c is connected to line QW0d extending west from CLB matrix 202d in tile 101d. FIG. 2 also shows horizontal global lines GH0 and GH1 and vertical global lines GV0 and GV1 extending continuously from tile 101 to adjacent tiles. These global lines may be connected to a common line at the edge of the tile so that signals on the global line such as GH0 are supplied to all tiles. As shown in FIG. 2B, vertical global lines GV0 and GV1, and horizontal global lines GH0 and GH1 are connected to both a programmable routing matrix 201 and a circuit layout flexible logic block matrix 202.
Returning to FIG. 2A, a circuit layout flexible logic block (CLB) matrix 202 is connected by output lines Q0-Q3 and input lines QW0-QW3 to a CLB matrix in a west tile (not shown), and output lines Q0 Q3 and input lines QN0-QN3 connected to the CLB matrix in the north tile (not shown), output lines Q0-Q3 and input lines QE0-QE3 connected to the CLB matrix in the east tile, and output line Q0 -Q3 and input lines QS0-QS3 connected to the CLB matrix of the south tile (not shown). The output lines Q0-Q3 carry the same signal from the GLB matrix 202 to four adjacent tiles and are therefore given the same name. The carry-in and carry-out lines CIN and COUT, i.e., the lines that extend vertically in tile 101, are connected to the carry-out and carry-in lines, respectively, in adjacent tiles and are described in U.S. Pat. As described in detail in "Logic Structures and Circuits", a high-speed carry path of the arithmetic function unit is formed. This U.S. patent is incorporated herein by reference.
Circuit arrangement flexible logic block matrix 202
FIG. 3A shows the circuit layout flexible logic block (CLB) matrix 202 of FIG. 2A. CLB matrix 202 includes CLB 301, three-state buffer block 302, input interconnect wiring structure 303, CLB output interconnect wiring structure 304, feedback interconnect wiring structure 305, ordinary input interconnect wiring structure 306, and interconnect wiring structure for register control. 307, an output interconnect wiring structure 308, and an output enable block 309.
Sparse PIP distribution
Programmable connections are provided using programmable interconnect points (PIPs), each having at least one transistor. As is well known in the art, each transistor occupies valuable area on a chip substrate. Referring to FIG. 3A, in accordance with the present invention, the horizontal and vertical lines within the input interconnect wiring structure 303, the feedback interconnect wiring structure 305, the common input interconnect wiring structure 306, and the register control interconnect wiring structure 307 are shown. For the most part, there is no programmable connection. That is, the PIPs in these structures are sparse and sparse "with PIP". The sparse PIP distribution minimizes the chip surface area consumed by the PIP and maximizes the overall chip density. Further, in accordance with the present invention, proper placement of the PIPs significantly increases the flexibility of route assignment and effectively compensates for the reduction in the number of PIPs in the interconnect wiring structure.
For example, with respect to the input interconnect wiring structure 303, the position of the PIP is determined by the function generator F, G, H or J of the adjacent tile in each of four directions from each output line from the CLB output interconnect wiring structure 304. It is defined to allow connection to one. In this embodiment, the common input interconnect wiring structure 306 has four to four for each CLB input line (J0-J3, JB, H0-H3, HB, G0-G3, CB, F0-F3 and FB) to CLB301. Provides six PIPs. The feedback interconnect wiring structure 305 provides a direct connection from one of the output lines Q0-Q3 to one of the function generator inputs in CLB301. As shown in FIG. 3A, 24 PIPs in the output interconnect structure 308 connect the output lines Q0-Q7 to the tile interconnect lines M0-M23. In this manner, signals applied to interconnect lines M0-M23 are selectively transferred between CLB 301 and programmable routing matrix 201 (CLB output interconnect wiring structure 304, common input Interconnect wiring structure 306, and output interconnect wiring structure 308). In this embodiment, no more than one of every eight interconnects is provided with a PIP, thereby minimizing silicon surface area. Nevertheless, the possibility of forming a connection from any output line to any input line can be ensured by the PIP provided here.
Logic block 301 with flexible circuit layout
A circuit layout flexible logic block (CLB) 301 is shown in FIG. 4A. In this embodiment, CLB 301 includes four function generators F, G, H and J, each of which generates an output signal determined by four input signals to the function generator and a stored value. Contains a bit lookup table. In this way, function generator F produces an output signal determined by the input signal provided on lines F0-F3, function generator G produces an output signal determined by the signal provided on GLB input lines G0-G3, The function generator H produces an output signal determined by the signal supplied to the CLB input lines H0-H3, and the function generator J produces an output signal determined by the signal supplied to the CLB inputs J0-J3.
Reference table
The operation of the look-up table function generator will be described with reference to FIGS. 4D-4G. These figures are discussed by Freeman inventor U.S. Pat. No. 4,870,302, reissued as U.S. Pat. No. Re. 34,363, which is hereby incorporated by reference.
FIG. 4D shows a look-up table, i.e., a look-up table, which in this embodiment comprises a 16-bit RAM, which outputs signals in response to any one of 16 possible combinations of four input signals. Will occur. More specifically, input signals A and B control the X decoder to select any one of four columns of a 16-bit RAM. Similarly, input signals C and D select any one of four rows of a 16-bit RAM. The 16-bit RAM produces an output signal representative of the bit at the intersection of the selected row and column. There are 16 such intersections, and therefore 16 such bits. So 16 bits is 2 ¹⁶ Will result in a possible combination of That is, when a four-input NOR gate is simulated by a 16-bit RAM, the Carnot map for this look-up table is as shown in FIG. 4F. In FIG. 4F, all bits other than the bit at the intersection of the first row (representing A = 0, B = 0) and the first column (representing C = 0, D = 0) are “0”. If a logic "1" output signal is required for A = 1, B = 0, C = 0, D = 0, then store a logic "1" at the intersection between the second row and the first column. If a logic "1" is required for A = 0, B = 0, C = 0 and D = 0, and A = 1, B = 0, C = 0 and D = 0, the first column and first row and Logic "1" is stored at each intersection with the second row. The logic represented by loading the look-up table in this manner is shown in FIG. 4G. That is, the reference table in FIG. ¹⁶ Represents the precise and simple implementation of any one of the logical functions.
FIG. 4E shows the configuration of a register that produces any one of the 16 select bits. Each of the registers 0-15, labeled "16 select bits" in the left vertical column, contains a selected signal of logic "1" or "0". By selecting the appropriate combination of signals A, B, C and D and their complements, a particular bit stored in a particular one of the sixteen locations in the sixteen select bit register is provided on output conductor OUT. You. That is, for example, to send the bit in the "1" register to the output conductor, the signals A, B, C, and D are applied to the indicated conductor. To send the signal at the 16th position "15" in the 16 selection bit register to the output conductor, the signal A,

Provide any one of the Noh.
Returning to FIG. 4A, the memory bits in look-up tables F, G, H and J are normally loaded during the circuit layout of the chip, for example via shift registers, or alternatively by address means. In some embodiments, memory bits are loaded during operation of the chip, thereby relocating the active chip. Circuit rearrangement flexible memory arrangements are disclosed in U.S. Pat. No. 5,343,406 to Freeman et al., Assigned to the same assignee as the present invention, which discloses a distributed memory structure and a distributed memory for a circuit arrangement flexible logic array. Methods of Use ", the disclosures of which are incorporated herein by reference.
Function generators F, G, H and J produce outputs on CLB output lines X, Y, Z and V, respectively. These output signals from function generators F, G, H and J control multiplexers C1, C2, C3 and C4, respectively, to produce an accumulated carry output COUT. Multiplexer C1 receives the carry input signal on line C1N, the input signal on line FB, and produces an output signal on line CF. Multiplexer C2 receives its signal on line CF and its input signal on line GB, and produces an output signal on line CG. The multiplexers C3 and C4 are connected in the same manner as the multiplexers C1 and C2. Multiplexer C4 produces an output signal on line COUT from CLB301. For a detailed description of the arithmetic functions, see Bernard E., assigned to the same assignee as this application. See U.S. Pat. No. 5,349,250 to New Invention, "Logic Structures and Circuits for Fast Carry." This patent is incorporated herein by reference.
Each CLB 301 includes four storage devices RX, RY, RZ and RV in addition to the function generators F, G, H and J. Each of the storage devices RX, RY, RZ, and RV includes a flip-flop with a main stage and a sub stage, and an output multiplexer receiving as inputs the outputs from the main stage and the sub stage. That is, the devices RX, RY, RZ, and RV can be circuit-arranged by a multiplexer so as to form a flip-flop or a latch.
Usually, periodic voltage resupply to the carry signal is required. In this embodiment, for this voltage re-supply, a voltage re-supply buffer carry path including inverters I121 and I122 is arranged for every four multiplexers or for each CLB 301. In another embodiment, a voltage resupply buffer is provided for every two multiplexers in the carry path, and two voltage resupply buffers are provided for each CLB.
In this embodiment, CLB 301 includes five input lines per function generator. For example, referring to function generator F, CLB input lines F0-F3 provide an input signal to function generator F, and a fifth CLB input line FB provides a multiplexer control input signal. The function generators G, H, and J are similarly arranged. Three input lines CLK, CE and RST supply a clock signal, a clock enable signal and a reset signal to registers RX, RY, RZ and RV, respectively.
As shown in FIG. 4A, four groups of one output signal result from CLB 301, four groups each associated with each function generator. These three output signals include: That is;
An unregistered output signal directly from the function generator (provided on CLB output lines X, Y, Z or V).
An alternative based on the CLB input signal, ie the signal from the carry chain, or, in two cases, from the multiplexer supplying the five input function (occurring on the CLB output lines XB, YB, ZB or VB) Unregistered output signal.
Registered output signal that can be loaded by the function generator or one of the signal sources of the alternative output signal (provided on CLB output lines XQ, YQ, ZQ or VQ).
For example, the CLB output line X receives an output signal from the function generator F without direct register storage. The CLB output line XB is the signal on the CLB input line FB or the output signal of the multiplexer S1 (as determined by the multiplexer B1), ie, the carry output signal CF or the five-input function generator output signal from the multiplexer FG (described later with reference to FIG. 5C). (See description). The CLB output line XQ is the register stored output signal from register RX, ie, the D input signal, as determined by multiplexer D1, either directly from function generator F (the signal on output line X) or from the alternative output signal on line XB. Receive the output signal from the register RX. Finally, the output line K supplies a constant value signal that goes high or low depending on the selection of the multiplexer PG.
In the embodiment of FIG. 4A, multiplexers D1-D4 provide output signals from function generators F, G, H and J (CLB output lines XV) or output signals from multiplexers B1-B4 to register RX-RV. Supply each. When multiplexers S1 and S3 are set to transfer the carry signals from multiplexers C1 and C3, respectively, multiplexers B1-B4 select either the input signal on CLB input line FB-FJ or the output signal on multiplexer C1-C4. I do.
Multiplexers C1-C4 perform a wide range of AND and OR functions in addition to being used for carry functions in arithmetic operations. To perform the AND function, a logic "0" is added to the line FB and the multiplexer C1 is connected to generate an AND output of the F function generator output signal on the CLB output line X and the carry input signal on the line C1N. Program. On the other hand, in order to perform the OR function, a logic "1" is added to the CLB input line FB, and a multiplexer is formed so as to generate an OR output of the complement of the output signal of the CLB output line XL and the carry input signal on the line C1N. Program C1. According to the antilog table structure, the OR output is obtained by loading the inverted value into the antilog table. The functions of multiplexers C1-C4 and their interaction with the logic blocks are described in more detail in U.S. application Ser. No. 08 / 116,659 [M-2565], which is hereby incorporated herein by reference.
Application example of CLB301
FIGS. 5A-5C illustrate application examples using the CLB301 (detailed above with reference to FIG. 4A) to form a carry chain, a cascadable decoder circuit 2, and two five-input function generators, respectively. Show. In these figures, the bold lines represent those lines of the CLB 301 that were used for a particular selected function, and the thin dashed lines represent those lines that were not used for that particular function.
In FIG. 5A, CLB301 is a half value sum H3H2H1H0 (where H3, H2, H1 and H0 are four bits of a 4-bit half value sum) of one number A3A2A1A0 and B3B2B1B0, and a carry bit C3C2C1C0. Another CLB (not shown), preferably located to the right or left of the tile shown, is used for the completion of the addition. Operands A3 and B3 are applied to any two of CLB input lines J0-J3. Operands A2 and B2 are applied to any two of CLB input lines H0-H3. A1 and A2 are applied to any two of the CLB input lines G0-G3. A0 and B0 are applied to any two of the CLB input lines F0-F3. Keep unused lines high or low. Each of the function generators F, G, H, and J is loaded with a true value table of the XOR function (half-value sum of input signals). Take into account any values added to input lines not used in the antilog table. If there are lower order bits than those applied to function generator F, the carry output of those bits will result in carry input line C1N. Multiplexers C1, C2, C3 and C4 are controlled by the output signals of function generators F, G, H and J, respectively. More specifically, if the function generator output signal is a logic one (signals A and B are not equal), the carry input value is sent to the carry output of that bit and the function generator output is a logic zero. (Signals A and B are equal to each other), the value of signal A or signal B is sent to the carry output of that bit. Multiplexers B1-B4, S1 and S3 send the carry output of each bit to that bit's "B" CLB output line (i.e., C1B output lines XB, YB, ZB and VB). The function generator output signal for each bit (occurring on CLB output lines X, Y, Z and V) is provided as the half value sum for that bit.
In another application shown in FIG. 5B, the CLB 301 is arranged to operate as a cascadable decoder. The 16-bit address represented by signals A0-A15 is applied to CLB input lines F0-F3, G0-G3, and J0-J3. CLB input lines FB, GB, HB and JB are grounded. The 16 bits of each of the function generators F, G, H and J contain one logic "1" to reflect a portion of the predetermined address. A logic 1 signal is applied to the carry input line C1N. If all four function generators F, G, H and J each output a logical one (i.e., represent an address "match"), then all multiplexers C1-C4 will send a logical one to the carry output line COUT. Produces a logic one signal.
In another application shown in FIG. 5C, CLB 301 produces two functions of each of the five input signals. Function generators F and G produce a first function of five input signals on CLB output line XB, and function generators H and J produce a second function of five input signals on CLB output line 2B. For this first function, four input signals A0-A3 are provided on the CLB input lines to both function generators F and G, and a fifth input signal A4 is provided on FB. The multiplexer FG selects the output signal of the function generator F or G according to the input signal A4. In this embodiment, multiplexer S1 is programmed with a memory cell to select the output signal of multiplexer FG, and multiplexer B1 is programmed with a memory cell to select the output signal of multiplexer S1. In this way, a five-input function generator output signal is generated from the function generators F and G on the CLB output line XB. Similarly, a function of the five input signals B0-B5 to function generators H and J occurs on the CLC output line.
Loading the appropriate antilog table into the two related function generators F and G results in the desired function of the five input signals. More specifically, in one embodiment, the function generators F and G store a 32-bit look-up table (ie, two 16-bit look-up tables). In this way, a number of functions are alternatively generated by loading different values into the memory cells for forming the function generator truth table and the control multiplexers FG and HJ.
Tri-state buffer 302
FIG. 4B shows a schematic diagram of a tri-state buffer block 302 (FIG. 3A) that includes tri-state buffers B4-B7. The names of the lines are the same as those used in FIG. 3A. Output signals from AND gates A4-A7 control tri-state buffers B4-B7, respectively. For example, when AND gate A5 produces a logic zero output signal, buffer B5 is enabled, producing an output signal through the buffer on line TQ5, ie, a signal that matches the corresponding input signal on line Q5. On the other hand, when a logic 1 output signal is generated at AND gate A5, buffer 5 is disabled, producing a high impedance at the output terminal. The output signals from the AND gates A4-A7 are globally determined by the output signal from the OR gate OR1, or individually determined by the memory cells MM4-MM7. When the memory cells MM4 and MM7 store logic 0, the output signals of the AND gates A4-A7 also become logic 0 regardless of the signal from the OR gate OR1. OR gate OR1 produces a high output when the ENLL signal is low or when the signal on line TS is high. Returning to FIG. 3A, the signal on the tri-state line TS is programmably selected from any of the tile interconnect lines M16-M23.
The ENLL signal is a global signal supplied to all buffers 302 of all tiles 101. This ENLL signal is used to prevent contention, i.e., contention that occurs when various TS lines for connecting input signals to the same long line switch in an unpredictable manner during circuit layout. It is held low during circuit placement and when other signals are enabled after circuit placement.
When the buffers B4-B7 are used as a voltage resupply buffer (always enabled) for supplying a signal to a long line during operation, a low value is set in the memory cells MM4-MM7 during the circuit arrangement. Load it. That is, during the circuit arrangement, the buffers B4-B7 are enabled by the AND gates A4-A7. However, since the input signals Q4-Q7 for sending the signals TQ4-TQ7 to the long lines carry common signals during the circuit arrangement period as described below with reference to FIG. 4C, no contention occurs.
Output enable block 309
The buffers in output enable block 309 are disabled during circuit placement of the device so as not to cause line contention driven by these buffers. FIG. 4C shows the structure of block 309. Each buffer of output enable block 309 includes a two input AND gate. One input of each AND is driven by the global enable signal ENOUT. The other input is provided with lines Q0'-Q7 ', to which the output signal from CLB 301 (FIG. 3A) is supplied. Unexpected lines can be connected to these lines Q0-Q7 during circuit layout. Therefore, to prevent contention, keep the ENOUT signal low during circuit placement so that all output signals on lines Q0-Q7 go low and unexpected connections on other lines do not cause contention. I do.
Adjacent input matrix 303
Referring to FIG. 3A, the connection to the adjacent CLB 301 in the embodiment of this occurrence is not via direct connection, but all via PIP. For example, input signals are selectively provided to CLB 301 from input interconnect wiring structure 303. Each input line QS0-QS3 can be connected to one of the CLB input lines of one function generator. In this embodiment, line QS0 is connectable to CLB input line F1 of function generator F, line QS1 is connectable to CLB input line G1 of function generator G, and line QS2 is connected to CLB of function generator H. The input line H1 can be connected, and the line QS3 can be connected to the CLB input line J1 of the function generator J. Since each function generator F, G, H and J can be arranged in a circuit so as to generate an arbitrary function based on an input signal, an arbitrary input terminal of one function generator and an appropriately loaded reference of the function generator A specific signal can be supplied to the table. Therefore, it is not important which input signal can be supplied to which function generator input terminal.
The signal on input line QW0 drives both CLB input lines F0 and FB. Similarly, a signal to input line QW1 drives CLB input lines G0 and GB, a signal to input line QW2 drives CLB input lines H0 and HB, and a signal to input line QW3 is CLB input lines J0 and JB. Drive. Each signal on input lines QE0, QE1, QE2 and QE3 also drives two CLB input lines. More specifically, the signal on input line QE0 drives CLB input lines F1 and FB, the signal on input line QE1 drives lines G1 and GB, and the signal on input line QE1 drives lines H1 and HB. Driving, the signal on input line QE3 drives lines J1 and JB.
The signal to each one of the input lines QN0-QN3 and QS0-QS3 drives only one CLB input line. Specifically, the signal on input line QN0 drives the CLB input line F0, the signal on input line QN1 drives the CLB input line G0, and the signal on line QN2 drives the CLB input line H0. The signal on line QN3 drives CLB input line J0. A signal to input line QS0 drives CLB input line F1, a signal to input line QS1 drives CLB input line G1, and a signal to line QS3 drives CLB input line J1. This embodiment is particularly desirable for the horizontal flow of a large number of signals, since each of the input lines QE0-QE3 and QW0-QW3 are each connected in a programmable manner to the two CLB input lines. Other embodiments of the present invention have different numbers and locations of programmable connections and are optimized for different signal flows.
Output matrix 304
CLB 301 produces output signals on CLB output lines X, XQ, XB, Y, YQ, YB, Z, ZQ, ZB, V, VQ and VB. The CLB 301 also determines whether to generate a signal on the carry output line COUT or transfer the signal on the carry input line CIN to the next CLB in the upper tile. PIPs on CLB output lines X, XQ, XB, Y, YQ, YB, Z, ZQ, ZB, V, VQ, VB and K drive any number of output lines Q0-Q7 through CLB interconnect wiring structure 304 It is selectively programmed to The CLB interconnect wiring structure 304 has a full PIP distribution (ie, any of the 13 output signals of the CLB 301 except for the signal to the carry output line COUT is any of the output lines Q0-Q7). Can be driven). Note that interconnect wiring structure 304 also buffers output signals for driving other lines. 108 (13 × 8) PIPs are required to form the entire PIP of the interconnect wiring structure 304. In contrast, structures 303, 305, 306, and 307 use a total of 200 PIPs, even with sparse PIPs. The flexibility of the CLB 301 to access specific input signals from the tile interconnect wiring lines M0-M23 is ensured by: That is:
Distribute the PIP over the CLB output interconnect wiring structure 304 so that any CLB output signal is supplied to any of the tile interconnect wiring lines M0-M23.
PIP is distributed in the programmable routing matrix 201 such that each line M0-M23 is connected to at least one line M0-M23 in each proximity routing matrix 201.
PIPs are distributed in the CLB matrix 202 so that each output line of one CLB can be connected to at least one input line of each adjacent CLB.
The function generators F, G, H, and J are formed as lookup tables, and all input signals to each lookup table are interchangeable.
In addition, the function generators F, G, H and J are interchangeable, except for the five-input function.
Thus, according to the present invention, the PIP sparse distribution structures 303, 305, 306 and 307 described above significantly reduce chip surface area and maximize flexibility.
The signals on output lines Q0-Q3 drive the CLB input lines in adjacent tiles. For example, by arranging the two core tiles 101 of FIG. 2A side by side as shown in FIG. 2B, the output line Q0 on the left side edge of the core tile 101b is connected to the input line QE0 on the right side edge of the tile 101a. . Other lines are connected correspondingly. 2A, 2B, and 3, the CLB output line X (FIG. 3A) of CLB 301 in CLB matrix 202c (see FIG. 2B) is the output line, ie, the CLB matrix in core tile 101c, ie, core tile 101d. Connected to the output line Q0c extending east (and in other directions) from the matrix 202c connected to the input line QW0d of the CLB matrix 202d. A PIP is provided (as described above) to connect input line QW0 to CLB input lines F0 and FB of CLB301. In this manner, a path from the output line of the CLB 301 in the CLB matrix 202c to the input line of the CLB 301 in the CLB matrix 202d is formed by using only two PIPs composed of two transistors in one embodiment. .
In the PIP in the CLB output interconnect wiring structure 304 in another embodiment shown in FIG. 3B, the signal to the CLB output line must pass through two transistors (signal K, ie, a constant voltage or ground signal Note that it passes through four transistors). FIG. 3B shows the output lines of the 12 CLB output lines (X, XQ, XB, Y, YQ, YB, Z, ZQ, ZB, V, VQ, VB) of the CLB301 and one power / ground output signal line K. Shown is a multiplexer structure 400 that implements all the PIPs connected to Q0. Multiplexer structure 400 controls the memory cells, i.e., a first transistor bank 351 of twelve transistors, and memory cells 31, 32 and 33 which select signal K if no transistor is selected from that bank. Including. A logic one stored in one of the memory cells 31, 32 and 33 selects one signal from each of the three signal groups in bank 351. If all of the memory cells 31, 32 and 33 store a logic zero, a signal K occurs at node 30. In the second stage, the memory cells 34 and 35 control the AND gates and AND1-AND4 to select an output signal from one of the output lines VQ, ZQ, YQ and XQ and supply the selected signal to the output line Q0 To do it. If memory cells 31, 32 and 33 store a logic zero and select signal K, then memory cells 34 and 35 must be programmed to provide a signal to node 30. That is, since only two transistors are required in each path for all signals other than the constant value K following a good long path, 13 PIPs are implemented with only 5 memories and 16 transistors. . Since the signal on line K is not a switching signal, long signal paths are not adversely affected. A multiplexer structure, that is, a multiplexer structure 400 for selecting one of the 13 output signals of the CLB 301 and driving a predetermined output line, is provided for each of the output lines Q0 to Q7. Although none of these 13 output signals can drive output lines Q0-Q7, multiplexer structure 400 cannot select more than one of the 13 output signals. In this way, contention on the output lines Q0-Q7 is avoided. In another embodiment of the multiplexer structure 400, there are 13 memory cells, each controlling one transistor. In this way, only one required transistor is provided for each path to increase the signal speed. However, note that this embodiment increases the silicon surface area.
Feedback interconnect wiring structure 305
Returning to FIG. 3A, feedback interconnect structure 305 selectively connects output lines Q0-Q3 to CLB input lines F2, G2, H2, and J2 in circuit layout flexible logic block matrix 202. In this embodiment, the output signal from CLB 301 can be fed back to selected CLB input lines of function generators F, G, H and J in CLB 301. The feedback interconnect wiring structure 305 comprises a PIP pattern that supports a counter (feeds back its own signal) or a shift register (needs an adjacent circuit signal). The PIP pattern includes signals to CLB input signal lines F2, G2, H2 and J2, and signals to CLB input signal lines F0, G0, H0, J0, F1, G1, H1 and J1, that is, input lines QW0 and QN3. Such prevents contention between the signal supplied to other input lines to the CLB matrix 202. Other embodiments of the present invention include different combinations of PIPs in the feedback interconnect wiring structure 305.
Normal input matrix 306
A normal input matrix 306 receives input signals on tile interconnect wiring lines M0-M23 and also applies these input signals to CLB input lines F0-F3, FB, G0-G3, GB, H0-H3, HB, JO-J3. And a PIP to supply to JB. The PIP pattern allows signals to any tile interconnect wiring lines M0-M23 in this normal input interconnect wiring structure 306 to drive one input line of each of the function generators F, G, H and J. To Since the function generator input signals are interchangeable (lookup table inputs are interchangeable), it is not necessary to couple the tile interconnect wiring lines M0-M23 to more than one function generator input line. Absent. In this embodiment of the normal input interconnect wiring structure 306, each CLB input line FB, GB, HB and JB is driven by a signal on one of the six tile interconnect wiring lines M0-M23. PIP is provided.
As another criterion in this embodiment, none of the CLB input lines has more than nine PIPs. That is, referring to FIG. 3C, multiplexer structure 401 uses only three memory cells 36, 37 and 38 and selects one of eight possible signals for controlling first transistor bank 361. More specifically, memory cell 38 selects one of each of the paired signals to input lines QW0 and QN0, M15 and M14, M9 and M8, M7 and M6. Memory cells 36 and 37 provide signals to the input terminals of AND gates AND5-AND8, which control a second transistor bank 362 for selection of a single signal on CLB input line F0.
In this embodiment of the invention, the PIP pattern results in a function of five inputs (described above in connection with FIG. 5C). For example, a signal to tile interconnect wiring M18 or M19 drives input line FB, a signal to tile interconnect wiring M14 or M15 drives lines F0 and G0, and tile interconnect wiring M12. Or a signal to M13 drives lines F1 and G1, a signal to tile interconnect wiring M16 or M17 drives input lines F2 and G2, and a tile interconnect wiring M20 or M21 connects input lines F3 and Drive G3. In this circuit arrangement, the five-input function can be easily implemented by using the provided PIP pattern.
Still referring to FIG. 3A and FIG. 6, the PIP allows the long horizontal lines LH0-LH7 and long vertical lines LV0-LV7, as well as the global (horizontal and vertical) lines GH0, GH1, GV0, GV1. Connection to the registers RV, RZ, RY and RX is made possible without passing through the function generators J, H, G and F. More specifically, the long horizontal lines LH0-LH7 and long vertical lines LV0-LV7 and the global horizontal lines GH0, GH1 and the global vertical lines GV0, GV1 are selectively used as the tile interconnection wiring lines M0-M23 (FIG. 6). To join. These tile interconnect lines, when coupled to CLB input lines FB, GB, HB and JB, bypass function generators F, G, H and J, respectively, and register signal RX (via an intermediate multiplexer). , RY, RZ, RV. Global lines GH0, GH1, GV0, and GV1 are also selectively coupled to registers RX, RY, RZ, and RV via register control interconnection structure 307. Connect all the tile interconnection wiring lines M0-M23 to one CLB input line FB, GB, HB or JB, and from each long line, one tile interconnection wiring line M0-M23 (see FIG. 6). The connection to these long lines and global lines ensures that the signals to the required registers are driven. In the present invention, this PIP pattern allows signals to all long lines and global lines to drive the input lines to function generators F, G, H and J via normal input interconnect wiring structure 306. Will be possible.
Output interconnect wiring matrix 308
In this embodiment, output lines Q4-Q7 provide output signals to programmable interconnect wiring matrix 201 (FIG. 2A) via tile interconnect wiring lines M0-M11 or lines TQ4-TQ7. Output lines Q0-Q3 provide output signals to selected ones of tile interconnect wiring lines M12-M13. In the embodiment shown in FIG. 3A, output interconnect wiring connections 308 allow signals to each output line Q0-Q7 to drive three or fewer tile interconnect wiring lines M0-M23. The overall PHP distribution of CLB interconnect wiring structure 304 allows any output line of CLB 301 to be connected to any of tile interconnect wiring lines M0-M23. The normal input interconnect wiring structure 306 provides the selected feedback signal to output lines Q0-Q3 to CLB301.
Interconnect wiring structure 307 for register control
The clock line CLK, clock enable line, reset line, and tri-state line TS can be driven by a supply signal (from the programmable routing matrix 201) to the selected tile interconnect wiring line M0-M23. Further, for low skew control, the clock line CLK is directly controlled by a signal to the global horizontal lines GH0 and GH1 or a signal from the global vertical lines GV0 and GV1.
No contention
According to the present invention, if one PIP on a given CLB input line is programmed on, the other PIP on that CLB input line must not be on. For example, if the PIP at the intersection of input line QW0 and CLB input line F0 is programmed to be on (ie, the signal to input line QW0 drives CLB input line F0), tile interconnect lines M6, M7, M8 , M9, M14, M16 and the PIP on input line QN0 remain off, ensuring no contention on CLB input line F0. Normally, contention prevention is done by using a simple decoding method to choose which PIP on one input line to turn on, or to avoid turning on more than one PIP on one input line. This is achieved by using rules in the memory cell programming software. In other embodiments, alternative input selection means are possible. For example, in one embodiment, one memory cell is loaded to specify whether to turn on each PIP.
Programmable routing matrix
FIG. 6 shows the programmable routing matrix 201 of FIG. 2A. While in FIG. 6 all of the PIPs in CLB matrix 202 are shown with triangles representing the signal flow on one line, most PIPs in programmable routing matrix 201 have the signal flow on both lines. The flow is indicated by white circles. The exceptions are the PIP connecting lines TQ4 through TQ7 (the output lines from the tri-state buffer block 302 of FIG. 3A) to the long horizontal lines LH0-LH7 and the long vertical lines LV0-LV7, and the global signal lines GH0, GH1, GV0. , GV1 is a PIP that sends signals from the tile interconnect wiring lines M0 to M3.
The programmable routing matrix 201 has global lines, long lines, double long lines and single long lines. Each of these lines is connected to a selected tile interconnect wiring line M0-M23. The programmable routing matrix 201 provides a connection to the programmable routing matrix in the neighboring tiles with four azimuthally extending single-long lines: a single-long north line N1-N11 and a single-long east line E1. -E11, formed via the single long south line S1-S11 and the single long west line W1-W11. Connections to the programmable routing matrix, separated by one tile, are double northern lines DN0 and DN6, double long eastern lines DE0 and DE6, double long south and double long west lines DW0 and DW6 ( 2A). Each of the long vertical lines LV0-LV7 and the long horizontal lines LH0-LH7 extending across the tile is connectable to one of the tile interconnection lines M0-M23.
Although the specific pattern of the PIP shown in FIG. 6 is sparse, it has excellent signal transferability. More specifically, the programmable routing matrix 201 contains only 124 PIPs in this embodiment and about 4200 of the lines that would occur if each of the lines in FIG. 6 were connected to another line. Sparse compared to PIP. However, this PIP pattern ensures that any line can be connected to any other line with sufficient intermediate PIP. For example, as shown in FIG. 6, the west line W1 can be connected to the east line E1 by turning on two PIPs, the two PIPs connecting the tile interconnect wiring M1 to these two lines. In contrast, the connection between West Line W1 and East Line E2 requires eight PIPs and nine lines. That is, the west line W1 is the tile interconnection wiring line M1, the east line E1, the tile interconnection wiring line M20, the west line W9, the tile interconnection wiring line M9, the north line N9, the tile interconnection wiring line M21, And it is necessary to connect through East Line E2. Paths of this length are usually undesirable, but in some applications delay is not a problem. In those applications, the availability of such a path allows the design to be completed. Simple route with only two PIPs for interconnecting lines N1, S1, E1, and W1 to tile interconnect wiring M1, and wires N2, S2, E2, and W2 to tile interconnect wiring M2, etc. Available to connect each via line M5. The tile interconnection wiring line M6 is connected to the double-length lines DN6, DS6, DE6, and DW6. Tile interconnect lines M7-M11 are connected to correspondingly numbered single-length lines extending north, south, east and west.
The tile interconnect lines M12-M13 implement a cross-connect pattern that enhances signal transfer flexibility while minimizing operational speed degradation, and sparse PIP distribution achieves valuable chip surface area savings. For example, the tile interconnection wiring line M12 is connected to the double length north line DN0, south line S3, east line E5, west line W1, and the tile interconnection wiring line M15 is the north line N3, east line E8, twice as long. It is connected to Chonan DS6 and West W4. In this way, the present invention provides a predetermined pattern that minimizes the number of PIPs, allowing any line to be connected to any other line. That is, the present invention ensures that a path is always provided while minimizing the silicon surface area.
Route instruction matrix model
Each of the tile interconnect wiring lines M0-M23 is connectable to five or six other lines. That is, as shown in FIG. 7A, each of the tile interconnection lines M0-M23 is represented by an asterisk with five or six points. In this model, the eight tile interconnect lines M0-M7 are programmable to a selected one of North Line N0-N3, East Line E0-E3, South Line S0-S3 and West Line W0-W3 Connected in a simple manner. Tile interconnect wiring lines M0-M3 can be connected to the north, south, east and west lines of the same numeric suffix. Tile interconnect wiring lines M4 through M7 can be connected to the staggered north, south, east, and west lines. In this manner, tile interconnect lines M0-M3 provide the north, east, south, and west interconnects of the suffix, and interconnect lines M4-M7 represent lines from four directions. Provides cross-connection opportunities. Also, the tile interconnect wiring lines M0-M7 provide a means of connecting the programmable routing matrix 201 to the circuit layout flexible logic block matrix 202 (FIG. 3A).
Routing Matrix and Connectability Model of Logical Block
FIG. 7B shows the “star configuration” of the present invention. In a star configuration, each CLB radiates a specific star (ie, a programmable routing matrix), ie, a line that extends to another star 201 and through it to another CLB 301. It is associated with the star 201. FIG. 7B shows a double-length line and a single-length line. In other embodiments, other lengths are used for the star configuration of the line. Thus, the star configuration of the present invention ensures good connectivity between the associated CLB and other parts of the device.
Global interconnect wiring structure
FIG. 8 shows global signal pads P113, P114, P115 and P116 arranged near the corner of chip 100 (FIG. 1) and global signal lines GTL, GTR, GBR and the like generally arranged near the four sides of chip 100. Shows the fixed connection to each CBL. Each global signal line is programmably connected to a plurality of vertically or horizontally extending lines via each row or column of the core tile 101. For example, the global signal line GTL at the upper left can be connected to global vertical lines GV1-a to GV1-n via PIPs PV1-a to PV1-n, that is, by allocating one PIP to each column of the core tile 101. The upper right global signal line GTR can be connected to the global horizontal line GH0-a via each of the PIPs PH0-a to PH0-n, that is, by allocating one PIP for each column of the core tile 101. The lower right global signal line GBR can be connected to global vertical lines GV0-a to GV0-n via GV0-n. Finally, the lower left global signal line GBL can be connected to the global horizontal lines GH1-a to GH1-n. Global vertical lines and global horizontal lines with reference numbers beginning with GV or GH are the programmable routing matrices 201 and CLB in the core tile 101 passing through the global connecting lines as described in connection with FIGS. 2A, 3 and 7. It can be connected to the matrix 202.
As also shown in FIG. 8, long lines LV0L, LV7L, LH0T, LH7T, LV0R, LV7R, LH0B and LH7B extending through the peripheral tiles of chip 100 (FIG. 1) (shown in FIG. 8 for simplicity). (Not shown in FIGS. 10A to 10D) can also be connected to the global line. More specifically, the lower right global signal line GBR can be driven by signals to the lower horizontal long lines LH0B and LHTB via PIP PGBR0 and PGBR7. The lower left global signal line GBL can be driven by signals to the left vertical long lines LV0L and LV7L via the lower left buffer BBL via PIP PGBL0 and PGBL7. Equivalent connections are provided on the top and right sides of the chip. The left, top, right and bottom long lines can be connected to each other via PIP such as PIP PBR7. Since long lines LV0L, LV7L, etc. are driven by signals from any pads around the chip (via margin tiles 103-106 described later in connection with FIGS. 10A-10D), all pads supply global signals it can. In addition, any of the core tiles can provide a global signal via the edge tiles 103-106.
Optional long line divider
1 to 9 show one embodiment of the present invention that includes a long line splitter that can be partially located via a line. Two tile rows, each consisting of an upper margin tile 104, six core tiles 101, and a lower margin tile 106, are shown in FIG. Elongated vertical lines LV0-LV7 traverse the entire core tile 101 and terminate in marginal tiles 104 and 106 in each of the two rows. Long vertical lines LV0-LV7 can be connected conventionally to selected ones of tile interconnect lines M0-M15 and lines TQ0-TQ3 in marginal tiles 104 and 106 in connection with FIGS. 10A-10D It is. In addition, long lines LV0-LV7 are connectable to selected lines in programmable routing matrix 201, as described above with respect to FIGS. For the sake of simplicity, the horizontal long lines LV0-LV7 are not shown in FIG. 9, but are shown in FIGS. 2A and 6.
In the embodiment shown in FIG. 9, the vertical long lines LV0-LV7 in the three upper core tiles 101 are separated from the portions in the three lower core tiles 101 by the long line divider LLS. The partially enlarged view shows that the long line splitter LLS in one embodiment includes an n-type transistor which is turned off by a low voltage to the control gate CG, thereby dividing the vertical long line into upper and lower segments. It indicates that Long line splitters LLS are commonly used in large chip embodiments to enable the upper and lower long lines to be driven separately from each other by location on the chip. As shown in FIG. 1, the horizontal long lines LV0 to LV7 are also divided at the center of the chip 100 by the long line divider LLS. In other embodiments, the long line splitters LLS and LLSA may be provided along the same long line as some long line splitters, or the long line splitter LLSB may be located within one edge tile. Provided between one end of the long line and one end of the long line in the adjacent border tile, these long lines are connected to each other in a programmable manner.
The marginal tile for the embodiment of FIG. 2A
10A-10D show the edge tile shown in FIG. 2A in more detail. More specifically, FIGS. 10A-10D show a left edge tile 103, an upper edge tile 104, a right edge tile 105, and a lower edge tile 106, respectively. Each edge tile in these embodiments is typically, but not necessarily, connected to at least one of the pads PV, PZ, PY, and PX. In another embodiment, described in more detail below with reference to FIG. 1, there is at least one marginal tile that is not connected to any pad.
In FIG. 10A, four pads PV, PZ, PY, and PX are connected to margin tile 103 via input / output (I / O) devices IOBV, IOBZ, IOBY, and IOBX, respectively. Each of the I / O devices IOBV, IOBZ, IOBY, and IOBX is connected to the border tile 103 by three lines. For example, I / O device IOBV is connected to margin tile 106 by I / O input line IV, I / O output line OV, and tri-state line TSV. Note that the output signal provided to pad P42 by output line OV is controlled by I / O tri-state line TSV. Similar lines are provided for I / O devices IOBZ, IOBY, and IOBX.
The PIP full distribution I / O input interconnect structure 1001 allows the edge tile input lines QIN0-QIN3 to be driven by signals on the I / O input lines to I / O input lines IV, IZ, IY, and IX . Adjacent output interconnect wiring structure 1004 allows signals from core tile 101 to output lines QE0-QE3 to be supplied to pads PV, PZ, PY, and PX. I / O output interconnect structure 1002 allows signals from adjacent core tiles (supplied from north lines N0-N7, south lines S0-S7, and east lines E1-E5 and E7-E11 for peripheral tile 103) and lengths. It becomes possible to supply signals to the shading lines LH0-LH7 and LV0-LV7 and the double-length lines DH0 and DH6 to the pads. The I / O output interconnect wiring structure 1002 has a nearly perfect PIP distribution, allowing signals coming into the left margin tile 103 from other points inside the chip to the left margin tile 103 from other parts of the chip. To any of the pads PV, PX, PY, and PZ, despite the sparse regular interconnect wiring structure 1006 between the line leading to and the marginal tile interconnect wiring lines M0-M15. Lead.
The intermediate interconnect wiring structure 1003 guides a signal coming from one of the tile interconnect wiring lines M0-M15M0-M15 to one of the marginal tile input lines QIN0-QIN3 and to a corresponding output line Q0-Q3 via a buffer. And supplies it to the corresponding lines TQ0-TQ3 via the three-state buffer block 302. The signal can then be supplied to horizontal long lines LH0-LH7 and vertical long lines LV0-LV7. Thus, signals to the edge tile input lines QIN0-QIN3 drive the lines TQ0-TQ3 via the tri-state buffer block 302 immediately after the output lines Q0-Q3.
The feedback interconnect wiring structure 1005 provides a signal to the output lines Q0-Q3 for the tile interconnect lines, i.e., the north line N0-N7, the south line S0-S7, the east line E1-E11, the double long lines DE0, DE6, DH0. And DH6, and drives the interconnection lines M0-M15 connected to the long lines LV0-LV7. In this manner, the marginal tile 103 provides a connection to the pad with external connections to the chip 100 and the adjacent core tile 101 chip, and a connection to the adjacent marginal tile (or the adjacent corner tile detailed below). enable. Pads PV, PZ, PY, and PX indicate pads P42, 41, 40, and 39, respectively, shown in FIG.
10B, 10C, and 10D show marginal tiles 104, 105, and 106, respectively. Since these tiles have the same structure except for the orientation and have the same reference numerals as those shown in FIG. 10A, the details of the interface structure shown in FIGS. 10B, 10C, and 10D are not described here.
I / O interface for optional pads
FIG. 10C illustrates a combination of connected and unconnected pads, thereby illustrating the achievable flexibility at the mask level.
In this embodiment, one unconnected pad PZ and connected pads PV, PY, PX have the circuit arrangement represented by P6, P7 and P8 (connected to the marginal tile 105) in FIG. Go live. As shown in FIG. 1, a predetermined number of pads are connected to each edge tile. For example, pad P17 is the only pad connected to edge tile 106. Thus, as shown in FIG. 10D, only one of the pads PV, PZ, PY, and PX (pad PV in this embodiment) is connected to the marginal tile 106.
Returning to FIG. 10C, pad PZ and its input / output buffer structure IOBZ have been removed, reducing the overall chip size by reducing the total number of pads on the chip. The input line IZ and the output line OZ are short-circuited in a region outside the external tile 105 in some embodiments. In this way, all tiles 105 are similarly laid out regardless of the number of pads PV, PZ, PY, and PX. Returning to FIG. 1, pads P6, P7 and P8 are connected to one edge tile 105. In FIG. 10D, pad PY and associated structures IOBY and ESDY are not provided. That is, the embodiment of FIG. 10D represents the pads P26 to P28 of FIG. In another embodiment of the present invention, the other pads are removed until all four pads have been removed. For example, FIG. 1 includes several edge tiles that do not receive any pad connections (two of the edge tiles 103, one of the edge tiles 104, and one of the edge tiles 105). No pads are connected to each.)
Corner tile
FIGS. 11A-11D show four corner tiles 113, 114, 115 and 116 of chip 100 (FIG. 1), respectively. FIG. 11A includes a conventional boundary scan block BSCAN conforming to IEEE 1149.1. The block is described in more detail in the Xilinx application note "Boundary Scanning in the XC4000 Device" by Luis Morales, published by Xilinx Inc., 2100 Logic Drive, San Jose, California, 95124, California. And hereby incorporated by reference herein in its entirety. In FIG. 11A, the upper left corner tile 113 has fixed connections from the single length east line E0-E7 to the single length south line S0-S7, respectively, and the long horizontal lines LH0-LH7 to the long vertical lines LV0-LV7. , Including programmable connections to each. Further, FIG. 11A illustrates one embodiment of an interconnect wiring structure 1101 that provides the programmable connections of the boundary scan block BSCAN to the single and long lines. Corner tile 113 includes a programmable connection to an external pin P43 that provides global clock signal SGCK1.
The corner tile 11 shown in FIG. 11B has the same circuit arrangement as the corner tile 113 (FIG. 11A). More specifically, the tiles 114 (FIG. 11B) have fixed connections connecting the single long west lines W0-W7 to the single long south lines S0-S7, respectively, and the long horizontal lines LH0-LH7 connecting to the long vertical lines LV0. And a programmable connection to each connect to LV7. 11A and 11B, the long vertical line LV0 is connected to the long horizontal line LH0, but due to the layout of tiles 113 and 114, these lines are drawn elsewhere in the figure and therefore The outer tiles 113 and 114 have different appearances in FIGS. 11A and 11B. Corner tile 114 includes a clock input pin P1 for supplying clock signal SGCK4. The corner tile 114 provides an interconnect wiring structure that provides a programmable connection between the conventional oscillating / counting circuit DIV used for bit counting during circuit layout of the chip 100 and the above-described single and long lines. Including 1102. In one embodiment, the circuit DIV is used during chip operation to provide an on-chip oscillator or counter divider. The circuit DIV is arranged so as to divide an internal oscillator signal or a signal supplied by a user. Corner tile 114 further includes a boundary scan update signal, the signal BSUPD, which is the output of a portion of the standard boundary scan circuit (most of which is located in tile 113). In this embodiment, the signal BSUPD is provided in a programmable manner on the west lines W2 and W3 (and thus on the west lines S2 and S3) and on the long horizontal lines LH2 and LH3 (and thus on the long vertical lines LV2 and LV3).
FIG. 12 shows one embodiment of a circuit for implementing the oscillator / counter circuit DIV of FIG. 11B. Two output taps, OSCI and OSC2, are provided and these oscillators can be arranged to produce twelve frequencies which are the divided output of the original input frequency. The internal oscillator OSC supplies an oscillator signal to the NAND gate 1231. NAND gate 1231 is enabled by memory cell OSCRUN. When enabled, the output signal from oscillator OSC is provided to multiplexer 1201.
The memory cells 1202 are either provided by the multiplexer 1201 to supply the output signal from the internal oscillator OSC, or equal to the signal to one of the single long west lines W0-W3 (the signal to the single long south line S0-SW, respectively). 11B) or a signal to one of the long horizontal lines LH0-LH3 (equivalent to a signal to the long vertical lines LV0-LV3). Multiplexer 1201 provides an output signal that is divided by flip-flops 1214 through 1220.
Multiplexers 1225 and 1226 provide division ratio select inputs to the data input terminals of flip-flops 1227 and 1228, respectively. The outputs of these flip-flops are supplied as signals to taps OSC1 and OSC2. Flip-flops 1227 and 1228 receive the clock from the original input signal and reduce the skew of the output signals from multiplexers 1225 and 1226. The multiplexer 1225 is controlled by the memory cells OSC1A and OSC1B and supplies a switching signal, that is, a signal that can be an input signal from the multiplexer 1201 divided by 4, 16, 64, or 256. Depending on the settings in the memory cell 1203, the multiplexer 1204 can output the original clock signal output from the multiplexer 1201 or supply the divided signal (the original frequency divided by 512) which is the output from the flip-flop 1213. it can. When the multiplexer 1204 is set to output the output signal of the multiplexer 1201, the original clock signal is supplied from the multiplexer 1226 in a form of being divided by 2, 8, 32 or 128. When the multiplexer 1204 is set to supply a divided signal from the flip-flop 1213, the multiplexer 1226 supplies an output obtained by dividing the frequency of the original input signal to the multiplexer 1201 by 1024, 4,096, 16,384 or 65,536. I do. Thus, the signals to output taps OSC1 and OSC2 are programmed to oscillate at a number of different selected frequencies.
FIG. 11C shows the lower right corner tile 115. Corner tiles 115 connect long horizontal lines LH0-LH7 and long vertical lines LV0-LV7 in a programmable manner, respectively, and connect north line N0-N7 to west line W0-W7. The corner tiles 115 include a programmable interconnect arrangement, ie, a start-up block STARTUP that includes north lines N0-N7 (and thus west lines W0-W7) and long vertical lines LV0-LV7 (and thus long horizontal lines LH0-LH7). And an interconnect wiring structure 1103 that connects to the memory in a programmable manner. The start-up block STARTUP arranges the signals sequentially and controls the timing of the start-up function accompanying the start of operation of the chip 100 (FIG. 1).
During the start-up function, three things are required to move from the circuit placement mode to the operation mode. That is, the emission of the signal to the global tri-state signal terminal GSR, the emission of the signal to the global reset signal terminal GSR, and the signal to the load completion terminal DONE (all the circuit arrangement bits are loaded to the appropriate locations in the FPGA). To show that it is a release. The start-up block STARTUP allows the user to program the sequence of emission of these signals and the timing of these signals (eg, separating each signal by one, two or three clock cycles, etc.). To
FIG. 11D shows a lower left tile 116 formed by connecting a 1-fold long line and a long line in the same manner as the other three tiles. The lower left corner tile 116 also includes a readback unit RDBK. The read-back block RDBK allows a user to read the contents of the circuit layout memory to an arbitrary data line, and to read to an external connection pin via a data line terminal of the read-back unit RDBK. The trigger terminal TRIG in the readback unit RDBK is for a signal that triggers copying of one line of circuit arrangement data from the circuit arrangement memory to the same shift register loaded with the circuit arrangement memory. The signal to the clock terminal CLK controls the shift-out of the data to the line DATA. The signal to terminal RIP during reading prevents the chip from sending another signal from trigger terminal TRIG during data shift-out. In this circuit, the circuit layout data for the entire chip is shifted out of the chip to any one of the external pins during the operation of the chip according to the initial circuit layout path to each tile 116.
From the foregoing description, many more embodiments of the invention will be apparent to those skilled in the art. For example, while the above description relates to embodiments where the core tile is square or square, another embodiment includes a tile having six sides.
As mentioned above, the core tiles need not be identical. A set of tile designs with different logical contents can also be provided. If the tile design obeys common boundary constraints, chips can be formed by combining the tile designs in various patterns. To be successful, each tile design must have a good signal distribution within the tile. The tile routing matrix must efficiently distribute the incoming signal to the logic block input terminals and direct the logic block output signal to the tile perimeter. Some tiles have no logic and only RAM memory, and some tiles have routing means without logic and memory. In addition, tiles that physically contain input / output pads can be designed, and the padded tile design can be combined with other tile designs to achieve distributed access to logic. These other embodiments are intended to be included within the scope of the present invention. This invention is described in the claims.

Claims (9)

An FPGA structure having a plurality of core tiles, wherein each core tile has a circuit arrangement flexible logic block matrix,
A programmable routing matrix;
Connecting means for connecting the circuit layout flexible logic block to another circuit layout flexible logic block matrix in an adjacent core tile;
An inter-matrix connection line connecting the circuit arrangement flexible logic block to the programmable routing matrix;
A routing line connecting the programmable routing matrix to a programmable routing matrix in an adjacent core tile. The FPGA tile structure of claim 1, further comprising a plurality of elongated lines extending horizontally through the core tile, wherein at least one of the plurality of elongated lines is coupled to at least one of the inter-matrix connection lines. 3. The FPGA tile structure of claim 2, further comprising a plurality of elongated lines extending vertically through said core tile, wherein at least one of said plurality of elongated lines is coupled to at least one of said inter-matrix connection lines. 4. The FPGA tile structure of claim 3, further comprising a global horizon coupled to the circuit layout flexible logic block matrix and the programmable routing matrix. The FPGA tile structure of claim 1, wherein said connection means includes a carry output line and a carry input line, said carry output line being coupled to a carry input line in an adjacent core tile. A plurality of paired structures each including a circuit layout flexible logic block matrix and a programmable routing matrix;
A plurality of connection lines connecting the circuit arrangement flexible logic block matrix to the programmable routing matrix;
An FPGA tile structure comprising the programmable routing matrix and another programmable routing matrix in another paired structure. Means for connecting the circuit arrangement flexible logic block matrix in one paired structure to a plurality of circuitable logic block matrices in another paired structure without using the programmable routing matrix. 7. The FPGA tile structure of claim 6, including: The means for connecting
A plurality of single-length lines connecting the first programmable routing matrix to an adjacent programmable routing matrix;
7. The FPGA tile structure of claim 6, further comprising a plurality of double-length lines connecting said first programmable routing matrix to a non-adjacent programmable routing matrix. 7. The FPGA tile structure of claim 6, further comprising a plurality of elongate lines each of which can be programmably connected to a plurality of adjacent programmable routing matrices.

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