JP3547474B2

JP3547474B2 - Cryptographic operation circuit

Info

Publication number: JP3547474B2
Application number: JP05086394A
Authority: JP
Inventors: 直哉鳥居; 高行長谷部; 裕輝佐藤; 克己小林; 俊文藤本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-22
Filing date: 1994-03-22
Publication date: 2004-07-28
Anticipated expiration: 2019-07-28
Also published as: JPH07261662A

Description

【０００１】
【産業上の利用分野】
本発明は暗号演算回路に係り、特に複数のモードでデータを暗号化、復号化する暗号演算回路に関する。
【０００２】
暗号演算によるデータの暗号化、復号化には多数の操作モードが存在し、標準化も完了している（ＪＩＳＸ５０５２−１９９０：”６４ビットのブロック暗号アルゴリズムの利用モード”）。利用者は、適用アプリケーションにより適切な処理モードを選択し使用する。その幅広い利用者に対応するために、その操作モードを共通の回路で汎用化を実現し、且つ、回路規模を最小に抑えることが要望されている。また、最短演算時間であることが望まれる。
【０００３】
【従来の技術】
図２３は従来の暗号演算回路の一例の構成を示す図である。
【０００４】
図２３に示す暗号演算回路１００は、入力レジスタ１０１と、ＣＢＣ暗号化回路１０２と、ＣＢＣ復号化回路１０３と、ＣＦＢ暗号化回路１０４と、ＣＦＢ復号化回路１０５と、ＯＦＢ回路１０６と、５入力のセレクタ１０７と、暗号処理回路１０８と、５入力のセレクタ１０９と、出力レジスタ１１０とから構成されている。
【０００５】
ＣＢＣ暗号化回路１０２及びＣＢＣ復号化回路１０３及びＣＦＢ暗号化回路１０４及びＣＦＢ復号化回路１０５及びＯＦＢ暗号化復号化回路１０６は並列に接続されており、セレクタ１０７と１０９を切り換えることで、ＣＢＣモード、ＣＦＢモード、及びＯＦＢモードによる暗号演算を行うことができる。
【０００６】
ＣＢＣ暗号化回路１０２は、図２４に示す如く、レジスタ１１１とエクスクルーシブオア回路１１２とから構成される。ＣＢＣ復号化回路１０３は、図２５に示す如く、レジスタ１１３とエクスクルーシブオア回路１１４とから構成される。
【０００７】
ＣＦＢ暗号化回路１０４は、図２６に示す如く、シフトレジスタ１１５とエクスクルーシブオア回路１１６とから構成される。ＣＦＢ復号化回路１０５は、図２７に示す如く、シフトレジスタ１１７とエクスクルーシブオア回路１１８とから構成される。また、ＯＦＢ暗号化復号化回路１０６は、図２８に示す如く、シフトレジスタ１１９とエクスクルーシブオア回路１２０とから構成される。
【０００８】
【発明が解決しようとする課題】
上記した従来の暗号演算回路では、１つの演算モードに対して各々専用の回路をセレクタにより切り換えて使用する構成であったため、多数の演算モードを必要とする場合には多入力のセレクタを２個必要とし、且つ、各々の回路が有するレジスタ（シフトレジスタ）は回路規模が大きいために、大がかりな回路となってしまう問題があった。
【０００９】
また、ｋビットＣＦＢモードあるいはｋビットＯＦＢモードでデータのｋビットフィードバックを必要とする場合、データフィードバックにシフトレジスタを使用していたために、ｎビットをフィードバックするためにはｋクロックを入力してやる必要がある。このため、ｋが増大するにつれてフィードバックに要する時間が増大し、暗号処理のための遅延時間が大きくなるという問題も生じていた。
【００１０】
そこで本発明は、上記の問題点を解決した暗号演算回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の問題を解決するために、本発明では図１に示す原理図の通り構成した。
【００１２】
すなわち、入力データが格納される入力レジスタ１と、入力レジスタ１からのデータを第１のゲート信号Ｇ1に応じてゲートして出力する第１のゲート手段２と、第１のデータを第２のゲート信号Ｇ２に応じてゲートして出力する第２のゲート手段４と、一方の入力に第１のゲート手段からの出力データを供給され、他方に第２のゲート手段４からの出力データを供給され、第１のゲート手段２からの出力データと第２のゲート手段４からの出力データとをエクスクルーシブオアしたデータを出力する第１のエクスクルーシブオア回路３と、第１のエクスクルーシブオア回路３からの出力データに対して暗号処理を行う暗号処理手段５と、第２のデータを第３のゲート信号Ｇ３に応じてゲートして出力する第３のゲート手段７と、一方の入力に暗号処理手段５からの出力データを供給され、他方の入力に第３のゲート手段７からの出力データを供給され、暗号処理手段５からの出力データと第３のゲート手段７からの出力データとをエクスクルーシブオアしたデータを出力する第２のエクスクルーシブオア回路６と、第２のエクスクルーシブオア回路６からの出力データを格納する出力レジスタ８と、入力レジスタ１からのデータと、暗号処理手段５からのデータと、第２のエクスクルーシブオア回路６からのデータと、第１のデータのいずれかを選択出力する第１のセレクタ９と、第１のセレクタ９からの出力データを一時的に格納し、第１のデータとして出力する格納手段１０と、格納手段１０からのデータと、入力レジスタ１からのデータのいずれかを第２のデータとして選択出力する第２のセレクタ１１とから構成した。
【００１３】
【作用】
上記構成の本発明によれば、第１のゲート信号Ｇ１及び第２のゲート信号Ｇ２及び第３のゲート信号Ｇ３に応じて第１のゲート手段２及び第２のゲート手段４及び第３のゲート手段７からの出力データがゲートされ、且つ、第１のセレクタと第２のセレクタの出力データが選択されることでデータの流れが制御され、ＥＣＢモード、ＣＢＣモード、ＣＦＢモード、及びＯＦＢモードの各モードで回路が共用化されて動作するように作用する。
【００１４】
すなわち、第１のゲート信号Ｇ１をハイレベル（１）、第２のゲート信号Ｇ２をローレベル（０）、第３のゲート信号Ｇ３をローレベル（０）とすることで、データの流れは図２に太線で示す様に制御される。したがって、ＥＣＢモードの暗号化及び復号化処理が行われる。
【００１５】
また、第１のゲート信号Ｇ１をハイレベル（１）、第２のゲート信号Ｇ２をハイレベル（１）、第３のゲート信号Ｇ３をローレベル（０）とすることで、データの流れは図３に太線で示す様に制御される。したがって、ＣＢＣモードの暗号化処理が行われる。
【００１６】
また、第１のゲート信号Ｇ１をハイレベル（１）、第２のゲート信号Ｇ２をローレベル（０）、第３のゲート信号Ｇ３をハイレベル（１）とすることで、データの流れは図４に太線で示す様に制御される。したがって、ＣＢＣモードの復号化処理が行われる。
【００１７】
また、第１のゲート信号Ｇ１をローレベル（０）、第２のゲート信号Ｇ２をハイレベル（１）、第３のゲート信号Ｇ３をハイレベル（１）として第２のエクスクルーシブオア回路６からの下位ｋビットを第１のセレクタ９より出力することで、データの流れは図５に太線で示す様に制御される。したがって、ｋビットＣＦＢモードの暗号化処理が行われる。
【００１８】
また、第１のゲート信号Ｇ１をローレベル（０）、第２のゲート信号Ｇ２をハイレベル（１）、第３のゲート信号Ｇ３をハイレベル（１）として入力レジスタ１からの下位ｋビットを第１のセレクタ９より出力することで、データの流れは図６に太線で示す様に制御される。したがって、ｋビットＣＦＢモードの復号化処理が行われる。
【００１９】
なお、ｋビットの選択は第１のセレクタ９のｋビット幅選択で行い、シフトレジスタを用いないため高速にフィードバックが可能となっている。
【００２０】
そして、第１のゲート信号Ｇ１をローレベル（０）、第２のゲート信号Ｇ２をハイレベル（１）、第３のゲート信号Ｇ３をハイレベル（１）として暗号処理手段５からの下位ｋビットを第１のセレクタ９より出力することで、データの流れは図７に太線で示す様に制御される。したがって、ＯＦＢモードの暗号化及び復号化処理が行われる。
【００２１】
【実施例】次に、図面を参照して本発明の実施例について説明する。図８は本発明の一実施例の構成図であり、ＬＳＩ化されている。
【００２２】
本実施例では、ブロック長は６４ビットの米国標準暗号ＤＥＳ（ＤａｔａＥｎｃｒｙｐｔｉｏｎＳｔａｎｄａｒｄ，ＦＩＰＳ４６，１９７７）で、モード処理は、ＥＣＢモード、ＣＢＣモード、１ビットＣＦＢモード、８ビットＣＦＢモード、１６ビットＣＦＢモード、１ビットＯＦＢモード、６４ビットＯＦＢモードを実現している。
【００２３】
データの入出力モードとして、パラレルインタフェースとシリアルインタフェースを持つが、その入出力モードと操作モードとの関係を図９に示す。
【００２４】
すなわち、パラレルインタフェースではＥＣＢモード、ＣＢＣモード、８ビットＣＦＢモード、１６ビットＣＦＢモード、６４ビットＯＦＢモード、及びＩＶ（ＩｎｉｔｉａｌＶｅｃｔｏｒ）設定が処理可能であり、シリアルインタフェースでは１ビットＣＦＢモード、１ビットＯＦＢモード、６４ビットＯＦＢモード、及びＩＶ設定が処理可能である。
【００２５】
図８に戻って説明するに、２１は入力データが一時的に格納される入力レジスタである。２２はＥＣＢモード、ＣＢＣモード時に第１のゲート信号Ｇ１がハイレベルとなり、入力レジスタ２１からのデータをゲートして通す第１のゲート手段であるアンドゲートである。
【００２６】
また、２３はＣＢＣ暗号化モード、１ビットＣＦＢモード、８ビットＣＦＢモード、１６ビットＣＦＢモード、１ビットＯＦＢモード、及び６４ビットＯＦＢモード時に第２のゲート信号Ｇ２がハイレベルとなり、格納手段であるＩＶレジスタ３１からの第１のデータであるＩＶデータをゲートして通す第２のゲート手段であるアンドゲートである。
【００２７】
アンドゲート２２の出力とアンドゲート２３の出力は、第１のエクスクルーシブオア回路である入力側エクスクルーシブオア回路２４に入力される。２５はＤＥＳ演算を行うＤＥＳアルゴリズム回路である。ＤＥＳアルゴリズム回路２５の出力は、第２のエクスクルーシブオア回路である出力側エクスクルーシブオア回路２６の一方の入力に入力される。２７は出力側エクスクルーシブオア回路２６からの出力データを一時的に格納する出力レジスタである。
【００２８】
２８は８ビットＣＦＢ暗号化モード、１６ビットＣＦＢ暗号化モード時のフィードバックデータ（入力０）か、８ビットＣＦＢ復号化モード、１６ビットＣＦＢ復号化モード時のフィードバックデータ（入力１）かを選択して出力する２入力セレクタである。２９は１６ビットＣＦＢモード時のフィードバックデータ（入力０）か、８ビットＣＦＢモード時のフィードバックデータ（入力１）かを選択して出力する２入力セレクタである。
【００２９】
３０は８ビットＣＦＢモード、１６ビットＣＦＢモード時のフィードバックデータ（入力０）か、ＣＢＣ暗号化／６４ビットＯＦＢモード時のフィードバックデータ（入力１）か、ＣＢＣ復号化モード時のフィードバックデータ／ＩＶ設定時のＩＶデータ（入力２）か、１ビットＯＦＢモード時のフィードバックデータ（入力３）か、１ビットＣＦＢモード時のフィードバックデータ（入力４）かを選択して出力する５入力セレクタである。セレクタ２８及び２９及び３０により第１のセレクタを構成している。
【００３０】
３１はＩＶデータを一時的に格納するＩＶレジスタである。３２はＣＢＣ復号モード時のフィードバックデータ（入力０）か、６４ビットＯＦＢモード（パラレル入力）、８ビットＣＦＢモード、１６ビットＣＦＢモード時のフィードバックデータ（入力１）かを選択して出力する２入力セレクタであり、第２のセレクタに相当する。
【００３１】
３３は１ビットＣＦＢ復号化モード時のフィードバックデータ（入力０）か１ビットＣＦＢ暗号化モード時のフィードバックデータ（入力１）かを選択して出力する２入力セレクタである。
【００３２】
３４は６４ビットＯＦＢモードのシリアルインタフェース時のＩＶレジスタ３１の出力データ（ＤＥＳ演算結果）を６４ビットパラレルデータからシリアルデータに変換するパラレル・シリアル変換回路である。３５は１ビットＯＦＢモード、１ビットＣＦＢモードのシリアルインタフェース時のＤＥＳ演算結果データ（入力０）か、６４ビットＯＦＢモードのシリアルインタフェース時のＤＥＳ演算結果データ（入力１）かを選択して出力する２入力セレクタである。
【００３３】
３６はエクスクルーシブオア回路である。また、３７はＣＢＣ復号化、８ビットＣＦＢモード、１６ビットＣＦＢモード、６４ビットＯＦＢモード時に第３のゲート信号Ｇ３がハイレベルとなり、セレクタ３２からの出力データをゲートして通すアンドゲートである。４１はシリアル入力端子、４２はシリアル出力端子である。
【００３４】
図１０はＥＣＢ（ＥｌｅｃｔｒｉｃＣｏｄｅＢｏｏｋ）モードを示す図である。同図（Ａ）に示す如く各アンドゲート２２，２３がゲートされ、各セレクタ２８，２９，３０，３２，３３，３５からの出力が出力される（セレクタ３２の出力がオフ、他のセレクタ出力はドントケア（”Ｘ”））と、データの流れは同図（Ｂ）に太線で示す通りに制御される。
【００３５】
すなわち、入力レジスタ２１に入力された１ブロック（６４ビット）のデータはアンドゲート２２を通った後入力側エクスクルーシブオア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗号化（復号化）された後出力側エクスクルーシブオア回路２６を通って出力レジスタ２７でラッチされる。
【００３６】
図１１はＩＶ設定を示す図である。同図（Ａ）に示す如く各アンドゲート２２，２３がゲートされ、各セレクタ２８，２９，３０，３２，３３，３５からの出力が出力（セレクタ３０は入力２を出力し、他のセレクタ出力はドントケア（”Ｘ”））されると、データの流れは同図（Ｂ）に太線で示す通りに制御される。
【００３７】
ＣＢＣモード、ＣＦＢモード、ＯＦＢモードで暗号化（復号化）する場合は、始に次のようにＩＶ設定する必要がある。すなわち、入力レジスタ２１でラッチされたＩＶデータ（６４ビット）はセレクタ３０の入力０に入力され、ＩＶレジスタ３１に設定される。
【００３８】
図１２はＣＢＣ（ＣｉｐｈｅｒＢｌｏｃｋＣｈａｉｎｉｎｇ）暗号化モードを示す図である。同図（Ａ）に示す如く各アンドゲート２２，２３がゲートされ、各セレクタ２８，２９，３０，３２，３３，３５からの出力が出力される（セレクタ３０が入力１を出力し、セレクタ３２の出力がオフ、他のセレクタ出力はドントケア（”Ｘ”））と、データの流れは同図（Ｂ）に太線で示す通りに制御される。
【００３９】
すなわち、ＩＶレジスタ３１にＩＶデータを設定（第１１図参照）し、入力レジスタ２１でラッチされた１ブロック目のデータは、アンドゲート２２を通った後入力側エクスクルーシブオア回路２４に入力される。入力側エクスクルーシブオア回路２４のもう一方の入力には、ＩＶレジスタ３１に設定されたＩＶデータが入力され、このＩＶデータと入力データの排他的論理和をとったデータがＤＥＳアルゴリズム回路２５で暗号化される。
【００４０】
暗号化された出力データは、１ブロック目の暗号化データとして出力側エクスクルーシブオア回路２６を通り出力レジスタ２７でラッチされると共に、セレクタ３０の入力１に入力されてセレクタ３０より出力され、ＩＶレジスタに設定される。２ブロック目の入力データは、ＩＶレジスタ３１に設定された１ブロック目の暗号化データと入力側エクスクルーシブオア回路２４で排他的論理和をとり暗号化される。２ブロック目以降のデータは以上の操作の繰り返しとなる。
【００４１】
図１３はＣＢＣ復号化モードを示す図である。同図（Ａ）に示す如く各アンドゲート２２，２３がゲートされ、各セレクタ２８，２９，３０，３２，３３，３５からの出力が出力される（セレクタ３０が入力２を出力し、セレクタ３２が入力０を出力し、他のセレクタ出力はドントケア（”Ｘ”））と、データの流れは同図（Ｂ）に太線で示す通りに制御される。
【００４２】
すなわち、ＩＶレジスタ３１にＩＶデータを設定（第１１図参照）し、入力レジスタ２１でラッチされた１ブロック目のデータは、アンドゲート２２を通った後入力側エクスクルーシブオア回路２４を通りＤＥＳアルゴリズム回路２５に入力されると共に、セレクタ３０の入力２に入力される。ＤＥＳアルゴリズム回路２５で復号化されたデータは、ＩＶレジスタ３１に設定されたＩＶデータと出力側エクスクルーシブオア回路２６で排他的論理和をとり、出力レジスタ２７でラッチされる。
【００４３】
この時点で、１ブロック目の入力データはセレクタ３０からＩＶレジスタ３１に設定される。２ブロック目以降の入力データの復号化は、ＤＥＳアルゴリズム回路２５で復号化された後に１ブロック前の入力データとの排他的論理和をとり復号化データとなる。
【００４４】
図１４は１ビットＣＦＢ（ＣｉｐｈｅｒＦｅｅｄＢａｃｋ）暗号化モードを示す図である。同図（Ａ）に示す如く各アンドゲート２２，２３がゲートされ、各セレクタ２８，２９，３０，３２，３３，３５からの出力が出力される（セレクタ３０が入力４を出力し、セレクタ３３が入力０を出力し、セレクタ３５が入力１を出力し、他のセレクタ出力はドントケア（”Ｘ”））と、データの流れは同図（Ｂ）に太線で示す通りに制御される。
【００４５】
すなわち、ＩＶレジスタ３１にＩＶデータを設定（第１１図参照）し、１ブロック目のＩＶデータはアンドゲート２３を通った後入力側エクスクルーシブオア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗号化される。暗号化されたデータの上位１ビットはセレクタ３５の入力０に入力されると共に、入力端子４１よりシリアルで入力された入力データ１ビットとエクスクルーシブオア回路３６で排他的論理和をとり、暗号化データとして出力端子４２より出力される。
【００４６】
２ブロック目のＩＶデータは、１ブロック目のＩＶデータの下位６３ビットが上位６３ビットとなり、最下位ビットはセレクタ３３を通った１回目の暗号化データとなってセレクタ３０の入力４に入力され、このセレクタ３０の出力が２ブロック目のＩＶデータとしてＩＶレジスタ３１に設定される。２回目以降は以上の繰り返しとなる。
【００４７】
図１５は１ビットＣＦＢ復号化モードを示す図である。同図（Ａ）に示す如く各アンドゲート２２，２３がゲートされ、各セレクタ２８，２９，３０，３２，３３，３５からの出力が出力される（セレクタ３０が入力４を出力し、セレクタ３３が入力０を出力し、セレクタ３５が入力０を出力し、他のセレクタ出力はドントケア（”Ｘ”））と、データの流れは同図（Ｂ）に太線で示す通りに制御される。
【００４８】
すなわち、ＩＶレジスタ３１にＩＶデータを設定（第１１図参照）し、１ブロック目のＩＶデータはアンドゲート２３を通った後入力側エクスクルーシブオア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗号化される。暗号化されたデータの上位１ビットはセレクタ３５の入力０に入力されると共に、入力端子４１よりシリアルで入力された入力データ１ビットとエクスクルーシブオア回路３６で排他的論理和をとり、暗号化データとして出力端子４２より出力される。
【００４９】
２ブロック目のＩＶデータは、１ブロック目のＩＶデータの下位６３ビットが上位６３ビットとなり、最下位ビットはセレクタ３３を通った１回目の入力データとなってセレクタ３０の入力４に入力され、このセレクタ３０の出力が２ブロック目のＩＶデータとしてＩＶレジスタ３１に設定される。２回目以降は以上の繰り返しとなる。
【００５０】
図１６は８ビットＣＦＢ暗号化モードを示す図である。同図（Ａ）に示す如く各アンドゲート２２，２３がゲートされ、各セレクタ２８，２９，３０，３２，３３，３５からの出力が出力される（セレクタ３０が入力０を出力し、セレクタ３２が入力１を出力し、セレクタ２９が入力１を出力し、セレクタ２８が入力０を出力し、他のセレクタ出力はドントケア（”Ｘ”））と、データの流れは同図（Ｂ）に太線で示す通りに制御される。
【００５１】
すなわち、ＩＶレジスタ３１にＩＶデータを設定（第１１図参照）し、１ブロック目のＩＶデータはアンドゲート２３を通った後入力側エクスクルーシブオア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗号化される。そして、入力レジスタ２１でラッチされてセレクタ３２を通った１ブロック目の入力データと出力側エクスクルーシブオア回路２６で排他的論理和をとり、１ブロック目の暗号化データとして出力レジスタ２７でラッチされる。
【００５２】
同時に、暗号化データの上位１６ビットはセレクタ２８の入力０に入力されてセレクタ２８より出力される。この出力の上位８ビットが２ブロック目のＩＶデータの下位８ビットに、また、１ブロック目のＩＶデータの下位５６ビットが２ブロック目のＩＶデータの上位５６ビットとなってセレクタ２９の入力１に入力されてセレクタ２９より出力される。セレクタ２９からの出力データはセレクタ３０の入力０に入力され、セレクタ３０より出力される。セレクタ３０からの出力データはＩＶレジスタ３１に２ブロック目のＩＶデータとして設定される。２回目以降は以上の繰り返しとなる。
【００５３】
図１７は８ビットＣＦＢ復号化モードを示す図である。同図（Ａ）に示す如く各アンドゲート２２，２３がゲートされ、各セレクタ２８，２９，３０，３２，３３，３５からの出力が出力される（セレクタ３０が入力０を出力し、セレクタ３２が入力１を出力し、セレクタ２９が入力１を出力し、セレクタ２８が入力１を出力し、他のセレクタ出力はドントケア（”Ｘ”））と、データの流れは同図（Ｂ）に太線で示す通りに制御される。
【００５４】
すなわち、ＩＶレジスタ３１にＩＶデータを設定（第１１図参照）し、１ブロック目のＩＶデータはアンドゲート２３を通った後入力側エクスクルーシブオア回路２４を通り、ＤＥＳアルゴリズム回路２５で復号化される。そして、入力レジスタ２１でラッチされてセレクタ３２を通った１ブロック目の入力データと出力側エクスクルーシブオア回路２６で排他的論理和をとり、１ブロック目の復号化データとして出力レジスタ２７でラッチされる。
【００５５】
同時に、１ブロック目の入力データの上位１６ビットはセレクタ２８の入力１に入力されてセレクタ２８より出力される。この出力の上位８ビットが２ブロック目のＩＶデータの下位８ビットに、また、１ブロック目のＩＶデータの下位５６ビットが２ブロック目のＩＶデータの上位５６ビットとなってセレクタ２９の入力１に入力されてセレクタ２９より出力される。セレクタ２９からの出力データはセレクタ３０の入力０に入力され、セレクタ３０より出力される。セレクタ３０からの出力データはＩＶレジスタ３１に２ブロック目のＩＶデータとして設定される。２回目以降は以上の繰り返しとなる。
【００５６】
図１８は１６ビットＣＦＢ暗号化モードを示す図である。同図（Ａ）に示す如く各アンドゲート２２，２３がゲートされ、各セレクタ２８，２９，３０，３２，３３，３５からの出力が出力される（セレクタ３０が入力０を出力し、セレクタ３２が入力１を出力し、セレクタ２９が入力０を出力し、セレクタ２８が入力０を出力し、他のセレクタ出力はドントケア（”Ｘ”））と、データの流れは同図（Ｂ）に太線で示す通りに制御される。
【００５７】
すなわち、ＩＶレジスタ３１にＩＶデータを設定（第１１図参照）し、１ブロック目のＩＶデータはアンドゲート２３を通った後入力側エクスクルーシブオア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗号化される。そして、入力レジスタ２１でラッチされてセレクタ３２を通った１ブロック目の入力データと出力側エクスクルーシブオア回路２６で排他的論理和をとり、１ブロック目の暗号化データとして出力レジスタ２７でラッチされる。
【００５８】
同時に、暗号化データの上位１６ビットはセレクタ２８の入力０に入力されてセレクタ２８より出力される。この出力の上位１６ビットが２ブロック目のＩＶデータの下位１６ビットに、また、１ブロック目のＩＶデータの下位４８ビットが２ブロック目のＩＶデータの上位４８ビットとなってセレクタ２９の入力０に入力されてセレクタ２９より出力される。セレクタ２９からの出力データはセレクタ３０の入力０に入力され、セレクタ３０より出力される。セレクタ３０からの出力データはＩＶレジスタ３１に２ブロック目のＩＶデータとして設定される。２回目以降は以上の繰り返しとなる。
【００５９】
図１９は１６ビットＣＦＢ復号化モードを示す図である。同図（Ａ）に示す如く各アンドゲート２２，２３がゲートされ、各セレクタ２８，２９，３０，３２，３３，３５からの出力が出力される（セレクタ３０が入力０を出力し、セレクタ３２が入力１を出力し、セレクタ２９が入力０を出力し、セレクタ２８が入力１を出力し、他のセレクタ出力はドントケア（”Ｘ”））と、データの流れは同図（Ｂ）に太線で示す通りに制御される。
【００６０】
すなわち、ＩＶレジスタ３１にＩＶデータを設定（第１１図参照）し、１ブロック目のＩＶデータはアンドゲート２３を通った後入力側エクスクルーシブオア回路２４を通り、ＤＥＳアルゴリズム回路２５で復号化される。そして、入力レジスタ２１でラッチされてセレクタ３２を通った１ブロック目の入力データと出力側エクスクルーシブオア回路２６で排他的論理和をとり、１ブロック目の復号化データとして出力レジスタ２７でラッチされる。
【００６１】
同時に、１ブロック目の入力データの上位１６ビットはセレクタ２８の入力１に入力されてセレクタ２８より出力される。この出力の上位１６ビットが２ブロック目のＩＶデータの下位１６ビットに、また、１ブロック目のＩＶデータの下位４８ビットが２ブロック目のＩＶデータの上位４８ビットとなってセレクタ２９の入力０に入力されてセレクタ２９より出力される。セレクタ２９からの出力データはセレクタ３０の入力０に入力され、セレクタ３０より出力される。セレクタ３０からの出力データはＩＶレジスタ３１に２ブロック目のＩＶデータとして設定される。２回目以降は以上の繰り返しとなる。
【００６２】
図２０は１ビットＯＦＢ（ＯｕｔｐｕｔＦｅｅｄＢａｃｋ）モードを示す図である。同図（Ａ）に示す如く各アンドゲート２２，２３がゲートされ、各セレクタ２８，２９，３０，３２，３３，３５からの出力が出力される（セレクタ３０が入力３を出力し、セレクタ３５が入力０を出力し、他のセレクタ出力はドントケア（”Ｘ”））と、データの流れは暗号化、復号化共に同図（Ｂ）に太線で示す通りに制御される。
【００６３】
すなわち、ＩＶレジスタ３１にＩＶデータを設定（第１１図参照）し、１ブロック目のＩＶデータはアンドゲート２３を通った後入力側エクスクルーシブオア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗号化される。暗号化データの上位１ビットはセレクタ３５の入力０に入力されてセレクタ３５より出力され、エクスクルーシブオア回路３６の一方の入力に入力される。そして、シリアル入力端子４１からエクスクルーシブオア回路３６のもう一方の入力に入力される入力データ１ビットとエクスクルーシブオア回路３６で排他的論理和をとり、暗号化（復号化）データとしてシリアル出力端子４２より出力される。
【００６４】
２ブロック目のＩＶデータは、１ブロック目のＩＶデータの下位６３ビットが上位６３ビットとなり、最下位ビットはＤＥＳアルゴリズム回路２５の出力データの最上位ビットとなり、セレクタ３０の入力３に入力されてセレクタ３０より出力される。そして、セレクタ３０からの出力が２ブロック目のＩＶデータとしてＩＶレジスタ３１に設定される。２回目以降は以上の繰り返しとなる。
【００６５】
図２１は６４ビットＯＦＢモードシリアルインタフェースを示す図である。同図（Ａ）に示す如く各アンドゲート２２，２３がゲートされ、各セレクタ２８，２９，３０，３２，３３，３５からの出力が出力される（セレクタ３０が入力１を出力し、セレクタ３５が入力１を出力し、他のセレクタ出力はドントケア（”Ｘ”））と、データの流れは暗号化、復号化共に同図（Ｂ）に太線で示す通りに制御される。
【００６６】
すなわち、ＩＶレジスタ３１にＩＶデータを設定（第１１図参照）し、１ブロック目のＩＶデータはアンドゲート２３を通った後入力側エクスクルーシブオア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗号化される。暗号化データ６４ビットはパラレル・シリアル変換回路３４でシリアルデータに変換された後、セレクタ３５の入力１に入力されてセレクタ３５より出力される。
【００６７】
そして、セレクタ３５からの出力データとシリアル入力端子４１から入力された６４ビットのデータを、エクスクルーシブオア回路３６で１ビットずつ排他的論理和をとり、シリアルで６４ビット単位で暗号化（復号化）データとしてシリアル出力端子４２より出力する。
【００６８】
また、ＤＥＳアルゴリズム回路２５からの出力データはセレクタ３０の入力１に入力されてセレクタ３０より出力され、セレクタ３０からの出力データは２ブロック目のＩＶデータとしてＩＶレジスタ３１に設定される。２回目以降は以上の繰り返しとなる。
【００６９】
図２２は６４ビットＯＦＢモードパラレルインタフェースを示す図である。同図（Ａ）に示す如く各アンドゲート２２，２３がゲートされ、各セレクタ２８，２９，３０，３２，３３，３５からの出力が出力される（セレクタ３０が入力１を出力し、セレクタ３２が入力１を出力し、他のセレクタ出力はドントケア（”Ｘ”））と、データの流れは暗号化、復号化共に同図（Ｂ）に太線で示す通りに制御される。
【００７０】
すなわち、ＩＶレジスタ３１にＩＶデータを設定（第１１図参照）し、１ブロック目のＩＶデータはアンドゲート２３を通った後入力側エクスクルーシブオア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗号化される。ＤＥＳアルゴリズム回路２５からの出力暗号化データは、入力レジスタ２１でラッチされセレクタ３２より選択出力された１ブロック目の入力データと出力側エクスクルーシブオア回路２６で排他的論理和をとり、暗号化（復号化）データとして出力レジスタによりラッチされる。
【００７１】
また、ＤＥＳアルゴリズム回路２５からの出力データはセレクタ３０の入力１に入力されてセレクタ３０より出力され、セレクタ３０からの出力データは２ブロック目のＩＶデータとしてＩＶレジスタ３１に設定される。２回目以降は以上の繰り返しとなる。
【００７２】
このように本実施例によれば、各々のＤＥＳ操作モードで共通する機能を共用化することにより、従来回路では６４ビット×５＝３２０個必要であったエクスクルーシブオア回路を、６４ビット×２＝１２８個で暗号演算回路を構成することができる。また、６４ビットのシフトレジスタが５個必要であったものが６４ビットのレジスタ１個でよく、６４ビットの５入力セレクタが２個必要であったものが１乃至数個のセレクタで回路を構成可能となった。
【００７３】
したがって、従来回路と同等の機能を持たせてＬＳＩ化することを考慮した場合、回路規模を大幅に削減して小型化することが可能である。また、データのフィードバック時の遅延時間が、フィードバック量にかかわらず１クロックとなることにより、データのフィードバックが必要なＣＢＣモード、ＣＦＢモード、ＯＦＢモードでは、フィードバック量にかかわらず暗号処理時間を短縮することができる。
【００７４】
【発明の効果】
上述の如く本発明によれば、第１のゲート信号Ｇ１及び第２のゲート信号Ｇ２及び第３のゲート信号Ｇ３に応じて第１のゲート手段２及び第２のゲート手段４及び第３のゲート手段７からの出力データがゲートされ、且つ、第１のセレクタと第２のセレクタの出力データが選択されることでデータの流れが制御され、ＥＣＢモード、ＣＢＣモード、ＣＦＢモード、及びＯＦＢモードの各モードで回路が共用化されて動作するため、回路規模を従来よりも大幅に縮小することできて、ＬＳＩ化すれば小型のＬＳＩが得られる特長がある。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】ＥＣＢモードの暗号化及び復号化処理を示す図である。
【図３】ＣＢＣモードの暗号化処理を示す図である。
【図４】ＣＢＣモードの復号化処理を示す図である。
【図５】ｋビットＣＦＢモードの暗号化処理を示す図である。
【図６】ｋビットＣＦＢモードの復号化処理を示す図である。
【図７】ＯＦＢモードの暗号化及び復号化処理を示す図である。
【図８】本発明の一実施例の構成図である。
【図９】入出力モードと操作モードの関係を示す図である。
【図１０】ＥＣＢモードを示す図である。
【図１１】ＩＶ設定を示す図である。
【図１２】ＣＢＣ暗号化モードを示す図である。
【図１３】ＣＢＣ復号化モードを示す図である。
【図１４】１ビットＣＦＢ暗号化モードを示す図である。
【図１５】１ビットＣＦＢ復号化モードを示す図である。
【図１６】８ビットＣＦＢ暗号化モードを示す図である。
【図１７】８ビットＣＦＢ復号化モードを示す図である。
【図１８】１６ビットＣＦＢ暗号化モードを示す図である。
【図１９】
１６ビットＣＦＢ復号化モードを示す図である。
【図２０】
１ビットＯＦＢモードを示す図である。
【図２１】
６４ビットＯＦＢモードシリアルインタフェースを示す図である。
【図２２】
６４ビットＯＦＢモードパラレルインタフェースを示す図である。
【図２３】
従来の暗号演算回路の一例を示す図である。
【図２４】
ＣＢＣ暗号化回路を示す図である。
【図２５】
ＣＢＣ復号化回路を示す図である。
【図２６】
ＣＦＢ暗号化回路を示す図である。
【図２７】
ＣＦＢ復号化回路を示す図である。
【図２８】
ＯＦＢ暗号化・復号化回路を示す図である。
【符号の説明】
１，２１入力レジスタ
８，２７出力レジスタ
２２，２３，３７アンドゲート
２４入力側エクスクルーシブオア回路
２５ＤＥＳアルゴリズム回路
２６出力側エクスクルーシブオア回路
２８，２９，３０，３２セレクタ
３１ＩＶレジスタ[0001]
[Industrial applications]
The present invention relates to a cryptographic operation circuit, and more particularly to a cryptographic operation circuit that encrypts and decrypts data in a plurality of modes.
[0002]
There are many operation modes for encrypting and decrypting data by cryptographic operation, and standardization has been completed (JIS X5052-1990: "Usage mode of 64-bit block cipher algorithm"). The user selects and uses an appropriate processing mode according to the applied application. In order to respond to such a wide range of users, it is desired that the operation mode be generalized with a common circuit and the circuit scale be minimized. Further, it is desired that the operation time is the shortest.
[0003]
[Prior art]
FIG. 23 is a diagram showing a configuration of an example of a conventional cryptographic operation circuit.
[0004]
23 includes an input register 101, a CBC encryption circuit 102, a CBC decryption circuit 103, a CFB encryption circuit 104, a CFB decryption circuit 105, an OFB circuit 106, and five inputs. , A cryptographic processing circuit 108, a five-input selector 109, and an output register 110.
[0005]
The CBC encryption circuit 102, the CBC decryption circuit 103, the CFB encryption circuit 104, the CFB decryption circuit 105, and the OFB encryption decryption circuit 106 are connected in parallel. By switching the selectors 107 and 109, the CBC mode , CFB mode, and OFB mode.
[0006]
The CBC encryption circuit 102 includes a register 111 and an exclusive OR circuit 112, as shown in FIG. The CBC decoding circuit 103 includes a register 113 and an exclusive OR circuit 114, as shown in FIG.
[0007]
The CFB encryption circuit 104 includes a shift register 115 and an exclusive OR circuit 116, as shown in FIG. The CFB decoding circuit 105 includes a shift register 117 and an exclusive OR circuit 118, as shown in FIG. The OFB encryption / decryption circuit 106 includes a shift register 119 and an exclusive OR circuit 120, as shown in FIG.
[0008]
[Problems to be solved by the invention]
The above-described conventional cryptographic operation circuit has a configuration in which a dedicated circuit is switched by a selector for one operation mode, so that when a large number of operation modes are required, two multi-input selectors are required. There is a problem that the registers (shift registers) required and included in each circuit are large-scale circuits because the circuit scale is large.
[0009]
Further, when k-bit feedback of data is required in the k-bit CFB mode or the k-bit OFB mode, it is necessary to input k clocks in order to feed back n bits because a shift register is used for data feedback. is there. For this reason, there has been a problem that as k increases, the time required for feedback increases, and the delay time for encryption processing increases.
[0010]
Therefore, an object of the present invention is to provide a cryptographic operation circuit that solves the above-mentioned problems.
[0011]
[Means for Solving the Problems]
In order to solve the above problem, the present invention is configured as shown in the principle diagram of FIG.
[0012]
That is, an input register 1 in which input data is stored, first gate means 2 for gating data from the input register 1 in accordance with a first gate signal G1, and outputting the same, Second gate means 4 for gating the first data in accordance with the second gate signal G2 and outputting the gated data; One input is supplied with output data from the first gate means, On the other hand, the output data from the second gate means 4 is supplied, and the exclusive output of the output data from the first gate means 2 and the output data from the second gate means 4 is output. A first exclusive OR circuit 3, an encryption processing unit 5 for performing encryption processing on output data from the first exclusive OR circuit 3, Third gating means 7 for gating and outputting the second data according to the third gate signal G3; Output data from the encryption processing means 5 is supplied to one input, The other input is supplied with the output data from the third gate means 7, and outputs an exclusive OR of the output data from the encryption processing means 5 and the output data from the third gate means 7. A second exclusive OR circuit 6, an output register 8 for storing output data from the second exclusive OR circuit 6, data from the input register 1, data from the encryption processing means 5, and a second exclusive OR circuit. A first selector 9 for selecting and outputting data from the circuit 6 or one of the first data, and a storage unit for temporarily storing output data from the first selector 9 and outputting the data as first data 10 and a second selector 11 for selecting and outputting any of the data from the storage means 10 and the data from the input register 1 as the second data.
[0013]
[Action]
According to the present invention having the above-described configuration, the first gate means 2, the second gate means 4, and the third gate are controlled in accordance with the first gate signal G1, the second gate signal G2, and the third gate signal G3. The data flow is controlled by the output data from the means 7 being gated and the output data of the first selector and the second selector being selected, and the data flow of the ECB mode, CBC mode, CFB mode, and OFB mode is controlled. In each mode, the circuit operates so as to be shared.
[0014]
That is, the first gate signal G1 is at a high level (1), the second gate signal G2 is at a low level (0), and the third gate signal G3 is at a low level (0). 2 is controlled as shown by the thick line. Therefore, the ECB mode encryption and decryption processing is performed.
[0015]
The data flow is shown by setting the first gate signal G1 to high level (1), the second gate signal G2 to high level (1), and the third gate signal G3 to low level (0). 3 is controlled as shown by the thick line. Therefore, encryption processing in the CBC mode is performed.
[0016]
The data flow is shown by setting the first gate signal G1 to high level (1), the second gate signal G2 to low level (0), and the third gate signal G3 to high level (1). 4 is controlled as indicated by the thick line. Therefore, decoding processing in the CBC mode is performed.
[0017]
Further, the first gate signal G1 is set to a low level (0), the second gate signal G2 is set to a high level (1), and the third gate signal G3 is set to a high level (1). By outputting the lower k bits from the first selector 9, the data flow is controlled as shown by the thick line in FIG. Therefore, encryption processing in the k-bit CFB mode is performed.
[0018]
Further, the first gate signal G1 is set to low level (0), the second gate signal G2 is set to high level (1), and the third gate signal G3 is set to high level (1). By outputting the data from the first selector 9, the data flow is controlled as shown by the thick line in FIG. Therefore, decoding processing in the k-bit CFB mode is performed.
[0019]
The selection of k bits is performed by the k-bit width selection of the first selector 9, and a high-speed feedback is possible because no shift register is used.
[0020]
Then, the first gate signal G1 is set to low level (0), the second gate signal G2 is set to high level (1), and the third gate signal G3 is set to high level (1). Is output from the first selector 9, the data flow is controlled as shown by the thick line in FIG. Therefore, encryption and decryption processing in the OFB mode is performed.
[0021]
Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 8 is a block diagram of one embodiment of the present invention, which is implemented as an LSI.
[0022]
In this embodiment, the block length is a 64-bit U.S. standard encryption DES (Data Encryption Standard, FIPS 46, 1977), and the mode processing is ECB mode, CBC mode, 1-bit CFB mode, 8-bit CFB mode, 16-bit CFB mode. Mode, 1-bit OFB mode, and 64-bit OFB mode are realized.
[0023]
The data input / output mode has a parallel interface and a serial interface. The relationship between the input / output mode and the operation mode is shown in FIG.
[0024]
That is, the parallel interface can process ECB mode, CBC mode, 8-bit CFB mode, 16-bit CFB mode, 64-bit OFB mode, and IV (Initial Vector) setting, and serial interface can process 1-bit CFB mode and 1-bit OFB. Mode, 64-bit OFB mode, and IV setting can be processed.
[0025]
Referring back to FIG. 8, reference numeral 21 denotes an input register in which input data is temporarily stored. Reference numeral 22 denotes an AND gate which is a first gate means for passing data from the input register 21 through the gate when the first gate signal G1 becomes high level in the ECB mode or the CBC mode.
[0026]
Reference numeral 23 denotes a storage means in which the second gate signal G2 is at a high level in the CBC encryption mode, the 1-bit CFB mode, the 8-bit CFB mode, the 16-bit CFB mode, the 1-bit OFB mode, and the 64-bit OFB mode. An AND gate, which is a second gate means for passing the IV data as the first data from the IV register 31 through the gate, is provided.
[0027]
The output of the AND gate 22 and the output of the AND gate 23 are input to an input-side exclusive OR circuit 24 that is a first exclusive OR circuit. Reference numeral 25 denotes a DES algorithm circuit that performs a DES operation. The output of the DES algorithm circuit 25 is input to one input of an output-side exclusive OR circuit 26 which is a second exclusive OR circuit. An output register 27 temporarily stores output data from the output-side exclusive OR circuit 26.
[0028]
28 selects feedback data (input 0) in the 8-bit CFB encryption mode or 16-bit CFB encryption mode, or feedback data (input 1) in the 8-bit CFB decryption mode or 16-bit CFB decryption mode. Is a two-input selector that outputs the data. A two-input selector 29 selects and outputs feedback data (input 0) in the 16-bit CFB mode or feedback data (input 1) in the 8-bit CFB mode.
[0029]
Reference numeral 30 denotes feedback data (input 0) in the 8-bit CFB mode or 16-bit CFB mode, feedback data (input 1) in the CBC encryption / 64-bit OFB mode, or feedback data / IV setting in the CBC decryption mode. This is a 5-input selector that selects and outputs IV data at the time (input 2), feedback data in the 1-bit OFB mode (input 3), or feedback data in the 1-bit CFB mode (input 4). The selectors 28, 29 and 30 constitute a first selector.
[0030]
An IV register 31 temporarily stores IV data. Reference numeral 32 denotes two inputs for selecting and outputting feedback data (input 0) in the CBC decoding mode or feedback data (input 1) in the 64-bit OFB mode (parallel input), the 8-bit CFB mode, and the 16-bit CFB mode. It is a selector and corresponds to a second selector.
[0031]
A two-input selector 33 selects and outputs feedback data (input 0) in the 1-bit CFB decryption mode or feedback data (input 1) in the 1-bit CFB encryption mode.
[0032]
Reference numeral 34 denotes a parallel-serial conversion circuit for converting output data (DES operation result) of the IV register 31 at the time of the serial interface in the 64-bit OFB mode from 64-bit parallel data to serial data. Reference numeral 35 selects and outputs DES operation result data (input 0) in the 1-bit OFB mode, 1-bit CFB mode serial interface, or DES operation result data in the 64-bit OFB mode serial interface (input 1). It is a two-input selector.
[0033]
36 is an exclusive OR circuit. Reference numeral 37 denotes an AND gate which gates the output data from the selector 32 by passing the third gate signal G3 at a high level in the CBC decoding, the 8-bit CFB mode, the 16-bit CFB mode, and the 64-bit OFB mode. 41 is a serial input terminal and 42 is a serial output terminal.
[0034]
FIG. 10 is a diagram showing an ECB (Electric Code Book) mode. As shown in FIG. 3A, the AND gates 22 and 23 are gated, and the outputs from the selectors 28, 29, 30, 32, 33 and 35 are output (the output of the selector 32 is turned off and the output of the other selectors is turned off). Is don't care ("X")), and the data flow is controlled as shown by the thick line in FIG.
[0035]
That is, one block (64 bits) of data input to the input register 21 passes through the AND gate 22 and then passes through the input-side exclusive OR circuit 24, and is encrypted (decrypted) by the DES algorithm circuit 25 and then output-side. The data is latched by the output register 27 through the exclusive OR circuit 26.
[0036]
FIG. 11 is a diagram showing the IV setting. As shown in FIG. 3A, the AND gates 22 and 23 are gated, and outputs from the selectors 28, 29, 30, 32, 33 and 35 are output (the selector 30 outputs the input 2 and the other selector outputs Is done ("X")), the data flow is controlled as shown by the thick line in FIG.
[0037]
When performing encryption (decryption) in the CBC mode, the CFB mode, and the OFB mode, it is necessary to first set the IV as follows. That is, the IV data (64 bits) latched by the input register 21 is input to the input 0 of the selector 30 and set in the IV register 31.
[0038]
FIG. 12 is a diagram showing a CBC (Cipher Block Chaining) encryption mode. As shown in FIG. 3A, the AND gates 22 and 23 are gated, and outputs from the selectors 28, 29, 30, 32, 33 and 35 are output (the selector 30 outputs the input 1 and the selector 32 Is turned off, the other selector outputs are don't care ("X"), and the data flow is controlled as shown by the thick line in FIG.
[0039]
That is, the IV data is set in the IV register 31 (see FIG. 11), and the data of the first block latched by the input register 21 is input to the input-side exclusive OR circuit 24 after passing through the AND gate 22. The IV data set in the IV register 31 is input to the other input of the input-side exclusive OR circuit 24. Data obtained by performing an exclusive OR operation on the IV data and the input data is encrypted by the DES algorithm circuit 25. Is done.
[0040]
The encrypted output data passes through the output-side exclusive OR circuit 26 and is latched by the output register 27 as the first block of encrypted data, and is also input to the input 1 of the selector 30 and output from the selector 30. Is set to The input data of the second block is exclusive-ORed with the encrypted data of the first block set in the IV register 31 by the input-side exclusive OR circuit 24 and encrypted. The above-mentioned operation is repeated for the data after the second block.
[0041]
FIG. 13 is a diagram showing the CBC decoding mode. As shown in FIG. 2A, the AND gates 22 and 23 are gated, and outputs from the selectors 28, 29, 30, 32, 33 and 35 are output (the selector 30 outputs the input 2 and the selector 32 Outputs an input 0, the other selector outputs are don't care ("X"), and the data flow is controlled as shown by the thick line in FIG.
[0042]
That is, the IV data is set in the IV register 31 (see FIG. 11), and the data of the first block latched by the input register 21 passes through the AND gate 22, passes through the exclusive OR circuit 24 on the input side, and the DES algorithm circuit 25 and input to input 2 of selector 30. The data decoded by the DES algorithm circuit 25 is exclusive-ORed with the IV data set in the IV register 31 by the output-side exclusive OR circuit 26 and latched by the output register 27.
[0043]
At this point, the input data of the first block is set in the IV register 31 from the selector 30. In the decoding of the input data of the second and subsequent blocks, the data is decoded by the DES algorithm circuit 25 and then exclusive-ORed with the input data of the previous block to obtain decoded data.
[0044]
FIG. 14 is a diagram showing a 1-bit CFB (Cipher Feed Back) encryption mode. As shown in FIG. 3A, the AND gates 22 and 23 are gated, and outputs from the selectors 28, 29, 30, 32, 33 and 35 are output (the selector 30 outputs the input 4 and the selector 33 Outputs an input 0, the selector 35 outputs an input 1, the other selector outputs are don't care ("X"), and the data flow is controlled as shown by the thick line in FIG.
[0045]
That is, IV data is set in the IV register 31 (see FIG. 11), and the IV data of the first block passes through the AND gate 23, passes through the exclusive OR circuit 24 on the input side, and is encrypted by the DES algorithm circuit 25. . The upper 1 bit of the encrypted data is input to the input 0 of the selector 35, and the exclusive OR circuit 36 performs an exclusive OR operation with the input data 1 bit serially input from the input terminal 41 to obtain the encrypted data. Is output from the output terminal 42.
[0046]
In the IV data of the second block, the lower 63 bits of the IV data of the first block become the upper 63 bits, and the least significant bit becomes the first encrypted data that has passed through the selector 33 and is input to the input 4 of the selector 30. The output of the selector 30 is set in the IV register 31 as IV data of the second block. The above is repeated from the second time.
[0047]
FIG. 15 shows the 1-bit CFB decoding mode. As shown in FIG. 3A, the AND gates 22 and 23 are gated, and outputs from the selectors 28, 29, 30, 32, 33 and 35 are output (the selector 30 outputs the input 4 and the selector 33 Outputs the input 0, the selector 35 outputs the input 0, the other selector outputs are don't care ("X"), and the data flow is controlled as shown by the thick line in FIG.
[0048]
That is, IV data is set in the IV register 31 (see FIG. 11), and the IV data of the first block passes through the AND gate 23, passes through the exclusive OR circuit 24 on the input side, and is encrypted by the DES algorithm circuit 25. . The upper 1 bit of the encrypted data is input to the input 0 of the selector 35, and the exclusive OR circuit 36 performs an exclusive OR operation with the input data 1 bit serially input from the input terminal 41 to obtain the encrypted data. Is output from the output terminal 42.
[0049]
In the IV data of the second block, the lower 63 bits of the IV data of the first block become the upper 63 bits, and the least significant bit becomes the first input data passing through the selector 33 and is inputted to the input 4 of the selector 30. The output of the selector 30 is set in the IV register 31 as IV data of the second block. The above is repeated from the second time.
[0050]
FIG. 16 shows the 8-bit CFB encryption mode. As shown in FIG. 2A, the AND gates 22 and 23 are gated, and outputs from the selectors 28, 29, 30, 32, 33 and 35 are output (the selector 30 outputs the input 0 and the selector 32 Outputs the input 1, the selector 29 outputs the input 1, the selector 28 outputs the input 0, the other selector outputs are don't care ("X"), and the data flow is shown by a thick line in FIG. Is controlled as shown by.
[0051]
That is, IV data is set in the IV register 31 (see FIG. 11), and the IV data of the first block passes through the AND gate 23, passes through the exclusive OR circuit 24 on the input side, and is encrypted by the DES algorithm circuit 25. . Then, the exclusive OR of the input data of the first block, which has been latched by the input register 21 and passed through the selector 32, and the output-side exclusive OR circuit 26, are latched by the output register 27 as encrypted data of the first block. .
[0052]
At the same time, the upper 16 bits of the encrypted data are input to the input 0 of the selector 28 and output from the selector 28. The upper 8 bits of this output become the lower 8 bits of the IV data of the second block, and the lower 56 bits of the IV data of the first block become the upper 56 bits of the IV data of the second block, and the input 1 of the selector 29 becomes And output from the selector 29. Output data from the selector 29 is input to the input 0 of the selector 30 and output from the selector 30. Output data from the selector 30 is set in the IV register 31 as IV data of the second block. The above is repeated from the second time.
[0053]
FIG. 17 is a diagram showing the 8-bit CFB decoding mode. As shown in FIG. 2A, the AND gates 22 and 23 are gated, and outputs from the selectors 28, 29, 30, 32, 33 and 35 are output (the selector 30 outputs the input 0 and the selector 32 Outputs the input 1, the selector 29 outputs the input 1, the selector 28 outputs the input 1, the other selector outputs are don't care ("X"), and the data flow is shown by a thick line in FIG. Is controlled as shown by.
[0054]
That is, IV data is set in the IV register 31 (see FIG. 11), and the IV data of the first block passes through the AND gate 23, passes through the exclusive OR circuit 24 on the input side, and is decoded by the DES algorithm circuit 25. . Then, the exclusive OR of the input data of the first block, which has been latched by the input register 21 and passed through the selector 32, and the output-side exclusive OR circuit 26 are taken and latched by the output register 27 as decoded data of the first block. .
[0055]
At the same time, the upper 16 bits of the input data of the first block are input to the input 1 of the selector 28 and output from the selector 28. The upper 8 bits of this output become the lower 8 bits of the IV data of the second block, and the lower 56 bits of the IV data of the first block become the upper 56 bits of the IV data of the second block, and the input 1 of the selector 29 becomes And output from the selector 29. Output data from the selector 29 is input to the input 0 of the selector 30 and output from the selector 30. Output data from the selector 30 is set in the IV register 31 as IV data of the second block. The above is repeated from the second time.
[0056]
FIG. 18 shows the 16-bit CFB encryption mode. As shown in FIG. 2A, the AND gates 22 and 23 are gated, and outputs from the selectors 28, 29, 30, 32, 33 and 35 are output (the selector 30 outputs the input 0 and the selector 32 Outputs the input 1, the selector 29 outputs the input 0, the selector 28 outputs the input 0, the other selector outputs are don't care ("X"), and the data flow is shown by a bold line in FIG. Is controlled as shown by.
[0057]
That is, IV data is set in the IV register 31 (see FIG. 11), and the IV data of the first block passes through the AND gate 23, passes through the exclusive OR circuit 24 on the input side, and is encrypted by the DES algorithm circuit 25. . Then, the exclusive OR of the input data of the first block, which has been latched by the input register 21 and passed through the selector 32, and the output-side exclusive OR circuit 26, are latched by the output register 27 as encrypted data of the first block. .
[0058]
At the same time, the upper 16 bits of the encrypted data are input to the input 0 of the selector 28 and output from the selector 28. The upper 16 bits of this output become the lower 16 bits of the IV data of the second block, the lower 48 bits of the IV data of the first block become the upper 48 bits of the IV data of the second block, and the input 0 of the selector 29 becomes And output from the selector 29. Output data from the selector 29 is input to the input 0 of the selector 30 and output from the selector 30. Output data from the selector 30 is set in the IV register 31 as IV data of the second block. The above is repeated from the second time.
[0059]
FIG. 19 shows the 16-bit CFB decoding mode. As shown in FIG. 2A, the AND gates 22 and 23 are gated, and outputs from the selectors 28, 29, 30, 32, 33 and 35 are output (the selector 30 outputs the input 0 and the selector 32 Outputs the input 1, the selector 29 outputs the input 0, the selector 28 outputs the input 1, the other selector outputs are don't care ("X"), and the data flow is shown by a bold line in FIG. Is controlled as shown by.
[0060]
That is, IV data is set in the IV register 31 (see FIG. 11), and the IV data of the first block passes through the AND gate 23, passes through the exclusive OR circuit 24 on the input side, and is decoded by the DES algorithm circuit 25. . Then, the exclusive OR of the input data of the first block, which has been latched by the input register 21 and passed through the selector 32, and the output-side exclusive OR circuit 26 are taken and latched by the output register 27 as decoded data of the first block. .
[0061]
At the same time, the upper 16 bits of the input data of the first block are input to the input 1 of the selector 28 and output from the selector 28. The upper 16 bits of this output become the lower 16 bits of the IV data of the second block, the lower 48 bits of the IV data of the first block become the upper 48 bits of the IV data of the second block, and the input 0 of the selector 29 becomes And output from the selector 29. Output data from the selector 29 is input to the input 0 of the selector 30 and output from the selector 30. Output data from the selector 30 is set in the IV register 31 as IV data of the second block. The above is repeated from the second time.
[0062]
FIG. 20 shows a 1-bit OFB (Output Feed Back) mode. As shown in FIG. 3A, the AND gates 22 and 23 are gated, and outputs from the selectors 28, 29, 30, 32, 33 and 35 are output (the selector 30 outputs the input 3 and the selector 35 Outputs an input 0, the other selector outputs are don't care ("X")), and the data flow is controlled as indicated by the thick line in FIG.
[0063]
That is, IV data is set in the IV register 31 (see FIG. 11), and the IV data of the first block passes through the AND gate 23, passes through the exclusive OR circuit 24 on the input side, and is encrypted by the DES algorithm circuit 25. . The upper one bit of the encrypted data is input to the input 0 of the selector 35, output from the selector 35, and input to one input of the exclusive OR circuit 36. Then, the exclusive OR circuit 36 takes an exclusive OR with one bit of input data input from the serial input terminal 41 to the other input of the exclusive OR circuit 36, and outputs it as encrypted (decrypted) data from the serial output terminal 42. Is output.
[0064]
In the IV data of the second block, the lower 63 bits of the IV data of the first block become the upper 63 bits, the least significant bit becomes the most significant bit of the output data of the DES algorithm circuit 25, and is inputted to the input 3 of the selector 30. It is output from the selector 30. Then, the output from the selector 30 is set in the IV register 31 as IV data of the second block. The above is repeated from the second time.
[0065]
FIG. 21 shows a 64-bit OFB mode serial interface. As shown in FIG. 3A, the AND gates 22 and 23 are gated, and outputs from the selectors 28, 29, 30, 32, 33 and 35 are output (the selector 30 outputs the input 1 and the selector 35 Outputs an input 1, the other selector outputs are don't care ("X")), and the data flow is controlled as shown by the thick line in FIG.
[0066]
That is, IV data is set in the IV register 31 (see FIG. 11), and the IV data of the first block passes through the AND gate 23, passes through the exclusive OR circuit 24 on the input side, and is encrypted by the DES algorithm circuit 25. . The 64-bit encrypted data is converted into serial data by the parallel / serial conversion circuit 34, input to the input 1 of the selector 35, and output from the selector 35.
[0067]
The exclusive OR circuit 36 performs an exclusive OR operation on the output data from the selector 35 and the 64-bit data input from the serial input terminal 41 one bit at a time, and serially encrypts (decrypts) the data in 64-bit units. The data is output from the serial output terminal 42 as data.
[0068]
The output data from the DES algorithm circuit 25 is input to the input 1 of the selector 30 and output from the selector 30, and the output data from the selector 30 is set in the IV register 31 as IV data of the second block. The above is repeated from the second time.
[0069]
FIG. 22 is a diagram showing a 64-bit OFB mode parallel interface. As shown in FIG. 3A, the AND gates 22 and 23 are gated, and outputs from the selectors 28, 29, 30, 32, 33 and 35 are output (the selector 30 outputs the input 1 and the selector 32 Outputs an input 1, the other selector outputs are don't care ("X")), and the data flow is controlled as shown by the thick line in FIG.
[0070]
That is, IV data is set in the IV register 31 (see FIG. 11), and the IV data of the first block passes through the AND gate 23, passes through the exclusive OR circuit 24 on the input side, and is encrypted by the DES algorithm circuit 25. . The output encrypted data from the DES algorithm circuit 25 is exclusive-ORed by the output-side exclusive OR circuit 26 with the input data of the first block which is latched by the input register 21 and selected and output by the selector 32, and is encrypted (decrypted). ) Is latched by the output register as data.
[0071]
The output data from the DES algorithm circuit 25 is input to the input 1 of the selector 30 and output from the selector 30, and the output data from the selector 30 is set in the IV register 31 as IV data of the second block. The above is repeated from the second time.
[0072]
As described above, according to the present embodiment, the functions common to the respective DES operation modes are shared, so that the exclusive OR circuit which required 64 bits × 5 = 320 in the conventional circuit is changed to 64 bits × 2 = A cryptographic operation circuit can be composed of 128 pieces. In addition, a circuit that requires five 64-bit shift registers may be replaced by a single 64-bit register, and a circuit that requires two 64-bit 5-input selectors is composed of one or several selectors. It has become possible.
[0073]
Therefore, in consideration of providing an LSI with functions equivalent to those of the conventional circuit, it is possible to greatly reduce the circuit scale and downsize the circuit. In addition, since the delay time at the time of data feedback is one clock regardless of the feedback amount, in the CBC mode, CFB mode, and OFB mode that require data feedback, the encryption processing time is reduced regardless of the feedback amount. be able to.
[0074]
【The invention's effect】
As described above, according to the present invention, the first gate means 2, the second gate means 4, and the third gate signal are provided in accordance with the first gate signal G1, the second gate signal G2, and the third gate signal G3. The data flow is controlled by the output data from the means 7 being gated and the output data of the first selector and the second selector being selected, and the data flow in the ECB mode, CBC mode, CFB mode, and OFB mode is controlled. Since the circuit is shared and operates in each mode, the circuit scale can be significantly reduced as compared with the related art, and there is a feature that a small LSI can be obtained by forming an LSI.
[Brief description of the drawings]
FIG. 1 is a principle configuration diagram of the present invention.
FIG. 2 is a diagram showing encryption and decryption processing in an ECB mode.
FIG. 3 is a diagram showing an encryption process in a CBC mode.
FIG. 4 is a diagram illustrating a decoding process in a CBC mode.
FIG. 5 is a diagram illustrating an encryption process in a k-bit CFB mode.
FIG. 6 is a diagram illustrating a decoding process in a k-bit CFB mode.
FIG. 7 is a diagram showing encryption and decryption processing in OFB mode.
FIG. 8 is a configuration diagram of one embodiment of the present invention.
FIG. 9 is a diagram showing a relationship between an input / output mode and an operation mode.
FIG. 10 is a diagram showing an ECB mode.
FIG. 11 is a diagram showing an IV setting.
FIG. 12 is a diagram illustrating a CBC encryption mode.
FIG. 13 is a diagram illustrating a CBC decoding mode.
FIG. 14 is a diagram illustrating a 1-bit CFB encryption mode.
FIG. 15 is a diagram illustrating a 1-bit CFB decoding mode.
FIG. 16 illustrates an 8-bit CFB encryption mode.
FIG. 17 is a diagram illustrating an 8-bit CFB decoding mode.
FIG. 18 is a diagram illustrating a 16-bit CFB encryption mode.
FIG.
FIG. 18 is a diagram illustrating a 16-bit CFB decoding mode.
FIG.
FIG. 3 is a diagram illustrating a 1-bit OFB mode.
FIG. 21
FIG. 3 is a diagram illustrating a 64-bit OFB mode serial interface.
FIG.
It is a figure which shows a 64-bit OFB mode parallel interface.
FIG. 23
FIG. 14 is a diagram illustrating an example of a conventional cryptographic operation circuit.
FIG. 24
FIG. 3 is a diagram illustrating a CBC encryption circuit.
FIG. 25
It is a figure which shows a CBC decoding circuit.
FIG. 26
FIG. 3 is a diagram illustrating a CFB encryption circuit.
FIG. 27
It is a figure which shows a CFB decoding circuit.
FIG. 28
FIG. 3 is a diagram illustrating an OFB encryption / decryption circuit.
[Explanation of symbols]
1,21 input register
8,27 output register
22, 23, 37 AND gate
24 Exclusive OR circuit on input side
25 DES algorithm circuit
26 Output-side exclusive OR circuit
28, 29, 30, 32 selector
31 IV Register

Claims

An input register for storing input data;
A first gate means for outputting the gate the data from the input register in response to a first gate signal,
Second gate means for gating and outputting the first data in accordance with a second gate signal;
Is supplied with output data from said first gate means to one input is supplied with output data from said second gate means to the other, the output data from said first gate means and said second gate A first exclusive OR circuit for outputting data obtained by exclusive ORing the output data from the means ,
Encryption processing means for performing encryption processing on output data from the first exclusive OR circuit;
Third gating means for gating and outputting the second data according to a third gate signal;
Is supplied with output data from the encryption processing means to one input is supplied with output data from said third gate means to the other input, the output data and the third gate means from said encryption processing means A second exclusive OR circuit that outputs data obtained by exclusive ORing the output data of
An output register for storing the output data from said second exclusive OR circuit,
A first selector for selecting and outputting one of the data from the input register, the data from the encryption processing means, the data from the second exclusive OR circuit, and the first data;
Storage means for temporarily storing output data from the first selector and outputting the data as the first data;
A cryptographic operation circuit comprising: a second selector for selecting and outputting any of data from the storage means and data from the input register as the second data.

And parallel-to-serial conversion circuits for converting the parallel output data of the storage hand stage or found in the serial data,
The output data from the encryption processing unit, and a third selector for selecting and outputting one of the output data of the parallel-to-serial conversion circuits or al,
Said third selector or et of the output data, and a third exclusive OR circuits inputted and an input hand stage or these input data input block cipher,
It said third exclusive OR circuits or these output data, a fourth selector to be supplied to the first selector selects outputs one of the input data of the input hand stage or al <br / The cryptographic operation circuit according to claim 1, further comprising: