JP3551745B2

JP3551745B2 - 半導体加速度センサの製造方法

Info

Publication number: JP3551745B2
Application number: JP1972898A
Authority: JP
Inventors: 拓郎石田; 將有鎌倉
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1998-01-30
Filing date: 1998-01-30
Publication date: 2004-08-11
Anticipated expiration: 2018-01-30
Also published as: JPH11220135A

Description

【０００１】
【発明の属する技術分野】
本発明は、自動車、航空機、家電製品等に用いられる半導体加速度センサの製造方法に関するものである。
【０００２】
【従来の技術】
一般に加速度センサとしては、片持ち梁方式と両持ち梁方式とが提案されている。検出方法としては、機械的な歪みを電気抵抗の変化として検出する方法と、静電容量の変化による検出方法とがある。例えば、特開平6-109755号公報には機械的な歪みを電気抵抗の変化として検出する両持ち梁方式の加速度センサが開示され、このような加速度センサの製造方法が特願平9-204269号に提案されている。
【０００３】
図８は、従来例に係る半導体加速度センサのエッチング加工前の状態を示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）はＡ−Ａ’断面における概略断面図であり、（ｃ）はＢ−Ｂ’断面における概略断面図であり、図９は、従来例に係る半導体加速度センサのエッチング加工後の状態を示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）はＡ−Ａ’断面における概略断面図であり、（ｃ）はＢ−Ｂ’断面における概略断面図であり、図１０は、従来例に係る半導体加速度センサの製造工程を示す図８（ａ），図９（ａ）のＢ−Ｂ’断面における概略断面図である。
【０００４】
先ず、半導体基板であるｎ型の単結晶シリコン基板１上に熱酸化等によりシリコン酸化膜２を形成し、所定形状にパタ−ニングされたフォトレジスト（図示せず）をマスクとしてシリコン酸化膜２のエッチングを行うことにより開口部２ａを形成し、プラズマアッシング等によりフォトレジストを除去する。このとき、開口部２ａは単結晶シリコン基板１の矩形状の中央部１ｃを外囲した箇所に形成されている。
【０００５】
なお、中央部１ｃの形状としては、矩形状に限定されるものではなく、例えば円形，楕円形等どのような形状であっても良い。
【０００６】
続いて、開口部２ａが形成されたシリコン酸化膜２をマスクとしてボロン（Ｂ）等のｐ型不純物をデポジション及び熱拡散またはイオン注入及びアニール処理を行うことにより高濃度埋込不純物層であるｐ＋型埋込犠牲層３を形成し（図１０（ａ））、シリコン酸化膜２をエッチングにより除去する。
【０００７】
次に、単結晶シリコン基板１のｐ＋型埋込犠牲層３を形成した面側にｎ型のエピタキシャル層４を形成する。ここで、エピタキシャル層４は、後に撓み部４ｂとなるため、加速度印加時に撓む厚さに形成されている。
【０００８】
次に、エピタキシャル層４の撓み部４ｂに対応する箇所に、ボロン（Ｂ）等のｐ型不純物を拡散してピエゾ抵抗５を形成し、ピエゾ抵抗５と電気的に接続されるようにエピタキシャル層４内にボロン（Ｂ）等のｐ型不純物を拡散して拡散配線６を形成する。この時、単結晶シリコン基板１上及びエピタキシャル層４上にシリコン酸化膜７が形成される（図１０（ｂ））。
【０００９】
次に、シリコン酸化膜７上にＣＶＤ法等によりシリコン窒化膜等の保護膜８を形成し、所定形状にパタ−ニングされたフォトレジスト（図示せず）をマスクとして保護膜８及びシリコン酸化膜７のエッチングを行うことにより、後述する重り部１ａの外周縁に対応する箇所に開口部９を形成し、フォトレジストを除去する（図１０（ｃ））。
【００１０】
次に、開口部９が形成された保護膜８をマスクとして単結晶シリコン基板１を、水酸化カリウム（ＫＯＨ）溶液等のアルカリ系のエッチャントを用いて異方性エッチングを行うことにより、ｐ＋型埋込犠牲層３に到達する切り込み部１０を形成する（図１０（ｄ））。
【００１１】
次に、拡散配線６上の所望の箇所の保護膜８及びシリコン酸化膜７をエッチングにより除去し、拡散配線６と電気的に接続されるように、スパッタリングまたは蒸着等により金属配線１１，電極パッド１２及びストッパ接合用パッド１３を形成し、単結晶シリコン基板１の金属配線１１形成面側に、クロム膜，シリコン窒化膜，フッ素樹脂膜等の配線保護膜１４を形成する（図１０（ｅ））。
【００１２】
次に、配線保護膜１４，保護膜８，シリコン酸化膜７及びエピタキシャル層４の一部を、ＲＩＥ(Reactive Ion Etching)，ＫＯＨ溶液等のアルカリ系のエッチャントを用いた異方性エッチング等によりエッチング除去してｐ＋型埋込犠牲層３に到達するエッチャント導入口１５を形成して、単結晶シリコン基板１から成る重り部１ａと、重り部１ａを囲むとともに、後述するフレーム４ａの下面側（単結晶シリコン基板１とエピタキシャル層４との界面側）を支持する単結晶シリコン基板１から成る支持部材１ｂを形成する（図１０（ｆ））。
【００１３】
この時、エッチャント導入口１５は、図９（ａ）に示すように、エピタキシャル層４の内、フレーム４ａ及び撓み部４ｂに該当する箇所を除いた箇所に形成されている。
【００１４】
次に、エッチャント導入口１５よりフッ酸等を含んだ酸性溶液から成るエッチャント（５０％フッ酸水溶液：６９％硝酸水溶液：酢酸＝１：１〜３：８の体積基準）を導入し、ｐ＋型埋込犠牲層３を等方性エッチングにより除去して切り込み溝（ｐ＋型埋込犠牲層３を除去することによって形成される空隙）を形成するとともに、両端（梁部４ｂ２）がエピタキシャル層４から成る枠状のフレーム４ａに支持されて、重り部１ａの中央部１ｃが中央部４ｂ１に接続された十字型の撓み部４ｂを形成する（図１０（ｇ））。
【００１５】
次に、配線保護膜１４，単結晶シリコン基板１の切り込み部１０形成面側の保護膜８及びシリコン酸化膜７をエッチングにより除去する。
【００１６】
最後に、撓み部４ｂに対応する箇所に凹部１６ａを有して成る上部ストッパ１６及び重り部１ａに対応する箇所に凹部１７ａを有して成る下部ストッパ１７とを、陽極接合等によりそれぞれ、ストッパ接合用パッド１３及び単結晶シリコン基板１に接合する（図１０（ｈ））。
【００１７】
この半導体加速度センサは、重り部１ａに加速度が印加されると、重り部１ａが加速度の印加方向と反対方向に変位して撓み部４ｂが撓み、その撓み部４ｂの一面に形成されたピエゾ抵抗５が撓んで、ピエゾ抵抗５の抵抗値が変化する。この抵抗値の変化を電気信号に変換して加速度を検出する。
【００１８】
【発明が解決しようとする課題】
上述の半導体加速度センサにおいて、ｐ＋型埋込犠牲層３の犠牲層エッチングの際の選択比を向上させるためには、ｐ＋型埋込犠牲層３の不純物濃度は高いほど良く、2×1019cm-3以上であるのが望ましいことが文献等により知られている（B.Schwartz,"Chemical Etching of Silicon",SOLID-STATE SCIENCE AND TECHNOLOGY,pp.1903-1909,Dec.1976）。そのため、従来ではｐ＋型埋込犠牲層３形成直後の単結晶シリコン基板１表面近傍の不純物濃度は非常に高く、1×10²⁰cm^-3程度となっている。
【００１９】
しかし、一方でエピタキシャル成長開始当初は単結晶シリコン基板１の表面は完全に露出しているので、ｐ＋型埋込犠牲層３中の不純物がエピタキシャル層４を形成する雰囲気中に逃げ出して、エピタキシャル成長時に同時に取り込まれる。この現象は一般的にオートドーピングと呼ばれているが、これは当然ｐ＋型埋込犠牲層３の不純物濃度が高くなるほどその程度は大きくなり、ｐ＋型埋込犠牲層３の不純物濃度が特に高い場合には、オートドーピングによって図１１に示すように、単結晶シリコン基板１とエピタキシャル層４との界面付近において、設計上はｐ＋型不純物領域が形成されないはずの領域でもｐ＋型不純物領域である反転層３’が形成されてしまい、素子の特性に悪影響を与えるという問題があった。
【００２０】
本発明は、上記の点に鑑みて成されたものであり、その目的とするところは、オートドーピングによる反転層の形成を抑制することのできる半導体加速度センサ及びその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
【００２２】
請求項１記載の発明は、一主表面及び二主表面を有する半導体基板の一主表面に、該半導体基板の中央部の外縁から外側方向に延びる外囲した箇所に高濃度埋込不純物層を形成する工程と、前記半導体基板の一主表面上に、加速度印加時に撓む撓み部に相当する厚さでエピタキシャル層を形成する工程と、前記半導体基板の該エピタキシャル層形成面側の所定の箇所に前記撓み部で発生する電気信号を取り出す配線及び電極パッドを形成する工程と、加速度印加時に前記撓み部に撓みを与える重り部の外周縁に対応する部分を前記半導体基板の二主表面側から異方性エッチングして、前記高濃度埋込不純物層に到達する切り込み部を形成する工程と、前記半導体基板の一主表面側からエッチングを行って前記エピタキシャル層を除去することにより前記高濃度埋込不純物層に達するエッチャント導入口を形成する工程と、前記エッチャント導入口からエッチャントを導入し、前記高濃度埋込不純物層を等方性エッチングにて除去して、中央部と、該中央部と前記半導体基板及び前記エピタキシャル層により形成されたフレームとの間で延在する梁部とを有して成る撓み部を前記エピタキシャル層により形成する工程とを有し、前記重り部は前記撓み部に懸架支持されて成る半導体加速度センサの製造方法において、前記高濃度埋込不純物層を、前記梁部と略同形状として前記梁部の下部の前記半導体基板の一主表面に形成された第一の高濃度埋込不純物層と、前記半導体基板の一主表面の前記フレームの内周面となる位置で、且つ前記切り込み部形成の際のエッチングの到達点となる位置に形成され、前記第一の高濃度埋込不純物層の外側端部に接する枠状の第二の高濃度埋込不純物層とによって形成したことを特徴とするものである。
【００２３】
【００２４】
請求項２記載の発明は、請求項１記載の半導体加速度センサの製造方法において、前記第二の高濃度埋込不純物層のパターン形状を、矩形状としたことを特徴とするものである。
【００２５】
請求項３記載の発明は、請求項２記載の半導体加速度センサの製造方法において、前記矩形状の第二の高濃度埋込不純物層のパターン形状を、内周面の少なくともエッジ部分を内周面内側に張り出してエッジ部分の幅を広げたことを特徴とするものである。
【００２６】
請求項４記載の発明は、請求項２または請求項３記載の半導体加速度センサの製造方法において、前記第二の高濃度埋込不純物層の不純物濃度を、前記第一の高濃度埋込不純物層の不純物濃度より高くしたことを特徴とするものである。
【００２７】
請求項５記載の発明は、請求項４記載の半導体加速度センサの製造方法において、前記第一の高濃度埋込不純物層の不純物濃度を、1×10¹⁹cm^-3以上とし、前記第二の高濃度埋込不純物層の不純物濃度を、1×10²⁰cm^-3以上としたことを特徴とするものである。
【００２８】
請求項６記載の発明は、請求項２乃至請求項５のいずれかに記載の半導体加速度センサの製造方法において、前記第一及び第二の高濃度埋込不純物層の不純物が、ボロンであることを特徴とするものである。
【００２９】
請求項７記載の発明は、請求項２乃至請求項６のいずれかに記載の半導体加速度センサの製造方法において、前記第一の高濃度埋込不純物層の導電型をｎ型とし、前記第二の高濃度埋込不純物層の導電型をｐ型としたことを特徴とするものである。
【００３０】
請求項８記載の発明は、請求項７記載の半導体加速度センサの製造方法において、前記第二の高濃度埋込不純物層の不純物がボロンであることを特徴とするものである。
【００３１】
【発明の実施の形態】
以下、本発明の一実施の形態について図面に基づき説明する。
【００３２】
＝参考例＝
図１は、本発明の一実施の形態に係る参考例として半導体加速度センサの製造工程を示す概略断面図であり、図２は、本実施の形態に係る参考例として半導体加速度センサのエッチング加工前の状態を示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）のＡ−Ａ’断面における概略断面図であり、（ｃ）は（ａ）のＢ−Ｂ’断面における概略断面図であり、図３は、本実施の形態に係る参考例として半導体加速度センサのエッチング加工後の状態を示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）のＡ−Ａ’断面における概略断面図であり、（ｃ）は（ａ）のＢ−Ｂ’断面における概略断面図である。なお、図１は、図２（ａ），図３（ａ）のＢ−Ｂ’断面における製造工程を示している。
【００３３】
本実施の形態に係る参考例として半導体加速度センサの製造工程と、従来例として図１０に示す半導体加速度センサの製造工程と異なる工程は、図１０に示す半導体加速度センサの製造工程において、ｐ＋型埋込犠牲層３のパターン形状を、撓み部４ａと略同形状として撓み部４ａの下部の単結晶シリコン基板１内に形成している。
【００３４】
また、本参考例においては、図１（ｄ）の工程で形成する切り込み部１０のエッチング到達点にｐ＋型埋込犠牲層３が存在しないため、切り込み部１０を所定の深さとするためにはエッチング時間の管理を必要とする。
【００３５】
また、本参考例においては、エッチャント導入口１５を梁部４ｂ２の両側と、エピタキシャル層４における、切り込み部１０のエッチング到達点に該当する箇所の内、梁部４ｂ２形成箇所を除いた箇所にのみ形成する。
【００３６】
これにより、重り部１ａ上にエピタキシャル層４の一部が残った構造となり、この残ったエピタキシャル層４が重り部１ａとして作用する。
【００３７】
なお、従来例と同様な形状のエッチャント導入口１５を形成してよいが、エピタキシャル層４の一部を重り部１ａ上に残すようにすれば重り部１ａの質量が増し、感度の向上を図ることができる。
【００３８】
従って、本参考例においては、ｐ＋型埋込犠牲層３のパターン面積を低減することにより、単結晶シリコン基板１とエピタキシャル層４の界面付近に、オートドーピングによる反転層３’が形成されるのを抑制、または、少なくとも反転層３’の不純物濃度を低減させることができ、素子の特性に対する悪影響を低減、または、解消させることができる。
【００３９】
＝実施の形態１＝
図４は、本発明の一実施の形態に係る半導体加速度センサの製造工程を示す概略断面図であり、図５は、本実施の形態に係る半導体加速度センサのエッチング加工前の状態を示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）のＡ−Ａ’断面における概略断面図であり、（ｃ）は（ａ）のＢ−Ｂ’断面における概略断面図であり、図６は、本実施の形態に係る半導体加速度センサのエッチング加工後の状態を示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）のＡ−Ａ’断面における概略断面図であり、（ｃ）は（ａ）のＢ−Ｂ’断面における概略断面図である。なお、図４は、図５（ａ），図６（ａ）のＢ−Ｂ’断面における製造工程を示している。
【００４０】
本実施の形態に係る半導体加速度センサの製造工程は、参考例として図１に示す半導体加速度センサの製造工程において、枠状のフレーム４ａの内周面に該当する箇所の単結晶シリコン基板１内にさらに枠状のｐ＋型埋込犠牲層３を形成した構成である。つまり、切り込み部１０のエッチング到達点にｐ＋型埋込犠牲層３が形成された構成となる。
【００４１】
なお、以下において、説明の便宜上、梁部４ｂ２の下部に形成されたｐ＋型埋込犠牲層３を第一の高濃度埋込不純物層であるｐ＋型埋込犠牲層３ａとし、フレーム４ａの内周面に形成された枠状のｐ＋型埋込犠牲層３を第二の高濃度埋込不純物層であるｐ＋型埋込犠牲層３ｂとする。
【００４２】
本実施の形態においては、エッチングにより切り込み部１０を形成する際にｐ＋型埋込犠牲層３ｂがエッチングストップ層として作用するため、エッチング時間の管理が不要となる。
【００４３】
＝実施の形態２＝
図７は、本発明の他の実施の形態に係る半導体加速度センサにおけるｐ＋型埋込犠牲層３のパターン形状を示す概略平面図である。本実施の形態に係るｐ＋型埋込犠牲層３のパターン形状は、実施の形態１に示す半導体加速度センサにおけるｐ＋型埋込犠牲層３において、第二の高濃度埋込不純物層であるｐ＋型埋込犠牲層３ｂの内周面のエッジ部分をアール形状に形成した構成である。
【００４４】
なお、本実施の形態においては、第二の高濃度埋込不純物層であるｐ＋型埋込犠牲層３ｂの内周面のエッジ部分をアール形状に形成したが、これに限定されるものではなく、前記エッジ部分が前記内周面の内側方向に張り出すような形状であればよい。
【００４５】
以下、第二の高濃度埋込不純物層であるｐ＋型埋込犠牲層３ｂを上記のようなパターン形状とした理由について説明する。ＫＯＨ，ＥＤＰ，ヒドラジン等のアルカリ系のエッチャントを用いて切り込み部１０を形成すると、ｐ＋型埋込犠牲層３ｂの内周面のエッジ部分がエッチングにより後退して面取りされてしまう（コーナーカット）ため、実施の形態１のように単なる枠状のパターン形状にすると、エッチングの終点（エンドポイント）付近で、特にｐ＋型埋込犠牲層３ｂの内周面のエッジ部分において枠状のパターン形状の内側まで単結晶シリコン基板１がエッチングされてしまう。この枠状のパターン形状の内側にはｐ＋型埋込犠牲層３が形成されていないのでエッチングストップさせることができない。
【００４６】
そこで、本実施の形態においては、第二の高濃度埋込不純物層である枠状のパターン形状のｐ＋型埋込犠牲層３ｂのエッジ部分を内周面の内側方向に張り出すような形状とすることにより、コーナーカットがあってもエッチングをストップさせることができる。
【００４７】
＝実施の形態３＝
本実施の形態は、実施の形態１，２に示すｐ＋型埋込犠牲層３において、第一の高濃度埋込不純物層であるｐ＋型埋込犠牲層３ａと第二の高濃度埋込不純物層であるｐ＋型埋込犠牲層３ｂの不純物濃度を異なるようにしたものである。つまり、犠牲層として機能するためには不純物濃度は1×10¹⁹cm^-3以上あればよいが、エッチングストップ層として機能させるためには不純物濃度は1×10²⁰cm^-3以上であることが望ましいため、ｐ＋型埋込犠牲層３ａの不純物濃度よりもｐ＋型埋込犠牲層３ｂの不純物濃度を高くなる（ｐ＋型埋込犠牲層３ｂの不純物濃度を1×10²⁰cm^-3以上）ようにして、エッチングストップ効果を高めている。
【００４８】
なお、第一の高濃度埋込不純物層であるｐ＋型埋込犠牲層３ａと第二の高濃度埋込不純物層であるｐ＋型埋込犠牲層３ｂの不純物濃度が同じでも良い。
【００４９】
＝実施の形態４＝
本実施の形態は、実施の形態１，２に示すｐ＋型埋込犠牲層３において、パターン形状は同様であるが、ｐ＋型埋込犠牲層３の内、第一の高濃度埋込不純物層であるｐ＋型埋込犠牲層３ａの代わりにｎ＋型埋込犠牲層を形成したものである。
【００５０】
第二の高濃度埋込不純物層であるｐ＋型埋込犠牲層３ｂは、エッチングストップ層として機能させたいので、アルカリ系のエッチャントに対してエッチングストップ効果の高いボロン（Ｂ）等のｐ型不純物層を用いる必要があるが、第一の高濃度埋込不純物層であるｐ＋型埋込犠牲層３ａは、犠牲層としての機能だけでよいので不純物の導電型はｐ型，ｎ型のどちらでもよいが、本実施の形態においては、ｐ＋型埋込犠牲層３ａの代わりにｐ＋型埋込犠牲層３ｂと逆の導電型のｎ＋型埋込犠牲層を形成することにより、以下に示すような効果を得ることができる。
【００５１】
つまり、オートドーピングによりエピタキシャル層４中に取り込まれる不純物としては、ｐ型とｎ型の両方が存在するので、従来問題となっていた、単結晶シリコン基板１とエピタキシャル層４との界面付近に形成されるオートドーピングによる反転層３’は、ｐ型不純物とｎ型不純物とで導電型としては相殺される方向に働き、この反転層３’が形成されるのを抑制、あるいは、少なくとも反転層３’の不純物濃度を低減させることができ、素子の特性に対する悪影響を低減、または解消させることができる。
【００５２】
なお、上述の全ての実施の形態においては、梁部４ｂ２が４本の半導体加速度センサの場合について説明したが、梁部４ｂ２が２本または８本，１２本等、何本でもよい。
【００５３】
【発明の効果】
【００５４】
請求項１記載の発明は、一主表面及び二主表面を有する半導体基板の一主表面に、該半導体基板の中央部の外縁から外側方向に延びる外囲した箇所に高濃度埋込不純物層を形成する工程と、前記半導体基板の一主表面上に、加速度印加時に撓む撓み部に相当する厚さでエピタキシャル層を形成する工程と、前記半導体基板の該エピタキシャル層形成面側の所定の箇所に前記撓み部で発生する電気信号を取り出す配線及び電極パッドを形成する工程と、加速度印加時に前記撓み部に撓みを与える重り部の外周縁に対応する部分を前記半導体基板の二主表面側から異方性エッチングして、前記高濃度埋込不純物層に到達する切り込み部を形成する工程と、前記半導体基板の一主表面側からエッチングを行って前記エピタキシャル層を除去することにより前記高濃度埋込不純物層に達するエッチャント導入口を形成する工程と、前記エッチャント導入口からエッチャントを導入し、前記高濃度埋込不純物層を等方性エッチングにて除去して、中央部と、該中央部と前記半導体基板及び前記エピタキシャル層により形成されたフレームとの間で延在する梁部とを有して成る撓み部を前記エピタキシャル層により形成する工程とを有し、前記重り部は前記撓み部に懸架支持されて成る半導体加速度センサの製造方法において、前記高濃度埋込不純物層を、前記梁部と略同形状として前記梁部の下部の前記半導体基板の一主表面に形成された第一の高濃度埋込不純物層と、前記半導体基板の一主表面の前記フレームの内周面となる位置で、且つ前記切り込み部形成の際のエッチングの到達点となる位置に形成され、前記第一の高濃度埋込不純物層の外側端部に接する枠状の第二の高濃度埋込不純物層とによって形成したので、第一の高濃度埋込不純物層のパターン面積を低減することができ、オートドーピングによる反転層の形成を抑制することのできる半導体加速度センサの製造方法を提供することができた。
【００５５】
さらに、切り込み部形成の際のエッチングの到達点に第二の高濃度埋込不純物層を形成したので、上記の発明の効果に加えて、第二の高濃度埋込不純物層をエッチングストップ層として用いることができ、生産性を向上させることができる。
【００５６】
請求項２記載の発明は、請求項１記載の半導体加速度センサの製造方法において、第二の高濃度埋込不純物層のパターン形状を、矩形状としたので、請求項１記載の発明の効果に加えて、切り込み部の形状も矩形状となり、重り部の質量を大きくすることができ、感度を向上させることができる。
【００５７】
請求項３記載の発明は、請求項２記載の半導体加速度センサの製造方法において、矩形状の第二の高濃度埋込不純物層のパターン形状を、内周面の少なくともエッジ部分を内周面内側に張り出してエッジ部分の幅を広げたので、請求項２記載の発明の効果に加えて、切り込み部形成の際のエッチングによりコーナーカットが発生しても第二の高濃度埋込不純物層によりエッチングストップ層としての効果をもたらすことができる。
【００５８】
請求項４記載の発明は、請求項２または請求項３のいずれかに記載の半導体加速度センサの製造方法において、第二の高濃度埋込不純物層の不純物濃度を、第一の高濃度埋込不純物層の不純物濃度より高くしたので、請求項２または請求項３のいずれかに記載の発明の効果に加えて、さらに切り込み部形成の際のエッチング到達点におけるエッチングストップ層としての効果をより大きくすることができる。
【００５９】
請求項５記載の発明は、請求項４記載の半導体加速度センサの製造方法において、前記第一の高濃度埋込不純物層の不純物濃度を、1×10¹⁹cm^-3以上とし、前記第二の高濃度埋込不純物層の不純物濃度を、1×10²⁰cm^-3以上としたので、請求項４記載の発明の効果に加えて、第一の高濃度埋込不純物層が犠牲層として作用し、第二の高濃度埋込不純物層が犠牲層及びエッチングストップ層として作用することができる。
【００６０】
請求項６記載の発明は、請求項２乃至請求項５のいずれかに記載の半導体加速度センサの製造方法において、第一及び第二の高濃度埋込不純物層の不純物が、ボロンであるので、請求項２乃至請求項５のいずれかに記載の発明の効果に加えて、切り込み部形成の際のエッチング到達点におけるエッチングストップ層としての効果をより大きくすることができる。
【００６１】
請求項７記載の発明は、請求項２乃至請求項６のいずれかに記載の半導体加速度センサの製造方法において、第一の高濃度埋込不純物層の導電型をｎ型とし、第二の高濃度埋込不純物層の導電型をｐ型としたので、請求項２乃至請求項６のいずれかに記載の発明の効果に加えて、オートドーピングによりエピタキシャル層中に取り込まれる不純物がｐ型とｎ型とで相殺されることになり、オートドーピングによる反転層の形成をさらに抑制、または少なくとも反転層の不純物濃度を低減することができ、素子の特性に対する悪影響を低減、または解消させることができる。
【００６２】
請求項８記載の発明は、請求項７記載の半導体加速度センサの製造方法において、第二の高濃度埋込不純物層の不純物がボロンであるので、請求項７記載の発明の効果に加えて、切り込み部形成の際のエッチング到達点におけるエッチングストップ層としての効果をより大きくすることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る参考例として半導体加速度センサの製造工程を示す概略断面図である。
【図２】本実施の形態に係る参考例として半導体加速度センサのエッチング加工前の状態を示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）のＡ−Ａ’断面における概略断面図であり、（ｃ）は（ａ）のＢ−Ｂ’断面における概略断面図である。
【図３】本実施の形態に係る参考例として半導体加速度センサのエッチング加工後の状態を示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）のＡ−Ａ’断面における概略断面図であり、（ｃ）は（ａ）のＢ−Ｂ’断面における概略断面図である。
【図４】本発明の一実施の形態に係る半導体加速度センサの製造工程を示す概略断面図である。
【図５】本実施の形態に係る半導体加速度センサのエッチング加工前の状態を示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）のＡ−Ａ’断面における概略断面図であり、（ｃ）は（ａ）のＢ−Ｂ’断面における概略断面図である。
【図６】本実施の形態に係る半導体加速度センサのエッチング加工後の状態を示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）のＡ−Ａ’断面における概略断面図であり、（ｃ）は（ａ）のＢ−Ｂ’断面における概略断面図である。
【図７】本発明の他の実施の形態に係る半導体加速度センサにおけるｐ＋型埋込犠牲層のパターン形状を示す概略平面図である。
【図８】従来例に係る半導体加速度センサのエッチング加工前の状態を示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）はＡ−Ａ’断面における概略断面図であり、（ｃ）はＢ−Ｂ’断面における概略断面図である。
【図９】従来例に係る半導体加速度センサのエッチング加工後の状態を示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）はＡ−Ａ’断面における概略断面図であり、（ｃ）はＢ−Ｂ’断面における概略断面図である。
【図１０】従来例に係る半導体加速度センサの製造工程を示す図８（ａ），図９（ａ）のＢ−Ｂ’断面における概略断面図である。
【図１１】従来例に係る半導体加速度センサの反転層が形成された状態を示す概略断面図である。
【符号の説明】
１単結晶シリコン基板
２シリコン酸化膜
２ａ開口部
３ｐ＋型埋込犠牲層
３ａｐ＋型埋込犠牲層（第一の高濃度埋込不純物層）
３ｂｐ＋型埋込犠牲層（第二の高濃度埋込不純物層）
３’ 反転層
４エピタキシャル層
４ａフレーム
４ｂ撓み部
４ｂ１中央部
４ｂ２梁部
５ピエゾ抵抗
６拡散配線
７シリコン酸化膜
８保護膜
９開口部
１０切り込み部
１１金属配線
１２電極パッド
１３ストッパ接合用パッド
１４配線保護膜
１５エッチャント導入口
１６上部ストッパ
１６ａ凹部
１７下部ストッパ
１７ａ凹部

Claims

一主表面及び二主表面を有する半導体基板の一主表面に、該半導体基板の中央部の外縁から外側方向に延びる外囲した箇所に高濃度埋込不純物層を形成する工程と、前記半導体基板の一主表面上に、加速度印加時に撓む撓み部に相当する厚さでエピタキシャル層を形成する工程と、前記半導体基板の該エピタキシャル層形成面側の所定の箇所に前記撓み部で発生する電気信号を取り出す配線及び電極パッドを形成する工程と、加速度印加時に前記撓み部に撓みを与える重り部の外周縁に対応する部分を前記半導体基板の二主表面側から異方性エッチングして、前記高濃度埋込不純物層に到達する切り込み部を形成する工程と、前記半導体基板の一主表面側からエッチングを行って前記エピタキシャル層を除去することにより前記高濃度埋込不純物層に達するエッチャント導入口を形成する工程と、前記エッチャント導入口からエッチャントを導入し、前記高濃度埋込不純物層を等方性エッチングにて除去して、中央部と、該中央部と前記半導体基板及び前記エピタキシャル層により形成されたフレームとの間で延在する梁部とを有して成る撓み部を前記エピタキシャル層により形成する工程とを有し、前記重り部は前記撓み部に懸架支持されて成る半導体加速度センサの製造方法において、前記高濃度埋込不純物層を、前記梁部と略同形状として前記梁部の下部の前記半導体基板の一主表面に形成された第一の高濃度埋込不純物層と、前記半導体基板の一主表面の前記フレームの内周面となる位置で、且つ前記切り込み部形成の際のエッチングの到達点となる位置に形成され、前記第一の高濃度埋込不純物層の外側端部に接する枠状の第二の高濃度埋込不純物層とによって形成したことを特徴とする半導体加速度センサの製造方法。
前記第二の高濃度埋込不純物層のパターン形状を、矩形状としたことを特徴とする請求項１記載の半導体加速度センサの製造方法。
前記矩形状の第二の高濃度埋込不純物層のパターン形状を、内周面の少なくともエッジ部分を内周面内側に張り出してエッジ部分の幅を広げたことを特徴とする請求項２記載の半導体加速度センサの製造方法。
前記第二の高濃度埋込不純物層の不純物濃度を、前記第一の高濃度埋込不純物層の不純物濃度より高くしたことを特徴とする請求項２または請求項３記載の半導体加速度センサの製造方法。
前記第一の高濃度埋込不純物層の不純物濃度を、1×10¹⁹cm^-3以上とし、前記第二の高濃度埋込不純物層の不純物濃度を、1×10²⁰cm^-3以上としたことを特徴とする請求項４記載の半導体加速度センサの製造方法。
前記第一及び第二の高濃度埋込不純物層の不純物が、ボロンであることを特徴とする請求項２乃至請求項５のいずれかに記載の半導体加速度センサの製造方法。
前記第一の高濃度埋込不純物層の導電型をｎ型とし、前記第二の高濃度埋込不純物層の導電型をｐ型としたことを特徴とする請求項２乃至請求項６のいずれかに記載の半導体加速度センサの製造方法。
前記第二の高濃度埋込不純物層の不純物がボロンであることを特徴とする請求項７記載の半導体加速度センサの製造方法。